KR20210042759A - 메모리 장치 - Google Patents
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- 239000010410 layer Substances 0.000 claims abstract description 216
- 239000011229 interlayer Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 238000005520 cutting process Methods 0.000 claims description 104
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 description 23
- 239000011810 insulating material Substances 0.000 description 20
- 101100070611 Candida albicans (strain SC5314 / ATCC MYA-2876) HGC1 gene Proteins 0.000 description 10
- 208000031749 hot water 1 epilepsy Diseases 0.000 description 10
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- 230000008602 contraction Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000011800 void material Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- SKJCKYVIQGBWTN-UHFFFAOYSA-N (4-hydroxyphenyl) methanesulfonate Chemical compound CS(=O)(=O)OC1=CC=C(O)C=C1 SKJCKYVIQGBWTN-UHFFFAOYSA-N 0.000 description 2
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910052980 cadmium sulfide Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052845 zircon Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 101100058970 Arabidopsis thaliana CALS11 gene Proteins 0.000 description 1
- 101100058961 Arabidopsis thaliana CALS2 gene Proteins 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100287040 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ARG82 gene Proteins 0.000 description 1
- 101100341076 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IPK1 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 101150062870 ssl3 gene Proteins 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H01L27/11565—
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- H01L27/1157—
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- H01L27/11582—
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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Abstract
메모리 장치가 제공된다. 이 메모리 장치는 기판, 상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 및 상기 적층 구조체의 셀 영역 내에서 제1 수평 방향을 따라 배열되며 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 채널 구조체들의 로우(row)를 포함하고, 상기 적층 구조체는 서로로부터 이격되어 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향을 따라 배열되고, 각각이 상기 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 절단부들의 로우를 포함할 수 있다.
Description
본 개시는 반도체 메모리 장치에 관한 것이다. 보다 구체적으로는 3차원 반도체 메모리 장치에 관한 것이다.
더 작은 크기를 가지고 더 큰 용량의 데이터를 처리할 수 있고 더 저렴한 가격을 가지는 전자 제품이 요구되고 있다. 따라서, 더 큰 집적도를 가지는 메모리 장치가 요구된다. 반도체 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서 메모리 셀들이 수직 방향으로 적층된 3차원 반도체 메모리 장치가 개발되었다. 이러한 3차원 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직 방향으로 적층되는 메모리 셀들의 수가 증가됨에 따라 메모리 장치의 제조가 어려워지고 있다.
본 개시가 해결하고자 하는 과제는 고집적도를 가지는 메모리 장치를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 메모리 장치는 기판, 상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 및 상기 적층 구조체의 셀 영역 내에서 제1 수평 방향을 따라 배열되며 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 채널 구조체들의 로우(row)를 포함하고, 상기 적층 구조체는 각각이 상기 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 절단부들의 로우를 포함하고, 상기 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향을 따라 배열될 수 있다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 메모리 장치는 기판, 상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 및 상기 적층 구조체의 셀 영역 내에서 제1 수평 방향의 제1 로우, 제2 로우, 및 제3 로우로 배열되고, 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 채널 구조체들을 포함하고, 상기 적층 구조체는 상기 적층 구조체의 상기 셀 영역 내에서 상기 채널 구조체들의 제1 로우와 상기 채널 구조체들의 제2 로우 사이에서 상기 제1 수평 방향으로 불연속적으로 상기 복수의 게이트 층을 절단하는 불연속 절단부들의 제1 로우를 포함하고, 상기 적층 구조체는 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향으로 연속적으로 상기 복수의 게이트 층을 절단하는 연속 절단부를 더 포함하고, 상기 채널 구조체들의 제2 로우 및 제3 로우는 상기 불연속 절단부들의 제1 로우와 상기 연속 절단부 사이에 위치할 수 있다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 메모리 장치는 기판, 상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 및 상기 적층 구조체의 셀 영역 내에서 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 복수의 채널 구조체들을 포함하고, 상기 적층 구조체는 각각이 상기 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 셀 영역 절단부들의 로우를 포함하고, 상기 셀 영역 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 셀 영역 내에서 제1 수평 방향을 따라 배열되고, 상기 적층 구조체는 각각이 상기 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 연결 영역 절단부들의 로우를 더 포함하고, 상기 연결 영역 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 연결 영역 내에서 상기 제1 수평 방향을 따라 배열될 수 있다.
본 개시의 기술적 사상에 의한 메모리 장치의 적층 구조체는 적층 구조체의 셀 영역 내에서 수평 방향으로 적층 구조체의 복수의 게이트 층을 불연속적으로 절단하는 절단부들의 로우를 포함할 수 있다. 절단부들의 로우 내의 이웃한 두 절단부들 사이의 적층 구조체의 셀 영역 내의 절단되지 않은 부분은 메모리 장치의 제조 공정 동안 발생할 수 있는 물질들의 내부 응력 및 변형(예를 들어, 팽창, 수축, 또는 뒤틀림)으로 인한 적층 구조체(SS)의 기울어짐(leaning)을 완화시킬 수 있다. 따라서, 더 많은 개수의 게이트 층들을 적층한 적층 구조체(SS)를 포함하는 메모리 장치를 제조하더라도 적층 구조체(SS)의 기울어짐으로 인해 발생할 수 있는 공정적 어려움이 완화될 수 있다. 따라서, 본 개시에 따르면, 더 높은 집적도를 가지는 메모리 장치가 제공될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 회로도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이에 포함되는 메모리 블록들 중 하나를 개략적으로 나타낸 회로도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 평면도이다.
도 4a는 도 3에 도시된 A1 영역을 개략적으로 나타낸 평면도이다.
도 4b는 도 4a에 도시된 B4-B4' 선을 따른 단면도이다.
도 4c는 도 4a에 도시된 C4-C4' 선을 따른 단면도이다.
도 4d는 도 4a에 도시된 D4-D4' 선을 따른 단면도이다.
도 5는 도 4b에 도시된 제1 높이에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부 및 채널 구조체들의 로우를 개략적으로 나타낸 단면도이다.
도 6은 도 4b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 7은 도 4b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 8a는 도 3에 도시된 A2 영역을 개략적으로 나타낸 평면도이다.
도 8b는 도 8a에 도시된 B8-B8' 선을 따른 단면도이다.
도 8c는 도 8a에 도시된 C8-C8' 선을 따른 단면도이다.
도 9는 도 8b에 도시된 제1 높이에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 10은 도 8b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 11은 도 8b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 14a 내지 도 14k는 본 개시의 일 실시예에 따른 메모리 장치의 제조 방법을 도시한 단면도들이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이에 포함되는 메모리 블록들 중 하나를 개략적으로 나타낸 회로도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 평면도이다.
도 4a는 도 3에 도시된 A1 영역을 개략적으로 나타낸 평면도이다.
도 4b는 도 4a에 도시된 B4-B4' 선을 따른 단면도이다.
도 4c는 도 4a에 도시된 C4-C4' 선을 따른 단면도이다.
도 4d는 도 4a에 도시된 D4-D4' 선을 따른 단면도이다.
도 5는 도 4b에 도시된 제1 높이에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부 및 채널 구조체들의 로우를 개략적으로 나타낸 단면도이다.
도 6은 도 4b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 7은 도 4b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 8a는 도 3에 도시된 A2 영역을 개략적으로 나타낸 평면도이다.
도 8b는 도 8a에 도시된 B8-B8' 선을 따른 단면도이다.
도 8c는 도 8a에 도시된 C8-C8' 선을 따른 단면도이다.
도 9는 도 8b에 도시된 제1 높이에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 10은 도 8b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 11은 도 8b에 도시된 제1 높이보다 낮은 제2 높이에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부를 개략적으로 나타낸 단면도이다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 14a 내지 도 14k는 본 개시의 일 실시예에 따른 메모리 장치의 제조 방법을 도시한 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(11) 및 주변 회로(PC)를 포함할 수 있다. 주변 회로(PC)는 로우 디코더(12), 입출력 회로(13), 및 제어 로직(14)을 포함할 수 있다.
메모리 셀 어레이(11)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1 내지 BLKz)은 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(11)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀일 수 있다. 예를 들어, 메모리 셀 어레이(11)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 가정하여 본 개시의 실시예들이 상세히 설명된다.
로우 디코더(12)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)에 의해 메모리 셀 어레이(11)에 연결될 수 있다. 로우 디코더(12)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 메모리 셀 어레이(11)의 복수의 블록들(BLK1 내지 BLKz) 중 적어도 하나를 선택할 수 있다. 로우 디코더(12)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL) 중 적어도 하나를 선택할 수 있다.
입출력 회로(13)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(11)에 연결될 수 있다. 입출력 회로(13)는 비트 라인들(BL) 중 적어도 하나를 선택할 수 있다. 입출력 회로(13)는 메모리 컨트롤러(미도시)로부터 입력 받은 데이터(DATA)를 메모리 셀 어레이(11)에 저장시킬 수 있다. 또한, 입출력 회로(13)는 메모리 셀 어레이(11)로부터 읽은 데이터(DATA)를 메모리 컨트롤러(미도시)로 출력할 수 있다.
제어 로직(14)은 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 구체적으로, 제어 로직(14)은 로우 디코더(12), 및 입출력 회로(13)의 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(10)를 제어할 수 있다. 또한, 제어 로직(15)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 메모리 장치(10) 내에서 이용되는 다양한 내부 제어 신호들을 생성할 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(10, 도 1 참조)에 포함되는 메모리 셀 어레이(11, 도 1 참조)를 구성하는 메모리 블록들 중 하나(BLK1)를 개략적으로 나타낸 회로도이다.
도 2를 참조하면, 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33)을 포함할 수 있다. 도 2에는 하나의 메모리 블록(BLK1)이 9개의 낸드 스트링들(NS11 내지 NS33)을 포함하는 것으로 도시되었으나, 하나의 메모리 블록(BLK1)에 포함되는 낸드 스트링들의 개수는 이에 제한되지 않는다. 각각의 낸드 스트링(NS11 내지 NS33)은 직렬로 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 2에는 각각의 낸드 스트링(NS11 내지 NS33)이 1개의 스트링 선택 트랜지스터(SST), 8개의 메모리 셀들(MC1 내지 MC8) 및 1개의 접지 선택 트랜지스터(GST)를 포함하는 것으로 도시되었으나, 하나의 낸드 스트링(NS11 내지 NS33) 내에 포함되는 스트링 선택 트랜지스터, 메모리 셀, 및 접지 선택 트랜지스터의 수는 이에 제한되지 않는다.
낸드 스트링들(NS11 내지 NS33)은 비트 라인들(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인들(SS1 내지 SSL3)에 연결될 수 있고, 메모리 셀들(MC1 내지 MC8)의 게이트들은 워드 라인들(WL1 내지 WL8)에 연결될 수 있고, 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인들(GSL1 내지 GSL3)에 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다. 또한, 워드 라인들(WL1 내지 WL8)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치(100)를 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 메모리 장치(100)는 기판(110) 및 기판(110) 상에 나란히(side-by-side) 배치된 메모리 셀 어레이(11) 및 주변 회로(PC)를 포함할 수 있다. 메모리 셀 어레이(11)는 기판(110) 상의 적층 구조체(SS)를 포함할 수 있다. 적층 구조체(SS)는 셀 영역(CELL) 및 연결 영역(EXT)을 포함할 수 있다. 연결 영역(EXT)은 셀 영역(CELL)의 일 측에 위치할 수 있다. 연결 영역(EXT)은 셀 영역(CELL)과 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 일부 실시예에서, 적층 구조체(SS)는 다른 연결 영역(EXT)을 더 가질 수 있다. 두 연결 영역(EXT)은 셀 영역(CELL)의 양 측에 위치할 수 있다. 두 연결 영역(EXT) 및 셀 영역(CELL)은 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 두 연결 영역(EXT)은 제1 수평 방향(X 방향)으로 이격되고 셀 영역(CELL)은 두 연결 영역(EXT) 사이에 위치할 수 있다. 일부 실시예에서, 적층 구조체(SS)는 셀 영역(CELL)의 네 측에 각각 위치하는 네 연결 영역(EXT)을 포함할 수 있다.
도 4a는 도 3에 도시된 A1 영역을 개략적으로 나타낸 평면도이다. 도 4b는 도 4a에 도시된 B4-B4' 선을 따른 단면도이다. 도 4c는 도 4a에 도시된 C4-C4' 선을 따른 단면도이다. 도 4d는 도 4a에 도시된 D4-D4' 선을 따른 단면도이다. 도 8a는 도 3에 도시된 A2 영역을 개략적으로 나타낸 평면도이다. 도 8b는 도 8a에 도시된 B8-B8' 선을 따른 단면도이다. 도 8c는 도 8a에 도시된 C8-C8' 선을 따른 단면도이다.
도 4a 내지 도 4d 및 도 8a 내지 도 8c를 참조하면, 메모리 장치(100)는 기판(110), 기판(110) 상의 적층 구조체(SS), 적층 구조체(SS)의 셀 영역(CELL)을 관통하는 복수의 채널 구조체(CH), 및 적층 구조체(SS)의 연결 영역(EXT)을 관통하는 복수의 더미 채널 구조체(DCH)를 포함할 수 있다.
기판(110)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, Ⅱ-Ⅵ족 반도체 물질, 또는 이들의 조합을 포함하는 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(Si-Ge), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐안티몬(InSb), 인듐갈륨비소(InGaAs), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 황화카드뮴(CdS), 또는 이들의 조합을 포함할 수 있다.
적층 구조체(SS)는 기판(110) 상에 교대로 적층된 복수의 게이트 층(150a 내지 150c) 및 복수의 층간 절연 층(140)을 포함할 수 있다. 즉, 복수의 게이트 층(150a 내지 150c) 내의 이웃한 두 게이트 층들은 복수의 층간 절연 층(140) 내의 하나의 층간 절연 층에 의해 이격될 수 있다. 복수의 게이트 층(150a 내지 150c)은 적어도 하나의 하부 게이트 층(150a), 적어도 하나의 하부 게이트 층(150a) 상의 복수의 중간 게이트 층(150b), 및 복수의 중간 게이트 층(150b) 상의 적어도 하나의 상부 게이트 층(150c)을 포함할 수 있다. 각각의 게이트 층(150a 내지 150c)은 텅스텐(W), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 각각의 층간 절연 층(140)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 절연 물질을 포함할 수 있다.
도 4b 및 도 4c에 도시된 바와 같이 적층 구조체(SS)의 셀 영역(CELL)은 평평한 반면 도 8c에 도시된 바와 같이 적층 구조체(SS)의 연결 영역(EXT)은 계단 형상을 가질 수 있다. 즉, 복수의 게이트 층(150a 내지 150c) 중 더 낮은 높이에 위치하는 게이트 층의 제2 수평 방향(Y 방향)으로의 길이는 복수의 게이트 층(150a 내지 150c) 중 더 높은 높이에 위치하는 게이트 층의 제2 수평 방향(Y 방향)으로의 길이보다 클 수 있다. 유사하게, 더 낮은 높이에 위치하는 층간 절연 층(140)의 제2 수평 방향(Y 방향)으로의 길이는 더 높은 높이에 위치하는 층간 절연 층(140)의 제2 수평 방향(Y 방향)으로의 길이보다 클 수 있다.
채널 구조체(CH)는 수직 방향(Z 방향)에 실질적으로 평행한 방향으로 연장되어 적층 구조체(SS)의 셀 영역(CELL)을 관통할 수 있다. 또한, 더미 채널 구조체(DCH)는 수직 방향(Z 방향)에 실질적으로 평행한 방향으로 연장되어 적층 구조체(SS)의 연결 영역(EXT)을 관통할 수 있다. 공정 중 발생하는 물질들의 내부 응력 또는 변형(예를 들어, 팽창, 수축, 또는 뒤틀림)으로 인하여 채널 구조체(CH) 및/또는 더미 채널 구조체(DCH)가 연장되는 방향은 수직 방향(Z 방향)에 완벽하게 평행하지 않을 수 있다. 채널 구조체(CH) 및/또는 더미 채널 구조체(DCH)가 연장되는 방향이 수직 방향(Z 방향)에 실질적으로 평행하다는 것은 채널 구조체(CH) 및/또는 더미 채널 구조체(DCH)가 연장되는 방향과 수직 방향(Z 방향) 사이의 각도는 약 0° 내지 약 10°, 예컨대 약 0° 내지 약 5°, 예컨대 약 0° 내지 약 2°라는 것을 의미한다.
복수의 채널 구조체(CH)는 적층 구조체(SS)의 셀 영역(CELL) 내에 2차원적으로 배열될 수 있으며, 복수의 더미 채널 구조체(DCH)는 적층 구조체(SS)의 연결 영역(EXT) 내에 2차원적으로 배열될 수 있다. 제1 수평 방향(X 방향)으로 배열되는 복수의 채널 구조체(CH)는 채널 구조체들(CH)의 로우(row)로 불릴 수 있다. 예를 들어, 메모리 장치(100)는 채널 구조체들의 제1 내지 제3 로우들(CH1 내지 CH3)을 포함할 수 있다. 채널 구조체들의 제1 내지 제3 로우들(CH1 내지 CH3)은 제2 수평 방향(Y 방향)으로 이격될 수 있다.
각각의 채널 구조체(CH) 및 더미 채널 구조체(DCH)는 채널 패턴(162), 매립 절연 패턴(161), 패드 패턴(164), 및 게이트 절연 패턴(163)을 포함할 수 있다. 채널 패턴(162)은 복수의 게이트 층(150a 내지 150c) 및 복수의 층간 절연 층(140)을 관통할 수 있다. 채널 패턴(162)은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 채널 패턴(162)은 컵 형상(또는 바닥이 막히고 속이 빈(hollow) 실린더 형상)일 수 있다. 즉, 채널 패턴(162)은 채널 구조체(CH)의 측면 및 하면을 따라 연장될 수 있다. 채널 패턴(162)에 의해 정의되는 공동(hollow)은 매립 절연 패턴(161)에 의해 채워질 수 있다. 매립 절연 패턴(161)은 절연 물질을 포함할 수 있다. 도 4b 및 도 4c에 도시된 바와 달리, 일부 실시예에서, 채널 패턴(162)은 실린더 혹은 원형 기둥 형상이고, 매립 절연 패턴(161)은 생략될 수 있다. 패드 패턴(164)은 채널 구조체(CH)의 상면에 위치할 수 있다. 패드 패턴(164)은 반도체 물질을 포함할 수 있다.
게이트 절연 패턴(163)은 채널 패턴(162)과 적층 구조체(SS) 사이에 위치할 수 있다. 게이트 절연 패턴(163)은 채널 구조체(CH)의 측면 및 하면을 따라 연장될 수 있다. 일부 실시예에서, 도 4b, 도 4c, 및 도 8b에 도시된 바와 달리, 게이트 절연 패턴(163)의 적어도 일부는 채널 구조체(CH) 또는 더미 채널 구조체(DCH)에 포함되지 않고 층간 절연 층(140)과 게이트 층(150a 내지 150c) 사이에도 위치할 수 있다. 게이트 절연 패턴(163)은 블로킹 절연 층, 터널 절연 층, 및 상기 블로킹 절연 층과 상기 터널 절연 층 사이의 전하 저장 층을 포함할 수 있다. 상기 블로킹 절연 층은 실리콘 산화물, 하프늄 산화물, 란타늄 산화물, 지르콘 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함하나 이에 제한되지 않는 절연 물질을 포함할 수 있다. 상기 전하 저장 층은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함하나 이에 제한되지 않는 절연 물질을 포함할 수 있다. 상기 전하 저장 층은 트랩 타입일 수 있다. 예를 들어, 상기 전하 저장 층은 양자 도트 또는 나노 크리스탈을 더 포함할 수 있다. 여기서, 상기 양자 도트 또는 상기 나노크리스탈은 도전성 물질의 미세 입자들을 포함할 수 있다. 상기 터널 절연 층은 예를들어 실리콘 산화물, 하프늄 산화물, 란타늄 산화물, 지르콘 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함하나 이에 제한되지 않는 절연 물질을 포함할 수 있다. 일부 실시예에서, 상기 블로킹 절연 층 및 상기 터널 절연 층은 산화물을 포함하고, 전하 저장 층은 질화물을 포함할 수 있다.
적층 구조체(SS)는 복수의 절단부들(HWC, FW, HS, FS, HGC, HWE, DWE, HGE)을 포함할 수 있다. 본 명세서에서, 적층 구조체(SS)의 절단부들(HWC, FW, HS, FS, HGC, HWE, DWE, HGE)은 적층 구조체(SS) 내에 형성된 개구들 또는 리세스들일 수 있다.
본 명세서에서, 셀 영역 불연속 절단부(HWC)는 불연속 절단부, 셀 영역 절단부, 또는 절단부로도 지칭될 수 있다. 셀 영역 불연속 절단부의 각각의 로우(HWC1, HWC2)는 서로로부터 이격되어 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 적층 구조체(SS)의 셀 영역 불연속 절단부(HWC)는 제1 수평 방향(X 방향)을 따라 연장되며 적층 구조체(SS)의 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다. 달리 말해, 셀 영역 불연속 절단부의 각각의 로우(HWC1, HWC2)는 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)으로 불연속적으로 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다.
일부 실시예에서, 도 4d에 도시된 바와 같이, 적어도 하나의 셀 영역 불연속 절단부(HWC)의 하면은 위로 볼록할 수 있다. 즉, 적어도 하나의 셀 영역 불연속 절단부(HWC)의 단부의 수직 방향(Z 방향)으로의 깊이(D1)는 적어도 하나의 셀 영역 불연속 절단부(HWC)의 중심부의 수직 방향(Z 방향)으로의 깊이(D2) 보다 클 수 있다. 특히, 도 5에 도시된 바와 같이 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa1)이 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1)보다 커질수록, 적어도 하나의 셀 영역 불연속 절단부(HWC)의 하면이 위로 볼록하게 형성되는 경향이 있다. 다른 실시예들에서, 도 4d에 도시된 바와 달리, 적어도 하나의 셀 영역 불연속 절단부(HWC)의 하면은 아래로 볼록하거나 평평할 수 있다.
셀 영역 불연속 절단부들의 제1 로우(HWC1)와 제2 로우(HWC2)는 제2 수평 방향(Y 방향)으로 이격될 수 있다. 셀 영역 불연속 절단부들의 제1 로우(HWC1)는 채널 구조체들의 제1 로우(CH1)와 제2 로우(CH2) 사이에 위치할 수 있다. 셀 영역 불연속 절단부들의 제2 로우(HWC2)는 채널 구조체들의 제2 로우(CH2)와 제3 로우(CH3) 사이에 위치할 수 있다.
일부 실시예에서, 셀 영역 불연속 절단부들의 제1 로우(HWC1) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이의 갭(G1)은 셀 영역 불연속 절단부들의 제2 로우(HWC2) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이의 갭(G2)과 제2 수평 방향(Y 방향)으로 정렬되지 않을 수 있다. 이는 도 14i 내지 도 14k에 걸쳐 설명되는 복수의 희생 층(180a 내지 180c)을 제거하고 이후 복수의 게이트 층(150a 내지 150c)을 채우는 단계들을 용이하게할 수 있다. 또한, 이는 제조 단계들 동안 발생할 수 있는 물질들의 내부 응력, 및 변형(예를 들어, 변형, 팽창, 수축)으로 인한 적층 구조체(SS)의 기울어짐을 완화시킬 수 있다.
일부 실시예에서, 셀 영역 불연속 절단부(HWC)는 절연 물질(IM)에 의해 채워질 수 있다. 일부 실시예에서, 도 4c에 도시된 바와 같이, 적어도 하나의 셀 영역 불연속 절단부(HWC)는 절연 물질 내의 보이드(VD)를 포함할 수 있다. 특히, 도 5를 참조하여 보다 상세히 설명될 바와 같이 특히, 도 5에 도시된 바와 같이 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa1)이 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1)보다 커질수록, 셀 영역 불연속 절단부(HWC)의 단부(PaC)에 보이드(VD)가 형성되는 경향이 있다. 다른 실시예에서, 셀 영역 불연속 절단부(HWC)는 셀 영역 불연속 절단부(HWC) 내에 수직 방향(Z 방향)으로 연장되는 공통 소스 라인(미도시), 및 셀 영역 불연속 절단부(HWC)의 측벽 상에 위치하며 공통 소스 라인을 둘러싸는 절연 스페이서(미도시)에 의해 채워질 수 있다.
셀 영역 불연속 절단부들의 각각의 로우(HWC1 및 HWC2) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이의 적층 구조체(SS)의 셀 영역(CELL) 내의 절단되지 않은 부분은 메모리 장치(100)의 제조 공정 동안 발생할 수 있는 물질들의 내부 응력 및 변형(예를 들어, 팽창, 수축, 또는 뒤틀림)으로 인한 적층 구조체(SS)의 기울어짐을 완화시킬 수 있다. 따라서, 더 많은 개수의 게이트 층들(150a 내지 150c) 및 층간 절연 층들(140)이 적층된 적층 구조체(SS)를 포함하는 메모리 장치를 제조하더라도 적층 구조체(SS)의 기울어짐으로 인해 발생할 수 있는 공정적 어려움이 완화될 수 있다. 따라서, 본 개시에 따르면, 더 높은 집적도를 가지는 메모리 장치(100)가 제공될 수 있다.
연속 절단부(FW)는 적층 구조체(SS)의 셀 영역(CELL) 및 연결 영역(EXT)에 걸쳐 제1 수평 방향(X 방향)을 따라 연장되며 적층 구조체(SS)의 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다. 달리 말해, 연속 절단부(FW)는 적층 구조체(SS)의 셀 영역(CELL) 및 연결 영역(EXT) 내에서 제1 수평 방향(X 방향)으로 연속적으로 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다.
채널 구조체들의 제2 로우(CH2) 및 제3 로우(CH3)는 연속 절단부(FW)와 셀 영역 불연속 절단부들의 제1 로우(HWC1) 사이에 위치할 수 있다. 채널 구조체들의 제3 로우(CH3)는 연속 절단부(FW)와 셀 영역 불연속 절단부들의 제2 로우(HWC2) 사이에 위치할 수 있다. 채널 구조체들의 제2 로우(CH2)는 셀 영역 불연속 절단부들의 제1 로우(HWC1)와 제2 로우(HWC2) 사이에 위치할 수 있다. 연속 절단부(FW)는 절연 물질에 의해 채워질 수 있다.
일부 실시예에서, 도 4b에 도시된 바와 같이, 제조 동안 발생할 수 있는 물질들의 내부 응력, 및 변형(예를 들어, 변형, 팽창, 또는 수축)으로 인하여 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1)은 제1 높이(H1)에서 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5)보다 작을 수 있다. 셀 영역 불연속 절단부(HWC)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭은 높이가 증가함에 따라 감소하는 반면, 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭은 높이가 증가함에 따라 증가할 수 있다.
본 명세서에서, 불연속 상부 절단부(HS)는 상부 절단부로도 지칭될 수 있다. 불연속 상부 절단부들의 각각의 로우(HS1 및 HS2)는 서로로부터 이격되어 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 불연속 상부 절단부(HS)는 제1 수평 방향(X 방향)을 따라 연장되며 적어도 하나의 상부 게이트 층(150c)을 절단하지만 복수의 중간 게이트 층(150b) 및 적어도 하나의 하부 게이트 층(150a)을 절단하지 않을 수 있다. 달리 말해, 불연속 상부 절단부의 각각의 로우(HS1, HS2)는 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)으로 불연속적으로 적어도 하나의 상부 게이트 층(150c)만을 절단할 수 있다.
불연속 상부 절단부들의 제1 로우(HS1) 내의 불연속 상부 절단부(HS)는 셀 영역 불연속 절단부들의 제1 로우(HWC1) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이에 위치할 수 있으며, 불연속 상부 절단부들의 제2 로우(HS2) 내의 불연속 상부 절단부(HS)는 셀 영역 불연속 절단부들의 제2 로우(HWC2) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이에 연장될 수 있다.
불연속 상부 절단부들의 제1 로우(HS1)와 제2 로우(HS2)는 제2 수평 방향(Y 방향)으로 이격될 수 있다. 일부 실시예에서, 불연속 상부 절단부들의 제1 로우(HS1) 내의 불연속 상부 절단부(HS)는 불연속 상부 절단부들의 제2 로우(HS2) 내의 불연속 상부 절단부(HS)와 제2 수평 방향(Y 방향)으로 정렬되지 않을 수 있다. 불연속 상부 절단부(HS)는 절연 물질에 의해 채워질 수 있다.
연속 상부 절단부들(FS1 내지 FS3) 각각은 제1 수평 방향(X 방향)을 따라 연장되며 적어도 하나의 상부 게이트 층(150c)을 절단하지만 복수의 중간 게이트 층(150b) 및 적어도 하나의 하부 게이트 층(150a)을 절단하지 않을 수 있다. 달리 말해, 연속 상부 절단부들(FS1 내지 FS3) 각각은 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)으로 연속적으로 적어도 하나의 상부 게이트 층(150c)만을 절단할 수 있다.
연속 상부 절단부들(FS1 내지 FS3)은 제2 수평 방향(Y 방향)으로 이격될 수 있다. 제2 연속 상부 절단부(FS2)는 셀 영역 불연속 절단부들의 제1 로우(HWC1)와 제2 로우(HWC2) 사이에 위치할 수 있고, 제3 연속 상부 절단부(FS3)는 셀 영역 불연속 절단부들의 제2 로우(HWC2)와 연속 절단부(FW) 사이에 위치할 수 있다. 셀 영역 불연속 절단부들의 제1 로우(HWC1)는 제1 연속 상부 절단부(FS1)와 제2 연속 상부 절단부(FS2) 사이에 위치할 수 있고, 셀 영역 불연속 절단부들의 제2 로우(HWC2)는 제2 연속 상부 절단부(FS2)와 제3 연속 상부 절단부(FS3) 사이에 위치할 수 있다. 연속 상부 절단부들(FS1 내지 FS3)은 절연 물질에 의해 채워질 수 있다.
본 명세서에서, 셀 영역 불연속 하부 절단부(HGC)는 셀 영역 하부 절단부 또는 하부 절단부로도 지칭될 수 있다. 셀 영역 불연속 하부 절단부들의 각각의 로우(HGC1 및 HGC2)는 서로로부터 이격되어 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 셀 영역 불연속 하부 절단부(HGC)는 제1 수평 방향(X 방향)을 따라 연장되며 적어도 하나의 하부 게이트 층(150a)을 절단하지만 복수의 중간 게이트 층(150b) 및 적어도 하나의 상부 게이트 층(150c)을 절단하지 않을 수 있다. 달리 말해, 셀 영역 불연속 하부 절단부의 각각의 로우(HGC1, HGC2)는 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)으로 불연속적으로 적어도 하나의 하부 게이트 층(150a)만을 절단할 수 있다.
셀 영역 불연속 하부 절단부들의 제1 로우(HGC1) 내의 셀 영역 불연속 하부 절단부(HGC)는 셀 영역 불연속 절단부들의 제1 로우(HWC1) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이에 위치할 수 있으며, 셀 영역 불연속 하부 절단부들의 제2 로우(HGC2) 내의 셀 영역 불연속 하부 절단부(HGC)는 셀 영역 불연속 절단부들의 제2 로우(HWC2) 내의 이웃한 두 셀 영역 불연속 절단부들(HWC) 사이에 연장될 수 있다.
셀 영역 불연속 하부 절단부들의 제1 로우(HGC1)와 제2 로우(HGC2)는 제2 수평 방향(Y 방향)으로 이격될 수 있다. 일부 실시예에서, 셀 영역 불연속 하부 절단부들의 제1 로우(HGC1) 내의 셀 영역 불연속 하부 절단부(HGC)는 셀 영역 불연속 하부 절단부들의 제2 로우(HGC2) 내의 셀 영역 불연속 하부 절단부(HGC)와 제2 수평 방향(Y 방향)으로 정렬되지 않을 수 있다. 셀 영역 불연속 하부 절단부(HGC)는 절연 물질에 의해 채워질 수 있다. 일부 실시예에서, 셀 영역 불연속 하부 절단부들(HGC)은 불연속 상부 절단부들(HS)과 수직 방향(Z 방향)으로 중첩될 수 있다.
본 명세서에서, 연결 영역 불연속 절단부(HWE)는 연결 영역 절단부로도 지칭될 수 있다. 연결 영역 불연속 절단부의 각각의 로우(HWE1, HWE2)는 서로로부터 이격되어 적층 구조체(SS)의 연결 영역(EXT) 내에서 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 연결 영역 불연속 절단부(HWE)는 제1 수평 방향(X 방향)을 따라 연장되며 적층 구조체(SS)의 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다. 달리 말해, 연결 영역 불연속 절단부의 각각의 로우(HWE1, HWE2)는 적층 구조체(SS)의 연결 영역(EXT) 내에서 제1 수평 방향(X 방향)으로 불연속적으로 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다.
일부 실시예에서, 연결 영역 불연속 절단부들의 제1 로우(HWE1) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이의 갭(G3)은 연결 영역 불연속 절단부들의 제2 로우(HWE2) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이의 갭(G4)과 제2 수평 방향(Y 방향)으로 정렬될 수 있다. 그러나, 다른 실시예들에서, 도 8a에 도시된 바와 달리, 연결 영역 불연속 절단부들의 제1 로우(HWE1) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이의 갭(G3)은 연결 영역 불연속 절단부들의 제2 로우(HWE2) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이의 갭(G4)과 제2 수평 방향(Y 방향)으로 정렬되지 않을 수 있다.
연결 영역 불연속 절단부들의 제1 로우(HWE1)와 제2 로우(HWE2)는 제2 수평 방향(Y 방향)으로 이격될 수 있다. 일부 실시예에서, 연결 영역 불연속 절단부들의 제1 로우(HWE1)는 셀 영역 불연속 절단부들의 제1 로우(HWC1)와 제1 수평 방향(X 방향)으로 정렬될 수 있고, 연결 영역 불연속 절단부들의 제2 로우(HWE2)는 셀 영역 불연속 절단부들의 제1 로우(HWC1)와 제1 수평 방향(X 방향)으로 정렬될 수 있다.
일부 실시예에서, 연결 영역 불연속 절단부(HWE)는 절연 물질에 의해 채워질 수 있다. 일부 실시예에서, 적어도 하나의 연결 영역 불연속 절단부(HWE)는 절연 물질 내의 보이드(미도시)를 포함할 수 있다. 특히, 도 9에 도시된 바와 같이 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa3)이 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb4)보다 커질수록, 연결 영역 불연속 절단부(HWE)의 단부에 보이드(미도시)가 형성되는 경향이 있다. 다른 실시예에서, 연결 영역 불연속 절단부(HWE)는 연결 영역 불연속 절단부(HWE) 내에 수직 방향(Z 방향)으로 연장되는 공통 소스 라인(미도시), 및 연결 영역 불연속 절단부(HWE)의 측벽 상에 위치하며 공통 소스 라인을 둘러싸는 절연 스페이서(미도시)에 의해 채워질 수 있다.
연결 영역 불연속 절단부들의 각각의 로우(HWE1 및 HWE2) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이의 적층 구조체(SS)의 연결 영역(EXT) 내의 절단되지 않은 부분은 메모리 장치(100)의 제조 공정 동안 발생할 수 있는 물질들의 내부 응력 및 변형(예를 들어, 팽창, 수축, 또는 뒤틀림)으로 인한 적층 구조체(SS)의 기울어짐을 완화시킬 수 있다. 따라서, 더 많은 개수의 게이트 층들(150a 내지 150c) 및 층간 절연 층들(140)이 적층된 적층 구조체(SS)를 포함하는 메모리 장치를 제조하더라도 적층 구조체(SS)의 기울어짐으로 인해 발생할 수 있는 공정적 어려움이 완화될 수 있다. 따라서, 본 개시에 따르면, 더 높은 집적도를 가지는 메모리 장치(100)가 제공될 수 있다.
더미 불연속 절단부의 각각의 로우(DWE1 내지 DWE3)는 서로로부터 이격되어 적층 구조체(SS)의 연결 영역(EXT) 내에서 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 더미 불연속 절단부(DWE)는 제1 수평 방향(X 방향)을 따라 연장되며 적층 구조체(SS)의 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다. 달리 말해, 더미 불연속 절단부의 각각의 로우(DWE1 내지 DWE3)는 적층 구조체(SS)의 연결 영역(EXT) 내에서 제1 수평 방향(X 방향)으로 불연속적으로 복수의 게이트 층(150a 내지 150c)을 절단할 수 있다.
더미 불연속 절단부들의 제2 로우(DWE2)는 연결 영역 불연속 절단부들의 제1 로우(HWE1)와 제2 로우(HWE2) 사이에 위치할 수 있고, 더미 불연속 절단부들의 제3 로우(DWE3)는 연결 영역 불연속 절단부들의 제2 로우(HWE2)와 연속 절단부(FW) 사이에 위치할 수 있다. 연결 영역 불연속 절단부들의 제1 로우(HWE1)는 더미 불연속 절단부들의 제1 로우(DWE1)와 제2 로우(DWE2) 사이에 위치할 수 있고, 연결 영역 불연속 절단부들의 제2 로우(HWE2)는 더미 불연속 절단부들의 제2 로우(DWE2)와 제3 로우(DWE3) 사이에 위치할 수 있다.
더미 불연속 절단부들의 제1 로우(DWE1)와 제2 로우(DWE2)는 제2 수평 방향(Y 방향)으로 이격될 수 있다. 일부 실시예에서, 더미 불연속 절단부들의 제1 로우(DWE1)는 제1 연속 상부 절단부(FS1)와 제1 수평 방향(X)으로 정렬될 수 있고, 더미 불연속 절단부들의 제2 로우(DWE2)는 제2 연속 상부 절단부(FS2)와 제1 수평 방향(X)으로 정렬될 수 있고, 더미 불연속 절단부들의 제3 로우(DWE3)는 제3 연속 상부 절단부(FS3)와 제1 수평 방향(X)으로 정렬될 수 있다.
일부 실시예에서, 더미 불연속 절단부(DWE)는 절연 물질에 의해 채워질 수 있다. 일부 실시예에서, 적어도 하나의 더미 불연속 절단부(DWE)는 절연 물질 내의 보이드(미도시)를 포함할 수 있다. 특히, 더미 불연속 절단부(DWE)의 단부의 제2 수평 방향(Y 방향)으로의 최대 폭이 더미 불연속 절단부(HWE)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭보다 클수록, 더미 불연속 절단부(HWE)의 단부에 보이드(미도시)가 형성되는 경향이 있다.
본 명세서에서, 연결 영역 불연속 하부 절단부(HGE)는 연결 영역 하부 절단부로도 지칭될 수 있다. 연결 영역 불연속 하부 절단부들의 각각의 로우(HGE1 및 HGE2)는 서로로부터 이격되어 적층 구조체(SS)의 셀 영역(CELL) 내에서 제1 수평 방향(X 방향)을 따라 배열될 수 있다. 연결 영역 불연속 하부 절단부(HGE)는 제1 수평 방향(X 방향)을 따라 연장되며 적어도 하나의 하부 게이트 층(150a)을 절단하지만 복수의 중간 게이트 층(150b) 및 적어도 하나의 상부 게이트 층(150c)을 절단하지 않을 수 있다. 달리 말해, 연결 영역 불연속 하부 절단부의 각각의 로우(HGE1, HGE2)는 적층 구조체(SS)의 연결 영역(EXT) 내에서 제1 수평 방향(X 방향)으로 불연속적으로 적어도 하나의 하부 게이트 층(150a)만을 절단할 수 있다.
연결 영역 불연속 하부 절단부들의 제1 로우(HGE1) 내의 연결 영역 불연속 하부 절단부(HGE)는 연결 영역 불연속 절단부들의 제1 로우(HWE1) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이에 위치할 수 있으며, 연결 영역 불연속 하부 절단부들의 제2 로우(HGE2) 내의 연결 영역 불연속 하부 절단부(HGE)는 연결 영역 불연속 절단부들의 제2 로우(HWE2) 내의 이웃한 두 연결 영역 불연속 절단부들(HWE) 사이에 연장될 수 있다.
연결 영역 불연속 하부 절단부들의 제1 로우(HGE1)와 제2 로우(HGE2)는 제2 수평 방향(Y 방향)으로 이격될 수 있다. 일부 실시예에서, 셀 영역 불연속 하부 절단부들의 제1 로우(HGC1) 내의 셀 영역 불연속 하부 절단부(HGC)는 셀 영역 불연속 하부 절단부들의 제2 로우(HGC2) 내의 셀 영역 불연속 하부 절단부(HGC)와 제2 수평 방향(Y 방향)으로 정렬될 수 있다. 그러나, 다른 실시예에서, 도 8a에 도시된 바와 달리, 셀 영역 불연속 하부 절단부들의 제1 로우(HGC1) 내의 셀 영역 불연속 하부 절단부(HGC)는 셀 영역 불연속 하부 절단부들의 제2 로우(HGC2) 내의 셀 영역 불연속 하부 절단부(HGC)와 제2 수평 방향(Y 방향)으로 정렬되지 않을 수 있다. 일부 실시예에서, 연결 영역 불연속 하부 절단부(HGE)는 절연 물질에 의해 채워질 수 있다.
일부 실시예에서, 메모리 장치(100)는 기판(110)과 적층 구조체(SS) 사이의 제1 반도체 층(132), 식각 저지층(133), 및 복수의 지지 패턴(SP)을 더 포함할 수 있다. 채널 구조체(CH) 및 더미 채널 구조체(DCH) 각각의 게이트 절연 패턴(163)은 채널 패턴(162)의 하부를 노출시킬 수 있고, 제1 반도체 층(132)은 채널 구조체(CH) 및 더미 채널 구조체(DCH) 각각의 채널 패턴(162)의 노출된 부분과 접촉할 수 있다. 식각 저지층(133)은 제1 반도체 층(132)과 적층 구조체(SS) 사이에 위치할 수 있다. 식각 저지층(133)은 반도체 물질을 포함할 수 있다. 식각 저지층(133)은 도 14g 및 도 14h에 도시된 희생 층(181)을 제거함으로써 기판(110)과 제1 층간 절연 층(140a) 사이에 제1 갭(181G)을 형성할 때, 제1 층간 절연 층(140a)의 식각을 저지할 수 있다.
복수의 지지 패턴(SP)은 제1 반도체 층(132)에 의해 평면적으로 둘러싸일 수 있다. 지지 패턴(SP)은 반도체 물질을 포함할 수 있다. 복수의 지지 패턴(SP)은 기판(110) 상에서 2차원적으로 배열될 수 있다. 일부 실시예에서, 식각 저지층(133)과 복수의 지지 패턴(SP)은 일체로 형성될 수 있다. 즉, 식각 저지층(133)과 복수의 지지 패턴(SP)은 동일한 물질로 동시에 형성될 수 있다.
일부 실시예들에서, 지지 패턴(SP)은 셀 영역 불연속 절단부(HWC)와 수직 방향(Z 방향)으로 중첩될 수 있다. 이로써 도 14g에 도시된 단계에서 셀 영역 불연속 절단부(HWC)가 희생 층(181)을 관통하도록 형성되어 도 14g 및 도 14h에 도시된 단계에서 희생 층(181)의 제거가 어렵게 되는 것을 방지할 수 있다. 일부 실시예에서, 지지 패턴(SP)은 셀 영역 불연속 절단부들의 각각의 로우(HWC1 및 HWC2) 내의 이웃한 두 셀 영역 불연속 절단부들 사이에 위치하고, 복수의 지지 패턴(SP) 중 적어도 하나는 셀 영역 불연속 절단부들의 각각의 로우(HWC1 및 HWC2) 내의 이웃한 두 셀 영역 불연속 절단부들과 수직 방향(Z 방향)으로 중첩될 수 있다. 이로써, 적어도 하나의 셀 영역 불연속 절단부(HWC)의 하면이 위로 볼록하게 형성되는 경우, 도 14g에 도시된 단계에서 셀 영역 불연속 절단부(HWC)가 희생 층(181)을 관통하도록 형성되어 도 14h에 도시된 단계에서 희생 층(181)의 제거가 어렵게 되는 것을 방지할 수 있다.
메모리 장치(100)는 적층 구조체(SS) 상의 층간 절연 층(170)을 더 포함할 수 있다. 메모리 장치(100)는 수직 방향(Z 방향)으로 연장되는 적층 구조체(SS)의 연결 영역(EXT) 상의 복수의 컨택 플러그(CP)를 더 포함할 수 있다. 복수의 컨택 플러그(CP)는 복수의 게이트 층(150a 내지 150c)과 각각 전기적으로 연결될 수 있다. 컨택 플러그(CP)는 전도성 물질을 포함할 수 있다.
도 5는 도 4b에 도시된 제1 높이(H1)에서 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부(HWC) 및 채널 구조체들의 로우(CH1)를 개략적으로 나타낸 단면도이다.
도 5를 참조하면, 셀 영역 불연속 절단부(HWC)는 제1 수평 방향(X 방향)을 따라 배열되는 단부(PaC) 및 중심부(PbC)를 포함할 수 있다. 셀 영역 불연속 절단부(HWC)는 제1 수평 방향(X 방향)으로 서로 이격된 두 단부(PaC) 및 두 단부(PaC) 사이의 중심부(PbC)를 포함할 수 있다.
일부 실시예에서, 셀 영역 불연속 절단부(HWC)는 제1 높이(H1)에서 아령 모양의 단면을 가질 수 있다. 달리 말해, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 폭은 X 방향 위치에 무관하게 거의 일정할 수 있는 반면, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 폭은 중심부(PbC)로부터 멀어짐에 따라 증가하다가 이후 감소할 수 있다. 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa1)은 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1)보다 클 수 있다. 따라서, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)로부터 채널 구조체들의 로우(CH1)까지의 제2 수평 방향(Y 방향)으로의 거리(Da1)는 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)로부터 채널 구조체들의 로우(CH1)까지의 제2 수평 방향(Y 방향)으로의 거리(Db1)보다 작을 수 있다. 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa1)을 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1)보다 크게 형성함으로써 셀 영역 불연속 절단부(HWC)를 형성하는 단계 및 게이트 층(150a 내지 150c)을 형성하는 단계를 용이하게 할 수 있다.
도 6은 도 4b에 도시된 제1 높이(H1)보다 낮은 제2 높이(H2)에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부(HWC)을 개략적으로 나타낸 단면도이다.
도 6을 참조하면, 일부 실시예에서, 셀 영역 불연속 절단부(HWC)는 제2 높이(H2)에서 아령 모양의 단면을 가질 수 있다. 달리 말해, 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 폭은 X 방향 위치에 무관하게 거의 일정할 수 있는 반면, 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 폭은 중심부(PbC)로부터 멀어짐에 따라 증가하다가 이후 감소할 수 있다. 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa2)은 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb2)보다 클 수 있다.
도 5과 도 6을 비교하면, 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa2)은 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa1)보다 작을 수 있다. 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb2)은 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1)보다 작거나 같을 수 있다.
도 7은 도 4b에 도시된 제1 높이(H1)보다 낮은 제2 높이(H2)에서의 본 개시의 일 실시예에 따른 셀 영역 불연속 절단부(HWC)을 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 일부 실시예에서, 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 폭은 X 방향 위치에 무관하게 거의 일정할 수 있는 반면, 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 폭은 중심부(PbC)로부터 멀어짐에 따라 감소할 수 있다. 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa2)은 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 중심부(PbC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb2)보다 작거나 같을 수 있다.
도 9는 도 8b에 도시된 제1 높이(H1)에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부(HWE)를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 연결 영역 불연속 절단부(HWE)는 제1 수평 방향(X 방향)을 따라 배열되는 단부(PaE) 및 중심부(PbE)를 포함할 수 있다. 연결 영역 불연속 절단부(HWE)는 제1 수평 방향(X 방향)으로 서로 이격된 두 단부(PaE) 및 두 단부(PaE) 사이의 중심부(PbE)를 포함할 수 있다.
일부 실시예에서, 연결 영역 불연속 절단부(HWE)는 제1 높이(H1)에서 아령 모양의 단면을 가질 수 있다. 달리 말해, 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 폭은 X 방향 위치에 무관하게 거의 일정할 수 있는 반면, 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 폭은 중심부(PbE)로부터 멀어짐에 따라 증가하다가 이후 감소할 수 있다. 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa3)은 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb3)보다 클 수 있다. 도 5와 도 9를 비교하면, 일부 실시예에서, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC)의 단부(PaC)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa1)은 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa3)보다 작을 수 있다.
도 10은 도 8b에 도시된 제1 높이(H1)보다 낮은 제2 높이(H2)에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부(HWE)을 개략적으로 나타낸 단면도이다.
도 10을 참조하면, 일부 실시예에서, 연결 영역 불연속 절단부(HWE)는 제2 높이(H2)에서 아령 모양의 단면을 가질 수 있다. 달리 말해, 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 폭은 X 방향 위치에 무관하게 거의 일정할 수 있는 반면, 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 폭은 중심부(PbE)로부터 멀어짐에 따라 증가하다가 이후 감소할 수 있다. 일부 실시예에서, 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa4)은 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb4)보다 클 수 있다.
도 9와 도 10을 비교하면, 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa4)은 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa3)보다 작을 수 있다. 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb4)은 제1 높이(H1)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb3)보다 작거나 같을 수 있다.
도 6과 도 10을 비교하면, 일부 실시예에서, 제2 높이(H2)에서 셀 영역 불연속 절단부(HWC)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa2)은 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa4)보다 클 수 있다.
도 11은 도 8b에 도시된 제1 높이(H1)보다 낮은 제2 높이(H2)에서의 본 개시의 일 실시예에 따른 연결 영역 불연속 절단부(HWE)을 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 일부 실시예에서, 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 폭은 X 방향 위치에 무관하게 거의 일정할 수 있는 반면, 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 폭은 중심부(PbE)로부터 멀어짐에 따라 감소할 수 있다. 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 단부(PaE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wa4)은 제2 높이(H2)에서 연결 영역 불연속 절단부(HWE)의 중심부(PbE)의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb4)보다 작거나 같을 수 있다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치(100a)를 개략적으로 나타낸 단면도이다.
도 12를 참조하면, 메모리 장치(100a)는 COP(Cell on Peri) 구조일 수 있다. 즉, 주변 회로(PC)가 기판(110)과 적층 구조체(SS) 사이에 위치할 수 있다. 메모리 장치(100a)는 기판(110)의 상면 및 주변 회로(PC)을 덮는 층간 절연 층(120) 및 층간 절연 층(120)과 제1 반도체 층(132) 사이의 제2 반도체 층(131)을 더 포함할 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치(100b)를 개략적으로 나타낸 단면도이다.
도 13을 참조하면, 메모리 장치(100b)는 멀티 스택 구조일 수 있다. 메모리 장치(100b)는 기판(110), 기판(110) 상의 제1 적층 구조체(SS1), 제1 적층 구조체(SS1) 상의 제2 적층 구조체(SS2), 제1 적층 구조체(SS1)를 각각 관통하는 복수의 제1 채널 구조체(CH1), 및 제2 적층 구조체(SS2)를 각각 관통하며 복수의 제1 채널 구조체(CH1)와 수직 방향(Z 방향)으로 중첩되는 복수의 제2 채널 구조체(CH2)를 포함할 수 있다.
제1 적층 구조체(SS)는 적어도 하나의 하부 게이트 층(150a)만을 절단하는 셀 영역 불연속 하부 절단부(HGC2)를 포함하고, 제2 적층 구조체(SS)는 적어도 하나의 상부 게이트 층(150c)만을 절단하는 연속 상부 절단부(FS1 내지 FS3) 및 불연속 상부 절단부(HS2)를 포함할 수 있다. 셀 영역 불연속 절단부(HWC1) 및 연속 절단부(FW)는 제1 적층 구조체(SS)의 게이트 층들(150a 및 150b) 및 제2 적층 구조체(SS)의 게이트 층들(150b 및 150c)을 절단할 수 있다. 제1 층간 절연 층(170)은 제1 적층 구조체(SS1)와 제2 적층 구조체(SS2) 사이에 위치하고, 제2 층간 절연 층(171)은 제2 적층 구조체(SS2) 상에 위치할 수 있다.
도 14a 내지 도 14k는 본 개시의 일 실시예에 따른 메모리 장치의 제조 방법을 도시한 단면도들이다. 도 14a 내지 도 14k의 B4-B4'선은 도 4a의 B4-B4' 선에 대응할 수 있다.
도 14a를 참조하면, 기판(110) 상에 희생 층(181), 희생 층(181)에 의해 둘러싸이는 복수의 지지 패턴(SP), 및 희생 층(181) 상의 식각 저지 층(133)을 형성할 수 있다. 희생 층(181)은 식각 저지 층(133)에 대하여 높은 식각 선택비를 가지는 물질을 포함할 수 있다. 희생 층(181)은 예를 들어 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 복수의 지지 패턴(SP) 및 식각 저지 층(133)은 동시에 일체로 형성될 수 있다.
도 14b를 참조하면, 식각 저지 층(133) 상에 제1 층간 절연 층(140a) 및 제1 희생 층(180a)을 형성할 수 있다. 제1 희생 층(180a)은 제1 층간 절연 층(140a)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 다음으로, 제1 희생 층(180a)을 절단하는 셀 영역 불연속 하부 절단부(HGC1, HGC2, 도4a 내지 도 4c 참조) 및 연결 영역 불연속 하부 절단부(HGE1, HGE2, 도 8a 및 도 8b 참조)를 형성할 수 있고, 이후 셀 영역 불연속 하부 절단부(HGC1, HGC2, 도4a 내지 도 4c 참조) 및 연결 영역 불연속 하부 절단부(HGE1, HGE2, 도 8a 및 도 8b 참조)를 절연 물질로 채울 수 있다.
도 14c를 참조하면, 제1 희생 층(180a) 상에 교대하는 복수의 층간 절연 층(140) 및 복수의 희생 층(180b 및 180c)을 형성할 수 있다. 복수의 층간 절연 층(140) 및 복수의 희생 층(180b 및 180c)은 도 8c에 도시된 바와 같이 계단 형상으로 패터닝될 수 있다. 이후, 상부 희생 층(180c) 상에 층간 절연 층(170)을 형성할 수 있다.
도 14d를 참조하면, 복수의 희생 층(180a 내지 180c, 및 181), 복수의 층간 절연 층(140, 140a 및 170), 및 식각 저지 층(133)을 관통하는 복수의 채널 홀(CHO) 및 복수의 더미 채널 홀(미도시)을 형성할 수 있다.
도 14e를 참조하면, 복수의 채널 홀(CH0) 내에 복수의 채널 구조체(CH)를 형성하고, 복수의 더미 채널 홀(미도시) 내에 복수의 더미 채널 구조체(DCH, 도 8a 및 도 8b 참조)를 형성할 수 있다. 예를 들어, 복수의 채널 홀(CHO) 및 복수의 더미 채널 홀(미도시) 상에 게이트 절연 층, 채널 층, 및 매립 절연 층을 형성하고, 이후 층간 절연 층(170)이 노출되도록 게이트 절연 층, 채널 층, 및 매립 절연 층을 평탄화함으로써 게이트 절연 패턴(163), 채널 패턴(162), 및 매립 절연 패턴(161)을 형성할 수 있다. 다음으로, 게이트 절연 패턴(163), 채널 패턴(162), 및 매립 절연 패턴(161)의 상부를 제거하여 리세스를 형성하고, 상기 리세스 상에 패드 층을 형성하고, 상기 패드 층을 평탄화함으로써 패드 패턴(164)을 형성할 수 있다.
도 14f를 참조하면, 적어도 하나의 상부 희생 층(180c)을 절단하는 연속 상부 절단부들(FS1 내지 FS3) 및 불연속 상부 절단부(HS1 및 HS2, 도 4a 및 도 4b 참조)를 형성하고, 연속 상부 절단부들(FS1 내지 FS3) 및 불연속 상부 절단부(HS2)를 절연 물질로 채울 수 있다.
도 14g를 참조하면, 복수의 희생 층(180a 내지 180c)을 절단하는 셀 영역 불연속 절단부(HWC1, HWC2, 도 4a 내지 도 4c 참조), 연결 영역 불연속 절단부(HWE, 도 8a 및 도 8b 참조), 더미 불연속 절단부(DWE, 도 8a 및 도 8b 참조), 및 연속 절단부(FW)를 형성할 수 있다. 일부 실시예에서, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1g)은 제1 높이(H1)에서 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5g)과 실질적으로 동일하게 형성될 수 있다.
도 14g에는 보여지지 않으나 도 4d를 참조하면, 셀 영역 불연속 절단부(HWC1, HWC2, 도 4a 내지 도 4c 참조), 연결 영역 불연속 절단부(HWE, 도 8a 및 도 8b 참조), 더미 불연속 절단부(DWE, 도 8a 및 도 8b 참조), 및 연속 절단부(FW)는 희생 층(181)의 일부를 노출시킬 수 있다.
다음으로, 셀 영역 불연속 절단부(HWC1, HWC2, 도 4a 내지 도 4c 참조), 연결 영역 불연속 절단부(HWE, 도 8a 및 도 8b 참조), 더미 불연속 절단부(DWE, 도 8a 및 도 8b 참조), 및 연속 절단부(FW)의 측벽 상에 커버 층(190)을 형성할 수 있다. 커버 층(190)은 셀 영역 불연속 절단부(HWC1, HWC2, 도 4a 내지 도 4c 참조), 연결 영역 불연속 절단부(HWE, 도 8a 및 도 8b 참조), 더미 불연속 절단부(DWE, 도 8a 및 도 8b 참조), 및 연속 절단부(FW)의 바닥을 덮지 않을 수 있다. 따라서, 도 14g에는 보여지지 않으나 도 4d를 참조하면, 커버 층(190)은 희생 층(181)의 일부를 노출시킬 수 있다. 커버 층(190)은 희생 층(181)에 대하여 높은 선택비를 가지는 물질, 예를 들어 반도체 물질을 포함할 수 있다.
도 14g 및 도 14h를 참조하면, 셀 영역 불연속 절단부(HWC1, HWC2, 도 4a 내지 도 4c 참조), 연결 영역 불연속 절단부(HWE, 도 8a 및 도 8b 참조), 더미 불연속 절단부(DWE, 도 8a 및 도 8b 참조), 및 연속 절단부(FW)를 통해 습식 식각 또는 건식 식각에 의해 희생 층(181)을 제거함으로써 기판(110)과 식각 저지 층(133) 사이의 제1 갭(181G)을 형성할 수 있다. 상기 제1 갭(181G)에 의해 채널 구조체(CH) 및 더미 채널 구조체(DCH)(도 8b 참조)의 게이트 절연 패턴(163)의 측벽의 일부가 노출될 수 있다. 상기 제1 갭(181G)이 형성되더라도 복수의 채널 구조체(CH), 복수의 더미 채널 구조체(DCH), 및 복수의 지지 패턴(SP)에 의해 식각 저지 층(133), 복수의 층간 절연 층(140) 및 복수의 희생 층(180a 내지 180c)이 지지되고 이들의 붕괴가 방지될 수 있다.
다음으로, 제1 갭(181G)에 의해 노출된 채널 구조체(CH) 및 더미 채널 구조체(DCH)(도 8b 참조)의 게이트 절연 패턴(163)의 일부가 제거될 수 있으며, 이로써 채널 구조체(CH) 및 더미 채널 구조체(DCH)(도 8b 참조)의 채널 패턴(162)의 일부가 제1 갭(181G)에 노출될 수 있다.
도 14h 및 도 14i를 참조하면, 상기 제1 갭(181G)을 제1 반도체 층(132)으로 채울 수 있다.
도 14i 및 도 14j를 참조하면, 커버 층(190), 및 복수의 희생 층(180a 내지 180c)을 제거함으로써 복수의 층간 절연 층(140) 사이의 복수의 제2 갭(180G)을 형성할 수 있다. 복수의 희생 층(180a 내지 180c)이 제거되는 동안, 복수의 층간 절연 층(140)의 팽창으로 인하여 셀 영역 불연속 절단부(HWC1) 및 연속 절단부(FW)의 측벽이 기울어질 수 있다. 예를 들어, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1j)은 도 14g에 도시된 단계에서 셀 영역 불연속 절단부(HWC1)가 막 형성되었을 때 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1g)보다 커질 수 있다. 반면, 제1 높이(H1)에서 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5j)은 도 14g에 도시된 단계에서 연속 절단부(FW)가 막 형성되었을 때 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5g)보다 작아질 수 있다. 따라서, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1j)은 제1 높이(H1)에서 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5j)보다 커질 수 있다.
도 14j 및 도 14k를 참조하면, 복수의 제2 갭(180G)이 복수의 게이트 층(150a 내지 150c)에 의해 각각 채워질 수 있다. 복수의 게이트 층(150a 내지 150c)이 형성되는 동안, 물질들의 수축으로 인하여 셀 영역 불연속 절단부(HWC1) 및 연속 절단부(FW)의 측벽이 기울어질 수 있다. 예를 들어, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1k)은 도 14g에 도시된 단계에서 셀 영역 불연속 절단부(HWC1)가 막 형성되었을 때 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1g)보다 작아질 수 있다. 반면, 제1 높이(H1)에서 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5k)은 도 14g에 도시된 단계에서 연속 절단부(FW)가 막 형성되었을 때 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5g)보다 커질 수 있다. 따라서, 제1 높이(H1)에서 셀 영역 불연속 절단부(HWC1)의 중심부의 제2 수평 방향(Y 방향)으로의 최대 폭(Wb1k)은 제1 높이(H1)에서 연속 절단부(FW)의 제2 수평 방향(Y 방향)으로의 최대 폭(W5k)보다 작아질 수 있다.
도 4a 내지 도 4d 및 도 8a 내지 도 8c를 참조하면, 셀 영역 불연속 절단부(HWC), 연결 영역 불연속 절단부(HWE), 더미 불연속 절단부(DWE), 및 연속 절단부(FW)를 절연 물질(IM)로 채울 수 있다. 또한, 복수의 게이트 층(150a 내지 150c)에 각각 접촉하는 복수의 컨택 플러그(CP)를 형성할 수 있다. 이로써 메모리 장치(100)가 제조될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, 100, 100a, 100b: 메모리 장치, 11: 메모리 셀 어레이, 12: 로우 디코더, 13: 입출력 회로, 14: 제어 로직, PC: 주변 회로, CSL: 공통 소스 라인, BL: 비트 라인, SSL: 스트링 선택 라인, WL: 워드 라인, GSL: 접지 선택 라인, GST: 접지 선택 트랜지스터, MC1 내지 MC8: 메모리 셀, SST: 스트링 선택 트랜지스터, NS11 내지 NS33: 낸드 스트링, BLK1 내지 BLKz: 메모리 블록, 110: 기판, SS, SS1, SS2: 적층 구조체, CELL: 셀 영역, EXT: 연결 영역, 131, 132: 반도체 층, 133: 식각 저지 층, SP: 지지 패턴, 120, 140, 170, 171: 층간 절연 층, 150a 내지 150c: 게이트 층, CH: 채널 구조체, DCH: 더미 채널 구조체, 161: 매립 절연 패턴, 162: 채널 패턴, 163: 게이트 절연 패턴, 164: 패드 패턴, HWC, HWC1, HWC2: 셀 영역 불연속 절단부, FW: 연속 절단부, HS, HS1, HS2: 불연속 상부 절단부, FS1 내지 FS3: 연속 상부 절단부, HGC, HGC1, HGC2: 셀 영역 불연속 하부 절단부, HWE, HW#1, HWE2: 연결 영역 불연속 절단부, HE, HGE1, HGE2: 연결 영역 불연속 하부 절단부, DWE, DWE1 내지 DWE3: 더미 불연속 절단부
Claims (20)
- 기판;
상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체; 및
상기 적층 구조체의 셀 영역 내에서 제1 수평 방향을 따라 배열되며 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 채널 구조체들의 로우(row);를 포함하고,
상기 적층 구조체는 각각이 상기 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 절단부들의 로우를 포함하고,
상기 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향을 따라 배열되는 것을 특징으로 하는 메모리 장치. - 제1 항에 있어서,
제1 높이에서 상기 절단부들의 로우 중 적어도 하나의 절단부의 단부의 상기 제1 수평 방향에 수직한 제2 수평 방향으로의 최대 폭은 상기 제1 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 중심부의 상기 제2 수평 방향으로의 최대 폭보다 큰 것을 특징으로 하는 메모리 장치. - 제2 항에 있어서,
상기 제1 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 상기 단부로부터 상기 채널 구조체들의 로우까지의 상기 제2 수평 방향으로의 거리는 상기 제1 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 상기 중심부로부터 상기 채널 구조체들의 로우까지의 상기 제2 수평 방향으로의 거리보다 작은 것을 특징으로 하는 메모리 장치. - 제2 항에 있어서,
상기 제1 높이보다 낮은 제2 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 단부의 상기 제2 수평 방향으로의 최대 폭은 상기 제1 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 상기 단부의 상기 제2 수평 방향으로의 상기 최대 폭보다 작은 것을 특징으로 하는 메모리 장치. - 제2 항에 있어서,
상기 제1 높이보다 낮은 제2 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 상기 단부의 상기 제2 수평 방향으로의 최대 폭은 상기 제2 높이에서 상기 절단부들의 로우 중 상기 적어도 하나의 절단부의 상기 중심부의 상기 제2 수평 방향으로의 최대 폭보다 작거나 같은 것을 특징으로 하는 메모리 장치. - 제1 항에 있어서,
상기 복수의 게이트 층은 적어도 하나의 하부 게이트 층, 상기 적어도 하나의 하부 게이트 층 상의 복수의 중간 게이트 층, 및 상기 복수의 중간 게이트 층 상의 적어도 하나의 상부 게이트 층을 포함하고,
상기 적층 구조체는 각각이 상기 절단부들의 로우 내의 이웃한 두 절단부들 사이에서 상기 제1 수평 방향으로 연장되며 상기 적어도 하나의 상부 게이트 층을 절단하고 상기 복수의 중간 게이트 층 및 상기 적어도 하나의 하부 게이트 층을 절단하지 않는 상부 절단부들의 로우를 더 포함하고,
상기 상부 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향을 따라 배열되는 것을 특징으로 하는 메모리 장치. - 제1 항에 있어서,
상기 복수의 게이트 층은 적어도 하나의 하부 게이트 층, 상기 적어도 하나의 하부 게이트 층 상의 복수의 중간 게이트 층 및 상기 복수의 중간 게이트 층 상의 적어도 하나의 상부 게이트 층을 포함하고,
상기 적층 구조체는 각각이 상기 절단부들의 로우 내의 이웃한 두 절단부들 사이에서 상기 제1 수평 방향으로 연장되며 상기 적어도 하나의 하부 게이트 층을 절단하고 상기 복수의 중간 게이트 층 및 상기 적어도 하나의 상부 게이트 층을 절단하지 않는 하부 절단부들의 로우를 더 포함하고,
상기 하부 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향을 따라 배열되는 것을 특징으로 하는 메모리 장치. - 제1 항에 있어서,
상기 기판과 상기 적층 구조체 사이의 반도체 층, 및 각각이 상기 반도체 층에 의해 둘러싸이는 복수의 지지 패턴을 더 포함하고,
상기 복수의 지지 패턴 중 적어도 하나는 상기 절단부들의 로우 중 적어도 하나와 상기 수직 방향으로 중첩되는 것을 특징으로 하는 메모리 장치. - 제8 항에 있어서,
상기 복수의 지지 패턴 중 상기 적어도 하나는 상기 절단부들의 로우 내의 이웃한 두 절단부들과 상기 수직 방향으로 중첩되는 것을 특징으로 하는 메모리 장치. - 제9 항에 있어서,
상기 두 절단부들 중 적어도 하나의 하면은 위로 볼록한 것을 특징으로 하는 메모리 장치. - 기판;
상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체; 및
상기 적층 구조체의 셀 영역 내에서 제1 수평 방향의 제1 로우, 제2 로우, 및 제3 로우로 배열되고, 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 채널 구조체들;을 포함하고,
상기 적층 구조체는 상기 적층 구조체의 상기 셀 영역 내에서 상기 채널 구조체들의 제1 로우와 상기 채널 구조체들의 제2 로우 사이에서 상기 제1 수평 방향으로 불연속적으로 상기 복수의 게이트 층을 절단하는 불연속 절단부들의 제1 로우를 포함하고,
상기 적층 구조체는 상기 적층 구조체의 상기 셀 영역 내에서 상기 제1 수평 방향으로 연속적으로 상기 복수의 게이트 층을 절단하는 연속 절단부를 더 포함하고,
상기 채널 구조체들의 제2 로우 및 제3 로우는 상기 불연속 절단부들의 제1 로우와 상기 연속 절단부 사이에 위치하는 것을 특징으로 하는 메모리 장치. - 제11 항에 있어서,
제1 높이에서 상기 불연속 절단부들의 제1 로우 중 적어도 하나의 불연속 절단부의 중심부의 상기 제1 수평 방향에 수직한 제2 수평 방향으로의 최대 폭은 상기 제1 높이에서 상기 연속 절단부의 상기 제2 수평 방향으로의 최대 폭보다 작은 것을 특징으로 하는 메모리 장치. - 제11 항에 있어서,
상기 연속 절단부는 상기 적층 구조체의 연결 영역 내에서 상기 제1 수평 방향으로 연속적으로 상기 복수의 게이트 층을 더 절단하는 것을 특징으로 하는 메모리 장치. - 제11 항에 있어서,
상기 적층 구조체는 상기 적층 구조체의 상기 셀 영역 내에서 상기 채널 구조체들의 제2 로우와 상기 채널 구조체들의 상기 제3 로우 사이에서 상기 제1 수평 방향으로 불연속적으로 상기 적층 구조체의 상기 복수의 게이트 층을 절단하는 불연속 절단부들의 제2 로우를 더 포함하는 것을 특징으로 하는 메모리 장치. - 제14 항에 있어서,
상기 불연속 절단부들의 제1 로우 내의 이웃한 두 불연속 절단부들 사이의 갭은 상기 불연속 절단부들의 제2 로우 내의 이웃한 두 불연속 절단부들 사이의 갭과 상기 제1 수평 방향에 수직한 제2 수평 방향으로 정렬되지 않는 것을 특징으로 하는 메모리 장치. - 제11 항에 있어서,
상기 복수의 게이트 층은 적어도 하나의 하부 게이트 층, 상기 적어도 하나의 하부 게이트 층 상의 복수의 중간 게이트 층, 및 상기 복수의 중간 게이트 층 상의 적어도 하나의 상부 게이트 층을 포함하고,
상기 적층 구조체는 상기 제1 수평 방향을 따라 불연속적으로 상기 적어도 하나의 상부 게이트 층을 절단하고 상기 복수의 중간 전도성 층 및 상기 적어도 하나의 하부 게이트 층을 절단하지 않는 불연속 상부 절단부들의 로우를 더 포함하고,
상기 불연속 상부 절단부들의 로우의 각각의 불연속 상부 절단부는 상기 불연속 절단부들의 제1 로우 내의 이웃한 두 불연속 절단부들 사이에 연장되는 것을 특징으로 하는 메모리 장치. - 기판;
상기 기판 상에 교대로 적층되는 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체; 및
상기 적층 구조체의 셀 영역 내에서 각각이 수직 방향으로 연장되어 상기 복수의 게이트 층을 관통하는 복수의 채널 구조체들;을 포함하고,
상기 적층 구조체는 각각이 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 셀 영역 절단부들의 로우를 포함하고,
상기 셀 영역 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 셀 영역 내에서 상기 제1 수평 방향을 따라 배열되고,
상기 적층 구조체는 각각이 상기 제1 수평 방향으로 연장되며 상기 복수의 게이트 층을 절단하는 연결 영역 절단부들의 로우를 더 포함하고,
상기 연결 영역 절단부들의 로우는 서로로부터 이격되어 상기 적층 구조체의 연결 영역 내에서 상기 제1 수평 방향을 따라 배열되는 것을 특징으로 하는 메모리 장치. - 제17 항에 있어서,
제1 높이에서 상기 셀 영역 절단부들의 로우 중 적어도 하나의 셀 영역 절단부의 단부의 상기 제1 수평 방향에 수직한 제2 수평 방향으로의 최대 폭은 상기 제1 높이에서 상기 셀 영역 절단부들의 로우 중 상기 적어도 하나의 셀 영역 절단부의 중심부의 상기 제2 수평 방향으로의 최대 폭보다 크고,
상기 제1 높이에서 상기 연결 영역 절단부들의 로우 중 적어도 하나의 연결 영역 절단부들의 단부의 상기 제2 수평 방향으로의 최대 폭은 상기 제1 높이에서 상기 연결 영역 절단부들의 로우 중 상기 적어도 하나의 연결 영역 절단부의 중심부의 상기 제2 수평 방향으로의 최대 폭보다 큰 것을 특징으로 하는 메모리 장치. - 제18 항에 있어서,
상기 제1 높이에서 상기 셀 영역 절단부들의 로우 중 상기 적어도 하나의 셀 영역 절단부의 상기 단부의 상기 제2 수평 방향으로의 상기 최대 폭은 상기 제1 높이에서 상기 연결 영역 절단부들의 로우 중 상기 적어도 하나의 연결 영역 절단부의 상기 단부의 상기 제2 수평 방향으로의 상기 최대 폭보다 작은 것을 특징으로 하는 메모리 장치. - 제17 항에 있어서,
제2 높이에서 상기 셀 영역 절단부들의 로우 중 적어도 하나의 셀 영역 절단부의 단부의 상기 제1 수평 방향에 수직한 제2 수평 방향으로의 최대 폭은 상기 제2 높이에서 상기 연결 영역 절단부들의 로우 중 적어도 하나의 연결 영역 절단부의 단부의 상기 제2 수평 방향으로의 최대 폭보다 큰 것을 특징으로 하는 메모리 장치.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190125694A KR20210042759A (ko) | 2019-10-10 | 2019-10-10 | 메모리 장치 |
| DE102020111651.9A DE102020111651A1 (de) | 2019-10-10 | 2020-04-29 | Speichervorrichtung |
| US16/895,364 US11430808B2 (en) | 2019-10-10 | 2020-06-08 | Memory device |
| SG10202006118SA SG10202006118SA (en) | 2019-10-10 | 2020-06-25 | Memory device |
| CN202010802422.6A CN112652628A (zh) | 2019-10-10 | 2020-08-11 | 存储装置 |
| JP2020143873A JP2021064778A (ja) | 2019-10-10 | 2020-08-27 | メモリ装置 |
| US17/878,304 US20220367513A1 (en) | 2019-10-10 | 2022-08-01 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190125694A KR20210042759A (ko) | 2019-10-10 | 2019-10-10 | 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210042759A true KR20210042759A (ko) | 2021-04-20 |
Family
ID=75155992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190125694A KR20210042759A (ko) | 2019-10-10 | 2019-10-10 | 메모리 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US11430808B2 (ko) |
| JP (1) | JP2021064778A (ko) |
| KR (1) | KR20210042759A (ko) |
| CN (1) | CN112652628A (ko) |
| DE (1) | DE102020111651A1 (ko) |
| SG (1) | SG10202006118SA (ko) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102002802B1 (ko) | 2012-09-05 | 2019-07-23 | 삼성전자주식회사 | 반도체 장치 |
| KR102161814B1 (ko) * | 2013-11-19 | 2020-10-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US10202910B2 (en) | 2014-07-07 | 2019-02-12 | Ford Global Technologies, Llc | System and method for selective cylinder deactivation |
| KR20160080365A (ko) | 2014-12-29 | 2016-07-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20170011394A (ko) | 2015-07-22 | 2017-02-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US20170104000A1 (en) | 2015-10-13 | 2017-04-13 | Joo-Hee PARK | Vertical memory devices |
| KR20170119158A (ko) | 2016-04-18 | 2017-10-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 장치 |
| KR102630954B1 (ko) | 2016-11-08 | 2024-01-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20180106727A (ko) | 2017-03-21 | 2018-10-01 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US10685914B2 (en) | 2017-08-31 | 2020-06-16 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| KR102521282B1 (ko) | 2017-10-12 | 2023-04-14 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102484394B1 (ko) | 2017-12-06 | 2023-01-03 | 삼성전자주식회사 | 반도체 장치 |
| US11342351B2 (en) | 2018-01-10 | 2022-05-24 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor device |
-
2019
- 2019-10-10 KR KR1020190125694A patent/KR20210042759A/ko not_active Application Discontinuation
-
2020
- 2020-04-29 DE DE102020111651.9A patent/DE102020111651A1/de active Pending
- 2020-06-08 US US16/895,364 patent/US11430808B2/en active Active
- 2020-06-25 SG SG10202006118SA patent/SG10202006118SA/en unknown
- 2020-08-11 CN CN202010802422.6A patent/CN112652628A/zh active Pending
- 2020-08-27 JP JP2020143873A patent/JP2021064778A/ja active Pending
-
2022
- 2022-08-01 US US17/878,304 patent/US20220367513A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2021064778A (ja) | 2021-04-22 |
| CN112652628A (zh) | 2021-04-13 |
| DE102020111651A9 (de) | 2021-06-10 |
| SG10202006118SA (en) | 2021-05-28 |
| US11430808B2 (en) | 2022-08-30 |
| US20210111188A1 (en) | 2021-04-15 |
| DE102020111651A1 (de) | 2021-04-15 |
| US20220367513A1 (en) | 2022-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |