KR20180135643A - 소스 구조체를 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 패드 영역을 갖는 반도체 기판을 포함한다. 상기 패드 영역은 제1 패드 영역, 상기 제1 패드 영역 보다 상기 메모리 셀 영역에 가까운 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 버퍼 영역을 포함한다. 서로 평행한 제1 부분 및 제2 부분을 포함하는 분리 소스 구조체가 배치된다. 상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이에 제1 소스 구조체 및 제2 소스 구조체가 배치된다. 상기 제1 및 제2 소스 구조체들은 서로 마주보는 끝 부분들을 갖고, 상기 제1 소스 구조체는 상기 제2 패드 영역 상에 배치되고, 상기 제2 소스 구조체는 상기 제2 패드 영역 상에 배치된다. 상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이의 상기 메모리 셀 영역 및 상기 패드 영역 상에 게이트 그룹이 배치된다. 상기 제1 및 제2 수직 구조체들의 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양이다.

Description

소스 구조체를 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING SOURCE STRUCTURE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 소스 구조체를 포함하는 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 3차원 구조의 반도체 소자가 개발되고 있지만, 집적도가 점점 증가할수록 예상치 못한 문제들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 수율 및 생산성을 향상시킬 수 있는 복수의 소스 구조체들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 패드 영역을 갖는 반도체 기판을 포함한다. 상기 패드 영역은 제1 패드 영역, 상기 제1 패드 영역 보다 상기 메모리 셀 영역에 가까운 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 버퍼 영역을 포함한다. 서로 평행한 제1 부분 및 제2 부분을 포함하는 분리 소스 구조체가 배치된다. 상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이에 제1 소스 구조체 및 제2 소스 구조체가 배치된다. 상기 제1 및 제2 소스 구조체들은 서로 마주보는 끝 부분들을 갖고, 상기 제1 소스 구조체는 상기 제2 패드 영역 상에 배치되고, 상기 제2 소스 구조체는 상기 제2 패드 영역 상에 배치된다. 상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이의 상기 메모리 셀 영역 및 상기 패드 영역 상에 게이트 그룹이 배치된다. 상기 제1 및 제2 수직 구조체들의 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 메모리 셀 영역 및 패드 영역을 포함하는 반도체 기판을 포함한다. 상기 패드 영역은 제1 패드 영역 및 상기 제1 패드 영역 보다 상기 메모리 셀 영역과 가까운 제2 패드 영역을 포함한다. 상기 메모리 셀 영역 상에서 상기 반도체 기판의 표면으로부터 상부로 향하는 수직 방향으로 적층되고, 상기 반도체 기판의 표면과 평행한 제1 수평 방향으로 연장되어 상기 제1 패드 영역 상에서 계단 모양으로 배열되는 워드라인 패드 부분들을 갖는 복수의 워드라인들이 배치된다. 상기 메모리 셀 영역 상의 상기 복수의 워드라인들 상에 배치되며 상기 제1 수평 방향으로 연장되어 상기 제2 패드 영역 상에서 선택 패드 부분들을 갖고, 동일 평면에서 서로 이격되는 복수의 스트링 선택 라인들이 배치된다. 상기 제1 패드 영역 상에서 상기 수직 방향으로 연장되어 상기 복수의 워드라인들의 상기 워드라인 패드 부분들을 관통하는 제1 수직 구조체가 배치된다. 상기 제2 패드 영역 상에서 상기 수직 방향으로 연장되어 상기 복수의 스트링 선택 라인들의 상기 선택 패드 부분들 사이를 지나는 제2 수직 구조체가 배치된다. 상기 제1 및 제2 수직 구조체들은 서로 마주보는 끝 부분들을 포함한다. 상기 제1 및 제2 수직 구조체들의 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 메모리 셀 영역 및 패드 영역을 포함하는 반도체 기판을 포함한다. 상기 메모리 셀 영역 상에서 차례로 적층되며 상기 패드 영역으로 연장되어 상기 패드 영역에서 계단 모양으로 배열되는 워드라인 패드 부분들을 갖는 복수의 워드라인들이 배치된다. 상기 복수의 워드라인들은 상기 반도체 기판의 표면으로부터 상부로 향하는 수직 방향으로 서로 이격되며 동일 평면에서 일체로 연결된다. 상기 메모리 셀 영역 상의 상기 복수의 워드라인들 상에 배치되며 상기 패드 영역으로 연장되어 상기 패드 영역에서 선택 패드 부분들을 갖는 복수의 선택 라인들이 배치된다. 상기 복수의 선택 라인들은 동일 평면에서 서로 이격된다. 상기 패드 영역에서 서로 마주보는 끝 부분들을 갖는 수직 구조체들이 배치된다. 상기 수직 구조체들의 상기 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양이고, 상기 서로 마주보는 끝 부분들을 갖는 상기 수직 구조체들 중에서 어느 하나는 상기 복수의 워드라인들의 상기 워드라인 패드 부분들을 관통하고, 다른 하나는 상기 복수의 워드라인들을 관통하며 상기 선택 패드 부분들 사이를 지난다.
본 발명의 기술적 사상의 실시 예들에 따르면, 분리 소스 구조체(SSa)의 서로 이격되며 서로 평행한 부분들 사이에는 서로 마주보는 끝 부분들을 가지며 복수의 소스 구조체들이 배치될 수 있다. 이와 같이 서로 마주보는 끝 부분들 갖는 복수의 소스 구조체들은 패드 영역 상에 형성될 수 있다. 또한, 상기 복수의 소스 구조체들의 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양일 수 있다. 상기 복수의 수직 구조체들의 서로 마주보는 끝 부분들의 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 상기 평면 모양에서, 폭이 감소하는 영역의 길이 보다 폭이 증가하는 영역의 길이가 클 수 있다. 이와 같이 패드 영역 상에 배치되는 복수의 수직 구조체들은 반도체 소자의 수율 및 생산성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이를 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 "A"로 표시된 영역의 일부 구성요소들을 나타낸 사시도이다.
도 5a는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5b는 도 3의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5c는 도 3의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5d는 도 3의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소를 개념적으로 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소를 개념적으로 나타낸 평면도이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소를 개념적으로 나타낸 평면도들이다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 변형된 실시예에 따른 반도체 소자의 일부 구성요소를 개념적으로 나타낸 평면도들이다.
도 10a는 본 발명의 기술적 사상의 변형된 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 10b는 도 10a의 III-IIII'선을 따라 취해진 영역을 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 변형된 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 단면도돌이다.
도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 셀 어레이(2)는 복수의 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 복수의 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 복수의 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 복수의 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 복수개의 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록들(BLK)의 워드라인들(WL)에 구동신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 셀 어레이(2)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 복수의 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트라인들(BL)을 통해 상기 메모리 셀 어레이(2)와 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트라인들(BL) 중 어느 하나를 선택할 수 있다. 상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK)의 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2를 참조하여 도 1에서 설명한 상기 반도체 소자(도 1의 1)의 상기 메모리 셀 어레이(도 1의 2)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이(도 1의 2)를 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이(도 1의 2)는, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL1~WLn)에 각각 연결될 수 있다. 일 예에서, 상기 복수의 워드라인들(WL1~WLn)은 n개로 형성될 수 있다.
상기 접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
일 실시예에서, 상기 워드 라인들(WL1~WLn) 중 최상위 워드라인(WLn)과 상기 스트링 선택 라인(SSL) 사이에 더미 라인 또는 버퍼 라인(BUL)이 배치될 수 있다.
상기 스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자에 상기 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 분리 소스 구조체, 및 상기 분리 소스 구조체의 서로 인접하는 부분들 사이에 배치되며 서로 마주 보는 끝 부분들을 갖는 소스 구조체들을 포함할 수 있다. 이와 같은 소스 구조체들을 포함하는 반도체 소자의 예시적인 예들에 대하여 도 3 내지 도 11을 참조하여 설명하기로 한다.
우선, 도 3, 도 4, 도 5a, 도 5b, 도 5c, 및 도 5d를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 예시적인 예에 대하여 설명하기로 한다. 도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이고, 도 4는 게이트 전극들을 설명하기 위하여 도 3의 "A"로 표시된 부분을 개략적으로 나타낸 사시도이고, 도 5a는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 3의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5c는 도 3의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5d는 도 3의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3, 도 4, 도 5a, 도 5b, 도 5c, 및 도 5d를 참조하면, 메모리 셀 영역(CA) 및 상기 메모리 셀 영역(CA)과 인접하는 패드 영역(PA)을 갖는 반도체 기판(105)이 제공될 수 있다. 상기 반도체 기판(105)은 반도체 물질로 형성되는 실리콘 기판일 수 있다.
상기 메모리 셀 영역(CA)은 도 2에서 설명한 것과 같은 상기 메모리 셀 스트링들(도 2의 S)이 배치되는 영역일 수 있다. 상기 패드 영역(PA)은 제1 패드 영역(PA1), 상기 제1 패드 영역(PA) 보다 상기 메모리 셀 영역(CA)에 가까운 제2 패드 영역(PA2), 및 상기 제1 및 제2 패드 영역(PA1, PA2) 사이에 위치하는 버퍼 영역(BA)을 포함할 수 있다.
상기 반도체 기판(105) 상에 게이트 그룹(GR)이 배치될 수 있다. 상기 반도체 기판(105) 상에 상기 반도체 기판(105)의 표면(105s)으로부터 상부로 향하는 수직 방향(Z)으로 상기 게이트 그룹(GR)을 관통하는 복수의 소스 구조체들(168)이 배치될 수 있다. 상기 복수의 소스 구조체들(168)은 상기 반도체 기판(105)의 상기 메모리 셀 영역(CA) 및 상기 패드 영역(PA) 상에 배치되는 분리 소스 구조체(SSa)를 포함할 수 있다. 상기 분리 소스 구조체(SSa)는 서로 평행한 부분들을 포함할 수 있다. 상기 분리 소스 구조체(SSa)의 상기 부분들은 상기 게이트 그룹(GR)을 가로지르며 관통할 수 있다. 상기 분리 소스 구조체(SSa)의 상기 부분들은 실질적으로 서로 동일한 크기 및 동일한 평면 모양일 수 있다.
상기 분리 소스 구조체(SSa)의 부분들 중 서로 인접하는 제1 부분(SSa_1) 및 제2 부분(SSa_2) 사이에 하나의 게이트 그룹(GR)이 배치될 수 있다. 이하에서, 상기 분리 소스 구조체(SSa)의 상기 제1 부분(SSa_1) 및 제2 부분(SSa_2) 사이에 위치하는 게이트 그룹(GR)을 중심으로 설명하기로 한다.
상기 게이트 그룹(GR)은 상기 수직 방향(Z)으로 적층되는 게이트 전극들(154)을 포함할 수 있다.
상기 게이트 전극들(154)은 상기 반도체 기판(105)의 상기 메모리 셀 영역(CA) 상에 상기 수직 방향(Z)으로 차례로 적층되면서 상기 패드 영역(PA) 상으로 연장될 수 있다. 상기 게이트 전극들(154)이 상기 메모리 셀 영역(CA)으로부터 상기 패드 영역(PA)으로 연장되는 방향은 상기 반도체 기판(105)의 표면(105s)과 평행한 제1 수평 방향(X)일 수 있다.
상기 게이트 전극들(154) 중에서, 동일 평면에 배치되는 복수의 최상위 게이트 전극들은 복수의 스트링 선택 라인들(SSL)일 수 있다. 일 실시예에서, 상기 게이트 전극들(154) 중에서, 동일 평면에 배치되는 차상위 게이트 전극들은 상기 최상위 게이트 전극들과 함께 상기 복수의 스트링 선택 라인들(SSL)을 구성할 수도 있다. 상기 게이트 전극들(154) 중에서, 최하위의 게이트 전극은 접지 선택 라인(GSL)일 수 있다.
상기 게이트 전극들(154) 중에서, 상기 접지 선택 라인(GSL)과 상기 복수의 스트링 선택 라인들(SSL_1) 사이에 위치하는 복수의 게이트 전극들은 복수의 워드라인들(WL1~WLn)일 수 있다.
상기 게이트 전극들(154) 중에서, 최상위의 워드라인(WLn)과 상기 복수의 스트링 선택 라인들(SSL) 사이에 위치하는 게이트 전극은 버퍼 라인(BUL)일 수 있다. 상기 "버퍼 라인"은 "더미 라인"으로 대체되어 설명될 수도 있다.
상기 분리 소스 구조체(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에 위치하는 상기 복수의 워드라인들(WL1~WLn) 중에서, 동일 평면에 위치하는 워드라인은 상기 버퍼 영역(BA)에서 물리적 또는 일체로 연결될 수 있다. 예를 들어, 상기 분리 소스 구조체(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에서, 동일 평면에는 하나의 워드라인이 배치될 수 있다. 이와 마찬가지로, 상기 버퍼 라인(BUL)은 상기 버퍼 영역(BA)에서 물리적 또는 일체로 연결될 수 있다. 상기 분리 소스 구조체(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에 위치하는 상기 복수의 스트링 선택 라인들(SSL)은 동일 평면에서 서로 이격될 수 있다.
상기 복수의 스트링 선택 라인들(SSL)은 상기 메모리 셀 영역(CA) 상에 배치되며 상기 제2 패드 영역(PA2) 상으로 연장될 수 있다. 상기 복수의 스트링 선택 라인들(SSL)은 상기 제2 패드 영역(PA2) 상에 위치하는 선택 패드 부분들(도 4의 S_PAD)을 포함할 수 있다. 상기 복수의 스트링 선택 라인들(SSL)의 상기 선택 패드 부분들(도 4의 S_PAD)은 다른 게이트 전극들에 의해 덮이지 않을 수 있다.
상기 버퍼 라인(BUL)은 상기 메모리 셀 영역(CA)으로부터 상기 제2 패드 영역(PA2)을 지나서 상기 버퍼 영역(BA)까지 연장될 수 있다. 상기 버퍼 라인(BUL)은 상기 버퍼 영역(BA) 상에 위치하는 버퍼 패드(도 4의 B_PAD)를 포함할 수 있다. 상기 버퍼 패드(도 4의 B_PAD)는 상기 선택 패드 부분들(도 4의 S_PAD)에 의해 덮이지 않을 수 있다.
상기 복수의 워드라인들(WL1~WLn)은 상기 메모리 셀 영역(CA)으로부터 상기 제2 패드 영역(PA2) 및 상기 버퍼 영역(BA)을 지나서 상기 제1 패드 영역(PA1)까지 연장될 수 있다. 상기 복수의 워드라인들(WL~WLn)은 상기 제1 패드 영역(PA1) 상에 위치하는 워드라인 패드 부분들(W_PAD)을 포함할 수 있다. 상기 워드라인 패드 부분들(W_PAD)은 다른 게이트 전극들에 의해 덮이지 않을 수 있다.
일 실시예에서, 상기 분리 소스 구조체(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에 위치하는 상기 워드라인 패드 부분들(W_PAD)은 계단 모양으로 배열될 수 있다. 예를 들어, 상기 워드라인 패드 부분들(W_PAD)은 상기 제1 수평 방향(X)으로 제1 높이(Hc)로 낮아지는 계단 모양이고, 상기 반도체 기판(105)의 표면(105s)과 평행하면서 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 상기 제1 높이(Hc) 보다 작은 제2 높이(Ha)로 낮아지는 계단 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 워드라인 패드 부분들(W_PAD)은 상기 제1 수평 방향(X)으로 갈수록 상기 제2 높이(Ha)로 낮아지는 계단 모양일 수도 있다.
상기 게이트 전극들(154)과 상기 반도체 기판(105) 사이, 및 상기 게이트 전극들(154) 사이에 층간 절연 층들(112)이 배치될 수 있다. 상기 게이트 그룹(GR) 상에 제1 캐핑 절연 층(120)이 배치될 수 있다. 상기 층간 절연 층들(112) 및 상기 제1 캐핑 절연 층(120)은 실리콘 산화물로 형성될 수 있다.
상기 복수의 워드라인들(WL1~WLn) 상에 위치하면서 상기 복수의 스트링 선택 라인들(SSL)을 관통하는 절연성 패턴(126)이 배치될 수 있다. 상기 절연성 패턴(126)은 상기 제1 캐핑 절연 층(120), 상기 복수의 스트링 선택 라인들(SSL) 및 상기 복수의 스트링 선택 라인들(SSL)과 인접하는 층간 절연 층들(112)을 관통하는 그루브(124)를 채울 수 있다.
상기 절연성 패턴(126)은 상기 제1 수평 방향(X)으로 연장되면서 동일 평면에 위치하는 스트링 선택 라인들(SSL)을 상기 제1 수평 방향(X)과 수직한 상기 제2 수평 방향(Y)으로 분리할 수 있다. 따라서, 동일 평면에 위치하는 스트링 선택 라인들(SSL)은 상기 제1 수평 방향(X)으로 연장되는 라인 모양이면서 상기 제2 수평 방향(Y)으로 서로 이격될 수 있다.
상기 반도체 기판(105) 상에 상기 수직 방향(Z)으로 연장되는 복수의 수직 구조체들(130C, 130D_1, 130D_2)이 배치될 수 있다. 상기 복수의 수직 구조체들(130C, 130D_1, 130D_2)은 상기 게이트 그룹(GR)을 관통하는 홀들(128) 내에 배치될 수 있다. 상기 복수의 수직 구조체들(130C, 130D_1, 130D_2)은 셀 수직 구조체들(130C), 제1 더미 수직 구조체들(130D_1) 및 제2 더미 수직 구조체들(130D_2)을 포함할 수 있다.
상기 셀 수직 구조체들(130C) 및 상기 제1 더미 수직 구조체들(130D_1)은 상기 반도체 기판(105)의 상기 메모리 셀 영역(CA) 상에 배치될 수 있고, 상기 제2 더미 수직 구조체들(130D_2)은 상기 반도체 기판(105)의 상기 패드 영역(PA) 상에 배치될 수 있다.
상기 메모리 셀 영역(CA) 상에 배치되는 상기 셀 수직 구조체들(130C)의 배치 밀도는 상기 패드 영역(PA) 상에 배치되는 상기 제2 더미 수직 구조체들(130D_2)의 배치 밀도 보다 높을 수 있다. 또한, 상기 메모리 셀 영역(CA) 상에는 상기 셀 수직 구조체들(130C)과 함께 상기 제1 더미 수직 구조체들(130D_1)이 배치되므로, 상기 메모리 셀 영역(CA) 상에 배치되는 수직 구조체들의 배치 밀도는 상기 패드 영역(PA) 상에 배치되는 수직 구조체들의 배치 밀도 보다 높을 수 있다. 따라서, 상기 복수의 수직 구조체들(130C, 130D_1, 130D_2)은 상기 패드 영역 상에서의 배치 밀도 보다 상기 메모리 셀 영역 상에서의 배치 밀도가 높을 수 있다.
상기 셀 수직 구조체들(130C)은 상기 복수의 스트링 선택 라인들(SSL), 상기 복수의 워드라인들(WL1~WLn), 및 상기 접지 선택 라인(GSL)을 관통할 수 있다. 상기 제1 더미 수직 구조체들(130D_1)은 상기 절연성 패턴(126)을 관통하면서 상기 절연성 패턴(126) 하부의 상기 복수의 워드라인들(WL1~WLn), 및 상기 접지 선택 라인(GSL)을 관통할 수 있다.
상기 게이트 전극들(154)의 상/하부면들에 배치되면서 상기 수직 구조체들(130C, 130D_1, 130D_2)과 상기 게이트 전극들(154) 사이로 연장되는 제2 게이트 유전체(152)가 배치될 수 있다.
상기 수직 구조체들(130C, 130D_1, 130D_2)은 서로 동일한 단면 구조일 수 있다. 이러한 상기 수직 구조체들(130C, 130D_1, 130D_2)의 단면 구조에 대하여 도 6을 참조하여 설명하기로 한다. 여기서, 도 6은 상기 수직 구조체들(130C, 130D_1, 130D_2) 중 어느 하나의 셀 수직 구조체(130C), 및 상기 복수의 워드라인들(WL1~WLn) 중 어느 하나의 워드라인의 배선 구조를 설명하기 위한 개념적인 단면도이다. 도 6은 어느 하나의 셀 수직 구조체(130C)를 도시하고 있지만, 상기 수직 구조체들(130C, 130D_1, 130D_2)은 서로 동일한 단면 구조일 수 있으므로, 도 6에 도시된 어느 하나의 셀 수직 구조체(130C)의 단면 구조는 다른 수직 구조체들의 단면 구조로 이해될 수 있다. 또한, 도 6은 어느 하나의 셀 수직 구조체(130C) 및 이와 연관된 게이트 전극(154)의 배선 구조를 설명하는데 참조될 수 있다.
도 3, 도 4, 도 5a, 도 5b, 도 5c, 및 도 5d와 함께, 도 6을 참조하면, 각각의 상기 수직 구조체들(130C, 130D_1, 130D_2)은 반도체 패턴(132), 코어 패턴(138), 패드 패턴(140), 반도체 층(136) 및 제1 게이트 유전체(134)를 포함할 수 있다.
상기 반도체 패턴(132)은 상기 반도체 기판(105)과 접촉할 수 있다. 일 예에서, 상기 반도체 패턴(132)은 상기 접지 선택라인(GSL)과 마주보는 측면을 가질 수 있다. 상기 반도체 패턴(132)은 상기 복수의 워드라인들(WL1~WLn) 보다 낮은 레벨에 배치될 수 있다. 상기 반도체 패턴(132)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 예를 들어, 상기 반도체 패턴(132)은 단결정 실리콘으로 형성될 수 있다.
상기 코어 패턴(138)은 상기 반도체 패턴(132) 상에 배치될 수 있으며, 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(140)은 상기 코어 패턴(138) 상에 배치될 수 있다. 상기 패드 패턴(140)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(140)은 상기 복수의 스트링 선택 라인들(SSL) 보다 높은 레벨에 배치될 수 있다.
상기 반도체 층(136)은 상기 반도체 패턴(132)과 접촉하면서 상기 수직 방향(Z)으로 연장되어 상기 코어 패턴(138)의 측면을 덮을 수 있고, 상기 패드 패턴(132)과 접촉할 수 있다. 상기 반도체 층(136)은 채널 층으로 명명될 수도 있다. 상기 반도체 층(136)은 폴리 실리콘 층으로 형성될 수 있다.
상기 제1 게이트 유전체(134)는 상기 반도체 층(136)의 외측을 덮으면서 상기 반도체층(136)과 상기 게이트 그룹(GR) 사이에 배치될 수 있다.
상기 제1 게이트 유전체(134)는 터널 유전체 층(134a) 및 정보 저장 층(134b)을 포함할 수 있다. 상기 제1 게이트 유전체(134)에서, 상기 터널 유전체 층(134a)은 상기 정보 저장 층(134b) 보다 상기 반도체 층(136)과 가까울 수 있다. 상기 터널 유전체 층(134a)은 상기 정보 저장 층(134b)과 상기 반도체 층(136) 사이에 개재될 수 있다.
상기 터널 유전체 층(134a)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 정보 저장 층(134b)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(134b)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 반도체 층(48)으로부터 상기 터널 유전체 층(134a)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(134b) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(152)는 블로킹 유전체일 수 있다. 상기 제2 게이트 유전체(152)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(134b)은 상기 복수의 워드라인들(WL1~WLn)과 마주보는 영역들에서 정보를 저장할 수 있다. 상기 셀 수직 구조체들(130C) 중 어느 하나의 셀 수직 구조체 내의 정보 저장 층(134b)에서 정보를 저장할 수 있는 영역들은 상기 수직 방향(Z)으로 배열될 수 있다.
상기 제1 캐핑 절연 층(120) 상에 제2 캐핑 절연 층(144)이 배치될 수 있다. 상기 제2 캐핑 절연 층(144)은 실리콘 산화물로 형성될 수 있다.
앞에서 설명한 바와 같이, 상기 복수의 소스 구조체들(168)은 상기 제1 및 제2 부분들(SSa_1, SSa_2)을 갖는 상기 분리 소스 구조체(SSa)를 포함할 수 있다. 상기 복수의 소스 구조체들(168)은 상기 제1 및 제2 캐핑 절연 층들(120, 144), 상기 게이트 그룹(GR)의 상기 게이트 전극들(144), 및 상기 층간 절연 층들(112)을 상기 수직 방향(Z)으로 관통하며 상기 반도체 기판(105)을 노출시키는 트렌치들(150) 내에 배치될 수 있다.
각각의 상기 복수의 소스 구조체들(168)은 상기 트렌치들(150)의 측벽 상의 절연성의 스페이서(164) 및 상기 스페이서(164)에 의해 측면이 둘러싸이는 소스 패턴(166)을 포함할 수 있다. 상기 스페이서들(164)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 소스 패턴들(166)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
상기 복수의 소스 구조체들(168)은 상기 분리 소스 구조체(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에 배치되는 제1 소스 구조체(SSb), 제2 소스 구조체(SSc) 및 제3 소스 구조체(SSd)를 더 포함할 수 있다. 도 1에서 설명한 각각의 상기 메모리 블록들(도 1의 BLK)은 상기 분리 소스 구조체(SSa)의 서로 인접하는 제1 및 제2 부분들(SSa_1, SSa_2) 사이에 위치할 수 있다.
상기 제1 소스 구조체(SSb)는 상기 패드 영역(PA)의 상기 제1 패드 영역(PA1) 상에 배치될 수 있다. 상기 제1 소스 구조체(SSb)는 서로 이격되며 실질적으로 평행한 복수개의 부분들을 포함할 수 있다. 예를 들어, 상기 제1 소스 구조체(SSb)는 제1 부분(SSb_1), 제2 부분(SSb_2) 및 제3 부분(SSb_3)을 포함할 수 있다. 상기 제1 소스 구조체(SSb)의 상기 제1 내지 제3 부분들(SSb_1, SSb_2, SSb_3)은 서로 동일한 크기 및 동일한 평면 모양일 수 있다.
상기 제1 소스 구조체(SSb)에서, 상기 제2 부분(SSb_2)은 상기 제1 및 제3 부분들(SSb_1, SSb_3) 사이에 배치될 수 있다. 상기 제1 소스 구조체(SSb)의 상기 제1 부분(SSb_1)은 상기 분리 소스 구조체(SSa)의 상기 제1 부분(SSa_1)과 가까울 수 있고, 상기 제1 소스 구조체(SSb)의 상기 제3 부분(SSb_3)은 상기 분리 소스 구조체(SSa)의 상기 제2 부분(SSa_2)과 가까울 수 있다.
상기 제2 소스 구조체(SSc)는 상기 패드 영역(PA)의 상기 제2 패드 영역(PA2) 상에 배치될 수 있다. 상기 제2 소스 구조체(SSc)는 상기 메모리 셀 영역(CA)과 상기 제1 소스 구조체(SSb)의 상기 제1 부분(SSb_1) 사이에 배치되는 제1 부분(SSc_1) 및 상기 메모리 셀 영역(CA)과 상기 제1 소스 구조체(SSb)의 상기 제3 부분(SSb_3) 사이에 배치되는 제2 부분(SSc_2)을 포함할 수 있다.
상기 제3 소스 구조체(SSd)는 상기 반도체 기판(105)의 상기 메모리 셀 영역(CA) 상에 배치되며 상기 반도체 기판(105)의 상기 패드 영역(PA)의 상기 제2 패드 영역(PA2) 상으로 연장될 수 있다. 상기 제3 소스 구조체(SSd)는 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 끝 부분과 마주보는 끝 부분을 가질 수 있다.
상기 반도체 기판(105) 내에 상기 소스 패턴들(166)과 전기적으로 연결될 수 있는 불순물 영역들(162)이 배치될 수 있다. 상기 불순물 영역들(162)은 n형의 도전형을 가질 수 있고, 상기 불순물 영역들(162)에 인접하는 상기 반도체 기판(105)은 p형의 도전형을 가질 수 있다. 상기 불순물 영역들(162)은 도 1 및 도 2에서 설명한 상기 공통 소스 라인(도 1, 도 2의 CSL)일 수 있다.
상기 제2 캐핑 절연 층(144) 상에 상기 복수의 소스 구조체들(168)을 덮는 제3 캐핑 절연 층(172)이 배치될 수 있다. 상기 제3 캐핑 절연 층(172)은 실리콘 산화물로 형성될 수 있다.
상기 셀 수직 구조체들(130C) 상에 제1 배선 구조물이 배치될 수 있고, 상기 게이트 전극들(154)의 패드 부분들 상에 제2 배선 구조물이 배치될 수 있다. 상기 게이트 전극들(154)의 패드 부분들은 상기 패드 영역(PA) 상에 위치할 수 있다. 이러한 제1 배선 구조물 및 제2 배선 구조물의 예시적인 예에 대하여 도 6을 참조하여 설명될 수 있다.
각각의 상기 셀 수직 구조체들(130C) 상에 다층 구조의 제1 배선 구조물(도 6의 178, 182, 186, 190)이 배치될 수 있다. 상기 제1 배선 구조물(178, 182, 186, 190) 중에서 하부의 콘택 플러그(178)는 상기 셀 수직 구조체(130C)와 접촉하면서 전기적으로 연결될 수 있고, 상부의 배선(190)은 도 1에서 설명한 상기 페이지 버퍼(도 1의 4)와 전기적으로 연결될 수 있는 비트라인(도 1의 BL) 일 수 있다.
상기 게이트 전극들(154) 중에서 상기 복수의 스트링 선택 라인들(SSL), 상기 복수의 워드라인들(WL1~WLn) 및 상기 접지 선택 라인(GSL)의 패드 부분들 상에 다층 구조의 제2 배선 구조물들이 배치될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 상기 복수의 스트링 선택 라인들(SSL), 상기 복수의 워드라인들(WL1~WLn) 및 상기 접지 선택 라인(GSL) 중 어느 하나로 이용되는 게이트 전극(154)의 패드 부분 상에 어느 하나의 제2 배선 구조물(도 2의 176, 1798, 183, 187, 191)이 배치될 수 있다. 예를 들어, 상기 제2 배선 구조물(176, 179, 183, 187, 191) 중에서 하부의 콘택 플러그(176)는 상기 게이트 전극(154)의 패드 부분과 접촉하면서 전기적으로 연결될 수 있고, 상부의 배선(191)은 상기 게이트 전극(154)과 도 1에서 설명한 상기 로우 디코더(3)를 전기적으로 연결시키는 배선일 수 있다.
상기 복수의 소스 구조체들(168)의 끝 부분들은 둥근 형태일 수 있다. 상기 분리 소스 구조체(SSa), 상기 제1 소스 구조체(SSb), 상기 제2 소스 구조체(SSc) 및 상기 제3 소스 구조체(SSd)를 포함하는 상기 복수의 소스 구조체들(168) 중에서, 일부 소스 구조체들은 서로 마주보는 끝 부분들을 가질 수 있다. 상기 복수의 소스 구조체들(168) 중에서, 상기 서로 마주보는 끝 부분들은 상기 버퍼 라인(BUL)의 버퍼 패드(도 4의 B_PAD)가 위치하는 상기 버퍼 영역(BA) 상에서 서로 마주보면서 서로 이격될 수 있다.
상기 복수의 소스 구조체들(168) 중에서, 상기 제1 소스 구조체(SSb)의 상기 제1 부분(SSb_1) 및 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)은 서로 마주보는 끝 부분들을 가질 수 있다. 또한, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2) 및 상기 제3 소스 구조체(SSd)는 서로 마주보는 끝 부분들을 가질 수 있고, 상기 제1 소스 구조체(SSb)의 상기 제3 부분(SSb_3)과 상기 제2 소스 구조체(SSc)의 상기 제2 부분(SSc_2)은 서로 마주보는 끝 부분들을 가질 수 있다.
이와 같이 서로 마주보는 끝 부분들을 갖는 복수의 소스 구조체들의 예시적인 예에 대하여 도 7을 참조하여 설명하기로 한다. 도 7은 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)과 상기 제3 소스 구조체(SSd)의 서로 마주보는 끝 부분들의 평면 모양을 설명하기 위한 평면도이다.
도 3과 함께, 도 7을 참조하면, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)과 상기 제3 소스 구조체(SSd)는 서로 마주보는 끝 부분들(SSb_E1, SSd_E)을 가질 수 있다.
상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)은 상기 제1 수평 방향(X)으로 연장되는 라인 부분(line portion, SSb_L) 및 상기 라인 부분(SSb_L)으로부터 상기 제3 소스 구조체(SSd)를 향하는 방향으로 연장되는 제1 끝 부분(end portion, SSb_E1)을 가질 수 있다. 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)에서, 상기 끝 부분(SSb_E1)과 상기 라인 부분(SSb_1)은 일체로 연결될 수 있다.
상기 제3 소스 구조체(SSd)는 상기 제1 수평 방향(X)으로 연장되는 라인 부분(SSd_L) 및 상기 라인 부분(SSd_L)으로부터 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)을 향하는 방향으로 연장되는 끝 부분(SSd_E)을 가질 수 있다. 상기 제3 소스 구조체(SSb)에서, 상기 끝 부분(SSd_E)과 상기 라인 부분(SSd_L)은 일체로 연결될 수 있다.
상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)에서, 상기 제1 끝 부분(SSb_E1)은 상기 라인 부분(SSb_L)으로부터 상기 제3 소스 구조체(SSd)를 향하는 방향으로 연장되며 상기 제3 소스 구조체(SSd)를 향하는 방향으로 폭이 증가하는 제1 영역(Db1) 및 상기 제1 영역(Db1)으로부터 상기 제3 소스 구조체(SSd)를 향하는 방향으로 폭이 감소하는 제2 영역(Db2)을 포함할 수 있다.
상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 제1 끝 부분(SSb_E1)에서, 상기 제1 끝 부분(SSb_E1)은 상기 제1 영역(Db1) 및 상기 제2 영역(Db2)의 사이에서 최대 폭(Wb2)을 가질 수 있고, 이러한 최대 폭(Wb2)은 상기 라인 부분(SSb_L)의 폭(Wb1) 보다 클 수 있다.
실시예들에서, 상기 "길이"는 상기 제1 수평 방향(X)으로의 길이일 수 있고, 상기 "폭"은 상기 제2 수평 방향(Y)으로의 폭일 수 있다.
상기 제3 소스 구조체(SSd)에서, 상기 끝 부분(SSd_E)은 상기 라인 부분(SSd_L)으로부터 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)를 향하는 방향으로 연장되면서 폭이 증가하는 제1 영역(Da1) 및 상기 제1 영역(Da1)으로부터 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)을 향하는 방향으로 폭이 감소하는 제2 영역(Da2)을 포함할 수 있다.
상기 제3 소스 구조체(SSd)의 상기 끝 부분(SSd_E)에서, 상기 끝 부분(SSd_E)은 상기 제1 영역(Da1) 및 상기 제2 영역(Da2)의 사이에서 최대 폭(Wa2)을 가질 수 있고, 이러한 최대 폭(Wa2)은 상기 라인 부분(SSd_L)의 폭(Wa1) 보다 클 수 있다.
상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2) 및 상기 제3 소스 구조체(SSd)의 서로 마주보는 끝 부분들(SSb_E1, SSd_E)에서, 상기 제2 영역들(Da2, Db2)은 상기 제1 영역들(Da1, Db1) 보다 짧은 길이를 가질 수 있다.
일 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 끝 부분(SSb_E1)의 상기 제1 영역(Db1)의 길이는 상기 제3 소스 구조체(SSd)의 상기 끝 부분(SSd_E)의 상기 제1 영역(Da1)의 길이 보다 짧은 수 있다.
일 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 제1 끝 부분(SSb_E1)의 최대 폭(Wb2)과 상기 제3 소스 구조체(SSd)의 상기 끝 부분(SSd_E)의 최대 폭(Wa2)은 실질적으로 동일한 크기일 수 있다.
일 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 제1 끝 부분(SSb_E1)과 상기 제3 소스 구조체(SSd)의 상기 끝 부분(SSd_E) 사이의 이격 거리(L)는 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 제1 끝 부분(SSb_E1) 및 상기 제3 소스 구조체(SSd)의 상기 끝 부분(SSd_E)의 최대 폭들(Wb2, Wa2) 보다 클 수 있다.
일 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 라인 부분(SSb_L)의 폭(Wb1)은 상기 제3 소스 구조체(SSd)의 상기 라인 부분(SSd_L)의 폭(Wa1) 보다 클 수 있다.
도 7에서 설명한 것과 같은 서로 마주보는 끝 부분들을 갖는 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2) 및 상기 제3 소스 구조체(SSd)의 평면 모양은 서로 마주보는 끝 부분들을 갖는 상기 제1 소스 구조체(SSb)의 상기 제3 부분(SSb_3)과 상기 제2 소스 구조체(SSc)의 상기 제2 부분(SSc_2)의 평면 모양, 및 서로 마주보는 끝 부분들을 갖는 상기 제1 소스 구조체(SSb)의 상기 제1 부분(SSb_1)과 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)의 평면 모양에도 실질적으로 동일하게 적용될 수 있다.
도 3 및 도 7과 함께, 도 8a 내지 도 8c를 참조하여 상술한 상기 소스 구조체들(168)의 예시적인 예들에 대하여 설명하기로 한다.
도 3 및 도 7과 함께, 도 8a를 참조하면, 도 7에서 설명한 것과 같이, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2) 및 상기 제3 소스 구조체(SSd)는 서로 마주보는 끝 부분들(SSb_E1, SSd_E)을 가질 수 있다.
상기 제3 소스 구조체(SSd)에서, 상기 라인 부분(SSd_L)은 상기 메모리 셀 영역(CA)으로부터 상기 패드 영역(PA)으로 연장될 수 있으며, 실질적으로 동일한 폭(Wa1)을 가질 수 있다.
상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)에서, 상기 제3 소스 구조체(SSd)와 마주보는 상기 제1 끝 부분(SSb_E1)의 반대 쪽에 위치하는 끝 부분은 제2 끝 부분(SSb_E2)으로 정의할 수 있다. 따라서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)은 상기 제1 및 제2 끝 부분들(SSb_E1, SSb_E2)과 상기 제1 및 제2 끝 부분들(SSb_E1, SSb_E2) 사이의 상기 라인 부분(SSb_L)을 포함할 수 있다.
일 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)에서, 상기 제2 끝 부분(SSb_E2)은 상기 라인 부분(SSb_L)을 사이에 두고 상기 제1 끝 부분(SSb_E1)과 미러 대칭 구조일 수 있다. 따라서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)에서, 상기 제2 끝 부분(SSb_E2)은 상기 제1 끝 부분(SSb_E1)의 최대 폭(Wb1)에 대응하는 최대 폭(Wb3)을 가질 수 있다.
도 3 및 도 8a와 함께 도 8b를 참조하면, 상기 제1 소스 구조체(SSb)에서, 상기 제1 부분(SSb_1)은 상기 제2 부분(SSb_2)과 실질적으로 동일한 평면 모양 및 동일한 평면 크기일 수 있다.
상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)은 상기 메모리 셀 영역(CA)과 중첩하지 않으며 상기 패드 영역(PA) 상에 배치될 수 있다. 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)은 라인 부분(SSc_L) 및 상기 라인 부분(SSc_L) 양쪽에 위치하는 제1 끝 부분(SSc_E1) 및 제2 끝 부분(SSc_E2)을 포함할 수 있다. 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)에서, 상기 제1 끝 부분(SSc_E1)은 상기 제1 소스 구조체(SSb)의 상기 제1 부분(SSb_1)의 끝 부분(SSb_E1)과 마주볼 수 있고, 상기 제2 끝 부분(SSc_E2)은 상기 제1 끝 부분(SSc_E1)의 반대 쪽에 위치할 수 있다.
일 실시예에서, 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)에서, 상기제1 끝 부분(SSc_E1)은 상기 제3 소스 구조체(SSd)의 상기 끝 부분(SSd_E)과 실질적으로 동일한 평면 모양 및 동일한 평면 크기일 수 있고, 상기 제2 끝 부분(SSc_E2)은 상기 제1 끝 부분(SSc_E1)과 미러 대칭 구조일 수 있다. 따라서, 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)에서, 상기 제2 끝 부분(SSc_E2)의 최대 폭(Wa3)은 상기 제1 끝 부분(SSc_E1)의 최대 폭(Wa2)과 실질적으로 동일할 수 있다.
상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)은 상기 절연성 패턴(126)의 제1 부분(126a)과 제2 부분(126b)과 접촉하면서 상기 절연성 패턴(126)의 제1 부분(126a)과 제2 부분(126b)을 분리시킬 수 있다.
일 실시예에서, 상기 제2 소스 구조체(SSc)의 상기 제1 부분(SSc_1)의 상기 라인 부분(SSc_L)의 길이는 상기 제1 소스 구조체(SSb)의 상기 제1 부분(SSb_1)의 상기 라인 부분(SSb_L)의 길이 보다 작을 수 있다.
일 실시예에서, 상기 제2 소스 구조체(SSc)에서, 상기 제2 부분(SSc_2)은 상기 제1 부분(SSc_1)과 동일한 평면 모양 및 동일한 평면 크기일 수 있다.
일 실시예에서, 상기 제2 소스 구조체(SSc)의 길이는 상기 제1 소스 구조체(SSb)의 길이 보다 작을 수 있다.
도 8a 및 도 8b와 함께, 도 8c를 참조하면, 상기 분리 소스 구조체(SSa)는 라인 부분(SSa_L), 확장 부분(SSa_W), 및 끝 부분(SSa_E)을 포함할 수 있다. 상기 분리 소스 구조체(SSa)에서, 상기 라인 부분(SSa_L)은 상기 메모리 셀 영역(CA) 상에 배치되며 상기 패드 영역(PA)의 일부 영역 상으로 연장될 수 있고, 상기 확장 부분(SSa_W)은 상기 라인 부분(SSa_L)으로부터 상기 제1 수평 방향(X)으로 연장되며 상기 라인 부분(SSa_L)의 폭(Wa1) 보다 큰 폭(Wb1)을 가질 수 있고, 상기 끝 부분(SSa_E)은 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 제2 끝 부분(SSb_E2)과 실질적으로 동일한 평면 모양 및 크기일 수 있다. 상기 분리 소스 구조체(SSa)의 상기 끝 부분(SSa_E)의 최대 폭(Wb4)은 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 제2 끝 부분(SSb_E2)의 상기 최대 폭(Wb3)과 실질적으로 동일할 수 있다.
일 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 라인 부분(SSb_L)은 실질적으로 동일한 폭(Wb1)을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 8a에서 설명한 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 라인 부분(SSb_L)은 도 9a에서와 같이 상기 제1 끝 부분(SSb_E1)으로부터 상기 제2 끝 부분(SSb_E2)을 향할수록 점점 폭이 증가하는 라인 부분(도 9a의 SSb_L')으로 변형될 수 있다. 예를 들어, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)의 상기 변형된 라인 부분(도 9a의 SSb_L')은 상기 제1 끝 부분(SSb_E1)에 인접하는 부분에서 제1 폭(Wb1)을 가질 수 있고, 상기 제2 끝 부분(SSb_E2)에 인접하는 부분에서 상기 제1 폭(Wb1) 보다 큰 제2 폭(Wb1')을 가질 수 있다.
변형 실시예에서, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)에서, 상기 제2 끝 부분(SSb_E2)은 상기 제1 끝 부분(SSb_E1)의 최대 폭(Wb2) 보다 큰 최대 폭(Wb2')을 가질 수 있다.
일 실시예에서, 상기 분리 소스 구조체(SSa)의 상기 확장 부분(도 8c의 SSa_W)은 실질적으로 동일한 폭(Wb1)을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 분리 소스 구조체(SSa)에서, 상기 확장 부분(도 8c의 SSa_W)은 도 9b에서와 같이 폭이 점점 증가하는 확장 부분(도 9b의 SSa_W')으로 변형될 수 있다. 이와 같은 상기 분리 소스 구조체(SSa)의 상기 변형된 확장 부분(도 9b의 SSa_W')은 상기 라인 부분(SSa_L)에 인접하는 부분에서 상기 라인 부분(SSa_L)과 동일한 제1 폭(Wa1)을 가질 수 있고, 상기 끝 부분(SSa_E)에 인접하는 부분에서 상기 제1 폭(Wa1) 보다 큰 제2 폭(Wb1)을 가질 수 있다.
도 3, 도 5c 및 도 8b에서와 같이, 상기 제2 소스 구조체(SSc)는 상기 절연성 패턴(126)의 제1 부분(126a)과 제2 부분(126b) 사이에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이와 같은 상기 제2 소스 구조체(SSc)의 변형 예에 대하여 도 10a 및 도 10b를 참조하여 설명하기로 한다. 도 10a는 도 3에서 설명한 상기 제2 소스 구조체(SSc)의 변형 예를 설명하기 위한 평면도로써, 도 3의 평면도에 대응할 수 있다. 도 10b는 도 3에 대응할 수 있는 도 10a의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다. 도 10a 및 도 10b를 참조하여 변형된 부분을 설명하기로 한다.
도 10a 및 도 10b를 참조하면, 변형된 제2 소스 구조체(SSc')는 도 3, 도 5c및 도 8b에서 설명한 상기 절연성 패턴(126)의 상기 제2 부분(도 3, 도 5c 및 도 8b의 126b)이 있는 위치까지 연장될 수 있다. 따라서, 상기 변형된 제2 소스 구조체(SSc')의 제1 및 제2 부분들(SSc_1, SSc_2)와 상기 제1 소스 구조체(SSb)의 상기 제1 및 제3 부분(SSb_1, SSb_3) 사이의 이격 거리는 상기 제3 소스 구조체(SSd)와 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2) 사이의 이격 거리와 동일할 수 있다.
앞의 도 3 내지 도 10a, 및 도 10b에서 설명한 바와 같이, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)과 상기 제3 소스 구조체(SSd)는 서로 마주보며 이격된 끝 부분들을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 소스 구조체(SSb)의 상기 제2 부분(SSb_2)과 상기 제3 소스 구조체(SSd)는 서로 마주보는 끝 부분들 없이 일체로 연결되어, 상기 분리 소스 구조체(SSa)의 일부분으로 변형될 수 있다. 따라서, 도 11과 같이, 상기 분리 소스 구조체(SSa)의 서로 이격되며 서로 평행한 부분들(SSa_1, SSa_2) 사이에는 서로 마주보는 끝 부분들을 갖는 상기 제1 소스 구조체(SSb) 및 상기 제2 소스 구조체(SSc)가 배치될 수 있다. 도 11에서의 상기 제1 소스 구조체(SSb) 및 상기 제2 소스 구조체(SSc)는 각각 도 3에서의 상기 제1 소스 구조체(SSb)의 상기 제1 부분(도 3의 SSb_1) 및 상기 제2 소스 구조체(SSc)의 상기 제2 부분(도 3의 SSc_1)에 대응할 수 있다.
다음으로, 앞에서 설명한 반도체 소자의 형성 방법의 예시적인 예에 대하여 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b를 참조하여 설명하기로 한다. 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a 및 도 15b에서, 도 12a, 도 13a, 도 15a 및 도 15a는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 12b, 도 13b, 도 14b 및 도 15b는 도 3의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 3, 도 12a 및 도 12b를 참조하면, 메모리 셀 영역(CA) 및 패드 영역(PA)을갖는 반도체 기판(105)의 표면(105s) 상에 교대로 반복적으로 적층된 층간 절연 층(112) 및 희생 층(114)을 포함하는 몰드 구조체(110)를 형성할 수 있다. 상기 층간 절연 층(112)은 실리콘 산화물로 형성될 수 있고, 상기 희생 층(114)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 구조체(110)를 패터닝하여 상기 반도체 기판(105)의 패드 영역(PA) 상에 계단 모양(SA)을 형성할 수 있다. 상기 계단 모양(SA)은 사진 및 식각 공정을 이용하는 패터닝 공정으로 형성할 수 있다. 상기 계단 모양(SA)은 다양한 구조로 형성될 수 있다. 예를 들어, 상기 계단 모양(SA)은 상기 반도체 기판(105)의 표면과 평행한 제1 수평 방향(X)으로 일정한 높이로 낮아지다가 도 4에서 설명한 상기 워드라인 패드 부분들(도 4의 W_PAD)들과 같이 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 일정한 높이로 낮아지고 상기 제1 수평 방향(X)으로 좀더 단차가 있는 높이로 낮아질 수 있다.
도 3, 도 13a 및 도 13b를 참조하면, 상기 몰드 구조체(110) 상에 제1 캐핑 절연층(120)을 형성할 수 있다. 상기 제1 캐핑 절연층(120)을 관통하고 상기 몰드 구조체(110)의 상기 희생 층들(114) 중 최상위 희생 층 및 차상위 희생 층을 관통하는 그루브들(124)을 형성할 수 있다. 상기 그루브들(1124)은 상기 희생 층들(114) 중 최상위 희생 층 및 차상위 희생 층과 인접하는 층간 절연 층들(112)을 관통할 수 있다. 상기 그루브들(124)을 채우는 절연성 패턴들(126)을 형성할 수 있다. 각각의 상기 절연성 패턴들(126)은 상기 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다.
상기 반도체 기판(105) 상에 상기 반도체 기판(105)의 표면(105s)과 수직한 방향(Z)으로 연장되는 수직 구조체들(130C, 130D)을 형성할 수 있다. 상기 수직 구조체들(130C, 130D)은 셀 수직 구조체들(130C) 및 더미 수직 구조체들(130D을 포함할 수 있다.
각각은 상기 수직 구조체들(130C, 130D)은 앞에서 도 6을 참조하여 설명한 상기 셀 수직 구조체(도 6의 130C)와 동일할 구조로 형성될 수 있다. 상기 수직 구조체들(130C, 130D)을 형성하는 것은 상기 제1 캐핑 절연 층(120) 및 상기 몰드 구조체(110)를 관통하며 상기 반도체 기판(105)을 노출시키는 홀들(128)을 형성하고, 상기 홀들(128)의 하부 영역을 채우는 반도체 패턴들(도 6의 132)을 형성하고, 상기 반도체 패턴들(도 6의 132) 상에 위치하는 상기 홀들(128)의 측면들 상에 제1 게이트 유전체(도 6의 134)를 형성하고, 상기 제1 게이트 유전체(도 6의 134)를 덮으며 상기 반도체 패턴들(도 6의 132)과 접촉하는 반도체 층(도 6의 136)을 형성하고, 상기 반도체 층(도 6의 136) 상에 상기 홀들(128)을 부분적으로 채우는 코어 패턴들(도 6의 138)을 형성하고, 상기 코어 패턴들(도 6의 138) 상에 패드 패턴들(도 6의 140)을 형성하는 것을 포함할 수 있다.
도 3, 도 14a 및 도 14b를 참조하면, 상기 제1 캐핑 절연 층(120) 상에 수직 구조체들(130C, 130D)을 덮는 제2 캐핑 절연 층(144)을 형성할 수 있다. 상기 제2 캐핑 절연 층(144), 상기 제1 캐핑 절연 층(120) 및 상기 몰드 구조체(110)를 관통하며 상기 반도체 기판(105)을 노출시키는 트렌치들(150)을 형성할 수 있다.
도 3, 도 15a 및 도 15b를 참조하면, 상기 트렌치들(150)에 의해 노출되는 상기 희생 층들(도 14a 및 도 14b의 114)을 제거하고, 상기 희생 층들(도 14a 및 도 14b의 114)이 제거된 공간들 내에 제2 게이트 유전체들(152) 및 게이트 전극들(154) 차례로 형성할 수 있다. 상기 제2 게이트 유전체들(152)은 원자층 증착 공정으로 형성할 수 있다.
상기 게이트 전극들(154)은 화학기상 증착 공정을 이용하여 형성할 수 있다. 예를 들어, 상기 게이트 전극들(154)을 형성하는 것은 WF6 등과 같은 공정 가스를 이용하는 화학 기상 증착 공정을 진행하여 상기 희생 층들(도 14a 및 도 14b의 114)이 제거된 공간들 내에 텅스텐 물질을 채우는 것을 포함할 수 있다.
상기 트렌치들(150)의 측면들 상에 절연성의 스페이서들(164)을 형성할 수 있다. 상기 트렌치들(150)에 의해 노출되는 상기 반도체 기판(105) 내에 불순물 영역들(162)을 형성할 수 있다. 상기 불순물 영역들(162)은 이온 주입 공정에 의해 형성될 수 있으며, N형의 도전형을 가질 수 있다.
상기 트렌치들(150)을 채우는 소스 패턴들(166)을 형성할 수 있다. 상기 소스 패턴들(166) 및 상기 절연성 스페이서들(164)은 소스 구조체들(168)을 구성할 수 있다.
다시, 도 3, 도 5a 내지 도 5d를 참조하면, 상기 제2 캐핑 절연 층(144) 상에 상기 복수의 소스 구조체들(168)을 덮는 제3 캐핑 절연 층(172)을 형성할 수 있다. 상기 수직 구조체들(130C, 130D) 중에서, 상기 셀 수직 구조체들(130C)과 전기적으로 연결되는 배선 구조물을 형성할 수 있다. 예를 들어, 상기 배선 구조물을 형성하는 것은 상기 제2 및 제3 캐핑 절연 층들(144, 172)을 관통하며 상기 셀 수직 구조체들(130C)과 접촉하는 플러그들(178)을 형성하는 것을 포함할 수 있다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시예들에 따르면, 상기 분리 소스 구조체들(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에서 서로 마주보는 끝 부분들을 갖는 복수의 소스 구조체들(SSb, SSc, SSd)을 형성할 수 있다. 상기 복수의 소스 구조체들(SSb, SSc, SSd) 중에서, 서로 마주보는 끝 부분들은 도 7에서 설명한 것과 같은 평면 모양으로 상기 버퍼 영역(BA) 내에서 서로 마주보도록 형성될 수 있다.
상기 버퍼 영역(BA)에서, 상기 복수의 소스 구조체들(SSb, SSc, SSd)의 서로 마주보는 끝 부분들의 평면 모양을 도 7에서 설명한 것과 같이 형성함으로써, 상기 트렌치들(150)의 상부 영역에 형성되는 상기 스페이서들(164)의 두께가 감소되는 것을 방지할 수 있다. 따라서, 상기 스페이서들(164)의 두께 감소를 방지할 수 있기 때문에, 상기 소스 패턴들(166)과 상기 게이트 전극들(154) 사이에서 발생할 수 있는 불량을 방지할 수 있다.
상기 복수의 워드라인들(WL1~WLn) 중에서, 동일 평면에 위치하는 어느 하나의 워드라인(WL)은 상기 메모리 셀 영역(CA)에서 상기 제3 소스 구조체(SSd)에 의해 서로 분리되는 부분들을 갖고, 상기 제1 패드 영역(PA1)에서 상기 제1 소스 구조체(SSb)에 의해 서로 분리되는 부분들을 가질 수 있다. 이와 같은 어느 하나의 워드라인(WL)에서, 상기 메모리 셀 영역(CA) 및 상기 제1 패드 영역(PA1)에서 분리된 부분들은 상기 버퍼 영역(BA)에서 서로 일체로 연결될 수 있다. 따라서, 상기 버퍼 영역(BA)에서, 상기 복수의 소스 구조체들(SSb, SSc, SSd)의 서로 마주보는 끝 부분들의 평면 모양을 도 7에서 설명한 것과 같이 형성함으로써, 상기 복수의 소스 구조체들(SSb, SSc, SSd)의 상기 서로 마주보는 끝 부분들(SSd_E, SSb_E1) 사이의 이격거리(L)를 보다 증가시킬 수 있기 때문에, 상기 버퍼 영역(BA)에서 일체로 연결되는 워드라인(WL)의 연결 부분의 크기를 증가시킬 수 있다. 따라서, 상기 워드라인(WL)의 전기적 특성을 향상시킬 수 있다.
상기 분리 소스 구조체(SSa)의 상기 제1 및 제2 부분들(SSa_1, SSa_2) 사이에서 서로 마주보는 끝 부분들을 갖는 복수의 소스 구조체들(SSb, SSc, SSd)을 형성할 수 있다. 이와 같은 복수의 소스 구조체들(SSb, SSc, SSd)을 형성하기 위한 트렌치들(150)은 도 15a 및 도 15b를 상기 게이트 전극들(154)을 형성하기 위한 공정 가스가 상기 희생 층들(도 14a 및 도 14b의 114)이 제거된 공간들 내부로 보다 쉽게 유입시키는 역할을 할 수 있다. 따라서, 상기 희생 층들(도 14a 및 도 14b의 114)이 제거된 공간들 내부를 상기 게이트 전극들(154)로 채우는 동안에 발생할 수 있는 불량을 방지할 수 있기 때문에, 수율 및 생산성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
105 : 반도체 기판 110 : 몰드 구조체
112 : 층간 절연 층 114 : 희생 층
120 : 캐핑 절연 층 124 : 그루브
126 : 절연성 패턴 128 : 홀들
130C : 셀 수직 구조체 130D : 더미 수직 구조체
132 : 반도체 패턴 134 : 제1 게이트 유전체
136 : 반도체 층 138 : 코어 패턴
140 : 패드 패턴 144 : 캐핑 절연 층
150 : 트렌치들 152 : 제2 게이트 유전체
154 : 도전성 패턴들 162 : 불순물 영역들
164 : 스페이서 166 : 소스 패턴
168 : 소스 구조체들 SSa : 분리 소스 구조체
SSb : 제1 소스 구조체 SSc : 제2 소스 구조체
SSd : 제 소스 구조체 172 : 캐핑 절연 층

Claims (10)

  1. 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 패드 영역을 갖는 반도체 기판, 상기 패드 영역은 제1 패드 영역, 상기 제1 패드 영역 보다 상기 메모리 셀 영역에 가까운 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 버퍼 영역을 포함하고;
    서로 평행한 제1 부분 및 제2 부분을 포함하는 분리 소스 구조체;
    상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이에 배치되며 서로 마주보는 끝 부분들을 갖는 제1 소스 구조체 및 제2 소스 구조체, 상기 제1 소스 구조체는 상기 제2 패드 영역 상에 배치되고, 상기 제2 소스 구조체는 상기 제2 패드 영역 상에 배치되고; 및
    상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이의 상기 메모리 셀 영역 및 상기 패드 영역 상에 배치되는 게이트 그룹을 포함하되,
    상기 제1 및 제2 수직 구조체들의 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 소스 구조체는 상기 제1 소스 구조체의 상기 끝 부분과 일체로 연결되는 라인 부분을 포함하고,
    상기 제2 소스 구조체는 상기 제2 소스 구조에의 상기 끝 부분과 일체로 연결되는 라인 부분을 포함하고,
    상기 제1 소스 구조체의 상기 라인 부분의 폭은 상기 제2 소스 구조체의 상기 라인 부분의 폭 보다 큰 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 소스 구조체의 상기 라인 부분의 길이는 상기 제1 소스 구조체의 상기 라인 부분의 길이 보다 작은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 수직 구조체들의 서로 마주보는 끝 부분들의 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 상기 평면 모양에서, 폭이 감소하는 영역의 길이 보다 폭이 증가하는 영역의 길이가 큰 반도체 소자.
  5. 제 1 항에 있어서,
    상기 메모리 셀 영역 상에서 상기 복수의 스트링 선택 라인들 사이에 배치되는 절연성 패턴을 더 포함하되,
    상기 게이트 그룹은 복수의 워드라인들 및 상기 복수의 워드라인들 상의 복수의 스트링 선택 라인들을 포함하고,
    상기 복수의 워드라인들은 상기 메모리 셀 영역 상에서 상기 수직 방향으로 차례로 적층되며 상기 제2 패드 영역 상으로 연장되고,
    상기 복수의 스트링 선택 라인들은 상기 메모리 셀 영역 상에서 상기 제1 패드 영역 상으로 연장되고,
    상기 제2 소스 구조체는 상기 제1 패드 영역 상에서 상기 복수의 스트링 선택 라인들 사이에 배치되고,상기 절연성 패턴은 상기 메모리 셀 영역으로부터 상기 제1 패드 영역으로 연장되며 상기 제2 소스 구조체와 접촉하고,
    상기 절연성 패턴은 상기 제2 소스 구조체 보다 작은 폭을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 분리 소스 구조체의 상기 제1 및 제2 부분들 사이에 배치되며 상기 메모리 셀 영역 및 상기 제1 패드 영역 상에 배치되며 상기 수직 방향으로 상기 게이트 그룹을 관통하는 제3 소스 구조체를 더 포함하되,
    상기 제1 소스 구조체는 제1 부분, 제2 부분 및 제3 부분을 포함하고,
    상기 제1 소스 구조체에서, 상기 제2 부분은 상기 제1 및 제3 부분들 사이에 배치되고,
    상기 제2 소스 구조체는 서로 이격된 제1 부분 및 제2 부분을 포함하고,
    상기 제2 소스 구조체의 상기 제1 및 제2 부분들은 각각 상기 제1 소스 구조체의 상기 제1 및 제2 부분들의 끝 부분들과 마주보는 끝 부분들을 포함하고,
    상기 제3 소스 구조체는 상기 제1 소스 구조체의 상기 제2 부분의 끝 부분과 마주보는 끝 부분을 갖고,
    상기 제1 내지 제3 소스 구조체들에서, 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양인 반도체 소자.
  7. 제 1 항에 있어서,
    상기 반도체 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 그룹을 관통하는 복수의 수직 구조체들을 더 포함하되,
    각각의 상기 복수의 수직 구조체들은 상기 수직 방향으로 연장되는 반도체 층을 포함하고,
    상기 복수의 수직 구조체들은 상기 패드 영역 상에서의 배치 밀도 보다 상기 메모리 셀 영역 상에서의 배치 밀도가 큰 반도체 소자.
  8. 메모리 셀 영역 및 패드 영역을 포함하는 반도체 기판, 상기 패드 영역은 제1 패드 영역 및 상기 제1 패드 영역 보다 상기 메모리 셀 영역과 가까운 제2 패드 영역을 포함하고;
    상기 메모리 셀 영역 상에서 상기 반도체 기판의 표면으로부터 상부로 향하는 수직 방향으로 적층되고, 상기 반도체 기판의 표면과 평행한 제1 수평 방향으로 연장되어 상기 제1 패드 영역 상에서 계단 모양으로 배열되는 워드라인 패드 부분들을 갖는 복수의 워드라인들;
    상기 메모리 셀 영역 상의 상기 복수의 워드라인들 상에 배치되며 상기 제1 수평 방향으로 연장되어 상기 제2 패드 영역 상에서 선택 패드 부분들을 갖고, 동일 평면에서 서로 이격되는 복수의 스트링 선택 라인들;
    상기 제1 패드 영역 상에 배치되며 상기 수직 방향으로 연장되어 상기 복수의 워드라인들의 상기 워드라인 패드 부분들을 관통하는 제1 수직 구조체; 및
    상기 제2 패드 영역 상에 배치되며 상기 수직 방향으로 연장되어 상기 복수의 스트링 선택 라인들의 상기 선택 패드 부분들 사이를 지나는 제2 수직 구조체를 포함하되,
    상기 제1 및 제2 수직 구조체들은 서로 마주보는 끝 부분들을 포함하고,
    상기 제1 및 제2 수직 구조체들의 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양인 반도체 소자.
  9. 제 8 항에 있어서,
    상기 복수의 워드라인들과 상기 복수의 스트링 선택 라인 사이의 버퍼 라인을 더 포함하되,
    상기 버퍼 라인은 상기 메모리 셀 영역 상에 배치되며 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 버퍼 영역 상으로 연장되어 상기 버퍼 영역 상에서 버퍼 패드를 갖고,
    상기 제1 및 제2 수직 구조체들은 서로 마주보는 끝 부분들은 상기 버퍼 영역 상에서 서로 마주보며 서로 이격된 반도체 소자.
  10. 메모리 셀 영역 및 패드 영역을 포함하는 반도체 기판,
    상기 메모리 셀 영역 상에서 차례로 적층되며 상기 패드 영역으로 연장되어, 상기 패드 영역에서 계단 모양으로 배열되는 워드라인 패드 부분들을 갖는 복수의 워드라인들, 상기 복수의 워드라인들은 상기 반도체 기판의 표면으로부터 상부로 향하는 수직 방향으로 서로 이격되며 동일 평면에서 일체로 연결되고;
    상기 메모리 셀 영역 상의 상기 복수의 워드라인들 상에 배치되며 상기 패드 영역으로 연장되어 상기 패드 영역에서 선택 패드 부분들을 갖는 복수의 선택 라인들, 상기 복수의 선택 라인들은 동일 평면에서 서로 이격되고;
    상기 패드 영역에서 서로 마주보는 끝 부분들을 갖는 수직 구조체들을 포함하되,
    상기 수직 구조체들의 상기 서로 마주보는 끝 부분들은 서로를 향하는 방향으로 폭이 증가하다가 폭이 감소하는 평면 모양이고,
    상기 서로 마주보는 끝 부분들을 갖는 상기 수직 구조체들 중에서 어느 하나는 상기 복수의 워드라인들의 상기 워드라인 패드 부분들을 관통하고, 다른 하나는 상기 복수의 워드라인들을 관통하며 상기 선택 패드 부분들 사이를 지나는 반도체 소자.

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