JP2014187332A - 不揮発性記憶装置およびその製造方法 - Google Patents

不揮発性記憶装置およびその製造方法 Download PDF

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Abstract

【課題】 実施形態は、高アスペクト比を有するメモリ構造の倒壊を防止し、製造歩留りを向上させることが可能な不揮発性記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、下地層の上に並設された複数の積層電極と、前記複数の積層電極のそれぞれに設けられ、前記下地層に対して垂直な方向に前記積層電極を貫通する半導体層と、前記積層電極と前記半導体層との間に設けられたメモリ膜と、を備える。前記複数の積層電極は、前記下地層に対して垂直な方向に交互に積層された導電性の第１の層と非導電性の第２の層とを含む。そして、前記複数の積層電極のうちの隣り合う２つの積層電極の間に設けられ、隣り合う２つの前記積層電極が相互に支持し合うことを可能とする架橋部を備える。
【選択図】図２

Description

実施形態は、不揮発性記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性記憶装置は、半導体のウェーハプロセスを用いて製造される。そして、その大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける２次元の微細化技術の進展に伴なって実現されてきた。しかしながら、微細加工技術のさらなる進化には、莫大な設備投資が必要となる。このため、複数のメモリ層を積層する３次元構造の記憶装置の開発が進められている。
特開２０１０−１９２５３１号公報
実施形態は、高アスペクト比を有するメモリ構造の倒壊を防止し、製造歩留りを向上させることが可能な不揮発性記憶装置およびその製造方法を提供する。
実施形態に係る不揮発性記憶装置は、下地層の上に並設された複数の積層電極と、前記複数の積層電極のそれぞれにおいて、前記下地層に対して垂直な方向に前記積層電極を貫通する半導体層と、前記積層電極と前記半導体層との間に設けられたメモリ膜と、を備える。前記複数の積層電極は、前記下地層に対して垂直な方向に交互に積層された導電性の第１の層と非導電性の第２の層とを含む。そして、前記複数の積層電極のうちの隣り合う２つの積層電極の間に設けられ、隣り合う２つの前記積層電極が相互に支持し合うことを可能とする架橋部を備える。
第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図。 第１実施形態に係る不揮発性記憶装置を表す模式断面図。 第１実施形態に係る不揮発性記憶装置の製造過程を表す模式図。 図３に続く製造過程を表す模式図。 図４に続く製造過程を表す模式図。 図５に続く製造過程を表す模式図。 図６に続く製造過程を表す模式図。 図７に続く製造過程を表す模式図。 図８に続く製造過程を表す模式図。 第１実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式図。 図１０に続く製造過程を表す模式図。 図１１に続く製造過程を表す模式図。 図１２に続く製造過程を表す模式図。 第２実施形態に係る不揮発性記憶装置の製造過程を表す模式図。 図１４に続く製造過程を表す模式図。 図１５に続く製造過程を表す模式図。 図１６に続く製造過程を表す模式図。 図１７に続く製造過程を表す模式図。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
［第１実施形態］
図１は、第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図である。
図２は、第１実施形態に係る不揮発性記憶装置を表す模式断面図である。
実施形態に係る不揮発性記憶装置は、所謂ＮＡＮＤ型フラッシュメモリであり、３次元配置されたメモリセルアレイ１を有する。図１は、メモリセルアレイ１の一部を表す斜視図であり、その構造を理解し易くするために、絶縁層の表示を省略している。すなわち、メモリセルアレイ１の各要素は、図示しない絶縁層により相互に絶縁されている。
図１に表すように、不揮発性記憶装置は、下地層の上に設けられたメモリセルアレイ１を有する。
下地層は、例えば、基板１１である。基板１１は、例えば、シリコン基板であり、その上面１１ａには、メモリセルアレイ１を制御する回路が設けられる。そして、基板１１の上には、層間絶縁膜１３が設けられる。メモリセルアレイ１は、層間絶縁膜１３の上に設けられる。
メモリセルアレイ１は、層間絶縁膜１３の上に設けられた、導電層１４と、導電層１４の上に設けられた積層電極２０と、積層電極２０の上に設けられた選択ゲート２７と、選択ゲート２７の上に設けられたソース線４７と、ソース線４７の上に設けられたビット線５１と、を備える。
以下、基板１１に対して垂直な方向をＺ方向とし、Ｚ方向と直交する２方向のうちの１つをＸ方向、他の１つをＹ方向とする。また、Ｚ方向を上方、その反対を下方と表現する場合がある。
導電層１４の上に設けられる積層電極２０は、複数の制御ゲート２１を含む。制御ゲート２１は、Ｙ方向に延在するストライプ状に設けられる。そして、複数の積層電極２０が、Ｘ方向に並設される。
選択ゲート２７は、Ｙ方向に延在し、積層電極２０の上にそれぞれ設けられる。さらに、積層電極２０および選択ゲート２７をＺ方向に貫通する半導体層３９が設けられる。
隣り合う積層電極２０のそれぞれを貫通する２つの半導体層３９は、連結部４０により電気的に接続される。また、２つの半導体層３９の上端は、プラグ４３を介してソース線４７およびビット線５１にそれぞれ電気的に接続される。すなわち、ソース線４７とビット線５１との間に設けられるメモリセルストリング３８は、２つの半導体層３９と、それらをつなぐ連結部４０と、を含む。
半導体層３９および連結部４０の外面には、メモリ膜４５（図２参照）が設けられる。半導体層３９と、制御ゲート２１と、の間に設けられるメモリ膜４５は、電荷蓄積層として機能する。すなわち、それぞれの制御ゲート２１と、半導体層３９と、の間にメモリセルＭＣが形成される。また、選択ゲートと、半導体層３９と、の間には、選択トランジスタが形成され、メモリ膜４５は、そのゲート絶縁膜として機能する。連結部４０に設けられるメモリ膜４５は、連結部４０と導電層１４との間を電気的に絶縁する。
図２に表すように、半導体層３９は、例えば、Ｚ方向に延在する柱状に設けられ、その外面をメモリ膜４５が覆う。連結部４０は、例えば、中空構造の導電層４１を有し、その外面にメモリ膜４５が設けられる。半導体層３９および導電層４１は、例えば、導電性を有する多結晶シリコン（ポリシリコン）層であり、電気的に接続されている。
半導体層３９は、後述するように、積層電極２０および選択ゲート２７を貫通する孔の内部に設けられる。例えば、半導体層３９は、その貫通孔の内面に形成されたメモリ膜４５の上にポリシリコン層を堆積することにより形成される。そして、半導体層３９は、貫通孔を塞ぐ柱状構造でも良いし、内側に空洞を有する中空構造でも良い。
導電層１４の上には、絶縁層２９が設けられ、その上に積層電極２０が設けられる。積層電極２０は、交互に積層された制御ゲート２１と絶縁層２３とを含む。制御ゲート２１は、導電性を有する第１の層、例えば、ポリシリコン膜である。絶縁層２３は、非導電性の第２の層、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。
導電層１４の上には、複数の積層電極２０が並設される。そして、その間には、絶縁膜２５（第３絶縁膜）が設けられる。絶縁膜２５は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくともいずれか一方を含む。そして、制御ゲート２１の絶縁膜２５に接する部分には、シリサイド部２１ａが設けられる。また、絶縁膜２５は、積層電極２０の上にそれぞれ設けられた複数の選択ゲート２７の間にも延在する。そして、選択ゲート２７の絶縁膜２５に接する部分には、シリサイド部２７ａが設けられる。シリサイド部２１ａおよび２７ａは、それぞれ制御ゲート２１および選択ゲート２７のゲート抵抗を低減する。
さらに、Ｘ方向に並設された複数の積層電極２０の間に架橋部３０が設けられる。隣り合う２つの積層電極２０は、架橋部３０を介して相互に支持し合う。これにより、積層電極２０の倒壊を防ぐことができる。
例えば、制御ゲート２１の積層数を多くすることにより、１つのメモリセルストリング３８に含まれるメモリセルＭＣの数を増やすことができる。これにより、メモリセルアレイ１の記憶容量（単位面積あたりに記憶される情報量）を大きくすることができる。一方、積層電極２０のＸ方向の幅ＷＥは、例えば、ウェーハプロセスにおける微細加工の限界に近いサイズまで狭められる。このため、制御ゲート２１の積層数を増やして積層電極２０の高さＴＥを高くすると、そのアスペクト比（ＴＥ／ＷＥ）が大きくなる。その結果、メモリセルアレイ１の製造過程において、積層電極２０が倒壊するおそれが生じる。
例えば、複数の積層電極２０の間にエアーギャップを介在させた状態において制御ゲート２１および選択ゲート２７の端部をシリサイド化する過程では、積層電極２０のアスペクト比が高くなると、その倒壊の可能性が高まる。これに対し、実施形態では、隣り合う積層電極２０は、その間に設けられた架橋部３０を介して相互に支持し合う。これにより、積層電極２０の倒壊を防止し、製造歩留りを向上させることが可能となる。
次に、図３〜図９を参照して、本実施形態に係る不揮発性記憶装置の製造方法を説明する。図３（ａ）〜図９（ｂ）は、第１実施形態に係る不揮発性記憶装置の製造過程を表す模式図である。
図３（ａ）は、導電層１４の上に設けられた第１積層体２６の断面を表す模式図である。第１積層体２６は、Ｚ方向に交互に積層された第１の層２２および第２の層２４を含む。第１の層２２は導電性を有し、第２の層２４は非導電性である。第１の層２２は、例えば、導電性のポリシリコン膜である。また、第２の層２４は、例えば、シリコン酸化膜である。
第２の層２４として、例えば、不純物をドープしない非導電性のポリシリコン膜を用いても良い。その場合、第２の層２４を選択的に除去し、その部分を絶縁膜に置き換える工程が付加される。
図３（ａ）に表すように、導電層１４は、犠牲層６１を含む。犠牲層６１は、後述する過程（図８（ｂ）参照）において選択的にエッチングされ、その部分に連結部４０が設けられる。また、導電層１４と、第１積層体２６と、の間には、絶縁層２９が設けられる。絶縁層２９は、第１の層２２および第２の層２４に対してエッチングの選択性を有する。絶縁層２９には、例えば、酸化タンタル（ＴａＯＸ）膜を用いることができる。
図３（ｂ）は、図３（ｃ）に示す３Ｂ−３Ｂ線に沿った第１積層体２６の断面図である。図３（ｃ）は、第１積層体２６の上面を表す平面図である。
図３（ｂ）に表すように、第１積層体２６を複数の第１積層電極２０ａに分割する。具体的には、第１積層体２６の上面２６ａから絶縁層２９に至る溝（第１の溝）、所謂スリット６３を形成し、その内部に犠牲膜７１（第１犠牲膜）を埋め込む。
例えば、スリット６３の内部、および、第１積層体２６の上に犠牲膜７１を形成する。その後、第１積層体２６の上に形成された部分を、例えば、エッチバックまたはＣＭＰ（Chemical Mechanical Polishing）法を用いて除去し、スリット６３の内部に形成された部分を残す。
犠牲膜７１は、第１の層２２および第２の層２４に対しエッチングの選択性を有する。例えば、第１の層２２をポリシリコン膜、第２の層２４をシリコン酸化膜とした時、犠牲膜７１には、シリコン窒化膜を用いることができる。
スリット６３は、第１積層体２６を分断し、導電層１４に至らない深さに形成する。このため、第１積層体２６と導電層１４との間に、第１の層２２および第２の層２４に対してエッチングの選択性を有する絶縁層２９を設ける。すなわち、第１の層２２および第２の層２４をエッチングする際に、絶縁層２９をエッチングしない、もしくは、絶縁層２９のエッチング速度が遅い条件を用いることにより、絶縁層２９においてスリット６３のエッチングを停止させることができる。
図３（ｃ）に表すように、第１積層電極２０ａは、Ｙ方向に延在するストライプ状に形成される。第１積層電極２０ａは、第１の層２２が分割された制御ゲート２１と、第２の層２４が分割された絶縁層２３と、を含む。制御ゲート２１および絶縁層２３は、交互に積層され、その積層数は、積層電極２０ａの倒壊が生じないように制限される。すなわち、制御ゲート２１の積層数は、スリット６３を形成した段階において、第１積層電極２０ａが倒壊しない程度のアスペクト比となるように抑えることが望ましい。
図４（ａ）および図４（ｂ）は、図４（ｃ）に表す４Ｂ−４Ｂ線に沿った断面図である。図４（ａ）および図４（ｂ）は、図３（ｂ）に続く製造過程を表している。図４（ｃ）は、第１積層体２６の上面を表す平面図である。
図４（ａ）に表すように、複数の第１積層電極２０ａの上、および、犠牲膜７１の上に絶縁層７３（第１架橋層）を形成する。絶縁層７３は、例えば、制御ゲート２１を絶縁する複数の第２の層２４の内の１つであり架橋部３０を含む。例えば、犠牲膜７１をシリコン窒化膜とした時、絶縁層７３にはシリコン酸化膜を用いる。
続いて、図４（ｂ）に表すように、絶縁層７３をリソグラフィ工程を通じて選択的にエッチングシし、犠牲膜７１に連通する開口７３ａを形成する。
図４（ｃ）に表すように、絶縁層７３は、第１積層電極２０ａを覆うストライプ状にパターニングされる。そして、隣り合うストライプ状の絶縁層７３の間に架橋部３０ａが設けられる。すなわち、犠牲膜７１に連通するストライプ状の開口７３ａが形成される。そして、Ｙ方向に延在する開口７３ａは、犠牲膜７１の上に設けられた架橋部３０ａにより分断される。
図５（ａ）および図５（ｂ）は、図５（ｃ）に表す５Ｂ−５Ｂ線に沿った断面図である。図５（ａ）および図５（ｂ）は、図４（ｂ）に続く製造過程を表している。図５（ｃ）は、第１積層体２６の上面を表す平面図である。
図５（ａ）に表すように、絶縁層７３の上、および、開口７３ａの内部に犠牲膜７５を形成する。犠牲膜７５は、例えば、シリコン窒化膜である。
続いて、図５（ｂ）に表すように、例えば、絶縁層７３の上に形成された犠牲膜７５をエッチバックもしくはＣＭＰ（Chemical Mechanical Polishing）法を用いて除去し、開口７３ａの内部に埋め込まれた部分を残す。すなわち、絶縁層７３の表面、および、開口７３ａに埋め込まれた犠牲膜７５の表面を平坦化する。図５（ｃ）に表すように、犠牲膜７５は、絶縁層７３に設けられた開口７３ａの内部に埋め込まれる。
図６（ａ）および図６（ｂ）は、図６（ｃ）に表す６Ｂ−６Ｂ線に沿った断面図である。図６（ａ）および図６（ｂ）は、図５（ｂ）に続く製造過程を表している。図６（ｃ）は、第１積層体２６の上に設けられた第２積層体２８の上面を表す平面図である。
図６（ａ）に表すように、絶縁層７３の上に第２積層体２８を形成する。第２積層体２８は、第１の層２２と、第２の層２４と、を含む。第１の層２２は、例えば、導電性のポリシリコン膜であり、第２の層２４は、例えば、シリコン酸化膜である。第１の層２２と第２の層２４とは、交互に積層され、各層の積層数は、積層電極２０が倒壊しないアスペクト比になる範囲に抑えることが望ましい。
続いて、図６（ｂ）に表すように、第２積層体２８の上面２８ａから犠牲膜７５に連通するスリット６５（第２の溝）を形成する。そして、犠牲膜７７（第２犠牲膜）をスリット６５の内部に埋め込む。犠牲膜７７は、例えば、シリコン窒化膜である。これにより、第２積層体２８を複数の第２積層電極２０ｂに分割する。
図６（ｃ）に表すように、第２積層電極２０ｂは、Ｙ方向に延在するストライプ状に形成される。そして、第２積層電極２０ｂは、第１積層電極２０ａの上に積層される。
例えば、第２積層体２８に含まれる第１の層２２および第２の層２４の積層数は、第２積層電極２０ｂのアスペクト比がその倒壊のおそれがない範囲となるように抑制される。これにより、スリット６５を形成する過程における第２積層電極２０ｂの倒壊を防ぐことができる。
図７（ａ）および図７（ｂ）は、図７（ｃ）に表す７Ｂ−７Ｂ線に沿った断面図である。図７（ａ）および図７（ｂ）は、図６（ｂ）に続く製造過程を表している。図７（ｃ）は、第２積層体２８の上面を表す平面図である。
図７（ａ）に表すように、第２積層電極２０ｂの上、および、犠牲膜７７の上に絶縁層８１（第２架橋層）を形成する。絶縁層８１は、例えば、制御ゲート２１を絶縁する複数の第２の層２４の内の１つであり架橋部３０ｂを含む。絶縁層８１には、例えば、シリコン酸化膜を用いることができる。続いて、絶縁層８１をリソグラフィ工程を通じて選択的にエッチングし、犠牲膜７７に連通する開口８１ａを形成する。
次に、図７（ｂ）に表すように、開口８１ａの内部に犠牲膜８３を形成する。犠牲膜８３は、例えば、シリコン窒化膜であり、図５（ａ）および図５（ｂ）に表す過程と同じ方法で形成される。すなわち、絶縁層８１の上に形成された犠牲膜８３をエッチバックもしくはＣＭＰ法を用いて除去し、開口７３ａの内部に埋め込まれた部分を残す。
図７（ｃ）に表すように、絶縁層８１は、第２積層電極２０ｂを覆うストライプ状にパターニングされる。そして、隣り合うストライプ間に設けられた開口８１ａの内部に犠牲膜８３が埋め込まれる。そして、Ｙ方向に延在する犠牲膜８３は、犠牲膜７７の上に設けられた架橋部３０ｂにより分断される。また、図７（ｂ）に表すように、架橋部３０ｂは、Ｚ方向において、架橋部３０ａに重ならない位置に設けられる。
図８（ａ）〜図８（ｃ）は、図７（ｂ）に続く製造過程を表わす断面図である。
図８（ａ）に表わすように、絶縁層８１の上に選択ゲート２７を形成する。選択ゲート２７は、第２積層電極２０ｂの上にそれぞれ形成される。そして、隣り合う選択ゲート２７の間には、犠牲膜８７が埋め込まれる。さらに、選択ゲート２７の上に、絶縁層８５を設けても良い。
すなわち、絶縁層８１および犠牲膜８３の上に、例えば、導電性のポリシリコン膜を形成し、その上面から犠牲膜８３に連通する開口６７を形成する。そして、その開口の内部に犠牲膜８７を埋め込む。犠牲膜８７は、例えば、シリコン窒化膜である。
次に、図８（ｂ）に表わすように、絶縁層８５の上面から導電層１４に至る貫通孔９１を形成する。さらに、貫通孔９１を介して犠牲層６１をエッチングし、連結孔９３を形成する。連結孔９３は、隣り合う積層電極２０にそれぞれ形成された貫通孔９１の端につながる。
次に、図８（ｃ）に表わすように、貫通孔９１および連結孔９３のそれぞれの内面にメモリ膜４５を形成する。メモリ膜４５は、例えば、シリコン酸化膜とシリコン窒化膜を交互に積層した多層膜である。続いて、連結孔９３の内面に設けられたメモリ膜４５の上に導電層４１を形成し、半導体層３９を貫通孔９１の内部に形成する。半導体層３９および導電層４１は、例えば、導電性のポリシリコン膜であり、同時に形成される。すなわち、貫通孔９１、および、それに連通した連結孔９３の内部に、例えば、減圧ＣＶＤ（Chemical Vapor Deposition）法を用いてポリシリコン膜を形成する。連結孔９３の内部に形成されるポリシリコン膜は、貫通孔９１がポリシリコン膜により閉塞された時点で、その堆積が停止される。すなわち、連結孔９３の内部には、空洞が生じる場合がある。
図９（ａ）および図９（ｂ）は、図８（ｃ）に続く製造過程を表わす模式図である。図９（ａ）は、図８（ｃ）に示す９Ａ−９Ａ線に沿った断面図である。図９（ｂ）は、選択ゲート２７の上面を表わす平面図である。
図９（ａ）に表わすように、犠牲膜７１、７５、７７、８３および８７を選択的にエッチングし、複数の積層電極２０の間にスリット６９を形成する。すなわち、各犠牲層をエッチングし、第１積層電極２０ａ、第２積層電極２０ｂおよび選択ゲート２７の端部を露出させる。続いて、スリット６９の内面を、例えば、ニッケルなどの金属膜で覆い、その後、熱処理を施す。これにより、制御ゲート２１および選択ゲート２７の端部をシリサイド化する。
図９（ｂ）に表すように、各積層電極２０の間には、架橋部３０ａおよび３０ｂが形成され、隣り合う積層電極２０が相互に支え合うことが可能となる。例えば、シリサイド処理の過程において犠牲膜が全て除去されても、積層電極２０が倒壊するおそれが無くなる。すなわち、シリサイド処理後の洗浄・乾燥の工程で発生する積層電極２０の倒壊を防止することができる。
架橋部３０ａとなる絶縁層７３（第１架橋層）、および、架橋部３０ｂとなる絶縁層８１（第２架橋層）を、絶縁層２３よりも厚く形成しても良い。これにより、犠牲膜７１、７５、７７、８３および８７のエッチング過程において、絶縁層７３および８１の一部がエッチングされるとしても、隣り合う積層電極２０の間に架橋層３０ａおよび３０ｂを残すことができる。
また、上記の製造方法では、第２積層電極２０ｂを第１積層電極２０ａの上に積層する例を示したが、実施形態はこれに限定される訳ではない。例えば、図６（ａ）〜図７（ｂ）の過程を繰り返すことにより、制御ゲート２１の積層数を増やすことができる。そして、制御ゲート２１の積層数の増加により積層電極２０のアスペクト比が大きくなったとしても、架橋部３０がその倒壊を防止する。
さらに、架橋部３０は、Ｚ方向において、相互に重ならない位置に設けられる。これにより、犠牲膜７１、７５、７７、８３および８７のエッチングが容易となる。
次に、図１０〜図１３を参照して、本実施形態の変形例に係る不揮発性記憶装置の製造方法を説明する。図１０（ａ）〜図１３（ｃ）は、第１実施形態の変形例に係る製造過程を表す模式図である。
図１０（ａ）および図１０（ｂ）は、図４（ａ）に続く製造過程を表わす模式図である。図１０（ａ）および図１０（ｂ）は、図１０（ｃ）に示す１０Ｂ−１０Ｂ線に沿った断面図である。図１０（ｃ）は、第１積層体２６の上面を表わす平面図である。
図１０（ａ）に表すように、第１積層体２６の上に、絶縁層７３（第１絶縁層）が設けられる。そして、絶縁層７３の上に絶縁層１０１（第２絶縁層）が設けられる。すなわち、本変形例における第１架橋層は、絶縁層７３と、絶縁層１０１と、を含む。
例えば、絶縁層７３をシリコン酸化膜とし、犠牲膜７１をシリコン窒化膜とした場合、犠牲膜７１のエッチング過程において、絶縁層７３の一部がエッチングされる。そこで、犠牲膜７１のエッチング条件において、絶縁層７３よりもエッチング速度が遅い絶縁層１０１を形成する。これにより、絶縁層７３のエッチングを抑えることが可能となる。絶縁層１０１として、例えば、酸化タンタル膜を用いることができる。
続いて、絶縁層１０１の上に、リソグラフィ工程を通してエッチングマスク１０３を形成する。エッチングマスク１０３は、例えば、レジスト膜であり、開口１０３ａを有する。
次に、図１０（ｂ）に表すように、エッチングマスク１０３を用いて絶縁層１０１および絶縁層７３を選択的にエッチングし、犠牲膜７１に連通する開口１０７を形成する。
図１０（ｃ）に表すように、絶縁層７３および絶縁層１０１は、第１積層電極２０ａを覆うストライプ状にパターニングされる。そして、隣り合うストライプ状の絶縁層の間には、架橋部３０ｃが設けられる。すなわち、犠牲膜７１に連通するストライプ状の開口１０７が形成される。そして、Ｙ方向に延在する開口１０７は、犠牲膜７１の上に設けられた架橋部３０ｃにより分断される。
図１１（ａ）および図１１（ｂ）は、図１１（ｃ）に表す１１Ｂ−１１Ｂ線に沿った断面図である。図１１（ａ）および図１１（ｂ）は、図１０（ｂ）に続く製造過程を表している。図１１（ｃ）は、第１積層体２６の上面を表す平面図である。
図１１（ａ）に表すように、絶縁層１０１の上、および、開口１０７の内部に犠牲膜１１３を形成する。犠牲膜１１３は、例えば、シリコン窒化膜である。
続いて、図１１（ｂ）に表すように、絶縁層１０１の上に形成された犠牲膜１１３を、例えば、エッチバックもしくはＣＭＰ法を用いて除去し、開口１０７の内部に埋め込まれた部分を残す。すなわち、絶縁層１０１の表面、および、開口１０７に埋め込まれた犠牲膜１１３の表面を平坦化する。図１１（ｃ）に表すように、犠牲膜１１３は、絶縁層１０１および絶縁層７３を貫通し犠牲膜７１に連通する開口１０７の内部に埋め込まれる。
図１２（ａ）および図１２（ｂ）は、図１２（ｃ）に表す１２Ｂ−１２Ｂ線に沿った断面図である。図１２（ａ）および図１２（ｂ）は、図１１（ｂ）に続く製造過程を表している。図１２（ｃ）は、第１積層体２６の上に設けられた第２積層体２８の上面を表す平面図である。
図１２（ａ）に表すように、絶縁層１０１の上に第２積層体２８を形成する。第２積層体２８は、第１の層２２と、第２の層２４と、を含む。第１の層２２は、例えば、導電性のポリシリコン膜であり、第２の層２４は、例えば、シリコン酸化膜である。第１の層２２と第２の層２４とは、交互に積層される。各層の積層数は、それぞれ積層電極２０のアスペクト比が倒壊のおそれがない範囲となるように抑制することが望ましい。
続いて、図１２（ｂ）に表すように、第２積層体２８の上面２８ａから犠牲膜１１３に連通するスリット１２１を形成する。そして、スリット１２１の内部に犠牲膜１２３を埋め込む。犠牲膜１２３は、例えば、シリコン窒化膜である。これにより、第２積層体２８を複数の第２積層電極２０ｂに分割する。
図１２（ｃ）に表すように、第２積層電極２０ｂは、Ｙ方向に延在するストライプ状に形成される。そして、第２積層電極２０ｂは、第１積層電極２０ａの上に積層される。例えば、第２積層体２８に含まれる制御ゲート２１（第１の層２２）および絶縁膜２３（第２の層２４）の積層数は、第２積層電極２０ｂのアスペクト比が倒壊のおそれがない範囲となるように抑制される。これにより、スリット１２１を形成する過程における第２積層電極２０ｂの倒壊を防ぐことができる。
図１３（ａ）および図１３（ｂ）は、図１３（ｃ）に表す１３Ｂ−１３Ｂ線に沿った断面図である。図１３（ａ）および図１３（ｂ）は、図１２（ｂ）に続く製造過程を表している。図１３（ｃ）は、第２積層体２８の上面を表す平面図である。
図１３（ａ）に表すように、第２積層電極２０ｂの上、および、犠牲膜１２３の上に絶縁層１２５を形成し、さらにその上に絶縁層１２７を形成する。すなわち、第２架橋層は、絶縁層１２５および絶縁層１２７を含む。絶縁層１２５には、例えば、シリコン酸化膜を用いることができる。絶縁層１２７には、例えば、酸化タンタル膜を用いる。続いて、絶縁層１２５および絶縁層１２７をリソグラフィ工程を通じて選択的にエッチングし、犠牲膜１２３に連通する開口１２９を形成する。
次に、図１３（ｂ）に表すように、開口１２９の内部に犠牲膜１３３を形成する。犠牲膜１３３は、例えば、シリコン窒化膜であり、図５（ａ）および図５（ｂ）に表す過程と同じ方法で形成される。すなわち、絶縁層１２７の上に形成された犠牲膜１３３をエッチバックもしくはＣＭＰ法を用いて除去し、開口１２９の内部に埋め込まれた部分を残す。
図１３（ｃ）に表すように、絶縁層１２５および１２７は、第２積層電極２０ｂを覆うストライプ状にパターニングされる。そして、隣り合うストライプの間に設けられた開口１２９の内部に犠牲膜１３３が埋め込まれる。そして、Ｙ方向に延在する犠牲膜１３３は、犠牲膜１２３の上に設けられた架橋部３０ｄにより分断される。また、図１３（ｂ）に表すように、架橋部３０ｄは、Ｚ方向において、架橋部３０ｃに重ならない位置に設けられる。
このように、本変形例では、第１架橋層および第２架橋層は、第１絶縁膜と、その上に設けられた第２絶縁膜を含む。第２絶縁膜は、犠牲膜をエッチングする過程において、第１絶縁膜のエッチングを抑制する。このため、第１絶縁膜の厚さを、例えば、第２の層（絶縁層２３）と同じ厚さ、もしくは、それよりも薄く形成することができる。
［第２実施形態］
次に、図１４〜図１８を参照して、第２実施形態に係る不揮発性記憶装置の製造方法を説明する。図１４（ａ）〜図１８（ｃ）は、第２実施形態に係る不揮発性記憶装置の製造過程を表す模式図である。
図１４（ａ）は、図３（ｂ）に続く製造過程を表わす模式図である。図１４（ａ）は、図１４（ｂ）に示す１４Ａ−１４Ａ線に沿った断面図である。図１４（ｂ）は、第１積層体２６の上面を表わす平面図である。
図１４（ａ）に表すように、第１積層体２６の上に、エッチングマスク１４１を形成する。エッチングマスク１４１は、例えば、レジストマスクであり、架橋部を形成する領域を含む開口１４１ａを有する。すなわち、図１４（ｂ）に表すように、開口１４１ａの底面には、犠牲膜７１の一部と、その両側の第１積層電極２０ａの一部と、が露出する。
図１５（ａ）および図１５（ｂ）は、図１５（ｃ）に表す１５Ｂ−１５Ｂ線に沿った断面図である。図１５（ａ）および図１５（ｂ）は、図１４（ａ）に続く製造過程を表している。図１５（ｃ）は、第１積層体２６の上面を表す平面図である。
図１４（ａ）および図１４（ｂ）に表すエッチングマスク１４１を用いて、犠牲膜７１の一部をエッチバックし、図１５（ａ）に表すように、第１積層体２６の上面に凹部１４３を形成する。犠牲膜７１は、例えば、第１積層電極２０ａに含まれる制御ゲート２１および絶縁層２３をエッチングしないか、または、それらのエッチング速度が犠牲膜７１よりも遅い条件でエッチングされる。このため、エッチングマスク１４１の開口１４１ａに第１積層電極２０ａの上面を露出させても良い。すなわち、架橋部を形成する領域のアライメント精度を緩和し、製造過程を容易にすることができる。
続いて、図１５（ｂ）に表すように、凹部１４３の内部に絶縁体を埋め込み、架橋部３０ｅを形成する。架橋部３０ｅは、犠牲膜７１とは異なる部材であり、この例では、絶縁膜１４５を埋め込む。絶縁膜１４５は、例えば、シリコン酸化膜であり、第１積層電極２０ａの上、および、凹部１４３の内部に形成される。そして、第１積層電極２０ａの上に形成された部分をエッチバックもしくはＣＭＰ法を用いて除去し、凹部１４３の内部に埋め込まれた部分を残す。
図１５（ｃ）に表すように、架橋部３０ｅは、Ｙ方向に延するストライプ状の第１積層電極２０ａの間に設けられる。また、架橋部３０ｅは、千鳥状、すなわち、Ｘ方向に進むにしたがって、Ｙ方向に交互にずらした位置に設けられる。
図１６（ａ）および図１６（ｂ）は、図１６（ｃ）に表す１２Ｂ−１２Ｂ線に沿った断面図である。図１６（ａ）および図１６（ｂ）は、図１５（ｂ）に続く製造過程を表している。図１６（ｃ）は、第１積層体２６の上に設けられた第２積層体２８の上面を表す平面図である。
図１６（ａ）に表すように、架橋部３０ｅを形成した第１積層体２６の上に第２積層体２８を形成する。第２積層体２８は、第１の層２２と、第２の層２４と、を含む。第１の層２２は、例えば、導電性のポリシリコン膜であり、第２の層２４は、例えば、シリコン酸化膜である。第１の層２２と第２の層２４とは、交互に積層される。各層の積層数は、それぞれ積層電極２０のアスペクト比が倒壊のおそれがない範囲となるように抑制することが望ましい。
続いて、図１６（ｂ）に表すように、第２積層体２８の上面２８ａから犠牲膜７１に連通するスリット１４９を形成する。そして、犠牲膜１５１をスリット１４９の内部に埋め込む。犠牲膜１５１は、例えば、シリコン窒化膜である。これにより、第２積層体２８を複数の第２積層電極２０ｂに分割する。
図１６（ｃ）に表すように、第２積層電極２０ｂは、Ｙ方向に延在するストライプ状に形成される。そして、第２積層電極２０ｂは、第１積層電極２０ａの上に積層される。例えば、第２積層体２８に含まれる第１の層２２および第２の層２４の積層数は、第２積層電極２０ｂのアスペクト比がその倒壊のおそれがない範囲となるように抑制される。これにより、スリット１４９を形成した時点における第２積層電極２０ｂの倒壊を防ぐことができる。
図１７（ａ）および図１７（ｂ）は、図１７（ｃ）に表す１７Ｂ−１７Ｂ線に沿った断面図である。図１７（ａ）および図１７（ｂ）は、図１６（ｂ）に続く製造過程を表している。図１７（ｃ）は、第１積層体２６の上に設けられた第２積層体２８の上面を表す平面図である。
図１７（ａ）に表すように、第２積層体２８の上に、エッチングマスク１５４を形成する。エッチングマスク１５４は、例えば、レジストマスクであり、架橋部を形成する領域を含む開口１５４ａを有する。すなわち、図１７（ｃ）に表すように、開口１５４ａの底面には、犠牲膜１５１の一部と、その両側の第２積層電極２０ｂの一部と、が露出する。
続いて、図１７（ｂ）に表すように、エッチングマスク１５４を用いて、犠牲膜１５１の一部をエッチバックし、第１積層体２６の上面に凹部１５５を形成する。
図１８（ａ）および図１８（ｂ）は、図１８（ｃ）に表す１８Ｂ−１８Ｂ線に沿った断面図である。図１８（ａ）および図１８（ｂ）は、図１７（ｂ）に続く製造過程を表している。図１７（ｃ）は、第２積層体２８の上面を表す平面図である。
図１８（ａ）に表すように、第２積層体２８の上に絶縁膜１５７を形成する。絶縁膜１４５は、例えば、シリコン酸化膜であり、第２積層体２８に上に形成され、凹部１５５の内部を埋め込む。
続いて、第１積層電極２０ａの上に形成された絶縁膜１５７をエッチバックもしくはＣＭＰ法を用いて除去し、図１８（ｂ）に表すように、凹部１５５の内部に埋め込まれた部分を残す。
図１８（ｃ）に表すように、凹部１５５の内部に埋め込まれた絶縁膜１５７は、架橋部３０ｆを形成する。架橋部３０ｆは、Ｙ方向に延するストライプ状の第２積層電極２０ａの間に設けられる。また、架橋部３０ｆは、Ｚ方向において、架橋部３０ｅに重ならない位置に設けられる。すなわち、架橋部３０ｆは、架橋部３０ｅとは、逆位相の千鳥状に設けられる。
続いて、図８（ａ）〜図９（ｂ）に表す過程を経て、メモリセルアレイ１を完成させることができる。本実施形態においても、各積層電極２０の間には、架橋部３０ｅおよび３０ｆが形成されるため、隣り合う積層電極２０が相互に支え合うことが可能となる。これにより、犠牲膜７１および１５１が全て除去されても、積層電極２０が倒壊するおそれが無くなる。例えば、シリサイド処理後の洗浄・乾燥の工程で発生する積層電極２０の倒壊を防止することができる。
架橋部３０ｅおよび３０ｆとなる絶縁膜１４５および１５７のＺ方向における厚さは、凹部１４３および１５５の深さ、すなわち、エッチバック量により制御することができる。絶縁膜１４５および１５７は、例えば、絶縁層２３よりも厚く設けることができる。これにより、犠牲膜７１および１５１のエッチング過程において、絶縁層１４５および１５７がエッチングされるとしても、隣り合う積層電極２０の間に架橋層３０ａおよび３０ｂを残すことができる。
また、本実施形態においても、第２積層電極２０ｂを第１積層電極２０ａの上に積層する例を示したが、これに限定される訳ではない。例えば、図１６（ａ）〜図１８（ｂ）の過程を繰り返すことにより、制御ゲート２１の積層数を増やすことができる。そして、制御ゲート２１の積層数の増加により積層電極２０のアスペクト比が大きくなったとしても、架橋部３０ｅおよび３０ｆによりその倒壊を防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・メモリセルアレイ、 １１・・・基板、 １１ａ、２６ａ、２８ａ・・・上面、 １３・・・層間絶縁膜、 １４、４１・・・導電層、 ２０、２０ａ、２０ｂ・・・積層電極、 ２１・・・制御ゲート、 ２１ａ、２７ａ・・・シリサイド部、 ２２・・・第１の層、 ２３、２９、７３、８１、８５、１０１、１２５、１２７・・・絶縁層、 ２４・・・第２の層、 ２５、１４５、１５７・・・絶縁膜、 ２６・・・第１積層体、 ２７・・・選択ゲート、 ２８・・・第２積層体、 ３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ・・・架橋部、 ３８・・・メモリセルストリング、 ３９・・・半導体層、 ４０・・・連結部、 ４３・・・プラグ、 ４５・・・メモリ膜、 ４７・・・ソース線、 ５１・・・ビット線、 ６１・・・犠牲層、 ６３、６５、６９、１２１、１４９・・・スリット、 ６７、７３ａ、８１ａ、１０３ａ、１０７、１２９、１４１ａ、１５４ａ・・・開口、 ７１、７５、７７、８３、８７、１１３、１２３、１３３、１５１・・・犠牲膜、 ９１・・・貫通孔、 ９３・・・連結孔、 １０３、１４１、１５４・・・エッチングマスク、 １４３、１５５・・・凹部

Claims (7)

  1. 下地層の上に並設された複数の積層電極であって、前記下地層に対して垂直な方向に交互に積層された導電性の第１の層と非導電性の第２の層とを含む、複数の積層電極と、
    前記複数の積層電極のそれぞれにおいて、前記下地層に対して垂直な方向に前記積層電極を貫通する半導体層と、
    前記積層電極と前記半導体層との間に設けられたメモリ膜と、
    前記複数の積層電極のうちの隣り合う２つの積層電極の間に設けられ、隣り合う２つの前記積層電極が相互に支持し合うことを可能とする架橋部と、
    を備えた不揮発性記憶装置。
  2. 前記架橋部は、前記第２の層を含む請求項１記載の不揮発性記憶装置。
  3. 前記架橋部は、前記第２の層よりも厚く設けられる請求項１または２に記載の不揮発性記憶装置。
  4. 前記架橋部は、前記第１の層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた第２絶縁層と、を含む請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
  5. 前記架橋部は、２つの前記隣り合う積層電極の間に埋め込まれた絶縁体を含む請求項１記載の不揮発性記憶装置。
  6. 前記隣り合う積層電極の間に複数の前記架橋部が設けられ、
    前記架橋部は、前記第１の方向において相互に重ならない位置に設けられる請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
  7. 導電性を有する第１の層と、非導電性の第２の層と、を下地層の上に交互に積層し、複数の前記第１の層と、複数の前記第２の層と、を含む第１積層体を形成する工程と、
    前記第１積層体の上面から前記下地層に向かう方向に延在する第１の溝を形成し、前記第１積層体を複数の第１積層電極に分断する工程と、
    前記第１の溝の内部に第１犠牲膜を埋め込む工程と、
    前記第１積層電極、および、前記第１の溝の内部に埋め込まれた第１犠牲層の上に第１架橋層を形成する工程と、
    前記第１架橋層を選択的にエッチングし、隣り合う前記第１積層電極の間をつなぐ架橋部を形成する工程と、
    前記第１積層電極、前記第１犠牲層および前記架橋部の上に、前記第１の層と前記第２の層とを交互に積層した第２積層体を形成する工程と、
    前記第２積層体の上面から前記第１犠牲層に連通する第２の溝を形成し、前記第２積層体を複数の第２積層電極に分断する工程と、
    前記第２の溝の内部に第２犠牲膜を埋め込む工程と、
    を備えた不揮発性記憶装置の製造方法。
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