JP2010192531A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、各制御ゲート電極ＣＧは、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増加がコストの増加の主な要因となる。このため、積層化による１ビット当たりのチップ面積の低減は、チップ平面における微細化ほどにはビット単価の低減に繋がらず、大容量化の方法としては問題がある。
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に、上下方向に延びるシリコンピラーをチャネルとした選択トランジスタを形成し、その上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部に、選択トランジスタのシリコンピラーに接続されるように、新たにシリコンピラーを埋設する。これにより、各電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成される。そして、その上に更に選択トランジスタを形成する。
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このような一括加工型３次元積層メモリを作製するためには、積層体に形成された貫通ホールの内部にシリコンピラーを埋設するときに、選択トランジスタのチャネルを構成するシリコンピラーと新たに埋設されるシリコンピラーとの間の電気的なコンタクトを良好にするために、貫通ホールの底面上から自然酸化膜等のシリコン酸化物を除去する必要がある。通常は、貫通ホール内にシリコンピラーを埋設する前に、フッ酸系の薬液を用いた前処理を行う。しかし、この前処理により電荷蓄積層が損傷を受け、メモリトランジスタの特性が劣化してしまう。
特開２００７−２６６１４３号公報
本発明の目的は、メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて第１方向に延びる複数本の制御ゲート電極となっている積層体と、前記積層体上に設けられ、前記第１方向に延びる複数本の選択ゲート電極と、前記積層体の積層方向に延び、前記第１方向及び前記第１方向に対して交差する第２方向に沿ってマトリクス状に配列され、前記制御ゲート電極及び前記選択ゲート電極を貫く複数本の半導体ピラーと、前記第１方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、前記第２方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、前記制御ゲート電極と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、を備え、少なくとも一部の前記制御ゲート電極は、それぞれ前記第２方向において隣り合う２本の前記半導体ピラーによって貫かれており、前記接続部材によって相互に接続された２本の前記半導体ピラーは、相互に異なる前記制御ゲート電極を貫いていることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、基板上に導電膜を形成する工程と、前記導電膜の上面に第１方向及び前記第１方向に対して交差する第２方向に沿ってマトリクス状に配列された複数個の凹部を形成する工程と、前記凹部内に犠牲材を埋め込む工程と、前記導電膜上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、前記積層体に前記積層体の積層方向に延びる貫通ホールを前記第１方向及び前記第２方向に沿ってマトリクス状に形成し、各前記犠牲材にそれぞれ前記第２方向において隣り合う２本の前記貫通ホールを到達させる工程と、前記貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、前記貫通ホール及び前記凹部の内面上に電荷蓄積層を形成する工程と、前記貫通ホール及び前記凹部の内部に半導体材料を埋め込んで、前記凹部内に接続部材を形成すると共に前記貫通ホール内に半導体ピラーを形成する工程と、前記積層体に、前記接続部材によって相互に接続された２本の前記半導体ピラーの間の領域をつなぐように前記第１方向に延びる溝を形成し、前記電極膜を、前記第２方向に沿って配列された２本の前記半導体ピラーによって貫通され前記第１方向に延びる複数本の制御ゲート電極に分断する工程と、前記積層体上に他の導電膜を形成する工程と、前記他の導電膜における前記貫通ホールの直上域に他の貫通ホールを形成する工程と、前記他の貫通ホールの内面上にゲート絶縁膜を形成する工程と、前記他の貫通ホールの内部に半導体材料を埋め込んで、前記半導体ピラーに接続される他の半導体ピラーを形成する工程と、前記他の導電膜を分断して前記第１方向に延びる複数本の選択ゲート電極を形成する工程と、前記第１方向に延び、一部の前記他の半導体ピラーの上端部に接続される複数本のソース線を形成する工程と、前記第２方向に延び、残りの前記他の半導体ピラーの上端部に接続される複数本のビット線を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を実現することができる。
本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する回路図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する他の断面図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 第１の実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を示す図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、図１３に示す工程において分断された積層体の各部分を例示する工程断面図であり、（ａ）は比較例を示し、（ｂ）は第１の実施形態を示す。 本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 第２の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 第２の実施形態の変形例に係る不揮発性半導体記憶装置を例示する断面図である。 第２の実施形態の変形例に係る不揮発性半導体記憶装置を例示する平面図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 第３の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図であり、
図４は、本実施形態に係る不揮発性半導体記憶装置を例示する他の断面図であり、
図５は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
なお、図４においては、制御ゲート電極が２４層設けられている例を示しているが、図１乃至図３においては、図を見易くするために、４層の制御ゲート電極のみを示している。また、図１、図４及び図５においては、図を見易くするために、シリコン基板及び導電部分のみを示し、絶縁部分は図示を省略している。特に、図５においては、シリコン基板、バックゲート、制御ゲート電極及びＵ字シリコン部材のみを示している。更に、図３は、制御ゲート電極を共有する１対のメモリストリングを示している。
本実施形態に係る不揮発性半導体記憶装置の特徴は、シリコンピラーと制御ゲート電極との交差部分にメモリトランジスタが設けられた一括加工型の３次元積層型記憶装置において、１対のシリコンピラーによりＵ字ピラーが構成されており、各制御ゲート電極にはシリコンピラーが２列ずつ貫通しており、Ｕ字ピラーを構成する１対のシリコンピラーは相互に異なる制御ゲート電極を貫いており、且つ、メモリセル形成領域が複数のブロックに分かれているため、ブロック端部及びブロック間において適当な終端処理がなされていることである。以下、この不揮発性半導体記憶装置の構成を詳細に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１には、メモリセルが形成されるメモリセル形成領域と、周辺回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。
メモリセル形成領域においては、シリコン基板１１上に絶縁膜１０が設けられており、その上に導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されている。そして、それぞれ複数の電極膜１４及び絶縁膜１５により、積層体ＭＬが構成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
電極膜１４は例えばポリシリコンにより形成されている。積層体ＭＬにおけるＸ方向中央部においては、電極膜１４はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。なお、後述するように、積層体ＭＬにおけるＸ方向両端部においては、電極膜１４はＹ方向に沿っては分断されておらず、１対の櫛状の形状をなしている。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。
積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。導電膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧは制御ゲート電極ＣＧと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。各貫通ホール２１は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール２１は、同一の制御ゲート電極ＣＧを貫いている。また、Ｙ方向における貫通ホール２１の配列周期は、制御ゲート電極ＣＧの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホール２１は２個で１組となり、同じ組に属する貫通ホール２１は同じ制御ゲート電極ＣＧを貫いている。
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
Ｕ字孔２３の内面上には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。ブロック層２５はバックゲートＢＧ、制御ゲート電極ＣＧ及び絶縁膜１５に接している。ブロック層２５及びトンネル層２７は、例えばシリコン酸化物からなり、電荷蓄積層２６は、例えばシリコン窒化物からなる。
また、Ｕ字孔２３の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部には、Ｕ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材３２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３３は、ＯＮＯ膜２４によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。
また、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール５１は、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホール５１の配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホール５１は、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。
貫通ホール５１の内面上には、ゲート絶縁膜２８が形成されている。また、貫通ホール５１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３４となっている。シリコンピラー３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。更に、シリコンピラー３４は、ゲート絶縁膜２８によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
以下、Ｕ字ピラー３０と、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。
Ｕ字ピラー３０は、Ｙ方向において隣り合う１対のシリコンピラー３４及び３１が、接続部材３２によって相互に接続されて構成されている。一方、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー３０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー３０に属する１対のシリコンピラー３１、すなわち、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー３０に属する２本のシリコンピラー３１であって、隣り合う２本のシリコンピラー３１は、共通の制御ゲート電極ＣＧを貫いている。
また、Ｙ方向に配列された複数本のシリコンピラー３４は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー３０に属する１対のシリコンピラー３４も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー３０は、共通の１対の選択ゲートＳＧを貫いている。
更に、各Ｕ字ピラー３０に属する１対のシリコンピラー３４のうち、１本のシリコンピラー３４は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３４は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図１乃至図４においては、Ｕ字ピラー３０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー３０は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー３０の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー３０とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー３０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
そして、図１乃至図３に示すように、装置１においては、シリコンピラー３１がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタ３５が形成される。各メモリトランジスタ３５は、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ３５が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタ３６が形成される。この選択トランジスタ３６も、上述のメモリトランジスタ３５と同様に、縦型トランジスタである。
更に、接続部材３２とバックゲートＢＧとの間には、ＯＮＯ膜２４が介在するため、接続部材３２をチャネルとし、バックゲートＢＧをゲート電極とし、ＯＮＯ膜２４をゲート絶縁膜としたバックゲートトランジスタ３７が形成される。すなわち、バックゲートＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
この結果、図３に示すように、各Ｕ字ピラー３０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング３８が構成される。メモリストリング３８においては、両端部に選択トランジスタ３６が設けられ、中央部にバックゲートトランジスタ３７が設けられ、各選択トランジスタ３６とバックゲートトランジスタ３７との間に、電極膜１４の積層数と同数のメモリトランジスタ３５が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ３５は、Ｕ字シリコン部材３３毎にメモリストリング３８としてまとめられる。
そして、図４及び図５に示すように、装置１のメモリセル形成領域は、複数のブロック５０に分けられている。以下、ブロック５０と各導電部材との位置関係について説明する。
図４及び図５に示すように、メモリセル形成領域において設定された複数のブロック５０は、Ｙ方向に沿って配列されている。そして、装置１に設けられた導電部材のうち、Ｘ方向に延びる導電部材、すなわち、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧと、Ｚ方向に延びるＵ字ピラー３０は、ブロック５０毎に組分けされている。また、ＸＹ平面に沿って形成されているバックゲートＢＧは、ブロック５０毎に分割されており、相互に電気的に分離されている。一方、Ｙ方向に延びるビット線ＢＬは、全てのブロック５０を通過するように延びており、全てのブロック５０で共有されている。更にまた、シリコン基板１１におけるブロック５０間の領域には、素子分離膜５９が形成されている。
また、各ブロック５０に属する制御ゲート電極ＣＧは、更に２つのグループに組分けされている。すなわち、制御ゲート電極ＣＧは、ソース線ＳＬの直下域に配置され、上端部がソース線ＳＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図４、図５では「制御ゲート電極ＣＧｓ」と表記する）と、ソース線ＳＬの直下域から外れた領域に配置され、上端部がビット線ＢＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図４、図５では「制御ゲート電極ＣＧｂ」と表記する）とに分かれている。そして、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとはＹ方向に沿って交互に配列されており、制御ゲート電極ＣＧｓ同士は共通接続されており、制御ゲート電極ＣＧｂ同士も共通接続されている。また、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとは電気的に分離されている。
具体的には、図４及び図５に示すように、電極膜１４（図１参照）は、積層体ＭＬのＸ方向両端部においてはＹ方向に沿って分断されておらず、Ｙ方向に延びる切込が断続的に形成されている。これにより、各ブロック５０において、電極膜１４は相互に噛み合った１対の櫛状のパターンに分割されており、それぞれ、制御ゲート電極ＣＧｓ及び制御ゲート電極ＣＧｂとなっている。なお、図５においては、図を簡略化するために、制御ゲート電極ＣＧｓの櫛の歯は３本とし、制御ゲートＣＧｂの櫛の歯は２本としているが、本実施形態はこれに限定されず、櫛の歯の数はより多くてもよい。
そして、各ブロック５０のＹ方向における端部に配置されたシリコンピラー３１は、下端部が接続部材３２に接続されていない。このため、このシリコンピラー３１はメモリストリング３８を構成しておらず、データの記憶に寄与しないダミーのシリコンピラー３１ｄ（以下、「ダミーピラー」ともいう）となっている。ダミーピラー３１ｄの直下域には、バックゲートＢＧは設けられておらず、また、シリコン基板１１には素子分離膜５９が形成されている。
次に、上述の如く構成された本実施形態に係る不揮発性半導体記憶装置１の動作について説明する。
図６は、本実施形態に係る不揮発性半導体記憶装置１の動作において、各電極及び配線に印加する電位を示す図である。
以下の説明では、メモリトランジスタ３５はｎチャネル型の電界効果トランジスタであるものとする。また、メモリトランジスタ３５において、電荷蓄積層２６に電子が蓄積され、閾値が正にシフトした状態を値「０」とし、電荷蓄積層２６に電子が蓄積されておらず、閾値がシフトしていない状態を値「１」とする。更に、制御ゲート電極の層数は４であるものとし、データの書込及び読出の対象となるメモリトランジスタ３５（以下、「選択セル」という）は、上端部がビット線ＢＬに接続されたシリコンピラーにおける下から３段目のメモリトランジスタであるものとする。すなわち、下から３層目の制御ゲート電極ＣＧｂが選択セルのゲート電極となる。
（書込動作）
データの書込は、１ブロックずつ順番に、Ｘ方向に配列された複数個の選択セルに対して同時に行う。図１に示すように、これらの複数個の選択セルは、相互に異なるメモリストリング３８に属しているが、同一の制御ゲート電極ＣＧを共有している。また、これらの選択セルが属する複数本のメモリストリング３８は、相互に異なるビット線ＢＬに接続されているが、共通の選択ゲート電極ＳＧを貫いており、共通のソース線ＳＬに接続されている。
先ず、書込対象となるメモリトランジスタ３５（選択セル）が属するメモリストリング３８（以下、「選択ストリング」という）のＹ座標を選択する。具体的には、図６に示すように、選択ストリングの選択ゲート電極ＳＧｂに対して選択ゲート電位Ｖｓｇを印加し、選択ゲート電極ＳＧｓに対してオフ電位Ｖｏｆｆを印加する。また、非選択のメモリストリング３８の選択ゲート電極ＳＧｂ及びＳＧｓに対してオフ電位Ｖｏｆｆを印加する。オフ電位Ｖｏｆｆとは、そのゲート電極が構成するトランジスタがオフ状態となるような電位であり、例えば、基準電位Ｖｓｓである。基準電位Ｖｓｓは、例えば接地電位（０Ｖ）である。選択ゲート電位Ｖｓｇとは、その選択ゲート電極ＳＧが構成する選択トランジスタ３６の導通状態が、シリコンピラーの電位（ボディ電位）によって決定されるような電位であり、例えば、基準電位Ｖｓｓよりも高い電位である。更に、バックゲートＢＧの電位はオン電位Ｖｏｎとする。オン電位Ｖｏｎとは、そのゲート電極が構成するトランジスタがオン状態となるような電位であり、例えば、電源電位Ｖｄｄ（例えば、３．０Ｖ）である。
これにより、選択ストリングのビット線側の選択トランジスタ３６は、ビット線ＢＬの電位によってオン状態とオフ状態とが切り替わる状態となり、ソース線側の選択トランジスタ３６はオフ状態となる。また、非選択のメモリストリング３８の選択トランジスタ３６は全てオフ状態となる。更に、全てのメモリストリング３８のバックゲートトランジスタ３７がオン状態となる。
次に、ビット線ＢＬのうち、値「０」を書き込む選択セルが接続されたビット線ＢＬには基準電位Ｖｓｓ（例えば、０Ｖ）を印加し、値「１」を書き込む選択セルが接続されたビット線ＢＬには電源電位Ｖｄｄ（例えば、３．０Ｖ）を印加する。一方、全てのソース線ＳＬに電源電位Ｖｄｄを印加する。
この状態で、選択ストリングにおける選択セルの位置を選択する。具体的には、選択セルを構成する制御ゲート電極ＣＧ、例えば、下から３層目の制御ゲート電極ＣＧｂの電位を書込電位Ｖｐｇｍ（例えば、１８Ｖ）に昇圧させ、それ以外の制御ゲート電極ＣＧ、すなわち、３段目以外の制御ゲート電極ＣＧｂ及び全ての制御ゲート電極ＣＧｓの電位を中間電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。このとき、３層目の制御ゲート電極ＣＧｂ同士は互いに接続されているため、非選択のメモリストリングにおいても、３層目の制御ゲート電極ＣＧｂには書込電位Ｖｐｇｍが印加される。書込電位Ｖｐｇｍは、シリコンピラー３１からＯＮＯ膜２４の電荷蓄積層２６に対して電子を注入することができる十分に高い電位であり、基準電位Ｖｓｓ及び選択ゲート電位Ｖｓｇよりも高い電位である。すなわち、Ｖｓｓ＜Ｖｓｇ＜Ｖｐｇｍである。また、中間電位Ｖｐａｓｓは基準電位Ｖｓｓよりは高い電位であるが、書込電位Ｖｐｇｍよりは低い電位である。すなわち、Ｖｓｓ＜Ｖｐａｓｓ＜Ｖｐｇｍである。
これにより、値「０」を書き込む選択セルについては、ビット線ＢＬの電位が基準電位Ｖｓｓ（例えば、０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差が閾値を超え、この選択トランジスタ３６はオン状態となる。この結果、選択セルのボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近くなる。また、選択セルの制御ゲート電極ＣＧの電位は書込電位Ｖｐｇｍ（例えば、１８Ｖ）である。従って、選択セルにおけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は十分に大きくなり、この電位差によって高温の電子が生成され、シリコンピラー３１からトンネル層２７を介して電荷蓄積層２６に注入される。これにより、この選択セルに値「０」が書き込まれる。
一方、値「１」を書き込む選択セルについては、ビット線ＢＬの電位が正電位Ｖｄｄ（例えば、３．０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差は小さく、この選択トランジスタ３６はバックゲート効果によりオフ状態となる。これにより、シリコンピラー３１はフローティング状態となり、選択セルのボディ電位Ｖｂｏｄｙは、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）が印加された制御ゲート電極ＣＧとのカップリングにより、高い値に維持される。このため、選択セルにおける制御ゲート電極ＣＧ３の書込電位Ｖｐｇｍ（例えば、１８Ｖ）とボディ電位Ｖｂｏｄｙとの差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積層２６に電子は注入されない。この結果、この選択セルに値「１」が書き込まれる。
また、非選択のメモリストリング３８においては、両端部の選択トランジスタ３６が共にオフ状態となるため、シリコンピラー３１の電位はフローティング状態となる。この場合、シリコンピラー３１のボディ電位Ｖｂｏｄｙは、制御ゲート電極ＣＧに印加する電位及びその昇圧レートと、選択ゲート電極の電位とにより制御することができ、高い電位に維持することができる。この結果、メモリトランジスタ３５におけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積層２６には電子が注入されず、元の値が保持される。
このように、本実施形態においては、選択トランジスタの導通状態を制御して書き込む行（Ｙ座標）を選択し、Ｘ方向に配列されたメモリストリング３８の行単位で順番にデータを書き込む。このとき、制御ゲート電極の電位は、ブロック単位で制御される。このため、書込時のディスターブは、ブロック内のメモリストリングにデータを書き込むために必要な時間の合計量を考慮すればよいことになる。これにより、ブロックサイズを調整することにより、ディスターブ時間を制御することが可能となる。
（読出動作）
図６に示すように、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、選択ストリングの選択ゲート電極ＳＧｓ及びＳＧｂにオン電位Ｖｏｎ（例えば、３．０Ｖ）を印加して、選択トランジスタ３６をオン状態とする。一方、非選択のメモリストリング３８の選択ゲート電極ＳＧｓ及びＳＧｂにはオフ電位Ｖｏｆｆ（例えば、０Ｖ）を印加して、選択トランジスタ３６をオフ状態とする。
そして、選択セルの制御ゲート電極ＣＧ、すなわち、下から３層目の制御ゲート電極ＣＧｂに対して、選択セルの値によって導通状態が異なるような電位を印加する。この電位は、選択セルの値が「０」、すなわち、電荷蓄積層２６に電子が蓄積されていて閾値が正にシフトしている場合はボディに電流が流れず、選択セルの値が「１」、すなわち、電荷蓄積層２６に電子が蓄積されておらず閾値がシフトしていなければボディに電流が流れるような電位であり、例えば、基準電位Ｖｓｓ（例えば、０Ｖ）である。また、選択セル以外のメモリトランジスタ３５を構成する制御ゲート電極に対して、これらのメモリトランジスタ３５がその値によらずオン状態となるような読出電位Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。
この状態で、各ビット線ＢＬに電位Ｖｂｌ（例えば、０．７Ｖ）、各ソース線ＳＬに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。この結果、選択セルの値が「１」であれば選択ストリングに電流が流れ、選択セルの値が「０」であれば選択ストリングに電流が流れない。従って、ビット線ＢＬから選択ストリングを介してソース線ＳＬに流れる電流を検出するか、ビット線ＢＬの電位降下を検出することにより、選択セルの値を読み出すことができる。なお、非選択のメモリストリング３８については、選択トランジスタ３６がオフ状態であるため、メモリトランジスタ３５に記憶された値に拘わらず、電流は流れない。
（消去動作）
データの消去はブロック単位で行う。
図６に示すように、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、消去対象となるブロック（以下、「選択ブロック」ともいう）の全ての制御ゲート電極ＣＧに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。更に、ビット線ＢＬ及びソース線ＳＬの電位を消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）に昇圧する。更にまた、選択ゲート電極ＳＧｂ及びＳＧｓに消去電位Ｖｅｒａｓｅよりも低い選択ゲート電位Ｖｓｇを印加する。すなわち、Ｖｓｇ＜Ｖｅｒａｓｅとする。
これにより、ビット線ＢＬ及びソース線ＳＬの電位は消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）となり、選択ゲート電極ＳＧｂ及びＳＧｓの電位は選択ゲート電位Ｖｓｇとなるため、ビット線ＢＬと選択ゲート電極ＳＧｂとの電位差、及び、ソース線ＳＬと選択ゲート電極ＳＧｓとの電位差によるバンド間トンネリングによってホール電流が発生し、シリコンピラー３１の電位、すなわち、ボディ電位が昇圧する。一方、消去対象となるブロック（選択ブロック）の制御ゲート電極ＣＧには基準電位Ｖｓｓ（例えば、０Ｖ）が印加されているため、シリコンピラー３１と制御ゲート電極ＣＧとの間の電位差により、ホールがメモリトランジスタ３５の電荷蓄積層２６に注入され、電荷蓄積層２６内の電子が対消滅する。この結果、データが消去される。なお、ホール電流の注入によりボディ電位が上昇するため、電荷蓄積層２６に十分なホールを注入するためには、消去電位Ｖｅｒａｓｅと選択ゲート電位Ｖｓｇとの電位差を十分にとる必要がある。
一方、消去対象としないブロック（非選択のブロック）においては、選択ゲート電極ＳＧｂ及びＳＧｓの電位をビット線ＢＬ及びソース線ＳＬの電位に近い電位まで昇圧させて、ビット線ＢＬ又はソース線ＳＬに接続された拡散層と選択ゲート電極ＳＧｂ又はＳＧｓとの間の電界を弱め、ホール電流が発生しないようにする。又は、制御ゲート電極ＣＧの電位をシリコンピラー３１と同時に昇圧させて、シリコンピラー３１内のホールが電荷蓄積層２６に注入されないようにする。これにより、非選択のブロックにおいては、メモリトランジスタ３５に既に書き込まれている値がそのまま保持される。
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図７乃至図１５は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
なお、図７乃至図１５は、図２と同じ断面を示している。
先ず、図７に示すように、シリコン基板１１を用意する。このシリコン基板１１には、メモリセル形成領域が設定されており、メモリセル形成領域の周囲には周辺回路領域（図示せず）が設定されている。そして、シリコン基板１１の上層部分の所定の領域に、素子分離膜を形成する。このとき、後の工程でダミーピラー３１ｄ（図４参照）が形成される予定の領域にも、素子分離膜５９（図４参照）を形成する。次に、周辺回路領域において、高耐圧トランジスタのための厚膜ゲート絶縁膜と低耐圧トランジスタのための薄膜ゲート絶縁膜を作り分ける。このとき、メモリセル形成領域においても、シリコン基板１１上に絶縁膜１０を形成する。
次に、絶縁膜１０上に、導電膜としてのポリシリコン膜１２を例えば２００ｎｍの厚さに堆積させる。そして、メモリセル形成領域において、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１２の上面に形成された凹部である。
次に、図８に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３及びポリシリコン膜１２を例えばフォトリソグラフィ及びＲＩＥにより加工する。これにより、メモリセル形成領域においてポリシリコン膜１２をブロック５０（図４参照）毎に分断し、各ブロック５０にポリシリコン膜１２からなる平板状のバックゲートＢＧを形成すると共に、周辺回路領域においてポリシリコン膜１２からなるゲート電極を形成する。
その後、周辺回路領域において、シリコン酸化物からなるスペーサを形成し、イオン注入を行って拡散層を形成する。次に、周辺回路領域において、層間絶縁膜を堆積させ、平坦化し、上面がポリシリコン膜１２の上面と同じ高さになるようにリセスする。次に、犠牲膜５３をリセスして、ポリシリコン膜１２上から除去し、溝５２の内部のみに残留させる。
次に、図９に示すように、メモリセル形成領域において、バックゲートＢＧ（ポリシリコン膜１２）上に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１４とを、交互に堆積させ、積層体ＭＬを形成する。
次に、図１０に示すように、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２１を一括で形成する。このとき、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２１の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲材５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２１を到達させる。
次に、図１１に示すように、貫通ホール２１を介してウェットエッチングを行い、溝５２内の犠牲膜５３（図１０参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１により、１本の連続したＵ字孔２３が形成される。
次に、図１２に示すように、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を連続的に堆積させる。これにより、Ｕ字孔２３の内面上に、シリコン酸化膜からなるブロック層２５、シリコン窒化膜からなる電荷蓄積層２６、シリコン酸化膜からなるトンネル層２７がこの順に積層され、ＯＮＯ膜２４が形成される。
次に、全面にアモルファスシリコンを堆積させる。これにより、Ｕ字孔２３内にアモルファスシリコンが埋め込まれ、Ｕ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた１対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。その後、積層体ＭＬ上に堆積されたアモルファスシリコン、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を除去する。
次に、図１３に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は、接続部材３２に接続された２本のシリコンピラー３１の間の領域をつなぐようにＸ方向に延び、最下層の絶縁膜１５まで到達するように形成する。
このとき、図４及び図５に示すように、溝５４は、電極膜１４を相互に噛み合った１対の櫛状のパターンに分断するように形成する。すなわち、積層体ＭＬのＸ方向中央部においては、溝５４はＸ方向に延びるように形成する。これにより、電極膜１４を、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。このとき、Ｙ方向における接続部材３２間の領域の直上域には、溝５４を形成しない。これにより、各制御ゲート電極ＣＧは、Ｙ方向に沿って配列された２本のシリコンピラー３１によって貫通される。また、積層体ＭＬのＸ方向両端部においては、溝５４はＸ方向には延ばさずに、Ｙ方向に断続的に延びるように形成する。これにより、積層体ＭＬのＸ方向中央部においてＹ方向に沿って交互に配置された制御ゲート電極ＣＧｂ及びＣＧｓが、積層体ＭＬのＸ方向の各端部において、それぞれ共通接続される。
次に、図１４に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる導電膜１７を堆積し、エッチングしてメモリセル領域のみに残留させる。
次に、例えば、導電膜１７上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁膜（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁膜によって埋め込まれる。
その後、導電膜１７上に絶縁膜１８を形成する。そして、絶縁膜１８、導電膜１７及び絶縁膜１６を貫通し、積層体ＭＬ内の貫通ホール２１の上端に到達するように、貫通ホール５１を形成する。
次に、図１５に示すように、全面に絶縁膜を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁膜をエッチバックして、貫通ホール５１内にのみ残留させる。これにより、貫通ホール５１の内面上にゲート絶縁膜２８が形成されると共に、アモルファスシリコンが埋め込まれる。次に、温度が例えば６００℃の熱処理を行い、貫通ホール５１内のアモルファスシリコンを結晶化させてポリシリコンとする。そして、このポリシリコンに対して、ヒ素（Ａｓ）を例えば加速電圧を４０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２としてイオン注入し、ドレイン拡散層（図示せず）を形成する。これにより、貫通ホール５１内にシリコンピラー３４が形成される。シリコンピラー３４はシリコンピラー３１に接続される。
次に、絶縁膜１８及び導電膜１７に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３４間の領域に、Ｘ方向に延びる溝５５を形成する。これにより、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。
次に、図２に示すように、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３４のドレイン拡散層に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁膜（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３４のドレイン拡散層に接続される。これにより、不揮発性半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、Ｕ字シリコン部材３３が、Ｕ字孔２３の内部にポリシリコンを埋め込むことにより、一体的に切れ目なく形成されている。このため、例えば特許文献１に記載された積層型記憶装置とは異なり、貫通ホール２１の下部においてシリコン同士のコンタクトをとる必要がない。従って、先に形成されたシリコン部材の表面から自然酸化膜等を除去するためにフッ酸処理等の前処理を行う必要がなく、この前処理によって電荷蓄積層が損傷を受けることがない。この結果、メモリトランジスタの特性が良好な不揮発性半導体記憶装置を実現することができる。
また、本実施形態によれば、特許文献１に記載された積層型記憶装置とは異なり、ソース線をシリコン基板中に形成された拡散層ではなく、積層体ＭＬの上方に配置された金属配線として形成することができる。これにより、ソース線の抵抗を低減することができ、データの読み出しが容易になる。また、ソース線を拡散層によって形成することにより、この拡散層に含まれる不純物が気相中に脱離してシリコンピラーの堆積中に再付着し、シリコンピラーの不純物濃度を増加させてしまうことがない。このため、シリコンピラーの不純物濃度の増加によりトランジスタのカットオフ特性が低下することがない。更に、ソース線を積層体ＭＬ上に配置することにより、ソース線に接続するためのビアを浅くすることができ、ビアの作製が容易になる。また、これにより、ビアを細くすることができるため、シリコンピラー毎に複数本のソース線を形成することができる。
更に、本実施形態によれば、メモリストリングをＵ字形に形成して積層体ＭＬの上方にソース線を配置することにより、ソース線側の選択ゲート電極ＳＧｓも積層体ＭＬの上方に配置することができる。これにより、上層配線を選択ゲート電極ＳＧｓに接続するためのビアが短くてすみ、アスペクト比を低く抑えたまま細くすることができる。この結果、ソース線側の選択ゲート電極ＳＧｓをビット線側の選択ゲート電極ＳＧｂと同様にシリコンピラー毎に分断することができ、相互に独立して駆動することができる。これにより、装置１の動作の自由度が向上する。例えば、読出動作時において、全てのメモリストリングではなく、選択ストリングのシリコンピラーのみをソース線ＳＬに接続することができ、これにより、読出時のディスターブ時間を短縮することができる。
更にまた、本実施形態によれば、各制御ゲート電極ＣＧが、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。これにより、各メモリストリング３８に属するメモリトランジスタ３５に対して相互に独立してデータを記憶させることを可能としつつ、Ｙ方向における制御ゲート電極ＣＧの幅をシリコンピラー３１の配列周期よりも大きくすることができる。この結果、図１３に示す工程において積層体ＭＬに溝５４を形成する際に、２本のシリコンピラー３１毎に１本の溝５４を形成すればよいことになる。これにより、積層体ＭＬにおける溝５４によって分断された各部分の幅を広くすることができる。この結果、図１３に示す工程において、この部分が倒壊することを防止できる。
以下、この効果について、比較例を参照してより具体的に説明する。
図１６（ａ）及び（ｂ）は、図１３に示す工程において分断された積層体の各部分を例示する工程断面図であり、（ａ）は比較例を示し、（ｂ）は本実施形態を示す。
図１６（ａ）に示すように、本実施形態の比較例に係る装置１０１においては、Ｙ方向に沿って配列されたシリコンピラー３１間の領域の全てに溝５４を形成している。この場合、Ｘ方向に配列されたシリコンピラー３１からなる列毎に制御ゲート電極を形成することができるため、各メモリストリング３８に属する全てのメモリトランジスタを独立して制御することができるものの、溝５４によって分断された積層体ＭＬの各部分５８において、Ｙ方向における幅が極めて狭くなってしまう。このため、工程の途中で部分５８が倒壊し、隣り合う部分５８内に形成された制御ゲート電極ＣＧ同士が接触してしまう可能性がある。
これに対して、図１６（ｂ）に示すように、本実施形態にかかる装置１によれば、Ｙ方向に沿って配列されたシリコンピラー３１間の領域のうち、１つおきの領域に溝５４を形成している。これにより、残りの１つおきの領域には溝５４が形成されないため、溝５４によって分断された部分５８の幅を広くすることができる。一例では、制御ゲート電極ＣＧの積層数を２４とした場合、ＹＺ平面における部分５８のアスペクト比は、比較例においては１３．７であるのに対して、本実施形態においては５．６とすることができ、半分以下にすることができる。これにより、部分５８の倒壊の可能性を大幅に低減することができる。また、接続部材３２によって相互に接続された２本のシリコンピラー３１の間に溝５４を形成することにより、これらのシリコンピラー３１に、相互に異なる制御ゲート電極ＣＧを貫かせることができる。これにより、各メモリストリング３８に属する全てのメモリトランジスタの制御ゲート電極を相互に異ならせることができ、これらのメモリトランジスタを独立して制御することができる。
また、図５に示すように、本実施形態においては、装置１を複数のブロック５０に分けており、制御ゲート電極ＣＧをブロック間で電気的に分離している。これにより、制御ゲート電極に対してブロック毎に独立した電位を印加することができ、ブロック単位でデータの書込及び消去が可能となる。そして、本実施形態においては、ブロック５０におけるＹ方向の端部にダミーのシリコンピラー（ダミーピラー）３１ｄを設けている。これにより、ブロック５０の端部においても、貫通ホール２１を周期性を維持したまま形成することができ、貫通ホール２１を形成するためのリソグラフィーを容易にすることができる。
なお、ダミーピラーを設けることにより、チップ面積はある程度増加するが、上述の如く、ダミーピラーをブロックの端部にのみ配置することにより、面積の増大を抑制することができる。一例では、制御ゲート電極ＣＧの積層数を２４とした場合、ダミーピラーを設けることによる面積の増大を７．６９％に抑えることができる。
更に、各ブロック内では、Ｘ方向に配列された複数のメモリトランジスタで制御ゲート電極を共有し、且つ、制御ゲート電極同士を共通接続することにより、各段の制御ゲート電極を２つの制御ゲート電極ＣＧｓ及びＣＧｂにまとめている。これにより、制御ゲート電極を駆動するためのドライバ回路を共有化することができる。この結果、単位面積当たりのビット数が増加しても、それに比例してドライバ回路の数を増加させる必要はなく、ドライバ回路の増設による面積の増大を抑えることができる。
次に、本発明の第２の実施形態について説明する。
図１７は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図１８は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
なお、図１７及び図１８においては、図を見易くするために、シリコン基板及び導電部分のみを示し、絶縁部分は図示を省略している。特に、図１８においては、シリコン基板、バックゲート、制御ゲート電極及びＵ字シリコン部材のみを示している。
図１７及び図１８に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、隣り合う２つのブロック５０間に、制御ゲート電極ＣＧｓ及び制御ゲート電極ＣＧｂのいずれにも接続されていないダミーの制御ゲート電極ＣＧｄが配置されている。ダミーの制御ゲート電極ＣＧｄ（以下、「ダミーゲート電極」ともいう）の形状はＸ方向に延びるライン状であり、電気的には例えばフローティング状態となっている。
各ブロック５０に属する制御ゲート電極ＣＧｓのＸ方向に延びる部分（櫛の歯の部分）と、各ブロック５０に属する制御ゲート電極ＣＧｂのＸ方向に延びる部分と、ブロック５０間に配置されたダミーゲート電極ＣＧｄとは、Ｙ方向に沿って等間隔で配列されており、ブロック５０間の領域及びその周辺においては、Ｙ方向に沿って、制御ゲート電極ＣＧｂ、ダミーゲート電極ＣＧｄ、制御ゲート電極ＣＧｂの順に配列されている。
また、ダミーゲート電極ＣＧｄも、制御ゲート電極ＣＧｓ及びＣＧｂと同様に、Ｘ方向に沿って２列に配列されたシリコンピラー３１によって貫かれている。そして、ダミーゲート電極ＣＧｄを貫くシリコンピラー３１は、その直上域に配置されたソース線ＳＬに接続されている。また、このシリコンピラー３１は、このダミーゲート電極ＣＧｄの隣に配置された制御ゲート電極ＣＧｂを貫くシリコンピラー３１に接続部材３２によって接続され、１本のＵ字ピラー３０ｄを構成している。このＵ字ピラー３０ｄは、データの記憶に寄与しないダミーのＵ字ピラーである。
更に、バックゲートＢＧはブロック５０の直下域及びブロック５０間の領域に設けられている。すなわち、バックゲートＢＧは、通常のＵ字ピラー３０及びダミーのＵ字ピラー３０ｄの直下域には設けられているが、ダミーのシリコンピラー３１ｄの直下域には設けられていない。また、シリコン基板１１におけるブロック５０間の領域には、素子分離膜５９が形成されている。本実施形態における上記以外の構成、動作及び製造方法は、前述の第１の実施形態と同様である。
次に、本実施形態の効果について説明する。
本実施形態によれば、ブロック５０間の境界部分においても、ビットラインＢＬをシリコンピラー３４に接続するためのビットプラグＢＰの配列の周期性を一定に保つことができる。すなわち、Ｙ方向に沿って、２本のビットプラグＢＰと２本のソースプラグＳＰを交互に配列する配列パターンを、ブロック５０の内部においてもブロック５０間の領域においても連続的に実現することができる。これにより、ビットプラグＢＰを形成するためのリソグラフィのマージンを確保することが容易になる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、ダミーゲート電極ＣＧｄをフローティング状態とする例を示したが、ダミーゲート電極ＣＧｄを制御ゲート電極ＣＧｓ及びＣＧｂから独立して駆動してもよい。これにより、Ｕ字ピラー３０ｄにもデータを記憶させることが可能となる。
次に、本実施形態の変形例について説明する。
図１９は、本変形例に係る不揮発性半導体記憶装置を例示する断面図であり、
図２０は、本変形例に係る不揮発性半導体記憶装置を例示する平面図である。
なお、図１９及び図２０においては、図を見易くするために、シリコン基板及び導電部分のみを示し、絶縁部分は図示を省略している。特に、図２０においては、シリコン基板、バックゲート、制御ゲート電極及びＵ字シリコン部材のみを示している。
図１９及び図２０に示すように、本変形例に係る不揮発性半導体記憶装置２ａにおいては、前述の第２の実施形態に係る不揮発性半導体記憶装置２（図１７及び図１８参照）と比較して、ブロック５０内の制御ゲート電極の配置が異なっている。すなわち、本変形例では、ブロック５０間の領域及びその周辺において、Ｙ方向に沿って、制御ゲート電極ＣＧｂ、ダミーゲート電極ＣＧｄ、制御ゲート電極ＣＧｓの順に配列されている。本変形例における上記以外の構成、動作、製造方法及び効果は、前述の第２の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図２１は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図２２は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
なお、図２１及び図２２においては、図を見易くするために、シリコン基板及び導電部分のみを示し、絶縁部分は図示を省略している。特に、図２２においては、シリコン基板、バックゲート、制御ゲート電極及びＵ字シリコン部材のみを示している。
図２１及び図２２に示すように、本実施形態に係る不揮発性半導体記憶装置３においては、前述の第２の実施形態の変形例に係る不揮発性半導体記憶装置２ａ（図１９及び図２０参照）と比較して、ダミーゲート電極ＣＧｄが細く、このダミーゲート電極ＣＧｄを貫くシリコンピラー３１は、Ｘ方向に沿って１列に配列されている。そして、ブロック５０間の領域及びその周辺においては、Ｙ方向に沿って、制御ゲート電極ＣＧｓ、ダミーゲート電極ＣＧｄ、制御ゲート電極ＣＧｂがこの順に配列されている。
ダミーゲート電極ＣＧｄを貫く１本のシリコンピラー３１と、このダミーゲート電極ＣＧｄのＹ方向片側に配置された１本の制御ゲート電極ＣＧｓを貫く２本のシリコンピラー３１の直上域には、他のソース線ＳＬよりも幅が広いソース線ＳＬｗが設けられており、これらの３本のシリコンピラー３１の上端部は、このソース線ＳＬｗに共通接続されている。すなわち、ソース線ＳＬｗには３列のシリコンピラー３１が接続されている。
また、ダミーゲート電極ＣＧｄを貫く１本のシリコンピラー３１と、そのＹ方向両側に配置された２本のシリコンピラー３１の直下域には、他の接続部材３２よりもＹ方向の長さが長い接続部材３２ｗが設けられている。そして、これらの３本のシリコンピラー３１の下端部は、この接続部材３２ｗに共通接続されている。すなわち、接続部材３２ｗには３列のシリコンピラー３１が接続されている。
そして、ダミーゲート電極ＣＧｄは、制御ゲート電極ＣＧｓ及びＣＧｂから絶縁されており、例えばフローティング状態となっている。このため、ダミーゲート電極ＣＧｄを貫くシリコンピラー３１ｄは、ソース線ＳＬｗと接続部材３２ｗとの間に接続されているものの、データの記憶には寄与せず、ダミーピラーとなっている。また、ダミーゲート電極ＣＧｄを貫くシリコンピラー３１のＹ方向両側に配置された２本のシリコンピラー３１は、接続部材３２ｗを介して相互に接続されている。本実施形態における上記以外の構成、動作及び製造方法は、前述の第２の実施形態の変形例と同様である。
次に、本実施形態の効果について説明する。
本実施形態によれば、前述の第２の実施形態及びその変形例と比較して、ブロック５０間の領域に配置されたダミーピラーが１列になるため、チップ面積を低減することができる。なお、分断された積層体ＭＬにおけるダミーゲート電極ＣＧｄを含む部分の幅は細くなるため、この部分だけは倒壊する可能性が増すが、他の部分の幅はシリコンピラー２列分の太さがあり、倒壊する可能性は低い。そして、ダミーゲートＣＧｄを含む部分の数は、制御ゲートＣＧｓ又は制御ゲートＣＧｂを含む部分の数よりも少ない。このため、装置３全体としては、分断された部分の倒壊により不具合が発生する可能性はそれほど増加しない。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、周辺回路についての説明は省略したが、実際の不揮発性半導体記憶装置にはメモリトランジスタ等を駆動するための各種の回路が設けられている。また、前述の各実施形態においては、エッチングストッパ膜、拡散防止膜等のプロセス膜については説明を省略したが、プロセス上の必要に応じてこれらのプロセス膜を適宜形成することができる。更に、前述の各工程の間に、適宜、平坦化工程及び洗浄工程等を設けることができる。
１、２、２ａ、３、１０１ 不揮発性半導体記憶装置、１０ 絶縁膜、１１ シリコン基板、１２ ポリシリコン膜、１５、１６、１８、１９、２０ 絶縁膜、１４ 電極膜、１７、導電膜、２１ 貫通ホール、２２ 連通孔、２３ Ｕ字孔、２４ ＯＮＯ膜、２５ ブロック層、２６ 電荷蓄積層、２７ トンネル層、２８ ゲート絶縁膜、３０、３０ｄ Ｕ字ピラー、３１、３１ｄ シリコンピラー、３２、３２ｗ 接続部材、３３ Ｕ字シリコン部材、３４ シリコンピラー、３５ メモリトランジスタ、３６ 選択トランジスタ、３７ バックゲートトランジスタ、３８ メモリストリング、５０ ブロック、５１ 貫通ホール、５２、５４、５５ 溝、５３ 犠牲膜、５８ 部分、５９ 素子分離膜、ＢＧ バックゲート、ＢＬ ビット線、ＢＰ ビットプラグ、ＣＧ、ＣＧｂ、ＣＧｓ 制御ゲート電極、ＭＬ 積層体、ＳＧ、ＳＧｂ、ＳＧｓ 選択ゲート電極、ＳＬ、ＳＬｗ ソース線、ＳＰ ソースプラグ

Claims (5)

  1. それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて第１方向に延びる複数本の制御ゲート電極となっている積層体と、
    前記積層体上に設けられ、前記第１方向に延びる複数本の選択ゲート電極と、
    前記積層体の積層方向に延び、前記第１方向及び前記第１方向に対して交差する第２方向に沿ってマトリクス状に配列され、前記制御ゲート電極及び前記選択ゲート電極を貫く複数本の半導体ピラーと、
    前記第１方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
    前記第２方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
    上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
    前記制御ゲート電極と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
    を備え、
    少なくとも一部の前記制御ゲート電極は、それぞれ前記第２方向において隣り合う２本の前記半導体ピラーによって貫かれており、前記接続部材によって相互に接続された２本の前記半導体ピラーは、相互に異なる前記制御ゲート電極を貫いていることを特徴とする不揮発性半導体記憶装置。
  2. 前記制御ゲート電極は、前記第２方向に沿って設定された複数のブロックに組分けされており、
    各ブロックに属する前記制御ゲート電極は、更に２つのグループに組分けされており、
    各ブロック内において、一方のグループに属する前記制御ゲート電極と他方のグループに属する前記制御ゲート電極とは、前記第２方向に沿って交互に配列されており、
    各グループに属する前記制御ゲート電極は、グループ毎に共通接続されており、
    各前記ブロックの前記第２方向における端部に配置された前記半導体ピラーは、下端部が前記接続部材に接続されていないことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 隣り合う２つの前記ブロック間には、前記２つのブロックのそれぞれにおける前記一方のグループに属する前記制御ゲート電極及び前記他方のグループに属する前記制御ゲート電極のいずれにも接続されていない前記制御ゲート電極が配置されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記いずれにも接続されていない制御ゲート電極は、前記第１方向に沿って配列された１列のダミーの半導体ピラーによって貫かれており、
    前記ダミーの半導体ピラーとその両側に配置された２本の前記半導体ピラーは同一の前記接続部材に接続されており、
    前記２本の半導体ピラーのうちの一方は前記ソース線に接続されており、他方は前記ビット線に接続されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 基板上に導電膜を形成する工程と、
    前記導電膜の上面に第１方向及び前記第１方向に対して交差する第２方向に沿ってマトリクス状に配列された複数個の凹部を形成する工程と、
    前記凹部内に犠牲材を埋め込む工程と、
    前記導電膜上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、
    前記積層体に前記積層体の積層方向に延びる貫通ホールを前記第１方向及び前記第２方向に沿ってマトリクス状に形成し、各前記犠牲材にそれぞれ前記第２方向において隣り合う２本の前記貫通ホールを到達させる工程と、
    前記貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、
    前記貫通ホール及び前記凹部の内面上に電荷蓄積層を形成する工程と、
    前記貫通ホール及び前記凹部の内部に半導体材料を埋め込んで、前記凹部内に接続部材を形成すると共に前記貫通ホール内に半導体ピラーを形成する工程と、
    前記積層体に、前記接続部材によって相互に接続された２本の前記半導体ピラーの間の領域をつなぐように前記第１方向に延びる溝を形成し、前記電極膜を、前記第２方向に沿って配列された２本の前記半導体ピラーによって貫通され前記第１方向に延びる複数本の制御ゲート電極に分断する工程と、
    前記積層体上に他の導電膜を形成する工程と、
    前記他の導電膜における前記貫通ホールの直上域に他の貫通ホールを形成する工程と、
    前記他の貫通ホールの内面上にゲート絶縁膜を形成する工程と、
    前記他の貫通ホールの内部に半導体材料を埋め込んで、前記半導体ピラーに接続される他の半導体ピラーを形成する工程と、
    前記他の導電膜を分断して前記第１方向に延びる複数本の選択ゲート電極を形成する工程と、
    前記第１方向に延び、一部の前記他の半導体ピラーの上端部に接続される複数本のソース線を形成する工程と、
    前記第２方向に延び、残りの前記他の半導体ピラーの上端部に接続される複数本のビット線を形成する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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