KR101054532B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101054532B1
KR101054532B1 KR1020100013281A KR20100013281A KR101054532B1 KR 101054532 B1 KR101054532 B1 KR 101054532B1 KR 1020100013281 A KR1020100013281 A KR 1020100013281A KR 20100013281 A KR20100013281 A KR 20100013281A KR 101054532 B1 KR101054532 B1 KR 101054532B1
Authority
KR
South Korea
Prior art keywords
control gate
gate electrode
semiconductor
filler
memory device
Prior art date
Application number
KR1020100013281A
Other languages
English (en)
Other versions
KR20100093490A (ko
Inventor
료따 가쯔마따
마사루 기또
마사루 기도
히로야스 다나까
메구미 이시두끼
요스께 고모리
요시아끼 후꾸즈미
히데아끼 아오찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20100093490A publication Critical patent/KR20100093490A/ko
Application granted granted Critical
Publication of KR101054532B1 publication Critical patent/KR101054532B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

불휘발성 반도체 기억 장치에 있어서, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 상기 전극막이 분단되어 제1 방향으로 연장되는 복수개의 제어 게이트 전극으로 되어 있는 적층체와, 상기 적층체의 적층 방향으로 연장되어 상기 제1 방향 및 상기 제1 방향에 대하여 교차하는 제2 방향을 따라 매트릭스 형상으로 배열되어, 상기 제어 게이트 전극을 관통하는 복수개의 반도체 필러와, 상단부가 소스선에 접속된 1개의 상기 반도체 필러의 하단부와 상단부가 비트선에 접속된 다른 1개의 상기 반도체 필러의 하단부를 서로 접속하는 접속 부재가 형성되어 있다. 그리고, 적어도 일부의 상기 제어 게이트 전극은, 각각 상기 제2 방향에 있어서 인접하는 2개의 상기 반도체 필러에 의해 관통되어 있고, 상기 접속 부재에 의해 서로 접속된 2개의 상기 반도체 필러는 서로 다른 상기 제어 게이트 전극을 관통하고 있다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원>
본 출원은 2009년 2월 16일 출원된 일본 특허 출원 번호 제2009-32988호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 복수의 절연막 및 전극막이 교대로 적층된 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터 플래시 메모리 등의 반도체 기억 장치는 실리콘 기판의 표면에 메모리 셀을 2차원적으로 집적시킴으로써 제작되어 왔다. 이러한 반도체 기억 장치의 비트 단가를 저감하여 대용량화를 도모하기 위해서는 메모리 셀의 고집적화가 필요하나, 최근 그 고집적화도 비용적, 기술적으로 곤란해지고 있다.
고집적화의 한계를 극복하는 기술로서, 메모리 셀을 적층하여 3차원적으로 집적시키는 방법이 있다. 단, 단순하게 1층씩 적층하여 가공해 가는 방법으로는 적층 수의 증가에 수반하여 공정수가 증가되어 비용이 증가된다. 특히, 트랜지스터 구조를 패터닝하기 위한 리소그래피 공정의 증가가 비용 증가의 주된 요인이 된다. 이로 인해, 적층화에 의한 1비트당 칩 면적의 저감은 칩 평면에 있어서의 미세화된 것만큼 비트 단가의 저감으로 연결되지 않아, 대용량화의 방법으로서는 문제가 있다.
이 문제를 감안하여 본 발명자들은 일괄 가공형 3차원 적층 메모리를 제안하였다(예를 들어, 일본 특허 공개 제2007-266143호 공보 참조). 이 기술에 있어서는, 실리콘 기판 위에 상하 방향으로 연장되는 실리콘 필러를 채널로 한 선택 트랜지스터를 형성하고, 그 위에 전극막과 절연막을 교대로 적층시켜 적층체를 형성한 후, 이 적층체에 관통 홀을 일괄 가공하여 형성한다. 그리고, 관통 홀의 측면 위에 전하 축적층을 형성하고, 관통 홀의 내부에 선택 트랜지스터의 실리콘 필러에 접속되도록 새롭게 실리콘 필러를 매설한다. 이에 의해, 각 전극막과 실리콘 필러의 교차 부분에 메모리 트랜지스터가 형성된다. 그리고, 그 위에 선택 트랜지스터를 더 형성한다.
이 일괄 가공형 3차원 적층 메모리에 있어서는, 각 전극막 및 각 실리콘 필러의 전위를 제어함으로써 실리콘 필러로부터 전하 축적층에 대하여 전하를 출납하고, 정보를 기억시킬 수 있다. 이 기술에 따르면, 적층체를 일괄 가공하여 관통 홀을 형성하고 있기 때문에, 전극막의 적층 수가 증가해도 리소그래피 공정의 횟수는 증가하지 않아, 비용의 증가를 억제할 수 있다.
그러나, 이와 같은 일괄 가공형 3차원 적층 메모리를 제작하기 위해서는, 적층체에 형성된 관통 홀의 내부에 실리콘 필러를 매설할 때에 선택 트랜지스터의 채널을 구성하는 실리콘 필러와 새롭게 매설되는 실리콘 필러 사이의 전기적인 콘택트를 양호하게 하기 위해, 관통 홀의 저면 위로부터 자연 산화막 등의 실리콘 산화물을 제거할 필요가 있다. 통상은, 관통 홀 내에 실리콘 필러를 매설하기 전에 불산계의 약액을 사용한 전처리를 행한다. 그러나, 이 전처리에 의해 전하 축적층이 손상을 받아 메모리 트랜지스터의 특성이 열화되어 버린다.
본 발명의 일 형태에 따르면, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 상기 전극막이 분단되어 제1 방향으로 연장되는 복수개의 제어 게이트 전극으로 되어 있는 적층체와, 상기 적층체 위에 형성되고, 상기 제1 방향으로 연장되는 복수개의 선택 게이트 전극과, 상기 적층체의 적층 방향으로 연장되어 상기 제1 방향 및 상기 제1 방향에 대하여 교차하는 제2 방향을 따라 매트릭스 형상으로 배열되어, 상기 제어 게이트 전극 및 상기 선택 게이트 전극을 관통하는 복수개의 반도체 필러와, 상기 제1 방향으로 연장되어 일부의 상기 반도체 필러의 상단부에 접속된 복수개의 소스선과, 상기 제2 방향으로 연장되어 나머지의 상기 반도체 필러의 상단부에 접속된 복수개의 비트선과, 상단부가 상기 소스선에 접속된 1개의 상기 반도체 필러의 하단부와 상단부가 상기 비트선에 접속된 다른 1개의 상기 반도체 필러의 하단부를 서로 접속하는 접속 부재와, 상기 제어 게이트 전극과 상기 반도체 필러 사이에 형성된 전하 축적층과, 상기 선택 게이트 전극과 상기 반도체 필러 사이에 형성된 게이트 절연막을 구비하고, 적어도 일부의 상기 제어 게이트 전극은 각각 상기 제2 방향에 있어서 인접하는 2개의 상기 반도체 필러에 의해 관통되어 있고, 상기 접속 부재에 의해 서로 접속된 2개의 상기 반도체 필러는, 서로 다른 상기 제어 게이트 전극을 관통하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 일 형태에 따르면, 기판 위에 도전막을 형성하는 공정과, 상기 도전막의 상면에 제1 방향 및 상기 제1 방향에 대하여 교차하는 제2 방향을 따라 매트릭스 형상으로 배열된 복수개의 오목부를 형성하는 공정과, 상기 오목부 내에 희생재를 매립하는 공정과, 상기 도전막 위에 각각 복수의 절연막 및 전극막을 교대로 적층하여 적층체를 형성하는 공정과, 상기 적층체에 상기 적층체의 적층 방향으로 연장되는 관통 홀을 상기 제1 방향 및 상기 제2 방향을 따라 매트릭스 형상으로 형성하고, 각 상기 희생재에 각각 상기 제2 방향에 있어서 인접하는 2개의 상기 관통 홀을 도달시키는 공정과, 상기 관통 홀을 통하여 에칭을 행하여 상기 희생재를 제거하는 공정과, 상기 관통 홀 및 상기 오목부의 내면 위에 전하 축적층을 형성하는 공정과, 상기 관통 홀 및 상기 오목부의 내부에 반도체 재료를 매립하여, 상기 오목부 내에 접속 부재를 형성함과 함께 상기 관통 홀 내에 반도체 필러를 형성하는 공정과, 상기 적층체에, 상기 접속 부재에 의해 서로 접속된 2개의 상기 반도체 필러의 사이의 영역을 연결하도록 상기 제1 방향으로 연장되는 홈을 형성하고, 상기 전극막을 상기 제2 방향을 따라 배열된 2개의 상기 반도체 필러에 의해 관통되어 상기 제1 방향으로 연장되는 복수개의 제어 게이트 전극으로 분단하는 공정과, 상기 적층체 위에 다른 도전막을 형성하는 공정과, 상기 다른 도전막에 있어서의 상기 관통 홀의 바로 위 영역에 다른 관통 홀을 형성하는 공정과, 상기 다른 관통 홀의 내면 위에 게이트 절연막을 형성하는 공정과, 상기 다른 관통 홀의 내부에 반도체 재료를 매립하여 상기 반도체 필러에 접속되는 다른 반도체 필러를 형성하는 공정과, 상기 다른 도전막을 분단하여 상기 제1 방향으로 연장되는 복수개의 선택 게이트 전극을 형성하는 공정과, 상기 제1 방향으로 연장되어 일부의 상기 다른 반도체 필러의 상단부에 접속되는 복수개의 소스선을 형성하는 공정과, 상기 제2 방향으로 연장되고, 나머지의 상기 다른 반도체 필러의 상단부에 접속되는 복수개의 비트선을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 사시도.
도 2는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 3은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 회로도.
도 4는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 다른 단면도.
도 5는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도.
도 6은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 동작에 있어서, 각 전극 및 배선에 인가하는 전위를 도시하는 도면.
도 7은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 8은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 9는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 10은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 11은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 12는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 13은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 14는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 15는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 16의 (a) 및 (b)는 도 13에 도시된 공정에 있어서 분단된 적층체의 각 부분을 예시하는 공정 단면도이며, (a)는 비교예를 나타내고, (b)는 제1 실시 형태를 나타내는 도면.
도 17은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 18은 제2 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도.
도 19는 제2 실시 형태의 변형예에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 20은 제2 실시 형태의 변형예에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도.
도 21은 본 발명의 제3 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 22는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
우선, 본 발명의 제1 실시 형태에 대하여 설명한다.
도 1은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 사시도이고, 도 2는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 3은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 회로도이고, 도 4는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 다른 단면도이며, 도 5는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도이다.
또한, 도 4에 있어서는, 제어 게이트 전극이 24층 형성되어 있는 예를 도시하고 있지만, 도 1 내지 도 3에 있어서는 도면을 보기 쉽게 하기 위해 4층의 제어 게이트 전극만을 도시하고 있다. 또한, 도 1, 도 4 및 도 5에 있어서는 도면을 보기 쉽게 하기 위해 실리콘 기판 및 도전 부분만을 나타내고, 절연 부분은 도시를 생략하고 있다. 특히, 도 5에 있어서는 실리콘 기판, 백 게이트, 제어 게이트 전극 및 U자 실리콘 부재만을 도시하고 있다. 또한 도 3은 제어 게이트 전극을 공유하는 1쌍의 메모리 스트링을 도시하고 있다.
본 실시 형태에 관한 불휘발성 반도체 기억 장치의 특징은 실리콘 필러와 제어 게이트 전극의 교차 부분에 메모리 트랜지스터가 형성된 일괄 가공형의 3차원 적층형 기억 장치에 있어서, 1쌍의 실리콘 필러에 의해 U자 필러가 구성되어 있고, 각 제어 게이트 전극에는 실리콘 필러를 2열씩 관통하고 있고, U자 필러를 구성하는 1쌍의 실리콘 필러는 서로 다른 제어 게이트 전극을 관통하고 있고, 또한 메모리 셀 형성 영역이 복수의 블록으로 분리되어 있기 때문에 블록 단부 및 블록 사이에 있어서 적당한 종단부 처리가 이루어지고 있는 것이다. 이하, 이 불휘발성 반도체 기억 장치의 구성을 상세하게 설명한다.
도 1 및 도 2에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)(이하, 단순히 「장치(1)」라고도 한다)에 있어서는, 실리콘 기판(11)이 형성되어 있다. 실리콘 기판(11)에는 메모리 셀이 형성되는 메모리 셀 형성 영역과, 주변 회로가 형성되는 주변 회로 영역(도시하지 않음)이 설정되어 있다. 주변 회로 영역은 메모리 셀 형성 영역의 주위에 배치되어 있다.
메모리 셀 형성 영역에 있어서는, 실리콘 기판(11) 위에 절연막(10)이 형성되어 있고, 그 위에 도전막, 예를 들어 폴리실리콘막(12)이 형성되어 있고, 이것이 백 게이트(BG)로 되어 있다. 백 게이트(BG) 위에는 각각 복수의 전극막(14)과 절연막(15)이 교대로 적층되어 있다. 그리고, 각각 복수의 전극막(14) 및 절연막(15)에 의해 적층체(ML)가 구성되어 있다.
이하, 본 명세서에 있어서는 설명의 편의상, XYZ 직교 좌표계를 도입한다.
이 좌표계에 있어서는, 실리콘 기판(11)의 상면에 평행한 방향이며 서로 직교하는 2방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향, 즉 각 층의 적층 방향을 Z 방향으로 한다.
전극막(14)은, 예를 들어 폴리실리콘으로 형성되어 있다. 적층체(ML)에 있어서의 X 방향 중앙부에 있어서는 전극막(14)은 Y 방향을 따라 분단되고, X 방향으로 연장되는 복수개의 제어 게이트 전극(CG)으로 되어 있다. 상방, 즉 Z 방향으로부터 보아 각 층의 전극막(14)은 동일한 패턴으로 패터닝되어 있다. 또한, 후술하는 바와 같이, 적층체(ML)에 있어서의 X 방향 양단부에 있어서는 전극막(14)은 Y 방향을 따라서는 분단되어 있지 않고, 1쌍의 빗 형상을 이루고 있다. 한편, 절연막(15)은 예를 들어 실리콘 산화물(SiO2)로 이루어지고, 전극막(14)끼리를 절연하는 층간 절연막으로서 기능한다.
적층체(ML) 위에는 절연막(16), 도전막(17) 및 절연막(18)이 이 순서대로 성막되어 있다. 도전막(17)은 예를 들어 폴리실리콘으로 이루어지고, Y 방향을 따라 분단되고 X 방향으로 연장되는 복수개의 선택 게이트 전극(SG)으로 되어 있다. 선택 게이트 전극(SG)은 최상층의 제어 게이트 전극(CG)의 바로 위 영역에 2개씩 형성되어 있다. 즉, 선택 게이트 전극(SG)은 제어 게이트 전극(CG)과 동일 방향(X 방향)으로 연장되어 있지만, 배열 주기는 절반이다. 또한, 후술하는 바와 같이 선택 게이트 전극(SG)에는 비트선측의 선택 게이트 전극(SGb)과 소스선측의 선택 게이트 전극(SGs)이 있다.
절연막(18) 위에는 절연막(19)이 형성되어 있고, 절연막(19) 위에는 X 방향으로 연장되는 소스선(SL)이 형성되어 있다. 소스선(SL)은 Y 방향을 따라 배열된 최상층의 제어 게이트 전극(CG) 중 1개 간격의 제어 게이트 전극(CG)의 바로 위 영역에 배치되어 있다. 또한, 절연막(19) 위에는 소스선(SL)을 덮도록 절연막(20)이 형성되어 있고, 절연막(20) 위에는 Y 방향으로 연장되는 복수개의 비트선(BL)이 형성되어 있다. 소스선(SL) 및 비트선(BL)은 각각 금속막에 의해 형성되어 있다.
그리고, 적층체(ML)를 관통하도록 각 층의 적층 방향(Z 방향)으로 연장되는 복수개의 관통 홀(21)이 형성되어 있다. 각 관통 홀(21)은 각 단의 제어 게이트 전극(CG)을 관통하여 하단부는 백 게이트(BG)에 도달하고 있다. 또한, 관통 홀(21)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있다. 그리고, 제어 게이트 전극(CG)은 X 방향으로 연장되어 있기 때문에 X 방향으로 배열된 관통 홀(21)은 동일한 제어 게이트 전극(CG)을 관통하고 있다. 또한, Y 방향에 있어서의 관통 홀(21)의 배열 주기는 제어 게이트 전극(CG)의 배열 주기의 절반이다. 이에 의해, Y 방향으로 배열된 관통 홀(21)은 2개 1조로 되고, 동일한 조에 속하는 관통 홀(21)은 동일한 제어 게이트 전극(CG)을 관통하고 있다.
또한, 백 게이트(BG)의 상층 부분 내에는 1개의 관통 홀(21)의 하단부를, 이 관통 홀(21)로부터 보아 Y 방향으로 1열분 떨어진 다른 1개의 관통 홀(21)의 하단부에 연통하도록 연통 구멍(22)이 형성되어 있다. 이에 의해, Y 방향에 있어서 인접하는 1쌍의 관통 홀(21)과, 그들을 서로 연통시키는 연통 구멍(22)에 의해 1개의 연속되는 U자 구멍(23)이 형성되어 있다. 적층체(ML) 내에는 복수개의 U자 구멍(23)이 형성되어 있다.
U자 구멍(23)의 내면 위에 ONO막(Oxide Nitride Oxide film: 산화물-질화물-산화물막)(24)이 형성되어 있다. ONO막(24)에 있어서는, 외측부터 순서대로 절연성의 블록층(25), 전하 축적층(26), 절연성의 터널층(27)이 적층되어 있다. 블록층(25)은 백 게이트(BG), 제어 게이트 전극(CG) 및 절연막(15)에 접하고 있다. 블록층(25) 및 터널층(27)은, 예를 들어 실리콘 산화물로 이루어지고, 전하 축적층(26)은, 예를 들어 실리콘 질화물로 이루어진다.
또한, U자 구멍(23)의 내부에는 불순물이 도프된 반도체 재료, 예를 들어 폴리실리콘이 매립되어 있다. 이에 의해, U자 구멍(23)의 내부에는 U자 실리콘 부재(33)가 형성되어 있다. U자 실리콘 부재(33) 중 관통 홀(21) 내에 위치하는 부분은 실리콘 필러(31)로 되어 있고, 연통 구멍(22) 내에 위치하는 부분은 접속 부재(32)로 되어 있다. 실리콘 필러(31)의 형상은 Z 방향으로 연장되는 기둥 형상이며, 예를 들어 원기둥 형상이다. 또한, 접속 부재(32)의 형상은 Y 방향으로 연장되는 기둥형이며, 예를 들어 4각 기둥형이다. U자 실리콘 부재(33)를 구성하는 2개의 실리콘 필러(31) 및 1개의 접속 부재(32)는 일체적으로 형성되어 있고, 따라서 U자 실리콘 부재(33)는 그 길이 방향을 따라 끊김없이 연속적으로 형성되어 있다. 또한, U자 실리콘 부재(33)는 ONO막(24)에 의해 백 게이트(BG) 및 제어 게이트 전극(CG)으로부터 절연되어 있다.
또한, 절연막(16), 선택 게이트 전극(SG) 및 절연막(18)에는 복수의 관통 홀(51)이 형성되어 있다. 각 관통 홀(51)은 각 관통 홀(21)의 바로 위 영역에 형성되어 있고, 각 관통 홀(21)에 연통되어 있다. 여기서, 선택 게이트 전극(SG)은 X 방향으로 연장되어 있기 때문에, X 방향으로 배열된 관통 홀(51)은 동일한 선택 게이트 전극(SG)을 관통하고 있다. 또한, Y 방향에 있어서의 관통 홀(51)의 배열 주기는 선택 게이트 전극(SG)의 배열 주기와 동일하고, 배열의 위상도 동일하다. 따라서, Y 방향으로 배열된 복수개의 관통 홀(51)은 선택 게이트 전극(SG)과 1 대 1로 대응하여 서로 다른 선택 게이트 전극(SG)을 관통하고 있다.
관통 홀(51)의 내면 위에는 게이트 절연막(28)이 형성되어 있다. 또한, 관통 홀(51)의 내부에는, 예를 들어 폴리실리콘이 매립되어 있고, 실리콘 필러(34)로 되어 있다. 실리콘 필러(34)의 형상은 Z 방향으로 연장되는 기둥형이며, 예를 들어 원기둥형이다. 실리콘 필러(34)의 하단부는 그 바로 아래 영역에 형성된 실리콘 필러(31)의 상단부에 접속되어 있다. 또한, 실리콘 필러(34)는 게이트 절연막(28)에 의해 선택 게이트 전극(SG)으로부터 절연되어 있다. 그리고, U자 실리콘 부재(33)와, 그 상단부에 접속된 1쌍의 실리콘 필러(34)에 의해 U자 필러(30)가 구성되어 있다.
이하, U자 필러(30)와, 제어 게이트 전극(CG), 선택 게이트 전극(SG), 소스선(SL) 및 비트선(BL)의 위치 관계를 설명한다.
U자 필러(30)는 Y 방향에 있어서 인접하는 1쌍의 실리콘 필러(34 및 31)가 접속 부재(32)에 의해 서로 접속되어 구성되어 있다. 한편, 제어 게이트 전극(CG), 선택 게이트 전극(SG) 및 소스선(SL)은 X 방향으로 연장되어 있고, 비트선(BL)은 Y 방향으로 연장되어 있다. 그리고, U자 필러(30)와 제어 게이트 전극(CG)의 Y 방향에 있어서의 배열 주기는 동일하지만, 위상이 반주기분 어긋나 있기 때문에, 각 U자 필러(30)에 속하는 1쌍의 실리콘 필러(31), 즉 접속 부재(32)에 의해 서로 접속된 2개의 실리콘 필러(31)는 서로 다른 제어 게이트 전극(CG)을 관통하고 있다. 한편, Y 방향에 있어서 인접하는 2개의 U자 필러(30)에 속하는 2개의 실리콘 필러(31)로서, 인접하는 2개의 실리콘 필러(31)는 공통의 제어 게이트 전극(CG)을 관통하고 있다.
또한, Y 방향으로 배열된 복수개의 실리콘 필러(34)는 서로 다른 선택 게이트 전극(SG)을 관통하고 있고, 따라서 각 U자 필러(30)에 속하는 1쌍의 실리콘 필러(34)도 서로 다른 선택 게이트 전극(SG)을 관통하고 있다. 한편, X 방향으로 배열된 복수개의 U자 필러(30)는 공통의 1쌍의 선택 게이트 전극(SG)을 관통하고 있다.
또한, 각 U자 필러(30)에 속하는 1쌍의 실리콘 필러(34) 중 1개의 실리콘 필러(34)는 절연막(19) 내에 매설된 소스 플러그(SP)를 개재하여 소스선(SL)에 접속되어 있고, 다른 1개의 실리콘 필러(34)는 절연막(19 및 20) 내에 매설된 비트 플러그(BP)를 개재하여 비트선(BL)에 접속되어 있다. 따라서, U자 필러(30)는 비트선(BL)과 소스선(SL) 사이에 접속되어 있다. 도 1 내지 도 4에 있어서는 U자 필러(30)가 관통하는 선택 게이트 전극(SG) 중 비트선측에 배치된 선택 게이트 전극(SG)을 선택 게이트 전극(SGb)으로 표기하고, 소스선측에 배치된 선택 게이트 전극(SG)을 선택 게이트 전극(SGs)으로 표기한다. 그리고, X 방향으로 배열된 U자 필러(30)는 공통의 소스선에 접속되고, 서로 다른 비트선(BL)에 접속되어 있다. 여기서, X 방향에 있어서의 U자 필러(30)의 배열 주기는 비트선(BL)의 배열 주기와 동일하기 때문에 X 방향에 있어서, U자 필러(30)와 비트선(BL)은 1 대 1로 대응하고 있다. 한편, Y 방향으로 배열된 U자 필러(30)는 2개 1조로 각 소스선(SL)에 접속되고, 공통의 비트선(BL)에 접속되어 있다.
그리고, 도 1 내지 도 3에 도시된 바와 같이 장치(1)에 있어서는, 실리콘 필러(31)가 채널로서 기능하고, 제어 게이트 전극(CG)이 게이트 전극으로서 기능함으로써 실리콘 필러(31)와 제어 게이트 전극(CG)의 교차 부분에 종형의 메모리 트랜지스터(35)가 형성된다. 각 메모리 트랜지스터(35)는 실리콘 필러(31)와 제어 게이트 전극(CG) 사이에 배치된 전하 축적층(26)에 전자를 축적함으로써 메모리 셀로서 기능한다. 적층체(ML) 내에는 복수개의 실리콘 필러(31)가 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있기 때문에 복수의 메모리 트랜지스터(35)가 X 방향, Y 방향, Z 방향을 따라 3차원적으로 배열된다.
또한, 실리콘 필러(34)와 선택 게이트 전극(SG)의 교차 부분에는 실리콘 필러(34)를 채널로 하고 선택 게이트 전극(SG)을 게이트 전극으로 하고 게이트 절연막(28)을 게이트 절연막으로 한 선택 트랜지스터(36)가 형성된다. 이 선택 트랜지스터(36)도 상술한 메모리 트랜지스터(35)와 마찬가지로 종형 트랜지스터이다.
또한, 접속 부재(32)와 백 게이트(BG) 사이에는 ONO막(24)이 개재하기 때문에 접속 부재(32)를 채널로 하고 백 게이트(BG)를 게이트 전극으로 하고 ONO 막(24)을 게이트 절연막으로 한 백 게이트 트랜지스터(37)가 형성된다. 즉, 백 게이트(BG)는 전계에 의해 접속 부재(32)의 도통 상태를 제어하는 전극으로서 기능한다.
그 결과, 도 3에 도시된 바와 같이 각 U자 필러(30)를 따라 비트선(BL)과 소스선(SL) 사이에 접속된 메모리 스트링(38)이 구성된다. 메모리 스트링(38)에 있어서는 양단부에 선택 트랜지스터(36)가 형성되고, 중앙부에 백 게이트 트랜지스터(37)가 형성되고, 각 선택 트랜지스터(36)와 백 게이트 트랜지스터(37) 사이에 전극막(14)의 적층 수와 동수인 메모리 트랜지스터(35)가 직렬로 접속된다. 즉, 적층체(ML) 내에 3차원적으로 배열된 복수의 메모리 트랜지스터(35)는 U자 실리콘 부재(33)마다 메모리 스트링(38)으로서 통합된다.
그리고, 도 4 및 도 5에 도시된 바와 같이 장치(1)의 메모리 셀 형성 영역은 복수의 블록(50)으로 나뉘어져 있다. 이하, 블록(50)과 각 도전 부재의 위치 관계에 대하여 설명한다.
도 4 및 도 5에 도시된 바와 같이 메모리 셀 형성 영역에 있어서 설정된 복수의 블록(50)은 Y 방향을 따라 배열되어 있다. 그리고, 장치(1)에 형성된 도전 부재 중 X 방향으로 연장되는 도전 부재, 즉 제어 게이트 전극(CG) 및 선택 게이트 전극(SG)과, Z 방향으로 연장되는 U자 필러(30)는 블록(50)마다 조 편성되어 있다. 또한, XY 평면을 따라 형성되어 있는 백 게이트(BG)는 블록(50)마다 분할되어 있으며, 서로 전기적으로 분리되어 있다. 한편, Y 방향으로 연장되는 비트선(BL)은 모든 블록(50)을 통과하도록 연장되어 있어, 모든 블록(50)에서 공유되고 있다. 또한, 실리콘 기판(11)에 있어서의 블록(50) 사이의 영역에는 소자 분리막(59)이 형성되어 있다.
또한, 각 블록(50)에 속하는 제어 게이트 전극(CG)은, 또한 2개의 그룹으로 조 편성되어 있다. 즉, 제어 게이트 전극(CG)은 소스선(SL)의 바로 아래 영역에 배치되고, 상단부가 소스선(SL)에 접속된 실리콘 필러에 의해 관통된 제어 게이트 전극(CG)(도 4, 도 5에서는 「제어 게이트 전극(CGs)」으로 표기한다)과, 소스선(SL)의 바로 아래 영역으로부터 벗어난 영역에 배치되고, 상단부가 비트선(BL)에 접속된 실리콘 필러에 의해 관통된 제어 게이트 전극(CG)(도 4, 도 5에서는 「제어 게이트 전극(CGb)」으로 표기한다)으로 나뉘어져 있다. 그리고, 제어 게이트 전극(CGs)과 제어 게이트 전극(CGb)은 Y 방향을 따라 교대로 배열되어 있고, 제어 게이트 전극(CGs)끼리는 공통 접속되어 있고, 제어 게이트 전극(CGb)끼리도 공통 접속되어 있다. 또한, 제어 게이트 전극(CGs)과 제어 게이트 전극(CGb)은 전기적으로 분리되어 있다.
구체적으로는, 도 4 및 도 5에 도시된 바와 같이 전극막(14)(도 1 참조)은 적층체(ML)의 X 방향 양단부에 있어서는 Y 방향을 따라 분단되어 있지 않고, Y 방향으로 연장되는 절입이 단속적으로 형성되어 있다. 이에 의해, 각 블록(50)에 있어서, 전극막(14)은 서로 맞물린 1쌍의 빗 형상의 패턴으로 분할되어 있으며, 각각 제어 게이트 전극(CGs) 및 제어 게이트 전극(CGb)으로 되어 있다. 또한, 도 5에 있어서는, 도면을 간략화하기 위해 제어 게이트 전극(CGs)의 빗살은 3개로 하고 제어 게이트 전극(CGb)의 빗살은 2개로 하고 있지만, 본 실시 형태는 이것에 한정되지 않으며, 빗살의 수는 더 많아도 된다.
그리고, 각 블록(50)의 Y 방향에 있어서의 단부에 배치된 실리콘 필러(31)는 하단부가 접속 부재(32)에 접속되어 있지 않다. 이로 인해, 이 실리콘 필러(31)는 메모리 스트링(38)을 구성하지 않고, 데이터의 기억에 기여하지 않는 더미의 실리콘 필러(31d)(이하, 「더미 필러」라고도 한다)로 되어 있다. 더미 필러(31d)의 바로 아래 영역에는 백 게이트(BG)는 형성되어 있지 않고, 또한 실리콘 기판(11)에는 소자 분리막(59)이 형성되어 있다.
다음에, 상술한 바와 같이 구성된 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)의 동작에 대하여 설명한다.
도 6은 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)의 동작에 있어서, 각 전극 및 배선에 인가하는 전위를 도시하는 도면이다.
이하의 설명에서는, 메모리 트랜지스터(35)는 n 채널형의 전계 효과 트랜지스터인 것으로 한다. 또한, 메모리 트랜지스터(35)에 있어서, 전하 축적층(26)에 전자가 축적되어, 임계치가 정(+)으로 시프트한 상태를 값 「0」으로 하고, 전하 축적층(26)에 전자가 축적되어 있지 않고, 임계치가 시프트하지 않은 상태를 값 「1」로 한다. 또한, 제어 게이트 전극의 층수는 4인 것으로 하고 데이터의 기입 및 판독의 대상이 되는 메모리 트랜지스터(35)(이하, 「선택 셀」이라고 한다)는 상단부가 비트선(BL)에 접속된 실리콘 필러에 있어서의 아래에서부터 3층째의 메모리 트랜지스터인 것으로 한다. 즉, 아래에서부터 3층째의 제어 게이트 전극(CGb)이 선택 셀의 게이트 전극으로 된다.
(기입 동작)
데이터의 기입은 1블록씩 순서대로 X 방향으로 배열된 복수개의 선택 셀에 대하여 동시에 행한다. 도 1에 도시된 바와 같이 이들의 복수개의 선택 셀은 서로 다른 메모리 스트링(38)에 속해 있지만, 동일한 제어 게이트 전극(CG)을 공유하고 있다. 또한, 이들의 선택 셀이 속하는 복수개의 메모리 스트링(38)은 서로 다른 비트선(BL)에 접속되어 있지만, 공통의 선택 게이트 전극(SG)을 관통하고 있고, 공통의 소스선(SL)에 접속되어 있다.
우선, 기입 대상이 되는 메모리 트랜지스터(35)(선택 셀)가 속하는 메모리 스트링(38)(이하, 「선택 스트링」이라고 한다)의 Y 좌표를 선택한다. 구체적으로는, 도 6에 도시된 바와 같이 선택 스트링의 선택 게이트 전극(SGb)에 대하여 선택 게이트 전위(Vsg)를 인가하고, 선택 게이트 전극(SGs)에 대하여 오프 전위(Voff)를 인가한다. 또한, 비선택의 메모리 스트링(38)의 선택 게이트 전극(SGb 및 SGs)에 대하여 오프 전위(Voff)를 인가한다. 오프 전위(Voff)란, 그 게이트 전극이 구성하는 트랜지스터가 오프 상태로 되는 전위이며, 예를 들어 기준 전위(Vss)이다. 기준 전위(Vss)는, 예를 들어 접지 전위(0V)이다. 선택 게이트 전위(Vsg)란, 그 선택 게이트 전극(SG)이 구성하는 선택 트랜지스터(36)의 도통 상태가 실리콘 필러의 전위(보디 전위)에 의해 결정되는 전위이며, 예를 들어 기준 전위(Vss)보다도 높은 전위이다. 또한, 백 게이트(BG)의 전위는 온 전위(Von)로 한다. 온 전위(Von)란, 그 게이트 전극이 구성하는 트랜지스터가 온 상태로 되는 전위이며, 예를 들어 전원 전위(Vdd)(예를 들어, 3.0V)이다.
이에 의해, 선택 스트링의 비트선측의 선택 트랜지스터(36)는 비트선(BL)의 전위에 의해 온 상태와 오프 상태가 절환되는 상태로 되고, 소스선측의 선택 트랜지스터(36)는 오프 상태로 된다. 또한, 비선택의 메모리 스트링(38)의 선택 트랜지스터(36)는 모두 오프 상태로 된다. 또한, 모든 메모리 스트링(38)의 백 게이트 트랜지스터(37)가 온 상태로 된다.
다음에, 비트선(BL) 중 값 「0」을 기입하는 선택 셀이 접속된 비트선(BL)에는 기준 전위(Vss)(예를 들어, 0V)를 인가하고, 값 「1」을 기입하는 선택 셀이 접속된 비트선(BL)에는 전원 전위(Vdd)(예를 들어, 3.0V)를 인가한다. 한편, 모든 소스선(SL)에 전원 전위(Vdd)를 인가한다.
이 상태에서 선택 스트링에 있어서의 선택 셀의 위치를 선택한다. 구체적으로는, 선택 셀을 구성하는 제어 게이트 전극(CG), 예를 들어 아래에서부터 3층째의 제어 게이트 전극(CGb)의 전위를 기입 전위(Vpgm)(예를 들어, 18V)로 승압시키고, 그 이외의 제어 게이트 전극(CG), 즉 아래에서부터 3층째 이외의 제어 게이트 전극(CGb) 및 모든 제어 게이트 전극(CGs)의 전위를 중간 전위(Vpass)(예를 들어, 10V)로 한다. 이때, 3층째의 제어 게이트 전극(CGb)끼리는 서로 접속되어 있기 때문에 비선택의 메모리 스트링에 있어서도 3층째의 제어 게이트 전극(CGb)에는 기입 전위(Vpgm)가 인가된다. 기입 전위(Vpgm)는 실리콘 필러(31)로부터 ONO막(24)의 전하 축적층(26)에 대하여 전자를 주입할 수 있는 충분히 높은 전위이며, 기준 전위(Vss) 및 선택 게이트 전위(Vsg)보다도 높은 전위이다. 즉, Vss<Vsg<Vpgm이다. 또한, 중간 전위(Vpass)는 기준 전위(Vss)보다는 높은 전위이지만, 기입 전위(Vpgm)보다는 낮은 전위이다. 즉, Vss<Vpass<Vpgm이다.
이에 의해, 값 「0」을 기입하는 선택 셀에 대해서는 비트선(BL)의 전위가 기준 전위(Vss)(예를 들어, 0V)이며, 비트선측의 선택 게이트 전극(SGb)의 전위가 기준 전위(Vss)보다도 높은 선택 게이트 전위(Vsg)이기 때문에 비트선측의 선택 트랜지스터(36)의 소스 전위와 게이트 전위의 전위차가 임계치를 초과하여, 이 선택 트랜지스터(36)는 온 상태로 된다. 그 결과, 선택 셀의 보디 전위(Vbody)는 기준 전위(Vss)에 가까워진다. 또한, 선택 셀의 제어 게이트 전극(CG)의 전위는 기입 전위(Vpgm)(예를 들어, 18V)이다. 따라서, 선택 셀에 있어서의 게이트 전위와 보디 전위의 차(Vpgm-Vbody)는 충분히 커지고, 이 전위차에 의해 고온의 전자가 생성되어, 실리콘 필러(31)로부터 터널층(27)을 통하여 전하 축적층(26)에 주입된다. 이에 의해, 이 선택 셀에 값 「0」이 기입된다.
한편, 값 「1」을 기입하는 선택 셀에 대해서는 비트선(BL)의 전위가 전원 전위(Vdd)(예를 들어, 3.0V)이며, 비트선측의 선택 게이트 전극(SGb)의 전위가 기준 전위(Vss)보다도 높은 선택 게이트 전위(Vsg)이기 때문에 비트선측의 선택 트랜지스터(36)의 소스 전위와 게이트 전위의 전위차는 작아, 이 선택 트랜지스터(36)는 뱅크 게이트 효과에 의해 오프 상태로 된다. 이에 의해, 실리콘 필러(31)는 플로팅 상태로 되고, 선택 셀의 보디 전위(Vbody)는 중간 전위(Vpass)(예를 들어, 10V)가 인가된 제어 게이트 전극(CG)과의 커플링에 의해 높은 값으로 유지된다. 이로 인해, 선택 셀에 있어서의 제어 게이트 전극(CG)의 기입 전위(Vpgm)(예를 들어, 18V)와 보디 전위(Vbody)의 차(Vpgm-Vbody)는 작아져, 전하 축적층(26)에 전자는 주입되지 않는다. 그 결과, 이 선택 셀에 값 「1」이 기입된다.
또한, 비선택의 메모리 스트링(38)에 있어서는 양단부의 선택 트랜지스터(36)가 모두 오프 상태로 되기 때문에 실리콘 필러(31)의 전위는 플로팅 상태로 된다. 이 경우, 실리콘 필러(31)의 보디 전위(Vbody)는 제어 게이트 전극(CG)에 인가하는 전위 및 그 승압 레이트와 선택 게이트 전극의 전위에 의해 제어할 수 있어, 높은 전위로 유지할 수 있다. 그 결과, 메모리 트랜지스터(35)에 있어서의 게이트 전위와 보디 전위의 차(Vpgm-Vbody)는 작아져 전하 축적층(26)에는 전자가 주입되지 않아, 원래의 값이 유지된다.
이와 같이, 본 실시 형태에 있어서는 선택 트랜지스터의 도통 상태를 제어하여 기입하는 행(Y 좌표)을 선택하고, X 방향으로 배열된 메모리 스트링(38)의 행 단위로 순서대로 데이터를 기입한다. 이때, 제어 게이트 전극의 전위는 블록 단위로 제어된다. 이로 인해, 기입 시의 디스터브는 블록 내의 메모리 스트링에 데이터를 기입하기 위하여 필요한 시간의 합계량을 고려하면 된다. 이에 의해, 블록 사이즈를 조정함으로써 디스터브 시간을 제어하는 것이 가능해진다.
(판독 동작)
도 6에 도시된 바와 같이, 백 게이트(BG)에 온 전위(Von)를 인가하여 백 게이트 트랜지스터(37)를 온 상태로 한다. 또한, 선택 스트링의 선택 게이트 전극(SGs 및 SGb)에 온 전위(Von)(예를 들어, 3.0V)를 인가하여 선택 트랜지스터(36)를 온 상태로 한다. 한편, 비선택의 메모리 스트링(38)의 선택 게이트 전극(SGs 및 SGb)에는 오프 전위(Voff)(예를 들어, 0V)를 인가하여 선택 트랜지스터(36)를 오프 상태로 한다.
그리고, 선택 셀의 제어 게이트 전극(CG), 즉 아래에서부터 3층째의 제어 게이트 전극(CGb)에 대하여 선택 셀의 값에 의해 도통 상태가 상이한 전위를 인가한다. 이 전위는, 선택 셀의 값이 「0」, 즉 전하 축적층(26)에 전자가 축적되어 있고 임계치가 정(+)으로 시프트하고 있는 경우에는 보디에 전류가 흐르지 않고, 선택 셀의 값이 「1」, 즉 전하 축적층(26)에 전자가 축적되어 있지 않고 임계치가 시프트하지 않으면 보디에 전류가 흐르는 전위이며, 예를 들어 기준 전위(Vss)(예를 들어, 0V)이다. 또한, 선택 셀 이외의 메모리 트랜지스터(35)를 구성하는 제어 게이트 전극에 대하여, 이들의 메모리 트랜지스터(35)가 그 값에 의하지 않고 온 상태로 되는 판독 전위(Vread)(예를 들어, 4.5V)를 인가한다.
이 상태에서, 각 비트선(BL)에 전위(Vb1)(예를 들어, 0.7V), 각 소스선(SL)에 기준 전위(Vss)(예를 들어, 0V)를 인가한다. 그 결과, 선택 셀의 값이 「1」이면 선택 스트링에 전류가 흐르고, 선택 셀의 값이 「0」이면 선택 스트링에 전류가 흐르지 않는다. 따라서, 비트선(BL)으로부터 선택 스트링을 통하여 소스선(SL)에 흐르는 전류를 검출하거나, 비트선(BL)의 전위 강하를 검출함으로써 선택 셀의 값을 판독할 수 있다. 또한, 비선택의 메모리 스트링(38)에 대해서는 선택 트랜지스터(36)가 오프 상태이기 때문에 메모리 트랜지스터(35)에 기억된 값과 무관하게 전류는 흐르지 않는다.
(소거 동작)
데이터의 소거는 블록 단위로 행한다.
도 6에 도시된 바와 같이, 백 게이트(BG)에 온 전위(Von)를 인가하여 백 게이트 트랜지스터(37)를 온 상태로 한다. 또한, 소거 대상이 되는 블록(이하, 「선택 블록」이라고도 한다)의 모든 제어 게이트 전극(CG)에 기준 전위(Vss)(예를 들어, 0V)를 인가한다. 또한, 비트선(BL) 및 소스선(SL)의 전위를 소거 전위(Verase)(예를 들어, 15V)로 승압한다. 또한, 선택 게이트 전극(SGb 및 SGs)에 소거 전위(Verase)보다도 낮은 선택 게이트 전위(Vsg)를 더 인가한다. 즉, Vsg<Verase로 한다.
이에 의해, 비트선(BL) 및 소스선(SL)의 전위는 소거 전위(Verase)(예를 들어, 15V)로 되고, 선택 게이트 전극(SGb 및 SGs)의 전위는 선택 게이트 전위(Vsg)로 되기 때문에 비트선(BL)과 선택 게이트 전극(SGb)의 전위차 및 소스선(SL)과 선택 게이트 전극(SGs)의 전위차에 의한 밴드간 터널링에 의해 홀 전류가 발생하여 실리콘 필러(31)의 전위, 즉 보디 전위가 승압한다. 한편, 소거 대상이 되는 블록(선택 블록)의 제어 게이트 전극(CG)에는 기준 전위(Vss)(예를 들어, 0V)가 인가되어 있기 때문에, 실리콘 필러(31)와 제어 게이트 전극(CG) 사이의 전위차에 의해 홀이 메모리 트랜지스터(35)의 전하 축적층(26)에 주입되어, 전하 축적층(26) 내의 전자가 쌍소멸한다. 그 결과, 데이터가 소거된다. 또한, 홀 전류의 주입에 의해 보디 전위가 상승하기 때문에, 전하 축적층(26)에 충분한 홀을 주입하기 위해서는 소거 전위(Verase)와 선택 게이트 전위(Vsg)의 전위차를 충분히 취할 필요가 있다.
한편, 소거 대상으로 하지 않는 블록(비선택의 블록)에 있어서는, 선택 게이트 전극(SGb 및 SGs)의 전위를 비트선(BL) 및 소스선(SL)의 전위에 가까운 전위까지 승압시키고, 비트선(BL) 또는 소스선(SL)에 접속된 확산층과 선택 게이트 전극(SGb 또는 SGs) 사이의 전계를 약화시켜 홀 전류가 발생하지 않도록 한다. 또는, 제어 게이트 전극(CG)의 전위를 실리콘 필러(31)와 동시에 승압시켜, 실리콘 필러(31) 내의 홀이 전하 축적층(26)에 주입되지 않도록 한다. 이에 의해, 비선택의 블록에 있어서는 메모리 트랜지스터(35)에 이미 기입되어 있는 값이 그대로 유지된다.
다음에, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)의 제조 방법에 대하여 설명한다.
도 7 내지 도 15는 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
또한, 도 7 내지 도 15는, 도 2와 동일한 단면을 도시하고 있다.
우선, 도 7에 도시된 바와 같이 실리콘 기판(11)을 준비한다. 이 실리콘 기판(11)에는 메모리 셀 형성 영역이 설정되어 있고, 메모리 셀 형성 영역의 주위에는 주변 회로 영역(도시하지 않음)이 설정되어 있다. 그리고, 실리콘 기판(11)의 상층 부분의 소정의 영역에 소자 분리막을 형성한다. 이때, 후속 공정에서 더미 필러(31d)(도 4 참조)가 형성될 예정의 영역에도 소자 분리막(59)(도 4 참조)을 형성한다. 다음에, 주변 회로 영역에 있어서, 고내압 트랜지스터를 위한 후막 게이트 절연막과 저내압 트랜지스터를 위한 박막 게이트 절연막을 나누어 만든다. 이때, 메모리 셀 형성 영역에 있어서도 실리콘 기판(11) 위에 절연막(10)을 형성한다.
다음에, 절연막(10) 위에 도전막으로서의 폴리실리콘막(12)을, 예를 들어 200㎚의 두께로 퇴적시킨다. 그리고, 메모리 셀 형성 영역에 있어서, 폴리실리콘막(12)의 상층 부분에 대하여 포토리소그래피 및 RIE(Reactive Ion Etching: 반응성 이온 에칭)를 행하여 폴리실리콘막(12)의 상면에 Y 방향으로 연장되는 직사각형의 홈(52)을 복수개 형성한다. 홈(52)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시킨다. 홈(52)은 폴리실리콘막(12)의 상면에 형성된 오목부이다.
다음에, 도 8에 도시된 바와 같이, 예를 들어 CVD법(Chemical Vapor Deposition법: 화학 기상 성장법)에 의해 실리콘 질화막을 퇴적시킴으로써 폴리실리콘막(12) 위에 희생재(53)를 성막한다. 이때, 희생재(53)는 홈(52) 내에도 매립된다. 다음에, 희생재(53) 및 폴리실리콘막(12)을 예를 들어 포토그래피 및 RIE에 의해 가공한다. 이에 의해, 메모리 셀 형성 영역에 있어서 폴리실리콘막(12)을 블록(50)(도 4 참조)마다 분단하여, 각 블록(50)에 폴리실리콘막(12)으로 이루어지는 평판 형상의 백 게이트(BG)를 형성함과 함께, 주변 회로 영역에 있어서 폴리실리콘막(12)으로 이루어지는 게이트 전극을 형성한다. 또한, 이때, 각 블록(50)의 단부에 있어서의 더미 필러(31d)가 형성될 예정의 영역으로부터 폴리실리콘막(12)을 제거한다.
그 후, 주변 회로 영역에 있어서, 실리콘 산화물로 이루어지는 스페이서를 형성하고, 이온 주입을 행하여 확산층을 형성한다. 다음에, 주변 회로 영역에 있어서, 층간 절연막을 퇴적시켜, 평탄화하고, 상면이 폴리실리콘막(12)의 상면과 동일한 높이로 되도록 리세스한다. 다음에, 희생재(53)를 리세스하고, 폴리실리콘막(12) 위에서 제거하여 홈(52)의 내부에만 잔류시킨다.
다음에, 도 9에 도시된 바와 같이 메모리 셀 형성 영역에 있어서, 백 게이트(BG)(폴리실리콘막(12)) 위에 예를 들어 실리콘 산화물로 이루어지는 절연막(15)과, 예를 들어 폴리실리콘으로 이루어지는 전극막(14)을 교대로 퇴적시켜, 적층체(ML)를 형성한다.
다음에, 도 10에 도시된 바와 같이, 예를 들어 RIE에 의해 적층체(ML)에 Z 방향으로 연장되는 복수개의 관통 홀(21)을 일괄적으로 형성한다. 이때, 관통 홀(21)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시킨다. 또한, 관통 홀(21)의 저부는 홈(52) 내에 매립된 희생재(53)의 양단부에 도달하도록 한다. 이에 의해, 각 희생재(53)에 대하여 각각 Y 방향에 있어서 인접하는 2개의 관통 홀(21)을 도달시킨다.
다음에, 도 11에 도시된 바와 같이 관통 홀(21)을 통하여 웨트 에칭을 행하여 홈(52) 내의 희생재(53)(도 10 참조)를 제거한다. 이에 의해, 홈(52)이 연통 구멍(22)이 되고, 연통 구멍(22)과 그 양단부에 연통된 2개의 관통 홀(21)에 의해 1개의 연속된 U자 구멍(23)이 형성된다.
다음에, 도 12에 도시된 바와 같이 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 연속적으로 퇴적시킨다. 이에 의해, U자 구멍(23)의 내면 위에 실리콘 산화막으로 이루어지는 블록층(25), 실리콘 질화막으로 이루어지는 전하 축적층(26), 실리콘 산화막으로 이루어지는 터널층(27)이 이 순서대로 적층되어, ONO 막(24)이 형성된다.
다음에, 전체면에 아몰퍼스 실리콘을 퇴적시킨다. 이에 의해, U자 구멍(23) 내에 아몰퍼스 실리콘이 매립되어, U자 실리콘 부재(33)가 형성된다. U자 실리콘 부재(33)는 관통 홀(21) 내에 매립된 1쌍의 실리콘 필러(31)와, 연통 구멍(22) 내에 매립된 1개의 접속 부재(32)로 구성된다. 그 후, 적층체(ML) 위에 퇴적된 아몰퍼스 실리콘, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 제거한다.
다음에, 도 13에 도시된 바와 같이 적층체(ML)를 예를 들어 RIE에 의해 가공하여 적층체(ML)에 홈(54)을 형성한다. 홈(54)은 접속 부재(32)에 접속된 2개의 실리콘 필러(31) 사이의 영역을 연결하도록 X 방향으로 연장되어 최하층의 절연막(15)까지 도달하도록 형성한다.
이때, 도 4 및 도 5에 도시된 바와 같이 홈(54)은 전극막(14)을 서로 맞물린 한 쌍의 빗 형상의 패턴으로 분단하도록 형성한다. 즉, 적층체(ML)의 X 방향 중앙부에 있어서는 홈(54)은 X 방향으로 연장되도록 형성한다. 이에 의해, 전극막(14)을 X 방향으로 연장되는 복수개의 제어 게이트 전극(CG)으로 분단한다. 이때, Y 방향에 있어서의 접속 부재(32) 사이의 영역의 바로 위 영역에는 홈(54)을 형성하지 않는다. 이에 의해, 각 제어 게이트 전극(CG)은 Y 방향을 따라 배열된 2개의 실리콘 필러(31)에 의해 관통된다. 또한, 적층체(ML)의 X 방향 양단부에 있어서는 홈(54)은 X 방향으로는 연장되지 않고, Y 방향으로 단속적으로 연장되도록 형성한다. 이에 의해, 적층체(ML)의 X 방향 중앙부에 있어서 Y 방향을 따라 교대로 배치된 제어 게이트 전극(CGb 및 CGs)이 적층체(ML)의 X 방향의 각 단부에 있어서, 각각 공통 접속된다.
다음에, 도 14에 도시된 바와 같이, 적층체(ML) 위에 절연막(16)을 퇴적시켜 평탄화한다. 절연막(16)은 홈(54) 내에도 매립된다. 계속해서, 예를 들어 아몰퍼스 실리콘으로 이루어지는 도전막(17)을 퇴적하고 에칭하여 메모리 셀 영역에만 잔류시킨다.
다음에, 예를 들어 도전막(17) 위에 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로 한 에칭과 레지스트막의 슬리밍을 반복함으로써 적층체(ML)를 계단 형상으로 가공한다. 이에 의해, 상방(Z 방향)으로부터 보아 각 단의 제어 게이트 전극(CG)의 X 방향 양단부가 그보다 상단의 제어 게이트 전극(CG)에 의해 덮이지 않게 되어, 후속 공정에 있어서 상방으로부터 각 단의 제어 게이트 전극(CG)에 대하여 콘택트를 형성하는 것이 가능해진다. 다음에, 계단 형상으로 가공한 적층체(ML)를 덮도록, 예를 들어 실리콘 질화물로 이루어지는 에칭 스토퍼막(도시하지 않음)을 성막하고, 그 위에 층간 절연막(도시하지 않음)을 형성하여 상면을 평탄화한다. 이에 의해, 적층체(ML)의 주위가 층간 절연막에 의해 매립된다.
그 후, 도전막(17) 위에 절연막(18)을 형성한다. 그리고, 절연막(18), 도전막(17) 및 절연막(16)을 관통하여, 적층체(ML) 내의 관통 홀(21)의 상단부에 도달하도록 관통 홀(51)을 형성한다.
다음에, 도 15에 도시된 바와 같이 전체면에 절연막을 퇴적시키고, 아몰퍼스 실리콘을 퇴적시킨다. 그리고, 아몰퍼스 실리콘 및 절연막을 에치 백하여 관통 홀(51) 내에만 잔류시킨다. 이에 의해, 관통 홀(51)의 내면 위에 게이트 절연막(28)이 형성됨과 함께 아몰퍼스 실리콘이 매립된다. 다음에, 온도가 예를 들어 600℃인 열처리를 행하고, 관통 홀(51) 내의 아몰퍼스 실리콘을 결정화시켜 폴리실리콘으로 한다. 그리고, 이 폴리실리콘에 대하여, 비소(As)를 예를 들어 가속 전압을 40keV, 도우즈량을 3×1015㎝-2로 하고 이온 주입하여 드레인 확산층(도시하지 않음)을 형성한다. 이에 의해, 관통 홀(51) 내에 실리콘 필러(34)가 형성된다. 실리콘 필러(34)는 실리콘 필러(31)에 접속된다.
다음에, 절연막(18) 및 도전막(17)에 대하여 RIE 등의 가공을 행하여, Y 방향에 있어서 인접하는 실리콘 필러(34) 사이의 영역에 X 방향으로 연장되는 홈(55)을 형성한다. 이에 의해, 도전막(17)을 Y 방향을 따라 분단하고, X 방향으로 연장되는 복수개의 선택 게이트 전극(SG)을 형성한다.
다음에, 도 2에 도시된 바와 같이 절연막(18) 위에 절연막(19)을 형성하고, 절연막(19) 내에 소스 플러그(SP)를 매설함과 함께 절연막(19) 위에 X 방향으로 연장되는 소스선(SL)을 형성한다. 이때, 소스선(SL)은 소스 플러그(SP)를 개재하여 일부의 실리콘 필러(34)의 드레인 확산층에 접속된다. 또한, 적층체(ML)의 주위에 형성된 층간 절연막(도시하지 않음)에 상방으로부터 각 제어 게이트 전극(CG) 및 각 선택 게이트 전극(SG)에 접속되는 콘택트(도시하지 않음)를 형성한다. 다음에, 절연막(19) 위에 소스선(SL)을 덮도록 절연막(20)을 형성한다. 다음에, 절연막(20 및 19) 내에 비트 플러그(BP)를 매설함과 함께 절연막(20) 위에 Y 방향으로 연장되는 비트선(BL)을 형성한다. 이때, 비트선(BL)은 비트 플러그(BP)를 개재하여 나머지의 실리콘 필러(34)의 드레인 확산층에 접속된다. 이에 의해, 불휘발성 반도체 기억 장치(1)가 제조된다.
다음에, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 있어서는, U자 실리콘 부재(33)가 U자 구멍(23)의 내부에 폴리실리콘을 매립함으로써 일체적으로 끊김없이 형성되어 있다. 이로 인해, 예를 들어 일본 특허 공개 제2007-266143호 공보에 기재된 적층형 기억 장치와는 달리 관통 홀(21)의 하부에 있어서 실리콘끼리의 콘택트를 취할 필요가 없다. 따라서, 먼저 형성된 실리콘 부재의 표면으로부터 자연 산화막 등을 제거하기 위하여 불산 처리 등의 전처리를 행할 필요가 없어, 이 전처리에 의해 전하 축적층이 손상받는 일이 없다. 그 결과, 메모리 트랜지스터의 특성이 양호한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 실시 형태에 따르면, 특허 문헌 1에 기재된 적층형 기억 장치와는 달리, 소스선을 실리콘 기판 내에 형성된 확산층이 아니라, 적층체(ML)의 상방에 배치된 금속 배선으로서 형성할 수 있다. 이에 의해, 소스선의 저항을 저감할 수 있어, 데이터의 판독이 용이해진다. 또한, 소스선을 확산층에 의해 형성함으로써 이 확산층에 포함되는 불순물이 기상 중에 탈리되고 실리콘 필러의 퇴적 중에 재부착되어 실리콘 필러의 불순물 농도를 증가시키는 일이 없다. 이로 인해, 실리콘 필러의 불순물 농도의 증가에 의해 트랜지스터의 컷오프 특성이 저하되는 일이 없다. 또한, 소스선을 적층체(ML) 위에 배치함으로써 소스선에 접속하기 위한 비아를 얕게 할 수 있어, 비아의 제작이 용이해진다. 또한, 이에 의해 비아를 가늘게 할 수 있기 때문에 X 방향을 따라 배열된 2열의 실리콘 필러마다 1개의 소스선을 형성할 수 있다.
또한, 본 실시 형태에 따르면, 메모리 스트링을 U자형으로 형성하여 적층체(ML)의 상방에 소스선을 배치함으로써 소스선측의 선택 게이트 전극(SGs)도 적층체(ML)의 상방에 배치할 수 있다. 이에 의해, 상층 배선을 선택 게이트 전극(SGs)에 접속하기 위한 비아가 짧아도 되어, 종횡비를 낮게 억제한 채 가늘게 할 수 있다. 그 결과, 소스선측의 선택 게이트 전극(SGs)을 비트선측의 선택 게이트 전극(SGb)과 마찬가지로 실리콘 필러로 분단할 수 있어, 서로 독립적으로 구동할 수 있다. 이에 의해, 장치(1)의 동작의 자유도가 향상된다. 예를 들어, 판독 동작 시에 있어서 모든 메모리 스트링이 아니라, 선택 스트링의 실리콘 필러만을 소스선(SL)에 접속할 수 있고, 이에 의해 판독 시의 디스터브 시간을 단축할 수 있다.
또한, 본 실시 형태에 따르면, 각 제어 게이트 전극(CG)이 Y 방향에 있어서 인접하는 2개의 실리콘 필러(31)에 의해 관통되어 있으며, 접속 부재(32)에 의해 서로 접속된 2개의 실리콘 필러(31)는 서로 다른 제어 게이트 전극(CG)을 관통하고 있다. 이에 의해, 각 메모리 스트링(38)에 속하는 메모리 트랜지스터(35)에 대하여 서로 독립적으로 데이터를 기억시키는 것을 가능하게 하면서 Y 방향에 있어서의 제어 게이트 전극(CG)의 폭을 실리콘 필러(31)의 배열 주기보다도 크게 할 수 있다. 그 결과, 도 13에 도시된 공정에 있어서 적층체(ML)에 홈(54)을 형성할 때에 2개의 실리콘 필러(31)마다 1개의 홈(54)을 형성하면 된다. 이에 의해, 적층체(ML)에 있어서의 홈(54)에 의해 분단된 각 부분의 폭을 넓게 할 수 있다. 그 결과, 도 13에 도시된 공정에 있어서 이 부분이 도괴되는 것을 방지할 수 있다.
이하, 이 효과에 대해, 비교예를 참조하여 보다 구체적으로 설명한다.
도 16의 (a) 및 도 16의 (b)는 도 13에 도시된 공정에 있어서 분단된 적층체의 각 부분을 예시하는 공정 단면도이며, (a)는 비교예를 나타내고, (b)는 본 실시 형태를 나타낸다.
도 16의 (a)에 도시된 바와 같이, 본 실시 형태의 비교예에 관한 장치(101)에 있어서는 Y 방향을 따라 배열된 실리콘 필러(31) 사이의 영역 모두에 홈(54)을 형성하고 있다. 이 경우, X 방향으로 배열된 실리콘 필러(31)로 이루어지는 열마다 제어 게이트 전극을 형성할 수 있기 때문에 각 메모리 스트링(38)에 속하는 모든 메모리 트랜지스터를 독립적으로 제어할 수 있기는 하지만, 홈(54)에 의해 분단된 적층체(ML)의 각 부분(58)에 있어서, Y 방향에 있어서의 폭이 매우 좁아져 버린다. 이로 인해, 공정 도중에 부분(58)이 도괴되어, 인접하는 부분(58) 내에 형성된 제어 게이트 전극(CG)끼리 접촉해 버릴 가능성이 있다.
이에 대해, 도 16의 (b)에 도시된 바와 같이 본 실시 형태에 관한 장치(1)에 따르면, Y 방향을 따라 배열된 실리콘 필러(31) 사이의 영역 중 1개 간격의 영역에 홈(54)을 형성하고 있다. 이에 의해, 나머지의 1개 간격의 영역에는 홈(54)이 형성되지 않기 때문에 홈(54)에 의해 분단된 부분(58)의 폭을 넓게 할 수 있다. 일례에서는 제어 게이트 전극(CG)의 적층 수를 24로 한 경우, YZ 평면에 있어서의 부분(58)의 종횡비는, 비교예에 있어서는 13.7인 것에 비하여, 본 실시 형태에 있어서는 5.6으로 할 수 있어 절반 이하로 할 수 있다. 이에 의해, 부분(58)의 도괴의 가능성을 대폭 저감시킬 수 있다. 또한, 접속 부재(32)에 의해 서로 접속된 2개의 실리콘 필러(31) 사이에 홈(54)을 형성함으로써, 이들의 실리콘 필러(31)에 서로 다른 제어 게이트 전극(CG)을 관통시킬 수 있다. 이에 의해, 각 메모리 스트링(38)에 속하는 모든 메모리 트랜지스터의 제어 게이트 전극을 서로 다르게 할 수 있어, 이들의 메모리 트랜지스터를 독립적으로 제어할 수 있다.
또한, 도 5에 도시된 바와 같이 본 실시 형태에 있어서는 장치(1)를 복수의 블록(50)으로 나누고, 제어 게이트 전극(CG)을 블록 사이에서 전기적으로 분리하고 있다. 이에 의해, 제어 게이트 전극에 대하여 블록마다 독립된 전위를 인가할 수 있어, 블록 단위로 데이터의 기입 및 소거가 가능해진다. 그리고, 본 실시 형태에 있어서는, 블록(50)에 있어서의 Y 방향의 단부에 더미의 실리콘 필러(더미 필러(31d))를 형성하고 있다. 이에 의해, 블록(50)의 단부에 있어서도 관통 홀(21)을 주기성을 유지한 채 형성할 수 있어 관통 홀(21)을 형성하기 위한 리소그래피를 용이하게 할 수 있다.
또한, 더미 필러를 형성함으로써 칩 면적은 어느 정도 증가하지만, 상술한 바와 같이 더미 필러를 블록의 단부에만 배치함으로써 면적의 증대를 억제할 수 있다. 일례에서는, 제어 게이트 전극(CG)의 적층 수를 24로 한 경우, 더미 필러를 형성하는 것에 의한 면적의 증대를 7.69％로 억제할 수 있다.
또한, 각 블록 내에서는 X 방향으로 배열된 복수의 메모리 트랜지스터에서 제어 게이트 전극을 공유하고, 또한 제어 게이트 전극끼리를 공통 접속함으로써 각 단의 제어 게이트 전극을 2개의 제어 게이트 전극(CGs 및 CGb)으로 통합하고 있다. 이에 의해, 제어 게이트 전극을 구동하기 위한 드라이버 회로를 공유화할 수 있다. 그 결과, 단위 면적당 비트 수가 증가해도 거기에 비례하여 드라이버 회로의 수를 증가시킬 필요는 없어 드라이버 회로의 증설에 따른 면적의 증대를 억제할 수 있다.
다음에, 본 발명의 제2 실시 형태에 대하여 설명한다.
도 17은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 18은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도이다.
또한, 도 17 및 도 18에 있어서는, 도면을 보기 쉽게 하기 위해 실리콘 기판 및 도전 부분만을 도시하고, 절연 부분은 도시를 생략하고 있다. 특히, 도 18에 있어서는 실리콘 기판, 백 게이트, 제어 게이트 전극 및 U자 실리콘 부재만을 도시하고 있다.
도 17 및 도 18에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(2)에 있어서는 인접하는 2개의 블록(50) 사이에 제어 게이트 전극(CGs) 및 제어 게이트 전극(CGb) 중 어디에도 접속되어 있지 않은 더미의 제어 게이트 전극(CGd)이 배치되어 있다. 더미의 제어 게이트 전극(CGd)(이하, 「더미 게이트 전극」이라고도 한다)의 형상은 X 방향으로 연장되는 라인 형상이며, 전기적으로는 예를 들어 플로팅 상태로 되어 있다.
각 블록(50)에 속하는 제어 게이트 전극(CGs)의 X 방향으로 연장되는 부분(빗살의 부분)과, 각 블록(50)에 속하는 제어 게이트 전극(CGb)의 X 방향으로 연장되는 부분과, 블록(50) 사이에 배치된 더미 게이트 전극(CGd)은 Y 방향을 따라 등간격으로 배열되어 있고, 블록(50) 사이의 영역 및 그 주변에 있어서는 Y 방향을 따라 제어 게이트 전극(CGb), 더미 게이트 전극(CGd), 제어 게이트 전극(CGb)의 순서대로 배열되어 있다.
또한, 더미 게이트 전극(CGd)도 제어 게이트 전극(CGs 및 CGb)과 마찬가지로, X 방향을 따라 2열로 배열된 실리콘 필러(31)에 의해 관통되어 있다. 그리고, 더미 게이트 전극(CGd)을 관통하는 실리콘 필러(31)는 그 바로 위 영역에 배치된 소스선(SL)에 접속되어 있다. 또한, 이 실리콘 필러(31)는 이 더미 게이트 전극(CGd)의 이웃에 배치된 제어 게이트 전극(CGb)을 관통하는 실리콘 필러(31)에 접속 부재(32)에 의해 접속되어, 1개의 U자 필러(30d)를 구성하고 있다. 이 U자 필러(30d)는 데이터의 기억에 기여하지 않는 더미의 U자 필러이다.
또한, 백 게이트(BG)는 블록(50)의 바로 아래 영역 및 블록(50) 사이의 영역에 형성되어 있다. 즉, 백 게이트(BG)는 통상의 U자 필러(30) 및 더미의 U자 필러(30d)의 바로 아래 영역에는 형성되어 있지만, 더미의 실리콘 필러(31d)의 바로 아래 영역에는 형성되어 있지 않다. 또한, 실리콘 기판(11)에 있어서의 블록(50) 사이의 영역에는 소자 분리막(59)이 형성되어 있다. 본 실시 형태에 있어서의 상기 이외의 구성, 동작 및 제조 방법은 전술한 제1 실시 형태와 마찬가지이다.
다음에, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 따르면, 블록(50) 사이의 경계 부분에 있어서도, 비트 라인(BL)을 실리콘 필러(34)에 접속하기 위한 비트 플러그(BP)의 배열의 주기성을 일정하게 유지할 수 있다. 즉, Y 방향을 따라 2개의 비트 플러그(BP)와 2개의 소스 플러그(SP)를 교대로 배열하는 배열 패턴을, 블록(50)의 내부에 있어서도 블록(50) 사이의 영역에 있어서도 연속적으로 실현할 수 있다. 이에 의해, 비트 플러그(BP)를 형성하기 위한 리소그래피의 마진을 확보하는 것이 용이해진다. 본 실시 형태에 있어서의 상기 이외의 효과는, 전술한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에 있어서는 더미 게이트 전극(CGd)을 플로팅 상태로 하는 예를 나타냈지만, 더미 게이트 전극(CGd)을 제어 게이트 전극(CGs 및 CGb)으로부터 독립적으로 구동해도 좋다. 이에 의해, U자 필러(30d)에도 데이터를 기억시키는 것이 가능해진다.
다음에, 본 실시 형태의 변형예에 대하여 설명한다.
도 19는 본 변형예에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 20은 본 변형예에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도이다.
또한, 도 19 및 도 20에 있어서는 도면을 보기 쉽게 하기 위해 실리콘 기판 및 도전 부분만을 도시하고, 절연 부분은 도시를 생략하고 있다. 특히, 도 20에 있어서는 실리콘 기판, 백 게이트, 제어 게이트 전극 및 U자 실리콘 부재만을 도시하고 있다.
도 19 및 도 20에 도시된 바와 같이, 본 변형예에 관한 불휘발성 반도체 기억 장치(2a)에 있어서는, 전술한 제2 실시 형태에 관한 불휘발성 반도체 기억 장치2(도 17 및 도 18 참조)와 비교하여 블록(50) 내의 제어 게이트 전극의 배치가 상이하다. 즉, 본 변형예에서는 블록(50) 사이의 영역 및 그 주변에 있어서, Y 방향을 따라 제어 게이트 전극(CGb), 더미 게이트 전극(CGd), 제어 게이트 전극(CGs)의 순서대로 배열되어 있다. 본 변형예에 있어서의 상기 이외의 구성, 동작, 제조 방법 및 효과는 전술한 제2 실시 형태와 마찬가지이다.
다음에, 본 발명의 제3 실시 형태에 대하여 설명한다.
도 21은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 22는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 평면도이다.
또한, 도 21 및 도 22에 있어서는, 도면을 보기 쉽게 하기 위해 실리콘 기판 및 도전 부분만을 도시하고, 절연 부분은 도시를 생략하고 있다. 특히, 도 22에 있어서는 실리콘 기판, 백 게이트, 제어 게이트 전극 및 U자 실리콘 부재만을 도시하고 있다.
도 21 및 도 22에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(3)에 있어서는, 전술한 제2 실시 형태의 변형예에 관한 불휘발성 반도체 기억 장치(2a)(도 19 및 도 20 참조)와 비교하여 더미 게이트 전극(CGd)이 가늘고, 이 더미 게이트 전극(CGd)을 관통하는 실리콘 필러(31)는 X 방향을 따라 1열로 배열되어 있다. 그리고, 블록(50) 사이의 영역 및 그 주변에 있어서는 Y 방향을 따라 제어 게이트 전극(CGs), 더미 게이트 전극(CGd), 제어 게이트 전극(CGs)이 이 순서대로 배열되어 있다.
더미 게이트 전극(CGd)을 관통하는 1개의 실리콘 필러(31)와, 이 더미 게이트 전극(CGd)의 Y 방향 한쪽에 배치된 1개의 제어 게이트 전극(CGs)을 관통하는 2개의 실리콘 필러(31)의 바로 위 영역에는, 다른 소스선(SL)보다도 폭이 넓은 소스선(SLw)이 형성되어 있고, 이들 3개의 실리콘 필러(31)의 상단부는 이 소스선(SLw)에 공통 접속되어 있다. 즉, 소스선(SLw)에는 3열의 실리콘 필러(31)가 접속되어 있다.
또한, 더미 게이트 전극(CGd)을 관통하는 1개의 실리콘 필러(31)와, 그 Y 방향 양측에 배치된 2개의 실리콘 필러(31)의 바로 아래 영역에는 다른 접속 부재(32)보다도 Y 방향의 길이가 긴 접속 부재(32w)가 형성되어 있다. 그리고, 이들 3개의 실리콘 필러(31)의 하단부는 이 접속 부재(32w)에 공통 접속되어 있다. 즉, 접속 부재(32w)에는 3열의 실리콘 필러(31)가 접속되어 있다.
그리고, 더미 게이트 전극(CGd)은 제어 게이트 전극(CGs 및 CGb)으로부터 절연되어 있고, 예를 들어 플로팅 상태로 되어 있다. 이로 인해, 더미 게이트 전극(CGd)을 관통하는 실리콘 필러(31d)는 소스선(SLw)과 접속 부재(32w) 사이에 접속되어 있기는 하지만, 데이터의 기억에는 기여하지 않고, 더미 필러로 되어 있다. 또한, 더미 게이트 전극(CGd)을 관통하는 실리콘 필러(31)의 Y 방향 양측에 배치된 2개의 실리콘 필러(31)는 접속 부재(32w)를 개재하여 서로 접속되어 있다. 본 실시 형태에 있어서의 상기 이외의 구성, 동작 및 제조 방법은 전술한 제2 실시 형태의 변형예와 마찬가지이다.
다음에, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 따르면, 전술한 제2 실시 형태 및 그 변형예와 비교하여 블록(50) 사이의 영역에 배치된 더미 필러가 1열로 되기 때문에 칩 면적을 저감시킬 수 있다. 또한, 분단된 적층체(ML)에 있어서의 더미 게이트 전극(CGd)을 포함하는 부분의 폭은 가늘어지기 때문에 이 부분만은 도괴될 가능성이 높지만, 다른 부분의 폭은 실리콘 필러 2열분의 굵기이어서 도괴될 가능성은 낮다. 그리고, 더미 게이트 전극(CGd)을 포함하는 부분의 수는 제어 게이트 전극(CGs) 또는 제어 게이트 전극(CGb)을 포함하는 부분의 수보다도 적다. 이로 인해, 장치(3) 전체적으로는, 분단된 부분의 도괴에 의해 문제가 발생할 가능성은 그다지 증가하지 않는다. 본 실시 형태에 있어서의 상기 이외의 효과는, 전술한 제1 실시 형태와 마찬가지이다.
이상, 실시 형태를 참조하여 본 발명을 설명했지만, 본 발명은 이들의 실시 형태에 한정되는 것은 아니다. 예를 들어, 전술한 각 실시 형태에 대하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 함유된다. 예를 들어, 전술한 각 실시 형태에 있어서는 주변 회로에 관한 설명은 생략했지만, 실제의 불휘발성 반도체 기억 장치에는 메모리 트랜지스터 등을 구동하기 위한 각종 회로가 형성되어 있다. 또한, 전술한 각 실시 형태에 있어서는 에칭 스토퍼막, 확산 방지막 등의 프로세스막에 대해서는 설명을 생략했지만, 프로세스 상의 필요에 따라 이들의 프로세스막을 적절히 형성할 수 있다. 또한, 전술한 각 공정 사이에 적절히 평탄화 공정 및 세정 공정 등을 마련할 수 있다.

Claims (17)

  1. 각각 복수의 절연막 및 전극막이 교대로 적층되고, 상기 전극막이 분단되어 제1 방향으로 연장되는 복수개의 제어 게이트 전극으로 되어 있는 적층체와,
    상기 적층체 위에 형성되고, 상기 제1 방향으로 연장되는 복수개의 선택 게이트 전극과,
    상기 적층체의 적층 방향으로 연장되어 상기 제1 방향 및 상기 제1 방향에 대하여 교차하는 제2 방향을 따라 매트릭스 형상으로 배열되어, 상기 제어 게이트 전극 및 상기 선택 게이트 전극을 관통하는 복수개의 반도체 필러와,
    상기 제1 방향으로 연장되어 일부의 상기 반도체 필러의 상단부에 접속된 복수개의 소스선과,
    상기 제2 방향으로 연장되어 나머지의 상기 반도체 필러의 상단부에 접속된 복수개의 비트선과,
    상단부가 상기 소스선에 접속된 1개의 상기 반도체 필러의 하단부와 상단부가 상기 비트선에 접속된 다른 1개의 상기 반도체 필러의 하단부를 상호 접속하는 접속 부재와,
    상기 제어 게이트 전극과 상기 반도체 필러 사이에 형성된 전하 축적층과,
    상기 선택 게이트 전극과 상기 반도체 필러 사이에 형성된 게이트 절연막을 구비하고,
    적어도 일부의 상기 제어 게이트 전극은 각각 상기 제2 방향에 있어서 인접하는 2개의 상기 반도체 필러에 의해 관통되어 있고, 상기 접속 부재에 의해 서로 접속된 2개의 상기 반도체 필러는 서로 다른 상기 제어 게이트 전극을 관통하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제어 게이트 전극은 상기 제2 방향을 따라 설정된 복수의 블록으로 조 편성되고,
    각 블록에 속하는 상기 제어 게이트 전극은 2개의 그룹으로 더 조 편성되며,
    각 블록 내에 있어서, 한쪽의 그룹에 속하는 상기 제어 게이트 전극과 다른 쪽의 그룹에 속하는 상기 제어 게이트 전극은 상기 제2 방향을 따라 교대로 배열되어 있고,
    각 그룹에 속하는 상기 제어 게이트 전극은 그룹마다 공통 접속되어 있고,
    각 상기 블록의 상기 제2 방향에 있어서의 단부에 배치된 상기 반도체 필러는 하단부가 상기 접속 부재에 접속되어 있지 않은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 기판과,
    상기 기판과 상기 적층체 사이에 형성된 백 게이트를 더 구비하고,
    상기 접속 부재는 상기 백 게이트의 내부에 배치되어 있고,
    상기 접속 부재에 접속되어 있지 않은 반도체 필러의 바로 아래 영역에는 상기 백 게이트는 형성되어 있지 않은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서, 각 상기 블록에 있어서, 상기 전극막은 서로 맞물린 한 쌍의 빗 형상의 패턴으로 분할되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제2항에 있어서, 인접하는 2개의 상기 블록 사이에는 상기 2개의 블록 각각에 있어서의 상기 한쪽의 그룹에 속하는 상기 제어 게이트 전극 및 상기 다른 쪽의 그룹에 속하는 상기 제어 게이트 전극 중 어디에도 접속되어 있지 않은 제어 게이트 전극이 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극의 형상은 상기 제1 방향으로 연장되는 라인 형상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극은 플로팅 상태로 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제5항에 있어서, 상기 한쪽의 그룹에 속하는 제어 게이트 전극, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극 및 상기 다른 쪽의 그룹에 속하는 제어 게이트 전극은, 상기 제2 방향을 따라 등간격으로 배열되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제5항에 있어서, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극은 상기 제2 방향에 있어서 인접하고, 공통의 상기 소스선에 접속된 2개의 상기 반도체 필러에 의해 관통되어 있고,
    상기 제2 방향에 있어서, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극을 관통하는 상기 2개의 반도체 필러의 양 이웃에 배치된 각각 별도의 2개의 상기 반도체 필러는, 상기 비트선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제5항에 있어서, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극은 상기 제2 방향에 있어서 인접하고, 공통의 상기 소스선에 접속된 2개의 상기 반도체 필러에 의해 관통되어 있고,
    상기 제2 방향에 있어서, 상기 2개의 반도체 필러로부터 보아, 한쪽의 이웃에 배치된 다른 2개의 상기 반도체 필러는 상기 비트선에 접속되어 있고, 다른 쪽의 이웃에 배치된 또 다른 2개의 상기 반도체 필러는 상기 소스선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제5항에 있어서, 상기 어디에도 접속되어 있지 않은 제어 게이트 전극은 상기 제1 방향을 따라 배열된 1열의 더미의 반도체 필러에 의해 관통되어 있고,
    상기 더미의 반도체 필러와 그 양측에 배치된 2개의 상기 반도체 필러는 동일한 상기 접속 부재에 접속되어 있고,
    상기 2개의 반도체 필러는 상기 소스선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서, 상기 더미의 반도체 필러는 상기 2개의 반도체 필러 중 한쪽이 접속된 상기 소스선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서, 상기 더미의 반도체 필러가 접속된 상기 소스선의 폭은 다른 소스선의 폭보다도 넓은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서, 기판과,
    상기 기판과 상기 적층체 사이에 형성된 백 게이트를 더 구비하고,
    상기 접속 부재는 상기 백 게이트의 내부에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 기판 위에 도전막을 형성하는 공정과,
    상기 도전막의 상면에 제1 방향 및 상기 제1 방향에 대하여 교차하는 제2 방향을 따라 매트릭스 형상으로 배열된 복수개의 오목부를 형성하는 공정과,
    상기 오목부 내에 희생재를 매립하는 공정과,
    상기 도전막 위에 각각 복수의 절연막 및 전극막을 교대로 적층하여 적층체를 형성하는 공정과,
    상기 적층체에 상기 적층체의 적층 방향으로 연장되는 관통 홀을 상기 제1 방향 및 상기 제2 방향을 따라 매트릭스 형상으로 형성하고, 각 상기 희생재에 각각 상기 제2 방향에 있어서 인접하는 2개의 상기 관통 홀을 도달시키는 공정과,
    상기 관통 홀을 통하여 에칭을 행하여 상기 희생재를 제거하는 공정과,
    상기 관통 홀 및 상기 오목부의 내면 위에 전하 축적층을 형성하는 공정과,
    상기 관통 홀 및 상기 오목부의 내부에 반도체 재료를 매립하여 상기 오목부 내에 접속 부재를 형성함과 함께 상기 관통 홀 내에 반도체 필러를 형성하는 공정과,
    상기 적층체에, 상기 접속 부재에 의해 서로 접속된 2개의 상기 반도체 필러의 사이의 영역을 연결하도록 상기 제1 방향으로 연장되는 홈을 형성하고, 상기 전극막을 상기 제2 방향을 따라 배열된 2개의 상기 반도체 필러에 의해 관통되어 상기 제1 방향으로 연장되는 복수개의 제어 게이트 전극으로 분단하는 공정과,
    상기 적층체 위에 다른 도전막을 형성하는 공정과,
    상기 다른 도전막에 있어서의 상기 관통 홀의 바로 위 영역에 다른 관통 홀을 형성하는 공정과,
    상기 다른 관통 홀의 내면 위에 게이트 절연막을 형성하는 공정과,
    상기 다른 관통 홀의 내부에 반도체 재료를 매립하여 상기 반도체 필러에 접속되는 다른 반도체 필러를 형성하는 공정과,
    상기 다른 도전막을 분단하여 상기 제1 방향으로 연장되는 복수개의 선택 게이트 전극을 형성하는 공정과,
    상기 제1 방향으로 연장되어 일부의 상기 다른 반도체 필러의 상단부에 접속되는 복수개의 소스선을 형성하는 공정과,
    상기 제2 방향으로 연장되고 나머지의 상기 다른 반도체 필러의 상단부에 접속되는 복수개의 비트선을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제2 방향을 따라 설정된 복수의 블록 각각에 있어서의 상기 제2 방향의 단부로부터 상기 도전막을 제거하는 공정을 더 구비하고,
    상기 복수개의 제어 게이트 전극으로 분단하는 공정에 있어서, 상기 제어 게이트 전극을 상기 복수의 블록으로 조 편성하고, 각 블록에 속하는 상기 제어 게이트 전극을 2개의 그룹으로 더 조 편성하며, 각 블록 내에 있어서, 한쪽의 그룹에 속하는 상기 제어 게이트 전극과 다른 쪽의 그룹에 속하는 상기 제어 게이트 전극을 상기 제2 방향을 따라 교대로 배열하고, 각 그룹에 속하는 상기 제어 게이트 전극을 그룹마다 공통 접속하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제16항에 있어서, 상기 복수개의 제어 게이트 전극으로 분단하는 공정에 있어서, 인접하는 2개의 상기 블록 사이에는 상기 2개의 블록 각각에 있어서의 상기 한쪽의 그룹에 속하는 상기 제어 게이트 전극 및 상기 다른 쪽의 그룹에 속하는 상기 제어 게이트 전극 중 어디에도 접속되어 있지 않은 제어 게이트 전극을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
KR1020100013281A 2009-02-16 2010-02-12 불휘발성 반도체 기억 장치 및 그 제조 방법 KR101054532B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-032988 2009-02-16
JP2009032988A JP5383241B2 (ja) 2009-02-16 2009-02-16 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20100093490A KR20100093490A (ko) 2010-08-25
KR101054532B1 true KR101054532B1 (ko) 2011-08-04

Family

ID=42559132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100013281A KR101054532B1 (ko) 2009-02-16 2010-02-12 불휘발성 반도체 기억 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US8274108B2 (ko)
JP (1) JP5383241B2 (ko)
KR (1) KR101054532B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431420B2 (en) 2014-07-09 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices including vertical cell strings that are commonly connected

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8514620B2 (en) 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8441855B2 (en) * 2011-01-14 2013-05-14 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
JP2012151169A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置
US8750040B2 (en) * 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
JP5398766B2 (ja) 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
JP5421317B2 (ja) * 2011-03-24 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5351201B2 (ja) 2011-03-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101868799B1 (ko) * 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
JP6140400B2 (ja) * 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
JP5487170B2 (ja) * 2011-09-02 2014-05-07 株式会社東芝 半導体記憶装置
JP2013120786A (ja) 2011-12-06 2013-06-17 Toshiba Corp 半導体記憶装置
JP2013179165A (ja) 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5651630B2 (ja) 2012-03-22 2015-01-14 株式会社東芝 不揮発性半導体記憶装置
US9251907B2 (en) * 2012-04-03 2016-02-02 Micron Technology, Inc. Memory devices and methods of operating memory devices including applying a potential to a source and a select gate between the source and a string of memory cells while performing a program operation on a memory cell in the string
FR2993389B1 (fr) * 2012-07-10 2015-02-27 Soitec Silicon On Insulator Antifusible
KR20140025054A (ko) * 2012-08-21 2014-03-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140025631A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102002802B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치
KR20140062636A (ko) * 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9001584B2 (en) 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
JP2014175348A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
JP2014187191A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
JP2014187332A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性記憶装置およびその製造方法
KR102059921B1 (ko) * 2013-05-31 2020-02-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
US9484350B2 (en) 2013-09-27 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having an inter-layer via (ILV), and method of making same
KR20150037165A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 소자
JP5676787B1 (ja) * 2014-01-16 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
KR20150146073A (ko) * 2014-06-20 2015-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102150251B1 (ko) 2014-09-05 2020-09-02 삼성전자주식회사 반도체 장치
JP2016058494A (ja) 2014-09-08 2016-04-21 株式会社東芝 半導体記憶装置
US9425205B2 (en) 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US10192753B2 (en) 2014-09-15 2019-01-29 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
KR20160114907A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
SG11201802573UA (en) 2016-01-13 2018-04-27 Toshiba Memory Corp Semiconductor memory device
JP6363266B2 (ja) * 2017-06-22 2018-07-25 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
JP6948892B2 (ja) * 2017-09-19 2021-10-13 キオクシア株式会社 半導体記憶装置
KR102641734B1 (ko) 2018-05-31 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
US10580791B1 (en) * 2018-08-21 2020-03-03 Micron Technology, Inc. Semiconductor device structures, semiconductor devices, and electronic systems
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266143A (ja) 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2009075370A1 (en) 2007-12-11 2009-06-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
KR20110033931A (ko) * 2008-07-11 2011-04-01 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356773B1 (ko) * 2000-02-11 2002-10-18 삼성전자 주식회사 플래쉬 메모리 장치 및 그 형성 방법
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
JP2010161132A (ja) * 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP4982540B2 (ja) * 2009-09-04 2012-07-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266143A (ja) 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2009075370A1 (en) 2007-12-11 2009-06-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
KR20110033931A (ko) * 2008-07-11 2011-04-01 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431420B2 (en) 2014-07-09 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices including vertical cell strings that are commonly connected

Also Published As

Publication number Publication date
JP2010192531A (ja) 2010-09-02
US20100207190A1 (en) 2010-08-19
JP5383241B2 (ja) 2014-01-08
US8274108B2 (en) 2012-09-25
KR20100093490A (ko) 2010-08-25

Similar Documents

Publication Publication Date Title
KR101054532B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR101076125B1 (ko) 불휘발성 반도체 기억 장치
KR101082228B1 (ko) 불휘발성 반도체 기억 장치 및 그 구동 방법
TWI445164B (zh) 非揮發性半導體記憶裝置
US9583539B2 (en) Word line connection for memory device and method of making thereof
US7977733B2 (en) Non-volatile semiconductor storage device
US9761606B1 (en) Stacked non-volatile semiconductor memory device with buried source line and method of manufacture
KR100964759B1 (ko) 불휘발성 반도체 기억 장치
US20150270283A1 (en) Nonvolatile memory device, method for operating the same, and method for fabricating the same
CN110943088A (zh) 半导体存储装置及其制造方法
US10020315B1 (en) Semiconductor memory device
KR20100086435A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2015050332A (ja) 不揮発性半導体記憶装置
TWI808617B (zh) 半導體記憶裝置及其製造方法
CN116723703A (zh) 半导体装置及其制造方法
JP2010199194A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee