JP5421317B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP5421317B2
JP5421317B2 JP2011065315A JP2011065315A JP5421317B2 JP 5421317 B2 JP5421317 B2 JP 5421317B2 JP 2011065315 A JP2011065315 A JP 2011065315A JP 2011065315 A JP2011065315 A JP 2011065315A JP 5421317 B2 JP5421317 B2 JP 5421317B2
Authority
JP
Japan
Prior art keywords
film
axis
along
semiconductor pillar
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011065315A
Other languages
English (en)
Other versions
JP2012204437A (ja
Inventor
徹 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011065315A priority Critical patent/JP5421317B2/ja
Priority to US13/235,429 priority patent/US8994094B2/en
Publication of JP2012204437A publication Critical patent/JP2012204437A/ja
Application granted granted Critical
Publication of JP5421317B2 publication Critical patent/JP5421317B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置の記憶容量を増加させるために、３次元積層メモリが提案されている。３次元積層メモリにおいては、例えば、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を積層方向において貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられる。これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も考えられる。
このような３次元積層メモリにおいて、製造工程数を削減し、製造コストを削減することが期待されている。
特開２０１０−１１４３７０号公報
本発明の実施形態は、製造工程数の削減が可能な不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の実施形態によれば、第１積層体と、第１半導体ピラーと、第２積層体と、第２半導体ピラーと、接続部と、第１メモリ膜と、分断部と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層体は、第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２層の前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む。前記第１半導体ピラーは、前記第１積層体を前記第１軸に沿って貫通する。前記第２積層体は、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、前記第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２層の前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む。前記第２半導体ピラーは、前記第２積層体を前記第１軸に沿って貫通する。前記接続部は、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する。前記分断部は、前記第１半導体ピラーと前記第２半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とを電気的に分断する。前記第１メモリ膜は、前記複数の第１電極膜と前記第１半導体ピラーとの間と、前記複数の第２電極膜と前記第２半導体ピラーとの間と、前記接続部と前記分断部との間と、に設けられる。前記分断部は、前記第１メモリ膜に用いられる材料を含む積層膜を含む。
本発明の実施形態によれば、第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２層の前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、前記第１積層体を前記第１軸に沿って貫通する第１半導体ピラーと、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２層の前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む第２積層体と、前記第２積層体を前記第１軸に沿って貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、前記接続部に対向する接続部導電層と、前記複数の第１電極膜と前記第１半導体ピラーとの間と、前記複数の第２電極膜と前記第２半導体ピラーとの間と、前記接続部と前記接続部導電層との間と、に設けられた第１メモリ膜と、前記第１半導体ピラーと前記第２半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とを電気的に分断する分断部と、を含む不揮発性半導体記憶装置の製造方法であって、前記接続部導電層となる接続部導電膜に設けられ、前記接続部が形成される接続部溝に犠牲層を埋め込み、前記犠牲層の上に前記複数の第１積層体及び前記複数の第２積層体となる積層母体を形成し、前記積層母体を前記第１軸に沿って貫通し前記犠牲層に到達する第１貫通ホールと、前記第１貫通ホールと前記第２軸に沿って並置され前記積層母体を前記第１軸に沿って貫通し前記犠牲層に到達する第２貫通ホールと、前記第１貫通ホールと前記第２貫通ホールとの間において前記積層母体を前記第１軸に沿って貫通し前記犠牲層に到達し前記積層母体を分断するスリットと、を形成し、前記第１貫通ホール、前記第２貫通ホール及び前記スリットの少なくともいずれかを介して前記犠牲層を除去して前記接続部溝の内壁面を露出させ、前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝のそれぞれの内壁面に積層膜を形成して、前記第１メモリ膜を形成しつつ、前記スリットの内部に前記積層膜の少なくとも一部を埋め込んで前記分断部を形成し、前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝の残余の空間に半導体材料を埋め込んで前記第１半導体ピラー、前記第２半導体ピラー及び前記接続部を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明の実施形態によれば、第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２層の前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、前記第１積層体を前記第１軸に沿って貫通する第１半導体ピラーと、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２層の前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む第２積層体と、前記第２積層体を前記第１軸に沿って貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、前記接続部に対向する接続部導電層と、前記複数の第１電極膜と前記第１半導体ピラーとの間と、前記複数の第２電極膜と前記第２半導体ピラーとの間と、前記接続部と前記接続部導電層との間と、に設けられた第１メモリ膜と、前記第１半導体ピラーと前記第２半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とを電気的に分断する分断部と、を含む不揮発性半導体記憶装置の製造方法であって、前記接続部導電層となる接続部導電膜に設けられ、前記接続部が形成される接続部溝に犠牲層を埋め込み、前記犠牲層の上に、前記第１電極膜及び前記第２電極膜となる第１膜と、前記第１膜よりもエッチング速度が高い第２膜と、を交互に形成して積層構造体を形成し、前記積層構造体を前記第１軸に沿って貫通し前記犠牲層に到達する第１貫通ホールと、前記第１貫通ホールと前記第２軸に沿って並置され前記積層構造体を前記第１軸に沿って貫通し前記犠牲層に到達する第２貫通ホールと、前記第１貫通ホールと前記第２貫通ホールとの間において前記積層構造体を前記第１軸に沿って貫通し前記犠牲層に到達し前記積層構造体を分断するスリットと、を形成し、前記スリットの内部に絶縁材料を埋め込んで前記分断部を形成し、前記第１貫通ホール及び前記第２貫通ホールを介して、前記第１膜を残しつつ前記第２膜及び前記犠牲層を除去し、前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝のそれぞれの内壁面に積層膜を形成して前記第１メモリ膜を形成しつつ、前記第２膜が除去された空間に前記積層膜の少なくとも一部を埋め込んで前記第１電極間絶縁膜及び前記第２電極間絶縁膜を形成し、前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝の残余の空間に半導体材料を埋め込んで前記第１半導体ピラー、前記第２半導体ピラー及び前記接続部を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。 図９（ａ）〜図９（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図１０（ａ）〜図１０（ｄ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。 図１１（ａ）〜図１１（ｄ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。 図１２（ａ）〜図１２（ｄ）は、第２の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。 図１３（ａ）〜図１３（ｄ）は、第２の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。 第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。 図１５（ａ）〜図１５（ｃ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図１６（ａ）〜図１６（ｄ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。 図１７（ａ）〜図１７（ｄ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。 図１８（ａ）及び図１８（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。同図においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。
図１に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、メモリセルアレイ部ＭＣＵを備える。メモリセルアレイ部ＭＣＵには、複数のメモリセルＭＣが設けられる。
メモリセルアレイ部ＭＣＵは、例えば基板１１の主面１１ａの上に設けられる。
基板１１には、例えば半導体基板が用いられる。基板１１には、例えばシリコン基板が用いられる。基板１１には、例えば任意の基板の上に設けられた半導体の層などを用いることもできる。実施形態において、基板１１は任意である。
ここで、基板１１の主面１１ａに対して垂直な軸をＺ軸（第１軸）とする。Ｚ軸に対して垂直な１つの軸をＹ軸（第２軸）とする。Ｚ軸とＹ軸とに対して垂直な軸をＸ軸（第３軸）とする。
図１に表したように、メモリセルアレイ部ＭＣＵは、複数の積層体ＭＬ（例えば第１〜第４積層体ＭＬ１〜ＭＬ４など）を含む。複数の積層体ＭＬは、例えば、Ｘ軸に沿って延在する。複数の積層体ＭＬは、例えば、Ｙ軸に沿って並ぶ。複数の積層体ＭＬのそれぞれは、Ｚ軸に沿って積層された複数の電極膜６１と、Ｚ軸に沿って隣り合う２層の電極膜６１の間に設けられた電極間絶縁膜（この図では図示しない）と、を含む。
図１においては、図を見易くするために、電極膜６１の数が４である場合が描かれているが、実施形態において、電極膜６１の数は任意である。
本願明細書において、「積層」は、互いに接して重ねられる場合の他に、間に他の要素が挿入されて重ねられる場合も含む。
メモリセルアレイ部ＭＣＵは、複数の半導体ピラーＳＰを含み、例えば、複数の半導体ピラーＳＰを第１〜第６半導体ピラーＳＰ１〜ＳＰ６とする。
第２半導体ピラーＳＰ２は、Ｙ軸に沿って第１半導体ピラーＳＰ１と並置される。
第３半導体ピラーＳＰ３は、Ｘ軸に沿って第１半導体ピラーＳＰ１と並置される。
第４半導体ピラーＳＰ４は、Ｙ軸に沿って第３半導体ピラーＳＰ３と並置され、Ｘ軸に沿って第２半導体ピラーＳＰ２と並置される。
第５半導体ピラーＳＰ５及び第６半導体ピラーＳＰ６は、Ｙ軸に沿って第１半導体ピラーＳＰ１と並置される。第１半導体ピラーＳＰ１と第６半導体ピラーＳＰ６との間に第２半導体ピラーＳＰ２が配置される。第２半導体ピラーＳＰ２と第６半導体ピラーＳＰ６との間に第５半導体ピラーＳＰ５が配置される。
第１半導体ピラーＳＰ１の底部と、第２半導体ピラーＳＰ２の底部と、は、第１接続部ＣＰ１（接続部ＣＰ）で接続されている。第３半導体ピラーＳＰ３の底部と、第４半導体ピラーＳＰ４の底部と、は、第２接続部ＣＰ２で接続されている。第５半導体ピラーＳＰ５の底部と、第６半導体ピラーＳＰ６の底部と、は、第３接続部ＣＰ３で接続されている。
第１半導体ピラーＳＰ１の底部とは反対側の端及び第６半導体ピラーＳＰ６の底部とは反対側の端は、コンタクトビア２２ａにより、複数のビット線ＢＬの１つに接続される。第２半導体ピラーＳＰ２の底部とは反対側の端及び第５半導体ピラーＳＰ５の底部とは反対側の端は、ソース線ＳＬに接続される。
第３半導体ピラーＳＰ３の底部とは反対側の端は、コンタクトビア２２ｃにより、複数のビット線ＢＬのうちで第１半導体ピラーＳＰ１及び第６半導体ピラーＳＰ６が接続されるビット線ＢＬとは異なるビット線ＢＬに接続される。第４半導体ピラーＳＰ４の底部とは反対側の端は、ソース線ＳＬに接続される。
複数の半導体ピラーＳＰのそれぞれは、複数の積層体ＭＬのそれぞれをＺ軸に沿って貫通する。
第１半導体ピラーＳＰ１及び第３半導体ピラーＳＰ３に貫通される積層体ＭＬを第１積層体ＭＬ１とする。第６半導体ピラーＳＰ６に貫通される積層体ＭＬを第４積層体ＭＬ４とする。第２半導体ピラーＳＰ２、第４半導体ピラーＳＰ４及び第５半導体ピラーＳＰ５は同じ積層体ＭＬを貫通する。便宜上、第２半導体ピラーＳＰ２及び第４半導体ピラーＳＰ４に貫通される積層体ＭＬの部分を第２積層体ＭＬ２と言い、第５半導体ピラーＳＰ５に貫通される積層体ＭＬの部分を第３積層体ＭＬ３と言うことにする。第２積層体ＭＬ２は、第３積層構造体ＭＬ３と連続している。
第１積層体ＭＬ１とビット線ＢＬとの間に第１選択ゲート電極ＳＧ１が設けられる。
第２積層体ＭＬ２とソース線ＳＬとの間に第２選択ゲート電極ＳＧ２が設けられる。
第３積層体ＭＬ３とソース線ＳＬとの間に第３選択ゲート電極ＳＧ３が設けられる。
第４積層体ＭＬ４とビット線ＢＬとの間に第４選択ゲート電極ＳＧ４が設けられる。
複数の選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）は、Ｘ軸に沿って延在する。
第１選択ゲート電極ＳＧ１は、第１半導体ピラーＳＰ１及び第３半導体ピラーＳＰ３に貫通される。
第２選択ゲート電極ＳＧ２は、第２半導体ピラーＳＰ２及び第４半導体ピラーＳＰ４に貫通される。
第３選択ゲート電極ＳＧ３は、第５半導体ピラーＳＰ５に貫通される。
第４選択ゲート電極ＳＧ４は、第６半導体ピラーＳＰ６に貫通される。
図１に表したように、複数の半導体ピラーＳＰは、Ｘ軸とＹ軸とに沿ってマトリクス状に設けられる。Ｚ軸に沿って積層される複数の電極膜６１と複数の半導体ピラーＳＰとが交差する部分のそれぞれにメモリセルＭＣが形成される。メモリセルＭＣは、Ｚ軸とＸ軸とＹ軸とに沿って、３次元マトリクス状に設けられる。
接続部ＣＰには、例えば半導体ピラーＳＰに用いられる半導体材料が用いられる。
メモリセルアレイ部ＭＣＵは、接続部ＣＰ（例えば第１〜第３接続部ＣＰ１〜ＣＰ３など）に対向する接続部導電層ＣＰＣをさらに含む。接続部導電層ＣＰＣの電位を制御することで、接続部ＣＰのそれぞれに接続された一対の半導体ピラーＳＰが互いに電気的に接続される。接続された一対の半導体ピラーＳＰが１つのメモリストリングとなる。
図２、図３及び図４、は、不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＣＵの構成を例示している。図２は、図１のＡ１−Ａ２線断面の一部を例示している。図３は、図１のＢ１−Ｂ２線断面の一部を例示している。図４は、メモリセルアレイ部ＭＣＵの一部をＸ−Ｙ平面で切断したときの断面図であり、図２のＣ１−Ｃ２線断面図に相当する。
図２及び図４に表したように、 第１積層体ＭＬ１は、Ｚ軸に沿って積層された複数の第１電極膜６１ａと、Ｚ軸に沿って隣り合う２層の第１電極膜６１ａの間に設けられた第１電極間絶縁膜６２ａと、を含む。例えば、第１積層体ＭＬ１に、Ｚ軸に沿って延在する第１貫通ホールＴＨ１が設けられ、第１半導体ピラーＳＰ１は、第１貫通ホールＴＨ１の内側に埋め込まれる。
第２積層体ＭＬ２は、例えば、Ｙ軸に沿って第１積層体ＭＬ１と並置される。第２積層体ＭＬ２は、Ｚ軸に沿って積層された複数の第２電極膜６１ｂと、Ｚ軸に沿って隣り合う２層第２電極膜６１ｂの間に設けられた第２電極間絶縁膜６２ｂと、を含む。例えば、第２積層体ＭＬ１に、Ｚ軸に沿って延在する第２貫通ホールＴＨ２が設けられ、第２半導体ピラーＳＰ２は、第２貫通ホールＴＨ２の内側に埋め込まれる。
メモリセルアレイ部ＭＣＵは、第１メモリ膜ＳＩＦ１をさらに含む。第１メモリ膜ＳＩＦ１は、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間、及び、第１接続部ＣＰ１と接続部導電層ＣＰＣとの間に設けられる。
第１メモリ膜ＳＩＦ１は、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び第１接続部ＣＰ１の周りを取り囲む。
例えば、第１メモリ絶縁膜ＳＩＦ１は、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び第１接続部ＣＰ１の周りに設けられた第１内側絶縁膜４２ａ（内側絶縁膜４２）と、第１内側絶縁膜４２ａの周りに設けられた第１電荷保持層４８ａ（電荷保持層４８）と、第１電荷保持層４８ａの周りに設けられた第１外側絶縁膜４３ａ（外側絶縁膜４３）と、を含む。
図２に表したように、メモリセルアレイ部ＭＣＵは、第１積層体ＭＬ１と第２積層体ＭＬ２とを分断する第１分断部ＩＬ１（分断部ＩＬ）をさらに含む。第１分断部ＩＬ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との間において、複数の第１電極膜６１ａと複数の第２電極膜６１ｂとを電気的に分断する。第１分断部ＩＬ１は、第１メモリ膜ＳＩＦ１に用いられる材料を含む積層膜を含む。
第１分断部ＩＬ１は、Ｘ軸に沿って延在する部分を含む。第１分断部ＩＬ１は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４との間において複数の第１電極膜６１ａと複数の第２電極膜６１ｂとをさらに電気的に分断している。
図２に例示したように、基板１１と接続部導電層ＣＰＣとの間に絶縁膜１３が設けられている。複数の電極膜６１と接続部導電層ＣＰＣとの間に層間絶縁膜１４が設けられている。さらに、メモリセルアレイ部ＭＣＵにおいては、層間絶縁膜１５が設けられている。複数の電極膜６１は、層間絶縁膜１４と層間絶縁膜１５との間に配置されている。層間絶縁膜１４及び１５も積層体ＭＬに含まれるものとする。
図３及び図４に表したように、第２メモリ膜ＳＩＦ２と、第２接続部ＣＰ２と、が設けられる。
第２メモリ膜ＳＩＦ２は、複数の第１電極膜６１ａと第３半導体ピラーＳＰ３との間、複数の第２電極膜６１ｂと第４半導体ピラーＳＰ４との間、及び、第２接続部ＣＰ２と接続部導電層ＣＰＣとの間に設けられる。
第２メモリ膜ＳＩＦ２は、第３半導体ピラーＳＰ３、第４半導体ピラーＳＰ４及び第２接続部ＣＰ２の周りを取り囲む。
第２メモリ絶縁膜ＳＩＦ２は、第３半導体ピラーＳＰ３、第４半導体ピラーＳＰ４及び第２接続部ＣＰ２の周りに設けられた第２内側絶縁膜４２ｂ（内側絶縁膜４２）と、第２内側絶縁膜４２ｂの周りに設けられた第２電荷保持層４８ｂ（電荷保持層４８）と、第２電荷保持層４８ｂの周りに設けられた第２外側絶縁膜４３ｂ（外側絶縁膜４３）と、を含む。
第１分断部ＩＬ１は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４との間において複数の第１電極膜６１ａと複数の第２電極膜６１ｂとをさらに電気的に分断する。
電極膜６１及び接続部導電層ＣＰＣには、例えばポリシリコンが用いられる。電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、例えば酸化シリコンが用いられる。
電荷保持膜４８には、例えば、窒化シリコンが用いられる。ただし、電荷蓄積膜４８には任意の絶縁材料を用いることができる。さらに、電荷蓄積膜４８には導電材料を用いても良い。この場合には、電荷蓄積膜４８は、Ｚ軸に沿って隣り合うメモリセルＭＣ（電極膜６１）の間で分断される。電荷保持膜４８は、メモリセルＭＣにおいて、電荷を蓄積し、情報を格納する部分として機能することができる。内側絶縁膜４２は、例えばトンネル絶縁膜として機能する。外側絶縁膜４３は、ブロック絶縁膜として機能する。
メモリセルＭＣは、例えばＭＯＮＯＳ構成を有するトランジスタである。複数の電極膜６１は、ワード電極として機能する。
図５は、実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的平面図である。
すなわち、同図は、メモリセルアレイ部ＭＣＵの一部を例示している。図５においては、図を見易くするために、１つの電極膜６１に対して、Ｘ軸に沿って並ぶ３つの半導体ピラーＳＰが描かれているが、実施形態において、Ｘ軸に沿って並ぶ半導体ピラーＳＰの数は任意である。
図５に表したように、メモリセルアレイ部ＭＣＵにおいて、例えば、第１半導体ピラーＳＰ１に貫通される第１積層体ＮＬ１の第１電極膜６１と、第６半導体ピラーＳＰ６に貫通される第４積層体ＭＬ４の電極膜６１と、が、Ｘ軸の一方の端において接続される。接続された電極膜６１が、電極膜６１Ａとなる。第２半導体ピラーＳＰ２に貫通される第２積層体ＭＬ２の第２電極膜６１ｂと、第５半導体ピラーＳＰ５に貫通される第３積層体ＭＬ３の電極膜６１と、が、Ｘ軸の他方の端において接続される。接続された電極膜６１が、電極膜６１Ｂとなる。第１コンタクト部ＣＵ１及び第２コンタクト部ＣＵ２のそれぞれが配線に電気的に接続される。
第３積層体ＭＬ３と第４積層体ＭＬ４との間において複数の第３電極膜６１ｃと複数の第４電極膜６１ｄとを電気的に分断する第２分断部ＬＩ２が設けられる。この例では、第２分断部ＬＩ２は、第１分断部ＬＩ１と連続している。
図６は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図６には、メモリセルアレイ部ＭＣＵに関して、図１のＡ１−Ａ２線に対応する断面と、図１のＢ１−Ｂ２線に対応する断面と、が例示されている。
図６に例示したように、基板１１において、例えば、メモリ領域ＭＲと、周辺領域ＰＲと、が設けられる。周辺領域ＰＲは、主面１１ａ上において、メモリ領域ＭＲと並置されている。周辺領域ＰＲには、例えば、メモリセルＭＣを動作させるための周辺回路ＰＲ１が設けられる。
メモリ領域ＭＲには、例えば、メモリ部ＭＵと、メモリ部周辺回路部ＭＰＵと、が設けられる。例えば、基板１１の主面１１ａ上にメモリ部周辺回路部ＭＰＵが設けられる。
メモリ部ＭＵには、例えば、メモリセルアレイ部ＭＣＵと、コンタクト部ＣＵ（例えば第１コンタクト部ＣＵ１及び第２コンタクト部ＣＵ２など）と、が設けられる。コンタクト部ＣＵは、Ｘ−Ｙ平面内において、メモリセルアレイ部ＭＣＵと並置される。
図６に表したように、この例では、選択ゲート電極ＳＧと層間絶縁膜１５との間に層間絶縁膜１６が設けられている。
選択ゲート電極ＳＧどうしの間に、層間絶縁膜１７が設けられる。選択ゲート電極ＳＧと半導体ピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。複数の選択ゲート電極ＳＧと複数の半導体ピラーＳＰとの交差部に選択ゲートトランジスタＳＧが形成される。
なお、半導体ピラーＳＰのうちで積層体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、一括して形成されても良く、異なる工程で形成されても良い。
ソース線ＳＬと選択ゲート電極ＳＧとの間には、層間絶縁膜１８が設けられている。ソース線ＳＬとビット線ＢＬとの間には、層間絶縁膜２３が設けられている。コンタクトビア２２ａ及び２２ｂは、層間絶縁膜２３をＺ軸に沿って貫通する。
選択ゲート電極ＳＧには、例えばポリシリコンが用いられる。選択ゲート絶縁膜ＳＧＩには、例えば、酸化シリコンが用いられる。また、選択ゲート絶縁膜ＳＧＩには、内側絶縁膜４２、電荷保持膜４８及び外側絶縁膜４３の少なくとも一部となる材料を用いても良い。
層間絶縁膜１６、層間絶縁膜１７、層間絶縁膜１８及び層間絶縁膜２３には、例えば酸化シリコンを用いることができる。
ソース線ＳＬ、ビット線ＢＬ、並びに、コンタクトビア２２ａ及び２２ｂには、例えば金属材料等が用いられる。
第１コンタクト部ＣＵ１においては、積層された複数の電極膜６１（例えば第１半導体ピラーＳＰに貫通される電極膜６１Ａ）のＸ軸に沿った長さが、階段状に変化している。そして、電極膜６１Ａのそれぞれに、コンタクト電極３１が接続される。コンタクト電極３１は、Ｚ軸に沿って延在し、電極膜６１Ａのそれぞれと、ワード配線３２と、を接続する。
接続部導電層ＣＰＣは、例えば、コンタクト電極３３によりバックゲート配線３４と接続される。
図１〜図６に関して説明した構成を有する実施形態に係る不揮発性半導体記憶装置１１０においては、後述するように、図２に例示した分断部ＩＬ（第１分断部ＩＬ１）は、貫通ホールＴＨ内に第１メモリＳＩＦ１を形成する際に、スリットＩＬｔ（第１スリットＩＬｔ１）内に第１メモリ膜ＳＩＦ１となる積層膜を形成することで形成される。スリットＩＬｔは、貫通ホールＴＨと同様に、接続部ＣＰに接する。
このように、分断部ＩＬの形成をメモリ膜ＳＩＦの少なくとも一部の形成と同時に行うことで、製造工程数の削減が可能になる。
例えば、分断部ＩＬに含まれる積層膜は、第１電荷保持膜４８ａに用いられる材料を含む膜を含む。例えば、第１メモリ膜ＳＩＦ１の形成の際に、第１電荷保持膜４８ａとなる膜をスリットＩＬｔ内に形成することで、分断部ＩＬの少なくとも一部が形成される。
さらに、分断部ＩＬに含まれる積層膜は、第１内側絶縁膜４２ａに用いられる材料を含む膜を含むことができる。例えば、第１メモリ膜ＳＩＦ１の形成の際に、第１内側絶縁膜４２ａとなる膜をスリットＩＬｔ内に形成することで、分断部ＩＬの少なくとも一部が形成される。
また、分断部ＩＬに含まれる積層膜は、第１外側絶縁膜４３ａに用いられる材料を含む膜を含むことができる。例えば、第１メモリ膜ＳＩＦ１の形成の際に、第１外側絶縁膜４３ａとなる膜をスリットＩＬｔ内に形成することで、分断部ＩＬの少なくとも一部が形成される。
例えば、分断部ＩＬに含まれる積層膜は、シリコン酸化膜（例えば内側絶縁膜４２及び外側絶縁膜４３に用いられる膜）とシリコン窒化膜（例えば電荷保持膜４８に用いられる膜）とを含むことができる。
このように、本実施形態においては、分断部ＩＬの形成をメモリ膜ＳＩＦの少なくとも一部と同時に行うことで、製造工程数の削減が可能になる。
なお、例えば、分断部ＩＬが接続部ＣＰに接するが、分断部ＩＬが第１メモリ膜ＳＩＦ１に用いられる材料を含む積層膜を含まない参考例の構成も考えられる。この参考例においては、分断部ＩＬの形成がメモリ膜ＳＩＦの形成とは別の工程で実施される。この参考例に比べて、本実施形態では、工程数を少なくできる。
不揮発性半導体記憶装置１１０においては、分断部ＩＬのＹ軸に沿った厚さが実質的に一定であるが、実施形態はこれに限らない。分断部ＩＬのＹ軸に沿った厚さは、例えばＸ軸に沿って変化しても良い。
図７は、第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図７は、実施形態に係る不揮発性半導体記憶装置１１１のメモリセルアレイ部ＭＣＵをＸ−Ｙ平面で切断したときの断面図である。
図７に表したように、不揮発性半導体記憶装置１１１においては、第１分断部ＩＬ１（分断部ＩＬ）の断面が曲線状である。これ以外の構成は、不揮発性半導体記憶装置１１０と同様なので説明を省略する。
第１分断部ＩＬ１は、第１部分ＩＬＬ１と、第２部分ＩＬＬ２と、第３部分ＩＬＬ３と、を含む。第１部分ＩＬＬ１は、第１分断部ＩＬ１のうちの、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との間の部分である。第２部分ＩＬＬ２は、第１分断部ＩＬ１のうちの、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４との間の部分である。第３部分ＩＬＬ３は、第１部分ＩＬＬ１と第２部分ＩＬＬ２との間の部分である。第３部分ＩＬＬ３は、第１部分ＩＬＬ１とＸ軸に沿って連続している。第２部分ＩＬＬ２は、第３部分ＩＬＬ３とＸ軸に沿って連続している。
第３部分ＩＬＬ３のＹ軸に沿った厚さは、第１部分ＩＬＬ１のＹ軸に沿った厚さとは異なる。さらに、第３部分ＩＬＬ３のＹ軸に沿った厚さは、第２部分ＩＬＬ２のＹ軸に沿った厚さとは異なる。
具体的には、第３部分ＩＬＬ３のＹ軸に沿った厚さは、第１部分ＩＬＬ１のＹ軸に沿った厚さよりも厚く、第２部分ＩＬＬ２のＹ軸に沿った厚さよりも厚い。
このように、実施形態において、分断部ＩＬのＹ軸に沿った厚さは、例えばＸ軸に沿って変化しても良い。
幅が互いに異なる第１〜第３部分ＩＬＬ１〜ＩＬＬ３は、製造工程中の露光工程において、例えば露光光の干渉などによって形成される。分断部ＩＬの幅を一定に維持するためには、設計条件及び製造条件に対する制約が厳しくなる。本具体例のように、Ｙ軸に沿った幅が広い第３部分ＩＬＬ３が形成されることを許容することで、設計条件及び製造条件に対する制約が緩和され、記憶密度をさらに向上でき、電気的特性をさらに向上でき、製造がさらにし易くなる。
本具体例では、第３部分ＩＬＬ３は、導電部分ＩＬＣを含む。この導電部分ＩＬＣは、例えば、半導体ピラーＳＰに用いられる材料（半導体材料）を含む層を含む。第３部分ＩＬＬ３は、Ｙ軸に沿って半導体ピラーＳＰと並んでいないので、導電部分ＩＬＣを含んでいても動作上問題がない。このような構成にすることで、設計条件及び製造条件に対する制約が緩和され、記憶密度をさらに向上でき、電気的特性をさらに向上でき、製造がさらにし易くなる。
（第２の実施の形態）
第２の実施形態は、不揮発性半導体記憶装置の製造方法に係る。
本製造方法は、上記の、複数の第１電極膜６１ａと第１電極間絶縁膜６２ａとを含む第１積層体ＭＬ１と、第１半導体ピラーＳＰ１と、複数の第２電極膜６１ｂと第２電極間絶縁膜６２ｂとを含む第２積層体ＭＬ２と、第２半導体ピラーＳＰ２と、第１接続部ＣＰ１（接続部ＣＰ）と、接続部導電層ＣＰＣと、第１メモリ膜ＳＩＦ１と、第１分断部ＩＬ１（分断部ＩＬ）と、を含む不揮発性半導体記憶装置の製造方法である。
この製造方法により製造される不揮発性半導体記憶装置においては、第１分断部ＩＬ１（分断部ＩＬ）は、第１メモリ膜ＳＩＦ１に用いられる材料を含む積層膜を含む。すなわち、本製造方法は、第１の実施形態に係る不揮発性半導体記憶装置１１０（または不揮発性半導体記憶装置１１１）の製造方法である。
図８は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図９（ａ）〜図９（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図９（ａ）〜図９（ｃ）は、図１のＡ１−Ａ２断面に相当する断面図である。
図１０（ａ）〜図１０（ｄ）及び図１１（ａ）〜図１１（ｄ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。図１０（ｂ）、図１０（ｄ）、図１１（ｂ）及び図１１（ｄ）は、図１のＡ１−Ａ２断面に相当する断面図である。図１０（ａ）、図１０（ｃ）、図１１（ａ）及び図１１（ｃ）は、それぞれ、図１０（ｂ）、図１０（ｄ）、図１１（ｂ）及び図１１（ｄ）の部分Ｐ１に対応する平面図である。
図８に表したように、本製造方法では、接続部導電層ＣＰＣとなる接続部導電膜ＣＰＣｆに設けられ、接続部ＣＰが形成される接続部溝ＣＰｔに犠牲層Ｓｆを埋め込む（ステップＳ１１０）。
例えば、基板１１の主面１１ａ上に、周辺回路ＰＲ１及びメモリ部周辺回路部ＭＰＵなどを形成する。その上に、接続部導電層ＣＰＣとなる接続部導電膜ＣＰＣｆとして、ポリシリコン膜を形成する。
そして、図９（ａ）に表したように、接続部導電膜ＣＰＣｆをフォトリソグラフィによりパターニングし、接続部溝ＣＰｔを形成する。
図９（ｂ）に表したように、加工体の上に、犠牲層Ｓｆとなる窒化シリコン膜を形成する。さらに、表面をエッチングし、接続部導電膜ＣＰＣｆの表面を露出させる。これにより、接続部溝ＣＰｔ内に犠牲層Ｓｆが埋め込まれる。
図８に表したように、犠牲層Ｓｆの上に複数の第１積層体ＭＬ１及び複数の第２積層体ＭＬ２となる積層母体ＭＬｆを形成する（ステップＳ１２０）。
すなわち、図９（ｃ）に表したように、層間絶縁膜１４として、シリコン酸化膜を形成する。層間絶縁膜１４の厚さは、最下層の電極膜６１に加わる電圧に対しての耐圧が確保できる厚さとされる。
層間絶縁膜１４の上に、第１電極膜６１ａ及び第２電極膜６１ｂとなる導電膜６１ｆと、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂとなる絶縁膜６２ｆと、を交互に積層する。例えば、導電膜６１ｆとして、ポリシリコン膜を形成する。例えば、絶縁膜６２ｆとして、シリコン酸化膜を形成する。図９（ｃ）においては、図を見易くするために導電膜６１ｆが４層描かれ、絶縁膜６２ｆが３層描かれているが、導電膜６１ｆと絶縁膜６２ｆの数は任意である。
さらに層間絶縁膜１５としてシリコン酸化膜を形成する。これにより、積層母体ＭＬｆが形成される。
さらに、層間絶縁膜１５の上に、選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成する。例えば、選択ゲート電極膜ＳＧｆとしてポリシリコン膜を形成する。なお、必要に応じて、層間絶縁膜１５の上に層間絶縁膜１６を形成しても良い。選択ゲート電極膜ＳＧｆの上に層間絶縁膜１８として、例えばシリコン酸化膜を形成する。
本具体例では、積層母体ＭＬｆは、層間絶縁膜１４、複数の導電膜６１ｆ、複数の絶縁膜６２ｆ及び層間絶縁膜１５に加えて、選択ゲート電極膜ＳＧｆ及び層間絶縁膜１８を含むものとする。
図８に表したように、積層母体ＭＬｆをＺ軸に沿って貫通し犠牲層Ｓｆに到達する第１貫通ホールＴＨ１と、第１貫通ホールＴＨ１とＹ軸に沿って並置され積層母体ＭＬｆをＺ軸に沿って貫通し犠牲層Ｓｆに到達する第２貫通ホールＴＨ２と、第１貫通ホールＴＨ１と第２貫通ホールＴＨ２との間において積層母体ＭＬｆをＺ軸に沿って貫通し犠牲層Ｓｆに到達し積層母体ＭＬｆを分断する第１スリットＩＬｔ１（スリットＩＬｔ）と、を形成する（ステップＳ１３０）。
すなわち、図１０（ａ）及び図１０（ｂ）に表したように、リソグラフィとエッチングにより、貫通ホールＴＨ（例えば第１〜第６貫通ホールＴＨ１〜ＴＨ６など）と、スリットＩＬｔ（第１及び第２スリットＩＬｔ１、ＩＬｔ２など）と、を同時に形成する。
本具体例では、スリットＩＬｔは、Ｘ軸とＺ軸とを含む平面で積層母体ＭＬｆを分断する。すなわち、スリットＩＬｔの側面は、実質的に平面である。ただし、後述するように、スリットＩＬｔの側面は、曲面でも良い。
貫通ホールＴＨの径は、後で形成するメモリ膜ＳＩＦ（第１〜第２メモリ膜ＳＩＦ１及びＳＩＦ２など）で閉塞しない大きさに設定される。スリットＩＬｔの幅（例えばＹ軸に沿った幅）は、例えばメモリ膜ＳＩＦで閉塞される大きさに設定される。
例えば、第１貫通ホールＴＨ１のＹ軸に沿った径、及び、第２貫通ホールＴＨ２のＹ軸に沿った径は、第１メモリ膜ＳＩＦ１（後で形成される積層膜）のＹ軸に沿った厚さの２倍よりも大きく設定される。
例えば、スリットＩＬｔのＹ軸に沿った幅は、第１メモリ膜ＳＩＦ１のＹ軸に沿った厚さの２倍よりも小さく設定される。
図８、図１０（ｃ）及び図１０（ｄ）に表したように、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及びスリットＩＬｔの少なくともいずれかを介して犠牲層Ｓｆを除去して接続部溝ＣＰｔの内壁面を露出させる（ステップＳ１４０）。接続部溝ＣＰｔに埋め込んだ犠牲層Ｓｆ（例えばシリコン窒化膜）を例えば薬液エッチングにより除去する。
図８に表したように、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及び接続部溝ＣＰｔのそれぞれの内壁面に積層膜を形成して、第１メモリ膜ＳＩＦ１ｃを形成しつつ、スリットＩＬｔの内部に上記の積層膜の少なくとも一部を埋め込んで分断部ＩＬを形成する（ステップＳ１５０）。
すなわち、図１１（ａ）及び図１１（ｂ）に表したように、貫通ホールＴＨと接続部溝ＣＰｔのそれぞれの内壁面に、外側絶縁膜４３となる膜、電荷保持膜４８となる膜及び内側絶縁膜４２となる膜、を含む積層膜ＳＩＦｆを形成する。
上記のように、貫通ホールＴＨの径が、例えば積層膜ＳＩＦｆのＹ軸に沿った厚さの２倍よりも大きく設定されることで、貫通ホールＴＨは、積層膜ＳＩＦｆで閉塞しない。
上記のように、スリットＩＬｔのＹ軸に沿った幅が、積層膜ＳＩＦｆのＹ軸に沿った厚さの２倍よりも小さく設定されることで、スリットＩＬｔは、例えばメモリ膜ＳＩＦで閉塞される。これにより、分断部ＩＬが形成される。
図８、図１１（ｃ）及び図１１（ｄ）に表したように、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及び接続部溝ＣＰｔの残余の空間に半導体材料ＳＰｆを埋め込んで第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び接続部ＣＰを形成する（ステップＳ１６０）。半導体材料ＳＰｆとして、例えばポリシリコンが埋め込まれる。これにより半導体ピラーＳＰ及び接続部ＣＰ（第１〜第３接続部ＣＰ１〜ＣＰ３）が形成される。
このとき、スリットＩＬｔの幅が適切に設定されることで、スリットＩＬｔは積層膜ＳＩＦｆにより閉塞している。これにより、半導体材料ＳＰｆがスリットＩＬｔに入ることがない。すなわち、スリットＩＬｔ内には導電部が形成されない。これにより、半導体ピラーＳＰどうしは、スリットＩＬｔによって電気的に接続されることがない。
その後、各種のコンタクト電極、各種の配線、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置１１０が形成される。
本実施形態に係る製造方法によれば、貫通ホールＴＨと、スリットＩＬｔと、が一括して形成され、さらに、分断部ＩＬの形成が、メモリ膜ＳＩＦの形成によって実施される。これにより、これらの工程を独立して実施する場合に比べて製造工程数が削減できる。本実施形態によれば、製造コストが削減可能となる。
図１２（ａ）〜図１２（ｄ）及び図１３（ａ）〜図１３（ｄ）は、第２の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
これらの図は、図７に例示した不揮発性半導体記憶装置１１１の製造方法の一部を例示している。図１２（ｂ）、図１２（ｄ）、図１３（ｂ）及び図１３（ｄ）は、図１のＡ１−Ａ２断面に相当する断面図である。図１２（ａ）、図１２（ｃ）、図１３（ａ）及び図１３（ｃ）は、それぞれ、図１２（ｂ）、図１２（ｄ）、図１３（ｂ）及び図１３（ｄ）の部分Ｐ１に対応する平面図である。
不揮発性半導体記憶装置１１１の製造工程において、図９（ａ）〜図９（ｃ）に関して）説明した方法を採用できるので、この部分についての説明を省略する。
図１２（ａ）及び図１２（ｂ）に表したように、リソグラフィとエッチングにより、貫通ホールＴＨ（例えば第１〜第６貫通ホールＴＨ１〜ＴＨ６など）と、スリットＩＬｔ（第１及び第２スリットＩＬｔ１、ＩＬｔ２など）と、を同時に形成する。貫通ホールＴＨ及びスリットＩＬｔは、犠牲層Ｓｆに到達する（ステップＳ１３０）。
このとき、図１２（ａ）に表したように、スリットＩＬｔ（第１スリットＩＬｔ１）は、第１スリット部分ＩＬＬｔ１と、第２スリット部分ＩＬＬｔ２と、第３スリット部分ＩＬＬｔ３と、を含む。第１スリット部分ＩＬＬｔ１は、第１スリットＩＬｔ１のうちの、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との間の部分である。第２スリット部分ＩＬＬｔ２は、第１スリットＩＬｔ１のうちの、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４との間の部分である。第３スリット部分ＩＬＬｔ３は、第１スリット部分ＩＬＬｔ１と第２スリット部分ＩＬＬｔ２との間の部分である。
第３スリット部分ＩＬＬｔ３のＹ軸に沿った幅は、第１スリット部分ＩＬＬｔ１のＹ軸に沿った幅とは異なる。さらに、第３スリット部分ＩＬＬｔ３のＹ軸に沿った幅は、第２スリット部分ＩＬＬｔ２のＹ軸に沿った幅とは異なる。
具体的には、第３スリット部分ＩＬＬｔ３のＹ軸に沿った幅は、第１スリット部分ＩＬＬｔ１のＹ軸に沿った幅よりも広く、第２スリット部分ＩＬＬｔ２のＹ軸に沿った幅よりも広い。スリットＩＬｔのＹ軸に沿った幅は、Ｘ軸に沿って連続的に変化している。すなわち、スリットＩＬｔの側面は、曲面である。
第１スリットＩＬｔ（スリットＩＬｔ）の第１スリット部分ＩＬＬｔ１のＹ軸に沿った幅、及び、第２スリット部分ＩＬＬｔ２のＹ軸に沿った幅は、第１メモリ膜ＳＩＦ１のＹ軸に沿った厚さの２倍よりも小さく設定される。
なお、本具体例では、第３スリット部分ＩＬＬｔ３のＹ軸に沿った幅は、第１メモリ膜ＳＩＦ１のＹ軸に沿った厚さの２倍よりも大きい。
図１２（ｃ）及び図１２（ｄ）に表したように、貫通ホールＴＨ及びスリットＩＬｔの少なくともいずれかを介して、接続部溝ＣＰｔに埋め込んだ犠牲層Ｓｆ（例えばシリコン窒化膜）を薬液エッチングにより除去する（ステップＳ１４０）。
図１３（ａ）及び図１３（ｂ）に表したように、貫通ホールＴＨと接続部溝ＣＰｔのそれぞれの内壁面に、外側絶縁膜４３となる膜、電荷保持膜４８となる膜及び内側絶縁膜４２となる膜、を含む積層膜ＳＩＦｆを形成する（ステップＳ１５０）。
第１スリット部分ＩＬＬｔ１のＹ軸に沿った幅、及び。第２スリット部分ＩＬＬｔ２のＹ軸に沿った幅が、積層膜ＳＩＦｆのＹ軸に沿った厚さの２倍よりも小さく設定されことにより、第１スリット部分ＩＬＬｔ１及び第２スリット部分ＩＬＬｔ２は、例えばメモリ膜ＳＩＦで閉塞される。これにより、分断部ＩＬが形成される。
一方、第３スリット部分ＩＬＬｔ３のＹ軸に沿った幅が、第１メモリ膜ＳＩＦ１のＹ軸に沿った厚さの２倍よりも大きいため、第３スリット部分ＩＬＬｔ３には空間が残る。
図１３（ｃ）及び図１３（ｄ）に表したように、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及び接続部溝ＣＰｔの残余の空間に、チャネルとなる半導体材料ＳＰｆ（例えばポリシリコン）を埋め込む（ステップＳ１６０）。これにより半導体ピラーＳＰ及び接続部ＣＰ（第１〜第３接続部ＣＰ１〜ＣＰ３）が形成される。
このとき、第３スリット部分ＩＬＬｔ３に残った空間に、上記の半導体材料ＳＰｆが埋め込まれる。これにより、第３スリット部分ＩＬＬｔ３（第３部分ＩＬＬ３）に、導電部分ＩＬＣが形成される。
その後、各種のコンタクト電極、各種の配線、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置１１１が形成される。
この製造方法においても製造工程数が削減できる。また、この製造方法においては、スリットＩＬｔの幅を一定にしない。
（第３の実施の形態）
第３の実施形態は、不揮発性半導体記憶装置の製造方法に係る。
本製造方法で製造される不揮発性半導体記憶装置の構成は、例えば、分断部ＩＬが単層膜でも良いことを除くと、不揮発性半導体記憶装置１１０または１１１の構成と同じなので、説明を省略する。
この製造方法により製造される不揮発性半導体記憶装置においては、第１分断部ＩＬ１（分断部ＩＬ）は、第１メモリ膜ＳＩＦ１に用いられる材料を含む積層膜を含まなくて良い。
図１４は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１５（ａ）〜図１５（ｃ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図１５（ａ）〜図１５（ｃ）は、図１のＡ１−Ａ２断面に相当する断面図である。
図１６（ａ）〜図１６（ｄ）、図１７（ａ）〜図１７（ｄ）及び図１８（ａ）及び図１８（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。図１６（ｂ）、図１６（ｄ）、図１７（ｂ）、図１７（ｄ）及び図１８（ｂ）は、図１のＡ１−Ａ２断面に相当する断面図である。図１６（ａ）、図１６（ｃ）、図１７（ａ）、図１７（ｃ）及び図１８（ａ）は、それぞれ、図１６（ｂ）、図１６（ｄ）、図１７（ｂ）、図１７（ｄ）及び図１８（ｂ）の部分Ｐ１に対応する平面図である。
図１４に表したように、本製造方法では、接続部導電層ＣＰＣとなる接続部導電膜ＣＰＣｆに設けられ、接続部ＣＰが形成される接続部溝ＣＰｔに犠牲層を埋め込む（ステップＳ２１０）。
例えば、基板１１の主面１１ａ上に、接続部導電層ＣＰＣとなる接続部導電膜ＣＰＣｆとして、ポリシリコン膜を形成する。
そして、図１５（ａ）に表したように、接続部導電膜ＣＰＣｆをフォトリソグラフィによりパターニングし、接続部溝ＣＰｔを形成する。
図１５（ｂ）に表したように、犠牲層Ｓｇを形成する。本具体例では、犠牲層Ｓｇとしてノンドープの（不純物濃度が低い）ポリシリコン膜を用いる。この後、ノンドープのポリシリコン膜の表面をエッチングする。これにより、接続部溝ＣＰｔ内に犠牲層Ｓｇが埋め込まれる。
図１４に表したように、犠牲層Ｓｇの上に、第１膜と、第１膜よりもエッチング速度が高い第２膜と、を交互に形成して積層構造体を形成する（ステップＳ２２０）。
すなわち、図１５（ｃ）に表したように、層間絶縁膜１４として、シリコン酸化膜を形成する。
層間絶縁膜１４の上に、第１膜６１ｇと第２膜６２ｇとを交互に積層する。例えば、第１膜６１ｇとして、不純物を添加したポリシリコン膜を形成する。この不純物としては、例えばボロンが用いられる。第２膜６２ｇとして、ノンドープの（不純物濃度が低い）ポリシリコン膜を形成する。これにより、積層構造体ＭＬｇが形成される。
図１５（ｃ）においては、図を見易くするために第１膜６１ｇが４層描かれ、第２膜６２ｇが４層描かれているが、第１膜６１ｇ及び第２膜６２ｇの数は任意である。なお、本具体例では、層間絶縁膜１５（例えばシリコン酸化膜）が省略される。
さらに、複数の第１膜６１ｇ及び複数の第２膜６２ｇの上に、選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成する。例えば、選択ゲート電極膜ＳＧｆとしてポリシリコン膜を形成する。例えば、このポリシリコン膜には、不純物が添加される。なお、必要に応じて、層間絶縁膜１５の上に層間絶縁膜１６を形成しても良い。選択ゲート電極膜ＳＧｆの上に層間絶縁膜１８として、例えばシリコン酸化膜を形成する。
本具体例では、積層構造体ＭＬｇは、層間絶縁膜１４、複数の第１膜６１ｇ及び複数の第２膜６２ｇに加えて、選択ゲート電極膜ＳＧｆ及び層間絶縁膜１８を含むものとする。
図１４に表したように、積層構造体ＭＬｇをＺ軸に沿って貫通し犠牲層Ｓｇに到達する第１貫通ホールＴＨ１と、第１貫通ホールＴＨ１とＹ軸に沿って並置され積層構造体ＭＬｇをＺ軸に沿って貫通し犠牲層Ｓｇに到達する第２貫通ホールＴＨ２と、第１貫通ホールＴＨ１と第２貫通ホールＴＨ２との間において積層構造体ＭＬｇをＺ軸に沿って貫通し犠牲層Ｓｇに到達し積層構造体ＭＬｇを分断する第１スリットＩＬｔ１（スリットＩＬｔ）と、を形成する（ステップＳ２３０）。
すなわち、図１６（ａ）及び図１６（ｂ）に表したように、リソグラフィとエッチングにより、貫通ホールＴＨ（例えば第１〜第６貫通ホールＴＨ１〜ＴＨ６など）と、スリットＩＬｔ（第１及び第２スリットＩＬｔ１、ＩＬｔ２など）と、を同時に形成する。貫通ホールＴＨ及びスリットＩＬｔは、犠牲層Ｓｇに到達する。
本具体例では、スリットＩＬｔは、Ｘ軸とＺ軸とを含む平面で積層母体ＭＬｆを分断する。すなわち、スリットＩＬｔの側面は、実質的に平面である。不揮発性半導体記憶装置１１１のように、分断部ＩＬの側面が曲面状である構成を有する不揮発性半導体記憶装置を製造する場合は、スリットＩＬｔの側面は、曲面でも良い。
図１４に表したように、第１スリットＩＬｔ１（スリットＩＬｔ）の内部に絶縁材料を埋め込んで第１分断部ＩＬ１（分断部ＩＬ）を形成する（ステップＳ２３５）。
すなわち、図１６（ｃ）及び図１６（ｄ）に表したように、スリットＩＬｔ（第１スリットＩＬｔ１及び第２スリットＩＬｔ２など）の内部を絶縁材料の膜ＩＬＭで埋め込みつつ、貫通ホールＴＨ（第１〜第６貫通ホールＴＨ１〜ＴＨ６など）の内壁面に絶縁材料の膜ＩＬＭを形成する。この絶縁材料には、例えばシリコン酸化膜が用いられる。
ステップＳ２３０で形成される第１貫通ホールＴＨ１のＺ軸に対して垂直な軸（例えばＹ軸）に沿った径、及び、第２貫通ホールＴＨ２のＺ軸に対して垂直な軸（例えばＹ軸）に沿った径は、ステップＳ２３５で形成される絶縁材料形の膜ＩＬＭのＺ軸に対して垂直な軸（例えばＹ軸）に沿った厚さの２倍よりも大きく設定される。
例えば、スリットＩＬｔのＹ軸に沿った幅は、絶縁材料の膜ＩＬＭのＹ軸に沿った厚さの２倍よりも小さく設定される。
これにより、貫通ホールＴＨは、絶縁材料の膜ＩＬＭにより閉塞せず、内部に空間が残る。そして、スリットＩＬｔは、絶縁材料の膜ＩＬＭで閉塞される。
図１４に表したように、第１貫通ホールＴＨ１の内壁面上に形成された絶縁材料の膜ＩＬＭ、及び、第２貫通ホールＴＨ２の内壁面上に形成された絶縁材料の膜ＩＬＭを除去する。（ステップＳ２３６）。
すなわち、図１７（ａ）及び図１７（ｂ）に表したように、貫通ホールＴＨの内壁面上に形成された絶縁材料の膜ＩＬＭを除去する。このとき、スリットＩＬｔの内部には空間が残されていないので、スリットＩＬｔの内部に形成された絶縁材料の膜ＩＬＭは、実質的に除去されない。なお、スリットＩＬｔの上部においては、絶縁材料の膜ＩＬＭが僅かに除去される場合もある。
図１４に表したように、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２を介して、第１膜６１ｇを残しつつ第２膜６２ｇ及び犠牲層Ｓｇを除去する（ステップＳ２４０）。
すなわち、図１７（ｃ）及び図１７（ｄ）に表したように、貫通ホールＴＨの残された空間を介して、貫通ホールＴＨの内壁面に形成された絶縁材料の膜ＩＬＭを除去する。そして、犠牲層Ｓｇを除去する。これにより、接続部溝ＣＰｔの内壁面が露出する。
上記の第２膜６２ｇ及び犠牲層Ｓｇの除去には、例えば薬液を用いたエッチング処理が用いられる。
絶縁材料の膜ＩＬＭの除去（ステップＳ２３６）と、第２膜６２ｇ及び犠牲層Ｓｇの除去（ステップＳ２４０）と、は、連続的に実施しても良く、別の工程として不連続的に実施しても良い。また、例えば、ステップＳ２３６が、ステップＳ２４０の一部として実施されても良い。すなわち、ステップＳ２３６は必要に応じて実施され、場合によってはステップＳ２３６は省略しても良い。
図１４に表したように、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及び接続部溝ＣＰｔのそれぞれの内壁面に積層膜を形成して第１メモリ膜ＳＩＦ１、第２メモリ膜ＳＩＦ２及び接続部絶縁膜ＳＩＦｃを形成しつつ、第２膜６２ｇが除去された空間にその積層膜の少なくとも一部を埋め込んで第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂを形成する（ステップＳ２５０）。
すなわち、図１８（ａ）及び図１８（ｂ）に表したように、貫通ホールＴＨ及び接続部溝ＣＰｔのそれぞれの内壁面に積層膜ＳＩＦｆを形成する。これにより、第１メモリ膜ＳＩＦ１が形成される。そして、それと同時に、第２膜６２ｇが除去された空間に積層膜ＳＩＦｆの少なくとも一部が埋め込まれ、電極間絶縁膜６２が形成される。また、例えば最上層の第２膜６２ｇが除去された空間に埋め込まれた積層膜ＳＩＦｆが層間絶縁膜１５となる。第１膜６１ｇが、電極膜６１となる。
図１４に表したように、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及び接続部溝ＣＰｔの残余の空間に半導体材料ＳＰｆを埋め込んで第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び接続部ＣＰを形成する（ステップＳ２６０）。
すなわち、図１８（ａ）及び図１８（ｂ）に表したように、貫通ホールＴＨ（第１〜第６貫通ホールＴＨ１〜ＴＨ６など）及び接続部溝ＣＰｔに半導体材料ＳＰｆを埋め込む。これにより、半導体ピラーＳＰ（第１〜第６半導体ピラーＳＰ１〜ＳＰ６など）及び接続部ＣＰ（第１〜第３接続部ＣＰ１〜ＣＰ３など）が形成される。
その後、各種のコンタクト電極、各種の配線、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置が形成される。
また、図１６（ａ）及び図１６（ｂ）に例示したスリットＩＬｔの形成において、スリットＩＬｔの側面を曲面状にすることで、分断部ＩＬの側面が曲面状である不揮発性半導体記憶装置が形成できる。
本実施形態に係る製造方法によれば、貫通ホールＴＨと、スリットＩＬｔと、が一括して形成される。さらに、電極間絶縁膜６２の形成が、メモリ膜ＳＩＦとなる積層膜ＳＩＦｆの形成によって実施される。これにより、これらの工程を独立して実施する場合に比べて製造工程数が削減できる。本実施形態によれば、製造コストが削減可能となる。
本製造方法においては、第２膜６２ｇのＺ軸に沿った厚さは、メモリ膜ＳＩＦ（例えば第１、第２メモリ膜ＳＩＦ１及びＳＩＦ２など）のＺ軸に対して垂直な軸（例えばＹ軸など）に沿った厚さの２倍以下に設定される。
すなわち、不揮発性半導体記憶装置が、第３の実施形態に係る製造方法で製造される場合は、電極間絶縁膜６２のＺ軸に沿った厚さは、メモリ膜ＳＩＦのＺ軸に対して垂直な軸に沿った厚さの２倍以下に設定される。
本製造方法において、例えば、第１膜６１ｇは導電性であり、第２膜６２ｇの比抵抗は、第１膜６１ｇの比抵抗よりも高い。
例えば、第１膜６１ｇは不純物が添加された非結晶シリコン膜であり、第２膜６２ｇは、不純物の濃度が第１膜６１ｇよりも低い非結晶シリコン膜である。
例えば第１膜６１ｇは、不純物が添加されたアモルファスシリコン膜、または、不純物が添加されたポリシリコン膜であり、第２膜６１ｇは、不純物の濃度が第１膜６１ｇよりも低いアモルファスシリコン膜、または、不純物の濃度が第１膜６１ｇよりも低いポリシリコン膜である。このときの不純物は、ボロンを含む。
ただし、実施形態はこれに限らず、第２膜６２ｇのエッチング速度が、第１膜６１ｇのエッチング速度と異なれば良く、第１膜６１ｇと第２膜６２ｇとの組み合わせは任意である。
実施形態によれば、製造工程数の削減が可能な不揮発性半導体記憶装置及びその製造方法が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる積層体、電極膜、電極間絶縁膜、電荷保持膜、メモリ膜、接続部、分断部、基板及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…基板、 １１ａ…主面、 １３…絶縁膜、 １４、１５、１６、１７、１８…層間絶縁膜、 ２２ａ、２２ｂ、２２ｃ…コンタクトビア、 ２３…層間絶縁膜、 ３１…コンタクト電極、 ３２…ワード線、 ３３…コンタクト電極、 ３４…バックゲート配線、 ４２…内側絶縁膜、 ４２ａ、４２ｂ…第１及び第２内側絶縁膜、 ４３…外側絶縁膜、 ４３ａ、４３ｂ…第１及び第２外側絶縁膜、 ４８…電荷保持膜、 ４８ａ、４８ｂ…第１及び第２電荷保持膜、 ６１…電極膜、 ６１Ａ、６１Ｂ…電極膜、 ６１ａ、６１ｂ…第１、第２電極膜、 ６１ｆ…導電膜、 ６１ｇ…第１膜、 ６２…電極間絶縁膜、 ６２ａ、６２ｂ…第１、第２電極間絶縁膜、 ６２ｆ…絶縁膜、 ６２ｇ…第２膜、 １１０、１１１…不揮発性半導体記憶装置、 ＢＬ…ビット線、 ＣＰ…接続部、 ＣＰ１〜ＣＰ３…第１〜第３接続部、 ＣＰＣ…接続部導電層、 ＣＰＣｆ…接続部導電膜、 ＣＰｔ…接続部溝、 ＣＵ…コンタクト部、 ＣＵ１、ＣＵ２…第１、第２コンタクト部、 ＩＬ…分断部、 ＩＬ１、ＩＬ２…第１、第２分断部、 ＩＬＣ…導電部分、 ＩＬＬ１〜ＩＬＬ３…第１〜第３部分、 ＩＬＬｔ１〜ＩＬＬｔ３…第１〜第３スリット部分、 ＩＬＭ…絶縁材料の膜、 ＩＬｔ…スリット、 ＩＬｔ１、ＩＬｔ２…第１、第２スリット、 ＭＣ…メモリセル、 ＭＣＵ…メモリセルアレイ部、 ＭＬ…積層体、 ＭＬ１〜ＭＬ４…第１〜第４積層体、 ＭＬｆ…積層母体、 ＭＬｇ…積層構造体、 ＭＰＵ…メモリ部周辺回路部、 ＭＲ…メモリ領域、 ＭＵ…メモリ部、 Ｐ１…部分、 ＰＲ…周辺領域、 ＰＲ１…周辺回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧｆ…選択ゲート電極膜、 ＳＩＦ…メモリ膜、 ＳＩＦ１、ＳＩＦ２…第１及び第２メモリ膜、 ＳＩＦｆ…積層膜、 ＳＬ…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ６…第１〜第６半導体ピラー、 ＳＰｆ……半導体材料、 Ｓｆ…犠牲層、 Ｓｇ…犠牲層、 ＴＨ…貫通ホール、 ＴＨ１〜ＴＨ６…第１〜第６貫通ホール、 ＷＲ１、ＷＲ２…第１、第２配線

Claims (7)

  1. 第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２層の前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、
    前記第１積層体を前記第１軸に沿って貫通する第１半導体ピラーと、
    前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２層の前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む第２積層体と、
    前記第２積層体を前記第１軸に沿って貫通する第２半導体ピラーと、
    前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、
    前記第１半導体ピラーと前記第２半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とを電気的に分断する分断部と、
    前記複数の第１電極膜と前記第１半導体ピラーとの間と、前記複数の第２電極膜と前記第２半導体ピラーとの間と、前記接続部と前記分断部との間と、に設けられた第１メモリ膜と、
    を備え、
    前記分断部は、前記第１メモリ膜に用いられる材料を含む積層膜を含むことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１メモリ膜は、電荷保持膜を含み、
    前記分断部に含まれる前記積層膜は、前記電荷保持膜に用いられる材料を含む膜を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１軸と前記第２軸とに垂直な第３軸に沿って前記第１半導体ピラーと並置され、前記第１積層体を前記第１軸に沿って貫通する第３半導体ピラーと、
    前記第２軸に沿って前記第３半導体ピラーと並置され、前記第３軸に沿って前記第２半導体ピラーと並置され、前記第２積層体を前記第１軸に沿って貫通する第４半導体ピラーと、
    前記第３半導体ピラーと前記第４半導体ピラーとを電気的に接続する第２接続部と、
    前記複数の第１電極膜と前記第３半導体ピラーとの間と、前記複数の第２電極膜と前記第４半導体ピラーとの間と、に設けられた第２メモリ膜と、
    をさらに備え、
    前記分断部は、前記第３半導体ピラーと前記第４半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とをさらに電気的に分断し、
    前記分断部は、前記第１半導体ピラーと前記第２半導体ピラーとの間の第１部分と、前記第３半導体ピラーと前記第４半導体ピラーとの間の第２部分と、前記第１部分と前記第２部分との間の第３部分と、を有し、
    前記第３部分の前記第２軸に沿った厚さは、前記第１部分の前記第２軸に沿った厚さとは異なり、前記第２部分の前記第２軸に沿った厚さとは異なることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２層の前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、前記第１積層体を前記第１軸に沿って貫通する第１半導体ピラーと、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２層の前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む第２積層体と、前記第２積層体を前記第１軸に沿って貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、前記接続部に対向する接続部導電層と、前記複数の第１電極膜と前記第１半導体ピラーとの間と、前記複数の第２電極膜と前記第２半導体ピラーとの間と、前記接続部と前記接続部導電層との間と、に設けられた第１メモリ膜と、前記第１半導体ピラーと前記第２半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とを電気的に分断する分断部と、を含む不揮発性半導体記憶装置の製造方法であって、
    前記接続部導電層となる接続部導電膜に設けられ、前記接続部が形成される接続部溝に犠牲層を埋め込み、
    前記犠牲層の上に前記複数の第１積層体及び前記複数の第２積層体となる積層母体を形成し、
    前記積層母体を前記第１軸に沿って貫通し前記犠牲層に到達する第１貫通ホールと、前記第１貫通ホールと前記第２軸に沿って並置され前記積層母体を前記第１軸に沿って貫通し前記犠牲層に到達する第２貫通ホールと、前記第１貫通ホールと前記第２貫通ホールとの間において前記積層母体を前記第１軸に沿って貫通し前記犠牲層に到達し前記積層母体を分断するスリットと、を形成し、
    前記第１貫通ホール、前記第２貫通ホール及び前記スリットの少なくともいずれかを介して前記犠牲層を除去して前記接続部溝の内壁面を露出させ、
    前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝のそれぞれの内壁面に積層膜を形成して、前記第１メモリ膜を形成しつつ、前記スリットの内部に前記積層膜の少なくとも一部を埋め込んで前記分断部を形成し、
    前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝の残余の空間に半導体材料を埋め込んで前記第１半導体ピラー、前記第２半導体ピラー及び前記接続部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
  5. 前記スリットの前記第２軸に沿った幅は、前記第１メモリ膜の前記第２軸に沿った厚さの２倍よりも小さいことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
  6. 第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２層の前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、前記第１積層体を前記第１軸に沿って貫通する第１半導体ピラーと、前記第１軸に対して直交する第２軸に沿って前記第１積層体と並置され、第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２層の前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む第２積層体と、前記第２積層体を前記第１軸に沿って貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを電気的に接続する接続部と、前記接続部に対向する接続部導電層と、前記複数の第１電極膜と前記第１半導体ピラーとの間と、前記複数の第２電極膜と前記第２半導体ピラーとの間と、前記接続部と前記接続部導電層との間と、に設けられた第１メモリ膜と、前記第１半導体ピラーと前記第２半導体ピラーとの間において前記複数の第１電極膜と前記複数の第２電極膜とを電気的に分断する分断部と、を含む不揮発性半導体記憶装置の製造方法であって、
    前記接続部導電層となる接続部導電膜に設けられ、前記接続部が形成される接続部溝に犠牲層を埋め込み、
    前記犠牲層の上に、前記第１電極膜及び前記第２電極膜となる第１膜と、前記第１膜よりもエッチング速度が高い第２膜と、を交互に形成して積層構造体を形成し、
    前記積層構造体を前記第１軸に沿って貫通し前記犠牲層に到達する第１貫通ホールと、前記第１貫通ホールと前記第２軸に沿って並置され前記積層構造体を前記第１軸に沿って貫通し前記犠牲層に到達する第２貫通ホールと、前記第１貫通ホールと前記第２貫通ホールとの間において前記積層構造体を前記第１軸に沿って貫通し前記犠牲層に到達し前記積層構造体を分断するスリットと、を形成し、
    前記スリットの内部に絶縁材料を埋め込んで前記分断部を形成し、
    前記第１貫通ホール及び前記第２貫通ホールを介して、前記第１膜を残しつつ前記第２膜及び前記犠牲層を除去し、
    前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝のそれぞれの内壁面に積層膜を形成して前記第１メモリ膜を形成しつつ、前記第２膜が除去された空間に前記積層膜の少なくとも一部を埋め込んで前記第１電極間絶縁膜及び前記第２電極間絶縁膜を形成し、
    前記第１貫通ホール、前記第２貫通ホール及び前記接続部溝の残余の空間に半導体材料を埋め込んで前記第１半導体ピラー、前記第２半導体ピラー及び前記接続部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
  7. 前記分断部の前記形成と、前記第２膜及び前記犠牲層の前記除去と、の間において、
    前記第１貫通ホールの内壁面上に形成された前記絶縁材料の膜、及び、前記第２貫通ホールの内壁面上に形成された前記絶縁材料の膜をさらに除去することを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
JP2011065315A 2011-03-24 2011-03-24 不揮発性半導体記憶装置及びその製造方法 Expired - Fee Related JP5421317B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011065315A JP5421317B2 (ja) 2011-03-24 2011-03-24 不揮発性半導体記憶装置及びその製造方法
US13/235,429 US8994094B2 (en) 2011-03-24 2011-09-18 Nonvolatile semiconductor memory device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011065315A JP5421317B2 (ja) 2011-03-24 2011-03-24 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012204437A JP2012204437A (ja) 2012-10-22
JP5421317B2 true JP5421317B2 (ja) 2014-02-19

Family

ID=46876605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011065315A Expired - Fee Related JP5421317B2 (ja) 2011-03-24 2011-03-24 不揮発性半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US8994094B2 (ja)
JP (1) JP5421317B2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5603834B2 (ja) 2011-06-22 2014-10-08 株式会社東芝 半導体記憶装置及びその製造方法
JP5593283B2 (ja) * 2011-08-04 2014-09-17 株式会社東芝 半導体記憶装置及びその製造方法
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
JP2014187191A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US9041090B2 (en) * 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
JP2015028988A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
JP2015046425A (ja) 2013-08-27 2015-03-12 株式会社東芝 パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
JP2016058494A (ja) 2014-09-08 2016-04-21 株式会社東芝 半導体記憶装置
US9524979B2 (en) 2014-09-08 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9716103B2 (en) * 2014-09-09 2017-07-25 Kabushiki Kaisha Toshiba Stacked type semiconductor memory device
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9666597B2 (en) 2015-09-10 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
JP2019054208A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置
KR102416099B1 (ko) * 2018-03-28 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법
JP2020035888A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
US11164908B2 (en) 2019-05-24 2021-11-02 International Business Machines Corporation Vertical intercalation device for neuromorphic computing
US11205654B2 (en) * 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
JP3655175B2 (ja) * 2000-06-30 2005-06-02 株式会社東芝 半導体記憶装置の製造方法
US7939898B2 (en) * 2007-11-16 2011-05-10 Tela Innovations, Inc. Diffusion variability control and transistor device sizing using threshold voltage implant
JP5555408B2 (ja) * 2008-01-18 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法及び半導体装置
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP5364342B2 (ja) * 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010161132A (ja) * 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5383241B2 (ja) * 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5398378B2 (ja) * 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP4977180B2 (ja) * 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5394270B2 (ja) 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
US8994094B2 (en) 2015-03-31
US20120241842A1 (en) 2012-09-27
JP2012204437A (ja) 2012-10-22

Similar Documents

Publication Publication Date Title
JP5421317B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP6515046B2 (ja) 半導体記憶装置
JP5376976B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5430890B2 (ja) 半導体記憶装置
JP5491982B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5351201B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US8598643B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP5349423B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5411193B2 (ja) 不揮発性半導体記憶装置の製造方法
US20140027838A1 (en) Semiconductor device and method for manufacturing the same
JP2012009701A (ja) 不揮発性半導体記憶装置
JP2011003833A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2013055142A (ja) 不揮発性半導体記憶装置
JP6226788B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2011035228A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2012028537A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2010027870A (ja) 半導体記憶装置及びその製造方法
JP2010045314A (ja) 不揮発性半導体記憶装置及びその製造方法
TW201939675A (zh) 半導體裝置及其製造方法
US20130234338A1 (en) Semiconductor device and method for manufacturing the same
TWI595601B (zh) 記憶體元件及其製作方法
CN107799546B (zh) 存储装置及其制造方法
JP2018160529A (ja) 記憶装置
TW201836123A (zh) 半導體記憶裝置
TWI818231B (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131025

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131121

LAPS Cancellation because of no payment of annual fees