JP5349423B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。

従来の不揮発性半導体記憶装置においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を微細化するが、近年その微細化もコスト的、技術的に困難になってきた。

これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層構造体と、積層構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も提案されている。このような一括加工型３次元積層メモリにおいて、記憶容量をさらに増大するために、改良の余地がある。

特開２００９−１４６９５４号公報

本発明の実施形態は、記憶容量を増大した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法を提供する。

本発明の実施形態によれば、第１積層構造体と、第２積層構造体と、第１半導体ピラーと、第２半導体ピラーと、半導体接続部と、第１接続部導電層と、第２接続部導電層と、第１ピラー部記憶層と、第２ピラー部記憶層と、第１接続部記憶層と、第２接続部記憶層と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する。前記第２積層構造体は、前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する。前記第１半導体ピラーは、前記第１積層構造体を前記第１方向に貫通する。前記第２半導体ピラーは、前記第２積層構造体を前記第１方向に貫通する。前記半導体接続部は、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する。前記第１接続部導電層は、前記半導体接続部の前記第１半導体ピラーの側の第１部分に対向する。前記第２接続部導電層は、前記半導体接続部の前記第２半導体ピラーの側の第２部分に対向し、接続部絶縁層により前記第１接続部導電層と絶縁される。前記第１ピラー部記憶層は、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられる。前記第２ピラー部記憶層は、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられる。第１接続部記憶層は、前記第１接続部導電層と前記半導体接続部との間に設けられる。第２接続部記憶層は、前記第２接続部導電層と前記半導体接続部との間に設けられる。

本発明の実施形態によれば、第１積層構造体と、第２積層構造体と、第１半導体ピラーと、第２半導体ピラーと、半導体接続部と、第１接続部導電層と、第２接続部導電層と、第１ピラー部記憶層と、第２ピラー部記憶層と、第１接続部記憶層と、第２接続部記憶層と、第１ピラー部外側絶縁膜と、第２ピラー部外側絶縁膜と、第１接続部外側絶縁膜と、第２接続部外側絶縁膜と、を有する不揮発性半導体記憶装置の製造方法が提供される。前記第１積層構造体は、第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する。前記第２積層構造体は、前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する。前記第１半導体ピラーは、前記第１積層構造体を前記第１方向に貫通する。前記第２半導体ピラーは、前記第２積層構造体を前記第１方向に貫通する。前記半導体接続部は、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する。前記第１接続部導電層は、前記半導体接続部の前記第１半導体ピラーの側の第１部分に対向する。前記第２接続部導電層は、前記半導体接続部の前記第２半導体ピラーの側の第２部分に対向し、接続部絶縁層により前記第１接続部導電層と絶縁される。前記第１ピラー部記憶層は、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられる。前記第２ピラー部記憶層は、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられる。前記第１接続部記憶層は、前記第１接続部導電層と前記第１部分との間に設けられる。前記第１接続部記憶層は、前記第２接続部導電層と前記第２部分との間に設けられる。前記第１ピラー部外側絶縁膜は、前記第１ピラー部記憶層と前記複数の第１電極膜との間に設けられる。前記第２ピラー部外側絶縁膜は、前記第２ピラー部記憶層と前記複数の第２電極膜との間に設けられる。前記第１接続部外側絶縁膜は、前記第１接続部導電層と前記第１部分との間に設けられる。前記第２接続部外側絶縁膜は、前記第２接続部導電層と前記第２部分との間に設けられる。前記製造方法は、前記第１接続部外側絶縁膜の一部、前記第２接続部外側絶縁膜の一部、前記第１ピラー部外側絶縁膜及び前記第２ピラー部外側絶縁膜となる絶縁膜を形成する工程と、前記第１接続部外側絶縁膜の一部及び前記第２接続部外側絶縁膜の一部に接する半導体層を酸化して、前記第１接続部外側絶縁膜及び前記第２接続部外側絶縁膜を形成する工程と、を備える。

第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する等価回路図である。 図６（ａ）〜図６（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図７（ａ）及び図７（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図８（ａ）及び図８（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図９（ａ）及び図９（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図１２（ａ）及び図１２（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図４は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する等価回路図である。

本実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
図１及び図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１（基板）が設けられる。

本具体例において、半導体基板１１においては、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲとが設定されている。周辺領域ＰＲにおいては、半導体基板１１の上には、各種の周辺領域回路ＰＲ１が設けられる。

メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。

メモリ部ＭＵは、例えば、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。

図１は、マトリクスメモリセル部ＭＵ１の構成を例示している。
図２においては、マトリクスメモリセル部ＭＵ１として、図１のＡ−Ａ’線断面の一部と、図１のＢ−Ｂ’線断面の一部が例示されている。

図１及び図２に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。
積層構造体ＭＬは、第１方向に交互に積層された複数の電極膜６１と複数の電極間絶縁膜６２とを有する。電極間絶縁膜６２は、電極膜６１どうしを絶縁する層間絶縁膜として機能する。

なお、本願明細書において、「積層」とは、直接重ねられる場合の他、間に他の要素が挿入されて重ねられる場合も含む。
積層構造体ＭＬにおける電極膜６１及び電極間絶縁膜６２の積層方向をＺ軸方向（第１方向）とする。本具体例では、Ｚ軸方向は、半導体基板１１の主面１１ａに対して垂直な方向である。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに垂直な方向をＸ軸方向（第３方向）とする。

不揮発性半導体記憶装置１１０は、選択ゲート電極ＳＧをさらに備える。選択ゲート電極ＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層される。

本具体例においては、電極膜６１は、Ｘ軸方向に沿って延在する帯状の部分を有している。また、選択ゲート電極ＳＧも、Ｘ軸方向に沿って延在する帯状の部分を有している。

そして、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する半導体ピラーＳＰが設けられる。この半導体ピラーＳＰは、例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。

後述するように、不揮発性半導体記憶装置１１０においては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列し、この記憶層に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルＭＣとして機能する。

なお、図１及び図２においては、電極膜６１が４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜６１の数は任意である。

なお、半導体ピラーＳＰのうち、積層構造体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体層でも良く、半導体ピラーＳＰのうちの積層構造体ＭＬを貫通する部分と、半導体ピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が別の工程で形成され、これらの部分が電気的に接続されていても良い。

なお、半導体ピラーＳＰは、Ｚ軸方向に延在する円柱状でも良く、また、Ｚ軸方向に延在する円筒状でも良い。半導体ピラーＳＰがＺ軸方向に延在する円筒状の場合には、その円筒の内部に例えば絶縁膜が埋め込まれることができる。

なお、図２に表したように、積層構造体ＭＬの最下部（例えば、半導体基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａを設けることができ、この絶縁膜１５ａも積層構造体ＭＬに含まれることができる。また、積層構造体ＭＬの最上部（例えば、半導体基板１１から最も遠い側）の電極膜６１の上に絶縁膜１５を設けることができ、この絶縁膜１５も積層構造体ＭＬに含まれることができる。なお、絶縁膜１５及び１５ａには、例えば酸化シリコンを用いることができる。ただし、実施形態はこれに限らず、絶縁膜１５及び１５ａの材料は任意である。

また、積層構造体ＭＬと選択ゲート電極ＳＧとの間に層間絶縁膜１６を設けることができる。

図２に表したように、選択ゲート電極ＳＧどうしをＹ軸方向に沿って分断する層間絶縁膜１７が設けられている。層間絶縁膜１７は、Ｘ軸方向に沿って延在する。

そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２配線）とビア２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、例えば、バリア層２０と金属層２１との積層膜を有する。

そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１配線）が設けられている。ビット線ＢＬは、例えば、Ｙ軸に沿った帯状の形状を有している。なお、層間絶縁膜１６、１７、１８、１９及び２３には、例えば酸化シリコンを用いることができる。

そして、本具体例においては、２本ずつの半導体ピラーＳＰは、半導体基板１１の側で接続されている。
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する半導体接続部ＣＰ（第１半導体接続部ＣＰ１）をさらに備える。半導体接続部ＣＰには、半導体ピラーＳＰとなる材料を用いることができる。

図２に表したように、半導体接続部ＣＰの一端の側は、第１接続部導電層ＢＧａに対向し、半導体接続部ＣＰの他端の側は、第２接続部導電層ＢＧｂに対向している。すなわち、接続部導電層ＢＧ（バックゲート）が、接続部絶縁層ＢＧＩによってＹ軸方向に沿って分断されており、接続部導電層ＢＧのうちの第１接続部導電層ＢＧａが、半導体接続部ＣＰの一端の側の一部に対向し、接続部導電層ＢＧのうちの第２接続部導電層ＢＧｂが、半導体接続部ＣＰの他端の側の一部に対向している。

このように、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、半導体接続部の全体または任意の半導体接続部を指す場合には、「半導体接続部ＣＰ」と言い、特定の半導体接続部を指す場合に「第ｎ半導体接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。

図１に表したように、第１半導体接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。

図４に表したように、例えば、電極膜６１においては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜６１Ａとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜６１Ｂとなる。すなわち、電極膜６１は、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜６１Ａ及び電極膜６１Ｂの形状を有している。
なお、図３に表したように、電極膜６１Ａと電極膜６１Ｂとは、絶縁層ＩＬによって互いに分断される。

そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜６１Ｂは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜６１Ａは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される（図２では図示しない）。すなわち、Ｚ軸方向に積層された各電極膜６１（電極膜６１Ａ及び電極膜６１Ｂ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端で電極膜６１Ａが駆動回路との電気的に接続され、Ｘ軸方向の他方の端で電極膜６１Ｂが駆動回路との電気的に接続される。なお、図２では、Ｙ軸方向の同じ位置で、各電極膜６１のそれぞれにビアプラグ３１が接続されているが、各電極膜６１に対応するビアプラグ３１の位置は、Ｙ軸方向の異なる位置に設けることができる。

これにより、半導体基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルＭＣは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。

なお、電極膜６１Ａと電極膜６１Ｂとの組み合わせを１つの消去ブロックとすることができ、消去ブロックごとに、電極膜６１Ａ及び電極膜６１Ｂと、別の電極膜６１Ａ及び電極膜６１Ｂと、が分断される。
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。

また、接続部導電層ＢＧ（バックゲート）は、例えば、ビアプラグ３３によってバックゲート配線３４に接続される。すなわち、第１接続部導電層ＢＧａと、第２接続部導電層ＢＧｂと、が異なるビアプラグ（図示しない）によって異なるバックゲート配線（図示しない）に接続される。

図１及び図２に表したように、半導体ピラーＳＰの半導体接続部ＣＰとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。

図３は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図１のＢ−Ｂ’線断面の一部に相当する断面図である。
図３に表したように、不揮発性半導体記憶装置１１０は、上記の半導体ピラーＳＰと、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、を備える。

記憶層４８は、電極膜６１のそれぞれと半導体ピラーＳＰとの間に設けられる。記憶層４８は、半導体接続部ＣＰの部分において、第１接続部導電層ＢＧａと半導体接続部ＣＰとの間、及び、第２接続部導電層ＢＧｂと半導体接続部ＣＰとの間に、さらに設けられる。

内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、半導体接続部ＣＰの部分において、記憶層４８と半導体接続部ＣＰとの間に、さらに設けられる。内側絶縁膜４２は、トンネル絶縁膜として機能する。

外側絶縁膜４３は、記憶層４８と電極膜６１との間に設けられる。外側絶縁膜４３は、半導体接続部ＣＰの部分において、記憶層４８と第１接続部導電層ＢＧａとの間、及び、記憶層４８と第２接続部導電層ＢＧｂとの間、にさらに設けられる。外側絶縁膜４３は、ブロック絶縁膜として機能する。
外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の積層膜を、便宜的に３層積層膜４７と呼ぶことにする。

電極膜６１には所定の電気信号が印加され、電極膜６１は、不揮発性半導体記憶装置１１０のワード電極として機能することができる。

また、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂにも、所定の電気信号が印加され、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂも、不揮発性半導体記憶装置１１０の別のワード線として機能することができる。すなわち、第１接続部導電層ＢＧａと第２接続部導電層ＢＧｂとが接続部絶縁層ＢＧＩによって分断されることによって、第１接続部導電層ＢＧａの電位は、第２接続部導電層ＢＧｂの電位と独立して設定されることができる。

電極膜６１、選択ゲート電極ＳＧ、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。

電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、例えば酸化シリコンを用いることができる。

記憶層４８には、例えば窒化シリコンを用いることができる。記憶層４８は、半導体ピラーＳＰと電極膜６１との間に印加される電界、及び、半導体接続部ＣＰと接続部導電部ＢＧとの間に印加される電界、によって電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜でも良い。

なお、後述するように電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び記憶層４８には、上記に例示した材料に限らず、任意の材料を用いることができる。

このように、不揮発性半導体記憶装置１１０においては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列し、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルＭＣとして機能する。

さらに、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂと、半導体接続部ＣＰと、が交差する部分において、記憶層４８を有するメモリセルトランジスタ形成される。すなわち、２本の半導体ピラーＳＰを接続部する半導体接続部ＣＰにおいて、２つのメモリセルＭＣがさらに形成される。これにより、記憶容量がさらに増大する。

図２に表したように、不揮発性半導体記憶装置１１０においては、選択ゲート電極ＳＧと半導体ピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。
選択ゲート絶縁膜ＳＧＩには、上記の内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、また、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。

選択ゲート電極ＳＧと第１半導体ピラーＳＰ１とが交差する部分に第１選択ゲートトランジスタＳＧＴ１が形成され、選択ゲート電極ＳＧと第２半導体ピラーＳＰ２とが交差する部分に第２選択ゲートトランジスタＳＧＴ２が形成される。選択ゲート絶縁膜ＳＧＩは、これらの選択ゲートトランジスタのゲート絶縁膜として機能する。これらの選択ゲートトランジスタは、半導体ピラーＳＰを選択する機能を有する。

このように、不揮発性半導体記憶装置１１０は、第１積層構造体ＭＬ１と、第２積層構造体ＭＬ２と、を備える。
第１積層構造体ＭＬ１は、Ｚ軸方向に交互に積層された複数の第１電極膜６１ａと複数の第１電極間絶縁膜６２ａとを有する。
第２積層構造体ＭＬ２は、Ｚ軸方向に対して垂直なＹ軸方向において第１積層構造体ＭＬ１と隣接する。第２積層構造体ＭＬ２は、Ｚ軸方向に交互に積層された複数の第２電極膜６１ｂと複数の第２電極間絶縁膜６２ｂとを有する。

複数の第１電極膜６１ａのそれぞれと、複数の第２電極膜６１ｂのそれぞれと、は同層である。すなわち、半導体基板１１と、複数の第１電極膜６１ａのそれぞれと、の距離は、半導体基板１１と、複数の第２電極膜６１ｂのそれぞれと、の距離と、同じである。なお、半導体基板１１と、複数の第２電極間絶縁膜６２ａのそれぞれと、の距離は、半導体基板１１と、複数の第２電極間絶縁膜６２ｂのそれぞれと、の距離と、同じである。

そして、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と、第２半導体ピラーＳＰ２と、半導体接続部ＣＰ（第１半導体接続部ＣＰ１）と、第１接続部導電層ＢＧａと、第２接続部導電層ＢＧｂと、第１ピラー部記憶層４８ｐａと、第２ピラー部記憶層４８ｐｂと、第１接続部記憶層４８ｃａと、第２接続部記憶層４８ｃｂと、をさらに備える。

第１半導体ピラーＳＰ１は、第１積層構造体ＭＬ１をＺ軸方向に貫通する。第２半導体ピラーＳＰ２は、第２積層構造体ＭＬ２をＺ軸方向に貫通する。第２半導体ピラーＳＰ２は、Ｙ軸方向に沿って第１半導体ピラーＳＰ１と隣接する。半導体接続部ＣＰ（第１半導体接続部ＣＰ１）は、第１半導体ピラーＳＰ１の一端と、第２半導体ピラーＳＰ２の一端と、を接続する。

第１接続部導電層ＢＧａは、半導体接続部ＣＰの第１半導体ピラーＳＰ１の側の部分（第１部分）に対向する。第２接続部導電層ＢＧｂは、半導体接続部ＣＰの第２半導体ピラーＳＰ２の側の部分（第２部分）に対向する。

第１ピラー部記憶層４８ｐａは、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられる。第２ピラー部記憶層４８ｐｂは、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられる。第１接続部記憶層４８ｃａは、第１接続部導電層ＢＧａと半導体接続部ＣＰ（上記の第１部分）との間に設けられる。第２接続部記憶層４８ｃｂは、第２接続部導電層ＢＧｂと半導体接続部ＣＰ（上記の第２部分）との間に設けられる。

第１ピラー部記憶層４８ｐａ、第２ピラー部記憶層４８ｐｂ、第１接続部記憶層４８ｃａ及び第２接続部記憶層４８ｃｂは、一体の膜（記憶層４８）として、互いに同時に形成されることができる。

なお、複数の第１電極膜６１ａ及び複数の第２電極膜６１ｂは、Ｚ軸方向とＹ軸方向とに対して垂直なＸ軸方向に沿って延在する部分を有することができる。また、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂも、Ｚ軸方向とＹ軸方向とに対して垂直なＸ軸方向に沿って延在する部分を有することができる。

図５に表したように、このような構成を有する不揮発性半導体記憶装置１１０においては、半導体ピラーＳＰの部分にメモリセルＭＣが形成されることに加え、半導体接続部ＣＰの部分においても２つのメモリセルＭＣが形成されるため、記憶容量がさらに増大できる。

なお、図３に関して既に説明したように、不揮発性半導体記憶装置１１０は、記憶層４８と、半導体ピラーＳＰ及び半導体接続部ＣＰとの間に、設けられた内側絶縁膜４２をさらに備えることができる。
すなわち、図３に表したように、不揮発性半導体記憶装置１１０は、第１ピラー部記憶層４８ｐａと第１半導体ピラーＳＰ１との間に設けられた第１ピラー部内側絶縁膜４２ｐａと、第２ピラー部記憶層４８ｐｂと第２半導体ピラーＳＰ２との間に設けられた第２ピラー部内側絶縁膜４２ｐｂと、第１接続部記憶層４８ｃａと第１部分（半導体接続部ＣＰの第１半導体ピラーＳＰ１の側の部分）との間に設けられた第１接続部内側絶縁膜４２ｃａと、第２接続部記憶層４８ｃｂと第２部分（半導体接続部ＣＰの第２半導体ピラーＳＰ２の側の部分）との間に設けられた第２接続部内側絶縁膜４２ｃｂと、をさらに備えることができる。

第１ピラー部内側絶縁膜４２ｐａ、第２ピラー部内側絶縁膜４２ｐｂ、第１接続部内側絶縁膜４２ｃａ及び第２接続部内側絶縁膜４２ｃｂは、内側絶縁膜４２の一部である。第１ピラー部内側絶縁膜４２ｐａ、第２ピラー部内側絶縁膜４２ｐｂ、第１接続部内側絶縁膜４２ｃａ及び第２接続部内側絶縁膜４２ｃｂは、互いに一体的に形成されることができる。第１ピラー部内側絶縁膜４２ｐａ、第２ピラー部内側絶縁膜４２ｐｂ、第１接続部内側絶縁膜４２ｃａ及び第２接続部内側絶縁膜４２ｃｂには、同じ材料を用いることができる。

また、不揮発性半導体記憶装置１１０は、記憶層４８と、電極膜６１及び接続部導電層ＢＧとの間に、設けられた外側絶縁膜４３をさらに有することができる。

すなわち、図３に表したように、不揮発性半導体記憶装置１１０は、第１ピラー部記憶層４８ｐａと複数の第１電極膜６１との間に設けられた第１ピラー部外側絶縁膜４３ｐａと、第２ピラー部記憶層４８ｐｂと複数の第２電極膜６１ｂとの間に設けられた第２ピラー部外側絶縁膜４３ｐｂと、第１接続部記憶層４８ｃａと第１接続部導電層ＢＧａとの間に設けられた第１接続部外側絶縁膜４３ｃａと、第２接続部記憶層４８ｃｂと第２接続部導電層ＢＧｂとの間に設けられた第２接続部外側絶縁膜４３ｃｂと、をさらに備えることができる。

また、不揮発性半導体記憶装置１１０は、第１積層構造体ＭＬ１とＺ軸方向に沿って積層され、第１半導体ピラーＳＰ１に貫通された第１選択ゲート電極ＳＧ１と、第１選択ゲート電極ＳＧ１と第１半導体ピラーＳＰ１との間に設けられた第１選択ゲート絶縁膜（選択ゲート絶縁膜ＳＧＩ）と、第２積層構造体ＭＬ２とＺ軸方向に沿って積層され、第２半導体ピラーＳＰ２に貫通された第２選択ゲート電極ＳＧ２と、第２選択ゲート電極ＳＧ２と第２半導体ピラーＳＰ２との間に設けられた第２選択ゲート絶縁膜（選択ゲート絶縁膜ＳＧＩ）と、をさらに備えることができる。

第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｚ軸方向とＹ軸方向とに対して垂直なＸ軸方向に沿って延在する部分を有することができる。すなわち、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して平行な方向に沿って延在することができる。

図１及び図５に例示したように、不揮発性半導体記憶装置１１０は、第１配線（例えばビット線ＢＬ）と、第２配線（例えばソース線ＳＬ）と、をさらに備えることができる。第１配線は、第１半導体ピラーＳＰ１の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。第２配線は、第２半導体ピラーＳＰ２の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。第２配線は、第１配線の延在方向に対して直交する方向に延在する。本具体例では、第１配線は、Ｙ軸方向に沿って延在し、第２配線は、Ｘ軸方向に沿って延在する。

なお、図１に例示したように、第１半導体ピラーＳＰ１は、ビアＶ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、ビアＶ２によってビット線ＢＬに接続される。

以下では、第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２を総称して積層構造体ＭＬということにする。また、第１電極膜６１ａ及び第２電極膜６１ｂを総称して、電極膜６１ということにする。また、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂを総称して、電極間絶縁膜６２ということにする。さらに、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２を総称して、選択ゲート電極ＳＧということにする。

なお、既に説明したように、不揮発性半導体記憶装置１１０は、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２半導体接続部ＣＰ２と、をさらに有することができる。

第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接する。

図４に関して説明したように、本具体例では、第３半導体ピラーＳＰ３が貫通する電極膜６１は、第２半導体ピラーＳＰ２が貫通する第２電極膜６１ｂと連続し、第４半導体ピラーＳＰ４が貫通する電極膜６１は、第１半導体ピラーＳＰ１が貫通する第１電極膜６１ａと連続している。ただし、実施形態はこれに限らず、半導体ピラーＳＰのそれぞれは、それぞれ別の（例えばＹ軸方向に沿って分断された）電極膜６１を貫通しても良い。

第２半導体接続部ＣＰ２は、第３半導体ピラーＳＰ３の一端と第４半導体ピラーＳＰ４の一端とを接続する。第１配線は、例えば第４半導体ピラーＳＰ４の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。第２配線は、第３半導体ピラーＳＰ３の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。

図６（ａ）〜図６（ｃ）、図７（ａ）及び図７（ｂ）、図８（ａ）及び図８（ｂ）、並びに、図９（ａ）及び図９（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。

これらの図は、マトリクスメモリセル部ＭＵ１部をＹ−Ｚ平面で切断したときの断面図であり、例えば図１のＢ−Ｂ’線断面図に相当する。これらの図においては、回路部ＣＵは省略されている。

図６（ａ）に表したように、例えば、半導体基板１１の主面１１ａの上に層間絶縁膜１３を形成し、層間絶縁膜１３の上に、接続部導電層ＢＧとなる接続部導電膜ＢＧｆを形成し、例えば、Ｘ軸方向に延在する溝を形成し、接続部導電膜ＢＧｆをＸ軸方向に延在する帯状に加工する。接続部導電膜ＢＧｆには、例えばポリシリコンを用いることができる。

次に、図６（ｂ）に表したように、接続部導電膜ＢＧｆどうしの間の溝に絶縁材料を埋め込み、表面を平坦化することにより、接続部絶縁層ＢＧＩが形成される。接続部絶縁層ＢＧＩには、例えば酸化シリコンを用いることができる。

次に、図６（ｃ）に表したように、半導体接続部ＣＰとなる部分の接続部導電膜ＢＧｆ、及び、接続部絶縁層ＢＧＩに溝を形成し、この溝に犠牲膜ＳＦｆを埋め込み、表面を平坦化する。犠牲膜ＳＦｆには、例えば窒化シリコンを用いることができる。

次に、図７（ａ）に表したように、接続部導電膜ＢＧｆ及び犠牲膜ＳＦｆの上に、絶縁膜１５ａを形成し、その上に、不純物ドープをドープしたドープトポリシリコン膜ＤＰＳ、及び、不純物をドープしていないノンドープポリシリコン膜ＮＰＳを、交互に堆積する。本具体例では、ドープトポリシリコン膜ＤＰＳには、例えばボロンがドープされる。ただし、ドープする不純物は任意である。本具体例では、ドープトポリシリコン膜ＤＰＳが加工されて、電極膜６１となる。

次に、図７（ｂ）に表したように、ドープトポリシリコン膜ＤＰＳ、ノンドープポリシリコン膜ＮＰＳ及び絶縁膜１５ａに、犠牲膜ＳＦｆに到達するスリットを形成する。このスリットは、例えばＸ軸方向に沿って延在する。そして、このスリットに絶縁膜を埋め込み、表面を平坦化して、スリット状の絶縁層ＩＬを形成する。絶縁層ＩＬは、電極膜６１を分割する絶縁部分となる。絶縁層ＩＬには、酸化シリコンを用いることができ、例えば原子層堆積（ＡＬＤ：Atomc Layer Deposition）法によって堆積される。これにより、Ｘ軸方向に延在する絶縁層ＩＬが形成される。

次に、図８（ａ）に表したように、ドープトポリシリコン膜ＤＰＳ、ノンドープポリシリコン膜ＮＰＳ及び絶縁膜１５ａに、犠牲膜ＳＦｆに到達する貫通ホールＴＨを形成する。

次に、図８（ｂ）に表したように、貫通ホールＴＨを介して、犠牲膜ＳＦｆを除去する。

次に、図９（ａ）に表したように、貫通ホールＴＨを介して、ノンドープポリシリコン膜ＮＰＳをアルカリ系の水溶液に曝すことにより、ノンドープポリシリコン膜ＮＰＳを除去する。このとき、絶縁層ＩＬによってドープトポリシリコン膜ＤＰＳ（電極膜６１）が支持され、ドープトポリシリコン膜ＤＰＳ（電極膜６１）の積層構造が崩壊することはない。

次に、図９（ｂ）に表したように、貫通ホールＴＨの内壁面、犠牲膜ＳＦｆが除去された溝の内壁面、及び、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２を順次堆積し、３層積層膜４７を形成する。このとき、例えば、貫通ホールＴＨの内径、及び、犠牲膜ＳＦｆが除去された溝の大きさに比べて、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙は狭く設定されている。これにより、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙が、３層積層膜４７によって埋め込まれ、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙の３層積層膜４７が、電極間絶縁膜６２となる。

このように、本実施形態において、電極膜６１どうしの間隙（すなわち、電極間絶縁膜６２の厚さ）は貫通ホールＴＨの内径よりも小さく設定することができる。なお、この場合には、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂのＺ軸方向に沿った厚さは、第１ピラー部外側絶縁膜４３ｐａの外径及び第２ピラー部外側絶縁膜４３ｐｂの外径よりも小さく設定される。

さらに、貫通ホールＴＨの残余の空間、及び、犠牲膜ＳＦｆが除去された溝の残余の空間に、例えば、アモルファスシリコンを埋め込み、結晶化する。これにより、貫通ホールＴＨに埋め込まれたアモルファスシリコンが半導体ピラーＳＰとなり、犠牲膜ＳＦｆが除去された溝に埋め込まれたアモルファスシリコンが半導体接続部ＣＰとなる。これにより、半導体ピラーＳＰの部分、及び、半導体接続部ＣＰの部分に、メモリセルが形成できる。この後、選択ゲート電極ＳＧ、各種配線、及び、各種層間絶縁膜を形成し、不揮発性半導体記憶装置１１０が形成できる。

本実施形態では、Ｘ軸方向に延在する接続部絶縁層ＢＧＩによって接続部導電膜ＢＧｆを分断することで、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂが形成される。また、Ｘ軸方向に沿って延在する絶縁層ＩＬによって、ドープトポリシリコン膜ＤＰＳ（電極膜６１）が、Ｘ軸方向に沿って延在する帯状に分断され、第１電極膜６１ａ及び第２電極膜６１ｂが形成される。

なお、本具体例では、貫通ホールＴＨの内壁面、犠牲膜ＳＦｆが除去された溝の内壁面、及び、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙に、一括して、３層積層膜４７を形成した。この構成においては、電極膜６１どうしの間隙に設けられる電極間絶縁膜６２は、３層積層膜４７を含む。この場合、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂは、記憶層４８（第１ピラー部記憶層４８ｐａ、第２ピラー部記憶層４８ｐｂ、第１接続部記憶層４８ｃａ及び第２接続部記憶層４８ｃｂ）に用いられる材料からなる膜を含む。また、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂは、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐａ、第２ピラー部外側絶縁膜４３ｐｂ、第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂ）に用いられる材料からなる膜を含む。

ただし、実施形態は、これに限らず、例えば、以下の手法を用いることもできる。すなわち、貫通ホールＴＨの内壁面、犠牲膜ＳＦｆが除去された溝の内壁面、及び、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙に、例えばＡＬＤ法などによって酸化シリコンを形成し、この酸化シリコンによって、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙を埋め込む。そして、等方的なウエットエッチングによって、貫通ホールＴＨの内壁面、及び、犠牲膜ＳＦｆが除去された溝の内壁面に形成された酸化シリコンを除去し、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙に形成された酸化シリコンを残す。これにより、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙に残された酸化シリコンによって、電極間絶縁膜６２を形成することもできる。この後、貫通ホールＴＨの内壁面、及び、犠牲膜ＳＦｆが除去された溝の内壁面に、３層積層膜４７を形成し、さらに、半導体ピラーＳＰ及び半導体接続部ＣＰを形成する。このような手法によっても、不揮発性半導体記憶装置１１０を製造することができる。

図１０は、第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図１０に表したように、不揮発性半導体記憶装置１１１においては、第１接続部外側絶縁膜４３ｃａの厚さｔ４３ｃａ、及び、第２接続部外側絶縁膜４３ｃｂの厚さｔ４３ｃｂは、第１ピラー部外側絶縁膜４３ｐａの厚さｔ４３ｐａ、及び、第２ピラー部外側絶縁膜４３ｐｂの厚さｔ４３ｐｂよりも厚く設定されている。これ以外の構成は、不揮発性半導体記憶装置１１０と同様とすることができるので説明を省略する。

ここで、第１ピラー部外側絶縁膜４３ｐａの厚さｔ４３ｐａは、第１ピラー部外側絶縁膜４３ｐａをＺ軸方向に対して垂直な平面で切断したときの第１ピラー部外側絶縁膜４３ｐａの厚さである。同様に、第２ピラー部外側絶縁膜４３ｐｂの厚さｔ４３ｐｂは、第２ピラー部外側絶縁膜４３ｐｂをＺ軸方向に対して垂直な平面で切断したときの第２ピラー部外側絶縁膜４３ｐｂの厚さである。一方、第１接続部外側絶縁膜４３ｃａの厚さｔ４３ｃａは、第１接続部外側絶縁膜４３ｃａをＹ軸方向に垂直な平面で切断したときの第１接続部外側絶縁膜４３ｃａの厚さである。同様に、第２接続部外側絶縁膜４３ｃｂの厚さｔ４３ｃｂは、第２接続部外側絶縁膜４３ｃｂをＹ軸方向に垂直な平面で切断したときの第２接続部外側絶縁膜４３ｃｂの厚さである。

このように、半導体接続部ＣＰの部分の外側絶縁膜４３の厚さを、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚く設定することで、半導体接続部ＣＰに形成されるメモリセルＭＣの良好な動作がより得られ易くなる。

すなわち、図４に例示したように、半導体ピラーＳＰをＸ−Ｙ平面で切断したときの形状は、実質的に円形であり、半導体ピラーＳＰは、円柱状または円筒状である。これにより、半導体ピラーＳＰに形成されるメモリセルＭＣにおいては、内側絶縁膜４２の曲率半径は、外側絶縁膜４３の曲率半径よりも小さい。これにより、内側絶縁膜４２に印加される電界は、外側絶縁膜４３に印加される電界よりも高くなる。すなわち、外側絶縁膜４３（ブロック絶縁膜）の電界を低く抑えたまま、内側絶縁膜４２（トンネル絶縁膜）の電界を高めることができる。これにより、Ｆ−Ｎ（Fowler-Nordheim）トンネル電流を利用した記憶層４８（電荷蓄積層）への電子の注入が可能である。これにより、半導体ピラーＳＰに形成されるメモリセルＭＣにおける良好な動作が得られる。

一方、半導体接続部ＣＰは、例えば、図６（ｃ）に関して説明したように、接続部導電膜ＢＧｆ（接続部導電層ＢＧ）に溝を形成し、この溝に半導体材料を埋め込んで形成される。この溝の内壁面が曲面でなく、平面の場合には、半導体接続部ＣＰの断面（例えばＸ−Ｚ平面で切断したときの断面）は、例えば四角形となる。この場合には、半導体接続部ＣＰの壁面は平面であり、この部分の内側絶縁膜４２（第１接続部内側絶縁膜４２ｃａ及び第２接続部内側絶縁膜４２ｃｂ）及び外側絶縁膜４３（第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂ）の壁面も平面となる。このため、この部分においては、内側絶縁膜４２（第１接続部内側絶縁膜４２ｃａ及び第２接続部内側絶縁膜４２ｃｂ）の曲率と、外側絶縁膜４３（第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂ）の曲率が実質的に等しくなる。このため、半導体接続部ＣＰにおいては、半導体ピラーＳＰのような曲率の差に基づく電界の差を利用できない場合がある。

このとき、第１接続部外側絶縁膜４３ｃａの厚さｔ４３ｃａ、及び、第２接続部外側絶縁膜４３ｃｂの厚さｔ４３ｃｂを、第１ピラー部外側絶縁膜４３ｐａの厚さｔ４３ｐａ、及び、第２ピラー部外側絶縁膜４３ｐｂの厚さｔ４３ｐｂよりも厚く設定することにより、外側絶縁膜４３（第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂ）に印加される電界を、内側絶縁膜４２（第１接続部内側絶縁膜４２ｃａ及び第２接続部内側絶縁膜４２ｃｂ）に印加される電界よりも低下させることが容易になる。

すなわち、半導体ピラーＳＰの部分においては、曲率の差に基づく電界の差を利用して、内側絶縁膜４２及び外側絶縁膜４３の厚さが適切に設定される。これにより設定された外側絶縁膜４３の厚さを、半導体接続部ＣＰの部分の外側絶縁膜４３にも適用すると、半導体接続部ＣＰの部分の外側絶縁膜４３に必要以上の高い電界が印加され、所望の動作が得られない場合がある。

このとき、半導体接続部ＣＰの部分の外側絶縁膜４３の厚さを、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚く設定することで、半導体ピラーＳＰに形成されるメモリセルＭＣと、半導体接続部ＣＰに形成されるメモリセルＭＣと、における良好な動作が得られ易くなる。

このように、半導体接続部ＣＰの部分の外側絶縁膜４３の厚さが、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚い構成を有する不揮発性半導体記憶装置１１１は、例えば、以下のようにして製造できる。

図１１（ａ）及び図１１（ｂ）、並びに、図１２（ａ）及び図１２（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
これらの図は、マトリクスメモリセル部ＭＵ１部をＹ−Ｚ平面で切断したときの断面図であり、例えば図１のＢ−Ｂ’線断面図に相当する。これらの図においては、回路部ＣＵは省略されている。

本製造方法においても、図６（ａ）〜図６（ｃ）、並びに、図７（ａ）及び図７（ｂ）に関して説明した工程を経て、ドープトポリシリコン膜ＤＰＳ、ノンドープポリシリコン膜ＮＰＳ及び絶縁膜１５ａに、犠牲膜ＳＦｆに到達するスリットを形成し、スリットに犠牲材料を埋め込み、スリット状の犠牲膜ＩＬＳｆを形成する。すなわち、図７（ｂ）におけるスリット状の絶縁層ＩＬの代わりに、スリット状の犠牲膜ＩＬＳｆを形成する。そして、図８（ａ）及び図８（ｂ）に関して説明した工程を経て、貫通ホールＴＨを形成し、接続部導電膜ＢＧｆにおける犠牲膜ＳＦｆを除去する。

その後、図１１（ａ）に例示したように、貫通ホールＴＨを介して、ノンドープポリシリコン膜ＮＰＳをアルカリ系の水溶液に曝すことにより、ノンドープポリシリコン膜ＮＰＳを除去する。このとき、犠牲膜ＩＬＳｆによってドープトポリシリコン膜ＤＰＳ（電極膜６１）が支持され、ドープトポリシリコン膜ＤＰＳ（電極膜６１）の積層構造が崩壊することはない。

次に、図１１（ｂ）に表したように、貫通ホールＴＨの内壁面、犠牲膜ＳＦｆが除去された溝の内壁面、及び、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙に、絶縁膜４３ｆ、記憶層４８、及び、内側絶縁膜４２を順次堆積し、３層積層膜４７ｆを形成する。これにより、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙が、３層積層膜４７ｆによって埋め込まれ、ドープトポリシリコン膜ＤＰＳ（電極膜６１）どうしの間隙の３層積層膜４７ｆが、電極間絶縁膜６２となる。

半導体ピラーＳＰの部分においては、絶縁膜４３ｆが外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐａ及び第２ピラー部外側絶縁膜４３ｐｂ）となる。そして、半導体接続部ＣＰの部分においては、絶縁膜４３ｆは、外側絶縁膜４３（第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂ）の一部となる。

次に、図１２（ａ）に表したように、スリット状の犠牲膜ＩＬＳｆを除去する。これにより、電極膜６１（ドープトポリシリコン膜ＤＰＳ）と、電極間絶縁膜６２（３層積層膜４７）と、の積層構造体ＭＬに、スリットＩＬｓが形成される。

次に、図１２（ｂ）に表したように、スリットＩＬｓを介して、例えば、ウエット酸化法などのくさび酸化の入りやすい酸化方法を用いて酸化処理を行う。この酸化工程により、接続部導電膜ＢＧｆの半導体接続部ＣＰに対向する側の部分が酸化され、絶縁膜４９が形成される。半導体接続部ＣＰにおいて、この絶縁膜４９が、外側絶縁膜４３の一部となる。すなわち、半導体接続部ＣＰの部分において、外側絶縁膜４３（第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂ）の厚さは、３層積層膜４７ｆの絶縁膜４３ｆの厚さと、酸化処理によって形成された絶縁膜４９の厚さと、の合計の厚さとなる。一方、半導体ピラーＳＰの部分においては、上記の酸化処理によっても絶縁膜が形成されないため、半導体ピラーＳＰの部分においては、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐａ及び第２ピラー部外側絶縁膜４３ｐｂ）の厚さは、３層積層膜４７ｆの絶縁膜４３ｆの厚さである。

このようにして、半導体接続部ＣＰの部分に選択的に絶縁膜４９を形成することで、第１接続部外側絶縁膜４３ｃａの厚さｔ４３ｃａ、及び、第２接続部外側絶縁膜４３ｃｂの厚さｔ４３ｃｂを、第１ピラー部外側絶縁膜４３ｐａの厚さｔ４３ｐａ、及び、第２ピラー部外側絶縁膜４３ｐｂの厚さｔ４３ｐｂよりも厚くすることができる。

この後、スリットＩＬｓに絶縁材料を埋め込み、絶縁層ＩＬを形成し、さらに、選択ゲート電極ＳＧ、各種配線、及び、各種層間絶縁膜を形成し、不揮発性半導体記憶装置１１１が作成できる。

このように、半導体接続部ＣＰの部分の外側絶縁膜４３の厚さを、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚く設定することで、半導体ピラーＳＰに形成されるメモリセルＭＣと、半導体接続部ＣＰに形成されるメモリセルＭＣと、における良好な動作が得られ易くなる。

ただし、半導体接続部ＣＰの部分の外側絶縁膜４３の厚さを、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚く設定した場合においても、半導体ピラーＳＰに形成されるメモリセルＭＣと、半導体接続部ＣＰに形成されるメモリセルＭＣと、における動作特性が、互いに異なる場合があり得る。この場合には、半導体接続部ＣＰに形成されるメモリセルＭＣと、半導体ピラーＳＰに形成されるメモリセルＭＣと、で、記憶されるデータのレベル数を変える方法を適用することができる。

すなわち、第１接続部記憶層４８ｃａ及び第２接続部記憶層４８ｃｂに記憶されるデータのレベル数を、第１ピラー部記憶層４８ｐａ及び第２ピラー部記憶層４８ｐｂに記憶されるデータのレベル数よりも小さく設定することができる。例えば、第１ピラー部記憶層４８ｐａ及び第２ピラー部記憶層４８ｐｂに記憶されるデータのレベル数が、３値以上や４値以上の多値である場合において、第１接続部記憶層４８ｃａ及び第２接続部記憶層４８ｃｂに記憶されるデータのレベル数を２値に設定することができる。

半導体接続部ＣＰの部分の外側絶縁膜４３の厚さを、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚く設定した場合においても、半導体接続部ＣＰの部分において、内側絶縁膜４２と外側絶縁膜４３とにおいて電界の差が十分に高くない場合においても、第１接続部記憶層４８ｃａ及び第２接続部記憶層４８ｃｂに記憶されるデータのレベル数を、第１ピラー部記憶層４８ｐａ及び第２ピラー部記憶層４８ｐｂに記憶されるデータのレベル数よりも小さく設定することで、半導体接続部ＣＰに形成されるメモリセルＭＣの良好な動作を確保できる。

（第２の実施形態）
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
本実施形態に係る不揮発性半導体記憶装置の製造方法は、図１０に例示した、不揮発性半導体記憶装置１１１の製造に適用できる。
すなわち、本製造方法は、Ｚ軸方向に交互に積層された複数の第１電極膜６１ａと複数の第１電極間絶縁膜６２とを有する第１積層構造体ＭＬ１と、Ｚ軸方向に対して垂直なＹ軸方向において第１積層構造体ＭＬ１と隣接し、Ｚ軸方向に交互に積層された複数の第２電極膜６１ｂと複数の第２電極間絶縁膜６２ｂとを有する第２積層構造体ＭＬ２と、第１積層構造体ＭＬ１をＺ軸方向に貫通する第１半導体ピラーＳＰ１と、第２積層構造体ＭＬ２をＺ軸方向に貫通する第２半導体ピラーＳＰ２と、第１半導体ピラーＳＰ１の一端と第２半導体ピラーＳＰ２の一端とを接続する半導体接続部ＣＰと、半導体接続部ＣＰの第１半導体ピラーＳＰ１の側の第１部分に対向する第１接続部導電層ＢＧａと、半導体接続部の第２半導体ピラーＳＰ２の側の第２部分に対向する第２接続部導電層ＢＧｂと、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられた第１ピラー部記憶層４８ｐａと、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられた第２ピラー部記憶層４８ｐｂと、第１接続部導電層ＢＧａと前記第１部分との間に設けられた第１接続部記憶層４８ｃａと、第２接続部導電層ＢＧｂと前記第２部分との間に設けられた第２接続部記憶層４８ｃｂと、第１ピラー部記憶層４８ｐａと複数の第１電極膜６１ａとの間に設けられた第１ピラー部外側絶縁膜４３ｐａと、第２ピラー部記憶層４８ｐｂと複数の第２電極膜６１ｂとの間に設けられた第２ピラー部外側絶縁膜４３ｐｂと、第１接続部導電層ＢＧａと前記第１部分との間に設けられた第１接続部外側絶縁膜４３ｃａと、第２接続部導電層ＢＧｂと前記第２部分との間に設けられた第２接続部外側絶縁膜４３ｃｂと、を有する不揮発性半導体記憶装置の製造方法である。

図１３に表したように、本製造方法は、第１接続部外側絶縁膜４３ｃａの一部、第２接続部外側絶縁膜４３ｃｂの一部、第１ピラー部外側絶縁膜４３ｐａ及び第２ピラー部外側絶縁膜４３ｐｂとなる絶縁膜（例えば図１１（ｂ）に例示した絶縁膜４３ｆ）を形成する工程（ステップＳ１１０）を備える。

そして、本製造方法は、第１接続部外側絶縁膜４３ｃａの一部及び第２接続部外側絶縁膜４３ｃｂの一部に接する半導体層（例えば第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂ）を酸化して、第１接続部外側絶縁膜４３ｃａ及び第２接続部外側絶縁膜４３ｃｂを形成する工程（ステップＳ１２０）をさらに備える。

すなわち、図１１（ａ）、図１１（ｂ）、図１２（ａ）及び図１２（ｂ）に関して説明した処理を実施する。
本製造方法は、例えば、第１電極膜６１ａ及び第２電極膜６１ｂとなる第１膜（例えばドープトポリシリコン膜ＤＰＳ）を形成する工程と、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂとなる第２膜（例えばノンドープポリシリコン膜ＮＰＳ）を形成する工程と、をさらに備えることができる。そして、上記の第１膜及び第２膜を、Ｚ軸方向とＹ軸方向とに対して垂直なＸ軸方向に沿って分断するスリット（例えば絶縁層ＩＬが設けられるスリット）を形成する工程をさらに備えることができる。そして、図１２（ｂ）に関して説明したように、上記の酸化は、このスリットを介して実施されることができる。

このとき、上記の第１膜は、第１電極膜６１ａ及び第２電極膜６１ｂそのものでも良く、また、上記の第２膜は、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂそのものでも良い。

本製造方法によれば、半導体接続部ＣＰの部分の外側絶縁膜４３の厚さを、半導体ピラーＳＰの部分の外側絶縁膜４３の厚さよりも厚く設定でき、半導体ピラーＳＰに形成されるメモリセルＭＣと、半導体接続部ＣＰに形成されるメモリセルＭＣと、における良好な動作が得られ易くなる。

また、既に説明したように、本製造方法は、半導体基板１１（基板）の主面１１ａの上に、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂとなる接続部導電膜ＢＧｆを形成する工程と、接続部導電膜ＢＧｆをＺ軸方向とＹ軸方向とに対して垂直なＺ軸方向に沿って分断する接続部絶縁層ＢＧＩを形成して、第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂを形成する工程と、をさらに備えることができる。すなわち、図６（ａ）及び図６（ｂ）に関して説明した処理を実施することができる。

これにより、互いに独立した電位に設定可能な第１接続部導電層ＢＧａ及び第２接続部導電層ＢＧｂが形成できる。これにより、記憶容量を増大した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置の製造方法が提供できる。

また、既に説明したように、本製造方法は、上記の接続部導電膜ＢＧｆ及び接続部絶縁層ＢＧＩに溝を形成する工程と、この溝に犠牲膜ＳＦｆを埋め込む工程と、をさらに備えることができる。すなわち、図６（ｃ）に関して説明した処理を実施することができる。

そして、第１接続部外側絶縁膜４３ｃａの一部、第２接続部外側絶縁膜４３ｃｂの一部、第１ピラー部外側絶縁膜４３ｐａ及び第２ピラー部外側絶縁膜４３ｐｂとなる絶縁膜４３ｆを形成する上記の工程は、上記の溝の内壁面に、第１接続部外側絶縁膜４３ｃａの一部、第２接続部外側絶縁膜４３ｃｂの一部、第１ピラー部外側絶縁膜４３ｐａ及び第２ピラー部外側絶縁膜４３ｐｂとなる絶縁膜４３ｆを形成することを含むことができる。すなわち、図１１（ｂ）に関して説明した処理を実施することができる。

以上説明したように、実施形態によれば、記憶容量を増大した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法が提供される。

なお、上記においては、記憶層４８として窒化シリコンを用いる場合について説明したが、実施形態はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。

また、電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体ピラー、半導体接続部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…半導体基板（基板）、 １１ａ…主面、 １３…層間絶縁膜、 １５、１５ａ…絶縁膜、 １６、１７、１８、１９…層間絶縁膜、 ２０…バリア層、 ２１…金属層、 ２２…ビア、 ２３…層間絶縁膜、 ３１…ビアプラグ、 ３２…ワード配線、 ３３…ビアプラグ、 ３４…バックゲート配線、 ４２…内側絶縁膜、 ４２ｃａ、４２ｃｂ…第１及び第２接続部内側絶縁膜、 ４２ｐａ、４２ｐｂ…第１及び第２ピラー部内側絶縁膜、 ４３…外側絶縁膜（第２及び第２外側絶縁膜）、 ４３ｃａ、４３ｃｂ…第１及び第２接続部外側絶縁膜、 ４３ｆ…絶縁膜、 ４３ｐａ、４３ｐｂ…第１及び第２ピラー部外側絶縁膜、 ４７、４７ｆ…３層積層膜、 ４８…記憶層、 ４８ｃａ、４８ｃｂ…第１及び第２接続部記憶層、 ４８ｐａ、４８ｐｂ…第１及び第２ピラー部記憶層、 ４９…絶縁膜、 ６１、６１Ａ、６１Ｂ…電極膜、 ６１ａ、６１ｂ…第１及び第２電極膜、 ６２…電極間絶縁膜、 ６２ａ、６２ｂ…第１及び第２電極間絶縁膜、 １１０、１１１、…不揮発性半導体記憶装置、 ＢＧ…接続部導電層、 ＢＧＩ…接続部絶縁層、 ＢＧａ、ＢＧｂ…第１及び第２接続部導電層、 ＢＧｆ…接続部導電膜、 ＢＬ…ビット線、 ＣＰ、ＣＰｎ…半導体接続部、 ＣＰ１、ＣＰ２…第１及び第２半導体接続部、 ＣＵ…回路部、 ＤＰＳ…ドープトポリシリコン膜、 ＩＬ…絶縁層、 ＩＬＳｆ…犠牲膜、 ＩＬｓ…スリット、 ＭＣ…メモリセル、 ＭＬ…積層構造体、 ＭＬ１、ＭＬ２…第１及び第２積層構造体、 ＭＲ…メモリアレイ領域、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＮＰＳ…ノンドープポリシリコン膜、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＦｆ…犠牲膜、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＴ１、ＳＧＴ２…第１及び第２選択ゲートトランジスタ、 ＳＬ…ソース線、 ＳＰ、ＳＰｎ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＴＨ…貫通ホール、 Ｖ１、Ｖ２…ビア、 ｔ４３ｃａ、ｔ４３ｃｂ、ｔ４３ｐａ、ｔ４３ｐｂ…厚さ

Claims (5)

1. 第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する第１積層構造体と、
   前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する第２積層構造体と、
   前記第１積層構造体を前記第１方向に貫通する第１半導体ピラーと、
   前記第２積層構造体を前記第１方向に貫通する第２半導体ピラーと、
   前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、
   前記半導体接続部の前記第１半導体ピラーの側の第１部分に対向する第１接続部導電層と、
   前記半導体接続部の前記第２半導体ピラーの側の第２部分に対向し、接続部絶縁層により前記第１接続部導電層と絶縁される第２接続部導電層と、
   前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１ピラー部記憶層と、
   前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２ピラー部記憶層と、
   前記第１接続部導電層と前記半導体接続部との間に設けられた第１接続部記憶層と、
   前記第２接続部導電層と前記半導体接続部との間に設けられた第２接続部記憶層と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記第１ピラー部記憶層と前記複数の第１電極膜との間に設けられた第１ピラー部外側絶縁膜と、
   前記第２ピラー部記憶層と前記複数の第２電極膜との間に設けられた第２ピラー部外側絶縁膜と、
   第１接続部記憶層と前記第１接続部導電層との間に設けられた第１接続部外側絶縁膜と、
   第２接続部記憶層と前記第２接続部導電層との間に設けられた第２接続部外側絶縁膜と、
   をさらに備え、
   前記第１接続部外側絶縁膜及び前記第２接続部外側絶縁膜の厚さは、前記第１ピラー部外側絶縁膜及び前記第２ピラー部外側絶縁膜の厚さよりも厚いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１接続部記憶層及び前記第２接続部記憶層に記憶されるデータのレベル数は、前記第１ピラー部記憶層及び前記第２ピラー部記憶層に記憶されるデータのレベル数よりも小さいことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 前記第１ピラー部記憶層と前記第１半導体ピラーとの間に設けられた第１ピラー部内側絶縁膜と、
   前記第２ピラー部記憶層と前記第２半導体ピラーとの間に設けられた第２ピラー部内側絶縁膜と、
   前記第１接続部記憶層と前記第１部分との間に設けられた第１接続部内側絶縁膜と、
   前記第２接続部記憶層と前記第２部分との間に設けられた第２接続部内側絶縁膜と、
   をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. 第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する第１積層構造体と、前記第１方向に対して垂直な第２方向において前記第１積層構造体と隣接し、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する第２積層構造体と、前記第１積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記第２積層構造体を前記第１方向に貫通する第２半導体ピラーと、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、前記半導体接続部の前記第１半導体ピラーの側の第１部分に対向する第１接続部導電層と、前記半導体接続部の前記第２半導体ピラーの側の第２部分に対向し、接続部絶縁層により前記第１接続部導電層と絶縁される第２接続部導電層と、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１ピラー部記憶層と、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２ピラー部記憶層と、前記第１接続部導電層と前記第１部分との間に設けられた第１接続部記憶層と、前記第２接続部導電層と前記第２部分との間に設けられた第２接続部記憶層と、前記第１ピラー部記憶層と前記複数の第１電極膜との間に設けられた第１ピラー部外側絶縁膜と、前記第２ピラー部記憶層と前記複数の第２電極膜との間に設けられた第２ピラー部外側絶縁膜と、前記第１接続部導電層と前記第１部分との間に設けられた第１接続部外側絶縁膜と、前記第２接続部導電層と前記第２部分との間に設けられた第２接続部外側絶縁膜と、を有する不揮発性半導体記憶装置の製造方法であって、
   前記第１接続部外側絶縁膜の一部、前記第２接続部外側絶縁膜の一部、前記第１ピラー部外側絶縁膜及び前記第２ピラー部外側絶縁膜となる絶縁膜を形成する工程と、
   前記第１接続部外側絶縁膜の一部及び前記第２接続部外側絶縁膜の一部に接する半導体層を酸化して、前記第１接続部外側絶縁膜及び前記第２接続部外側絶縁膜を形成する工程と、
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

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