CN107134457B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备：配线，沿第1方向延伸；半导体部件，沿相对于所述第1方向交叉的第2方向延伸；电极，设置在所述配线与所述半导体部件之间；第1绝缘膜，设置在所述配线与所述电极之间；第2绝缘膜，设置在所述第1绝缘膜与所述电极之间；第3绝缘膜，设置在所述电极与所述半导体部件之间；及含金属的层，设置在所述第1绝缘膜与所述第2绝缘膜之间或所述第1绝缘膜的内部，且金属的面浓度为1×1014cm‑2以上且5×1015cm‑2以下。

Description

半导体存储装置及其制造方法
相关申请
本申请享有以美国临时专利申请62/300,949号(申请日：2016年2月29日)及美国专利申请15/267,948号(申请日：2016年9月16日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
近年来，提出有一种使存储单元三维地集成而成的积层型半导体存储装置。在这种积层型半导体存储装置中，在半导体衬底上设置着电极膜与绝缘膜交替地积层而成的积层体，且设置着贯通积层体的半导体部件。而且，在电极膜与半导体部件的每一交叉部分形成存储单元。在这种半导体存储装置中，也要求更进一步的微细化。
发明内容
实施方式提供一种容易微细化的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：配线，沿第1方向延伸；半导体部件，沿相对于所述第1方向交叉的第2方向延伸；电极，设置在所述配线与所述半导体部件之间；第1绝缘膜，设置在所述配线与所述电极之间；第2绝缘膜，设置在所述第1绝缘膜与所述电极之间；第3绝缘膜，设置在所述电极与所述半导体部件之间；及含金属的层，设置在所述第1绝缘膜与所述第2绝缘膜之间或所述第1绝缘膜的内部，且金属的面浓度为1×1014cm-2以上且5×1015cm-2以下。
实施方式的半导体存储装置的制造方法在衬底上，通过使第1膜与第2膜交替地积层而形成积层体。所述方法是在所述积层体形成沿第1方向延伸的第1沟槽。所述方法是经由所述第1沟槽将所述第2膜的一部分去除，由此，在所述第1沟槽的侧面形成沿所述第1方向延伸的第1凹部。所述方法是在所述第1凹部的内表面上形成第1绝缘膜。所述方法是通过对所述第1绝缘膜的表面导入金属，而形成含金属的层。所述方法是在所述第1绝缘膜的表面上形成第2绝缘膜。所述方法是在所述第1凹部内形成电极。所述方法是在所述第1沟槽的侧面上形成第3绝缘膜。所述方法是在所述第1沟槽内形成半导体部件。所述方法是将所述半导体部件、所述第3绝缘膜、所述电极、所述第2绝缘膜及所述含金属的层在所述第1方向上分断。所述方法是在所述积层体形成沿所述第1方向延伸的第2沟槽。所述方法是经由所述第2沟槽将所述第2膜的剩余部分去除，由此，在所述第2沟槽的侧面形成沿所述第1方向延伸的第2凹部。所述方法是在所述第2凹部内形成配线。
附图说明
图1是表示实施方式的半导体存储装置的框图。
图2是表示实施方式的半导体存储装置的存储器阵列的立体图。
图3是表示图2的区域A的剖视图。
图4是表示实施方式的半导体存储装置的存储单元的能带图。
图5～图16是表示实施方式的半导体存储装置的制造方法的剖视图。
具体实施方式
以下，参照附图，对实施方式进行说明。
图1是表示实施方式的半导体存储装置的框图。
图2是表示实施方式的半导体存储装置的存储器阵列的立体图。
图3是表示图2的区域A的剖视图。
如图1所示，在本实施方式的半导体存储装置1中，在硅衬底10内及硅衬底10上，设置着存储数据的存储器阵列MA、及驱动存储器阵列MA的控制电路CC。硅衬底10例如由硅的单晶形成。
如图2所示，在存储器阵列MA中，在硅衬底10上设置着积层体12。以下，在本说明书中，为了便于说明，采用XYZ正交坐标系。将相对于硅衬底10的上表面10a平行且相互正交的2个方向设为“X方向”及“Y方向”，将相对于硅衬底10的上表面10a垂直的方向设为“Z方向”。另外，也将Z方向之中从硅衬底10朝向积层体12的方向称为“上”，也将它的相反方向称为“下”，该区别是为了方便起见，与重力的方向无关。
如图2所示，在积层体12中，包含例如硅氧化物的层间绝缘膜14沿着Z方向相互隔开地排列。在积层体12，形成着沿Y方向延伸的多条存储沟槽MT、及沿Y方向延伸的多条狭缝ST。存储沟槽MT及狭缝ST沿着X方向交替地排列。各存储沟槽MT及各狭缝ST贯通积层体12，并到达至硅衬底10。在本说明书中，当某个构成部件沿Y方向延伸时，该构成部件中最长的方向是Y方向。关于其他方向也同样。在各存储沟槽MT及狭缝ST中，最长的方向是Y方向，其次长的方向是Z方向，最短的方向是X方向。
在积层体12中，在X方向上的存储沟槽MT与狭缝ST之间且Z方向上的层间绝缘层14间的各处，设置着沿Y方向延伸的1根字线WL、及沿着Y方向排列的多个浮置栅极电极FG。因此，在积层体12中，字线WL沿着X方向及Z方向排列成二维矩阵状。浮置栅极电极FG沿着X方向、Y方向及Z方向排列成三维矩阵状。
字线WL包含导电性材料，例如由包含钨(W)的主体部(未图示)、及包含钛氮化物(TiN)的障壁金属层(未图示)构成。障壁金属层配置在主体部的上表面上、下表面上及朝向浮置栅极电极FG的侧面上。浮置栅极电极FG包含导电性材料，例如由包含杂质的多晶硅形成。
在各存储沟槽MT内，设置着多个半导体部件20。半导体部件20例如由硅形成。各半导体部件20的形状为沿Z方向延伸的大致四角柱形，下端连接于硅衬底10。多个半导体部件20沿着Y方向相互隔开地排列成一列。在Y方向上，半导体部件20与浮置栅极电极FG配置在相同位置。因此，浮置栅极电极FG配置在半导体部件20与字线WL之间。另外，各半导体部件20配置在隔着存储沟槽MT在X方向上隔开的浮置栅极电极FG间。
如图3所示，在字线WL与浮置栅极电极FG之间，设置着阻挡绝缘膜21。阻挡绝缘膜21是即使被施加控制电路CC(参照图1)输出的规定的驱动电压，实质上也不流通电流的膜。在阻挡绝缘膜21中，从字线WL侧朝向浮置栅极电极FG，依次积层有高介电常数层21a、低介电常数层21b及高介电常数层21c。高介电常数层21a及21c的介电常数比低介电常数层21b的介电常数高。高介电常数层21a及低介电常数层21b配置在字线WL的上表面上、下表面上、及朝向浮置栅极电极FG的侧面上。高介电常数层21a与字线WL相接。
例如，高介电常数层21a及21c由铪硅氧化物(HfSiO)形成，低介电常数层21b由硅氧化物(SiO)形成。另外，高介电常数层21a及21c也可由锆氧化物(ZrO)或锆硅氧化物(ZrSiO)等金属氧化物形成，低介电常数层21b也可由铝氧化物(AlO)形成。
在阻挡绝缘膜21与浮置栅极电极FG之间，设置着电极间绝缘膜22。电极间绝缘膜22配置在浮置栅极电极FG的上表面上、下表面上、及朝向字线WL的侧面上。电极间绝缘膜22由与硅氧化物相比障壁高度较高且介电常数较高的绝缘材料形成，例如，由硅氮化物(SiN)形成。另外，高介电常数层21c配置在电极间绝缘膜22的上表面上、下表面上、及朝向字线WL的侧面上。
在各半导体部件20与沿着Z方向排列成一列的多个浮置栅极电极FG之间，设置着隧道绝缘膜23。隧道绝缘膜23是通常为绝缘性但如果被施加控制电路CC输出的规定的驱动电压则流通隧道电流的膜。隧道绝缘膜23例如由硅氧化物形成。另外，隧道绝缘膜23也可为氧化硅层、氮化硅层及氧化硅层堆积而成的ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜。隧道绝缘膜23的形状为沿Z方向延伸的带状。隧道绝缘膜23整体的平均介电常数比阻挡绝缘膜21整体的平均介电常数低。
而且，在阻挡绝缘膜21的高介电常数层21c中的与电极间绝缘膜22相接的部分，形成着包含金属例如钼(Mo)的含金属的层25。在一例中，高介电常数层21c整体的厚度为5nm(纳米)左右，其中，含金属的层25的厚度为1nm左右。在含金属的层25中，例如，钼以单体的点或与铪的合金的点的形式存在。含金属的层25中的钼的面浓度例如为1×1014cm-2以上且5×1015cm-2以下。另外，在本实施方式中，含金属的层25形成在阻挡绝缘膜21的内部，但也可作为独立于阻挡绝缘膜21的层而设置在阻挡绝缘膜21与电极间绝缘膜22之间。
包含半导体部件20、隧道绝缘膜23、浮置栅极电极FG、电极间绝缘膜22及高介电常数层21c的构造体在Y方向上相互隔开地排列。另外，含金属的层25包含在高介电常数层21c中。该构造体间可由绝缘材料填埋，也可形成为气隙。狭缝ST内也是可由绝缘材料填埋，也可形成为气隙。
如图2所示，在积层体12上设置着通孔28，在通孔28上设置着沿X方向延伸的位线BL。位线BL经由通孔28连接于半导体部件20的上端。
接下来，对本实施方式的半导体存储装置的动作进行说明。
图4是表示本实施方式的半导体存储装置的存储单元的能带图。
另外，为了容易直观地理解，在图4中填写形成各部分的材料例，但各部分的材料并不限定于图4中填写的材料。
如图3所示，在本实施方式的半导体存储装置1中，在半导体部件20与字线WL的每一交叉部分形成包含浮置栅极电极FG的存储单元。存储单元是场效应晶体管，半导体部件20作为通道发挥功能，字线WL作为栅极发挥功能，隧道绝缘膜23作为栅极绝缘膜发挥功能，浮置栅极电极FG作为浮置栅极发挥功能。
此时，如图4所示，浮置栅极电极FG及含金属的层25成为夹在隧道绝缘膜23与阻挡绝缘膜21之间的能级的阱。另外，浮置栅极电极FG与含金属的层25通过电极间绝缘膜22而电分离。
在对某个存储单元(称为“选择单元”)写入数据时，控制电路CC(参照图1)向字线WL与半导体部件20之间施加将字线WL设为正极且将半导体部件20设为负极的写入电压。由此，半导体部件20内的电子在隧道绝缘膜23内作为隧道电流流动，并注入至浮置栅极电极FG内。
注入至浮置栅极电极FG内的电子的一部分在浮置栅极电极FG内散射而失去能量，并蓄积在浮置栅极电极FG内。注入至浮置栅极电极FG内的其余电子在浮置栅极电极FG内不怎么失去能量，而以保持高能量的状态通过电极间绝缘膜22，并碰撞于含金属的层25。然后，在含金属的层25散射而失去能量，由此，蓄积在含金属的层25内。因蓄积在浮置栅极电极FG内及含金属的层25的电子而存储单元的阈值电压变化，从而写入数据。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图5～图16是表示本实施方式的半导体存储装置的制造方法的剖视图。
图5～图16之中，图14以外的图表示XZ截面。图5～图9、图15、图16是整体图，图10～图13是局部放大图。图14表示XY截面。
首先，如图5所示，准备硅衬底10。接着，在硅衬底10上，例如通过CVD(ChemicalVapor Deposition，化学气相沉积)法使硅氧化物及硅氮化物交替地堆积。由此，沿着Z方向交替地积层包含硅氧化物的层间绝缘膜14及氮化硅膜31，形成积层体12。
接着，如图6所示，例如通过光刻法及RIE(Reactive Ion Etching，反应性离子蚀刻)法，在积层体12形成多条到达至硅衬底10且沿Y方向延伸的存储沟槽MT。
接着，如图7所示，经由存储沟槽MT，实施例如使用热磷酸的湿式蚀刻。由此，将氮化硅膜31中的露出至存储沟槽MT内的部分去除，在存储沟槽MT的侧面形成凹部32。凹部32沿着存储沟槽MT沿Y方向延伸。
接着，如图8所示，通过例如CVD法，在整面形成高介电常数材料例如铪硅氧化物(HfSiO)。由此，在存储沟槽MT的内表面上大致均匀地形成高介电常数层21c。高介电常数层21c也形成在凹部32的内表面上。高介电常数层21c的厚度例如设为5nm。接着，进行热处理，将高介电常数层21c结晶化。
接着，如图9所示，通过例如等离子体掺杂法，将钼导入到高介电常数层21c的表面。具体来说，向腔室内导入氩(Ar)或氦(He)等稀有气体，施加高频电力进行等离子体化，并且导入五氯化钼(MoCl5)或六氟化钼(MoF6)等原料。由此，原料中所包含的钼原子离子化，并侵入到高介电常数层21c内。但是，由于未对钼离子施加偏置电压，所以，钼离子停留在高介电常数层21c的极表层部分。
其结果，如图10所示，在高介电常数层21c的露出面的附近，形成极薄的含金属的层25。例如，含金属的层25的厚度成为1nm左右，钼的面浓度例如成为1×1014cm-2以上且5×1015cm-2以下。多数情况下，不形成钼的连续膜，而以钼单体的点或钼铪合金的点的形式存在于高介电常数层21c中。
接着，如图11所示，通过例如CVD法使硅氮化物堆积，在存储沟槽MT的内表面上形成电极间绝缘膜22。接着，使硅堆积，在存储沟槽MT的内表面上形成导电性的硅膜33。硅膜33的堆积量设为填埋凹部32内且未将存储沟槽MT整体完全填埋的量。
接着，如图12所示，例如通过实施RIE等各向异性蚀刻，而将硅膜33、电极膜绝缘膜22及高介电常数层21c中的堆积在凹部32的外部的部分去除。由此，硅膜33、电极膜绝缘膜22及高介电常数层21c残留在凹部32内，且在凹部32间相互隔开。
接着，如图13所示，在存储沟槽MT的侧面上，使硅氧化物堆积，而形成隧道绝缘膜23。接着，使硅堆积而在存储沟槽MT内填埋半导体部件34。
接着，如图14所示，通过将半导体部件34、隧道绝缘膜23、硅膜33、电极间绝缘膜22及高介电常数层21c选择性地去除而在Y方向上分断。其结果，在各存储沟槽MT内，半导体部件34被分断为多根半导体部件20。另外，硅膜33沿着Y方向在每一半导体部件20被分断而成为浮置栅极电极FG。另外，高介电常数层21c中的除了含金属的层25以外的部分也可不被分断而残留。接着，利用硅氧化物(未图示)填埋存储沟槽MT的剩余部分内。
接着，如图15所示，在积层体12中的存储沟槽MT间的部分形成沿Y方向延伸的狭缝ST。狭缝ST到达至硅衬底10。
接着，如图16所示，经由狭缝ST实施蚀刻，将氮化硅膜31的剩余部分去除。例如，实施使用热磷酸的湿式蚀刻。此时，高介电常数层21c作为蚀刻终止层发挥功能。由此，在狭缝ST的侧面形成沿Y方向延伸的凹部35。
接着，如图3所示，使低介电常数材料例如硅氧化物堆积，而在狭缝ST的内表面上形成低介电常数层21b。接着，使高介电常数材料例如铪硅氧化物堆积而形成高介电常数层21a。通过高介电常数层21c、低介电常数层21b及高介电常数层21a，形成阻挡绝缘膜21。
接着，使例如钛氮化物堆积而在狭缝ST的内表面上形成障壁金属层，接着，使钨堆积。接着，通过实施RIE等各向异性蚀刻，而将钨及障壁金属层中的堆积在凹部35的外部的部分去除。由此，钨及障壁金属层在每一凹部35被分断，在各凹部35内填埋字线WL。另外，阻挡绝缘膜21也在每一凹部35被分断。
接着，如图2所示，在积层体12上形成绝缘膜(未图示)，在该绝缘膜内形成通孔28，并使它连接于半导体部件20的上端。接着，在该绝缘膜上形成沿X方向延伸的位线BL，并使它连接于通孔28。像这样，制造本实施方式的半导体存储装置1。
接下来，对本实施方式的效果进行说明。
如图3所示，在本实施方式的半导体存储装置1中，在阻挡绝缘膜21中的与电极间绝缘膜22相接的部分，设置着含有钼的含金属的层25。由此，能够通过含金属的层25捕捉从半导体部件20经由隧道绝缘膜23注入至浮置栅极电极FG内的电子中、已贯通浮置栅极电极FG的电子。因此，本实施方式的半导体存储装置1的写入特性良好。
另外，通过设置含金属的层25，可防止在写入动作时以保持较高能量的状态通过浮置栅极电极FG的电子(Ballistic Electron，弹道电子)碰撞于阻挡绝缘膜21，而避免阻挡绝缘膜21受损。因此，半导体存储装置1的可靠性较高。
一般来说，X方向上的浮置栅极电极FG的厚度越薄，则以保持较高能量的状态通过浮置栅极电极FG的电子(Ballistic Electron)越多，能够通过浮置栅极电极FG捕捉电子的概率越低。因此，如果不设置含金属的层25，则在伴随着半导体存储装置的微细化而浮置栅极电极FG变薄时，写入特性降低，并且可靠性降低。
相对于此，根据本实施方式，由于设置着含金属的层25，所以，即使将浮置栅极电极FG设为较薄，也可通过含金属的层25捕捉已通过浮置栅极电极FG的电子。因此，可抑制写入特性降低，并且可提高可靠性。换句话说，可保持所要求的写入特性及可靠性，并且可将半导体存储装置微细化。
进而，在本实施方式中，使含金属的层25含有钼。钼的功函数为例如4.36～4.95eV，费米能量为例如5.9eV，由于钼的功函数与费米能量的合计值相对较大，所以，可相对于阻挡绝缘膜21及电极间绝缘膜22形成较深的能级。其结果，含金属的层25蓄积电子的能力较高。
进而，在本实施方式的半导体存储装置1中，在浮置栅极电极FG与含金属的层25之间设置着电极间绝缘膜22，因此，能够将浮置栅极电极FG与含金属的层25电分离。由此，能够使经由隧道绝缘膜23注入的电子分开蓄积到浮置栅极电极FG及含金属的层25。其结果，可防止在浮置栅极电极FG内过量地蓄积电子而对隧道绝缘膜23施加过大的电场，并且可防止在含金属的层25内过量地蓄积电子而对阻挡绝缘膜21施加过大的电场。其结果，能够使在隧道绝缘膜23流动的泄漏电流及在阻挡绝缘膜21流动的泄漏电流均降低。
另外，在本实施方式中，表示作为使含金属的层25含有的金属而使用钼的例子，但并不限定于此，只要是金属，便可获得一定效果。
另外，在本实施方式中，表示如下例子，即，如图8所示，在存储沟槽MT的内表面上形成高介电常数层21c后，如图9及图10所示，对高介电常数层21c的最表层导入钼而形成含金属的层25，如图11所示，形成电极间绝缘膜22及硅膜33，如图12所示，将硅膜33、电极膜绝缘膜22及高介电常数层21c在每一凹部32分断。然而，制造半导体存储装置1的工艺的顺序并不限定于此，而为任意。例如，也可形成高介电常数层21c，并通过RIE在每一凹部32分断后，使它结晶化，对高介电常数层21c及层间绝缘膜14导入钼，通过使用稀氢氟酸的湿式处理等，将层间绝缘膜14中的导入有钼的表层部分去除，形成电极间绝缘膜22及硅膜33，并将它们在每一凹部32分断。
根据以上所说明的实施方式，能够实现容易微细化的半导体存储装置及其制造方法。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，能够在不脱离发明的主旨的范围內进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围內。

Claims (19)

1.一种半导体存储装置，其特征在于具备：
配线，沿第1方向延伸；
半导体部件，沿相对于所述第1方向交叉的第2方向延伸；
电极，设置在所述配线与所述半导体部件之间；
第1绝缘膜，设置在所述配线与所述电极之间；
第2绝缘膜，设置在所述第1绝缘膜与所述电极之间；
第3绝缘膜，设置在所述电极与所述半导体部件之间；及
含金属的层，设置在所述第1绝缘膜与所述第2绝缘膜之间或所述第1绝缘膜的内部，且金属的面浓度为1×1014cm-2以上且5×1015cm-2以下。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述含金属的层与所述第2绝缘膜相接。
3.根据权利要求1所述的半导体存储装置，其特征在于：所述金属为钼。
4.根据权利要求1所述的半导体存储装置，其特征在于还具备配置在所述半导体部件的所述第2方向侧的衬底，
所述半导体部件连接于所述衬底，
所述第1方向沿着所述衬底的连接着所述半导体部件的表面，且
所述第2方向相对于所述表面交叉。
5.一种半导体存储装置，其特征在于具备：
配线，沿第1方向延伸；
半导体部件，沿相对于所述第1方向交叉的第2方向延伸；
电极，设置在所述配线与所述半导体部件之间；
第1绝缘膜，设置在所述配线与所述电极之间；
第2绝缘膜，设置在所述第1绝缘膜与所述电极之间；
第3绝缘膜，设置在所述电极与所述半导体部件之间；及
含金属的层，设置在所述第1绝缘膜与所述第2绝缘膜之间或所述第1绝缘膜的内部，且含有钼。
6.根据权利要求5所述的半导体存储装置，其特征在于：所述含金属的层与所述第2绝缘膜相接。
7.根据权利要求5所述的半导体存储装置，其特征在于：
所述第1绝缘膜具有：
第1绝缘层，与所述配线相接；
第2绝缘层，介电常数低于所述第1绝缘层的介电常数；及
第3绝缘层，与所述第2绝缘膜相接，且介电常数高于所述第2绝缘层的介电常数；且
所述含金属的层配置在所述第3绝缘层内。
8.根据权利要求5所述的半导体存储装置，其特征在于：所述第1绝缘膜含有铪、硅及氧。
9.根据权利要求5所述的半导体存储装置，其特征在于：所述电极含有硅。
10.根据权利要求5所述的半导体存储装置，其特征在于：所述第2绝缘膜含有硅及氮。
11.根据权利要求5所述的半导体存储装置，其特征在于还具备沿着所述第2方向相互隔开地排列的多个第4绝缘膜，
所述配线、所述第1绝缘膜、所述第2绝缘膜及所述电极配置在所述第2方向上的所述第4绝缘膜间，且
所述半导体部件配置在从所述多个第4绝缘膜观察时相对于包含所述第1方向及所述第2方向的平面交叉的第3方向上。
12.根据权利要求11所述的半导体存储装置，其特征在于：
所述半导体部件设置着多个，且沿着所述第1方向排列，且
所述含金属的层及所述电极沿着所述第1方向在每一所述半导体部件被分断。
13.根据权利要求12所述的半导体存储装置，其特征在于：
在所述半导体部件的所述第3方向的两侧，从所述半导体部件侧依次分别配置有所述第3绝缘膜、所述电极、所述第2绝缘膜、所述第1绝缘膜、所述配线，且在两侧的2个所述配线之间构成有2个存储单元。
14.一种半导体存储装置的制造方法，其特征在于具备如下步骤：
在衬底上，通过使第1膜与第2膜交替地积层，而形成积层体；
在所述积层体形成沿第1方向延伸的第1沟槽；
经由所述第1沟槽将所述第2膜的一部分去除，由此，在所述第1沟槽的侧面形成沿所述第1方向延伸的第1凹部；
在所述第1凹部的内表面上形成第1绝缘膜；
通过对所述第1绝缘膜的表面导入金属，而形成含金属的层；
在所述第1绝缘膜的表面上形成第2绝缘膜；
在所述第1凹部内形成电极；
在所述第1沟槽的侧面上形成第3绝缘膜；
在所述第1沟槽内形成半导体部件；
将所述半导体部件、所述第3绝缘膜、所述电极、所述第2绝缘膜及所述含金属的层在所述第1方向上分断；
在所述积层体形成沿所述第1方向延伸的第2沟槽；
经由所述第2沟槽将所述第2膜的剩余部分去除，由此，在所述第2沟槽的侧面形成沿所述第1方向延伸的第2凹部；及
在所述第2凹部内形成配线。
15.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：所述金属的导入通过等离子体掺杂法进行。
16.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：所述金属为钼。
17.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：所述金属的导入是通过以五氯化钼或六氟化钼为原料的等离子体掺杂法进行。
18.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：将所述金属的导入量设为1×1014cm-2以上且5×1015cm-2以下。
19.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：所述第1膜为绝缘性。
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