TW202336987A - 半導體記憶裝置及其製造方法 - Google Patents
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Abstract
實施形態提供一種可提高電荷保持特性之半導體記憶裝置。
一實施形態之半導體記憶裝置具備複數個電極層與複數個絕緣層交替積層之積層體、及於積層體內於積層方向延伸之記憶體膜。記憶體膜包含與絕緣層對向之氧化膜、與電極層及氧化膜對向之阻擋絕緣膜、及與阻擋絕緣膜對向之電荷累積膜。於阻擋絕緣膜中，與絕緣層對向之部分之厚度大於與電極層對向之部分，於電荷累積膜中，與絕緣層對向之部分之厚度小於與電極層對向之部分。
Description
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
於半導體記憶裝置，存在具有3維構造之記憶胞陣列之半導體記憶裝置。於此種半導體記憶裝置中，於積層有作為字元線發揮功能之複數個電極層之積層體內形成有記憶體膜。
於如上述之半導體記憶裝置中，近年，伴隨記憶體之大電容化，電極層間之距離變短。若電極層間之距離較短，則容易產生記憶胞間之電荷移動(所謂電荷之轉移)。其結果，擔心記憶胞之電荷保持特性劣化。
本發明所欲解決之課題係提供一種可提高電荷保持特性之半導體記憶裝置及其製造方法。
一實施形態之半導體記憶裝置具備複數個電極層與複數個絕緣層交替積層之積層體、及於積層體內於積層方向延伸之記憶體膜。記憶體膜包含與絕緣層對向之氧化膜、與電極層及氧化膜對向之阻擋絕緣膜、及與阻擋絕緣膜對向之電荷累積膜。於阻擋絕緣膜中，與絕緣層對向之部分之厚度大於與電極層對向之部分，於電荷累積膜中，與絕緣層對向之部分之厚度小於與電極層對向之部分。
以下，參照圖式說明本發明之實施形態。本實施形態並非限定本發明者。於以下之實施形態中，說明具有3維構造之記憶胞陣列之半導體記憶裝置。該半導體記憶裝置係可電性且自由地進行資料之抹除及寫入，且即便切斷電源亦可保持記憶內容之NAND型非揮發性半導體記憶裝置。
(第1實施形態)
圖1係顯示第1實施形態之半導體記憶裝置之主要部分之構造之立體圖。圖1所示之半導體記憶裝置1具備基板10、積層體20、及複數個記憶體膜30。於以下之說明中，將與基板10平行之方向且彼此正交之2個方向設為X方向及Y方向。又，將與基板10垂直之方向且相對於X方向及Y方向正交之方向設為Z方向。Z方向亦為積層體20之積層方向。
基板10係例如矽基板。於基板10上設置有積層體20。另，於基板10與積層體20之間，可形成具有用於驅動記憶體膜30之電晶體等驅動元件之電路層、或形成有用於驅動記憶體膜30之配線之配線層。
積層體20具有SGD21、胞22、及SGS23。SGD21位於積層體20之最上層，具有複數個汲極側選擇閘極電極。SGS23位於積層體20之最下層，具有複數個源極側選擇閘極電極。胞22位於SGD21與SGS23之間，具有複數個字元線。
複數個記憶體膜30於X方向及Y方向鋸齒配置。又，各記憶體膜30於積層體20內於Z方向延伸。
圖2係顯示沿圖1所示之切斷線A-A之剖面之一部分之圖。此處，參照圖2對積層體20之構造進行說明。
首先，對積層體20之構造進行說明。如圖2所示，於積層體20中，平板狀之複數個電極層201與複數個絕緣層202於Z方向交替積層。電極層201進而具有導電層211與覆蓋導電層211之阻擋絕緣層221。導電層211包含例如鎢(W)等之金屬。阻擋絕緣層221包含例如氧化鋁(Al
2O
3)。另一方面，絕緣層202包含例如氧化矽(SiO
2)。
複數個電極層201中，形成於SGD21之電極層201係上述之汲極側選擇閘極電極。又，形成於胞22之電極層201係上述之字元線。再者，於圖2中雖未顯示，但形成於SGS23之電極層201係上述之源極側選擇閘極電極。
圖3係放大胞22之一部分之剖視圖。此處，使用圖3對記憶體膜30之構造進行說明。於圖3所示之記憶體膜30，依序積層有氧化膜31、阻擋絕緣膜32、電荷累積膜33、隧道絕緣膜34、通道膜35、及核心絕緣膜36。
氧化膜31相對於絕緣層202於X方向積層設置。氧化膜31使用High-k材料(高介電常數絕緣材料)形成。氧化膜31作為促進氧化之增速氧化膜發揮功能。氧化膜31所包含之High-k材料係例如氧化鉿(HfO
2)、氧化鋁(Al
2O
3)、氧化鈦(TiO
2)、氧化鋇(BaO)、氧化釕(RuO
4)、氧化鑭(La
2O
3)、氧化鋯(ZrO
2)、氧化碘(Y
2O
3)、氧化鎂(MgO)、氧化鉭(Ta
2O
5)、氧化鍶(SrO)、氧化鈮(Nb
2O
5)。另，上述High-k材料亦可為氮氧化鋁(AlON)、氮氧化鉿(HfON)、氮氧化鈦(TiON)、氮氧化鋯(ZrON)等氮氧化物。又，上述High-k材料亦可以於例如氧化鈦、氧化鉿、氧化鋯等金屬氧化物中添加鋁、碘、鑭，或於氧化鉭、氧化鈮等金屬氧化物中添加鈦、鉿、氧化鋯之方式，為價數不同之金屬氧化物之混合體。
阻擋絕緣膜32相對於氧化膜31及電極層201於X方向積層設置。阻擋絕緣膜32包含例如氧化矽。阻擋絕緣膜32受到氧化膜31之增速氧化之影響。因此，於阻擋絕緣膜32中，與絕緣層202對向之部分之厚度t1大於與電極層201對向之部分之厚度t2。藉此，阻擋絕緣膜32之膜厚於電極層201與絕緣層202之積層方向(Z方向)上週期性變化。即，於阻擋絕緣膜32中，於X方向突出之凸部與於X方向凹陷之凹部於積層方向交替形成。
電荷累積膜33相對於阻擋絕緣膜32於X方向積層設置。電荷累積膜33包含例如氮化矽(SiN)。於電荷累積膜33中，與絕緣層202對向之部分之厚度t3小於與電極層201對向之部分之厚度t4。即，於阻擋絕緣膜32與電荷累積膜33之間，積層方向之膜厚之週期性變化彼此相反。即，與阻擋絕緣膜32之凸部對向而形成有電荷累積膜33之凹部，且與阻擋絕緣膜32之凹部對向而形成有電荷累積膜33之凸部。又，如圖3所示，若自於積層方向切斷積層體20之剖面而視，則阻擋絕緣膜32與電荷累積膜33之邊界線係曲線圓形狀而非矩形。
隧道絕緣膜34相對於電荷累積膜33於X方向積層設置。隧道絕緣膜34包含例如氧化矽。通道膜35相對於隧道絕緣膜34於X方向積層設置。
通道膜35相對於隧道絕緣膜34於X方向積層設置。通道膜35係使用例如多晶矽形成。另，於圖3中雖未顯示，但SGS23之通道膜亦可藉由使基板10所包含之矽外延生長而形成。
核心絕緣膜36相對於通道膜35於X方向積層設置。核心絕緣膜36包含例如氧化矽。
於如上述般構成之半導體記憶裝置1中，記憶體膜30與各電極層201之交點成為縱型電晶體。於縱型電晶體中，SGD21之電極層201(汲極側選擇閘極電極)與記憶體膜30之交點係汲極側選擇電晶體。又，SGS23之電極層201(源極側選擇閘極電極)與記憶體膜30之交點係源極側選擇電晶體。再者，胞22之電極層201(字元線)與記憶體膜30之交點係記憶胞。汲極側選擇電晶體、記憶胞、及源極側選擇電晶體係串聯連接。
此處，參照圖4對氧化膜31之最佳膜厚範圍進行說明。圖4係顯示利用氧化膜31增速氧化之實驗結果之一例之圖。於該實驗中，使用於矽基板上形成氧化矽(SiO
2)膜、進而於氧化矽膜上形成氧化鋁(AlO
x)膜之試驗體。該試驗體之氧化矽膜及氧化鋁膜分別相當於本實施形態之半導體記憶裝置1之阻擋絕緣膜32及氧化膜31。又，於該實驗中，使用電子顯微鏡等計測使氧化鋁膜之膜厚變化時之氧化鋁膜之膜厚及氧化矽膜之膜厚之合計值。
於圖4中，橫軸顯示氧化鋁膜之膜厚，縱軸顯示氧化鋁膜之膜厚及氧化矽膜之膜厚之合計值。根據圖4所示之實驗結果，於氧化鋁膜之膜厚為2 nm以上且4 nm以下之範圍內，膜厚之合計值增加。這表示產生利用氧化鋁膜增速氧化之效果。
另一方面，若氧化鋁膜之膜厚超過5 nm，則膜厚之合計值幾乎不變化。這表示失去利用氧化鋁膜增速氧化之效果。因此，相當於該氧化鋁膜之氧化膜31之膜厚較佳為4 nm以下。
以下，參照圖5～圖10說明本實施形態之半導體記憶裝置之製造步驟。
首先，如圖5所示，於基板10上形成積層體20a。於積層體20a中，平板狀之複數個絕緣層201a(第1絕緣層)與複數個絕緣層202(第2絕緣層)於Z方向交替積層。絕緣層201a包含例如氮化矽。積層體20a可藉由例如CVD(Chemical Vapor Deposition：化學氣相沈積)或ALD(Atomic Layer Deposition：原子層沈積)形成。
其次，如圖6所示，形成在Z方向貫通積層體20a之記憶體孔300。記憶體孔300形成於上述記憶體膜30之配置部位。記憶體孔300可藉由例如RIE(Reactive Ion Etching：反應性離子蝕刻)形成。
接著，如圖7所示，於記憶體孔300內形成記憶體膜30a。具體而言，首先，將氧化膜31、阻擋絕緣膜32a、電荷累積膜33a、隧道絕緣膜34、通道膜35、及核心絕緣膜36依序連續成膜。於該記憶體膜30a中，氧化膜31係氧化鋁膜。該氧化鋁膜作為初期膜，不僅形成於絕緣層202上，亦形成於絕緣層201a上。又，因該時點不進行利用氧化膜31之增速氧化，故阻擋絕緣膜32a及電荷累積膜33a之膜厚於Z方向相同。
接著，如圖8所示，去除絕緣層201a。絕緣層201a例如可藉由使用磷酸等藥液之濕蝕刻去除。又，於氧化膜31中，形成於絕緣層201a上之部分亦被去除。該部分可藉由例如CDE(Chemical Dry Etching：化學乾蝕刻)去除。
接著，進行氧化處理。於該氧化處理中，使用例如使氧氣與氫氣燃燒而生成水蒸氣(H
2O)之WVG(Water Vapor Generator：水蒸氣發生器)裝置。若進行該氧化處理，則如圖9所示，於積層於絕緣層202之氧化膜31產生自由基(O*)。藉由該自由基，於阻擋絕緣膜32中，因促進與氧化膜31對向之部分之氧化，故該部分之膜厚變大。其結果，於電荷累積膜33中，與氧化膜31對向之部分之膜厚變小。
接著，如圖10所示，於絕緣層202之表面形成阻擋絕緣層221。此處，形成與氧化膜31相同之氧化鋁膜作為阻擋絕緣層221。
最後，如圖3所示，於阻擋絕緣層221之表面形成導電層211。藉此，將絕緣層201a置換為電極層201。
此處，參照圖11及圖12，將上述之本實施形態之半導體記憶裝置1之製造方法與第1比較例之半導體記憶裝置之製造方法進行比較。
圖11係顯示第1比較例之半導體記憶裝置之製造步驟之一部分之俯視圖及剖視圖。於圖11所示之半導體記憶裝置，未設置氧化膜31。又，阻擋絕緣膜32及電荷累積膜33並非形成於記憶體孔300內，而形成於去除了絕緣層201a之部位。因此，記憶體孔300之加工徑d1必須小於記憶體膜30之直徑d2。於3維構造之半導體記憶裝置中，當伴隨記憶體電容之增加，電極層201之積層數增加時，記憶體孔300亦變深。因此，若加工徑d1較小，則有難以穩定形成記憶體孔300之可能性。
圖12係顯示第1實施形態之半導體記憶裝置1之製造步驟之一部分之俯視圖及剖視圖。於本實施形態中，氧化膜31、阻擋絕緣膜32及電荷累積膜33形成於記憶體孔300內。因此，記憶體孔300之加工徑d1與記憶體膜30之直徑d2相同。因此，於本實施形態中，因可使記憶體孔300之加工徑d1相對較大，故即使電極層201之積層數增加，亦可進行記憶體孔300之穩定加工。
此處，參照圖3及圖13，將本實施形態之半導體記憶裝置1與第2比較例之半導體記憶裝置進行比較。
圖13係第2比較例之半導體記憶裝置之剖視圖。於該半導體記憶裝置，未設置作為增速氧化膜發揮功能之氧化膜31。因此，阻擋絕緣膜32之膜厚於Z方向相同。因此，為了裝置之小型化，若絕緣層202變薄而電極層201之間之距離變短，則如圖13所示，於在Z方向彼此相鄰之記憶胞間可能發生電荷移動。該電荷移動可能導致資料寫入動作不良及資料抹除動作不良。
另一方面，於本實施形態之半導體記憶裝置1中，如圖3所示，於絕緣層202與阻擋絕緣膜32之間，設置有作為增速氧化膜發揮功能之氧化膜31。因此，於阻擋絕緣膜32中，與絕緣層202對向之部分形成為較與電極層201對向之部分厚。
因此，根據本實施形態，即便絕緣層202變薄而電極層201間之距離變短，亦可抑制於Z方向彼此相鄰之記憶胞間之電荷移動。其結果，可提高電荷保持特性。
(第2實施形態)
以下，對第2實施形態之半導體記憶裝置進行說明。於本實施形態中，記憶體膜30之製造方法與第1實施形態不同。因此，參照圖14～圖16對本實施形態之記憶體膜之製造步驟進行說明。另，對與上述之第1實施形態同樣之構成要件標註相同符號，省略詳細之說明。
於本實施形態中，形成絕緣層201a及絕緣層202交替積層之積層體20a，且於積層體20a內形成記憶體孔300為止之步驟與第1實施形態相同。
接著，如圖14所示，於記憶體孔300內形成記憶體膜30b。於上述之第1實施形態之記憶體膜30a中，於記憶體孔300內依序形成氧化膜31、阻擋絕緣膜32a、電荷累積膜33a、隧道絕緣膜34、通道膜35、核心絕緣膜36。但，於本實施形態之記憶體膜30b中，於該時點阻擋絕緣膜32未形成於記憶體孔300內。即，電荷累積膜33a與氧化膜31相接。
接著，如圖15所示，去除絕緣層201a、及與絕緣層201a相接之氧化膜31之一部分。絕緣層201a及氧化膜31可以第1實施形態中說明之方法去除。
接著，與第1實施形態同樣，進行使用WVG裝置之氧化處理。若進行該氧化處理，則如圖16所示，於積層於絕緣層202之氧化膜31產生自由基(O*)。藉由該自由基於電荷累積膜33a內各向同性地擴散，電荷累積膜33a之一部分被氧化而成為阻擋絕緣膜32。
其後，與第1實施形態同樣，於去除絕緣層201a之部位形成阻擋絕緣層221及導電層211。藉此，完成電極層201。此時，關於阻擋絕緣膜32之膜厚，與第1實施形態同樣，與絕緣層202對向之部分較與電極層201對向之部分厚。
因此，於本實施形態中，即使絕緣層202變薄而電極層201間之距離變短，亦可抑制於Z方向彼此相鄰之記憶胞間之電荷移動。其結果，可提高電荷保持特性。
又，根據本實施形態，因藉由氧化膜31之增速氧化而形成阻擋絕緣膜32，故無需於記憶體孔300內形成阻擋絕緣膜32之步驟。因此，亦可縮短製造時間。
另，於上述之各實施形態中，藉由利用氧化膜31之增速氧化，調整阻擋絕緣膜32之厚度。但，調整阻擋絕緣膜32之厚度之方法不限定於增速氧化。因此，關於阻擋絕緣膜32之厚度，若可使用其他方法，將與絕緣層202對向之部分成形為大於與電極層201對向之部分，則無需氧化膜31。
另，於申請專利範圍所記載之半導體裝置及其製造方法亦可為以下之附記所記載之構成。
(附記1)
如技術方案2所記載之半導體記憶裝置，其中上述High-k材料係氧化鉿(HfO
2)、氧化鋁(Al
2O
3)、氧化鈦(TiO
2)、氧化鋇(BaO)、氧化釕(RuO
4)、氧化鑭(La
2O
3)、氧化鋯(ZrO
2)、氧化碘(Y
2O
3)、氧化鎂(MgO)、氧化鉭(Ta
2O
5)、氧化鍶(SrO)、或氧化鈮(Nb
2O
5)。
(附記2)
如技術方案2所記載之半導體記憶裝置，其中上述阻擋絕緣膜與上述電荷累積膜之邊界線係曲線圓形狀。
(附記3)
如技術方案2所記載之半導體記憶裝置，其中上述High-k材料係氮氧化鋁(AlON)、氮氧化鉿(HfON)、氮氧化鈦(TiON)、或氮氧化鋯(ZrON)。
(附記4)
如技術方案2所記載之半導體記憶裝置，其中上述High-k材料係於包含氧化鈦、氧化鉿、或氧化鋯之第1金屬氧化物中添加鋁、碘、或鑭之第1混合體、或於包含氧化鉭或氧化鈮之第2金屬氧化物中添加鈦、鉿、或氧化鋯之第2混合體。
(附記5)
如技術方案2所記載之半導體記憶裝置，其中上述阻擋絕緣膜為氧化矽膜，上述電荷累積膜為氮化矽膜。
(附記6)
如技術方案5所記載之半導體記憶裝置之製造方法，其中使藉由上述氧化處理而於上述氧化膜產生之自由基擴散至上述電荷累積膜內，藉此形成上述阻擋絕緣膜。
(附記7)
如技術方案5所記載之半導體記憶裝置之製造方法，其中以High-k材料形成上述氧化膜。
(附記8)
如技術方案5所記載之半導體記憶裝置之製造方法，其中上述氧化膜之膜厚為4 nm以下。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等實施形態可以其他多種形態實施，可在不脫離發明主旨之範圍內，進行多種省略、置換、變更。該等實施形態或其變化與包含於發明之範圍或主旨同樣，包含於申請專利範圍所記載之發明與其均等之範圍內。
[相關申請案之參照]
本申請案享受以日本專利申請案2022-035592號(申請日：2022年3月8日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置
10:基板
20:積層體
20a:積層體
21:SGD
22:胞
23:SGS
30:記憶體膜
30a:記憶體膜
30b:記憶體膜
31:氧化膜
32:阻擋絕緣膜
32a:阻擋絕緣膜
33:電荷累積膜
33a:電荷累積膜
34:隧道絕緣膜
35:通道膜
36:核心絕緣膜
201:電極層
201a:絕緣層
202:絕緣層
211:導電層
221:阻擋絕緣層
300:記憶體孔
d1:加工徑
d2:直徑
t1:厚度
t2:厚度
t3:厚度
t4:厚度
圖1係顯示第1實施形態之半導體記憶裝置之主要部分之構造之立體圖。
圖2係顯示沿圖1所示之切斷線A-A之剖面之一部分之圖。
圖3係放大胞之一部分之剖視圖。
圖4係顯示利用氧化膜增速氧化之實驗結果之一例之圖。
圖5係顯示於基板上形成積層體之步驟之剖視圖。
圖6係顯示形成記憶體孔之步驟之剖視圖。
圖7係顯示形成第1實施形態之記憶體膜之步驟之剖視圖。
圖8係顯示去除第1實施形態之絕緣層之步驟之剖視圖。
圖9係顯示第1實施形態之氧化處理之步驟之剖視圖。
圖10係顯示形成阻擋絕緣層之步驟之剖視圖。
圖11係顯示第1比較例之半導體記憶裝置之製造步驟之一部分之俯視圖及剖視圖。
圖12係顯示第1實施形態之半導體記憶裝置之製造步驟之一部分之俯視圖及剖視圖。
圖13係第2比較例之半導體記憶裝置之剖視圖。
圖14係顯示形成第2實施形態之記憶體膜之步驟之剖視圖。
圖15係顯示去除第2實施形態之絕緣層之步驟之剖視圖。
圖16係顯示第2實施形態之氧化處理之步驟之剖視圖。
30:記憶體膜
31:氧化膜
32:阻擋絕緣膜
33:電荷累積膜
34:隧道絕緣膜
35:通道膜
36:核心絕緣膜
201:電極層
202:絕緣層
211:導電層
221:阻擋絕緣層
t1:厚度
t2:厚度
t3:厚度
t4:厚度
Claims (5)
- 一種半導體記憶裝置，其具備： 積層體，其交替積層有複數個電極層與複數個絕緣層；及 記憶體膜，其於上述積層體內於積層方向延伸；且 上述記憶體膜包含與上述絕緣層對向之氧化膜、與上述電極層及上述氧化膜對向之阻擋絕緣膜、及與上述阻擋絕緣膜對向之電荷累積膜； 於上述阻擋絕緣膜中，與上述絕緣層對向之部分之厚度大於與上述電極層對向之部分； 於上述電荷累積膜中，與上述絕緣層對向之部分之厚度小於與上述電極層對向之部分。
- 如請求項1之半導體記憶裝置，其中上述氧化膜包含High-k材料。
- 如請求項1或2之半導體記憶裝置，其中上述氧化膜之厚度為4 nm以下。
- 一種半導體記憶裝置，其具備： 積層體，其交替積層有複數個電極層與複數個絕緣層；及 記憶體膜，其於上述積層體內於積層方向延伸；且 上述記憶體膜包含與上述絕緣層及上述電極層對向之阻擋絕緣膜、及與上述阻擋絕緣膜對向之電荷累積膜； 於上述阻擋絕緣膜中，與上述絕緣層對向之部分之厚度大於與上述電極層對向之部分； 於上述電荷累積膜中，與上述絕緣層對向之部分之厚度小於與上述電極層對向之部分。
- 一種半導體記憶裝置之製造方法，其係 形成複數個第1絕緣層與複數個第2絕緣層交替積層之積層體； 形成在積層方向貫通上述積層體之記憶體孔； 於上述記憶體孔內形成記憶體膜，該記憶體膜包含與上述第1絕緣層及上述第2絕緣層對向之氧化膜、與上述氧化膜對向之阻擋絕緣膜、及與上述阻擋絕緣膜對向之電荷累積膜； 去除上述第1絕緣層、及上述氧化膜中與上述第1絕緣層相接之部分； 進行使上述阻擋絕緣膜中與上述氧化膜相接之部分之厚度增加之氧化處理；及 於上述第1絕緣層之去除部位形成電極層。
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