JP6976190B2 - 記憶装置 - Google Patents

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Description

実施形態は、記憶装置に関する。
メモリセルを３次元配置することにより記憶容量を大きくした記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、複数の電極膜を積層し、その積層方向に延びる半導体膜と各電極膜との間に電荷保持部を配置したメモリセル構造を有する。電荷保持部は、その記憶保持特性を向上させるために、例えば、ポリシリコンからなる浮遊ゲートと、金属もしくは高誘電率材料を含む電荷保持膜と、を有することが好ましい。しかしながら、電極膜と半導体膜との間に浮遊ゲートおよび電荷保持膜の両方を含む構造のメモリセルは、そのサイズの縮小に限界があり、微細化を妨げる要因となる。
特開２０１７-１６３０４４号公報
実施形態は、メモリセルの記憶保持特性を向上させた微細化可能な記憶装置を提供する。
実施形態に係る記憶装置は、第１方向に積層され、前記第１方向と交差する第２方向に延びる複数の第１電極膜と、前記複数の第１電極膜に近接して設けられ、前記第１方向に延びる第１半導体膜と、前記複数の第１電極膜のうちの１つの第１電極膜と前記第１半導体膜との間に設けられ、金属、金属化合物、または高誘電体材料のいずれか１つを含む第１電荷保持膜と、前記第１半導体膜と前記第１電荷保持膜との間に位置し、前記複数の第１電極膜と前記第１半導体膜との間において、前記第１半導体膜に沿って前記第１方向に連続して延びる第２半導体膜と、を備える。前記第２半導体膜は、前記複数の第１電極膜、前記第１電荷保持膜および前記第１半導体膜から電気的に絶縁される。
実施形態に係る記憶装置を示す模式断面図である。 実施形態に係る記憶装置のメモリセルを示す模式図である。 実施形態に係る記憶装置の製造過程を示す模式図である。 図３に続く製造過程を示す模式図である。 図４に続く製造過程を示す模式図である。 図５に続く製造過程を示す模式図である。 図６に続く製造過程を示す模式図である。 図７に続く製造過程を示す模式図である。 図８に続く製造過程を示す模式図である。 図９に続く製造過程を示す模式図である。 図１０に続く製造過程を示す模式図である。 図１１に続く製造過程を示す模式図である。 図１２に続く製造過程を示す模式図である。 図１３に続く製造過程を示す模式図である。 図１４に続く製造過程を示す模式図である。 図１５に続く製造過程を示す模式図である。 図１６に続く製造過程を示す模式図である。 図１７に続く製造過程を示す模式図である。 図１８に続く製造過程を示す模式図である。 図１９に続く製造過程を示す模式図である。 図２０に続く製造過程を示す模式図である。 図２１に続く製造過程を示す模式図である。 図２２に続く製造過程を示す模式図である。 図２３に続く製造過程を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、３次元配置されたメモリセルを含むＮＡＮＤ型記憶装置であり、メモリセル領域ＭＣＲと、引き出し領域ＨＵＰと、を含む。
メモリセル領域ＭＣＲは、Ｚ方向に積層された複数の電極膜（以下、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤ）を含む。引き出し領域ＨＵＰは、ワード線ＷＬ、選択ゲートＳＧＳ、ＳＧＤおよび下層の電子回路を上層配線（図示しない）に電気的に接続するコンタクトプラグＣＴ、ＣＧおよびＣＤＳを含む。
図１には、メモリセル領域ＭＣＲの断面図ＭＣＲ１、ＭＣＲ２、および、引き出し領域の断面図ＨＵＰ１、ＨＵＰ２が示されている。断面図ＭＣＲ１は、Ｘ−Ｚ平面に沿ったメモリセル領域ＭＣＲの断面を表し、断面図ＭＣＲ２は、Ｙ−Ｚ平面に沿ったメモリセル領域ＭＣＲの断面を表している。また、断面図ＨＵＰ１は、Ｙ−Ｚ平面に沿った引き出し領域ＨＵＰの断面を表し、断面図ＨＵＰ２は、Ｙ−Ｚ平面に沿った引き出し領域ＨＵＰの断面を表している。
図１に示すように、記憶装置１は、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤと、半導体膜２０と、を含む。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＹ方向に延びる。半導体膜２０は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの積層方向（Ｚ方向）に延びる。半導体膜２０と、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤと、の間には、それぞれ電荷保持膜３０が設けられる。電荷保持膜３０は、半導体膜２０に沿ってＺ方向に並び、Ｚ方向において相互に離間するよう設けられる。
記憶装置１は、半導体膜２０と電荷保持膜３０との間に浮遊電位膜４０をさらに含む。浮遊電位膜４０は、選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤおよび半導体膜２０から電気的に絶縁される。浮遊電位膜４０は、半導体膜２０に沿ってＺ方向に延びるように設けられる。また、浮遊電位膜４０は、例えば、Ｚ方向に連続して延びる半導体膜である。浮遊電位膜４０は、例えば、Ｐ形不純物をドープしたＰ形半導体膜である。
半導体膜２０は、Ｘ方向に半導体膜２０ａおよび半導体膜２０ｂを積層した構造を有する。半導体膜２０は、例えば、絶縁性コア２１を覆うように設けられる。絶縁性コア２１は、例えば、Ｚ方向に延びる柱状の酸化シリコンである。半導体膜２０ｂは、半導体膜２０ａと絶縁性コア２１との間に位置する。半導体膜２０は、キャップ膜２３および接続プラグ２５を介して上層のビット線（図示しない）に電気的に接続される。ビット線は、例えば、Ｘ方向に延伸するように設けられる。
半導体膜２０は、その下端において下層の配線ＩＮＣに接続される。配線ＩＮＣは、層間絶縁膜１３を介して、例えば、基板１０の上に設けられる。配線ＩＮＣは、例えば、Ｘ方向に延在し、図示しない複数の半導体膜２０に接続される。配線ＩＮＣは、例えば、半導体膜１５と、金属膜１７と、半導体膜１９と、をＺ方向に順に積層した構造を有する。半導体膜２０は、半導体膜１９に接続される。
図１中の引き出し領域ＨＵＰ１に示すように、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの端部は、階段状に設けられる。選択ゲートＳＧＳのＹ方向の長さは、選択ゲートＳＧＤのＹ方向の長さよりも長い。選択ゲートＳＧＳに近い位置にあるワード線ＷＬのＹ方向の長さは、選択ゲートＳＧＤに近いワード線ＷＬのＹ方向の長さよりも長い。
コンタクトプラグＣＴは、Ｚ方向に延在し、それぞれの端部に接続される。選択ゲートＳＧＳに電気的に接続されるコンタクトプラグＣＴのＺ方向の長さは、選択ゲートＳＧＤに電気的に接続されるコンタクトプラグＣＴのＺ方向の長さよりも長い。選択ゲートＳＧＳに近い位置にあるワード線ＷＬに電気的に接続されたコンタクトプラグＣＴのＺ方向の長さは、選択ゲートＳＧＤに近いワード線ＷＬに電気的に接続されたコンタクトプラグＣＴのＺ方向の長さよりも長い。
引き出し領域ＨＵＰ２は、コンタクトプラグＣＤＳおよびＣＧをさらに含む。引き出し領域ＨＵＰ２は、メモリセル領域ＭＣＲおよび引き出し領域ＨＵＰ１よりも外側に設けられる。コンタクトプラグＣＤＳは、基板１０に設けられたトランジスタＴｒのソース領域およびドレイン領域にそれぞれ接続され、コンタクトプラグＣＧは、トランジスタＴｒのゲート電極に接続される。トランジスタＴｒのゲート電極は、例えば、メモリセル領域ＭＣＲに設けられた配線ＩＮＣと同じ積層構造を有する。
図２（ａ）および２（ｂ）は、実施形態に係る記憶装置のメモリセルＭＣの構造を示す模式図である。図２（ａ）は、半導体膜２０を含むＸ−Ｙ平面に沿った断面図であり、図２（ｂ）は、Ｘ−Ｚ平面に沿った断面図である。
図２（ａ）に示すように、半導体膜２０は、Ｘ方向に隣接するワード線ＷＬの間に設けられたメモリホールＭＨの内部に配置される。メモリホールＭＨは、Ｚ方向に延在し、隣接するワード線ＷＬ間の溝ＭＴに埋め込まれた絶縁膜５０を分断する。半導体膜２０は、半導体膜２０ａおよび２０ｂを含み、絶縁性コア２１を囲む。
メモリホールＭＨの内部には、浮遊電位膜４０が設けられる。浮遊電位膜４０は、半導体膜２０を囲むように設けられる。半導体膜２０と浮遊電位膜４０との間には、絶縁膜５５が設けられる。絶縁膜５５は、例えば、トンネル絶縁膜として機能する。
電荷保持膜３０は、ワード線ＷＬと浮遊電位膜４０との間に設けられる。電荷保持膜３０は、Ｘ方向において隣接するワード線ＷＬの一方と浮遊電位膜４０との間、および、隣接するワード線ＷＬの他方と浮遊電位膜４０との間にそれぞれ設けられる。ワード線ＷＬと電荷保持膜３０との間には、絶縁膜３１、絶縁膜３３および絶縁膜４１が設けられる。
絶縁膜３１は、例えば、シリコン酸化膜である。絶縁膜３３は、電荷保持膜３０と絶縁膜３１との間に設けられる。絶縁膜３３は、例えば、シリコン窒化膜である。絶縁膜４１は、ワード線ＷＬと絶縁膜３１との間に設けられる。絶縁膜４１は、例えば、酸化アルミニウム膜である。絶縁膜３１、絶縁膜３３および絶縁膜４１は、積層構造のブロック絶縁膜として機能する。
電荷保持膜３０と浮遊電位膜４０との間には、絶縁膜５７が設けられる。絶縁膜５７は、例えば、シリコン酸窒化膜である。絶縁膜５７は、例えば、トンネル絶縁膜およびブロック絶縁膜よりも薄く設けられる。
図２（ｂ）に示すように、ワード線ＷＬは、層間絶縁膜６０ａと層間絶縁膜６０ｂとの間に位置する。絶縁膜４１は、ワード線ＷＬと層間絶縁膜６０ａの間に位置する部分、および、ワード線ＷＬと層間絶縁膜６０ｂとの間に位置する部分も含む。
電荷保持膜３０は、少なくとも一部が層間絶縁膜６０ａと層間絶縁膜６０ｂとの間に位置するように設けられる。浮遊電位膜４０は、半導体膜２０と電荷保持膜３０との間に位置し、半導体膜２０に沿ってＺ方向に延びる。浮遊電位膜４０のＸ方向の厚さは、絶縁膜５７との界面と絶縁膜５５との界面との間において２．２ｎｍ〜６ｎｍ程度である。
本実施形態では、半導体膜２０に沿ってＺ方向に並ぶメモリセルＭＣが、１つの浮遊電位膜４０を共有する。すなわち、メモリセルＭＣは、ワード線ＷＬの１つを制御ゲートとして含み、半導体膜２０をチャネル膜として含む。さらに、メモリセルＭＣは、ワード線ＷＬの１つと半導体膜２０との間に位置する電荷保持膜３０の１つと、ワード線ＷＬの１つと半導体膜２０との間に位置する浮遊電位膜４０の一部と、を含む。本実施形態に係るメモリセルＭＣでは、薄膜の浮遊電位層４０を共有することにより、ワード線ＷＬと半導体膜２０との間の距離を縮小し、Ｘ方向のサイズを小さくすることが可能となる。
例えば、浮遊電位膜４０を、電荷保持膜３０と同じようにＺ方向に離間して配置する場合、電荷保持膜３０および浮遊電位膜４０は、共に、層間絶縁膜６０ａと層間絶縁膜６０ｂとの間に位置するように形成される。そのような構成では、ワード線ＷＬと半導体膜２０との間が図２（ｂ）に示す例よりも広くなり、メモリセルＭＣのＸ方向のサイズが大きくなってしまう。すなわち、本実施形態に係る記憶装置１では、メモリセルＭＣのサイズを縮小し、記憶容量を大きくすることができる。
次に、図３〜図２４を参照して、記憶装置１の製造方法を説明する。図３〜図２４は、実施形態に係る記憶装置１の製造過程を示す模式図である。
図３は、記憶装置１の製造過程におけるウェーハの断面を示す模式図である。例えば、基板１０は、シリコンウェーハであり、トランジスタＴｒを含む周辺回路、および、配線ＩＮＣが、その上面に形成される。
図３に示すように、トランジスタＴｒおよび配線ＩＮＣを覆う層間絶縁膜６３が形成され、その上に、例えば、ポリシリコン膜６５が形成される。層間絶縁膜６３は、例えば、シリコン酸化膜である。
続いて、ポリシリコン膜６５の上に層間絶縁膜６０および犠牲膜７５が交互に積層される。犠牲膜７５の積層数は、例えば、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤを含む電極膜の積層数と同じである。最上層の層間絶縁膜６０の上には、絶縁膜７７が形成される。層間絶縁膜６０は、例えば、シリコン酸化膜である。犠牲膜７５および絶縁膜７７は、例えば、シリコン窒化膜である。
図４は、図３と同じ断面を示す模式図である。図４に示すように、引き出し領域ＨＵＰにおいて、トランジスタＴｒを含む周辺回路の上方に溝ＣＢが設けられ、その内部に絶縁材８１が埋め込まれる。
溝ＣＢは、絶縁膜７７、層間絶縁膜６０および犠牲膜７５を選択的に除去することにより形成される。この際、ポリシリコン膜６５は、エッチングストッパとして機能する。すなわち、溝ＣＢは、その底面にポリシリコン膜６５が露出されるように形成される。
続いて、溝ＣＢを埋め込むように、絶縁材８１を形成する。絶縁材８１は、例えば、酸化シリコンであり、ＴＥＯＳ-ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。絶縁材８１は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて、その上面が絶縁膜７７の上面と同じレベルになるように平坦化される。絶縁膜７７は、ＣＭＰにおけるストッパ膜として機能するように設けられる。
図５は、図４と同じ断面を示す模式図である。図５に示すように、引き出し領域ＨＵＰにおいて、層間絶縁膜６０および犠牲膜７５の端部を階段状に形成する。さらに、層間絶縁膜６０および犠牲膜７５の端部を覆う絶縁材８３を形成する。
層間絶縁膜６０および犠牲膜７５の端部は、開口幅を変えた選択マスクを用いて、上層から順にエッチングすることにより階段状に形成される。絶縁材８３は、例えば、酸化シリコンであり、ＴＥＯＳ-ＣＶＤを用いて形成される。絶縁材８３は、例えば、ＣＭＰを用いて、その上面が絶縁膜７７および絶縁材８１の上面と同じレベルになるように平坦化される。
図６は、図５と同じ断面を示す模式図である。図６に示すように、絶縁膜７７を絶縁膜８５にリプレースする。すなわち、絶縁膜７７を選択的に除去した後、絶縁膜８５を形成する。絶縁膜８５は、例えば、シリコン酸化膜であり、ＴＥＯＳ-ＣＶＤを用いて形成される。
図７（ａ）は、図６と同じ断面を示す模式図である。図７（ａ）に示すように、メモリセル領域ＭＣＲにおいて、絶縁膜８５の上面からポリシリコン膜６５に至る深さの溝ＭＴを形成する。溝ＭＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、絶縁膜８５、層間絶縁膜６０および犠牲膜７５を選択的に除去することにより形成される。この場合にも、ポリシリコン膜６５は、エッチングストッパとして機能する。
図７（ｂ）は、メモリセル領域ＭＣＲにおける絶縁膜８５の上面を示す模式図である。図７（ｂ）に示すように、溝ＭＴは、例えば、Ｙ方向に延在するように形成される。また、メモリセル領域ＭＣＲにおいて、複数の溝ＭＴが設けられる。
図８は、図７（ａ）と同じ断面を示す模式図である。図８に示すように、溝ＭＴの内部に絶縁材８７を埋め込む。絶縁材８７は、例えば、スピンコート法を用いて形成され、ＰＳＺ（polysilazane）を含む。絶縁材８７は、その上面が絶縁膜８５の上面と同じレベルになるように平坦化される。
図９は、メモリセル領域ＭＣＲにおける絶縁膜８５の上面を示す模式図である。図９に示すように、溝ＭＴの内部にメモリホールＭＨを形成する。メモリホールＭＨは、例えば、絶縁材８７を分断するように形成される。メモリホールＭＨは、絶縁材８７を選択的にエッチングすることにより形成され、絶縁材８７の上面からポリシリコン膜６５に至る深さを有する。
図１０（ａ）は、Ｘ−Ｙ平面に沿ったメモリホールＭＨおよび犠牲膜７５を含む断面を示す模式図である。また、図１０（ｂ）は、Ｘ−Ｚ平面に沿ったメモリホールの断面を示す模式図である。
図１０（ａ）および１０（ｂ）に示すように、犠牲膜７５の一部を選択的にエッチングすることにより、積層された犠牲膜７５のそれぞれのレベルにおいて、メモリホールＭＨをＸ方向に拡張する。
さらに、犠牲膜７５の表面を改質した絶縁膜８９を形成する。絶縁膜８９は、例えば、酸素を含む雰囲気中で熱処理することにより形成される。絶縁膜８９は、例えば、酸窒化シリコン（ＳｉＮＯ）を含む。また、ＰＳＺを含む絶縁材８７は、この熱処理において、酸化シリコンに改質される。
図１１（ａ）および１１（ｂ）は、図１０（ａ）および１０（ｂ）と同じ断面を示す模式図である。図１１（ａ）および１１（ｂ）に示すように、メモリホールＭＨの内部に絶縁膜３１、３３および電荷保持膜３０を形成する。
絶縁膜３１は、例えば、シリコン酸化膜であり、メモリホールＭＨの内面を覆うように形成される。絶縁膜３３は、例えば、シリコン窒化膜であり、絶縁膜３１の上に形成される。電荷保持膜３０は、絶縁膜３３の上に形成される。電荷保持膜３０は、例えば、窒化チタニウム（ＴｉＮ）などの金属窒化物を含む。また、電荷保持膜３０は、高誘電体膜、高誘電率の金属化合物、所謂、Ｈｉｇｈ−ｋ膜やＨｆＳｉＯ膜であっても良い。ここで、高誘電体膜は、一例として誘電率（ε）が１３以上の膜である。電荷保持膜３０には、仕事関数が４．４ｅＶ以上の材料を用いることが好ましい。
電荷保持膜３０は、その一部が隣接する層間絶縁膜６０の間に位置するように形成される。また、絶縁膜３１、３３および電荷保持膜３０は、例えば、ＣＶＤを用いて、メモリホールＭＨの内部にスペースを残すように形成される。
図１２（ａ）および１２（ｂ）は、図１１（ａ）および１１（ｂ）と同じ断面を示す模式図である。図１２（ａ）および１２（ｂ）に示すように、犠牲膜７５に対向する部分を残して、電荷保持膜３０および絶縁膜３３を除去する。
電荷保持膜３０および絶縁膜３３は、メモリホールＭＨの内部のスペースを介して、例えば、ＣＤＥ（Chemical Dry Etching）を用いて除去する。これにより、電荷保持膜３０は、Ｚ方向において相互に離間した複数の部分を残して除去される。以下、犠牲膜７５に対抗する複数の部分を、それぞれ電荷保持膜３０として説明する。
図１３（ａ）は、図８と同じ断面を示す模式図である。図１３（ｂ）および１３（ｃ）は、それぞれ図１２（ａ）および１３（ｂ）に該当する断面を示す模式図である。図１３（ａ）〜１３（ｃ）に示すように、メモリホールＭＨの内面を覆うように、絶縁膜５７および浮遊電位膜４０を形成する。
絶縁膜５７は、例えば、シリコン酸窒化膜（ＳｉＯＮ膜）であり、電荷保持膜３０を覆うように形成される。浮遊電位膜４０は、例えば、Ｐ形不純物をドープしたポリシリコン膜であり、絶縁膜５７の上に形成される。浮遊電位膜４０は、例えば、４ナノメートル（ｎｍ）以下の膜厚を有するように形成される。これにより、Ｘ方向におけるメモリセルＭＣのサイズを縮小することができる。また、絶縁膜５７および浮遊電位膜４０は、メモリホールＭＨの内部にスペースを残すように形成される。
図１４は、図１３（ａ）と同じ断面を示す模式図である。図１４に示すように、浮遊電位膜４０の上端が、複数の犠牲膜７５のうちの最上層である犠牲膜７５Ｔの近傍、且つ、犠牲膜７５Ｔよりも高いレベルに位置するように、浮遊電位膜４０を選択的に除去する。
例えば、浮遊電位膜４０の形成後に、メモリホールＭＨを埋め込むように絶縁膜９１を形成する。続いて、絶縁膜９１の上面が、犠牲膜７５Ｔの近傍、且つ、犠牲膜７５Ｔよりも高いレベルに位置するようにエッチバックし、浮遊電位膜４０の一部を露出させる。その後、浮遊電位膜４０の上端が、絶縁膜９１の上端と同じレベルに位置するように、例えば、等方性エッチングを用いて浮遊電位膜４０の上部を除去する。
図１５は、図１４と同じ断面を示す模式図である。図１５に示すように、絶縁膜９１を選択的に除去した後、メモリホールＭＨの底面上に形成された浮遊電位膜４０の一部および絶縁膜５７の一部を選択的に除去する。さらに、ポリシリコン膜６５および層間絶縁膜６３をそれぞれ選択的に除去し、メモリホールＭＨの底面に配線ＩＮＣを露出させる。これらのエッチングには、例えば、異方性ＲＩＥを用いる。
図１６（ａ）は、図１５と同じ断面を示す模式図である。図１６（ｂ）および１６（ｃ）は、図１３（ｂ）および１３（ｃ）と同じ断面を示す模式図である。図１６（ａ）〜１６（ｃ）に示すように、絶縁膜５５および半導体膜２０ａを形成する。
図１６（ａ）に示すように、絶縁膜５５は、例えば、ＣＶＤを用いてメモリホールＭＨの内面を覆うように形成される。絶縁膜５５は、例えば、シリコン酸化膜である。半導体膜２０ａは、例えば、ＣＶＤを用いて絶縁膜５５の上に形成される。半導体膜２０ａは、例えば、アモルファスシリコン膜である。絶縁膜５５および半導体膜２０ａは、メモリホールＭＨの内部にスペースを残すように形成される。
図１７は、図１６（ａ）と同じ断面を示す模式図である。図１７に示すように、メモリホールＭＨの底面上に形成された絶縁膜５５の一部および半導体膜２０ａの一部を選択的に除去する。この場合も、例えば、異方性ＲＩＥを用いることにより、メモリホールＭＨの内壁上に形成された部分を残して、絶縁膜５５の一部および半導体膜２０ａの一部を選択的に除去することができる。
図１８（ａ）は、図１７（ａ）と同じ断面を示す模式図である。図１８（ｂ）および１８（ｃ）は、図１６（ｂ）および１６（ｃ）と同じ断面を示す模式図である。図１８（ａ）〜１８（ｃ）に示すように、半導体膜２０ｂおよび絶縁材２１ｆを形成する。半導体膜２０ｂは、メモリホールＭＨの内面を覆うように形成される。絶縁材２１ｆは、メモリホールＭＨの内部を埋め込むように形成される。
半導体膜２０ｂは、例えば、ＣＶＤを用いて形成されるアモルファスシリコン膜である。絶縁材２１ｆは、例えば、ＣＶＤを用いて形成される酸化シリコンである。半導体膜２０ｂは、メモリホールＭＨの底面に露出された配線ＩＮＣに接するように形成させる。
図１９は、図１８（ａ）と同じ断面を示す模式図である。図１９に示すように、絶縁材２１ｆおよび半導体膜２０ｂをエッチバックすることにより、絶縁膜８５の上面に形成された部分を除去する。この際、半導体膜２０ａの上端もエッチバックされる。また、メモリホールＭＨの内部には、絶縁性コア２１が形成される。
図２０は、図１９と同じ断面を示す模式図である。図２０に示すように、メモリホールＭＨの上端にキャップ膜２３を形成する。キャップ膜２３は、例えば、ＣＶＤを用いて形成されるアモルファスシリコン膜である。キャップ膜２３は、半導体膜２０ａおよび２０ｂの上端に接し、絶縁性コア２１の上端を覆う。続いて、熱処理を施すことにより、アモルファスシリコンをポリシリコンに変換し、半導体膜２０ａ、２０ｂおよびキャップ膜２３を一体化させる。
図２１は、図２０と同じ断面を示す模式図である。図２１に示すように、層間絶縁膜６０および犠牲膜７５を分断するスリットＳＴを形成する。スリットＳＴは、例えば、異方性ＲＩＥを用いて、絶縁膜９３、８３、層間絶縁膜６０および犠牲膜７５を選択的に除去することにより形成される。スリットＳＴは、絶縁膜９３の上面からポリシリコン膜６５に達する深さを有し、Ｙ方向に延びる。
図２２は、図２１と同じ断面を示す模式図である。図２２に示すように、犠牲膜７５を選択的に除去することにより、層間絶縁膜６０の間にスペース７５Ｓを形成する。犠牲膜７５は、例えば、スリットＳＴを介してエッチング液を供給することにより選択的に除去される。
図２３は、図２２と同じ断面を示す模式図である。図２３に示すように、スペース７５Ｓの内部に絶縁膜４１を形成した後、スペース７５Ｓを埋め込む金属膜を形成する。これにより、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを形成することができる。絶縁膜４１は、例えば、酸化アルミニウム膜であり、金属膜は、例えば、タングステン膜である。
図２４は、図２３と同じ断面を示す模式図である。図２４に示すように、スリットＳＴの内部を埋め込んだ絶縁膜５１を形成した後、コンタクトプラグＣＴ、ＣＤＳ、ＣＧおよび接続プラグ２５を形成する。
引き出し領域ＨＵＰにおいて、コンタクトプラグＣＴは、Ｚ方向に延在し、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤにそれぞれ接続される。コンタクトプラグＣＤＳおよびＣＧは、トランジスタＴｒのソース領域、ドレイン領域およびゲート電極に接続される。メモリセル領域ＭＣＲでは、接続プラグ２５がキャップ膜２３に接続するように形成される。続いて、絶縁膜９３の上方に、上層配線を形成し、記憶装置１を完成させる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…記憶装置、 １０…基板、 １３、６０、６０ａ、６０ｂ、６３…層間絶縁膜、 １５、１９、２０、２０ａ、２０ｂ…半導体膜、 １７…金属膜、 ２１…絶縁性コア、 ２１ｆ、８１、８３、８７…絶縁材、 ２３…キャップ膜、 ２５…接続プラグ、 ３０…電荷保持膜、 ３１、３３、４１、５０、５１、５５、５７、７７、８５、８９、９１、９３…絶縁膜、 ４０…浮遊電位膜、 ６５…ポリシリコン膜、 ７５、７５Ｔ…犠牲膜、 ７５Ｓ…スペース、 ＣＢ、ＭＴ…溝、 ＣＤＳ、ＣＧ、ＣＴ…コンタクトプラグ、 ＨＵＰ…引き出し領域、 ＭＣＲ…メモリセル領域、 ＩＮＣ…配線、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＷＬ…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＴ…スリット、 Ｔｒ…トランジスタ

Claims (6)

  1. 第１方向に積層され、前記第１方向と交差する第２方向に延びる複数の第１電極膜と、
    前記複数の第１電極膜に近接して設けられ、前記第１方向に延びる第１半導体膜と、
    前記複数の第１電極膜のうちの１つの第１電極膜と前記第１半導体膜との間に設けられ、金属、金属化合物、または高誘電体材料のいずれか１つを含む第１電荷保持膜と、
    前記第１半導体膜と前記第１電荷保持膜との間に位置し、前記複数の第１電極膜と前記第１半導体膜との間において、前記第１半導体膜に沿って前記第１方向に連続して延び、前記複数の第１電極膜、前記第１電荷保持膜および前記第１半導体膜から電気的に絶縁された第２半導体膜と、
    を備えた記憶装置。
  2. 前記複数の第１電極膜の間にそれぞれ設けられた複数の絶縁膜をさらに備え、
    前記複数の絶縁膜は、前記複数の第１電極膜のうちの前記１つの第１電極膜を挟むように設けられた第１絶縁膜および第２絶縁膜を含み、
    前記第１電荷保持膜は、前記第１絶縁膜および前記第２絶縁膜の間に位置する請求項１記載の記憶装置。
  3. 前記第１電荷保持膜は、金属窒化物を含む請求項１または２に記載の記憶装置。
  4. 前記第２半導体膜は、前記第１半導体膜を囲むように設けられる請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記第２半導体膜は、Ｐ形不純物を含む請求項１〜４のいずれか１つに記載の記憶装置。
  6. 前記第１方向に積層され、前記第２方向に延びる複数の第２電極膜と、
    前記複数の第２電極膜のうちの１つの第２電極膜と、前記第１半導体膜と、の間に設けられた第２電荷保持膜と、
    をさらに備え、
    前記第１半導体膜は、前記複数の第１電極膜と前記複数の第２電極膜との間に位置し、
    前記第２半導体膜の一部は、前記第２電荷保持膜と前記第１半導体膜との間に位置する請求項１〜５のいずれか１つに記載の記憶装置。
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