JP2024000910A - 半導体記憶装置 - Google Patents

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Abstract

【課題】特性の優れた半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、酸化物半導体トランジスタを有する複数のメモリセルが配置されたメモリセルアレイと、第１の絶縁層と、メモリセルアレイと第１の絶縁層との間に設けられた第１の配線層と、メモリセルアレイから第１の絶縁層に向かう第１の方向に延び、一端からメモリセルアレイまでの第１の方向の第１の距離が、第１の配線層からメモリセルアレイまでの第１の方向の第２の距離よりも小さく、他端からメモリセルアレイまでの第１の方向の第３の距離が、第１の絶縁層からメモリセルアレイまでの第１の方向の第４の距離よりも大きく、第１の方向に垂直な第１の断面において環状の第２の絶縁層と、メモリセルアレイとの間に第１の絶縁層及び第２の絶縁層が設けられた第３の絶縁層であって、一部が第１の断面において、第２の絶縁層に囲まれた第３の絶縁層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。
特許第５５１５２８１号公報
本発明が解決しようとする課題は、特性の優れた半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、酸化物半導体トランジスタを有する複数のメモリセルが配置されたメモリセルアレイと、第１の絶縁層と、前記メモリセルアレイと前記第１の絶縁層との間に設けられた第１の配線層と、前記メモリセルアレイから前記第１の絶縁層に向かう第１の方向に延びる第２の絶縁層であって、一端から前記メモリセルアレイまでの前記第１の方向の第１の距離が、前記第１の配線層から前記メモリセルアレイまでの前記第１の方向の第２の距離よりも小さく、他端から前記メモリセルアレイまでの前記第１の方向の第３の距離が、前記第１の絶縁層から前記メモリセルアレイまでの前記第１の方向の第４の距離よりも大きく、前記第１の方向に垂直な第１の断面において環状の第２の絶縁層と、前記メモリセルアレイとの間に前記第１の絶縁層及び前記第２の絶縁層が設けられた第３の絶縁層であって、一部が前記第１の断面において、前記第２の絶縁層に囲まれた第３の絶縁層と、を備える。
第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置のレイアウト図。 第１の実施形態の半導体記憶装置のメモリセルアレイ一部の等価回路図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 比較例の半導体記憶装置の模式断面図。 第２の実施形態の半導体記憶装置の模式断面図。 第２の実施形態の半導体記憶装置のレイアウト図。 第２の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第２の実施形態の変形例の半導体記憶装置の模式断面図。 第３の実施形態の半導体記憶装置の模式断面図。 第４の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、「下」、「上部」、又は「下部」という用語を用いる場合がある。「上」、「下」、「上部」、又は「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、酸化物半導体トランジスタを有する複数のメモリセルが配置されたメモリセルアレイと、第１の絶縁層と、メモリセルアレイと第１の絶縁層との間に設けられた第１の配線層と、メモリセルアレイから第１の絶縁層に向かう第１の方向に延びる第２の絶縁層であって、一端からメモリセルアレイまでの第１の方向の第１の距離が、第１の配線層からメモリセルアレイまでの第１の方向の第２の距離よりも小さく、他端からメモリセルアレイまでの第１の方向の第３の距離が、第１の絶縁層からメモリセルアレイまでの第１の方向の第４の距離よりも大きく、第１の方向に垂直な第１の断面において環状の第２の絶縁層と、メモリセルアレイとの間に第１の絶縁層及び第２の絶縁層が設けられた第３の絶縁層であって、一部が第１の断面において、第２の絶縁層に囲まれた第３の絶縁層と、を備える。
図１、図２、及び図３は、第１の実施形態の半導体記憶装置の模式断面図である。図４は、第１の実施形態の半導体記憶装置のレイアウト図である。図１は、図４のＣＣ’断面である。図２は、図１のＡＡ’断面図である。図３は、図１のＢＢ’断面図である。図４には、第２のバリア絶縁層の配置パターンが示されている。
図５は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路図である。図６及び図７は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図７は、図６のＤＤ’断面図である。
第１の実施形態の半導体記憶装置は、ＤＲＡＭ１００である。図４は、ＤＲＡＭ１００のレイアウト図である。図４は、ＤＲＡＭ１００のチップを上面から見たイメージである。
図４に示すように、ＤＲＡＭ１００は、メモリセルアレイ部１０１と周辺回路部１０２を含む。メモリセルアレイ部１０１は、例えば、周辺回路部１０２に囲まれる。
周辺回路部１０２は、メモリセルアレイ部１０１に含まれるメモリセルＭＣのメモリ動作を実現する機能を有する。周辺回路部１０２は、例えば、センスアンプ回路やワード線ドライバ回路を含む。
図１に示すように、メモリセルアレイ部１０１には、メモリセルアレイ１０１ａと、メモリセルアレイ１０１ａの上の配線領域１０１ｂを含む。
図５に示すように、メモリセルアレイ１０１ａは、複数のメモリセルＭＣを含む。図５において、破線で囲まれた部分が、１個のメモリセルＭＣである。メモリセルアレイ１０１ａには、複数のメモリセルＭＣが２次元的に配置される。メモリセルアレイ１０１ａには、複数のワード線ＷＬ、複数のビット線ＢＬ、及びプレート線ＰＬが含まれる。
メモリセルＭＣは、酸化物半導体トランジスタＴＲ及びキャパシタＣＡを含む。メモリセルＭＣは、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬに接続される。１本のワード線ＷＬと１本のビット線ＢＬを選択することで一つのメモリセルＭＣを選択することができる。
酸化物半導体トランジスタＴＲは、メモリセルＭＣのスイッチングトランジスタとして機能する。キャパシタＣＡは、電荷を蓄積する機能を有する。キャパシタＣＡに蓄積される電荷が、メモリセルＭＣに記憶されるデータの基礎となる。
ワード線ＷＬは、酸化物半導体トランジスタＴＲのゲート電極にゲート電圧を印加する機能を有する。ビット線ＢＬは、酸化物半導体トランジスタＴＲを用いて、キャパシタＣＡに電荷を蓄積したり、キャパシタＣＡに蓄積された電荷を読み出したりする機能を有する。
図６及び図７に示すように、酸化物半導体トランジスタＴＲは、下部電極１１、上部電極１２、酸化物半導体層１３、ゲート電極１４、及びゲート絶縁層１５を含む。図６に示すように、キャパシタＣＡは、セル電極２１、プレート電極２２、キャパシタ絶縁膜２３を含む。
下部電極１１及び上部電極１２は、酸化物半導体トランジスタＴＲのソース電極又はドレイン電極として機能する。下部電極１１及び上部電極１２は、導電体である。
下部電極１１は、キャパシタＣＡに電気的に接続される。下部電極１１は、セル電極２１に電気的に接続される。上部電極１２は、ビット線ＢＬに電気的に接続される。
下部電極１１及び上部電極１２は、導電体である。下部電極１１及び上部電極１２は、例えば、酸化物導電体を含む。下部電極１１及び上部電極１２は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む。下部電極１１及び上部電極１２は、例えば、酸化インジウムスズを含む。下部電極１１及び上部電極１２は、例えば、酸化インジウムスズ層である。
酸化物半導体層１３は、下部電極１１と上部電極１２との間に設けられる。酸化物半導体層１３は、例えば、下部電極１１及び上部電極１２に接する。
酸化物半導体層１３には、酸化物半導体トランジスタＴＲのオン動作時に、電流経路となるチャネルが形成される。酸化物半導体層１３には、例えば、酸素空孔（Ｏｘｙｇｅｎ Ｖａｃａｎｃｙ）が存在する。酸化物半導体層１３の中の酸素空孔は、ドナーとして機能する。
酸化物半導体層１３は、酸化物半導体である。酸化物半導体層１３は、例えば、アモルファスである。
酸化物半導体層１３は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。酸化物半導体層１３は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む。酸化物半導体層１３は、例えば、酸化インジウムガリウム亜鉛を含む。酸化物半導体層１３は、例えば、酸化インジウムガリウム亜鉛層である。
ゲート電極１４は、酸化物半導体層１３に対向する。図７に示すように、ゲート電極１４は、酸化物半導体層１３を囲んで設けられる。ゲート電極１４は、ワード線ＷＬと同一の層で形成される。ゲート電極１４は、ワード線ＷＬと連続する。
酸化物半導体トランジスタＴＲは、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。酸化物半導体トランジスタＴＲは、いわゆるＧａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造（ＧＡＡ構造）を有する。
ゲート電極１４は、導電体である。ゲート電極１４は、例えば、金属、金属化合物、又は半導体である。ゲート電極１４は、例えば、タングステン（Ｗ）を含む。
ゲート絶縁層１５は、酸化物半導体層１３とゲート電極１４との間に設けられる。ゲート絶縁層１５は、酸化物半導体層１３を囲んで設けられる。ゲート絶縁層１５は、例えば、下部電極１１と上部電極１２との間に設けられる。
ゲート絶縁層１５は、例えば、酸化物、窒化物、又は酸窒化物である。ゲート絶縁層１５は、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、窒化アルミニウム、又は酸窒化シリコンを含む。ゲート絶縁層１５は、例えば、酸化シリコン層、酸化アルミニウム層、窒化シリコン層、窒化アルミニウム層、又は酸窒化シリコン層である。ゲート絶縁層１５は、例えば、２種類以上の絶縁層の積層構造であっても構わない。
セル電極２１は、下部電極１１に電気的に接続される。セル電極２１は、導電体である。セル電極２１は、例えば、金属又は金属窒化物である。セル電極２１は、例えば、窒化チタンである。
プレート電極２２は、プレート線ＰＬに電気的に接続される。プレート線ＰＬは、メモリセルＭＣのプレート電極２２にプレート電圧を印加する機能を有する。
プレート電極２２は、導電体である。プレート電極２２は、は、例えば、金属又は金属窒化物である。プレート電極２２は、は、例えば、窒化チタンである。
キャパシタ絶縁膜２３は、セル電極２１とプレート電極２２との間に設けられる。キャパシタ絶縁膜２３は、金属酸化物を含む。キャパシタ絶縁膜２３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
図１に示すように、メモリセルアレイ部１０１は、メモリセルアレイ１０１ａと、メモリセルアレイ１０１ａの上の配線領域１０１ｂを含む。図１において、破線で囲まれた部分が、１個のメモリセルＭＣである。
図１に示すように、メモリセルアレイ部１０１は、シリコン基板３０、基板絶縁層３２、セル間絶縁層３４、セルアレイ上部絶縁層３６、第１のバリア絶縁層３８、層間絶縁層４０、保護絶縁層４２、第２のバリア絶縁層４４、キャップ絶縁層４６、第１の金属配線層４８、第２の金属配線層５０、第３の空洞５２、プレート線ＰＬ、複数のワード線ＷＬ、及び複数のビット線ＢＬを備える。
シリコン基板３０は、半導体層の一例である。セル間絶縁層３４は、第６の絶縁層の一例である。セルアレイ上部絶縁層３６は、第５の絶縁層の一例である。第１のバリア絶縁層３８は、第４の絶縁層の一例である。保護絶縁層４２は、第１の絶縁層の一例である。第２のバリア絶縁層４４は、第２の絶縁層の一例である。キャップ絶縁層４６は、第３の絶縁層の一例である。第１の金属配線層４８は、第１の配線層の一例である。第２の金属配線層５０は、第３の配線層の一例である。ビット線ＢＬは、第２の配線層の一例である。
シリコン基板３０は、例えば、単結晶シリコンである。周辺回路部１０２には、例えば、シリコン基板３０の一部をチャネルとして用いるトランジスタが形成される。
基板絶縁層３２は、シリコン基板３０の上に設けられる。基板絶縁層３２は、例えば、シリコン基板３０とメモリセルアレイ１０１ａを電気的に分離する機能を有する。
基板絶縁層３２は、絶縁体を含む。基板絶縁層３２は、例えば、酸化シリコンを含む。基板絶縁層３２は、例えば、酸化シリコン層である。
プレート線ＰＬは、基板絶縁層３２の上に設けられる。プレート線ＰＬは、メモリセルアレイ１０１ａの最下層に設けられる。プレート線ＰＬは、メモリセルＭＣのプレート電極２２に電気的に接続される。
プレート線ＰＬは、導電体を含む。プレート線ＰＬは、例えば、金属又は金属窒化物である。
セル間絶縁層３４は、シリコン基板３０の上に設けられる。セル間絶縁層３４は、例えば、メモリセルＭＣとメモリセルＭＣとの間を電気的に分離する機能を有する。
セル間絶縁層３４は、絶縁体を含む。セル間絶縁層３４は、例えば、酸化シリコンを含む。セル間絶縁層３４は、例えば、酸化シリコン層である。
ワード線ＷＬは、メモリセルＭＣのゲート電極１４に接続される。
ワード線ＷＬは、導電体を含む。ワード線ＷＬは、例えば、金属又は金属窒化物である。ワード線ＷＬは、例えば、タングステン（Ｗ）を含む。ワード線ＷＬは、例えば、タングステン層である。
ビット線ＢＬは、セル間絶縁層３４の上に設けられる。ビット線ＢＬは、メモリセルアレイ１０１ａの最上層に設けられる。ビット線ＢＬは、メモリセルＭＣと第１のバリア絶縁層３８との間に設けられる。複数のメモリセルＭＣと第１のバリア絶縁層３８との間に、複数のビット線ＢＬが設けられる。ビット線ＢＬは、例えば、メモリセルＭＣの上部電極１２に電気的に接続される。
ビット線ＢＬは、導電体を含む。ビット線ＢＬは、例えば、金属又は金属窒化物である。ビット線ＢＬは、例えば、タングステン（Ｗ）を含む。ビット線ＢＬは、例えば、タングステン層である。
セルアレイ上部絶縁層３６は、セル間絶縁層３４の上に設けられる。セルアレイ上部絶縁層３６は、メモリセルアレイ１０１ａと第１のバリア絶縁層３８との間に設けられる。
セルアレイ上部絶縁層３６は、ビット線ＢＬと第１のバリア絶縁層３８との間に設けられる。セルアレイ上部絶縁層３６の一部は、例えば、ビット線ＢＬとビット線ＢＬとの間に設けられる。
セルアレイ上部絶縁層３６は、絶縁体を含む。セルアレイ上部絶縁層３６は、例えば、酸化シリコンを含む。セルアレイ上部絶縁層３６は、例えば、酸化シリコン層である。
第１のバリア絶縁層３８は、セルアレイ上部絶縁層３６の上に設けられる。第１のバリア絶縁層３８は、メモリセルアレイ１０１ａと第１の金属配線層４８との間に設けられる。第１のバリア絶縁層３８は、セルアレイ上部絶縁層３６と、層間絶縁層４０との間に設けられる。
第１のバリア絶縁層３８は、セルアレイ上部絶縁層３６と第２のバリア絶縁層４４に囲まれたキャップ絶縁層４６の一部との間に、開口部を有する。
第１のバリア絶縁層３８は、例えば、ＤＲＡＭ１００を製造する際に、酸素に対するバリア層として機能する。
第１のバリア絶縁層３８は、絶縁体を含む。第１のバリア絶縁層３８は、例えば、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化タンタル、窒化シリコン、窒化アルミニウム、酸窒化シリコン、酸窒化アルミニウム、及び窒素添加炭化シリコンからなる群から選ばれる少なくとも一つの絶縁体を含む。第１のバリア絶縁層３８は、例えば、酸化アルミニウム層、酸化イットリウム層、酸化ジルコニウム層、酸化ランタン層、酸化ハフニウム層、酸化タンタル層、窒化シリコン層、窒化アルミニウム層、酸窒化シリコン層、酸窒化アルミニウム層、又は窒素添加炭化シリコン層である。
第１のバリア絶縁層３８は、層間絶縁層４０よりも酸素透過率の低い材料で形成される。第１のバリア絶縁層３８は、例えば、酸化シリコンよりも酸素透過率の低い材料で形成される。
層間絶縁層４０は、第１のバリア絶縁層３８の上に設けられる。層間絶縁層４０は、第１のバリア絶縁層３８と保護絶縁層４２との間に設けられる。
層間絶縁層４０は、第１のバリア絶縁層３８と第１の金属配線層４８との間に設けられる。層間絶縁層４０は、第１の金属配線層４８と第２の金属配線層５０との間に設けられる。層間絶縁層４０は、第２の金属配線層５０と保護絶縁層４２との間に設けられる。
層間絶縁層４０は、絶縁体を含む。層間絶縁層４０は、例えば、酸化シリコンを含む。層間絶縁層４０は、例えば、酸化シリコン層である。
保護絶縁層４２は、層間絶縁層４０の上に設けられる。保護絶縁層４２は、層間絶縁層４０とキャップ絶縁層４６との間に設けられる。
保護絶縁層４２は、絶縁体を含む。保護絶縁層４２は、例えば、層間絶縁層４０と異なる材料を含む。保護絶縁層４２は、例えば、層間絶縁層４０と異なる材料で形成される。保護絶縁層４２は、例えば、窒化シリコンを含む。保護絶縁層４２は、例えば、窒化シリコン層である。
保護絶縁層４２は、例えば、層間絶縁層４０よりも酸素透過率の低い材料で形成される。保護絶縁層４２は、例えば、酸化シリコンよりも酸素透過率の低い材料で形成される。
第１の金属配線層４８は、配線領域１０１ｂに設けられる。第１の金属配線層４８は、メモリセルアレイ１０１ａと保護絶縁層４２との間に設けられる。第１の金属配線層４８は、第１のバリア絶縁層３８と保護絶縁層４２との間に設けられる。第１の金属配線層４８は、層間絶縁層４０の中に設けられる。
第１の金属配線層４８は、導電体を含む。第１の金属配線層４８は、例えば、金属である。第１の金属配線層４８は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む。第１の金属配線層４８は、例えば、銅層又はアルミニウム層である。
第２の金属配線層５０は、配線領域１０１ｂに設けられる。第２の金属配線層５０は、メモリセルアレイ１０１ａと保護絶縁層４２との間に設けられる。第２の金属配線層５０は、第１のバリア絶縁層３８と保護絶縁層４２との間に設けられる。第２の金属配線層５０は、第１の金属配線層４８と保護絶縁層４２との間に設けられる。第２の金属配線層５０は、層間絶縁層４０の中に設けられる。
第２の金属配線層５０は、導電体を含む。第２の金属配線層５０は、例えば、金属である。第２の金属配線層５０は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む。第２の金属配線層５０は、例えば、銅層又はアルミニウム層である。
第２のバリア絶縁層４４は、メモリセルアレイ１０１ａから保護絶縁層４２に向かう第１の方向に延びる。第１の方向は、図１の上下方向である。
なお、第１の方向に垂直な方向を第２の方向と称する。また、第１の方向及び第２の方向に垂直な方向を第３の方向と称する。例えば、図１の左右方向が第２の方向である。また、例えば、図２及び図３の左右方向が第２の方向であり、図２及び図３の上下方向が第３の方向である。
第２のバリア絶縁層４４の一端からメモリセルアレイ１０１ａまでの第１の方向の第１の距離（図１中のｄ１）は、第１の金属配線層４８からメモリセルアレイ１０１ａまでの第１の方向の第２の距離（図１中のｄ２）よりも小さい。言い換えれば、第２のバリア絶縁層４４のメモリセルアレイ１０１ａ側の端部からビット線ＢＬまでの第１の方向の第１の距離ｄ１は、第１の金属配線層４８からビット線ＢＬまでの第１の方向の第２の距離ｄ２よりも小さい。
第２のバリア絶縁層４４の一端は、例えば、第１のバリア絶縁層３８に接する。言い換えれば、第２のバリア絶縁層４４のメモリセルアレイ１０１ａ側の端部は、例えば、第１のバリア絶縁層３８に接する。
また、第２のバリア絶縁層４４の他端からメモリセルアレイ１０１ａまでの第１の方向の第３の距離（図１中のｄ３）は、保護絶縁層４２からメモリセルアレイ１０１ａまでの第１の方向の第４の距離（図１中のｄ４）よりも大きい。言い換えれば、第２のバリア絶縁層４４のメモリセルアレイ１０１ａと反対側の端部からメモリセルアレイ１０１ａまでの第１の方向の第３の距離ｄ３は、保護絶縁層４２からメモリセルアレイ１０１ａまでの第１の方向の第４の距離ｄ４よりも大きい。
第２のバリア絶縁層４４の他端は、例えば、保護絶縁層４２に接する。言い換えれば、第２のバリア絶縁層４４のメモリセルアレイ１０１ａと反対側の端部は、例えば、保護絶縁層４２に接する。
第２のバリア絶縁層４４は、セルアレイ上部絶縁層３６とキャップ絶縁層４６との間に設けられる。
図２に示すように、第２のバリア絶縁層４４は、第１の方向に垂直な第１の断面において環状である。図２に示すＡＡ’断面は第１の断面の一例である。図２に示すように、第２のバリア絶縁層４４は、例えば、層間絶縁層４０に囲まれる。
図４に示すように、第２のバリア絶縁層４４は、メモリセルアレイ部１０１に複数個設けられる。第２のバリア絶縁層４４は、メモリセルアレイ１０１ａの上に複数個設けられる。
第２のバリア絶縁層４４は、例えば、ＤＲＡＭ１００を製造する際に、酸素に対するバリア層として機能する。
第２のバリア絶縁層４４は、絶縁体を含む。第２のバリア絶縁層４４は、例えば、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化タンタル、窒化シリコン、窒化アルミニウム、酸窒化シリコン、酸窒化アルミニウム、及び窒素添加炭化シリコンからなる群から選ばれる少なくとも一つの絶縁体を含む。第２のバリア絶縁層４４は、例えば、酸化アルミニウム層、酸化イットリウム層、酸化ジルコニウム層、酸化ランタン層、酸化ハフニウム層、酸化タンタル層、窒化シリコン層、窒化アルミニウム層、酸窒化シリコン層、酸窒化アルミニウム層、又は窒素添加炭化シリコン層である。
第２のバリア絶縁層４４は、層間絶縁層４０よりも酸素透過率の低い材料で形成される。第２のバリア絶縁層４４は、例えば、酸化シリコンよりも酸素透過率の低い材料で形成される。
図１に示すように、メモリセルアレイ部１０１の配線領域１０１ｂには、第３の空洞５２が設けられる。図３に示すように、第１の方向に垂直な第２の断面において、第３の空洞５２は第２のバリア絶縁層４４に囲まれる。図３に示すＢＢ’断面は第２の断面の一例である。
第３の空洞５２は、セルアレイ上部絶縁層３６とキャップ絶縁層４６との間に設けられる。第３の空洞５２は、例えば、セルアレイ上部絶縁層３６と接する。第３の空洞５２は、例えば、セルアレイ上部絶縁層３６、キャップ絶縁層４６、第１のバリア絶縁層３８、及び第２のバリア絶縁層４４で囲まれた空間である。
キャップ絶縁層４６は、保護絶縁層４２の上に設けられる。メモリセルアレイ１０１ａとキャップ絶縁層４６との間に、保護絶縁層４２が設けられる。メモリセルアレイ１０１ａとキャップ絶縁層４６との間に、第２のバリア絶縁層４４が設けられる。
図２に示すように、キャップ絶縁層４６の一部は、第１の方向に垂直な第１の断面において第２のバリア絶縁層４４に囲まれる。図２に示すＡＡ’断面は第１の断面の一例である。図２に示すように、キャップ絶縁層４６の一部は、例えば、層間絶縁層４０に囲まれる。
キャップ絶縁層４６は、例えば、ＤＲＡＭ１００の内部に、第２のバリア絶縁層４４の内側を通って、外部から水分が侵入することを抑制する機能を有する。
キャップ絶縁層４６は、絶縁体を含む。キャップ絶縁層４６は、例えば、窒化物、酸窒化物、又は樹脂を含む。キャップ絶縁層４６は、例えば、窒化シリコン、酸窒化シリコン、又はポリイミド樹脂を含む。キャップ絶縁層４６は、例えば、窒化シリコン層、酸窒化シリコン層、又はポリイミド樹脂層である。
キャップ絶縁層４６は、例えば、２種類以上の絶縁層の積層構造であっても構わない。キャップ絶縁層４６は、例えば、酸化シリコン層と窒化シリコン層の積層構造である。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。
図８、図９、図１０、図１１、図１２、図１３、及び図１４は、第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。図８～図１４は、それぞれ、図１に対応する断面を示す。図８～図１４は、ＤＲＡＭ１００のメモリセルアレイ部１０１の製造方法の一例を示す図である。
最初に、公知のプロセス技術を用いて、シリコン基板３０の上に、基板絶縁層３２、及びメモリセルアレイ１０１ａを形成する。その後、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）を用いて、セルアレイ上部絶縁層３６を形成する（図８）。セルアレイ上部絶縁層３６は、例えば、酸化シリコン層である。
次に、セルアレイ上部絶縁層３６の上に、例えば、ＣＶＤ法を用いて、第１のバリア絶縁層３８を形成する。第１のバリア絶縁層３８は、例えば、窒化シリコン層である。
次に、第１のバリア絶縁層３８の上に、公知のプロセス技術を用いて、配線領域１０１ｂを形成する。配線領域１０１ｂには、第１の金属配線層４８、第２の金属配線層５０、及び、層間絶縁層４０が含まれる。
第１の金属配線層４８及び第２の金属配線層５０は、例えば、銅層である。層間絶縁層４０は、例えば、酸化シリコン層である。
次に、層間絶縁層４０の上に、例えば、ＣＶＤ法を用いて、保護絶縁層４２を形成する（図９）。保護絶縁層４２は、例えば、窒化シリコン層である。
次に、保護絶縁層４２の表面から、保護絶縁層４２及び層間絶縁層４０を貫通し、第１のバリア絶縁層３８に達する開口部６０を形成する（図１０）。開口部６０は、例えば、リソグラフィ法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて形成する。
層間絶縁層４０をエッチングする際に、例えば、第１のバリア絶縁層３８に対してエッチング選択比を確保できるエッチング条件を選択する。第１のバリア絶縁層３８を、層間絶縁層４０をエッチングする際のストッパ層として機能させることができる。第１のバリア絶縁層３８をストッパ層として機能させることで、例えば、開口部６０の深さ制御が容易となる。
次に、開口部６０の側壁に、第２のバリア絶縁層４４を形成する（図１１）。第２のバリア絶縁層４４は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）と、ＲＩＥ法によるエッチングを用いて形成する。第２のバリア絶縁層４４は、例えば、酸化アルミニウム層である。
次に、開口部６０の底面に露出する第１のバリア絶縁層３８を除去し、開口部６０の底面にセルアレイ上部絶縁層３６を露出させる（図１２）。第１のバリア絶縁層３８は、例えば、ＲＩＥ法を用いて除去する。
次に、酸素（Ｏ）を含む雰囲気中での熱処理を行う（図１３）。熱処理は、例えば、酸素ガス（Ｏ２）を含む雰囲気中で行う。例えば、開口部６０を通って酸素がメモリセルアレイ１０１ａに供給される。熱処理は、いわゆる酸素アニールである。
メモリセルアレイ１０１ａには、酸化物半導体トランジスタＴＲが存在する。酸素がメモリセルアレイ１０１ａに供給されることで、例えば、酸化物半導体トランジスタＴＲの酸化物半導体層１３に酸素が供給され、酸化物半導体層１３の酸素空孔密度が低減する。
酸素（Ｏ）を含む雰囲気中での熱処理の際に、酸素透過率の低い第１のバリア絶縁層３８、酸素透過率の低い第２のバリア絶縁層４４、及び、酸素透過率の低い保護絶縁層４２によって、配線領域１０１ｂへの酸素の侵入が抑制される。したがって、例えば、第１の金属配線層４８又は第２の金属配線層５０が酸化されることが抑制される。
次に、保護絶縁層４２の上に、例えば、ＣＶＤ法を用いて、キャップ絶縁層４６を形成する（図１４）。開口部６０の少なくとも上部は、キャップ絶縁層４６で埋め込まれる。開口部６０を完全にキャップ絶縁層４６で埋め込んでも構わない。
キャップ絶縁層４６は、例えば、窒化シリコン層である。
以上の製造方法により、図１に示すＤＲＡＭ１００のメモリセルアレイ部１０１が製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
図１５は、比較例の半導体記憶装置の模式断面図である。図１５は、第１の実施形態の図１に相当する図である。図１５は、比較例のＤＲＡＭのメモリセルアレイ部９０１の模式断面図である。
比較例のＤＲＡＭ９００のメモリセルアレイ部９０１は、メモリセルアレイ９０１ａと配線領域９０１ｂを含む。比較例のメモリセルアレイ部９０１は、第１のバリア絶縁層３８及び第２のバリア絶縁層４４を備えない点で、第１の実施形態のＤＲＡＭ１００のメモリセルアレイ部１０１と異なる。
比較例のメモリセルアレイ部９０１を製造する際、メモリセルアレイ９０１ａを形成した後、配線領域９０１ｂが形成される。配線領域９０１ｂを形成する際には、膜の形成や、膜のアニールのために複数の熱処理が加えられる。
配線領域９０１ｂを形成する際の熱処理によって、酸化物半導体トランジスタＴＲの酸化物半導体層１３から、酸素が抜ける。酸化物半導体層１３から酸素が抜けることにより、酸化物半導体層１３の中の酸素空孔密度が増加する。酸素空孔密度が増加することで、酸化物半導体トランジスタＴＲの特性が劣化する。例えば、酸化物半導体トランジスタＴＲの閾値電圧が低下する。
第１の実施形態のＤＲＡＭ１００のメモリセルアレイ部１０１は、第１のバリア絶縁層３８及び第２のバリア絶縁層４４を備える。
第１の実施形態のＤＲＡＭ１００によれば、配線領域１０１ｂを形成した後に、第２のバリア絶縁層４４を側壁に備える開口部６０から酸素をメモリセルアレイ１０１ａに供給することが可能となる。このため、酸化物半導体トランジスタＴＲの酸化物半導体層１３に、酸素を供給できる。したがって、配線領域１０１ｂを形成する際の熱処理によって、酸化物半導体層１３から抜けた酸素を補填することが可能となる。また、第１のバリア絶縁層３８及び第２のバリア絶縁層４４を備えることで、配線領域１０１ｂの第１の金属配線層４８及び第２の金属配線層５０の酸化を抑制できる。
したがって、配線領域１０１ｂの形成過程で増加した酸化物半導体層１３の中の酸素空孔密度を低減できる。よって、酸化物半導体トランジスタＴＲの特性劣化を回復することができ、特性の優れたＤＲＡＭ１００が実現できる。
第１の実施形態のＤＲＡＭ１００において、第１の金属配線層４８及び第２の金属配線層５０の酸化を抑制する観点から、第１のバリア絶縁層３８は、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化タンタル、窒化シリコン、窒化アルミニウム、酸窒化シリコン、酸窒化アルミニウム、及び窒素添加炭化シリコンからなる群から選ばれる少なくとも一つの絶縁体を含むことが好ましい。第１のバリア絶縁層３８は、窒化シリコン又は酸化アルミニウムを含むことがより好ましい。
第１の実施形態のＤＲＡＭ１００において、第１の金属配線層４８及び第２の金属配線層５０の酸化を抑制する観点から、第２のバリア絶縁層４４は、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化タンタル、窒化シリコン、窒化アルミニウム、酸窒化シリコン、酸窒化アルミニウム、及び窒素添加炭化シリコンからなる群から選ばれる少なくとも一つの絶縁体を含むことが好ましい。第２のバリア絶縁層４４は、窒化シリコン又は酸化アルミニウムを含むことがより好ましい。
第１の実施形態のＤＲＡＭ１００において、第１の金属配線層４８及び第２の金属配線層５０の酸化を抑制する観点から、保護絶縁層４２は、窒化シリコンを含むことが好ましい。
第１の実施形態のＤＲＡＭ１００において、外部から水分が侵入することを抑制する観点から、キャップ絶縁層４６は、窒化シリコンを含むことが好ましい。
以上、第１の実施形態よれば、酸化物半導体トランジスタの製造中の特性劣化を回復することができ、特性の優れたＤＲＡＭが実現できる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第５の絶縁層が第１の空洞を有する点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１６は、第２の実施形態の半導体記憶装置の模式断面図である。図１７は、第２の実施形態の半導体記憶装置のレイアウト図である。図１６は、図１７のＥＥ’断面である。図１６には、第２のバリア絶縁層及び第１の空洞の配置パターンが示されている。
図１６は、第２の実施形態の図１に対応する図である。図１７は、第２の実施形態の図４に対応する図である。
第２の実施形態の半導体記憶装置は、ＤＲＡＭ２００である。図１７は、ＤＲＡＭ２００のレイアウト図である。図１７は、ＤＲＡＭ２００のチップを上面から見たイメージである。
図１７に示すように、ＤＲＡＭ２００は、メモリセルアレイ部２０１と周辺回路部２０２を含む。メモリセルアレイ部２０１は、例えば、周辺回路部２０２に囲まれる。
図１６に示すように、メモリセルアレイ部２０１には、メモリセルアレイ２０１ａと、メモリセルアレイ２０１ａの上の配線領域２０１ｂを含む。図１６において、破線で囲まれた部分が、１個のメモリセルＭＣである。
図１６に示すように、メモリセルアレイ部２０１は、シリコン基板３０、基板絶縁層３２、セル間絶縁層３４、セルアレイ上部絶縁層３６、第１のバリア絶縁層３８、層間絶縁層４０、保護絶縁層４２、第２のバリア絶縁層４４、キャップ絶縁層４６、第１の金属配線層４８、第２の金属配線層５０、第３の空洞５２、第１の空洞５４、プレート線ＰＬ、複数のワード線ＷＬ、及び複数のビット線ＢＬを備える。
シリコン基板３０は、半導体層の一例である。セル間絶縁層３４は、第６の絶縁層の一例である。セルアレイ上部絶縁層３６は、第５の絶縁層の一例である。第１のバリア絶縁層３８は、第４の絶縁層の一例である。保護絶縁層４２は、第１の絶縁層の一例である。第２のバリア絶縁層４４は、第２の絶縁層の一例である。キャップ絶縁層４６は、第３の絶縁層の一例である。第１の金属配線層４８は、第１の配線層の一例である。第２の金属配線層５０は、第３の配線層の一例である。ビット線ＢＬは、第２の配線層の一例である。
図１６に示すように、セルアレイ上部絶縁層３６は、第１の空洞５４を有する。図１７に点線で示すように、第１の空洞５４は、メモリセルアレイ部２０１において、例えば、格子状に配置される。
図１６に示すように、例えば、第１の空洞５４の上に、第２のバリア絶縁層４４が設けられる。例えば、第１の空洞５４とキャップ絶縁層４６との間に第２のバリア絶縁層４４が設けられる。例えば、第１の空洞５４と第３の空洞５２は連結されている。
次に、第２の実施形態の半導体記憶装置の製造方法の一例について説明する。第２の実施形態の半導体記憶装置の製造方法は、セルアレイ上部絶縁層３６に第１の空洞５４を形成する以外は、第１の実施形態の半導体記憶装置の製造方法と同様である。
図１８及び図１９は、第２の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。図１８及び図１９は、図１７に対応する断面を示す。図１８及び図１９は、ＤＲＡＭ２００のメモリセルアレイ部２０１の製造方法の一例を示す図である。
最初に、公知のプロセス技術を用いて、シリコン基板３０の上に、基板絶縁層３２、及びメモリセルアレイ２０１ａを形成する。その後、第１の空洞５４を有するセルアレイ上部絶縁層３６を形成する（図１８）。セルアレイ上部絶縁層３６は、例えば、酸化シリコン層である。
セルアレイ上部絶縁層３６を形成する際に、例えば、第１の酸化シリコン膜をＣＶＤ法により形成する。その後、例えば、第１の酸化シリコン膜の表面に、リソグラフィ法及びＲＩＥ法を用いて格子状の溝を形成する。その後、例えば、ステップカバレッジ性に劣る第２の酸化シリコン膜をＣＶＤ法により形成し、格子状の溝の上部のみを被覆する。第２の酸化シリコン膜によって埋め込まれなかった溝が第１の空洞５４となる。
その後、セルアレイ上部絶縁層３６の上に、第１のバリア絶縁層３８、配線領域２０１ｂ、保護絶縁層４２を形成する。
次に、保護絶縁層４２の表面から、保護絶縁層４２及び層間絶縁層４０を貫通し、第１のバリア絶縁層３８に達する開口部６０を形成する。
次に、開口部６０の側壁に、第２のバリア絶縁層４４を形成する。次に、開口部６０の底面に露出する第１のバリア絶縁層３８及びその下のセルアレイ上部絶縁層３６を除去し、開口部６０の底に第１の空洞５４を露出させる。
次に、酸素（Ｏ）を含む雰囲気中での熱処理を行う（図１９）。熱処理は、例えば、酸素ガス（Ｏ２）を含む雰囲気中で行う。例えば、開口部６０及び第１の空洞５４を通って酸素がメモリセルアレイ２０１ａに供給される。
その後、第１の実施形態の製造方法と同様に、キャップ絶縁層４６を形成する。
以上の製造方法により、図１６に示すＤＲＡＭ２００のメモリセルアレイ部２０１が製造される。
第２の実施形態のＤＲＡＭ２００では、セルアレイ上部絶縁層３６が第１の空洞５４を有することで、開口部６０からの酸素のメモリセルアレイ２０１ａへの供給を、第１の実施形態のＤＲＡＭ１００の場合に比べ、促進することが可能である。したがって、酸化物半導体トランジスタＴＲの特性劣化の回復を促進することができる。
また、開口部６０からの酸素のメモリセルアレイ２０１ａへの供給を促進できるため、例えば、図１７に示すように、図４に示す第１の実施形態のメモリセルアレイ部１０１に対して、メモリセルアレイ部２０１の第２のバリア絶縁層４４の数を減らすことができる。言い換えれば、例えば、層間絶縁層４０に形成する開口部６０の数を減らすことができる。
（変形例）
第２の実施形態の変形例の半導体記憶装置は、第１の空洞と第３の空洞が連結されない点で、第２の実施形態の半導体記憶装置と異なる。
図２０は、第２の実施形態の変形例の半導体記憶装置の模式断面図である。図２０は、第２の実施形態の図１６に対応する図である。
第２の実施形態の変形例の半導体記憶装置では、第１の空洞５４と第３の空洞５２は連結されていない。言い換えれば、第１の空洞５４と第３の空洞５２との間に、セルアレイ上部絶縁層３６の一部が設けられる。
以上、第２の実施形態及び変形例によれば、酸化物半導体トランジスタの製造中の特性劣化を回復することができ、特性の優れたＤＲＡＭが実現できる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１の空洞の少なくとも一部は、隣り合う第２の配線層の間に設けられる点で、第２の実施形態の半導体記憶装置と異なる。以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する場合がある。
図２１は、第３の実施形態の半導体記憶装置の模式断面図である。図２１は、第２の実施形態の図１６に対応する図である。
第３の実施形態の半導体記憶装置は、ＤＲＡＭ３００である。図２１に示すように、ＤＲＡＭ３００のメモリセルアレイ部３０１には、メモリセルアレイ３０１ａと、メモリセルアレイ３０１ａの上の配線領域３０１ｂを含む。図２１において、破線で囲まれた部分が、１個のメモリセルＭＣである。
図２１に示すように、メモリセルアレイ部３０１は、シリコン基板３０、基板絶縁層３２、セル間絶縁層３４、セルアレイ上部絶縁層３６、第１のバリア絶縁層３８、層間絶縁層４０、保護絶縁層４２、第２のバリア絶縁層４４、キャップ絶縁層４６、第１の金属配線層４８、第２の金属配線層５０、第３の空洞５２、第１の空洞５４、プレート線ＰＬ、複数のワード線ＷＬ、及び複数のビット線ＢＬを備える。
シリコン基板３０は、半導体層の一例である。セル間絶縁層３４は、第６の絶縁層の一例である。セルアレイ上部絶縁層３６は、第５の絶縁層の一例である。第１のバリア絶縁層３８は、第４の絶縁層の一例である。保護絶縁層４２は、第１の絶縁層の一例である。第２のバリア絶縁層４４は、第２の絶縁層の一例である。キャップ絶縁層４６は、第３の絶縁層の一例である。第１の金属配線層４８は、第１の配線層の一例である。第２の金属配線層５０は、第３の配線層の一例である。ビット線ＢＬは、第２の配線層の一例である。
図２１に示すように、セルアレイ上部絶縁層３６は、第１の空洞５４を有する。第１の空洞５４の少なくとも一部は、隣り合うビット線ＢＬの間に設けられる。第１の空洞５４は、ビット線ＢＬに沿って第１の方向及び第２の方向に垂直な第３の方向に延びる。
図２１では、第１の空洞５４と第３の空洞５２は連結されていない場合を例示しているが、例えば、第１の空洞５４と第３の空洞５２は連結されていても構わない。
例えば、セルアレイ上部絶縁層３６をビット線ＢＬの上に形成する際に、ステップカバレッジ性に劣る膜をＣＶＤ法により形成することで、隣り合うビット線ＢＬの間に第１の空洞５４を形成することができる。
第３の実施形態のＤＲＡＭ３００では、セルアレイ上部絶縁層３６が隣り合うビット線ＢＬの間に第１の空洞５４を有することで、開口部６０からの酸素のメモリセルアレイ２０１ａへの供給を、第１の実施形態のＤＲＡＭ１００の場合に比べ、促進することが可能である。したがって、酸化物半導体トランジスタＴＲの特性劣化の回復を促進することができる。
以上、第３の実施形態によれば、酸化物半導体トランジスタの製造中の特性劣化を回復することができ、特性の優れたＤＲＡＭが実現できる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、メモリセルアレイは、第１の部分と、第１の部分に対し第１の方向と垂直な第２の方向に設けられた第２の部分と、を含み、第６の絶縁層は、第１の部分と第２の部分との間に設けられ、第６の絶縁層は、第２の空洞を有する点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図２２は、第４の実施形態の半導体記憶装置の模式断面図である。図２２は、第１の実施形態の図１に対応する図である。
第４の実施形態の半導体記憶装置は、ＤＲＡＭ４００である。図２２に示すように、ＤＲＡＭ４００のメモリセルアレイ部４０１には、メモリセルアレイ４０１ａと、メモリセルアレイ４０１ａの上の配線領域４０１ｂを含む。図２２において、破線で囲まれた部分が、１個のメモリセルＭＣである。
メモリセルアレイ４０１ａは、第１の部分４０１ａｘと第２の部分４０１ａｙを含む。メモリセルアレイ４０１ａは、第１の部分４０１ａｘと第２の部分４０１ａｙに分割されている。第２の部分４０１ａｙは、第１の部分４０１ａｘに対し、第１の方向と垂直な第２の方向に設けられる。
図２２に示すように、メモリセルアレイ部３０１は、シリコン基板３０、基板絶縁層３２、セル間絶縁層３４、セルアレイ上部絶縁層３６、第１のバリア絶縁層３８、層間絶縁層４０、保護絶縁層４２、第２のバリア絶縁層４４、キャップ絶縁層４６、第１の金属配線層４８、第２の金属配線層５０、第３の空洞５２、第２の空洞５６、プレート線ＰＬ、複数のワード線ＷＬ、及び複数のビット線ＢＬを備える。
シリコン基板３０は、半導体層の一例である。セル間絶縁層３４は、第６の絶縁層の一例である。セルアレイ上部絶縁層３６は、第５の絶縁層の一例である。第１のバリア絶縁層３８は、第４の絶縁層の一例である。保護絶縁層４２は、第１の絶縁層の一例である。第２のバリア絶縁層４４は、第２の絶縁層の一例である。キャップ絶縁層４６は、第３の絶縁層の一例である。第１の金属配線層４８は、第１の配線層の一例である。第２の金属配線層５０は、第３の配線層の一例である。ビット線ＢＬは、第２の配線層の一例である。
図２２に示すように、第１の部分４０１ａｘと第２の部分４０１ａｙとの間のセル間絶縁層３４には、第２の空洞５６が設けられる。第２の空洞５６は、例えば、ビット線ＢＬに沿って第１の方向及び第２の方向に垂直な第３の方向に延びる。
例えば、第２の空洞５６の上に、第２のバリア絶縁層４４が設けられる。例えば、第２の空洞５６とキャップ絶縁層４６との間に第２のバリア絶縁層４４が設けられる。例えば、第１の空洞５４と第２の空洞５６が連結されていても構わない。
第４の実施形態のＤＲＡＭ４００では、メモリセルアレイ４０１ａの第１の部分４０１ａｘと第２の部分４０１ａｙとの間に第２の空洞５６を有することで、開口部６０からの酸素のメモリセルアレイ４０１ａへの供給を、第１の実施形態のＤＲＡＭ１００の場合に比べ、促進することが可能である。したがって、酸化物半導体トランジスタＴＲの特性劣化の回復を促進することができる。
以上、第４の実施形態によれば、酸化物半導体トランジスタの製造中の特性劣化を回復することができ、特性の優れたＤＲＡＭが実現できる。
第１ないし第４の実施形態においては、キャパシタＣＡが酸化物半導体トランジスタＴＲの下に設けられる場合を例に説明したが、キャパシタＣＡが酸化物半導体トランジスタＴＲの上に設けられても構わない。
また、第１ないし第４の実施形態においては、メモリセルＭＣがキャパシタＣＡを有する場合を例に説明したが、メモリセルＭＣがキャパシタＣＡを有さず、例えばトランジスタのみで構成されても構わない。
第１ないし第４の実施形態においては、メモリセルアレイ内でメモリセルＭＣが２次元的に配置される場合を例に説明したが、メモリセルアレイ内でメモリセルＭＣが３次元的に配置される構造とすることも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１３ 酸化物半導体層
３０ シリコン基板（半導体層）
３４ セル間絶縁層（第６の絶縁層）
３６ セルアレイ上部絶縁層（第５の絶縁層）
３８ 第１のバリア絶縁層（第４の絶縁層）
４２ 保護絶縁層（第１の絶縁層）
４４ 第２のバリア絶縁層（第２の絶縁層）
４６ キャップ絶縁層（第３の絶縁層）
４８ 第１の金属配線層（第１の配線層）
５０ 第２の金属配線層（第３の配線層）
５２ 第３の空洞
５４ 第１の空洞
５６ 第２の空洞
１００ ＤＲＡＭ（半導体記憶装置）
１０１ａ メモリセルアレイ
１０１ａｘ 第１の部分
１０１ａｙ 第２の部分
ＢＬ ビット線（第２の配線層）
ＣＡ キャパシタ
ＭＣ メモリセル
ＴＲ 酸化物半導体トランジスタ
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離
ｄ４ 第４の距離

Claims (18)

  1. 酸化物半導体トランジスタを有する複数のメモリセルが配置されたメモリセルアレイと、
    第１の絶縁層と、
    前記メモリセルアレイと前記第１の絶縁層との間に設けられた第１の配線層と、
    前記メモリセルアレイから前記第１の絶縁層に向かう第１の方向に延びる第２の絶縁層であって、
    一端から前記メモリセルアレイまでの前記第１の方向の第１の距離が、前記第１の配線層から前記メモリセルアレイまでの前記第１の方向の第２の距離よりも小さく、
    他端から前記メモリセルアレイまでの前記第１の方向の第３の距離が、前記第１の絶縁層から前記メモリセルアレイまでの前記第１の方向の第４の距離よりも大きく、
    前記第１の方向に垂直な第１の断面において環状の第２の絶縁層と、
    前記メモリセルアレイとの間に前記第１の絶縁層及び前記第２の絶縁層が設けられた第３の絶縁層であって、一部が前記第１の断面において、前記第２の絶縁層に囲まれた第３の絶縁層と、
    を備える半導体記憶装置。
  2. 前記第２の絶縁層は、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化タンタル、窒化シリコン、窒化アルミニウム、酸窒化シリコン、酸窒化アルミニウム、及び窒素添加炭化シリコンからなる群から選ばれる少なくとも一つの絶縁体を含む、請求項１記載の半導体記憶装置。
  3. 前記第３の絶縁層は、窒化シリコンを含む、請求項１記載の半導体記憶装置。
  4. 前記第１の絶縁層は、窒化シリコンを含む、請求項１記載の半導体記憶装置。
  5. 前記メモリセルアレイと前記第１の配線層との間に設けられ、前記第２の絶縁層の前記一端が接する第４の絶縁層を、更に備える請求項１記載の半導体記憶装置。
  6. 前記第４の絶縁層は、酸化アルミニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化タンタル、窒化シリコン、窒化アルミニウム、酸窒化シリコン、酸窒化アルミニウム、及び窒素添加炭化シリコンからなる群から選ばれる少なくとも一つの絶縁体を含む、請求項５記載の半導体記憶装置。
  7. 前記メモリセルアレイと前記第４の絶縁層との間に設けられ、第１の空洞を有する第５の絶縁層を、更に備える請求項５記載の半導体記憶装置。
  8. 前記第５の絶縁層は、酸化シリコンを含む、請求項７記載の半導体記憶装置。
  9. 前記第１の空洞と前記第３の絶縁層との間に前記第２の絶縁層が設けられる、請求項７記載の半導体記憶装置。
  10. 前記メモリセルアレイは、前記複数のメモリセルと前記第４の絶縁層との間に設けられた複数の第２の配線層を、更に含み、前記第１の空洞の少なくとも一部は、隣り合う前記第２の配線層の間に設けられる、請求項７記載の半導体記憶装置。
  11. 前記メモリセルアレイは、第１の部分と、前記第１の部分に対し前記第１の方向と垂直な第２の方向に設けられた第２の部分と、を含み、
    前記第１の部分と前記第２の部分との間に設けられ、第２の空洞を有する第６の絶縁層を、更に備える請求項１記載の半導体記憶装置。
  12. 前記第２の空洞と前記第３の絶縁層との間に前記第２の絶縁層が設けられる、請求項１１記載の半導体記憶装置。
  13. 前記第１の方向に垂直な第２の断面において、前記第２の絶縁層に囲まれた第３の空洞を、更に備える請求項１記載の半導体記憶装置。
  14. 前記第１の配線層と前記第１の絶縁層との間に設けられた、第３の配線層を、更に備える請求項１記載の半導体記憶装置。
  15. 前記第１の配線層は、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む請求項１記載の半導体記憶装置。
  16. 前記第１の絶縁層との間に前記メモリセルアレイが設けられた半導体層を、更に備える請求項１記載の半導体記憶装置。
  17. 前記酸化物半導体トランジスタは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む酸化物半導体層を含む、請求項１記載の半導体記憶装置。
  18. 前記複数のメモリセルは、キャパシタを更に有する、請求項１記載の半導体記憶装置。
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