JP2023175508A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置 Download PDF

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Abstract

【課題】トランジスタ特性の優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた酸化物半導体層と、酸化物半導体層を囲むゲート電極と、ゲート電極と酸化物半導体層との間に設けられ、第１の電極と離間したゲート絶縁層と、第１の電極とゲート電極との間に設けられ、酸化物半導体層との間にゲート絶縁層が設けられた第１の絶縁層と、第１の電極と第１の絶縁層との間に設けられ、第１の絶縁層と化学組成又は密度が異なる第２の絶縁層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。
特開２０１９－１６９４９０号公報
本発明が解決しようとする課題は、トランジスタ特性の優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた酸化物半導体層と、前記酸化物半導体層を囲むゲート電極と、前記ゲート電極と前記酸化物半導体層との間に設けられ、前記第１の電極と離間したゲート絶縁層と、前記第１の電極と前記ゲート電極との間に設けられ、前記酸化物半導体層との間に前記ゲート絶縁層が設けられた第１の絶縁層と、前記第１の電極と前記第１の絶縁層との間に設けられ、前記第１の絶縁層と化学組成又は密度が異なる第２の絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の変形例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の変形例の半導体装置の模式断面図。 第３の実施形態の半導体記憶装置の等価回路図。 第３の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、「下」、「上部」、又は「下部」という用語を用いる場合がある。「上」、「下」、「上部」、又は「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた酸化物半導体層と、酸化物半導体層を囲むゲート電極と、ゲート電極と酸化物半導体層との間に設けられ、第１の電極と離間したゲート絶縁層と、第１の電極とゲート電極との間に設けられ、酸化物半導体層との間にゲート絶縁層が設けられた第１の絶縁層と、第１の電極と第１の絶縁層との間に設けられ、第１の絶縁層と化学組成又は密度が異なる第２の絶縁層と、を備える。
図１、図２、図３、及び図４は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。図３は、図１のＢＢ’断面図である。図４は、図１のＣＣ’断面図である。図１において、上下方向を第１の方向と称する。図１において、左右方向を第２の方向と称する。第２の方向は、第１の方向に垂直である。
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ１００は、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１００は、いわゆる縦型トランジスタである。
トランジスタ１００は、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２２、保護絶縁層２４、及び上部絶縁層２６を備える。酸化物半導体層１６は、第１の領域１６ａ、第２の領域１６ｂ、及び第３の領域１６ｃを含む。下部絶縁層２２は、第１の部分２２ａ及び第２の部分２２ｂを含む。保護絶縁層２４は、第３の部分２４ａ及び第４の部分２４ｂを含む。ゲート絶縁層２０は、第５の部分２０ａ、第６の部分２０ｂ、第９の部分２０ｃ、及び第１０の部分２０ｄを含む。上部絶縁層２６は、第７の部分２６ａ及び第８の部分２６ｂを含む。
下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。下部絶縁層２２は、第１の絶縁層の一例である。保護絶縁層２４は、第２の絶縁層の一例である。上部絶縁層２６は、第３の絶縁層の一例である。
下部電極１２は、酸化物半導体層１６の下に設けられる。下部電極１２は、酸化物半導体層１６に電気的に接続される。下部電極１２は、例えば、酸化物半導体層１６に接する。下部電極１２は、トランジスタ１００のソース電極又はドレイン電極として機能する。
下部電極１２は、導電体である。下部電極１２は、例えば、酸化物導電体を含む。下部電極１２は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む。下部電極１２は、例えば、酸化インジウムスズを含む。下部電極１２は、例えば、酸化インジウムスズ層である。
下部電極１２は、例えば、金属を含む。下部電極１２は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む。下部電極１２は、例えば、タングステン層、モリブデン層、銅層、アルミニウム層、チタン層、又はタンタル層である。
下部電極１２は、例えば、複数の導電体の積層構造を有していても構わない。下部電極１２は、例えば、酸化物導電体層と金属層との積層構造である。例えば、下部電極１２の酸化物半導体層１６の側の表面が酸化物導電体層である。
上部電極１４は、酸化物半導体層１６の上に設けられる。上部電極１４は、酸化物半導体層１６に電気的に接続される。上部電極１４は、例えば、酸化物半導体層１６に接する。上部電極１４は、トランジスタ１００のソース電極又はドレイン電極として機能する。
上部電極１４は、導電体である。上部電極１４は、例えば、酸化物導電体を含む。上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む。上部電極１４は、例えば、酸化インジウムスズを含む。上部電極１４は、例えば、酸化インジウムスズ層である。
上部電極１４は、例えば、金属を含む。上部電極１４は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む。上部電極１４は、例えば、タングステン層、モリブデン層、銅層、アルミニウム層、チタン層、又はタンタル層である。
上部電極１４は、例えば、複数の導電体の積層構造を有していても構わない。上部電極１４は、例えば、酸化物導電体層と金属層との積層構造である。例えば、上部電極１４の酸化物半導体層１６の側の表面が酸化物導電体層である。
下部電極１２と上部電極１４とは、例えば、同一の材料で形成される。下部電極１２及び上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１２及び上部電極１４は、例えば、酸化インジウムスズを含む。下部電極１２及び上部電極１４は、例えば、酸化インジウムスズ層である。
酸化物半導体層１６は、下部電極１２と上部電極１４との間に設けられる。酸化物半導体層１６は、例えば、下部電極１２に接する。酸化物半導体層１６は、例えば、上部電極１４に接する。
酸化物半導体層１６は、第１の領域１６ａ、第２の領域１６ｂ、及び第３の領域１６ｃを含む。第１の領域１６ａは、第２の領域１６ｂと第３の領域１６ｃの間に設けられる。
酸化物半導体層１６には、トランジスタ１００のオン動作時に、電流経路となるチャネルが形成される。
酸化物半導体層１６は、酸化物半導体である。酸化物半導体層１６は、例えば、アモルファスである。
酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、酸化インジウムガリウム亜鉛を含む。酸化物半導体層１６は、例えば、酸化インジウムガリウム亜鉛層である。
酸化物半導体層１６は、例えば、チタン（Ｔｉ）、亜鉛（Ｚｎ）、及びタングステン（Ｗ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、酸化チタン、酸化亜鉛、又は酸化タングステンを含む。酸化物半導体層１６は、例えば、酸化チタン層、酸化亜鉛層、又は酸化タングステン層である。
酸化物半導体層１６は、例えば、下部電極１２の化学組成、及び、上部電極１４の化学組成と異なる化学組成を有する。
酸化物半導体層１６は、酸素空孔を含む。酸化物半導体層１６の中の酸素空孔は、ドナーとして機能する。
酸化物半導体層１６の第１の方向の長さは、例えば、８０ｎｍ以上２００ｎｍ以下である。酸化物半導体層１６の第２の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
第１の方向は、下部電極１２から上部電極１４に向かう方向である。第２の方向は、第１の方向に垂直な方向である。
ゲート電極１８は、酸化物半導体層１６に対向する。ゲート電極１８は、その第１の方向における位置座標が下部電極１２と上部電極１４それぞれの第１の方向における位置座標の間の値となるように設けられる。
図２に示すように、ゲート電極１８は、酸化物半導体層１６を囲んで設けられる。ゲート電極１８は、酸化物半導体層１６の周囲に設けられる。
ゲート電極１８は、導電体である。ゲート電極１８は、例えば、金属、金属化合物、又は半導体である。ゲート電極１８は、例えば、タングステン（Ｗ）を含む。
ゲート電極１８の第１の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層２０は、酸化物半導体層１６とゲート電極１８との間に設けられる。ゲート絶縁層２０は、酸化物半導体層１６を囲んで設けられる。ゲート絶縁層２０は、下部電極１２と上部電極１４との間に設けられる。
ゲート絶縁層２０は、下部電極１２と離間する。ゲート絶縁層２０は、下部電極１２と第１の方向に離間する。ゲート絶縁層２０は、例えば、上部電極１４と接する。
ゲート絶縁層２０は、例えば、酸化物、窒化物、又は酸窒化物である。ゲート絶縁層２０は、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、窒化アルミニウム、又は酸窒化シリコンを含む。ゲート絶縁層２０は、例えば、酸化シリコン層、酸化アルミニウム層、窒化シリコン層、窒化アルミニウム層、又は酸窒化シリコン層である。
ゲート絶縁層２０は、例えば、積層構造を有していても構わない。ゲート絶縁層２０は、例えば、窒化物と酸化物の積層構造である。ゲート絶縁層２０は、例えば、窒化シリコン層と酸化シリコン層の積層構造を有する。ゲート絶縁層２０の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
下部絶縁層２２は、下部電極１２の上に設けられる。下部絶縁層２２は、下部電極１２とゲート電極１８との間に設けられる。
図３に示すように、下部絶縁層２２は酸化物半導体層１６の第１の領域１６ａを囲む。下部絶縁層２２は、ゲート絶縁層２０を囲む。下部絶縁層２２と酸化物半導体層１６の第１の領域１６ａとの間に、ゲート絶縁層２０が設けられる。
下部絶縁層２２は、絶縁体である。下部絶縁層２２は、例えば、酸化物、窒化物、又は酸窒化物である。下部絶縁層２２は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。下部絶縁層２２は、例えば、酸化シリコンを含む。下部絶縁層２２は、例えば、酸化シリコン層である。
保護絶縁層２４は、下部電極１２の上に設けられる。保護絶縁層２４は、下部電極１２と下部絶縁層２２との間に設けられる。
図４に示すように、保護絶縁層２４は酸化物半導体層１６の第２の領域１６ｂを囲む。保護絶縁層２４は、例えば、酸化物半導体層１６の第２の領域１６ｂに接する。
保護絶縁層２４は、下部電極１２と酸化物半導体層１６との間のコンタクト構造を形成する際に、下部電極１２がエッチングされることを抑制する機能を有する。
保護絶縁層２４は、絶縁体である。保護絶縁層２４は、例えば、酸化物、窒化物、又は酸窒化物である。
保護絶縁層２４の化学組成又は密度は、下部絶縁層２２の化学組成又は密度と異なる。保護絶縁層２４の化学組成は、下部電極１２及び酸化物半導体層１６の化学組成と異なる。保護絶縁層２４の化学組成又は密度は、ゲート絶縁層２０の化学組成又は密度と異なる。
保護絶縁層２４は、例えば、両性酸化物である。保護絶縁層２４は、例えば、アルミニウム（Ａｌ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、及びカドミウム（Ｃｄ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含む。保護絶縁層２４は、例えば、上記少なくとも一つの元素の酸化物を含む。
上記少なくとも一つの元素の酸化物は両性酸化物である。両性酸化物は、例えば、酸性溶液及びアルカリ性溶液のいずれの溶液にも溶解する性質を有する。
保護絶縁層２４は、例えば、酸化アルミニウムを含む。保護絶縁層２４は、例えば、酸化アルミニウム層である。
保護絶縁層２４は、例えば、酸化シリコンよりも誘電率の高い高誘電率絶縁体である。保護絶縁層２４の誘電率は、例えば、下部絶縁層２２の誘電率よりも高い。
保護絶縁層２４は、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、及びイットリウム（Ｙ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含む。保護絶縁層２４は、例えば、酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、ケイ酸ジルコニウム、又は酸化イットリウムを含む。酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、ケイ酸ジルコニウム、及び酸化イットリウムの誘電率は、酸化シリコンの誘電率よりも高い。保護絶縁層２４は、例えば、酸化ハフニウム層、ケイ酸ハフニウム層、酸化ジルコニウム層、ケイ酸ジルコニウム層、又は酸化イットリウム層である。
保護絶縁層２４は、例えば、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。保護絶縁層２４は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。保護絶縁層２４は、例えば、窒化シリコン又は酸窒化シリコンを含む。保護絶縁層２４は、例えば、窒化シリコン層又は酸窒化シリコン層である。
下部絶縁層２２が酸化シリコンを含む場合、例えば、保護絶縁層２４は、下部絶縁層２２に含まれる酸化シリコンよりも密度の高い酸化シリコンを含む。下部絶縁層２２が酸化シリコン層の場合、例えば、保護絶縁層２４は、下部絶縁層２２の酸化シリコン層よりも密度の高い酸化シリコン層である。
下部絶縁層２２が酸化シリコンを含む場合、例えば、保護絶縁層２４は、下部絶縁層２２に含まれる酸化シリコンよりも密度の低い酸化シリコンを含む。下部絶縁層２２が酸化シリコン層の場合、例えば、保護絶縁層２４は、下部絶縁層２２の酸化シリコン層よりも密度の低い酸化シリコン層である。
保護絶縁層２４の第１の方向の厚さは、例えば、下部絶縁層２２の第１の方向の厚さよりも薄い。保護絶縁層２４の第１の方向の厚さは、例えば、下部絶縁層２２の第１の方向の厚さの３０％以下である。
上部絶縁層２６は、ゲート電極１８の上に設けられる。上部絶縁層２６は、例えば、ゲート電極１８と上部電極１４との間に設けられる。
上部絶縁層２６は酸化物半導体層１６の第３の領域１６ｃを囲む。上部絶縁層２６は、ゲート絶縁層２０を囲む。上部絶縁層２６と酸化物半導体層１６の第３の領域１６ｃとの間に、ゲート絶縁層２０が設けられる。
上部絶縁層２６は、絶縁体である。上部絶縁層２６は、例えば、酸化物、窒化物、又は酸窒化物である。上部絶縁層２６は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。上部絶縁層２６は、例えば、酸化シリコンを含む。上部絶縁層２６は、例えば、酸化シリコン層である。
下部電極１２から上部電極１４に向かう第１の方向に平行で、酸化物半導体層１６、下部絶縁層２２、保護絶縁層２４、上部絶縁層２６、及びゲート絶縁層２０を含む断面を第１の断面と定義する。図１に示す断面は、第１の断面の一例である。
第１の断面において、下部絶縁層２２は第１の部分２２ａと第２の部分２２ｂを含む。また、保護絶縁層２４は第３の部分２４ａと第４の部分２４ｂを含む。また、ゲート絶縁層２０は、第５の部分２０ａ、第６の部分２０ｂ、第９の部分２０ｃ、及び第１０の部分２０ｄを含む。また、上部絶縁層２６は、第７の部分２６ａと第８の部分２６ｂを含む。
第１の部分２２ａと第２の部分２２ｂとの間に、酸化物半導体層１６が設けられる。また、第３の部分２４ａと第４の部分２４ｂとの間に、酸化物半導体層１６が設けられる。
第１の部分２２ａと酸化物半導体層１６との間に、第５の部分２０ａが設けられる。また、第２の部分２２ｂと酸化物半導体層１６との間に、第６の部分２０ｂが設けられる。
ま第７の部分２６ａと第８の部分２６ｂとの間に、酸化物半導体層１６が設けられる。また、第７の部分２６ａと酸化物半導体層１６との間に、第９の部分２０ｃが設けられる。また、第８の部分２６ｂと酸化物半導体層１６との間に、第１０の部分２０ｄが設けられる。
例えば、第３の部分２４ａと第４の部分２４ｂとの間の第１の最小距離（図１中のｄ１）は、第５の部分２０ａと第６の部分２０ｂとの間の第２の最小距離（図１中のｄ２）よりも大きい。また、例えば、第１の最小距離ｄ１は、第１の部分２２ａと第２の部分２２ｂとの間の第３の最小距離（図１中のｄ３）よりも大きい。また、例えば、第１の最小距離ｄ１は、第９の部分２０ｃと第１０の部分２０ｄとの間の最大距離（図１中のｄ４）よりも大きい。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図５、図６、図７、図８、図９、図１０、図１１、及び図１２は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５～図１２は、それぞれ、図１に対応する断面を示す。図５～図１２は、トランジスタ１００の製造方法の一例を示す図である。
以下、下部電極１２が酸化インジウムスズ層、上部電極１４が酸化インジウムスズ層、酸化物半導体層１６が酸化インジウムガリウム亜鉛層、ゲート電極１８がタングステン層、ゲート絶縁層２０が酸化シリコン層、下部絶縁層２２が酸化シリコン層、保護絶縁層２４が酸化アルミニウム層、上部絶縁層２６が酸化シリコン層である場合を例に説明する。
最初に、図示しない基板の上に、第１の酸化インジウムスズ膜３１、酸化アルミニウム膜３２、第１の酸化シリコン膜３３、タングステン膜３４、及び第２の酸化シリコン膜３５を、この順に第１の方向に積層する（図５）。第１の酸化インジウムスズ膜３１、酸化アルミニウム膜３２、第１の酸化シリコン膜３３、タングステン膜３４、及び第２の酸化シリコン膜３５は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
第１の酸化インジウムスズ膜３１の一部は、最終的に下部電極１２となる。酸化アルミニウム膜３２の一部は、最終的に保護絶縁層２４となる。第１の酸化シリコン膜３３の一部は、最終的に下部絶縁層２２となる。タングステン膜３４の一部は、最終的にゲート電極１８となる。第２の酸化シリコン膜３５の一部は、最終的に上部絶縁層２６となる。
次に、第２の酸化シリコン膜３５の表面から、タングステン膜３４、及び第１の酸化シリコン膜３３を貫通し、酸化アルミニウム膜３２に達する開口部３６を形成する（図６）。開口部３６は、例えば、リソグラフィ法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて形成する。ＲＩＥ法は基板に垂直な方向のイオンの衝撃を利用する異方性エッチングである。
次に、開口部３６の内部に、第３の酸化シリコン膜３７を形成する（図７）。第３の酸化シリコン膜３７は、例えば、ＣＶＤ法により形成する。第３の酸化シリコン膜３７の一部は、最終的にゲート絶縁層２０となる。
次に、開口部３６の底部の第３の酸化シリコン膜３７をエッチングし、酸化アルミニウム膜３２を露出させる（図８）。第３の酸化シリコン膜３７は、例えば、ＲＩＥ法を用いてエッチングする。例えば、第３の酸化シリコン膜３７をエッチングする際に、酸化アルミニウム膜３２のエッチングレートが第３の酸化シリコン膜３７のエッチングレートより遅い条件を選択する。
次に、開口部３６の底に露出した酸化アルミニウム膜３２をエッチングし、第１の方向に垂直な第２の方向に広がる凹部３８を形成する（図９）。凹部３８の底部には、第１の酸化インジウムスズ膜３１が露出する。
凹部３８を形成する際に、例えば、等方性エッチングを行う。凹部３８を形成する際に、例えば、酸化アルミニウム膜３２を等方的にエッチングする。例えば、凹部３８を形成する際には、第１の酸化インジウムスズ膜３１、第１の酸化シリコン膜３３、及び第３の酸化シリコン膜３７のエッチングレートが、酸化アルミニウム膜３２のエッチングレートより遅い条件を選択する。
酸化アルミニウム膜３２のエッチングには、例えば、ウェットエッチング法を用いる。酸化アルミニウム膜３２のエッチングには、例えば、アルカリ性溶液を用いる。酸化アルミニウム膜３２のエッチングには、例えば、コリン（ＣＨＯＬＩＮＥ）を用いる。酸化アルミニウム膜３２のエッチングには、例えば、等方性のドライエッチング法を用いることも可能である。
次に、凹部３８及び開口部３６を酸化インジウムガリウム亜鉛膜３９で埋め込む（図１０）。酸化インジウムガリウム亜鉛膜３９の一部は、最終的に酸化物半導体層１６となる。酸化インジウムガリウム亜鉛膜３９は、例えば、ＣＶＤ法で形成する。
次に、酸化インジウムガリウム亜鉛膜３９の上部を除去し、第２の酸化シリコン膜３５の表面を露出させる（図１１）。酸化インジウムガリウム亜鉛膜３９は、例えば、ＲＩＥ法を用いてエッチングし、除去する。
次に、第２の酸化インジウムスズ膜４０を形成する（図１２）。第２の酸化インジウムスズ膜４０は、例えば、ＣＶＤ法により形成する。第２の酸化インジウムスズ膜４０の一部は、最終的に上部電極１４となる。
以上の製造方法により、図１、図２、図３、及び図４に示すトランジスタ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図１３は、比較例の半導体装置の模式断面図である。図１３は、第１の実施形態の図１に対応する図である。
比較例の半導体装置はＭＯＳＦＥＴ９００である。比較例のＭＯＳＦＥＴ９００は、保護絶縁層２４を備えず、ゲート絶縁層２０が下部電極１２と接する点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
図１４、図１５、図１６、図１７、図１８、図１９、及び図２０は、比較例の半導体装置の製造方法の一例を示す模式断面図である。図１４～図２０は、それぞれ、図１３に対応する断面を示す。図１４～図２０は、トランジスタ９００の製造方法の一例を示す図である。
以下、第１の実施形態と同様、下部電極１２が酸化インジウムスズ層、上部電極１４が酸化インジウムスズ層、酸化物半導体層１６が酸化インジウムガリウム亜鉛層、ゲート電極１８がタングステン層、ゲート絶縁層２０が酸化シリコン層、下部絶縁層２２が酸化シリコン層、上部絶縁層２６が酸化シリコン層である場合を例に説明する。
最初に、図示しない基板の上に、第１の酸化インジウムスズ膜３１、第１の酸化シリコン膜３３、タングステン膜３４、及び第２の酸化シリコン膜３５を、この順に第１の方向に積層する（図１４）。第１の酸化インジウムスズ膜３１、第１の酸化シリコン膜３３、タングステン膜３４、及び第２の酸化シリコン膜３５は、例えば、ＣＶＤ法により形成する。
第１の酸化インジウムスズ膜３１の一部は、最終的に下部電極１２となる。第１の酸化シリコン膜３３の一部は、最終的に下部絶縁層２２となる。タングステン膜３４の一部は、最終的にゲート電極１８となる。第２の酸化シリコン膜３５の一部は、最終的に上部絶縁層２６となる。
次に、第２の酸化シリコン膜３５の表面から、タングステン膜３４、及び第１の酸化シリコン膜３３を貫通し、第１の酸化インジウムスズ膜３１に達する開口部３６を形成する（図１５）。開口部３６は、例えば、リソグラフィ法、及び、ＲＩＥ法を用いて形成する。
次に、開口部３６の内部に、第３の酸化シリコン膜３７を形成する（図１６）。第３の酸化シリコン膜３７は、例えば、ＣＶＤ法により形成する。第３の酸化シリコン膜３７の一部は、最終的にゲート絶縁層２０となる。
次に、開口部３６の底部の第３の酸化シリコン膜３７をエッチングし、第１の酸化インジウムスズ膜３１を露出させる（図１７）。第３の酸化シリコン膜３７は、例えば、ＲＩＥ法を用いてエッチングする。
次に、開口部３６を酸化インジウムガリウム亜鉛膜３９で埋め込む（図１８）。酸化インジウムガリウム亜鉛膜３９の一部は、酸化物半導体層１６となる。酸化インジウムガリウム亜鉛膜３９は、例えば、ＣＶＤ法で形成する。
次に、酸化インジウムガリウム亜鉛膜３９の上部を除去し、第２の酸化シリコン膜３５の表面を露出させる（図１９）。酸化インジウムガリウム亜鉛膜３９は、例えば、ＲＩＥ法を用いてエッチングし、除去する。
次に、第２の酸化インジウムスズ膜４０を形成する（図２０）。第２の酸化インジウムスズ膜４０は、例えば、ＣＶＤ法により形成する。第２の酸化インジウムスズ膜４０の一部は、最終的に上部電極１４となる。
以上の製造方法により、図１３に示すトランジスタ９００が製造される。
比較例のトランジスタ９００の製造において、開口部３６を形成する際、第１の酸化インジウムスズ膜３１の表面がエッチングに晒される。例えば、イオンの衝撃が加わることで、第１の酸化インジウムスズ膜３１の表面にエッチングダメージが生ずる。また、比較例のトランジスタ９００の製造において、開口部３６の底部の第３の酸化シリコン膜３７をエッチングする際、第１の酸化インジウムスズ膜３１の表面がエッチングに晒される。この場合も、例えば、イオンの衝撃が加わることで、第１の酸化インジウムスズ膜３１の表面にエッチングダメージが生ずる。
第１の酸化インジウムスズ膜３１の表面にエッチングダメージが生ずることで、例えば、第１の酸化インジウムスズ膜３１と酸化インジウムガリウム亜鉛膜３９との接触抵抗が高くなる。言い換えれば、下部電極１２と酸化物半導体層１６との間の接触抵抗が高くなる。下部電極１２と酸化物半導体層１６との間の接触抵抗が高くなると、トランジスタ９００のオン抵抗が高くなるため望ましくない。
また、比較例のトランジスタ９００の製造において、ゲート絶縁層２０となる第３の酸化シリコン膜３７を形成する際に、第１の酸化インジウムスズ膜３１の表面が露出されている。このため、第３の酸化シリコン膜３７の成膜条件によっては、第１の酸化インジウムスズ膜３１の表面にダメージが生じ得る。したがって、トランジスタ９００のオン抵抗が高くなるため望ましくない。
一方、第１の実施形態のトランジスタ１００は、保護絶縁層２４を備える。したがって、開口部３６を形成する際、第１の酸化インジウムスズ膜３１の表面はエッチングに晒されない。また、開口部３６の底部の第３の酸化シリコン膜３７をエッチングする際、第１の酸化インジウムスズ膜３１の表面がエッチングに晒されることもない。したがって、第１の酸化インジウムスズ膜３１の表面にエッチングダメージは生じない。
また、ゲート絶縁層２０となる第３の酸化シリコン膜３７を形成する際に、第１の酸化インジウムスズ膜３１の表面は、保護絶縁層２４に覆われている。したがって、第３の酸化シリコン膜３７の形成に伴うダメージも生じない。よって、比較例のトランジスタ９００と比較して、トランジスタ１００のオン抵抗が低減する。
保護絶縁層２４の化学組成又は密度は、下部絶縁層２２の化学組成又は密度と異なるため、例えば、開口部３６を形成する際に、最終的に保護絶縁層２４なる膜と、最終的に下部絶縁層２２となる膜とのエッチングレートに差を設けることができる。したがって、開口部３６を形成する際、第１の酸化インジウムスズ膜３１の表面が露出することが抑制できる。
なお、第１の実施形態のトランジスタ１００の製造において、開口部３６の底部の酸化アルミニウム膜３２をエッチングする際には、第１の酸化インジウムスズ膜３１の表面がエッチングに晒される。しかし、例えば、イオンの衝撃が抑制された等方性エッチングを用いることで、第１の酸化インジウムスズ膜３１の表面にエッチングダメージが生じることを抑制できる。
保護絶縁層２４は、アルミニウム（Ａｌ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、及びカドミウム（Ｃｄ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含むことが好ましい。保護絶縁層２４は、上記少なくとも一つの元素の酸化物を含むことが好ましい。
上記少なくとも一つの元素の酸化物は、酸性溶液及びアルカリ性溶液のいずれの溶液にも溶解する性質を有する両性酸化物である。したがって、例えば、開口部３６の底部の保護絶縁層２４となる膜をウェットエッチング法によりエッチングする際に、他の膜とのエッチングレートに差を設けることが容易となる。
保護絶縁層２４の誘電率は、下部絶縁層２２の誘電率よりも高いことが好ましい。保護絶縁層２４の誘電率を、下部絶縁層２２の誘電率よりも高くすることで、下部電極１２とゲート電極１８との間のリーク電流を抑制できる。
保護絶縁層２４は、窒化シリコンを含むことが好ましい。保護絶縁層２４が窒化シリコンを含むことで、開口部３６を形成する際に、最終的に保護絶縁層２４なる膜と、最終的に下部絶縁層２２となる膜とのエッチングレートに差を設けることが容易となる。また、開口部３６の底部の保護絶縁層２４となる膜をウェットエッチング法によりエッチングする際に、他の膜とのエッチングレートに差を設けることが容易となる。
第１の実施形態のトランジスタ１００は、第３の部分２４ａと第４の部分２４ｂとの間の第１の最小距離（図１中のｄ１）は、第５の部分２０ａと第６の部分２０ｂとの間の第２の最小距離（図１中のｄ２）よりも大きい。したがって、例えば、比較例のトランジスタ９００と比べて、下部電極１２と酸化物半導体層１６との間の接触面積が大きくなる。したがって、下部電極１２と酸化物半導体層１６との間の接触抵抗が低くなる。よって、トランジスタ１００のオン抵抗が低減する。
下部電極１２と酸化物半導体層１６との間の接触面積を大きくし、下部電極１２と酸化物半導体層１６との間の接触抵抗を低くする観点から、第１の最小距離ｄ１は、第１の部分２２ａと第２の部分２２ｂとの間の第３の最小距離（図１中のｄ３）よりも大きいことが好ましい。また、下部電極１２と酸化物半導体層１６との間の接触抵抗を低くする観点から、第１の最小距離ｄ１は、第９の部分２０ｃと第１０の部分２０ｄとの間の最大距離（図１中のｄ４）よりも大きいことが好ましい。
（変形例）
第１の実施形態の変形例の半導体装置は、第３の部分と第４の部分との間の第１の最小距離は、第５の部分と第６の部分との間の第２の最小距離と等しい点で、第１の実施形態の半導体装置と異なる。
図２１は、第１の実施形態の変形例の半導体装置の模式断面図である。第１の実施形態の変形例の半導体装置は、トランジスタ１０１である。図２１は、第１の実施形態の図１に対応する図である。
図２１に示すように、第３の部分２４ａと第４の部分２４ｂとの間の第１の最小距離（図２１中のｄ１）は、第５の部分２０ａと第６の部分２０ｂとの間の第２の最小距離（図２１中のｄ２）と等しい。
第１の実施形態の変形例のトランジスタ１０１は、保護絶縁層２４を備えることで、第１の実施形態のトランジスタ１００と同様、オン抵抗が低減する。
以上、第１の実施形態及び変形例によれば、オン抵抗が低減し、トランジスタ特性の優れた半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第５の部分と第６の部分との間の第２の最小距離は、第９の部分と第１０の部分との間の最大距離よりも小さい点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図２２は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、トランジスタ２００である。
トランジスタ２００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ２００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ２００は、いわゆるＳＧＴである。トランジスタ２００は、いわゆる縦型トランジスタである。
トランジスタ２００は、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２２、保護絶縁層２４、及び上部絶縁層２６を備える。下部絶縁層２２は、第１の部分２２ａ及び第２の部分２２ｂを含む。保護絶縁層２４は、第３の部分２４ａ及び第４の部分２４ｂを含む。ゲート絶縁層２０は、第５の部分２０ａ、第６の部分２０ｂ、第９の部分２０ｃ、及び第１０の部分２０ｄを含む。上部絶縁層２６は、第７の部分２６ａ及び第８の部分２６ｂを含む。
下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。下部絶縁層２２は、第１の絶縁層の一例である。保護絶縁層２４は、第２の絶縁層の一例である。上部絶縁層２６は、第３の絶縁層の一例である。
第５の部分２０ａと第６の部分２０ｂとの間の第２の最小距離（図２２中のｄ２）は、第９の部分２０ｃと第１０の部分２０ｄとの間の最大距離（図２２中のｄ４）よりも小さい。第１の方向に平行な第１の断面において、酸化物半導体層１６の側面は、順テーパ形状を有する。
例えば、第３の部分２４ａと第４の部分２４ｂとの間の第１の最小距離（図２２中のｄ１）は、第５の部分２０ａと第６の部分２０ｂとの間の第２の最小距離（図２２中のｄ２）よりも大きい。また、例えば、第１の最小距離ｄ１は、第１の部分２２ａと第２の部分２２ｂとの間の第３の最小距離（図２２中のｄ３）よりも大きい。また、例えば、第１の最小距離ｄ１は、第９の部分２０ｃと第１０の部分２０ｄとの間の最大距離（図２２中のｄ４）よりも大きい。
第２の実施形態のトランジスタ２００は、保護絶縁層２４を備えることで、第１の実施形態のトランジスタ１００と同様、オン抵抗が低減する。
（変形例）
第２の実施形態の変形例の半導体装置は、酸化物半導体層に囲まれた第４の絶縁層を、更に備える点で、第２の実施形態の半導体装置と異なる。
図２３は、第２の実施形態の変形例の半導体装置の模式断面図である。第２の実施形態の変形例の半導体装置は、トランジスタ２０１である。図２３は、第２の実施形態の図２２に対応する図である。
トランジスタ２０１はコア絶縁層２８を備える。コア絶縁層２８は、第４の絶縁層の一例である。
コア絶縁層２８は、第１の方向に垂直な断面において、酸化物半導体層１６に囲まれる。コア絶縁層２８は、例えば、コア絶縁層２８は、上部絶縁層２６を含み、第１の方向に垂直な断面において、酸化物半導体層１６に囲まれる。
コア絶縁層２８は、第１の方向に延びる。コア絶縁層２８は、例えば、上部電極１４に接する。
コア絶縁層２８は、絶縁体である。コア絶縁層２８は、例えば、酸化物、窒化物、又は酸窒化物である。コア絶縁層２８は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。コア絶縁層２８は、例えば、酸化シリコンを含む。コア絶縁層２８は、例えば、酸化シリコン層である。
第２の実施形態の変形例のトランジスタ２０１は、保護絶縁層２４を備えることで、第２の実施形態のトランジスタ２００と同様、オン抵抗が低減する。
以上、第２の実施形態及び変形例によれば、オン抵抗が低減し、トランジスタ特性の優れた半導体装置が実現できる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１の実施形態の半導体装置と、第１の電極又は第２の電極に電気的に接続されたキャパシタと、を備える。
第３の実施形態の半導体記憶装置は、半導体メモリ３００である。第３の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリ３００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２４は、第３の実施形態の半導体記憶装置の等価回路図である。図２４は、メモリセルＭＣが１個の場合を例示しているが、メモリセルＭＣは、例えばアレイ状に複数設けられていても構わない。
半導体メモリ３００は、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬを備える。メモリセルＭＣは、スイッチングトランジスタＴＲ及びキャパシタＣＡを含む。図２４で、破線で囲まれた領域がメモリセルＭＣである。
ワード線ＷＬは、スイッチングトランジスタＴＲのゲート電極に電気的に接続される。ビット線ＢＬは、スイッチングトランジスタＴＲのソース・ドレイン電極の一方に電気的に接続される。キャパシタＣＡの一方の電極は、スイッチングトランジスタＴＲのソース・ドレイン電極の他方に電気的に接続される。キャパシタＣＡの他方の電極は、プレート線ＰＬに接続される。
メモリセルＭＣは、キャパシタＣＡに電荷を蓄積することで、データを記憶する。データの書き込み及び読み出しは、スイッチングトランジスタＴＲをオン動作させることにより行う。
例えば、ビット線ＢＬに所望の電圧を印加した状態でスイッチングトランジスタＴＲをオン動作させ、メモリセルＭＣへのデータの書き込みを行う。
また、例えば、スイッチングトランジスタＴＲをオン動作させ、キャパシタに蓄積された電荷量に応じたビット線ＢＬの電圧変化を検知し、メモリセルＭＣのデータの読み出しを行う。
図２５は、第３の実施形態の半導体記憶装置の模式断面図である。図２５は、半導体メモリ３００のメモリセルＭＣの断面を示す。
半導体メモリ３００は、シリコン基板１０、スイッチングトランジスタＴＲ、キャパシタＣＡ、第１の層間絶縁層５０、及び第２の層間絶縁層５２を含む。
スイッチングトランジスタＴＲは、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２２、保護絶縁層２４、及び上部絶縁層２６を備える。
スイッチングトランジスタＴＲは、第１の実施形態のトランジスタ１００と同様の構造を有する。
キャパシタＣＡは、シリコン基板１０とスイッチングトランジスタＴＲとの間に設けられる。キャパシタＣＡは、シリコン基板１０と下部電極１２との間に設けられる。キャパシタＣＡは、下部電極１２に電気的に接続される。
キャパシタＣＡは、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１は、下部電極１２に電気的に接続される。セル電極７１は、例えば、下部電極１２に接する。
セル電極７１及びプレート電極７２は、例えば、窒化チタンである。キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
ゲート電極１８は、例えば、図示しないワード線ＷＬに電気的に接続される。上部電極１４は、例えば、図示しないビット線ＢＬに電気的に接続される。プレート電極７２は、例えば、図示しないプレート線ＰＬに接続される。
半導体メモリ３００は、オフ動作時のチャネルリーク電流が極めて小さい酸化物半導体トランジスタをスイッチングトランジスタＴＲに適用する。したがって、電荷保持特性に優れたＤＲＡＭが実現する。
また、半導体メモリ３００のスイッチングトランジスタＴＲは、オン抵抗が小さい。したがって、例えば、メモリセルＭＣの書き込み速度又は読み出し速度が速くなる。よって、半導体メモリ３００の動作特性が向上する。
第３の実施形態においては、第１の実施形態のトランジスタが適用される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、第２の実施形態のトランジスタが適用される半導体メモリであっても構わない。
第３の実施形態においては、セル電極が下部電極１２に電気的に接続される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、セル電極が上部電極１４に電気的に接続される半導体メモリであっても構わない。
キャパシタＣＡは、スイッチングトランジスタＴＲの上に設けられる構造であっても構わない。シリコン基板１０とキャパシタＣＡとの間に、スイッチングトランジスタＴＲが設けられる構造であっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 下部電極（第１の電極）
１４ 上部電極（第２の電極）
１６ 酸化物半導体層
１８ ゲート電極
２０ ゲート絶縁層
２０ａ 第５の部分
２０ｂ 第６の部分
２０ｃ 第９の部分
２０ｄ 第１０の部分
２２ 下部絶縁層（第１の絶縁層）
２２ａ 第１の部分
２２ｂ 第２の部分
２４ 保護絶縁層（第２の絶縁層）
２４ａ 第３の部分
２４ｂ 第４の部分
２６ 上部絶縁層（第３の絶縁層）
２６ａ 第７の部分
２６ｂ 第８の部分
１００ トランジスタ（半導体装置）
２００ トランジスタ（半導体装置）
３００ 半導体メモリ（半導体記憶装置）
ＣＡ キャパシタ
ｄ１ 第１の最小距離
ｄ２ 第２の最小距離
ｄ３ 第３の最小距離
ｄ４ 最大距離

Claims (17)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた酸化物半導体層と、
    前記酸化物半導体層を囲むゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられ、前記第１の電極と離間したゲート絶縁層と、
    前記第１の電極と前記ゲート電極との間に設けられ、前記酸化物半導体層との間に前記ゲート絶縁層が設けられた第１の絶縁層と、
    前記第１の電極と前記第１の絶縁層との間に設けられ、前記第１の絶縁層と化学組成又は密度が異なる第２の絶縁層と、
    を備える半導体装置。
  2. 前記第１の絶縁層は前記酸化物半導体層の第１の領域を囲み、前記第２の絶縁層は前記酸化物半導体層の第２の領域を囲む、請求項１記載の半導体装置。
  3. 前記酸化物半導体層は前記第１の電極に接する、請求項２記載の半導体装置。
  4. 前記第１の電極から前記第２の電極に向かう第１の方向に平行で、前記酸化物半導体層、前記第１の絶縁層、前記第２の絶縁層、及び前記ゲート絶縁層を含む第１の断面において、
    前記第１の絶縁層は第１の部分と第２の部分を含み、前記第２の絶縁層は第３の部分と第４の部分を含み、前記ゲート絶縁層は第５の部分と第６の部分を含み、
    前記第１の部分と前記第２の部分との間に前記酸化物半導体層が設けられ、前記第３の部分と前記第４の部分との間に前記酸化物半導体層が設けられ、前記第１の部分と前記酸化物半導体層との間に前記第５の部分が設けられ、前記第２の部分と前記酸化物半導体層との間に前記第６の部分が設けられ、
    前記第３の部分と前記第４の部分との間の第１の最小距離は、前記第５の部分と前記第６の部分との間の第２の最小距離よりも大きい、請求項１記載の半導体装置。
  5. 前記第１の最小距離は、前記第１の部分と前記第２の部分との間の第３の最小距離よりも大きい、請求項４記載の半導体装置。
  6. 前記第２の電極と前記ゲート電極との間に設けられた第３の絶縁層を、更に備え、
    前記第１の断面は、前記第３の絶縁層を含み、
    前記第３の絶縁層は第７の部分と第８の部分を含み、前記ゲート絶縁層は第９の部分と第１０の部分とを更に含み、
    前記第７の部分と前記第８の部分との間に前記酸化物半導体層が設けられ、前記第７の部分と前記酸化物半導体層との間に前記第９の部分が設けられ、前記第８の部分と前記酸化物半導体層との間に前記第１０の部分が設けられ、
    前記第１の最小距離は、前記第９の部分と前記第１０の部分との間の最大距離よりも大きい、請求項４記載の半導体装置。
  7. 前記第２の電極と前記ゲート電極との間に設けられた第３の絶縁層を、更に備え、
    前記第１の断面は、前記第３の絶縁層を含み、
    前記第３の絶縁層は第７の部分と第８の部分を含み、前記ゲート絶縁層は第９の部分と第１０の部分とを更に含み、
    前記第７の部分と前記第８の部分との間に前記酸化物半導体層が設けられ、前記第７の部分と前記酸化物半導体層との間に前記第９の部分が設けられ、前記第８の部分と前記酸化物半導体層との間に前記第１０の部分が設けられ、
    前記第２の最小距離は、前記第９の部分と前記第１０の部分との間の最大距離よりも小さい、請求項４記載の半導体装置。
  8. 前記第２の絶縁層の前記第１の電極から前記第２の電極に向かう第１の方向の厚さは、前記第１の絶縁層の前記第１の方向の厚さよりも薄い、請求項１記載の半導体装置。
  9. 前記ゲート絶縁層は前記第２の電極と接する、請求項１記載の半導体装置。
  10. 前記第３の部分は前記酸化物半導体層と接し、前記第４の部分は前記酸化物半導体層と接する、請求項４記載の半導体装置。
  11. 前記第１の電極は、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む、請求項１記載の半導体装置。
  12. 前記第２の絶縁層は、アルミニウム（Ａｌ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、及びカドミウム（Ｃｄ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含む、請求項１記載の半導体装置。
  13. 前記第２の絶縁層は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む、請求項１記載の半導体装置。
  14. 前記第１の絶縁層は、シリコン（Ｓｉ）及び酸素（Ｏ）を含む、請求項１記載の半導体装置。
  15. 前記第１の絶縁層は、シリコン（Ｓｉ）及び酸素（Ｏ）を含む、請求項１２記載の半導体装置。
  16. 前記第１の絶縁層は、シリコン（Ｓｉ）及び酸素（Ｏ）を含む、請求項１３記載の半導体装置。
  17. 請求項１記載の半導体装置と、
    前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタと、
    を備える半導体記憶装置。
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