TWI835220B - 半導體裝置及半導體記憶裝置 - Google Patents
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Abstract
本發明之實施形態提供一種電晶體特性優異之半導體裝置及半導體記憶裝置。
實施形態之半導體裝置具備：第1電極；第2電極；氧化物半導體層，其設置於第1電極與第2電極之間；閘極電極，其包圍氧化物半導體層；及閘極絕緣層，其設置於閘極電極與氧化物半導體層之間，與第1電極分開，且含有氮(N)。而且，自第1電極向第2電極之第1方向上之第1電極與閘極絕緣層之間之第1距離，小於第1方向上之第1電極與閘極電極之間之第2距離。
Description
本發明之實施形態係關於一種半導體裝置及半導體記憶裝置。
於氧化物半導體層形成通道之氧化物半導體電晶體具備關斷動作時之通道漏電流極小之優異特性。因此，例如，可將氧化物半導體電晶體應用於動態隨機存取記憶體(Dynamic Random Access Memory)(DRAM)之記憶胞之開關電晶體。
本發明提供一種電晶體特性優異之半導體裝置及半導體記憶裝置。
實施形態之半導體裝置具備：第1電極；第2電極；氧化物半導體層，其設置於前述第1電極與前述第2電極之間；閘極電極，其包圍前述氧化物半導體層；及閘極絕緣層，其設置於前述閘極電極與前述氧化物半導體層之間，與前述第1電極分開，且含有氮(N)；且自前述第1電極向前述第2電極之第1方向上之前述第1電極與前述閘極絕緣層之間之第1距離，小於前述第1方向上之前述第1電極與前述閘極電極之間之第2距離。
以下，一面參照圖式，一面說明本發明之實施形態。此外，於以下之說明中，有時針對同一或類似之構件等賦予同一符號，針對已說明了一次之構件等適宜地省略其說明。
又，於本說明書中，有時方便上使用「上」、或「下」等用語。
「上」、或「下」終極而言係表示圖式內之相對位置關係之用語，並非係規定對於重力之位置關係之用語。
本說明書中之構成半導體裝置及半導體記憶裝置之構件之化學組成之定性分析及定量分析例如可藉由二次離子質量分析法(Secondary Ion Mass Spectrometry，二次離子質譜：SIMS)、能量散射型X射線分光法(Energy Dispersive X-ray Spectroscopy，能量散射X射線譜：EDX)、盧瑟福後向散射分析法(Rutherford Back-Scattering Spectroscopy，盧瑟福背散射譜法：RBS)來進行。又，構成半導體裝置及半導體記憶裝置之構件之厚度、構件間之距離、晶粒徑等之測定例如可使用穿透式電子顯微鏡(Transmission Electron Microscope：TEM)。
(第1實施形態)
第1實施形態之半導體裝置具備：第1電極；第2電極；氧化物半導體層，其設置於第1電極與第2電極之間；閘極電極，其包圍氧化物半導體層；及閘極絕緣層，其設置於閘極電極與氧化物半導體層之間，與第1電極分開，且含有氮(N)。而且，自第1電極向第2電極之第1方向上之第1電極與閘極絕緣層之間之第1距離，小於第1方向上之第1電極與閘極電極之間之第2距離。
圖1及圖2係第1實施形態之半導體裝置之示意剖視圖。圖2係圖1之AA’剖視圖。於圖1中，將上下方向稱為第1方向。於圖1中，將左右方向稱為第2方向。第2方向垂直於第1方向。
第1實施形態之半導體裝置具備電晶體100。電晶體100係於氧化物半導體形成通道之氧化物半導體電晶體。電晶體100之閘極電極包圍形成通道之氧化物半導體層而設置。電晶體100係所謂之環繞閘極電晶體(Surrounding Gate Transistor)(SGT)。電晶體100係所謂之縱型電晶體。
電晶體100具備第1電極12、第2電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、第1絕緣層24、及第2絕緣層26。閘極絕緣層20包含第1膜20a及第2膜20b。
第1膜20a係第1區域之一例。第2膜20b係第2區域之一例。
第1電極12作為電晶體100之源極電極或汲極電極發揮功能。
第1電極12係導電體。第1電極12例如含有氧化物導電體或金屬。第1電極12例如係含有銦(In)、錫(Sn)、及氧(O)之氧化物導電體。第1電極12例如係氧化銦錫。第1電極12例如係含有鎢(W)、鉬(Mo)、銅(Cu)、鋁(Al)、鈦(Ti)、鎳(Ni)、鉑(Pt)、或鉭(Ta)之金屬。第1電極12例如係氮化鈦或硫化鎳。
第1電極12例如可具有複數個導電體之積層構造。
第2電極14作為電晶體100之源極電極或汲極電極發揮功能。自第1電極12向第2電極14之方向係第1方向。
第2電極14係導電體。第2電極14例如含有氧化物導電體或金屬。第2電極14例如係含有銦(In)、錫(Sn)、及氧(O)之氧化物導電體。第2電極14例如係氧化銦錫。第2電極14例如係含有鎢(W)、鉬(Mo)、銅(Cu)、鋁(Al)、鈦(Ti)、鎳(Ni)、鉑(Pt)、或鉭(Ta)之金屬。第2電極14例如係氮化鈦或硫化鎳。
第2電極14例如可具有複數個導電體之積層構造。
第1電極12與第2電極14例如由同一材料形成。第1電極12及第2電極14例如係含有銦(In)、錫(Sn)、及氧(O)之氧化物導電體。第1電極12及第2電極14例如係氧化銦錫。
氧化物半導體層16設置於第1電極12與第2電極14之間。氧化物半導體層16與第1電極12相接。氧化物半導體層16與第2電極14相接。
氧化物半導體層16之第1方向之長度例如為80 nm以上200 nm以下。氧化物半導體層16之第2方向之寬度例如為20 nm以上50 nm以下。
氧化物半導體層16係氧化物半導體。氧化物半導體層16例如為非晶質。
氧化物半導體層16例如含有選自由銦(In)、鎵(Ga)、矽(Si)、鋁(Al)、及錫(Sn)所組成之群之至少一種元素、鋅(Zn)、及氧(O)。氧化物半導體層16例如含有銦(In)、鎵(Ga)、及鋅(Zn)。氧化物半導體層16例如含有銦(In)、鋁(Al)、及鋅(Zn)。
氧化物半導體層16例如含有選自由鈦(Ti)、鋅(Zn)、及鎢(W)所組成之群之至少一種元素。氧化物半導體層16例如含有氧化鈦、氧化鋅、或氧化鎢。
氧化物半導體層16例如具有與第1電極12之化學組成、及第2電極14之化學組成不同之化學組成。
氧化物半導體層16例如含有氧空缺。氧化物半導體層16中之氧空缺作為施體發揮功能。
於氧化物半導體層16之與閘極電極18對向之區域，形成在電晶體100之導通動作時成為電流路徑之通道。
閘極電極18與氧化物半導體層16對向。如圖2所示，閘極電極18包圍氧化物半導體層16。閘極電極18設置於氧化物半導體層16之周圍。
閘極電極18例如係金屬、金屬化合物、或半導體。閘極電極18例如含有鎢(W)。
閘極電極18之第1方向之長度例如為20 nm以上100 nm以下。
閘極絕緣層20設置於閘極電極18與氧化物半導體層16之間。閘極絕緣層20包圍氧化物半導體層16而設置。閘極絕緣層20與氧化物半導體層16相接。
閘極絕緣層20與第1電極12分開。閘極絕緣層20與第1電極12於第1方向分開。閘極絕緣層20與第2電極14相接。
第1方向上之第1電極12與閘極絕緣層20之間之第1距離(圖1中之d1)，小於第1方向上之第1電極12與閘極電極18之間之第2距離(圖1中之d2)。第1距離d1例如大於閘極絕緣層20之第2方向之厚度。第1距離d1例如為5 nm以上。第2距離d2與第1距離d1之差例如大於閘極絕緣層之第2方向之厚度。
閘極絕緣層20包含第1膜20a及第2膜20b。第2膜20b設置於第1膜20a與氧化物半導體層16之間。第1膜20a設置於第2膜20b與閘極電極18之間。
於第1方向上，在第1電極12與第2膜20b之間設置第1膜20a。於第1方向上，在第1絕緣層24與第2膜20b之間設置第1膜20a。
閘極絕緣層20含有氮(N)。
第1膜20a含有氮(N)。第2膜20b含有、或不含有氮(N)。第1膜20a之氮濃度高於第2膜20b之氮濃度。第1膜20a之氮濃度例如為第2膜20b之氮濃度之10倍以上。
第1膜20a例如係氮化膜或氮氧化膜。第1膜20a例如含有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、氮化鉿、氮氧化鉿、氮化鋯、或氮氧化鋯。第1膜20a例如係氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜、氮化鉿膜、氮氧化鉿膜、氮化鋯膜、或氮氧化鋯膜。
第2膜20b例如係氧化膜或氮氧化膜。第2膜20b例如含有氧化矽、氮氧化矽、氧化鋁、氮氧化鋁、氧化鉿、氮氧化鉿、氧化鋯、或氮氧化鋯。第1膜20a例如係氧化矽膜、氮氧化矽膜、氧化鋁膜、氮氧化鋁膜、氧化鉿膜、氮氧化鉿膜、氧化鋯膜、或氮氧化鋯膜。
例如，第1膜20a含有氮化矽，第2膜20b含有氧化矽。例如，第1膜20a係氮化矽膜，第2膜20b係氧化矽膜。
例如，第1膜20a含有氮氧化矽，第2膜20b含有氧化矽。例如，第1膜20a係氮氧化矽膜，第2膜20b係氧化矽膜。
例如，第1膜20a含有氮化鋁，第2膜20b含有氧化矽。例如，第1膜20a係氮化鋁膜，第2膜20b係氧化矽膜。
閘極絕緣層20之厚度例如為2 nm以上10 nm以下。第2膜20b之厚度例如較第1膜20a之厚度為厚。
第1絕緣層24設置於第1電極12與閘極電極18之間。第1絕緣層24包圍氧化物半導體層16。第1絕緣層24例如包圍閘極絕緣層20。例如，於第1絕緣層24與氧化物半導體層16之間設置閘極絕緣層20。
第1絕緣層24例如含有氧化物。第1絕緣層24例如含有氧化矽。第1絕緣層24例如係氧化矽層。
第2絕緣層26設置於閘極電極18與第2電極14之間。第2絕緣層26包圍氧化物半導體層16。第2絕緣層26例如包圍閘極絕緣層20。例如，於第2絕緣層26與氧化物半導體層16之間設置閘極絕緣層20。
第2絕緣層26例如含有氧化物。第2絕緣層26例如含有氧化矽。第2絕緣層26例如係氧化矽層。
其次，針對第1實施形態之半導體裝置之製造方法之一例進行說明。
圖3～圖9係顯示第1實施形態之半導體裝置之製造方法之一例之示意剖視圖。圖3～圖9分別顯示與圖1對應之剖面。圖3～圖9係顯示電晶體100之製造方法之一例之圖。
首先，於未圖示之基板之上，在第1方向依序積層第1氧化銦錫膜31、第1氧化矽膜32、鎢層33、及第2氧化矽膜34(圖3)。第1氧化銦錫膜31、第1氧化矽膜32、鎢層33、及第2氧化矽膜34係例如藉由化學氣相沈積(Chemical Vapor Deposition)法(CVD法)來形成。
第1氧化銦錫膜31最終成為第1電極12。第1氧化矽膜32之一部分最終成為第1絕緣層24。鎢層33之一部分最終成為閘極電極18。第2氧化矽膜34之一部分最終成為第2絕緣層26。
其次，形成自第2氧化矽膜34之表面貫通第2氧化矽膜34、鎢層33，且去除第1氧化矽膜32之一部分之開口部35(圖4)。開口部35係例如使用微影術、及反應離子蝕刻(Reactive Ion Etching)法(RIE法)來形成。
其次，於開口部35之內部形成氮化矽膜36(圖5)。氮化矽膜36例如藉由CVD法而形成。氮化矽膜36之一部分最終成為閘極絕緣層20之第1膜20a。
其次，於開口部35之內部形成第3氧化矽膜37(圖6)。第3氧化矽膜37例如藉由CVD法來形成。第3氧化矽膜37之一部分最終成為閘極絕緣層20之第2膜20b。
其次，將開口部35之底部之第3氧化矽膜37、氮化矽膜36、及第1氧化矽膜32進行蝕刻，使第1氧化銦錫膜31露出(圖7)。第2氧化矽膜34之表面之第3氧化矽膜37及氮化矽膜36亦同時進行蝕刻。第3氧化矽膜37、氮化矽膜36、及第1氧化矽膜32係使用RIE法來進行蝕刻。
其次，以氧化物半導體膜38將開口部35埋入。氧化物半導體膜38之一部分成為氧化物半導體層16。
氧化物半導體膜38例如含有銦(In)、鎵(Ga)、及鋅(Zn)。氧化物半導體膜38例如利用CVD法來形成。
其次，去除氧化物半導體膜38之上部，使第2氧化矽膜34之表面露出(圖8)。氧化物半導體膜38例如使用RIE法來進行蝕刻而去除。
其次，形成第2氧化銦錫膜39(圖9)。第2氧化銦錫膜39例如藉由CVD法來形成。第2氧化銦錫膜39最終成為第2電極14。
根據以上之製造方法，製造圖1及圖2所示之電晶體100。
以下，針對第1實施形態之半導體裝置之作用及效果進行說明。
於氧化物半導體層形成通道之氧化物半導體電晶體係具備關斷動作時之通道漏電流極小之優異特性。因此，例如，可將氧化物半導體電晶體應用於DRAM之記憶胞之開關電晶體。藉由將氧化物半導體電晶體應用於開關電晶體，而可提高DRAM之電荷保持特性。
圖10係比較例之半導體裝置之示意剖視圖。圖10係與第1實施形態之半導體裝置之圖1對應之圖。
比較例之半導體裝置係電晶體900。電晶體900係氧化物半導體電晶體。電晶體900就閘極絕緣層20與第1電極12相接之點，與第1實施形態之電晶體100不同。
於比較例之電晶體900中，與第1實施形態之電晶體100同樣，閘極絕緣層20包含第1膜20a及第2膜20b。第1膜20a之氮濃度高於第2膜20b之氮濃度。
藉由將氮濃度高之第1膜20a設置於第2膜20b與閘極電極18之間，而例如，可抑制閘極電極18中所含之金屬進入閘極絕緣層20，閘極絕緣層20之漏電流增大，或閘極絕緣層20之可靠性降低。又，例如，藉由將氮濃度高之第1膜20a設置於第2膜20b與閘極電極18之間，而閘極絕緣層20之介電常數變高，電晶體900之導通電流增加。
另一方面，例如，有因氮濃度高之第1膜20a中之陷阱階引起之漏電流使電晶體900之關斷漏電流增加之虞。例如，有因如圖10中虛線之箭頭所示般在閘極絕緣層20中於第2電極14與第1電極12之間流通之漏電流，而電晶體900之關斷漏電流增加之虞。又，例如，有因在如圖10中虛線之箭頭所示般在閘極絕緣層20中於閘極電極18與第1電極12之間流通之漏電流，而電晶體900之關斷漏電流增加之虞。又，例如，有因如圖10中虛線之箭頭所示般在閘極絕緣層20中於閘極電極18與第2電極14之間流通之漏電流，而電晶體900之關斷漏電流增加之虞。
第1實施形態之電晶體100之閘極絕緣層20與第1電極12分開。因此，抑制在閘極絕緣層20中於第2電極14與第1電極12之間流通之漏電流。又，可抑制在閘極絕緣層20中於閘極電極18與第1電極12之間流通之漏電流。因此，電晶體100之關斷漏電流減小。
基於減小關斷漏電流之觀點，第1方向上之第1電極12與閘極絕緣層20之間之第1距離(圖1中之d1)，較佳為大於閘極絕緣層20之第2方向之厚度。又，基於減小關斷漏電流之觀點，第1距離d1例如較佳為5 nm以上。
第1方向上之第1電極12與閘極絕緣層20之間之第1距離(圖1中之d1)，較佳為小於第1方向上之第1電極12與閘極電極18之間之第2距離(圖1中之d2)。藉由介電常數高之閘極絕緣層20較閘極電極18更向第1電極12側延伸，而施加於氧化物半導體層16之閘極邊緣電場變大。因此，電晶體100之導通電流增加。
基於增大施加於氧化物半導體層16之閘極邊緣電場之觀點，較佳為第2距離d2與第1距離d1之差大於閘極絕緣層之第2方向之厚度。又，基於增大施加於氧化物半導體層16之閘極邊緣電場之觀點，第2距離d2與第1距離d1之差較佳為5 nm以上。
基於抑制閘極絕緣層20中流通之漏電流之觀點，第2膜20b之厚度較佳為較第1膜20a之厚度為厚。換言之，基於抑制閘極絕緣層20中流通之漏電流之觀點，第1膜20a之厚度較佳為較第2膜20b之厚度為薄。
(變化例)
圖11係第1實施形態之變化例之半導體裝置之示意剖視圖。第1實施形態之變化例之半導體裝置就閘極絕緣層與第2電極分開之點與第1實施形態之半導體裝置不同。
第1實施形態之變化例之半導體裝置具備電晶體101。電晶體101之閘極絕緣層20與第2電極14分開。於第1方向上，在閘極絕緣層20與第2電極14之間設置氧化物半導體層16。
第1實施形態之變化例之半導體裝置例如於第1實施形態之半導體裝置之製造方法中，可藉由在將開口部35之底部之第3氧化矽膜37、氮化矽膜36、及第1氧化矽膜32進行蝕刻時，使過蝕刻量增加，而製造(參照圖7)。
根據變化例之電晶體101，可抑制在閘極絕緣層20中於閘極電極18與第2電極14之間流通之漏電流。因此，可抑制電晶體101之關斷漏電流。
以上，根據第1實施形態及變化例，抑制電晶體之關斷漏電流，實現電晶體特性優異之半導體裝置。
(第2實施形態)
第2實施形態之半導體裝置就閘極絕緣層為單一之膜之點，與第1實施形態之半導體裝置不同。以下，針對與第1實施形態重複之內容，有時省略一部分記述。
圖12係第2實施形態之半導體裝置之示意剖視圖。圖12係與第1實施形態之圖1對應之圖。
第2實施形態之半導體裝置具備電晶體200。電晶體200係SGT。電晶體200係所謂之縱型電晶體。
電晶體200具備第1電極12、第2電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、第1絕緣層24、及第2絕緣層26。閘極絕緣層20包含高氮濃度區域20x及低氮濃度區域20y。
高氮濃度區域20x係第1區域之一例。低氮濃度區域20y係第2區域之一例。
閘極絕緣層20設置於閘極電極18與氧化物半導體層16之間。閘極絕緣層20包圍氧化物半導體層16而設置。閘極絕緣層20與氧化物半導體層16相接。
閘極絕緣層20與第1電極12分開。閘極絕緣層20與第1電極12於第1方向分開。閘極絕緣層20與第2電極14相接。
第1方向上之第1電極12與閘極絕緣層20之間之第1距離(圖1中之d1)，小於第1方向上之第1電極12與閘極電極18之間之第2距離(圖1中之d2)。第1距離d1例如大於閘極絕緣層20之第2方向之厚度。第1距離d1例如為5 nm以上。第2距離d2與第1距離d1之差例如大於閘極絕緣層之第2方向之厚度。
閘極絕緣層20包含高氮濃度區域20x及低氮濃度區域20y。低氮濃度區域20y設置於高氮濃度區域20x與氧化物半導體層16之間。高氮濃度區域20x設置於低氮濃度區域20y與閘極電極18之間。
於第1方向上，在第1電極12與低氮濃度區域20y之間設置高氮濃度區域20x。於第1方向上，在第1絕緣層24與低氮濃度區域20y之間設置高氮濃度區域20x。
閘極絕緣層20係單一之膜。閘極絕緣層20含有氮(N)。
高氮濃度區域20x之氮濃度高於低氮濃度區域20y之氮濃度。閘極絕緣層20中之氮濃度之分佈例如自氧化物半導體層16側向閘極電極18側連續變高。
閘極絕緣層20例如係氮氧化膜。閘極絕緣層20例如含有氮氧化矽、氮氧化鋁、氮氧化鉿、或氮氧化鋯。閘極絕緣層20例如係氮氧化矽膜、氮氧化鋁膜、氮氧化鉿膜、或氮氧化鋯膜。
閘極絕緣層20之厚度例如為2 nm以上10 nm以下。
根據第2實施形態之電晶體200，藉由與第1實施形態同樣之作用，可抑制閘極絕緣層20中流通之漏電流。因此，電晶體200之關斷漏電流減小。
(變化例)
圖13係第2實施形態之變化例之半導體裝置之示意剖視圖。第2實施形態之變化例之半導體裝置就閘極絕緣層不具備第1區域及第2區域之點，與第2實施形態之半導體裝置不同。
第2實施形態之變化例之半導體裝置具備電晶體201。電晶體201之閘極絕緣層20不含有高氮濃度區域20x及低氮濃度區域20y。電晶體201之閘極絕緣層20中之氮濃度例如具有均一之分佈。
根據變化例之電晶體201，可抑制閘極絕緣層20中流通之漏電流。因此，可抑制電晶體201之關斷漏電流。
以上，根據第2實施形態及變化例，抑制電晶體之關斷漏電流，實現電晶體特性優異之半導體裝置。
(第3實施形態)
第3實施形態之半導體裝置就以下之點與第1實施形態之半導體裝置不同，即：於平行於第1方向之剖面中，第1電極與氧化物半導體層之界面之與第1方向正交之第2方向之長度，較第2電極與氧化物半導體層之界面之第2方向之長度為短。以下，針對與第1實施形態重複之內容，有時省略一部分記述。
圖14係第3實施形態之半導體裝置之示意剖視圖。圖14係與第1實施形態之圖1對應之圖。
第3實施形態之半導體裝置具備電晶體300。電晶體300係SGT。電晶體300係所謂之縱型電晶體。
電晶體300具備第1電極12、第2電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、第1絕緣層24、及第2絕緣層26。閘極絕緣層20包含第1膜20a及第2膜20b。
第1膜20a係第1區域之一例。第2膜20b係第2區域之一例。
如圖14所示，於平行於第1方向之剖面中，第1電極12與氧化物半導體層16之界面之與第1方向正交之第2方向之長度(圖14中之Lx)較第2電極14與氧化物半導體層16之界面之第2方向之長度(圖14中之Ly)為短。換言之，第2電極14與氧化物半導體層16之界面之第2方向之長度Ly較第1電極12與氧化物半導體層16之界面之第2方向之長度Lx為長。於平行於第1方向之剖面中，氧化物半導體層16之側面具有正錐形形狀。
於垂直於第1方向之剖面中，氧化物半導體層16之第2方向之寬度例如自第2電極14向第1電極12變小。
藉由使第2電極14與氧化物半導體層16之界面之第2方向之長度Ly，較第1電極12與氧化物半導體層16之界面之第2方向之長度Lx為長，而第2電極14與氧化物半導體層16之接觸面積，大於第1電極12與氧化物半導體層16之接觸面積。因此，例如，可減小第2電極14與氧化物半導體層16之接觸電阻。
以上，根據第3實施形態，抑制電晶體之關斷漏電流，實現電晶體特性優異之半導體裝置。
(第4實施形態)
第4實施形態之半導體記憶裝置具備第1實施形態之半導體裝置、及電性連接於第1電極或第2電極之電容器。
第4實施形態之半導體記憶裝置係半導體記憶體400。第4實施形態之半導體記憶裝置係DRAM。半導體記憶體400使用第1實施形態之電晶體100作為DRAM之記憶胞之開關電晶體。
以下，針對與第1實施形態重複之內容，省略一部分記述。
圖15係第4實施形態之半導體記憶裝置之等效電路圖。圖15例示記憶胞MC為1個之情形，但記憶胞MC可呈例如陣列狀而設置複數個。
半導體記憶體400具備記憶胞MC、字元線WL、位元線BL、及板狀線PL。記憶胞MC包含開關電晶體TR及電容器CA。於圖15中，以虛線包圍之區域係記憶胞MC。
字元線WL電性連接於開關電晶體TR之閘極電極。位元線BL電性連接於開關電晶體TR之源極、汲極電極之一者。電容器CA之一電極電性連接於開關電晶體TR之源極、汲極電極之另一者。電容器CA之另一電極連接於板狀線PL。
記憶胞MC藉由將電荷蓄積於電容器CA，而記憶資料。資料之寫入及讀出，係藉由使開關電晶體TR進行導通動作而進行。
例如，於對位元線BL施加所期望之電壓之狀態下，使開關電晶體TR進行導通動作，來進行向記憶胞MC之資料之寫入。
又，例如，使開關電晶體TR進行導通動作，檢測與蓄積於電容器之電荷量相應之位元線BL之電壓變化，進行記憶胞MC之資料之讀出。
圖16係第4實施形態之半導體記憶裝置之示意剖視圖。圖16顯示半導體記憶體400之記憶胞MC之剖面。
半導體記憶體400包含：矽基板10、開關電晶體TR、電容器CA、第1層間絕緣層50、及第2層間絕緣層52。
矽基板10例如係單晶矽。基板例如可為矽基板以外之半導體基板。基板例如可為絕緣基板。
開關電晶體TR具備：第1電極12、第2電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、第1絕緣層24、及第2絕緣層26。閘極絕緣層20包含第1膜20a及第2膜20b。第1膜20a係第1區域之一例。第2膜20b係第2區域之一例。
開關電晶體TR具有與第1實施形態之電晶體100同樣之構造。
電容器CA設置於矽基板10與開關電晶體TR之間。電容器CA設置於矽基板10與第1電極12之間。電容器CA電性連接於第1電極12。
電容器CA具備電池電極71、板電極72、及電容器絕緣膜73。電池電極71電性連接於第1電極12。電池電極71例如與第1電極12相接。
電池電極71及板電極72例如係氮化鈦。電容器絕緣膜73例如具有氧化鋯、氧化鋁、氧化鋯之積層構造。
閘極電極18例如電性連接於未圖示之字元線WL。第2電極14例如電性連接於未圖示之位元線BL。板電極72例如連接於未圖示之板狀線PL。
半導體記憶體400將關斷動作時之通道漏電流極小之氧化物半導體電晶體應用於開關電晶體TR。因此，實現電荷保持特性優異之DRAM。
尤其是，藉由閘極絕緣層20與電性連接於電池電極71之第1電極12分開，而抑制蓄積於電容器CA之電荷通過閘極絕緣層20中向閘極電極18漏出。因此，半導體記憶體400之電荷保持特性提高。
於第4實施形態中，以應用第1實施形態之電晶體之半導體記憶體為例進行了說明，但本發明之實施形態之半導體記憶體可為應用第2或第3實施形態之電晶體之半導體記憶體。
於第4實施形態中，以將電池電極電性連接於第1電極12之半導體記憶體為例進行了說明，但本發明之實施形態之半導體記憶體可為將電池電極電性連接於第2電極14之半導體記憶體。
電容器CA可為設置於開關電晶體TR之上之構造。可為於矽基板10與電容器CA之間設置開關電晶體TR之構造。
以上，說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可利用其他各種形態實施，於不脫離發明之要旨之範圍內可進行各種省略、置換、變更。例如，可將一實施形態之構成要素置換或變更為其他實施形態之構成要素。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本發明申請案享有以日本專利申請案2022-47567號(申請日：2022年3月23日)為基礎申請案之優先權。本發明申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:矽基板
12:第1電極
14:第2電極
16:氧化物半導體層
18:閘極電極
20:閘極絕緣層
20a:第1膜(第1區域)
20b:第2膜(第2區域)
20x:高濃度氮區域(第1區域)
20y:低濃度氮區域(第2區域)
24:第1絕緣層
26:第2絕緣層
31:第1氧化銦錫膜
32:第1氧化矽膜
33:鎢層
34:第2氧化矽膜
35:開口部
36:氮化矽膜
37:第3氧化矽膜
38:氧化物半導體膜
39:第2氧化銦錫膜
50:第1層間絕緣層
52:第2層間絕緣層
71:電池電極
72:板電極
73:電容器絕緣膜
100, 200, 300:電晶體(半導體裝置)
101, 201, 900:電晶體
400:半導體記憶體(半導體記憶裝置)
BL:位元線
CA:電容器
d1:第1距離
d2:第2距離
Lx, Ly:長度
MC:記憶胞
PL:板狀線
TR:開關電晶體
WL:字元線
圖1係第1實施形態之半導體裝置之示意剖視圖。
圖2係第1實施形態之半導體裝置之示意剖視圖。
圖3～圖9係顯示第1實施形態之半導體裝置之製造方法之一例之示意剖視圖。
圖10係比較例之半導體裝置之示意剖視圖。
圖11係第1實施形態之變化例之半導體裝置之示意剖視圖。
圖12係第2實施形態之半導體裝置之示意剖視圖。
圖13係第2實施形態之變化例之半導體裝置之示意剖視圖。
圖14係第3實施形態之半導體裝置之示意剖視圖。
圖15係第4實施形態之半導體記憶裝置之等效電路圖。
圖16係第4實施形態之半導體記憶裝置之示意剖視圖。
12:第1電極
14:第2電極
16:氧化物半導體層
18:閘極電極
20:閘極絕緣層
20a:第1膜(第1區域)
20b:第2膜(第2區域)
24:第1絕緣層
26:第2絕緣層
100:電晶體(半導體裝置)
d1:第1距離
d2:第2距離
Claims (20)
- 一種半導體裝置，其包含：第1電極；第2電極；氧化物半導體層，其設置於前述第1電極與前述第2電極之間，且與前述第1電極相接；閘極電極，其包圍前述氧化物半導體層；閘極絕緣層，其設置於前述閘極電極與前述氧化物半導體層之間，與前述第1電極分開，且含有氮(N)；及第1絕緣層，其設置於前述閘極絕緣層與前述第1電極之間；且自前述第1電極向前述第2電極之第1方向上之前述第1電極與前述閘極絕緣層之間之第1距離，小於前述第1方向上之前述第1電極與前述閘極電極之間之第2距離。
- 如請求項1之半導體裝置，其中前述第1距離大於前述閘極絕緣層之厚度。
- 如請求項1之半導體裝置，其中前述第2距離與前述第1距離之差，大於前述閘極絕緣層之厚度。
- 如請求項1之半導體裝置，其中前述閘極絕緣層包含：第1區域、及前述氧化物半導體層與前述第1區域之間之第2區域，且前述第1區域之氮 濃度高於前述第2區域之氮濃度。
- 如請求項4之半導體裝置，其中於前述第1方向上，在前述第1電極與前述第2區域之間設置前述第1區域。
- 如請求項4之半導體裝置，其中前述第1區域含有氮化矽，前述第2區域含有氧化矽。
- 如請求項4之半導體裝置，其中前述第2區域之厚度較前述第1區域之厚度為厚。
- 如請求項1之半導體裝置，其中前述閘極絕緣層與前述第2電極相接。
- 如請求項1之半導體裝置，其中前述閘極絕緣層與前述第2電極分開。
- 如請求項1之半導體裝置，其中於平行於前述第1方向之剖面中，前述第1電極與前述氧化物半導體層之界面之與前述第1方向正交之第2方向之長度，較前述第2電極與前述氧化物半導體層之界面之前述第2方向之長度為短。
- 一種半導體記憶裝置，其包含： 如請求項1之半導體裝置；及電容器，其電性連接於前述第1電極或前述第2電極。
- 一種半導體裝置，其包含：第1電極；第2電極；氧化物半導體層，其設置於前述第1電極與前述第2電極之間，且與前述第1電極相接；閘極電極，其包圍前述氧化物半導體層；閘極絕緣層，其設置於前述閘極電極與前述氧化物半導體層之間，其包含第1區域、及前述第1區域與前述氧化物半導體層之間之第2區域，且前述第1區域之氮濃度高於前述第2區域之氮濃度，並且其與前述第1電極分開；及第1絕緣層，其設置於前述閘極絕緣層與前述第1電極之間。
- 如請求項12之半導體裝置，其中於自前述第1電極向前述第2電極之第1方向上，在前述第1電極與前述第2區域之間設置前述第1區域。
- 如請求項12之半導體裝置，其中前述第1區域含有氮化矽，前述第2區域含有氧化矽。
- 如請求項12之半導體裝置，其中前述第2區域之厚度較前述第1區域之厚度為厚。
- 如請求項12之半導體裝置，其中自前述第1電極向前述第2電極之第1方向上之前述第1電極與前述閘極絕緣層之間之第1距離，大於前述閘極絕緣層之厚度。
- 如請求項12之半導體裝置，其中前述閘極絕緣層與前述第2電極相接。
- 如請求項12之半導體裝置，其中前述閘極絕緣層與前述第2電極分開。
- 如請求項12之半導體裝置，其中於平行於自前述第1電極向前述第2電極之第1方向之剖面中，前述第1電極與前述氧化物半導體層之界面之與前述第1方向正交之第2方向之長度，較前述第2電極與前述氧化物半導體層之界面之前述第2方向之長度為短。
- 一種半導體記憶裝置，其包含：如請求項12之半導體裝置；及電容器，其電性連接於前述第1電極或前述第2電極。
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