JP2024000932A - 半導体装置及び半導体記憶装置 - Google Patents

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Abstract

【課題】トランジスタ特性の優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の領域と、第２の領域と、第１の領域と第２の領域との間の第３の領域と、を含む酸化物半導体層と、第３の領域に対向するゲート電極と、第３の領域とゲート電極との間に設けられたゲート絶縁層と、第１の領域に電気的に接続された第１の電極と、第２の領域に電気的に接続された第２の電極と、第３の領域に接し、ゲート電極との間に第３の領域が設けられ、ゲート電極、第１の電極、及び第２の電極と離隔したｐ型半導体層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。
米国特許第１０２９７３２２号明細書
本発明が解決しようとする課題は、トランジスタ特性の優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の領域と、第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域と、を含む酸化物半導体層と、前記第３の領域に対向するゲート電極と、前記第３の領域と前記ゲート電極との間に設けられたゲート絶縁層と、前記第１の領域に電気的に接続された第１の電極と、前記第２の領域に電気的に接続された第２の電極と、前記第３の領域に接し、前記ゲート電極との間に前記第３の領域が設けられ、前記ゲート電極、前記第１の電極、及び前記第２の電極と離隔したｐ型半導体層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置のエネルギー位置関係を示す図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の第１の変形例の半導体装置の模式断面図。 第１の実施形態の第２の変形例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の第１の変形例の半導体装置の模式断面図。 第２の実施形態の第２の変形例の半導体装置の模式断面図。 第２の実施形態の第３の変形例の半導体装置の模式断面図。 第３の実施形態の半導体記憶装置の等価回路図。 第３の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の領域と、第２の領域と、第１の領域と第２の領域との間の第３の領域と、を含む酸化物半導体層と、第３の領域に対向するゲート電極と、第３の領域とゲート電極との間に設けられたゲート絶縁層と、第１の領域に電気的に接続された第１の電極と、第２の領域に電気的に接続された第２の電極と、第３の領域に接し、ゲート電極との間に第３の領域が設けられ、ゲート電極、第１の電極、及び第２の電極と離隔したｐ型半導体層と、を備える。
図１及び図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面である。
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体層にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００は、チャネルが形成される酸化物半導体層の下側にゲート電極、上側にソース電極及びドレイン電極が設けられた、いわゆるボトムゲート型のトランジスタである。トランジスタ１００は、電子をキャリアとするｎチャネル型トランジスタである。
トランジスタ１００は、酸化物半導体層１０、ゲート電極１２、ゲート絶縁層１４、ソース電極１６、ドレイン電極１８、ｐ型半導体層２０、及び、層間絶縁層２２を備える。酸化物半導体層１０は、第１の領域１０ａ、第２の領域１０ｂ、及び第３の領域１０ｃを含む。
ソース電極１６は第１の電極の一例である。ドレイン電極１８は第２の電極の一例である。
ソース電極１６とドレイン電極１８を結ぶ方向を第１の方向と定義する。第１の方向に垂直で酸化物半導体層１０とｐ型半導体層２０の界面に平行な方向を第２の方向と定義する。第１の方向及び第２の方向に垂直な方向を第３の方向と定義する。第３の方向は、ゲート電極１２とｐ型半導体層２０を結ぶ方向である。
酸化物半導体層１０は、第１の領域１０ａ、第２の領域１０ｂ、及び第３の領域１０ｃを含む。第３の領域１０ｃは、第１の領域１０ａと第２の領域１０ｂとの間に設けられる。第３の領域１０ｃは、第１の領域１０ａと第２の領域１０ｂに挟まれる。
酸化物半導体層１０は、酸化物半導体である。酸化物半導体層１０は、例えば、アモルファスである。
酸化物半導体層１０は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む。
酸化物半導体層１０は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む。酸化物半導体層１０は、例えば、酸化インジウムガリウム亜鉛を含む。酸化物半導体層１０は、例えば、酸化インジウムガリウム亜鉛層である。
酸化物半導体層１０は、例えば、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む。酸化物半導体層１０は、例えば、酸化インジウムアルミニウム亜鉛を含む。酸化物半導体層１０は、例えば、酸化インジウムアルミニウム亜鉛層である。
酸化物半導体層１０は、例えば、ｎ型である。酸化物半導体層１０は、例えば、ｎ型半導体である。酸化物半導体層１０は、例えば、酸素空孔を含む。酸化物半導体層１０の中の酸素空孔は、ドナーとして機能する。
酸化物半導体層１０の第３の方向の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。
ゲート電極１２は、酸化物半導体層１０の第３の領域１０ｃに対向する。ゲート電極１２は、酸化物半導体層１０の下に設けられる。ゲート電極１２は、例えば、金属、金属化合物、又は半導体である。ゲート電極１２は、例えば、窒化チタン（ＴｉＮ）又はタングステン（Ｗ）である。
図２に示すように、ゲート電極１２の第２の方向の幅は、例えば、酸化物半導体層１０の第２の方向の幅よりも大きい。
ゲート絶縁層１４は、酸化物半導体層１０の第３の領域１０ｃとゲート電極１２との間に設けられる。ゲート絶縁層１４は、例えば、第３の領域１０ｃとゲート電極１２に接する。
ゲート絶縁層１４は、例えば、酸化物又は酸窒化物である。ゲート絶縁層１４は、例えば、酸化シリコン又は酸化アルミニウムである。ゲート絶縁層１４の第３の方向の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
ソース電極１６は、酸化物半導体層１０の第１の領域１０ａの上に設けられる。ソース電極１６は、第１の領域１０ａに電気的に接続される。ソース電極１６は、例えば、第１の領域１０ａに接する。
ソース電極１６は、例えば、金属又は金属化合物である。ソース電極１６は、例えば、チタン、窒化チタン、タングステン、窒化タングステン、銅、アルミニウム、タンタル、窒化タンタル、又はモリブデンである。
ドレイン電極１８は、酸化物半導体層１０の第２の領域１０ｂの上に設けられる。ドレイン電極１８は、第２の領域１０ｂに電気的に接続される。ドレイン電極１８は、例えば、第２の領域１０ｂに接する。
ドレイン電極１８は、例えば、金属又は金属化合物である。ドレイン電極１８は、例えば、チタン、窒化チタン、タングステン、窒化タングステン、銅、アルミニウム、タンタル、窒化タンタル、又はモリブデンである。
ｐ型半導体層２０は、酸化物半導体層１０の第３の領域１０ｃに対向する。ｐ型半導体層２０は、酸化物半導体層１０の第３の領域１０ｃの上に設けられる。ｐ型半導体層２０は、第３の領域１０ｃに接する。ゲート電極１２とｐ型半導体層２０との間に、第３の領域１０ｃが設けられる。
ｐ型半導体層２０は、ゲート電極１２、ソース電極１６、及びドレイン電極１８と離隔する。ｐ型半導体層２０は、ゲート電極１２、ソース電極１６、及びドレイン電極１８を含むいかなる電極とも離隔する。ｐ型半導体層２０は、フローティングである。
図２に示すように、ｐ型半導体層２０の第２の方向の幅は、例えば、酸化物半導体層１０の第２の方向の幅よりも大きい。
図３は、第１の実施形態の半導体装置のエネルギー位置関係を示す図である。図３は、トランジスタ１００のｐ型半導体層２０と酸化物半導体層１０との間のエネルギー位置関係（バンドアライメント）を示す図である。
図３には、ｐ型半導体層２０の伝導帯下端エネルギー（図３中のＥｃ２）、ｐ型半導体層２０の価電子帯上端エネルギー（図３中のＥｖ２）、及び、ｐ型半導体層２０のフェルミレベル（図３中のＥｆ２）を示す。また、図３には、酸化物半導体層１０の伝導帯下端エネルギー（図３中のＥｃ１）、酸化物半導体層１０の価電子帯上端エネルギー（図３中のＥｖ１）、及び、酸化物半導体層１０のフェルミレベル（図３中のＥｆ１）を示す。
ｐ型半導体層２０の伝導帯下端エネルギーＥｃ２は、例えば、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１より大きい。また、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１は、例えば、ｐ型半導体層２０の価電子帯上端エネルギーＥｖ２より大きい。また、ｐ型半導体層の価電子帯上端エネルギーＥｖ２は酸化物半導体層１０の価電子帯上端エネルギーＥｖ１より大きい。
言い換えれば、ｐ型半導体層２０の電子親和力（図３中のＥＡ２）は、例えば、酸化物半導体層１０の電子親和力（図３中のＥＡ１）より小さい。また、酸化物半導体層１０の電子親和力ＥＡ１は、例えば、ｐ型半導体層２０のイオン化エネルギー（図３中のＩＥ２）より小さい。また、ｐ型半導体層２０のイオン化エネルギーＩＥ２は、例えば、酸化物半導体層１０のイオン化エネルギー（図３中のＩＥ１）より小さい。
ｐ型半導体層２０の伝導帯下端エネルギーＥｃ２と酸化物半導体層１０の伝導帯下端エネルギーＥｃ１との差（図３中のΔＥｃ）は、例えば、０．２５ｅＶ以上である。また、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１とｐ型半導体層２０の価電子帯上端エネルギーＥｖ２との差（図３中のΔＥｘ）は、例えば、０．２５ｅＶ以上である。また、ｐ型半導体層２０の価電子帯上端エネルギーＥｖ２と酸化物半導体層１０の価電子帯上端エネルギーＥｖ１との差（図３中のΔＥｖ）は、例えば、０．２５ｅＶ以上である。
ｐ型半導体層２０は、ｐ型である。ｐ型半導体層２０は、ｐ型半導体である。
ｐ型半導体層２０は、例えば、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む。ｐ型半導体層２０は、例えば、シリコン層、ゲルマニウム層、又は、シリコンジャーマナイド層である。
ｐ型半導体層２０は、例えば、化合物半導体を含む。ｐ型半導体層２０は、例えば、リン化アルミニウム、ヒ素化アルミニウム、アンチモン化アルミニウム、リン化ガリウム、ヒ素化ガリウム、硫化亜鉛、セレン化亜鉛、又は窒化ガリウムを含む。ｐ型半導体層２０は、例えば、リン化アルミニウム層、ヒ素化アルミニウム層、アンチモン化アルミニウム層、リン化ガリウム層、ヒ素化ガリウム層、硫化亜鉛層、セレン化亜鉛層、又は窒化ガリウム層である。
ｐ型半導体層２０は、ｐ型不純物を含む。ｐ型半導体層２０がシリコン層の場合、ｐ型半導体層２０は、例えば、ボロン（Ｂ）をｐ型不純物として含む。
ｐ型半導体層２０のｐ型不純物濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上８×１０１９ａｔｏｍｓ／ｃｍ３未満である。
例えば、ｐ型半導体層２０と酸化物半導体層１０との界面近傍に、酸素濃度の高いｐ型半導体領域が存在しても構わない。
層間絶縁層２２は、ソース電極１６とドレイン電極１８との間に設けられる。層間絶縁層２２は、酸化物半導体層１０、ゲート電極１２、ｐ型半導体層２０を囲む。
層間絶縁層２２は、絶縁体である。層間絶縁層２２は、例えば、酸化シリコンを含む。層間絶縁層２２は、例えば、酸化シリコン層である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図４は、比較例の半導体装置の模式断面図である。図４は、第１の実施形態の図１に対応する図である。
比較例の半導体装置は、トランジスタ９００である。トランジスタ９００は、酸化物半導体層にチャネルが形成される酸化物半導体トランジスタである。トランジスタ９００は、電子をキャリアとするｎチャネル型トランジスタである。
比較例のトランジスタ９００は、ｐ型半導体層２０を備えない点で、第１の実施形態のトランジスタ１００と異なる。
比較例のトランジスタ９００はオフ状態において、ゲート電極１２にゲートターンオフ電圧が印加される。ゲート電極１２にゲートターンオフ電圧が印加されることによって、酸化物半導体層１０の第３の領域１０ｃの空乏化がゲート電極１２に対向する側から進む。酸化物半導体層１０の第３の領域１０ｃが空乏化することで、第１の領域１０ａと第２の領域１０ｂとの間の電気的導通が遮断され、トランジスタ９００がオフ状態となる。
例えば、トランジスタ９００のオン電流を増加させるために、第３の領域１０ｃの電子濃度を高くする場合を考える。例えば、第３の領域１０ｃの酸素空孔密度を高くすることで、第３の領域１０ｃの電子濃度を高くすることができる。
第３の領域１０ｃの電子濃度を高くすると、例えば、ゲート電極１２に印加するゲート電圧による第３の領域１０ｃの空乏化が困難となる。言い換えれば、第３の領域１０ｃの電子濃度を高くすると、トランジスタ９００の閾値電圧が低下する。トランジスタ９００の閾値電圧が低下すると、例えば、トランジスタ９００のカットオフ特性が劣化し問題となる。
図５は、第１の実施形態の半導体装置の作用及び効果の説明図である。
図５は、ｐ型半導体層２０が酸化物半導体層１０に接触している状態でのエネルギーバンド図である。ｐ型半導体層２０と酸化物半導体層１０とが接すると、ｐ型半導体層２０と酸化物半導体層１０との間にキャリアの移動が生じ、ｐ型半導体層２０のフェルミレベルＥｆ２と酸化物半導体層１０のフェルミレベルＥｆ１が一致する。
ｐ型半導体層２０と酸化物半導体層１０とが接すると、ｐ型半導体層２０と酸化物半導体層１０との境界から、ｐ型半導体層２０に向かって空乏層が伸びる。同様に、ｐ型半導体層２０と酸化物半導体層１０との境界から、酸化物半導体層１０に向かって空乏層が伸びる。
ｐ型半導体層２０と酸化物半導体層１０とが接すると、酸化物半導体層１０の第３の領域１０ｃの空乏化が、ｐ型半導体層２０に対向する側から進む。したがって、ゲート電極１２にゲートターンオフ電圧が印加された場合、酸化物半導体層１０の第３の領域１０ｃの空乏化が、ゲート電極１２に対向する側及びｐ型半導体層２０に対向する側の両方向から進む。
したがって、ｐ型半導体層２０を設けることで、トランジスタ１００の閾値電圧が高くなる。よって、例えば、第３の領域１０ｃの電子濃度を高くし、オン電流を増加させる場合でも、トランジスタ１００のカットオフ特性の劣化を抑制できる。
トランジスタ１００の閾値電圧を高くする観点から、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１とｐ型半導体層２０の価電子帯上端エネルギーＥｖ２との差（図３中のΔＥｘ）は、０．２５ｅＶ以上であることが好ましい。ｐ型半導体層２０のフェルミレベルＥｆ２と酸化物半導体層１０のフェルミレベルＥｆ１とのエネルギー差を大きくすることができるため、トランジスタ１００の閾値電圧を高くすることができる。
酸化物半導体層１０とｐ型半導体層２０との間の電子に対する障壁を確保する観点から、ｐ型半導体層２０の伝導帯下端エネルギーＥｃ２と酸化物半導体層１０の伝導帯下端エネルギーＥｃ１との差（図３中のΔＥｃ）は、０．２５ｅＶ以上であることが好ましい。
酸化物半導体層１０とｐ型半導体層２０との間のホール（正孔）に対する障壁を確保する観点から、ｐ型半導体層２０の価電子帯上端エネルギーＥｖ２と酸化物半導体層１０の価電子帯上端エネルギーＥｖ１との差（図３中のΔＥｖ）は、０．２５ｅＶ以上であることが好ましい。
トランジスタ１００の閾値電圧を高くする観点から、ｐ型半導体層２０のｐ型不純物濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上であることが好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることが更に好ましい。ｐ型不純物濃度が大きくなることで、ｐ型半導体層２０のフェルミレベルＥｆ２がｐ型半導体層２０の価電子帯上端エネルギーＥｖ２に近づく。したがって、ｐ型半導体層２０のフェルミレベルＥｆ２と酸化物半導体層１０のフェルミレベルＥｆ１とのエネルギー差が大きくなり、トランジスタ１００の閾値電圧が高くなる。
酸化物半導体層１０とｐ型半導体層２０との間のバンド間トンネリングによる、閾値電圧の低下を抑制する観点から、ｐ型半導体層２０のｐ型不純物濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３未満であることが好ましい。
寄生チャネル形成による閾値電圧の低下を抑制する観点から、ｐ型半導体層２０の第２の方向の幅は、酸化物半導体層１０の第２の方向の幅よりも大きいことが好ましい。
（第１の変形例）
第１の実施形態の第１の変形例の半導体装置は、第１の電極と第２の電極とを結ぶ第１の方向において、ｐ型半導体層は、第１の領域と第２の領域の間に設けられる点で、第１の実施形態の半導体装置と異なる。
図６は、第１の実施形態の第１の変形例の半導体装置の模式断面図である。図６は、第１の実施形態の図１に対応する図である。
第１の変形例の半導体装置は、トランジスタ１０１である。
ソース電極１６とドレイン電極１８とを結ぶ第１の方向において、ｐ型半導体層２０は、第１の領域１０ａと第２の領域１０ｂの間に設けられる。第１の方向において、ｐ型半導体層２０は、第１の領域１０ａと第２の領域１０ｂに挟まれる。ｐ型半導体層２０は、酸化物半導体層１０に埋め込まれている。
第１の領域１０ａの第３の方向の厚さは、第３の領域１０ｃの第３の方向の厚さよりも厚い。また、第２の領域１０ｂの第３の方向の厚さは、第３の領域１０ｃの第３の方向の厚さよりも厚い。
第１の変形例のトランジスタ１０１は、第１の実施形態のトランジスタ１００と比較して、第１の領域１０ａの寄生抵抗及び第２の領域１０ｂの寄生抵抗が低減する。したがって、第１の実施形態のトランジスタ１００に対して、オン抵抗が低減され、オン電流が増加する。
（第２の変形例）
第１の実施形態の第２の変形例の半導体装置は、いわゆるトップゲート型のトランジスタである点で、第１の実施形態の半導体装置と異なる。
図７は、第１の実施形態の第２の変形例の半導体装置の模式断面図である。図７は、第１の実施形態の図１に対応する図である。
第２の変形例の半導体装置は、トランジスタ１０２である。
トランジスタ１０２は、チャネルが形成される酸化物半導体層１０の上側にゲート電極１２、ソース電極１６、及びドレイン電極１８が設けられた、いわゆるトップゲート型のトランジスタである。ｐ型半導体層２０は、酸化物半導体層１０の下側に設けられる。
以上、第１の実施形態及び変形例によれば、閾値電圧が高くなり、特性に優れた酸化物半導体トランジスタが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた酸化物半導体層と、酸化物半導体層に対向するゲート電極と、ゲート電極と酸化物半導体層との間に設けられたゲート絶縁層と、酸化物半導体層に囲まれ、酸化物半導体層に接し、ゲート電極、第１の電極、及び第２の電極と離隔したｐ型半導体層と、を備える。第２の実施形態の半導体装置は、いわゆる縦型トランジスタである点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
図８及び図９は、第２の実施形態の半導体装置の模式断面図である。図９は、図８のＢＢ’断面図である。
第２の実施形態の半導体装置は、トランジスタ２００である。トランジスタ２００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ２００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ２００は、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ２００は、いわゆる縦型トランジスタである。
トランジスタ２００は、酸化物半導体層１０、ゲート電極１２、ゲート絶縁層１４、下部電極１５、上部電極１７、ｐ型半導体層２０、下部絶縁層２４、上部絶縁層２６、コア絶縁層２８、下部分離絶縁層３０、及び上部分離絶縁層３２を備える。
下部電極１５は、第１の電極の一例である。上部電極１７は、第２の電極の一例である。コア絶縁層２８は、第３の絶縁層の一例である。下部分離絶縁層３０は、第１の絶縁層の一例である。上部分離絶縁層３２は、第２の絶縁層の一例である。
下部電極１５と上部電極１７を結ぶ方向を第１の方向と定義する。第１の方向に垂直な方向を、第２の方向と定義する。第１の方向及び第２の方向に垂直な方向を第３の方向と定義する。
下部電極１５は、トランジスタ２００のソース電極又はドレイン電極として機能する。
下部電極１５は、導電体である。下部電極１５は、例えば、酸化物導電体又は金属を含む。
下部電極１５は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体を含む。下部電極１５は、例えば、酸化インジウムスズを含む。下部電極１５は、例えば、酸化インジウムスズ層である。
下部電極１５は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属又は金属化合物を含む。
下部電極１５は、例えば、複数の導電体の積層構造を有していても構わない。
上部電極１７は、下部電極１５の上側に設けられる。上部電極１７は、トランジスタ２００のソース電極又はドレイン電極として機能する。
上部電極１７は、導電体である。上部電極１７は、例えば、酸化物導電体又は金属を含む。
上部電極１７は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体を含む。上部電極１７は、例えば、酸化インジウムスズを含む。上部電極１７は、例えば、酸化インジウムスズ層である。
上部電極１７は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属又は金属化合物を含む。
上部電極１７は、例えば、複数の導電体の積層構造を有していても構わない。
下部電極１５と上部電極１７とは、例えば、同一の材料で形成される。下部電極１５及び上部電極１７は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１５及び上部電極１７は、例えば、酸化インジウムスズを含む。下部電極１５及び上部電極１７は、例えば、酸化インジウムスズ層である。
酸化物半導体層１０は、下部電極１５と上部電極１７との間に設けられる。酸化物半導体層１０は、例えば、下部電極１５に接する。酸化物半導体層１０は、例えば、上部電極１７に接する。
酸化物半導体層１０には、トランジスタ２００のオン動作時に、電流経路となるチャネルが形成される。
酸化物半導体層１０は、酸化物半導体である。酸化物半導体層１０は、例えば、アモルファスである。
酸化物半導体層１０は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む。
酸化物半導体層１０は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む。酸化物半導体層１０は、例えば、酸化インジウムガリウム亜鉛を含む。酸化物半導体層１０は、例えば、酸化インジウムガリウム亜鉛層である。
酸化物半導体層１０は、例えば、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む。酸化物半導体層１０は、例えば、酸化インジウムアルミニウム亜鉛を含む。酸化物半導体層１０は、例えば、酸化インジウムアルミニウム亜鉛層である。
酸化物半導体層１０は、例えば、ｎ型である。酸化物半導体層１０は、例えば、ｎ型半導体である。酸化物半導体層１０は、例えば、酸素空孔を含む。酸化物半導体層１０の中の酸素空孔は、ドナーとして機能する。
酸化物半導体層１０の第１の方向の長さは、例えば、８０ｎｍ以上２００ｎｍ以下である。
ゲート電極１２は、酸化物半導体層１０に対向する。ゲート電極１２は、その第１の方向における位置座標が、下部電極１５の第１の方向における位置座標と上部電極１７の第１の方向における位置座標の間の値となるように設けられる。
図９に示すように、ゲート電極１２は、酸化物半導体層１０を囲む。ゲート電極１２は、酸化物半導体層１０の周囲に設けられる。
ゲート電極１２は、例えば、金属、金属化合物、又は半導体である。ゲート電極１２は、例えば、タングステン（Ｗ）を含む。ゲート電極１２は、例えば、タングステン層である。
ゲート電極１２の第１の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層１４は、ゲート電極１２と酸化物半導体層１０との間に設けられる。ゲート絶縁層１４は、酸化物半導体層１０を囲んで設けられる。ゲート絶縁層１４は、酸化物半導体層１０に接する。
ゲート絶縁層１４は、例えば、酸化物、窒化物、又は酸窒化物である。ゲート絶縁層１４は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、又は酸化ジルコニウムを含む。ゲート絶縁層１４は、例えば、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、又は酸化ジルコニウム膜を含む。ゲート絶縁層１４は、例えば、上記例示列挙した膜の、積層膜を含む。ゲート絶縁層１４の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
ｐ型半導体層２０は、下部電極１５と上部電極１７との間に設けられる。ｐ型半導体層２０は、酸化物半導体層１０に対向する。
図９に示すように、ｐ型半導体層２０は、酸化物半導体層１０に囲まれる。酸化物半導体層１０は、ｐ型半導体層２０の周囲に設けられる。ｐ型半導体層２０は、酸化物半導体層１０に接する。ゲート電極１２とｐ型半導体層２０との間に、酸化物半導体層１０が設けられる。
ｐ型半導体層２０は、ゲート電極１２、下部電極１５、及び上部電極１７と離隔する。ｐ型半導体層２０は、ゲート電極１２、下部電極１５、及び上部電極１７を含むいかなる電極とも離隔する。ｐ型半導体層２０は、フローティングである。
ｐ型半導体層２０の伝導帯下端エネルギーＥｃ２は、例えば、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１より大きい。また、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１は、例えば、ｐ型半導体層２０の価電子帯上端エネルギーＥｖ２より大きい。また、ｐ型半導体層の価電子帯上端エネルギーＥｖ２は、例えば、酸化物半導体層１０の価電子帯上端エネルギーＥｖ１より大きい。
言い換えれば、ｐ型半導体層２０の電子親和力ＥＡ２は、例えば、酸化物半導体層１０の電子親和力ＥＡ１より小さい。また、酸化物半導体層１０の電子親和力ＥＡ１は、例えば、ｐ型半導体層２０のイオン化エネルギーＩＥ２より小さい。また、ｐ型半導体層２０のイオン化エネルギーＩＥ２は、例えば、酸化物半導体層１０のイオン化エネルギーＩＥ１より小さい。
ｐ型半導体層２０の伝導帯下端エネルギーＥｃ２と酸化物半導体層１０の伝導帯下端エネルギーＥｃ１との差ΔＥｃは、例えば、０．２５ｅＶ以上である。また、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１とｐ型半導体層２０の価電子帯上端エネルギーＥｖ２との差ΔＥｘは、例えば、０．２５ｅＶ以上である。また、ｐ型半導体層２０の価電子帯上端エネルギーＥｖ２と酸化物半導体層１０の価電子帯上端エネルギーＥｖ１との差ΔＥｖは、例えば、０．２５ｅＶ以上である。
ｐ型半導体層２０は、ｐ型である。ｐ型半導体層２０は、ｐ型半導体である。
ｐ型半導体層２０は、例えば、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含む。ｐ型半導体層２０は、例えば、シリコン層、ゲルマニウム層、又は、シリコンジャーマナイド層である。
ｐ型半導体層２０は、例えば、化合物半導体を含む。ｐ型半導体層２０は、例えば、リン化アルミニウム、ヒ素化アルミニウム、アンチモン化アルミニウム、リン化ガリウム、ヒ素化ガリウム、硫化亜鉛、セレン化亜鉛、又は窒化ガリウムを含む。ｐ型半導体層２０は、例えば、リン化アルミニウム層、ヒ素化アルミニウム層、アンチモン化アルミニウム層、リン化ガリウム層、ヒ素化ガリウム層、硫化亜鉛層、セレン化亜鉛層、又は窒化ガリウム層である。
ｐ型半導体層２０は、ｐ型不純物を含む。ｐ型半導体層２０がシリコン層の場合、ｐ型半導体層２０は、例えば、ボロン（Ｂ）をｐ型不純物として含む。
ｐ型半導体層２０のｐ型不純物濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上８×１０１９ａｔｏｍｓ／ｃｍ３未満である。
ｐ型半導体層２０と酸化物半導体層１０との界面近傍に、酸素濃度の高いｐ型半導体領域が存在しても構わない。
コア絶縁層２８は、下部電極１５と上部電極１７との間に設けられる。コア絶縁層２８は、下部分離絶縁層３０と上部分離絶縁層３２との間に設けられる。
図９に示すように、コア絶縁層２８は、ｐ型半導体層２０に囲まれる。ｐ型半導体層２０は、コア絶縁層２８の周囲に設けられる。コア絶縁層２８は、例えば、ｐ型半導体層２０に接する。
コア絶縁層２８は、例えば、酸化物、窒化物、又は酸窒化物である。コア絶縁層２８は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。コア絶縁層２８は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
下部分離絶縁層３０は、下部電極１５とｐ型半導体層２０との間に設けられる。下部分離絶縁層３０は、例えば、下部電極１５及びｐ型半導体層２０と接する。
下部分離絶縁層３０は、例えば、酸化物、窒化物、又は酸窒化物である。下部分離絶縁層３０は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。下部分離絶縁層３０は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
上部分離絶縁層３２は、上部電極１７とｐ型半導体層２０との間に設けられる。上部分離絶縁層３２は、例えば、上部電極１７及びｐ型半導体層２０と接する。
上部分離絶縁層３２は、例えば、酸化物、窒化物、又は酸窒化物である。上部分離絶縁層３２は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。上部分離絶縁層３２は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
下部絶縁層２４は、下部電極１５の上に設けられる。下部絶縁層２４は、ゲート電極１２と下部電極１５との間に設けられる。
下部絶縁層２４は、酸化物半導体層１０を囲む。下部絶縁層２４は、例えば、ゲート絶縁層１４を囲む。下部絶縁層２４と酸化物半導体層１０との間に、例えば、ゲート絶縁層１４が設けられる。
下部絶縁層２４は、例えば、酸化物、窒化物、又は酸窒化物である。下部絶縁層２４は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。下部絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
上部絶縁層２６は、ゲート電極１２の上に設けられる。上部絶縁層２６は、ゲート電極１２と上部電極１７との間に設けられる。
上部絶縁層２６は、酸化物半導体層１０を囲む。上部絶縁層２６は、例えば、ゲート絶縁層１４を囲む。上部絶縁層２６と酸化物半導体層１０との間に、例えば、ゲート絶縁層１４が設けられる。
上部絶縁層２６は、例えば、酸化物、窒化物、又は酸窒化物である。上部絶縁層２６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。上部絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
第２の実施形態のトランジスタ２００は、ｐ型半導体層２０を設けることで、第１の実施形態のトランジスタ１００と同様の作用により、閾値電圧が高くなる。よって、例えば、酸化物半導体層１０の電子濃度を高くし、オン電流を増加させる場合でも、トランジスタ２００のカットオフ特性の劣化を抑制できる。
トランジスタ２００の閾値電圧を高くする観点から、酸化物半導体層１０の伝導帯下端エネルギーＥｃ１とｐ型半導体層２０の価電子帯上端エネルギーＥｖ２との差ΔＥｘは、０．２５ｅＶ以上であることが好ましい。
酸化物半導体層１０とｐ型半導体層２０との間の電子に対する障壁を確保する観点から、ｐ型半導体層２０の伝導帯下端エネルギーＥｃ２と酸化物半導体層１０の伝導帯下端エネルギーＥｃ１との差ΔＥｃは、０．２５ｅＶ以上であることが好ましい。
酸化物半導体層１０とｐ型半導体層２０との間のホール（正孔）に対する障壁を確保する観点から、ｐ型半導体層２０の価電子帯上端エネルギーＥｖ２と酸化物半導体層１０の価電子帯上端エネルギーＥｖ１との差のΔＥｖは、０．２５ｅＶ以上であることが好ましい。
トランジスタ２００の閾値電圧を高くする観点から、ｐ型半導体層２０のｐ型不純物濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上であることが好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることが更に好ましい。
酸化物半導体層１０とｐ型半導体層２０との間のバンド間トンネリングによる、閾値電圧の低下を抑制する観点から、ｐ型半導体層２０のｐ型不純物濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３未満であることが好ましい。
（第１の変形例）
第２の実施形態の第１の変形例の半導体装置は、第１の電極と第２の電極とを結ぶ第１の方向のｐ型半導体層の長さは、第１の方向のゲート電極の長さよりも短い点で、第２の実施形態の半導体装置と異なる。
図１０は、第２の実施形態の第１の変形例の半導体装置の模式断面図である。図１０は、第２の実施形態の図８に対応する図である。
第１の変形例の半導体装置は、トランジスタ２０１である。
第１の方向のｐ型半導体層２０の長さ（図１０中のＬ１）は、第１の方向のゲート電極１２の長さ（図１０中のＬ２）よりも短い。
第１の変形例のトランジスタ２０１は、第２の実施形態のトランジスタ２００と比較して、ｐ型半導体層２０の長さが短くなることで、実効的なチャネル長が短くなる。したがって、第２の実施形態のトランジスタ２００に対して、オン抵抗が低減され、オン電流が増加する。
（第２の変形例）
第２の実施形態の第２の変形例の半導体装置は、第３の絶縁層を備えない点で、第２の実施形態の半導体装置と異なる。
図１１は、第２の実施形態の第２の変形例の半導体装置の模式断面図である。図１１は、第２の実施形態の図８に対応する図である。
第２の変形例の半導体装置は、トランジスタ２０２である。トランジスタ２０２は、コア絶縁層２８を備えない。
（第３の変形例）
第２の実施形態の第３の変形例の半導体装置は、第１の絶縁層、第２の絶縁層、及び第３の絶縁層を備えない点で、第２の実施形態の半導体装置と異なる。
図１２は、第２の実施形態の第３の変形例の半導体装置の模式断面図である。図１２は、第２の実施形態の図８に対応する図である。
第３の変形例の半導体装置は、トランジスタ２０３である。トランジスタ２０３は、下部分離絶縁層３０、上部分離絶縁層３２、及びコア絶縁層２８を備えない。
以上、第２の実施形態及び変形例によれば、閾値電圧が高くなり、特性に優れた酸化物半導体トランジスタが実現できる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第２の実施形態の半導体装置と、第１の電極又は第２の電極に電気的に接続されたキャパシタを、備える。
第３の実施形態の半導体記憶装置は、半導体メモリ３００である。第３の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリ３００は、第２の実施形態のトランジスタ２００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する場合がある。
図１３は、第３の実施形態の半導体記憶装置の等価回路図である。図１３は、メモリセルＭＣが１個の場合を例示しているが、メモリセルＭＣは、例えばアレイ状に複数設けられていても構わない。
半導体メモリ３００は、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬを備える。メモリセルＭＣは、スイッチングトランジスタＴＲ及びキャパシタＣＡを含む。図１３で、破線で囲まれた領域がメモリセルＭＣである。
ワード線ＷＬは、スイッチングトランジスタＴＲのゲート電極に電気的に接続される。ビット線ＢＬは、スイッチングトランジスタＴＲのソース・ドレイン電極の一方に電気的に接続される。キャパシタＣＡの一方の電極は、スイッチングトランジスタＴＲのソース・ドレイン電極の他方に電気的に接続される。キャパシタＣＡの他方の電極は、プレート線ＰＬに接続される。
メモリセルＭＣは、キャパシタＣＡに電荷を蓄積することで、データを記憶する。データの書き込み及び読出しは、スイッチングトランジスタＴＲをオン動作させることにより行う。
例えば、ビット線ＢＬに所望の電圧を印加した状態でスイッチングトランジスタＴＲをオン動作させ、メモリセルＭＣへのデータの書き込みを行う。
また、例えば、スイッチングトランジスタＴＲをオン動作させ、キャパシタに蓄積された電荷量に応じたビット線ＢＬの電圧変化を検知し、メモリセルＭＣのデータの読み出しを行う。
図１４は、第３の実施形態の半導体記憶装置の模式断面図である。図１４は、半導体メモリ３００のメモリセルＭＣの断面を示す。
半導体メモリ３００は、シリコン基板５０、スイッチングトランジスタＴＲ、キャパシタＣＡ、下部層間絶縁層５１、及び上部層間絶縁層５２を含む。
スイッチングトランジスタＴＲは、酸化物半導体層１０、ゲート電極１２、ゲート絶縁層１４、下部電極１５、上部電極１７、ｐ型半導体層２０、コア絶縁層２８、下部分離絶縁層３０、及び上部分離絶縁層３２を備える。
下部電極１５は、第１の電極の一例である。上部電極１７は、第２の電極の一例である。コア絶縁層２８は、第３の絶縁層の一例である。下部分離絶縁層３０は、第１の絶縁層の一例である。上部分離絶縁層３２は、第２の絶縁層の一例である。
スイッチングトランジスタＴＲは、第２の実施形態のトランジスタ２００と同様の構造を有する。
キャパシタＣＡは、シリコン基板５０とスイッチングトランジスタＴＲとの間に設けられる。キャパシタＣＡは、シリコン基板５０と下部電極１５との間に設けられる。キャパシタＣＡは、下部電極１５に電気的に接続される。
キャパシタＣＡは、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１は、下部電極１５に電気的に接続される。セル電極７１は、例えば、下部電極１５に接する。
セル電極７１及びプレート電極７２は、例えば、窒化チタンである。キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
ゲート電極１２は、例えば、図示しないワード線ＷＬに電気的に接続される。上部電極１７は、例えば、図示しないビット線ＢＬに電気的に接続される。プレート電極７２は、例えば、図示しないプレート線ＰＬに接続される。
半導体メモリ３００は、閾値電圧の高い酸化物半導体トランジスタをスイッチングトランジスタＴＲに適用する。したがって、例えば、電荷保持特性に優れたＤＲＡＭが実現する。
以上、第３の実施形態によれば、閾値電圧が高い酸化物半導体トランジスタを備え、メモリ特性の向上する半導体メモリが実現できる。
第２の実施形態においては、ゲート電極１２が酸化物半導体層１０を囲んで設けられるトランジスタを例に説明したが、本発明の実施形態のトランジスタは、ゲート電極が酸化物半導体層を囲まないトランジスタであっても構わない。例えば、本発明の実施形態のトランジスタは、酸化物半導体層が２本のゲート電極に挟まれるトランジスタであっても構わない。
第３の実施形態においては、第２の実施形態のトランジスタが適用される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、第２の実施形態の第１ないし第３の変形例のトランジスタが適用される半導体メモリであっても構わない。また、本発明の実施形態の半導体メモリは、第１の実施形態、第１の実施形態の第１又は第２の変形例のトランジスタが適用される半導体メモリであっても構わない。
第３の実施形態においては、セル電極が下部電極１５に電気的に接続される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、セル電極が上部電極１７に電気的に接続される半導体メモリであっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 酸化物半導体層
１０ａ 第１の領域
１０ｂ 第２の領域
１０ｃ 第３の領域
１２ ゲート電極
１４ ゲート絶縁層
１５ 下部電極（第１の電極）
１６ ソース電極（第１の電極）
１７ 上部電極（第２の電極）
１８ ドレイン電極（第２の電極）
２０ ｐ型半導体層
２８ コア絶縁層（第３の絶縁層）
３０ 下部分離絶縁層（第１の絶縁層）
３２ 上部分離絶縁層（第２の絶縁層）
１００ トランジスタ（半導体装置）
２００ トランジスタ（半導体装置）
３００ 半導体メモリ（半導体記憶装置）
ＣＡ キャパシタ

Claims (25)

  1. 第１の領域と、第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域と、を含む酸化物半導体層と、
    前記第３の領域に対向するゲート電極と、
    前記第３の領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記第１の領域に電気的に接続された第１の電極と、
    前記第２の領域に電気的に接続された第２の電極と、
    前記第３の領域に接し、前記ゲート電極との間に前記第３の領域が設けられ、前記ゲート電極、前記第１の電極、及び前記第２の電極と離隔したｐ型半導体層と、
    を備える半導体装置。
  2. 前記酸化物半導体層はｎ型である、請求項１記載の半導体装置。
  3. 前記ｐ型半導体層の伝導帯下端エネルギーは前記酸化物半導体層の伝導帯下端エネルギーより大きく、前記酸化物半導体層の伝導帯下端エネルギーは前記ｐ型半導体層の価電子帯上端エネルギーより大きく、前記ｐ型半導体層の価電子帯上端エネルギーは前記酸化物半導体層の価電子帯上端エネルギーより大きい、請求項１又は請求項２記載の半導体装置。
  4. 前記ｐ型半導体層の伝導帯下端エネルギーと前記酸化物半導体層の伝導帯下端エネルギーとの差は、０．２５ｅＶ以上である、請求項３記載の半導体装置。
  5. 前記酸化物半導体層の伝導帯下端エネルギーと前記ｐ型半導体層の価電子帯上端エネルギーとの差は、０．２５ｅＶ以上である、請求項３記載の半導体装置。
  6. 前記ｐ型半導体層はフローティングである、請求項１又は請求項２記載の半導体装置。
  7. 前記酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む、請求項１又は請求項２記載の半導体装置。
  8. 前記ｐ型半導体層はシリコン（Ｓｉ）を含む、請求項１又は請求項２記載の半導体装置。
  9. 前記ｐ型半導体層のｐ型不純物濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以上８×１０１９ａｔｏｍｓ／ｃｍ３未満である、請求項１又は請求項２記載の半導体装置。
  10. 前記第１の電極と前記第２の電極とを結ぶ方向を第１の方向、前記第１の方向に垂直で前記酸化物半導体層と前記ｐ型半導体層の界面に平行な方向を第２の方向とした場合に、前記ｐ型半導体層の前記第２の方向の幅は、前記酸化物半導体層の前記第２の方向の幅よりも大きい、請求項１又は請求項２記載の半導体装置。
  11. 前記第１の電極と前記第２の電極とを結ぶ第１の方向において、前記ｐ型半導体層は前記第１の領域と前記第２の領域の間に設けられる、請求項１又は請求項２記載の半導体装置。
  12. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁層と、
    前記酸化物半導体層に囲まれ、前記酸化物半導体層に接し、前記ゲート電極、前記第１の電極、及び前記第２の電極と離隔したｐ型半導体層と、
    を備える半導体装置。
  13. 前記酸化物半導体層はｎ型である請求項１２記載の半導体装置。
  14. 前記ｐ型半導体層の伝導帯下端エネルギーは前記酸化物半導体層の伝導帯下端エネルギーより大きく、前記酸化物半導体層の伝導帯下端エネルギーは前記ｐ型半導体層の価電子帯上端エネルギーより大きく、前記ｐ型半導体層の価電子帯上端エネルギーは前記酸化物半導体層の価電子帯上端エネルギーより大きい、請求項１２又は請求項１３記載の半導体装置。
  15. 前記ｐ型半導体層の伝導帯下端エネルギーと前記酸化物半導体層の伝導帯下端エネルギーとの差は、０．２５ｅＶ以上である、請求項１４記載の半導体装置。
  16. 前記酸化物半導体層の伝導帯下端エネルギーと前記ｐ型半導体層の価電子帯上端エネルギーとの差は、０．２５ｅＶ以上である、請求項１４記載の半導体装置。
  17. 前記ｐ型半導体層はフローティングである、請求項１２又は請求項１３記載の半導体装置。
  18. 前記酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む、請求項１２又は請求項１３記載の半導体装置。
  19. 前記ｐ型半導体層はシリコン（Ｓｉ）を含む、請求項１２又は請求項１３記載の半導体装置。
  20. 前記ｐ型半導体層のｐ型不純物濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以上８×１０１９ａｔｏｍｓ／ｃｍ３未満である、請求項１２又は請求項１３記載の半導体装置。
  21. 前記ゲート電極は前記酸化物半導体層を囲む、請求項１２又は請求項１３記載の半導体装置。
  22. 前記第１の電極と前記ｐ型半導体層との間に設けられた第１の絶縁層と、
    前記第２の電極と前記ｐ型半導体層との間に設けられた第２の絶縁層と、
    を更に備える、請求項１２又は請求項１３記載の半導体装置。
  23. 前記第１の電極と前記第２の電極とを結ぶ第１の方向の前記ｐ型半導体層の長さは、前記第１の方向の前記ゲート電極の長さよりも短い、請求項１２又は請求項１３記載の半導体装置。
  24. 前記ｐ型半導体層に囲まれた第３の絶縁層を、更に備える、請求項１２又は請求項１３記載の半導体装置。
  25. 請求項１、請求項２、請求項１２又は請求項１３記載の半導体装置と、前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタとを、備える、半導体記憶装置。
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