CN113871398A - 三维半导体装置及其制造方法 - Google Patents

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CN113871398A
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China
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insulating film
substrate
gate insulating
transistors
gate
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吴承河
金元洪
罗勋奏
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种三维半导体装置包括：第一衬底、在第一衬底上的多个第一晶体管、在多个第一晶体管上的第二衬底、在第二衬底上的多个第二晶体管、以及电连接多个第一晶体管和多个第二晶体管的互连部分。多个第一晶体管中的每一个包括在第一衬底上并具有第一氢含量的第一栅极绝缘膜。多个第二晶体管中的每一个包括在第二衬底上并具有第二氢含量的第二栅极绝缘膜。第二氢含量大于第一氢含量。

Description

三维半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2020年6月12日在韩国知识产权局提交的韩国专利申请No.10-2020-0071811的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及三维半导体装置和/或制造三维半导体装置的方法。
背景技术
在半导体装置中，电介质材料被广泛用作主要成分。近年来，随着半导体装置的集成度的提高，已经采用了具有高介电常数的电介质。然而，这种电介质可能具有化学不稳定性。例如，在构成栅极绝缘膜的电介质中可能出现诸如氧空位的陷阱，这可能不利地影响半导体装置的可靠性。
发明内容
本发明构思的一方面是一种具有改善的可靠性的三维半导体装置。通过改善半导体装置中采用的电介质膜的特性，可以改善可靠性。
本发明构思的另一方面是一种制造具有改善的可靠性的半导体装置的方法。通过改善半导体装置中采用的电介质膜的特性，可以改善可靠性。
根据本发明构思的实施例，一种三维半导体装置包括：第一衬底；多个第一晶体管，其在所述第一衬底上；第二衬底，其在所述多个第一晶体管上；多个第二晶体管，其在所述第二衬底上；以及互连部分，其电连接所述多个第一晶体管和所述多个第二晶体管。所述多个第一晶体管中的每一个包括在所述第一衬底上的第一栅极绝缘膜、在所述第一栅极绝缘膜上的第一栅电极、以及在所述第一栅电极两侧的所述第一衬底上的第一源极/漏极区。所述第一栅极绝缘膜具有第一氢含量。所述多个第二晶体管中的每一个包括在所述第二衬底上的第二栅极绝缘膜、在所述第二栅极绝缘膜上的第二栅电极、以及在所述第二栅电极两侧的所述第二衬底上的第二源极/漏极区。所述第二栅极绝缘膜具有可以大于所述第一氢含量的第二氢含量。
根据本发明构思的实施例，一种三维半导体装置包括：第一衬底；多个第一晶体管，其在所述第一衬底上；第二衬底，其在所述多个第一晶体管上；多个第二晶体管，其在所述第二衬底上；多条第一导线，其在所述多个第一晶体管与所述第二衬底之间；多条第二导线，其在所述多个第二晶体管上并电连接到所述多个第二晶体管；以及贯通件。所述多个第一晶体管中的每一个具有第一栅极绝缘膜和在所述第一栅极绝缘膜上的第一栅电极。所述第二衬底的厚度小于所述第一衬底的厚度。所述多个第二晶体管中的每一个具有第二栅极绝缘膜和在所述第二栅极绝缘膜上的第二栅电极。所述第二栅极绝缘膜和所述第一栅极绝缘膜具有相同的电介质材料。所述第二栅极绝缘膜的氢含量可以比所述第一栅极绝缘膜的氢含量多10％或更多。所述多条第一导线电连接到所述多个第一晶体管。所述贯通件可以穿透所述第二衬底，并连接所述多条第一导线和所述多条第二导线。
根据本发明构思的实施例，一种三维半导体装置包括：第一衬底；多个第一晶体管，每个第一晶体管具有在所述第一衬底的上表面上的第一栅极绝缘膜和在所述第一栅极绝缘膜上的第一栅电极；第二衬底，其在所述多个第一晶体管上；多个第二晶体管，每个第二晶体管具有在所述第二衬底的上表面上的第二栅极绝缘膜和在所述第二栅极绝缘膜上的第二栅电极；以及互连部分，其电连接所述多个第一晶体管和所述多个第二晶体管。所述第二衬底的厚度可以小于所述第一衬底的厚度。所述第二栅极绝缘膜和所述第一栅极绝缘膜可以具有相同的电介质材料。所述第二栅极绝缘膜的氢含量可以比所述第一栅极绝缘膜的氢含量多10％或更多。
根据本发明构思的实施例，一种制造半导体装置的方法包括：制备具有有源区的半导体衬底；在所述有源区上形成栅极堆叠件，所述栅极堆叠件包括栅极绝缘膜和栅电极；以及使用氢自由基或氢等离子体对所述栅极堆叠件执行还原处理。
根据本发明构思的实施例，一种制造半导体装置的方法包括：在第一衬底上形成多个第一晶体管，所述多个第一晶体管各自具有在所述第一衬底上的第一栅极绝缘膜和第一栅电极；在所述多个第一晶体管上形成第一导线；在所述第一导线上形成第二衬底；在所述第二衬底上形成多个第二晶体管，所述多个第二晶体管各自具有第二栅极绝缘膜和第二栅电极；在所述多个第二晶体管上形成第二导线和贯通件。所述形成多个第二晶体管包括：在所述第一衬底上形成栅极堆叠件，并且使用氢自由基或氢等离子体对所述栅极堆叠件执行还原处理。所述栅极堆叠件包括第二栅极绝缘膜和第二栅电极。所述贯通件连接所述第一导线和所述第二导线。
附图说明
根据下面结合附图的详细描述，将更加清楚地理解本发明构思的上述和其它方面、特征和效果，在附图中：
图1A至图1E是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图；
图2A至图2G是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图；
图3是用于示出根据本发明构思的通过执行还原处理来改进栅极绝缘膜的原理的示意图；
图4A至图4B是示出根据本发明构思的经历还原处理的栅极绝缘膜的二次离子质谱(SIMS)的结果的曲线图；
图5A至图5B是示出评估本发明构思的示例和比较例的栅极绝缘膜的可靠性(NBTI)和泄漏电流特性的结果的曲线图；
图6A至图6D是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图；
图7A至图7C是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图；
图8是示出根据本发明构思的示例实施例的半导体装置的截面图；
图9A至图9E是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图；
图10是示出第一装置层和第二装置层的栅极绝缘膜的SIMS测量结果的曲线图；
图11是示出根据本发明构思的示例实施例的半导体装置的截面图；
图12是示出根据本发明构思的示例实施例的半导体装置的布局的示意性平面图；
图13A至图13E是制造图12中所示的半导体装置的方法中的操作的截面图；以及
图14是示出根据本发明构思的示例实施例的半导体装置的透视图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的示例实施例。
当诸如“中的至少一个”的表达在元素的列表(例如，A、B和C)之后时，该表达修饰元素的整个列表，而不是修饰列表中的单独的元素。例如，“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B、C或它们的组合中的一个”以及“A、B、C和它们的组合中的一个”分别可以被解释为覆盖以下组合中的任何一个：A，B，A和B，A和C，B和C，以及A、B和C。
当在本说明书中将术语“约”或“基本上”与数值结合使用时，其旨在是相关联的数值包括所述数值左右的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，其旨在是不要求几何形状的精度，但是形状的自由度在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，都将理解，这些值和形状应被解释为包括所述数值或形状左右的制造或操作公差(例如，±10％)。
图1A至图1E是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图。在本示例实施例中制造的半导体装置可以包括诸如MOSFET的FET装置。
参照图1A，半导体衬底11可以具有通过装置隔离部分12限定的有源区11A。
限定有源区11A的沟槽可以在半导体衬底11中形成到期望的深度和/或替代地预定的深度，并且可以通过利用等离子体化学气相沉积(PECVD)在沟槽中形成诸如氧化硅膜的绝缘膜来形成限定有源区11A的装置隔离部分12。
例如，半导体衬底11可以包括诸如硅衬底、锗衬底或硅锗衬底的单个半导体衬底，或者诸如绝缘体上硅(SOI)衬底或绝缘体上锗(绝缘上锗：GOI)衬底的复合衬底。
同时，半导体衬底11还可以包括p型阱或n型阱。例如，在n型MOSFET的情况下，可以形成掺杂有诸如磷(P)或砷(As)的杂质的n型阱，并且在p型MOSFET的情况下，可以形成掺杂有诸如硼(B)的杂质的p型阱。
有源区11A可以提供沟道层。在本示例实施例中，有源区11A被示出为大体平坦的结构，但不限于此，并且可以使用诸如鳍形的三维结构或诸如布线的结构。
参照图1B，可以在半导体衬底上顺序地形成栅极绝缘膜14和栅电极15。
栅极绝缘膜14可以包括具有高介电常数(例如，10或更大)的高电介质材料，以及氧化硅(SiO2)、氮化硅(SiNx)或氮氧化硅(SiON)。例如，作为高k材料，可以使用从由氧化铪膜(HfO2)、氧化铪硅膜(HfSiO)、氮氧化铪硅膜(HfSiON)、氮氧化铪膜(HfON)、氧化铪铝膜(HfAlO)、氧化铪镧膜(HfLaO)、氧化锆膜(ZrO2)、氧化钽膜(TaO2)、氧化锆硅膜(ZrSiO)、氧化镧膜(La2O3)、氧化镨膜(Pr2O3)和氧化镝膜(Dy2O3)构成的组中选择的至少一种高介电常数材料。在一些示例实施例中，栅极绝缘膜14可以由两个或更多个电介质层形成(参见图2F)。
栅电极15可以在随后的工艺中形成在栅极绝缘膜14上。例如，栅电极15可以包括诸如铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、铝(Al)、铪(Hf)的金属，诸如锆(Zr)、钯(Pd)、铂(Pt)和钼(Mo)的金属，或者诸如WSi的硅化物，诸如TiN、TaN、TiON、TaON的氮化物或氮氧化物。自然氧化膜或单独的封盖层(图6B中的“57”，和图7B中的“77”)可额外地形成在栅电极15上。在本说明书中，栅极绝缘膜和栅电极的堆叠件也被称为“栅极堆叠件”。
接着，参照图1C，使用氢自由基或氢等离子体对栅极堆叠件GS'执行还原处理。
该还原处理使用高反应性的氢自由基，并且可以通过各种工艺来执行。例如，可以通过在其中设置有半导体衬底11的腔室外部产生氢自由基，然后将氢自由基供应到该腔室中，来执行还原处理；或者可以通过在其中设置有半导体衬底11的腔室中产生氢等离子体来执行还原处理。
在该还原工艺中，通过固化以填充栅极绝缘膜14中存在的氧空位，可以极大地改善栅极绝缘膜14的质量。具体地，通过还原处理的固化作用(curing action)，栅极绝缘膜可以极大地改善作为可靠性指标的负偏压温度不稳定性(negative bias temperatureinstability，NBTI)，并且可以改善泄漏电流特性。稍后将参照图3描述该操作。
在本示例实施例中采用的使用氢自由基(或氢等离子体)的还原处理可以通过代替传统的高温(例如，900℃)退火工艺来改善栅极绝缘膜14的质量。具体地，由于可以甚至在低于正常退火温度的温度下执行使用氢自由基的还原处理，因此这可以有利地用于需要低温工艺的环境中。使用氢自由基的还原处理不限于此，但是，例如，其在600℃或更低的温度下执行，使得可以预期期望的固化效果。
在本实施例中，仅描述了使用氢自由基(或氢等离子体)的还原处理，但在产生等离子体进行还原处理时，也可以额外地产生含有其它还原气体的等离子体。例如，该其它还原气体可包括选自由Ar、He、N2、NH3和氢(H)同位素构成的组中的至少一种。
在具体示例实施例中，可以在包含氧或氧同位素的气氛中执行还原处理，或者可以添加含氧等离子体。在这种情况下，该氧元素可用于产生固化陷阱的高度活化的氧。因此，即使在不存在诸如自然氧化膜的氧化膜的环境中，也可以通过根据本示例实施例的还原处理来改善栅极绝缘膜14的质量。
接着，参照图1D，可以形成栅极结构GS，并且可以使用离子注入工艺在半导体衬底11上形成第一掺杂区16。
在该工艺中，可以通过使用掩模M执行选择性蚀刻来形成期望形状的栅极结构GS，然后可以使用掩模M和栅极结构GS作为离子注入掩模来形成第一掺杂区16。第一掺杂区16可以位于半导体衬底11上方并且邻近栅极结构GS。第一掺杂区16的杂质可以是诸如砷(As)的n型杂质或诸如硼(B)的p型杂质。第一掺杂区16可以形成为在低浓度下是浅的，并且通常可以具有与阱中的杂质的导电类型相反的导电类型。
接着，参照图1E，可以在栅极结构GS的侧壁上形成侧壁间隔件19，并且可以使用二次离子注入工艺来形成第二掺杂区18。侧壁间隔件19可由氧化硅、氮化硅、氮氧化硅、或它们的组合形成。随后，可以通过使用栅极结构GS和侧壁间隔件19作为离子注入掩模来在半导体衬底11上形成第二掺杂区18。第二掺杂区18可位于半导体衬底11上方并且邻近栅极结构GS和侧壁间隔件19。在用于第二掺杂区18的离子注入工艺之后，还可以执行热处理工艺。
通过这样的离子注入工艺，第一掺杂区16和第二掺杂区18可以被提供为源极/漏极区，并且可以完成包括源极/漏极区和栅结构GS的MOS晶体管。
如上所述，通过用使用氢自由基等的还原处理代替传统的退火工艺来固化诸如氧空位的陷阱，可以改善栅极绝缘膜的可靠性和泄漏电流特性。
在根据示例实施例的制造半导体装置(MOSFET)的方法中，描述了在用于形成源极/漏极区的离子注入工艺之前执行还原处理工艺的示例，但是在其它制造工艺中，可以在离子注入工艺之后执行还原处理(参见图2A至图2G)。
图2A至图2G是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图。
参照图2A，可以在半导体衬底31的有源区31A上顺序地形成伪绝缘层DI'和伪电极层DE'。
可通过半导体衬底31上的装置隔离部分32限定有源区31A，并且伪绝缘层DI'和伪电极层DE'可堆叠在有源区31A上。
例如，伪绝缘层DI'可以包括氧化硅层(SiO2)。可以使用化学气相沉积(CVD)、原子层沉积(ALD)或热氧化工艺来形成伪绝缘层DI'。例如，伪电极层DE'可以包括通过化学气相沉积形成的多晶硅。
接着，参照图2B，可以形成伪栅极结构DG，并且可以使用第一离子注入工艺在半导体衬底31上形成第一掺杂区36。
在该工艺中，类似于图1D的工艺，可以利用使用掩模的选择性蚀刻工艺来形成伪栅极结构DG，然后，可以将伪栅极结构DG用作离子注入掩模来形成第一掺杂区36。第一掺杂区36可以位于半导体衬底31上方并且邻近伪栅极结构DG。
接着，参照图2C，可以在伪栅极结构DG的侧壁上形成侧壁间隔件39，并且可以利用二次离子注入工艺形成第二掺杂区38。
例如，侧壁间隔件39可以由氧化硅、氮化硅、氮氧化硅、或它们的组合形成。随后，可以通过使用伪栅极结构DG和侧壁间隔件39作为离子注入掩模来在半导体衬底31上形成第二掺杂区38。第二掺杂区38可以位于半导体衬底31上方并且邻近伪栅极结构DG和侧壁间隔件39。在用于第二掺杂区38的离子注入工艺之后，还可以执行热处理工艺。如上所述，第一掺杂区36和第二掺杂区38可以被提供为源极/漏极区。
接着，参照图2D，可以在半导体衬底31上形成模制绝缘膜33。例如，模制绝缘膜33可包括氧化硅膜、氮氧化硅膜或氮化硅膜。可以通过低压化学气相沉积(LPCVD)或等离子体化学气相沉积(PECVD)来形成模制绝缘膜33，然后对其进行平坦化以暴露伪栅极层DE。可以通过化学机械抛光(CMP)工艺或回蚀工艺来执行模制绝缘膜33的平坦化。
随后，参照图2E，可以通过去除伪栅极结构DG来形成沟槽O。
可以通过在该工艺中形成的沟槽O暴露有源区31A。在随后的工艺中，可在被沟槽O暴露的有源区31A中形成栅极结构GS(参见图2F和图2G)。可以通过湿法蚀刻或干法蚀刻来去除伪栅极结构DG。在去除伪栅极结构DG时，可以使用模制绝缘膜33和侧壁间隔件39作为蚀刻掩模。
接下来，参照图2F，可以在半导体衬底31上顺序地形成栅极绝缘膜34和栅电极35，以形成栅极堆叠件34和35(参见图2G中的栅极堆叠件GS)，并且可以对栅极堆叠件应用使用氢自由基的还原处理。
在本示例实施例中采用的栅极绝缘膜34可以包括多个电介质层。如图2F所示，栅极绝缘膜34可以包括具有第一介电常数的第一电介质膜34a，以及设置在第一电介质膜34a上并具有高于第一介电常数的第二介电常数的第二电介质膜34b。
当具有高介电常数的第二电介质膜34b直接形成在半导体衬底31上时，其界面特性可能差。例如，在半导体衬底31和第二电介质膜34b之间的界面处的悬空键和/或电荷陷阱可能增加，从而极大地降低装置的可靠性。为了减轻这个问题，可以在第二电介质膜34b和半导体衬底31之间引入第一电介质膜34a。例如，第一电介质膜34a可以具有
Figure BDA0003111867200000091
至
Figure BDA0003111867200000092
的厚度，并且第二电介质膜34b可以具有
Figure BDA0003111867200000093
至
Figure BDA0003111867200000094
的厚度。
例如，第一电介质膜34a包括诸如氧化硅和/或氮氧化硅的低电介质材料，并且第二电介质膜34b可以包括诸如氧化铝、氧化铪、氧化铪硅或氧化锆的高电介质材料。在具体示例中，第一电介质膜34a可以包括氧化硅，并且第二电介质膜34b可以包括氧化铪。
栅电极35可以在随后的工艺中形成在栅极绝缘膜34上。例如，栅电极35可以包括诸如铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、铝(Al)的金属，诸如铪(Hf)、锆(Zr)、钯(Pd)、铂(Pt)和钼(Mo)的金属，或者诸如WSi的硅化物，以及诸如TiN、TaN、TiON、TaON的氮化物或氮氧化物。
可以通过使用氢自由基(或氢等离子体)的还原处理来执行栅极绝缘膜34的固化工艺。在该还原工艺中，通过固化以填充栅极绝缘膜34中存在的氧空位，可以极大地改善栅极绝缘膜34的质量。即使在低于正常退火温度的温度下也可以执行使用氢自由基的还原处理。根据本示例实施例的还原处理不限于此，而是例如可以在600℃或更低的温度下执行根据本示例实施例的还原处理，并且在具体示例实施例中，可以在400℃至600℃下执行根据本示例实施例的还原处理。
随后，参照图2G，可以去除栅电极35的位于模制绝缘膜33上的部分。
可以通过化学机械抛光(CMP)或回蚀工艺来执行该去除工艺。在本工艺中，可以去除栅极绝缘膜34的位于模制绝缘膜33上的部分和栅电极35的位于模制绝缘膜33上的部分，并且最终栅电极35可以设置在沟槽区域中。
如上所述，在诸如MOS晶体管的半导体装置30中，通过使用利用氢自由基的还原处理，可以改善栅极绝缘膜的质量。结果，通过极大地改善装置可靠性项(例如，与电介质缺陷相关的NBTI)并降低栅极泄漏电流，MOS晶体管可以具有优异的电特性。
图3是示出根据本发明构思的通过还原处理来改进栅极绝缘膜的原理的示意图。
参照图3，在使用氢自由基的还原处理工艺中，氢自由基可与栅电极35的表面上的自然氧化膜35X(也被称为天然氧化膜35X)反应。通过这种强还原反应，可产生高活性氧原子(OE)，并且可沿向下的方向执行相互扩散。扩散到栅极绝缘膜34中的氧原子OE可以固化诸如氧空位V1和V2的缺陷。具体地，可以固化诸如SiO2的第一电介质膜34a的缺陷V2。结果，可以改善栅极绝缘膜34(特别是第一电介质膜34a)的质量，从而改善与缺陷V1和V2相关的NBTI和泄漏电流特性。
图4A和图4B是示出根据本发明构思的经历还原处理的栅极绝缘膜的二次离子质谱(Secondary Ion Mass Spectroscopy，SIMS)测量的结果的曲线图。
这是在还原处理前的栅极结构A0和通过在约550℃下供应氢自由基(H*)而经历还原处理的栅极结构A1中的每一个中，根据厚度方向测量氢含量和氧含量的结果。即，图4A示出了在执行还原处理后，即使在固化的第一电介质膜34a和第二电介质膜34b中，氢含量也几乎不变。
另一方面，参照图4B，在经历还原处理后，第二电介质膜34b中的氧含量几乎没有变化，但是第一电介质膜34a中的氧含量显著增加。第一电介质膜34a中的氧含量增加大于第二电介质膜34b中的氧含量增加的事实可能是因为由高活性氧(OE)引起的固化作用在第一电介质膜34a(例如，SiO2)中比在第二电介质膜34b(例如，HfO)中发生得更多。
如上所述，可以理解，氢自由基(H*)不穿透栅电极35或栅极绝缘膜34，但是通过氢自由基(H*)的还原作用产生的高活性氧(OE)扩散到栅极绝缘膜34中以固化陷阱，并且在与半导体衬底31具有界面的第一电介质膜34a中更活跃地产生固化。
在上述示例实施例中，已经描述了从非有意地形成的自然氧化膜形成高活性氧原子的情况作为示例，但是在一些示例实施例中，还可以在栅电极上形成额外的封盖层。
为了确认根据本发明构思的还原处理工艺的作用和效果，通过将经历了各种温度条件下的还原处理的栅极绝缘膜与应用了传统退火工艺的栅极绝缘膜进行比较来测量可靠性和泄漏电流特性。
通过在硅衬底上顺序地堆叠SiO2/HfO栅极绝缘膜和TiN栅电极来制备多个栅结构，并且在不同温度条件下对它们中的每一个应用改善栅极绝缘膜的可靠性的工艺。
具体地，在450℃、550℃和900℃下执行传统的退火工艺(分别为比较例1至比较例3)，并且在450℃和550℃下执行根据本示例实施例的使用氢自由基流的还原处理(分别为发明例1和发明例2)。测量应用的结果，即，栅极绝缘膜的NBTI特性，并且将可靠性改善效果表示为应用栅极绝缘膜的可靠性改善工艺之前的NBTI特性的倍数，并且如图5A的曲线图所示。
参照图5A，在比较例1(450℃，退火)和比较例2(550℃，退火)的情况下，发现改善效果仅为5倍至8倍以及10倍，并且在退火工艺的情况下，当在至少900℃的温度下执行时(比较例3)，其具有100倍或更大的充分改善效果。另一方面，在使用氢自由基的还原处理的情况下，在发明例1(450℃，氢自由基还原处理)的情况下，与比较例2(550℃，退火)类似，表现出了10倍的改善效果，并且在发明例2(550℃，氢自由基还原处理)的情况下，表现出了比比较例3(900℃，退火)高得多的200倍的改善效果。
如上所述，经确认，与传统退火工艺相比，即使在相对低的温度下，使用氢自由基的还原处理也可以显著改善NBTI可靠性。
另外，评估了泄漏电流(Jg)和栅极绝缘膜的有效厚度(EOT)，并示于图5B中。
参照图5B，发现在比较例A(900℃，退火)的情况下泄漏电流相对大。另一方面，在发明例1A至发明例1C(450℃，氢自由基还原处理)以及发明例2A和发明例2B(550℃，氢自由基还原处理)的情况下，发现与比较例A相比，泄漏电流降低了约95％和85％。
同时，在比较例B(450℃，退火)的情况下，栅极绝缘膜的有效厚度相对薄，并且在发明例1A至发明例1C(450℃，氢自由基还原处理)以及发明例2A和发明例2B(550℃，氢自由基还原处理)的情况下，发现栅极绝缘膜的有效厚度为大于等于
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如上所述，可以确认，在相同的温度条件下，与退火工艺相比，根据本示例实施例的氢自由基还原处理可以改善泄漏电流和/或有效厚度特性以及NBTI可靠性。
以用作栅极绝缘膜的形式示出了在前面的示例实施例中采用的电介质膜，但是本发明构思不限于此，并且还可以通过形成用于半导体装置的各种元件的电介质膜(例如，层间绝缘膜、电容器材料)的方法来有利地应用本发明构思。
图6A至图6D是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图。
首先，参照图6A，可以在半导体衬底51上形成电介质膜54。
半导体衬底51可以包括硅衬底、锗衬底、硅锗衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。可以通过化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)、原子层沉积工艺(ALD)等形成电介质膜54。如上所述，电介质膜54可包括具有高介电常数(例如，10或更大)的高电介质材料以及氧化硅(SiO2)、氮化硅(SiNx)或氮氧化硅(SiON)。
随后，参照图6B，可以在电介质膜54上形成导电层55。
导电层55可以是各种类型的电极或布线层。在一些实施例中，导电层55可设置在电介质膜54的一些区域中。可通过化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)等形成电介质膜54。导电层55可以包括诸如铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、铝(Al)、铪(Hf)、锆(Zr)、钯(Pd)、铂(Pt)和钼(Mo)的金属。
接着，参照图6C，可在导电层55上形成封盖层57，然后电介质膜54可经历使用氢自由基或氢等离子体的还原处理。
在还原处理之前，可以在导电层55上额外地形成封盖层57，例如，封盖层57可以包括诸如硅(Si)的半导体层或诸如SiO2的氧化物层。封盖层57可以被提供为表面层，该表面层通过替代前面的示例实施例中的自然氧化层来通过还原作用产生固化电介质膜54的陷阱的高活性氧。
使用氢自由基或氢等离子体对由此形成的堆叠件54、55和57执行还原处理。在该还原处理工艺中，可以固化电介质膜54中存在的氧空位，从而可以极大地改善电介质膜54的可靠性和电特性。在一些示例实施例中，由于可以在低于典型的退火温度(例如，900℃)的温度下执行使用氢自由基的还原处理，因此如上所述，该还原处理可以有利地用于需要低温工艺(例如，600℃或更低)的环境中。
随后，参照图6D，可以从导电层55去除封盖层57。
可以通过使用对于导电层55具有高蚀刻选择性的蚀刻剂的干法蚀刻或湿法蚀刻来执行去除封盖层57。在一些示例实施例中，当封盖层57具有与电介质膜54接触的区域时，可以使用确保对于电介质膜54的蚀刻选择性的适当的蚀刻工艺来去除封盖层57。
在另一示例实施例中，封盖层57可以不被去除，并且可以保留在最终结构中。例如，当封盖层57是绝缘材料时，绝缘部分可以与形成在其上的额外的绝缘层(未示出)一起形成。
图7A至图7C是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图。本示例实施例可以被理解为制造具有薄电介质膜的MIM电容器的方法。
首先，参照图7A，可以在半导体衬底71上顺序地形成第一金属层75a、电介质膜74和第二金属层75b。
第一金属层75a、电介质膜74和第二金属层75b可以构成金属-绝缘体-金属(MIM)电容器结构，并且这种电容器结构可以形成在半导体衬底71的期望的特定区域中。在本示例实施例中，电容器结构被示出为在半导体衬底71的平坦上表面上具有平坦结构，但是不限于此，并且可以以三维结构设置在诸如沟槽结构的非平坦表面上。
第一金属层75a和第二金属层75b可以包括诸如铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、铝(Al)的金属，以及诸如铪(Hf)、锆(Zr)、钯(Pd)、铂(Pt)和钼(Mo)的金属。电介质膜74可以包括上述各种电介质材料，并且在一些示例实施例中，可以由两个或更多个电介质膜形成电介质膜74。例如，作为电介质膜，可以使用高介电常数材料，例如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氮氧化铪(HfON)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化锆(ZrO2)、氧化钽(TaO2)、氧化锆硅(ZrSiO)、氧化镧(La2O3)、氧化镨(Pr2O3)、和/或氧化镝(Dy2O3)。
接着，参照图7B，可在第二金属层75b上形成封盖层77，然后可以使用氢自由基或氢等离子体来执行还原处理。
在还原处理之前，可以在电介质膜74上额外地形成封盖层77。例如，封盖层77可以包括诸如硅(Si)的半导体层或诸如SiO2的氧化物层。与前面的示例实施例(参照图6C)类似，封盖层77可以被提供为用于产生固化电介质膜74的陷阱的高活性氧的表面层。
随后，封盖层77可以经历使用氢自由基或氢等离子体的还原处理。在该还原处理工艺中，可以固化电介质膜74中存在的氧空位，从而可以极大地改善电介质膜74的可靠性和电特性。
接着，参照图7C，可以从第二金属层75b去除封盖层77。
可以通过使用对于第二金属层75b具有高蚀刻选择性的蚀刻剂的干法蚀刻或湿法蚀刻来执行去除封盖层77。在另一示例实施例中，封盖层77可以不被去除，并且可以保留在最终结构中。例如，当封盖层77是绝缘材料时，绝缘部分可以与形成在其上的额外的绝缘层(未示出)一起形成，并且当封盖层77是导电层时，其可以与位于其下方的第二金属层75b一起被提供作为上电极。
如上所述，根据本发明构思的形成电介质膜的方法不仅可以用作栅极绝缘膜，而且可以用作半导体装置的其它组件。例如，其可以用作各种半导体装置中的具有改善的泄漏电流特性的绝缘膜，或者可以用作MIM电容器的电介质膜。
图8是示出根据本发明构思的示例实施例的半导体装置的截面图。
参照图8，根据本示例实施例的三维半导体装置300可以包括第一装置层100和设置在第一装置层100上的第二装置层200。
第一装置层100可以包括第一衬底110和设置在第一衬底110上的第一晶体管TR1。第一衬底110可以是上述半导体衬底。第一晶体管TR1可以设置在第一衬底110上以构造期望的电子电路。例如，第一晶体管TR1可构成存储器电路(例如，DRAM电路、SRAM电路或FLASH存储器电路)或逻辑电路。逻辑电路可以包括诸如反相器、与门、或门、与非门、或者或非门的电路，和/或诸如触发器的电路。
第一晶体管TR1中的每一个可以包括设置在第一衬底110上的第一栅电极GE1、设置在第一衬底110和第一栅电极GE1之间的第一栅极绝缘膜GI1、以及设置在第一栅电极GE1的彼此相对的两个侧表面上的第一栅极间隔件GSP1。位于第一栅电极GE1两侧的第一衬底110可包括第一源极/漏极区SD1。
第一栅电极GE1可以包括掺杂半导体、导电金属氮化物或金属中的至少一种。例如，掺杂半导体可以包括掺杂有杂质的多晶硅(Si)、多晶硅锗(SiGe)或多晶锗(Ge)中的至少一种。例如，导电金属氮化物或金属可包括Ti、TiN、TiON、W、WSi、WN、Ta、TaN、TaON、La、Al或TiAlC。
第一栅极绝缘膜GI1可以包括氧化硅、氮化硅、氮氧化硅和高电介质材料中的至少一种，并且可以包括两个或多个电介质膜。类似于前面的示例实施例(参照图2G)，第一栅极绝缘膜GI1可包括具有第一介电常数的第一电介质膜，以及设置在第一电介质膜上并具有大于第一介电常数的第二介电常数的第二电介质膜。例如，第一电介质膜可包括诸如氧化硅和/或氮氧化硅的低介电常数材料，并且第二电介质膜可包括诸如氧化铝、氧化铪、氧化铪硅或氧化锆的高介电常数材料。在具体示例中，第一电介质膜可以包括氧化硅，并且第二电介质膜可以包括氧化铪。此外，第一栅极间隔件GSP1可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
第一源极/漏极区SD1可以是第一衬底110上的掺杂有p型杂质或n型杂质的杂质区，或者可以包括在第一衬底110的局部区域(主要是其中形成凹槽的区域)中再生长的外延层。在这种情况下，第一源极/漏极区SD1可以包括杂质掺杂硅锗(SiGe)、硅(Si)或碳化硅(SiC)中的至少一种。
第一内部装置层120可以包括覆盖第一晶体管TR1的第一层间绝缘膜121。第一层间绝缘膜121可以包括氧化硅、氮化硅、氮氧化硅或低电介质材料中的至少一种。
第一内部装置层120可以包括穿透第一层间绝缘膜121并分别连接到第一源极/漏极区SD1的第一源极/漏极接触件125A，以及穿透第一层间绝缘膜121并分别连接到第一栅电极GE1的第一栅极接触件125B。例如，第一源极/漏极接触件125A和第一栅极接触件125B可以包括诸如TiN、WN和TaN的金属氮化物，和/或诸如Ti、W和Ta的金属。
第一装置层100包括设置在第一层间绝缘膜121上的第一布线部分130。第一布线部分130可以是第一内部装置层120的后段工艺(BEOL)。第一布线部分130包括设置在第一层间绝缘膜121上的第一低电介质层131，以及设置在第一低电介质层131上并连接到第一源极/漏极接触件125A和第一栅极接触件125B的第一导线。第一导线可以包括位于不同水平高度上的多条线和连接多条线的(一个或多个)穿通件。如图8所示，第一导线可以包括设置在第一层间绝缘膜121上的第一下线132a、设置在比第一下线132a高的水平高度处的第一上线132b、以及连接第一下线132a和第一上线132b的穿通件135。
如上所述，第一晶体管TR1可通过第一源极/漏极接触件125A和第一栅极接触件125B连接到第一布线部分130的导线132a和132b。
例如，第一低电介质层131可以包括低k电介质材料，例如氧化硅、氮化硅和氮氧化硅。例如，第一下线132a、第一上线132b和穿通件135可以包括铜(Cu)，钌(Ru)，钼(Mo)，钨(W)，钴(Co)，和/或诸如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)和氰化钨(WCN)的导电金属化合物。
第二装置层200可以堆叠在第一装置层100上。第二装置层200可以包括设置在第一装置层100上(特别是设置在第一布线部分130的第一低电介质层131上)的第二衬底210，以及设置在第二衬底210上的第二晶体管TR2。第二衬底210的厚度t2可以小于第一衬底110的厚度t1。在接合到第一低电介质层131之后，第二衬底210可被抛光到期望的和/或替代地预定的厚度t2。例如，第二衬底210可以具有厚度t2，在该厚度t2处可以提供其上设置第二晶体管TR2的沟道层CH。在具体示例中，第二衬底210的厚度t2可以是约2μm或更小。
类似于第一晶体管TR1，第二晶体管TR2中的每一个可以包括设置在第二衬底210上的第二栅电极GE2、设置在第二衬底210和第二栅电极GE2之间的第二栅极绝缘膜GI2、以及设置在第二栅电极GE2的彼此相对的两个侧表面上的第二栅极间隔件GSP2。设置在第二栅电极GE2两侧的第二衬底210可包括第二源极/漏极区SD2。
例如，类似于第一栅电极GE1，第二栅电极GE2可以包括掺杂半导体、导电金属氮化物或金属中的至少一种。与第一栅极绝缘膜GI1类似，第二栅极绝缘膜GI2可以包括氧化硅、氮化硅、氮氧化硅和高k电介质材料中的至少一种，并且可以包括两个或更多个电介质膜。
可以通过不同的工艺改善第一栅极绝缘膜GI1和第二栅极绝缘膜GI2的可靠性。由于没有相对限制形成第一装置层100的工艺温度，所以可以通过相对高温度的退火工艺来处理第一栅极绝缘膜GI1。另一方面，在形成第二装置层200时，由于限制了工艺温度以限制和/或防止对第一晶体管TR1和第一布线部分130的损坏，所以可以通过低温下的使用氢自由基的还原处理来改善第二栅极绝缘膜GI2的质量。
如上所述，由于第一栅极绝缘膜GI1和第二栅极绝缘膜GI2的工艺温度的不同，所以第二栅极绝缘膜GI2的氢含量可高于第一栅极绝缘膜GI1的氢含量。例如，第二栅极绝缘膜GI2的氢含量可以比第一栅极绝缘膜GI1的氢含量高10％或更多。在某些情况下，氢含量的这种不同可为15％或更多。
即使当第一栅极绝缘膜GI1和第二栅极绝缘膜GI2包括相同的材料层(尤其是相同的氧化物层)时，也可出现上述氢含量的不同。在一些示例实施例中，第一栅极绝缘膜GI1和第二栅极绝缘膜GI2可以包括具有第一介电常数的第一电介质膜和设置在第一电介质膜上并具有高于第一介电常数的第二介电常数的第二电介质膜。即使在这种情况下，在第二电介质膜以及第一电介质膜的情况下，第二栅极绝缘膜GI2的氢含量可以为大。这将参照图10详细描述。
类似于第一源极/漏极区SD1，第二源极/漏极区SD2可以是第二衬底210中的掺杂有p型杂质或n型杂质的杂质区，或者包括在第二衬底210的局部区域(主要是其中形成凹槽的区域)中再生长的外延层。第二内部装置层220可以包括覆盖第二晶体管TR2的第二层间绝缘膜221。
第二内部装置层220可以包括穿透第二层间绝缘膜221并分别连接到第二源极/漏极区SD2的第二源极/漏极接触件225A，以及穿透第二层间绝缘膜221并分别连接到第二栅电极GE2的第二栅极接触件225B。第二装置层200包括设置在第二层间绝缘膜221上的第二布线部分230。第二布线部分230可以是第二内部装置层220的后段工艺(BEOL)。第二布线部分230包括设置在第二层间绝缘膜221上的第二低电介质层231，以及设置在第二低电介质层231上并连接到第二源极/漏极接触件225A和第二栅极接触件225B的第二导线。第二导线可以包括设置在第二层间绝缘膜221上的第二下线232a、设置在比第二下线232a高的水平高度处的第二上线232b、以及连接第二下线232a和第二上线232b的穿通件235。
如上所述，第二晶体管TR2可通过第二源极/漏极接触件225A和第二栅极接触件225B连接到第二布线部分230的导线232a和232b。
根据本示例实施例的三维半导体装置300还可以包括将第一装置层100电连接到第二装置层200的贯通件350。具体地，贯通件350可穿透第二衬底210，并将多条第一导线132a和132b连接到多条第二导线232a和232b。例如，贯通件350可包括诸如TiN、WN和TaN的金属氮化物，和/或诸如Ti、W和Ta的金属。
图9A至图9E是根据本发明构思的示例实施例的制造半导体装置的方法中的操作的截面图。
参照图9A，可以形成设置在第一衬底110上的多个第一晶体管TR1。
除了氢自由基还原工艺之外，可以参照图1A至图1E的工艺和图2A至图2G的工艺来描述形成第一晶体管TR1的工艺。在第一衬底110上形成第一栅极绝缘膜GI1之后或在形成第一栅电极GE1之后，可以执行对第一栅极绝缘膜GI1的退火工艺。与使用氢自由基的还原处理工艺相比，可以在相对高的温度下执行这种退火。例如，可以在550℃或更高的温度下执行这种退火，并且在一些示例实施例中，可以在900℃下执行这种退火。此外，可以通过电炉、快速退火(RTA)、快速热处理(RTP)、闪光灯退火或激光退火等执行退火工艺。在一些示例实施例中，在该退火工艺中，可以以在第一栅极绝缘膜GI1或第一栅电极GE1上设置单独的固化层的方式执行固化工艺，并且一些元素扩散到第一栅极绝缘膜GI1中。
随后，参照图9B，第一布线部分130可以形成在多个第一晶体管TR1上，并且第二衬底210可以形成在第一布线部分130上。
第一布线部分130可以包括设置在第一层间绝缘膜121上的第一低电介质层131，以及设置在第一低电介质层131上并连接到第一源极/漏极接触件125A和第一栅极接触件125B的多条第一导线132a和132b。具有恒定厚度t0的第二衬底210可以接合到第一低电介质层131，然后，第二衬底210可以被抛光到足够的厚度t2以提供第二晶体管TR2位于其上的沟道层CH。第二衬底210的抛光表面210T可被提供为第二晶体管的形成区域。在如本示例实施例中具有单片三维结构的情况下，第二衬底210可具有厚度t2。例如，第二衬底210的厚度t2可以是约2μm或更小。
接下来，参照图9C，可以在第一衬底210上形成包括第二栅极绝缘膜GI2和第二栅电极GE2的栅极堆叠件，并且栅极堆叠件可以经历使用氢自由基或氢等离子体的还原处理。
可以参照图1A至图1C的工艺和图2A至图2F的工艺来描述该工艺。在本示例实施例中，第二栅极绝缘膜GI2可以由与第一栅极绝缘膜GI1相同的材料和相同的结构形成。例如，第一栅极绝缘膜GI1和第二栅极绝缘膜GI2可以是SiO2/HfO。随后，可以对第二栅极绝缘膜GI2应用使用氢自由基或氢等离子体的还原处理工艺。
在该还原工艺中，通过固化以填充第二栅极绝缘膜GI2中存在的氧空位，可以极大地改善第二栅极绝缘膜GI2的质量。即使在低于用于第一栅极绝缘膜GI1的退火温度的温度下也可以执行使用氢自由基的还原处理。根据本示例实施例的还原处理不限于此，而是例如可以在600℃或更低的温度下执行。
如上所述，由于可以在相对低的温度下固化第二栅极绝缘膜GI2，因此可以减小和/或最小化对位于第二栅极绝缘膜GI2下方的第一晶体管TR1和第一布线部分130(尤其是诸如Cu的导线)的损坏。
随后，参照图9D，可以在第二衬底210上形成具有第二栅极绝缘膜GI2和第二栅电极GE2的多个第二晶体管TR2，并且可以在多个第二晶体管TR2上形成第二布线部分230和穿通件235。
在本示例实施例中，由于在比第一栅极绝缘膜GI1低的温度下固化第二栅极绝缘膜GI2，所以第二栅极绝缘膜GI2的氢含量可以高于第一栅极绝缘膜GI1的氢含量。图10是示出第一栅极绝缘膜GI1和第二栅极绝缘膜GI2的SIMS测量结果的曲线图。
参照图10，第一栅极绝缘膜GI1和第二栅极绝缘膜GI2中的每一个包括位于硅衬底上的界面层IL和高k电介质膜HK，并且具体地包括SiO2/HfO。可以在第一栅极绝缘膜GI1和第二栅极绝缘膜GI2上形成通常为TiN的第一栅电极GE1和第二栅电极GE2。对第一栅极绝缘膜GI1执行900℃的退火(AN)，并且在不同的温度(450℃和550℃)下对第二栅极绝缘膜GI2应用使用氢自由基的还原处理R1和R2。可以理解，当第一栅极绝缘膜GI1和第二栅极绝缘膜GI2由相同的材料层形成时，工艺温度越低，则氢含量越高。
具体地，第二栅极绝缘膜GI2的氢含量比第一栅极绝缘膜GI1的氢含量高10％或更多，并且根据温度变化，氢含量的不同可以有15％或更多。可以通过比较氢原子的SIMS的相对强度来确认氢含量的这种不同。
图11是示出根据本发明构思的示例实施例的三维半导体装置的截面图。
参照图11，可以理解，除了第二装置层200包括存储器单元阵列400之外，根据本示例实施例的三维半导体装置300'与图8中所示的三维半导体装置300类似。另外，除非另外指明，否则可以参考对图8中所示的三维半导体装置300的组件的描述来理解本示例实施例的相同或相似组件。
在本示例实施例中采用的存储器单元阵列400可以设置在第二衬底210上。第二装置层200可以包括与形成第二晶体管TR2的区域间隔开并设置在第二衬底210上的存储器单元阵列400。存储器单元阵列400可以包括NAND闪存、DRAM存储器和可变电阻存储器中的一个。例如，存储器单元阵列400可包括图12和图13E中所示的DRAM或图14中所示的VNAND闪存。
应用于上述示例实施例的用于改善栅极绝缘膜的可靠性的方法可以有利地用于诸如DRAM和非易失性存储器的半导体存储器装置中。在下文中，作为另一应用示例，将描述应用了作为新颖的陷阱还原技术的使用氢自由基的还原处理工艺的制造半导体存储器装置的方法的各种示例实施例。
图12是示出根据本发明构思的示例实施例的半导体装置的布局的示意性平面图，并且图13A至图13E是制造图12中示出的半导体装置的方法中的操作的截面图。图13A至图13E可以理解为沿图12的线A-A'截取的截面和沿线B-B'截取的截面。
参照图12和图13D，在根据本示例实施例的半导体装置中，限定多个有源区ACT的装置隔离膜502可以形成在衬底501的单元区中。多个栅极结构GS可以在有源区ACT和装置隔离膜502上方沿期望的方向和/或替代地预定的方向(图12的竖直轴方向)延伸。在这种情况下，多个栅极结构GS可以掩埋在衬底501中。多条位线BL可以在与多个栅极结构GS的延伸方向基本上垂直的方向上延伸。
首先，参照图13A，可以在衬底501上形成限定有源区的装置隔离膜502。可以使用浅沟槽隔离(STI)工艺来形成装置隔离膜502。此后，可以在衬底501的有源区上通过注入杂质来形成杂质区505。杂质可以是诸如磷(P)和砷(As)的n型杂质或者诸如硼(B)的p型杂质。
可以在衬底501上形成暴露衬底501的上表面的一部分的衬垫氧化膜图案512和掩模图案514。掩模图案514可以是由氮化物膜或多晶硅膜制成的硬掩模。在具体示例中，掩模图案514可以具有硬掩模和光致抗蚀剂的堆叠结构。
通过使用掩模图案514，可以在衬底501中形成沟槽T。由于在随后的工艺中在沟槽T内形成栅极结构GS，所以沟槽T可以以与图12的布局中的栅极结构GS的形状相似的形状布置。
随后，参照图13B，可以在衬底501的从沟槽T的内壁暴露的表面上顺序地形成栅极绝缘膜540和栅电极550。
栅极绝缘膜540可以是在前面的示例实施例中描述的电介质，具体地，可以是具有高介电常数的电介质。在本示例实施例中采用的栅极绝缘膜540可以包括具有第一介电常数的第一电介质膜541和设置在第一电介质膜541上并具有比第一介电常数高的第二介电常数的第二电介质膜542。例如，第一电介质膜541可以包括诸如氧化硅和/或氮氧化硅的低电介质材料，并且第二电介质膜542可以包括诸如氧化铝、氧化铪、氧化铪硅或氧化锆的高电介质材料。
栅电极550可以在随后的工艺中形成在栅极绝缘膜540上。例如，栅电极550可以包括诸如铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、铝(Al)、铪(Hf)、锆(Zr)、钯(Pd)、铂(Pt)和钼(Mo)的金属，或者诸如WSi的硅化物，以及诸如TiN、TaN、TiON、TaON的氮化物或氮氧化物。
接着，参照图13C，栅极堆叠件540和550可以经历使用氢自由基或氢等离子体的还原处理。
可以通过执行使用氢自由基或氢等离子体的还原处理来固化栅极绝缘膜540。在该还原工艺中，通过固化以填充栅极绝缘膜540中存在的氧空位，可以极大地改善栅极绝缘膜540的质量。本示例实施例中采用的还原处理甚至可以在低于正常退火温度的温度(例如，600℃或更低)下执行。
接着，参照图13D，可以完成栅极结构GS并且可以形成布线结构。
可以通过回蚀到栅极绝缘膜540和栅电极550而在沟槽T中形成栅极结构GS。在栅电极550上形成填充沟槽T的绝缘材料(未示出)之后，可以通过平坦化绝缘材料在沟槽T中形成封盖部分572。因此，顺序地形成在沟槽T中的栅极绝缘膜540和栅电极550可以形成栅极结构GS。栅极结构GS可以通过被掩埋在衬底501中来形成。
第一层间绝缘膜574可以形成在衬垫氧化膜图案512和封盖部分572上。可以穿过第一层间绝缘膜574和衬垫氧化膜图案512形成第一开口h1以暴露杂质区505，并且填充第一开口h1的导电膜可以形成为位线接触件582。通过平坦化导电膜直到暴露第一层间绝缘膜574，可以形成电连接到杂质区505的位线接触件582。通过在第一层间绝缘膜574上形成导电膜并图案化该导电膜，可以在第一层间绝缘膜574上形成连接到位线接触件582的位线584。随后，可以在第一层间绝缘膜574上形成覆盖位线584的第二层间绝缘膜576。
在形成穿过第一层间绝缘膜574和第二层间绝缘膜576以及衬垫氧化膜图案512暴露杂质区505的第二开口h2之后，可以形成填充第二开口h2的电容器接触件586。可以在电容器接触件586和第二层间绝缘膜576上形成接触焊盘588。
随后，参照图13E，可在接触焊盘588上形成电容器590。
电容器590可以包括下电极592、电介质层594和上电极596。用于形成电容器590的两个孔h3可以形成在第三层间绝缘膜578上。电容器590中的每一个可以形成在每个有源区的每侧上，并且两个掩埋栅电极550穿过电容器590之间的有源区ACT。电容器590的下电极592可以形成在两个孔h3中。电容器590的下电极592可以通过接触焊盘588电连接到有源区中的杂质区505。
如上所述，在诸如DRAM的半导体装置中，可以通过使用氢自由基的还原处理有效地固化栅极绝缘膜中的缺陷。结果，该半导体装置可以减小栅极泄漏电流，并极大地改善与电介质缺陷相关的NBTI特性。
在本示例实施例中，示出了构成掩埋沟道阵列晶体管(BCAT)的掩埋字线(栅电极)的情况，但是不限于此。例如，除了单元区之外，还可以在衬底501上形成其中形成有外围电路的外围电路区，并且与形成单元区中的栅极绝缘膜的方法类似的形成栅极绝缘膜的方法可以有利地应用于外围电路区中的晶体管。
图14是示出根据本发明构思的示例实施例的半导体装置的透视图。
参照图14，根据本示例实施例的非易失性存储器装置600可以包括沿垂直于衬底601的上表面的方向设置的沟道区650、沿沟道区650的外侧壁堆叠的多个层间绝缘层620(即，621至629)、以及多个栅电极630(即，631至638)。多个层间绝缘层621至629可以布置在多个栅电极631至638之间。
另外，非易失性存储器装置600还可以包括设置在栅电极630和沟道区650之间的栅极绝缘膜640，并且可以包括设置在沟道区650上方的位线690。在本示例实施例中采用的栅极绝缘膜640还可以是通过氢自由基的还原处理来固化缺陷的结果。栅极绝缘膜640可以包括隧穿层642(例如，氧化硅)、电荷捕获层644(例如，氮化硅)和栅极绝缘层646(氧化硅)。在一些实施例中，隧穿层642和/或栅极绝缘层646可以包括氧化硅、氮氧化硅、氧化铝、氧化铪、氧化铪硅和氧化锆中的至少一种。
在本示例实施例中，可在每个沟道区650周围形成一个存储器单元串，并且多个存储器单元串可在x方向和y方向上按列和行布置。衬底601可以具有在x方向和y方向上延伸的上表面。柱状沟道区650可以设置为在垂直于衬底601的上表面的方向(z方向)上延伸。沟道区650可以形成为围绕其中的掩埋绝缘层675的环形形状，但是根据示例实施例，沟道区650可以具有诸如圆柱形状或棱柱的柱形形状，而没有掩埋绝缘层675。另外，沟道区650可以具有倾斜的侧表面，该倾斜的侧表面根据高宽比随着其接近衬底601而变窄。
在存储器单元串的顶部，漏极区665可以设置为覆盖掩埋绝缘层675的上表面并且电连接到沟道区650。漏极区665可以包括例如掺杂多晶硅。漏极插塞680(例如，金属插塞)可以形成在漏极区665上，用于将位线690电连接到漏极区665。
沿x方向布置的接地选择晶体管的源极区605可以设置在存储器单元串的下方。源极区605可以布置为在y方向上延伸的同时与衬底601的上表面相邻，并且在x方向上间隔开期望的单位和/或替代地预定的单位。例如，可以在x方向上为两个沟道区650中的每一个布置源极区605，但不限于此。隔离绝缘层685可以形成在源极区605上。
沟道区650可以设置为在x方向和y方向上彼此隔间开。然而，与本示例实施例不同，可以对沟道区650的布置进行各种修改和实现。例如，可以在至少一个方向上以之字形形状设置沟道区650。沟道区650可以在其下表面上与衬底601直接接触以与衬底601电连接。沟道区650可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料或包括p型杂质或n型杂质的材料。
如上所述，根据本发明构思，通过执行代替高温退火工艺的使用氢自由基或氢等离子体的还原处理，可以改善栅极绝缘膜的可靠性并改善泄漏电流的特性。具体地，根据本示例实施例可以对三维半导体装置的上装置层的栅极绝缘膜应用低温还原处理，使得可以限制和/或防止对下装置层和布线结构的不利影响。
本发明构思的各种特征和效果可以不限于上述内容，并且在描述本发明构思的具体实施例的过程中可以更容易地理解本发明构思的各种特征和效果。
尽管上面已经说明和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下进行修改和变化。

Claims (20)

1.一种三维半导体装置，包括：
第一衬底；
多个第一晶体管，其在所述第一衬底上，所述多个第一晶体管中的每一个包括在所述第一衬底上的第一栅极绝缘膜、在所述第一栅极绝缘膜上的第一栅电极、以及在所述第一栅电极两侧的所述第一衬底上的第一源极/漏极区，所述第一栅极绝缘膜具有第一氢含量；
第二衬底，其在所述多个第一晶体管上；
多个第二晶体管，其在所述第二衬底上，所述多个第二晶体管中的每一个包括在所述第二衬底上的第二栅极绝缘膜、在所述第二栅极绝缘膜上的第二栅电极、以及在所述第二栅电极两侧的所述第二衬底上的第二源极/漏极区，所述第二栅极绝缘膜具有大于所述第一氢含量的第二氢含量；以及
互连部分，其电连接所述多个第一晶体管和所述多个第二晶体管。
2.根据权利要求1所述的三维半导体装置，其中，所述第二氢含量比所述第一氢含量多10％或更多。
3.根据权利要求2所述的三维半导体装置，其中，所述第一栅极绝缘膜和所述第二栅极绝缘膜包括相同的材料层。
4.根据权利要求3所述的三维半导体装置，其中，所述第一栅极绝缘膜和所述第二栅极绝缘膜各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪硅和氧化锆中的至少一种。
5.根据权利要求1所述的三维半导体装置，其中
所述第一栅极绝缘膜和所述第二栅极绝缘膜中的每一个具有第一电介质膜和在所述第一电介质膜上的第二电介质膜，
所述第一电介质膜具有第一介电常数，并且所述第二电介质膜具有高于所述第一介电常数的第二介电常数，
所述第一栅极绝缘膜的第一电介质膜和第二电介质膜在所述第一衬底上，并且
所述第二栅极绝缘膜的第一电介质膜和第二电介质膜在所述第二衬底上。
6.根据权利要求5所述的三维半导体装置，其中
所述第一电介质膜包括氧化硅和氮氧化硅中的至少一种，并且
所述第二电介质膜包括氧化铝、氧化铪、氧化铪硅和氧化锆中的至少一种。
7.根据权利要求1所述的三维半导体装置，其中
所述互连部分包括多条第一导线、多条第二导线、以及贯通件，
所述多条第一导线在所述多个第一晶体管和所述第二衬底之间，
所述多条第一导线电连接到所述多个第一晶体管，
所述多条第二导线在所述多个第二晶体管上并电连接到所述多个第二晶体管，并且
所述贯通件穿透所述第二衬底，并连接到所述多条第一导线和所述多条第二导线。
8.根据权利要求1所述的三维半导体装置，其中，所述第二衬底的厚度小于所述第一衬底的厚度。
9.根据权利要求8所述的三维半导体装置，其中，所述第二衬底的厚度为2μm或更小。
10.根据权利要求1所述的三维半导体装置，其中，所述第一栅电极和所述第二栅电极各自独立地包括Ti、Ta、W、WSi、WN、TiN、TaN、TiON和TaON中的至少一种。
11.根据权利要求1所述的三维半导体装置，还包括：
存储器单元阵列，其在所述第一衬底和所述第二衬底中的至少一个上。
12.一种三维半导体装置，包括：
第一衬底；
多个第一晶体管，其在所述第一衬底上，所述多个第一晶体管中的每一个具有第一栅极绝缘膜和在所述第一栅极绝缘膜上的第一栅电极；
第二衬底，其在所述多个第一晶体管上，所述第二衬底的厚度小于所述第一衬底的厚度；
多个第二晶体管，其在所述第二衬底上，所述多个第二晶体管中的每一个具有第二栅极绝缘膜和在所述第二栅极绝缘膜上的第二栅电极，所述第二栅极绝缘膜和所述第一栅极绝缘膜具有相同的电介质材料，所述第二栅极绝缘膜的氢含量比所述第一栅极绝缘膜的氢含量多10％或更多；
多条第一导线，其在所述多个第一晶体管与所述第二衬底之间，所述多条第一导线电连接到所述多个第一晶体管；
多条第二导线，其在所述多个第二晶体管上，并电连接到所述多个第二晶体管；以及
贯通件，其穿透所述第二衬底，并连接所述多条第一导线和所述多条第二导线。
13.根据权利要求12所述的三维半导体装置，其中，所述第二栅极绝缘膜的氢含量比所述第一栅极绝缘膜的氢含量多15％或更多。
14.一种三维半导体装置，包括：
第一衬底；
多个第一晶体管，每个第一晶体管具有在所述第一衬底的上表面上的第一栅极绝缘膜和在所述第一栅极绝缘膜上的第一栅电极；
第二衬底，其在所述多个第一晶体管上，所述第二衬底的厚度小于所述第一衬底的厚度；
多个第二晶体管，每个第二晶体管具有在所述第二衬底的上表面上的第二栅极绝缘膜和在所述第二栅极绝缘膜上的第二栅电极，所述第二栅极绝缘膜和所述第一栅极绝缘膜具有相同的电介质材料，所述第二栅极绝缘膜的氢含量比所述第一栅极绝缘膜的氢含量多10％或更多；以及
互连部分，其电连接所述多个第一晶体管和所述多个第二晶体管。
15.一种制造半导体装置的方法，包括：
制备具有有源区的半导体衬底；
在所述有源区上形成栅极堆叠件，所述栅极堆叠件包括栅极绝缘膜和栅电极；以及
使用氢自由基或氢等离子体对所述栅极堆叠件执行还原处理。
16.根据权利要求15所述的方法，还包括：
在所述半导体衬底上形成封盖层，在所述形成栅极堆叠件和所述执行还原处理之间执行所述形成封盖层。
17.根据权利要求15所述的方法，其中，所述执行还原处理包括向所述半导体衬底添加氧或氧同位素。
18.根据权利要求15所述的方法，其中，所述执行还原处理在600℃或更低温度下执行。
19.一种制造三维半导体装置的方法，包括：
在第一衬底上形成多个第一晶体管，所述多个第一晶体管各自具有在所述第一衬底上的第一栅极绝缘膜和第一栅电极；
在所述多个第一晶体管上形成第一导线；
在所述第一导线上形成第二衬底；
在所述第二衬底上形成多个第二晶体管，所述多个第二晶体管各自具有第二栅极绝缘膜和第二栅电极，
所述形成多个第二晶体管包括：在所述第一衬底上形成栅极堆叠件，并且使用氢自由基或氢等离子体对所述栅极堆叠件执行还原处理，
所述栅极堆叠件包括第二栅极绝缘膜和第二栅电极，以及
在所述多个第二晶体管上形成第二导线和贯通件，所述贯通件连接所述第一导线和所述第二导线。
20.根据权利要求19所述的方法，其中
所述形成多个第一晶体管包括在第一温度下退火所述第一栅极绝缘膜，并且
所述执行还原处理在低于所述第一温度的第二温度下执行。
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