KR20210010748A - 3차원 반도체 장치 - Google Patents

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강필규
김국환
김원홍
유이치로 사사키
이상우
임성근
하용호
현상진
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Abstract

3차원 반도체 장치는, 하부 기판, 상기 하부 기판 상의 하부 트랜지스터들, 상기 하부 트랜지스터들 상의 상부 기판, 상기 하부 트랜지스터들과 상기 상부 기판 사이에 배치되는 하부 도전 라인들, 및 상기 상부 기판 상의 상부 트랜지스터들을 포함한다. 상기 하부 트랜지스터들 중 적어도 하나는 상기 하부 도전 라인들 중 대응하는 하부 도전 라인에 연결된다. 상기 상부 트랜지스터들의 각각은 상기 상부 기판 상의 상부 게이트 전극, 및 상기 상부 게이트 전극의 양 측에 상기 상부 기판 상에 배치되는 상부 소스/드레인 패턴들을 포함한다. 상기 상부 게이트 전극은 실리콘 저머늄(SiGe)을 포함한다.

Description

3차원 반도체 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 모노리식 3차원 집적 회로(Monolithic three dimensional(3D) integrated circuit(IC)) 기반의 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 모노리식 3차원 집적 회로(Monolithic 3D IC)를 기반으로 하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 특성을 갖는 3차원 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 3차원 반도체 장치를 제공하는데 있다.
본 발명에 따른 3차원 반도체 장치는, 하부 기판; 상기 하부 기판 상의 하부 트랜지스터들; 상기 하부 트랜지스터들 상의 상부 기판; 상기 하부 트랜지스터들과 상기 상부 기판 사이에 배치되는 하부 도전 라인들; 및 상기 상부 기판 상의 상부 트랜지스터들을 포함할 수 있다. 상기 하부 트랜지스터들 중 적어도 하나는 상기 하부 도전 라인들 중 대응하는 하부 도전 라인에 연결될 수 있다. 상기 상부 트랜지스터들의 각각은 상기 상부 기판 상의 상부 게이트 전극; 및 상기 상부 게이트 전극의 양 측에 상기 상부 기판 상에 배치되는 상부 소스/드레인 패턴들을 포함할 수 있다. 상기 상부 게이트 전극은 실리콘 저머늄(SiGe)을 포함할 수 있다.
본 발명에 따른 3차원 반도체 장치는, 하부 기판; 상기 하부 기판 상의 하부 트랜지스터들; 상기 하부 트랜지스터들 상의 상부 기판; 및 상기 상부 기판 상의 상부 트랜지스터들을 포함할 수 있다. 상기 상부 트랜지스터들의 각각은 상기 상부 기판 상의 상부 게이트 전극; 및 상기 상부 게이트 전극의 양 측에 상기 상부 기판 상에 배치되는 상부 소스/드레인 패턴들을 포함할 수 있다. 상기 상부 게이트 전극은 도펀트가 도핑된 실리콘 저머늄(SiGe)을 포함할 수 있고, 상기 상부 게이트 전극 내 상기 도펀트의 농도는 상기 상부 게이트 전극 내 저머늄(Ge) 농도보다 작을 수 있다.
본 발명의 개념에 따르면, 상부 트랜지스터들의 각각의 상부 게이트 전극은 다결정 실리콘 저머늄(SiGe)을 포함할 수 있다. 이 경우, 상기 상부 게이트 전극의 형성을 위한 증착 공정이 상대적으로 저온에서(일 예로, 약 450℃ 이하) 수행될 수 있다. 이에 따라, 상기 상부 게이트 전극이 형성되는 동안, 하부 회로층를 구성하는 구조물들의 열화가 방지될 수 있다. 더하여, 상기 상부 게이트 전극이 도펀트를 더 포함하는 경우, 상기 상부 게이트 전극 내 저머늄 농도, 및 상기 상부 게이트 전극 내 도펀트의 농도를 조절함으로써, 상기 상부 게이트 전극의 형성을 위한 상기 증착 공정의 온도 및 상기 상부 게이트 전극의 전기적 특성이 조절될 수 있다. 따라서, 우수한 특성을 갖는 3차원 반도체 장치가 용이하게 제조될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 2 내지 도 4는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 5는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 6은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조방법을 나타내는 단면도이다.
도 7은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 8은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 9 내지 도 도 13은 도 8의 상부 기판 상에 배치되는 메모리 셀 어레이의 예시들을 나타내는 회로도들이다.
도 14는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 1을 참조하면, 3차원 반도체 장치(10)는 하부 회로층(20), 및 상기 하부 회로층(20) 상에 적층된 상부 회로층(30)을 포함할 수 있다.
상기 하부 회로층(20)은 하부 기판(100), 및 상기 하부 기판(100) 상의 하부 트랜지스터들(TR1)을 포함할 수 있다. 상기 하부 기판(100)은 반도체 기판일 수 있고, 일 예로, P형 또는 N형 도펀트로 도핑된 실리콘 기판일 수 있다. 상기 하부 트랜지스터들(TR1)은 상기 하부 기판(100)의 상면(100U) 상에 배치될 수 있고, 하나 이상의 전자회로를 구성할 수 있다. 상기 하부 트랜지스터들(TR1)은 메모리 회로(일 예로, DRAM 회로, SRAM 회로, 플래시 메모리 회로 등)를 구성하거나, 로직 회로를 구성할 수 있다. 상기 로직 회로는 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하도록 구성될 수 있다.
상기 하부 트랜지스터들(TR1)의 각각은 상기 하부 기판(100) 상의 하부 게이트 전극(GE1), 상기 하부 기판(100)과 상기 하부 게이트 전극(GE1) 사이의 하부 게이트 절연패턴(GI1), 상기 하부 게이트 전극(GE1)의 측면들 상의 하부 게이트 스페이서들(GSP1), 및 상기 하부 게이트 전극(GE1)의 양 측의 상기 하부 기판(100) 내에 배치되는 하부 소스/드레인 패턴들(SD1)을 포함할 수 있다. 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 기판(100)의 상기 상면(100U)에 평행한 수평 방향(HD)을 따라 서로 이격될 수 있다.
상기 하부 게이트 전극(GE1)은 도핑된 반도체, 도전성 금속 질화물, 및/또는 금속을 포함할 수 있다. 상기 하부 게이트 전극(GE1)은 일 예로, 다결정 실리콘(Si), 다결정 실리콘 저머늄(SiGe), 및 다결정 저머늄(Ge) 중 적어도 하나를 포함할 수 있고, 도펀트를 더 포함할 수 있다. 상기 도펀트는 일 예로, B, As, P, Sb, Al, 및 Ga 중 적어도 하나를 포함할 수 있다. 상기 하부 게이트 절연패턴(GI1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 하부 게이트 스페이서들(GSP1)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 기판(100) 내에 P형 또는 N형 도펀트를 주입함으로써 형성된 불순물 주입 영역들일 수 있다. 다른 실시예들에 따르면, 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 기판(100)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 하부 소스/드레인 패턴들(SD1)은 실리콘 저머늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있고, P형 또는 N형 도펀트를 더 포함할 수 있다. 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 기판(100)과 다른 도전형을 가질 수 있다.
상기 하부 회로층(20)은 상기 하부 트랜지스터들(TR1)을 덮는 제1 하부 층간 절연막(110)을 포함할 수 있다. 상기 제1 하부 층간 절연막(110)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 하부 회로층(20)은 상기 제1 하부 층간 절연막(110) 내에 배치되는 하부 소스/드레인 콘택들(120) 및 하부 게이트 콘택들(122)을 포함할 수 있다. 상기 하부 트랜지스터들(TR1)의 각각의 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 소스/드레인 콘택들(120) 중 대응하는 하부 소스/드레인 콘택들(120)에 각각 연결될 수 있고, 상기 하부 트랜지스터들(TR1)의 각각의 상기 하부 게이트 전극(GE1)은 상기 하부 게이트 콘택들(122) 중 대응하는 하부 게이트 콘택(122)에 연결될 수 있다. 상기 하부 소스/드레인 콘택들(120) 및 상기 하부 게이트 콘택들(122)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다.
상기 하부 회로층(20)은 상기 제1 하부 층간 절연막(110) 상에 배치되는 제1 하부 도전 라인들(130), 제2 하부 도전 라인들(140), 및 하부 도전 콘택들(135)을 포함할 수 있다. 상기 제2 하부 도전 라인들(140)은 상기 하부 기판(100)의 상기 상면(100U)에 수직한 수직 방향(VD)을 따라 상기 제1 하부 도전 라인들(130)로부터 이격될 수 있다. 상기 제2 하부 도전 라인들(140)은 상기 제1 하부 도전 라인들(130)보다 높은 레벨(level)에 위치할 수 있다. 본 명세서에서, “레벨”은 상기 하부 기판(100)의 상기 상면(100U)으로부터 측정되는 높이를 의미한다. 상기 하부 도전 콘택들(135)은 상기 제1 하부 도전 라인들(130)과 상기 제2 하부 도전 라인들(140) 사이에 배치될 수 있다. 상기 하부 도전 콘택들(135)의 각각은 상기 제1 하부 도전 라인들(130) 중 대응하는 제1 하부 도전 라인(130)을 상기 제2 하부 도전 라인들(140) 중 대응하는 제2 하부 도전 라인(140)에 연결할 수 있다. 상기 하부 소스/드레인 콘택들(120) 및 상기 하부 게이트 콘택들(122)의 각각은 상기 제1 하부 도전 라인들(130) 중 대응하는 제1 하부 도전 라인(130)에 연결될 수 있다. 상기 제1 하부 도전 라인들(130), 상기 제2 하부 도전 라인들(140), 및 상기 하부 도전 콘택들(135)은 금속(일 예로, Cu, Ru, Mo, W, Co 등) 및/또는 도전성 금속질화물(일 예로, TiN, TaN, TaC, WCN 등)을 포함할 수 있다.
상기 하부 회로층(20)은 상기 제1 하부 층간 절연막(110) 상에 배치되는 제2 하부 층간 절연막(150)을 포함할 수 있다. 상기 제2 하부 층간 절연막(150)은 상기 제1 하부 도전 라인들(130), 상기 제2 하부 도전 라인들(140), 및 상기 하부 도전 콘택들(135)을 덮을 수 있다. 상기 제2 하부 층간 절연막(150)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 상부 회로층(30)은 상기 수직 방향(VD)을 따라 상기 하부 회로층(20) 상에 적층될 수 있다. 상기 상부 회로층(30)은 상부 기판(200), 및 상기 상부 기판(200) 상의 상부 트랜지스터들(TR2)을 포함할 수 있다. 상기 상부 기판(200)은 상기 하부 회로층(20)의 상기 제2 하부 층간 절연막(150) 상에 배치될 수 있다. 상기 하부 기판(100) 및 상기 상부 기판(200)의 각각은 상기 수직 방향(VD)에 따른 두께를 가질 수 있다. 상기 상부 기판(200)의 두께(200T)는 상기 하부 기판(100)의 두께(100T)보다 작을 수 있다. 상기 상부 기판(200)은 반도체 기판일 수 있고, 일 예로, P형 또는 N형 도펀트로 도핑된 실리콘 기판일 수 있다. 상기 상부 트랜지스터들(TR2)은 상기 상부 기판(200)의 상면(200U) 상에 배치될 수 있고, 하나 이상의 전자회로를 구성할 수 있다. 상기 상부 트랜지스터들(TR2)은 메모리 회로(일 예로, DRAM 회로, SRAM 회로, 플래시 메모리 회로 등)를 구성하거나, 로직 회로를 구성할 수 있다. 상기 로직 회로는 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하도록 구성될 수 있다.
상기 상부 트랜지스터들(TR2)의 각각은 상기 상부 기판(200) 상의 상부 게이트 전극(GE2), 상기 상부 기판(200)과 상기 상부 게이트 전극(GE2) 사이의 상부 게이트 절연패턴(GI2), 상기 상부 게이트 전극(GE2)의 측면들 상의 상부 게이트 스페이서들(GSP2), 및 상기 상부 게이트 전극(GE2)의 양 측의 상기 상부 기판(200) 내에 배치되는 상부 소스/드레인 패턴들(SD2)을 포함할 수 있다. 상기 상부 소스/드레인 패턴들(SD2)은 상기 수평 방향(HD)을 따라 서로 이격될 수 있다.
상기 상부 기판(200)은 상기 상부 게이트 전극(GE2) 아래의 채널 영역(CH)을 포함할 수 있고, 상기 채널 영역(CH)은 상기 상부 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 상기 채널 영역(CH)은 실리콘을 포함할 수 있다. 상기 채널 영역(CH)은 상기 상부 트랜지스터들(TR2)의 각각의 채널로 기능할 수 있다.
상기 상부 게이트 전극(GE2)은 다결정 실리콘 저머늄(SiGe)을 포함할 수 있다. 상기 상부 게이트 전극(GE2) 내 저머늄(Ge) 농도는 일 예로, 약 10at% 보다 크거나 같고 약 100at%보다 작을 수 있다. 상기 상부 게이트 전극(GE2) 내 상기 저머늄(Ge) 농도가 약 10at%보다 작은 경우, 상기 상부 게이트 전극(GE2)의 형성을 위한 상부 게이트 전극막의 증착시 원하는 공정온도에서 상기 상부 게이트 전극막의 결정화가 어려울 수 있다. 상기 상부 게이트 전극(GE2)은 도펀트를 더 포함할 수 있다. 상기 도펀트는 일 예로, B, As, P, Sb, Al, 및 Ga 중 적어도 하나를 포함할 수 있다. 상기 상부 게이트 전극(GE2) 내 상기 도펀트의 농도는 상기 상부 게이트 전극(GE2) 내 상기 저머늄(Ge) 농도보다 작을 수 있다. 일 예로, 상기 도펀트는 보론(B)일 수 있고, 상기 상부 게이트 전극(GE2) 내 보론 농도는 약 10at%보다 작거나 같을 수 있다. 일 예로, 상기 상부 게이트 전극(GE2) 내 상기 보론 농도는 약 1*1020개/cm3 보다 크거나 같고 약 1*1022개/cm3보다 작거나 같을 수 있다. 상기 상부 게이트 전극(GE2) 내 상기 보론 농도가 약 10at%보다 큰 경우, 상기 상부 게이트 전극(GE2)의 형성을 위한 상기 상부 게이트 전극막의 증착시 원하는 공정온도에서 상기 상부 게이트 전극막의 결정화가 어려울 수 있다. 상기 상부 게이트 전극(GE2)은 도전성 금속 질화물 및/또는 금속을 더 포함할 수 있다.
상기 상부 게이트 절연패턴(GI2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 상부 게이트 스페이서들(GSP2)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 상부 소스/드레인 패턴들(SD2)은 상기 상부 기판(200) 내에 P형 또는 N형 도펀트를 주입함으로써 형성된 불순물 주입 영역들일 수 있다. 다른 실시예들에 따르면, 상기 상부 소스/드레인 패턴들(SD2)은 상기 상부 기판(200)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 상부 소스/드레인 패턴들(SD2)은 실리콘 저머늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있고, P형 또는 N형 도펀트를 더 포함할 수 있다. 상기 상부 소스/드레인 패턴들(SD2)은 상기 상부 기판(200)과 다른 도전형을 가질 수 있다.
상기 상부 회로층(30)은 상기 상부 트랜지스터들(TR2)을 덮는 제1 상부 층간 절연막(210)을 포함할 수 있다. 상기 제1 상부 층간 절연막(210)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 상부 회로층(30)은 상기 제1 상부 층간 절연막(210) 내에 배치되는 상부 소스/드레인 콘택들(220) 및 상부 게이트 콘택들(222)을 포함할 수 있다. 상기 상부 트랜지스터들(TR2)의 각각의 상기 상부 소스/드레인 패턴들(SD2)은 상기 상부 소스/드레인 콘택들(220) 중 대응하는 상부 소스/드레인 콘택들(220)에 각각 연결될 수 있고, 상기 상부 트랜지스터들(TR2)의 각각의 상기 상부 게이트 전극(GE2)은 상기 상부 게이트 콘택들(222) 중 대응하는 상부 게이트 콘택(222)에 연결될 수 있다. 상기 상부 소스/드레인 콘택들(220) 및 상기 상부 게이트 콘택들(222)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다.
상기 상부 회로층(30)은 상기 제1 상부 층간 절연막(210) 상에 배치되는 제1 상부 도전 라인들(230), 제2 상부 도전 라인들(240), 및 상부 도전 콘택들(235)을 포함할 수 있다. 상기 제2 상부 도전 라인들(240)은 상기 수직 방향(VD)을 따라 상기 제1 상부 도전 라인들(230)로부터 이격될 수 있다. 상기 제2 상부 도전 라인들(240)은 상기 제1 상부 도전 라인들(230)보다 높은 레벨(level)에 위치할 수 있다. 상기 상부 도전 콘택들(235)은 상기 제1 상부 도전 라인들(230)과 상기 제2 상부 도전 라인들(240) 사이에 배치될 수 있다. 상기 상부 도전 콘택들(235)의 각각은 상기 제1 상부 도전 라인들(230) 중 대응하는 제1 상부 도전 라인(230)을 상기 제2 상부 도전 라인들(240) 중 대응하는 제2 상부 도전 라인(240)에 연결할 수 있다. 상기 상부 소스/드레인 콘택들(220) 및 상기 상부 게이트 콘택들(222)의 각각은 상기 제1 상부 도전 라인들(230) 중 대응하는 제1 상부 도전 라인(230)에 연결될 수 있다. 상기 제1 상부 도전 라인들(230), 상기 제2 상부 도전 라인들(240), 및 상기 상부 도전 콘택들(235)은 금속(일 예로, Cu, Ru, Mo, W, Co 등) 및/또는 도전성 금속질화물(일 예로, TiN, TaN, TaC, WCN 등)을 포함할 수 있다.
상기 상부 회로층(30)은 상기 제1 상부 층간 절연막(210) 상에 배치되는 제2 상부 층간 절연막(250)을 포함할 수 있다. 상기 제2 상부 층간 절연막(250)은 상기 제1 상부 도전 라인들(230), 상기 제2 상부 도전 라인들(240), 및 상기 상부 도전 콘택들(235)을 덮을 수 있다. 상기 제2 상부 층간 절연막(250)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 3차원 반도체 장치(10)는 상기 하부 회로층(20)과 상기 상부 회로층(30)을 전기적으로 연결하는 상부 관통 비아(300)를 포함할 수 있다. 일 예로, 상기 상부 관통 비아(300)는 상기 상부 기판(200)을 관통할 수 있고, 상기 상부 기판(200)으로부터 전기적으로 절연될 수 있다. 상기 하부 회로층(20)의 상기 제1 및 제2 하부 도전 라인들(130, 140) 중 적어도 하나는 상기 상부 관통 비아(300)를 통해 상기 상부 회로층(30)의 상기 제1 및 제2 상부 도전 라인들(230, 240) 중 적어도 하나에 연결될 수 있다. 일 예로, 상기 제2 하부 도전 라인들(140) 중 적어도 하나가 상기 상부 관통 비아(300)를 통해 상기 제1 상부 도전 라인들(230) 중 적어도 하나에 연결될 수 있다. 상기 상부 관통 비아(300)는 도전성 금속 질화물 및/또는 금속(일 예로, Cu, Ru, Mo, W, Co 등)을 포함할 수 있다.
상기 하부 회로층(20) 내 상기 하부 트랜지스터들(TR1)의 각각의 단자들(terminals, 일 예로, 상기 하부 게이트 전극(GE1) 및 상기 하부 소스/드레인 패턴들(SD1))은 상기 제1 하부 도전 라인들(130) 중 대응하는 제1 하부 도전 라인들(130), 및 상기 제2 하부 도전 라인들(140) 중 대응하는 제2 하부 도전 라인(들)(140)에 연결될 수 있다. 상기 상부 회로층(30) 내 상기 상부 트랜지스터들(TR2)의 각각의 단자들(일 예로, 상기 상부 게이트 전극(GE2) 및 상기 상부 소스/드레인 패턴들(SD2))은 상기 제1 상부 도전 라인들(230) 중 대응하는 제1 상부 도전 라인들(230), 및 상기 제2 상부 도전 라인들(240) 중 대응하는 제2 상부 도전 라인(들)(240)에 연결될 수 있다. 상기 하부 트랜지스터들(TR1) 중 적어도 하나의 일 단자(일 예로, 상기 하부 소스/드레인 패턴들(SD1) 중 하나)는 상기 제1 및 제2 하부 도전 라인들(130, 140) 중 대응하는 제1 및 제2 하부 도전 라인들(130, 140), 상기 상부 관통 비아(300), 및 상기 제1 및 제2 상부 도전 라인들(230, 240) 중 대응하는 제1 및 제2 상부 도전 라인들(230, 240)을 통해 상기 상부 트랜지스터들(TR2) 중 적어도 하나의 일 단자(일 예로, 상기 상부 소스/드레인 패턴들(SD2) 중 하나)에 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 상기 상부 트랜지스터들(TR2)의 각각의 상기 상부 게이트 전극(GE2)은 다결정 실리콘 저머늄(SiGe)을 포함할 수 있다. 이 경우, 상기 상부 게이트 전극(GE2)의 형성을 위한 증착 공정이 상대적으로 저온에서(일 예로, 약 450℃ 이하) 수행될 수 있다. 이에 따라, 상기 상부 게이트 전극(GE2)이 형성되는 동안, 상기 하부 회로층(20) 내 상기 하부 트랜지스터들(TR1), 상기 제1 및 제2 하부 도전 라인들, 및 콘택들(120, 122, 135)의 열화가 방지될 수 있다. 더하여, 상기 상부 게이트 전극(GE2)은 도펀트를 더 포함할 수 있다. 이 경우, 상기 상부 게이트 전극(GE2) 내 저머늄 농도, 및 상기 상부 게이트 전극(GE2) 내 도펀트의 농도를 조절함으로써, 상기 상부 게이트 전극(GE2)의 형성을 위한 상기 증착 공정의 온도 및 상기 상부 게이트 전극(GE2)의 전기적 특성이 조절될 수 있다. 따라서, 우수한 특성을 갖는 3차원 반도체 장치가 용이하게 제조될 수 있다.
도 2 내지 도 4는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조방법을 나타내는 단면도들이다. 도 1을 참조하여 설명한 3차원 반도체 장치와 중복되는 설명은 생략된다.
도 2를 참조하면, 하부 기판(100) 상에 하부 트랜지스터들(TR1)이 형성될 수 있다. 상기 하부 트랜지스터들(TR1)을 형성하는 것은, 상기 하부 기판(100) 상에 순차로 적층된 하부 게이트 절연패턴(GI1) 및 하부 게이트 전극(GE1)을 형성하는 것, 상기 하부 게이트 전극(GE1)의 측면들 상에 하부 게이트 스페이서들(GSP1)을 형성하는 것, 및 상기 하부 게이트 전극(GE1)의 양 측의 상기 하부 기판(100) 내에 하부 소스/드레인 패턴들(SD1)을 형성하는 것을 포함할 수 있다. 상기 하부 게이트 절연패턴(GI1) 및 상기 하부 게이트 전극(GE1)을 형성하는 것은, 상기 하부 기판(100) 상에 하부 게이트 절연막을 증착하는 것, 상기 하부 게이트 절연막 상에 하부 게이트 전극막을 증착하는 것, 및 상기 하부 게이트 전극막 및 상기 하부 게이트 절연막을 차례로 패터닝하는 것을 포함할 수 있다. 상기 하부 게이트 스페이서들(GSP1)을 형성하는 것은, 상기 하부 게이트 절연패턴(GI1) 및 상기 하부 게이트 전극(GE1)이 형성된 상기 하부 기판(100) 상에 하부 게이트 스페이서막을 형성하고, 상기 하부 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 기판(100) 내에 P형 또는 N형 도펀트를 주입함으로써 형성되거나, 상기 하부 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행함으로써 형성될 수 있다.
제1 하부 층간 절연막(110)이 상기 하부 트랜지스터들(TR1)을 덮도록 상기 하부 기판(100) 상에 형성될 수 있다. 상기 제1 하부 층간 절연막(110)은 일 예로, 화학기상증착 공정 등을 이용하여 형성될 수 있다.
하부 소스/드레인 콘택들(120) 및 하부 게이트 콘택들(122)이 상기 제1 하부 층간 절연막(110) 내에 형성될 수 있다. 상기 하부 소스/드레인 콘택들(120) 및 상기 하부 게이트 콘택들(122)을 형성하는 것은, 일 예로, 상기 제1 하부 층간 절연막(110)을 관통하는 하부 소스/드레인 콘택 홀들 및 하부 게이트 콘택 홀들을 형성하는 것, 상기 제1 하부 층간 절연막(110) 상에 상기 하부 소스/드레인 콘택 홀들 및 상기 하부 게이트 콘택 홀들을 채우는 도전막을 형성하는 것, 및 상기 제1 하부 층간 절연막(110)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 하부 트랜지스터들(TR1)의 각각의 상기 하부 소스/드레인 패턴들(SD1)은 상기 하부 소스/드레인 콘택들(120) 중 대응하는 하부 소스/드레인 콘택들(120)에 각각 연결될 수 있고, 상기 하부 트랜지스터들(TR1)의 각각의 상기 하부 게이트 전극(GE1)은 상기 하부 게이트 콘택들(122) 중 대응하는 하부 게이트 콘택(122)에 연결될 수 있다.
제1 하부 도전 라인들(130)이 상기 제1 하부 층간 절연막(110) 상에 형성될 수 있다. 일 예로, 상기 제1 하부 도전 라인들(130)은 상기 제1 하부 층간 절연막(110) 상에 제1 하부 도전막을 증착하고, 상기 제1 하부 도전막을 패터닝함으로써 형성될 수 있다. 제2 하부 층간 절연막(150)의 일부(152)가 상기 제1 하부 층간 절연막(110) 상에 형성될 수 있고, 상기 제1 하부 도전 라인들(130)을 덮을 수 있다. 하부 도전 콘택들(135)이 상기 제1 하부 도전 라인들(130) 상에 형성될 수 있다. 상기 하부 도전 콘택들(135)을 형성하는 것은, 일 예로, 상기 제2 하부 층간 절연막(150)의 상기 일부(152)를 관통하는 하부 도전 콘택 홀들을 형성하는 것, 상기 하부 도전 콘택 홀들을 채우는 도전막을 형성하는 것, 및 상기 제2 하부 층간 절연막(150)의 상기 일부(152)가 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 제2 하부 도전 라인들(140)이 상기 하부 도전 콘택들(135) 상에 형성될 수 있다. 상기 제2 하부 도전 라인들(140)은 상기 제1 하부 도전 라인들(130)과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 제2 하부 층간 절연막(150)의 잔부(154)가 상기 제2 하부 도전 라인들(140)을 덮도록 형성될 수 있다. 상기 제2 하부 층간 절연막(150)은 일 예로, 화학기상증착 공정 등을 이용하여 형성될 수 있다.
상기 하부 기판(100), 상기 하부 트랜지스터들(TR1), 상기 제1 및 제2 하부 도전 라인들(130, 140), 상기 콘택들(120, 122, 135), 및 상기 제1 및 제2 하부 층간 절연막들(110, 150)은 하부 회로층(20)을 구성할 수 있다.
예비 상부 기판(200P)이 상기 하부 회로층(20)의 상기 제2 하부 층간 절연막(150) 상에 제공될 수 있다. 상기 예비 상부 기판(200P)은 반도체 기판일 수 있고, 일 예로, P형 또는 N형 도펀트로 도핑된 실리콘 기판일 수 있다. 상기 예비 상부 기판(200P)은 그 내부에 형성된 커팅층(200A)을 포함할 수 있다. 상기 커팅층(200A)은 상기 예비 상부 기판(200P) 내에 수소 또는 헬륨을 이온 주입함으로써 형성될 수 있다.
도 3을 참조하면, 상기 예비 상부 기판(200P)의 상부를 제거함으로써, 상부 기판(200)이 형성될 수 있다. 상기 상부 기판(200)을 형성하는 것은, 상기 커팅층(200A)을 기준으로 상기 예비 상부 기판(200P)의 상기 상부를 상기 예비 상부 기판(200P)의 하부로부터 박리시키는 것을 포함할 수 있다. 상기 상부 기판(200)의 표면은 평탄화 공정에 의해 평탄화될 수 있다.
상부 게이트 절연막(GIL) 및 상부 게이트 전극막(GEL)이 상기 상부 기판(200) 상에 차례로 형성될 수 있다. 상기 상부 게이트 절연막(GIL) 및 상기 상부 게이트 전극막(GEL)의 각각은 화학기상증착, 물리기상증착, 원자층증착 공정 등을 이용하여 형성될 수 있다. 상기 상부 게이트 절연막(GIL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다.
상기 상부 게이트 전극막(GEL)은 다결정 실리콘 저머늄(SiGe)을 포함할 수 있다. 상기 상부 게이트 전극막(GEL) 내 저머늄(Ge) 농도은 일 예로, 약 10at% 보다 크거나 같고 약 100at%보다 작을 수 있다. 상기 상부 게이트 전극막(GEL)은 도펀트를 더 포함할 수 있다. 일 예로, 상기 도펀트는 상기 상부 게이트 전극막(GEL)의 증착 동안 상기 상부 게이트 전극막(GEL) 내에 주입될 수 있다. 상기 상부 게이트 전극막(GEL)은 상기 도펀트로 도핑된 다결정 실리콘 저머늄(SiGe)을 포함할 수 있다. 상기 도펀트는 일 예로, B, As, P, Sb, Al, 및 Ga 중 적어도 하나를 포함할 수 있다. 상기 상부 게이트 전극막(GEL) 내 상기 도펀트의 농도는 상기 상부 게이트 전극(GE2) 내 상기 저머늄(Ge) 농도보다 작을 수 있다. 일 예로, 상기 도펀트는 보론(B)일 수 있고, 상기 상부 게이트 전극(GE2) 내 보론 농도는 약 10at%보다 작거나 같을 수 있다. 일 예로, 상기 상부 게이트 전극막(GEL) 내 상기 보론 농도는 약 1*1020개/cm3 보다 크거나 같고 약 1*1022개/cm3보다 작거나 같을 수 있다. 상기 상부 게이트 전극막(GEL)은 도전성 금속 질화물 및/또는 금속을 더 포함할 수 있다.
본 발명의 개념에 따르면, 상기 상부 게이트 전극막(GEL)은 실리콘 저머늄(SiGe)을 포함할 수 있다. 이 경우, 상기 상부 게이트 전극막(GEL)의 형성을 위한 증착 공정은 상대적으로 저온에서(일 예로, 약 450℃ 이하) 수행될 수 있고, 상기 상부 게이트 전극막(GEL) 내 실리콘 저머늄(SiGe)은 증착과 동시에 결정화될 수 있다. 이에 따라, 상기 상부 게이트 전극막(GEL)의 결정화를 위한 추가적인 열처리 공정이 요구되지 않을 수 있다. 상기 상부 게이트 전극막(GEL)의 형성을 위한 상기 증착 공정이 상대적으로 저온에서(일 예로, 약 450℃ 이하) 수행됨에 따라, 상기 하부 회로층(20) 내 상기 하부 트랜지스터들(TR1), 상기 제1 및 제2 하부 도전 라인들, 및 콘택들(120, 122, 135)의 열화가 방지될 수 있다.
더하여, 상기 상부 게이트 전극막(GEL)은 도펀트로 도핑된 실리콘 저머늄(SiGe)을 포함할 수 있다. 이 경우, 상기 상부 게이트 전극막(GEL) 내 상기 저머늄(Ge) 농도, 및 상기 상부 게이트 전극막(GEL) 내 상기 도펀트의 농도를 조절함으로써, 상기 상부 게이트 전극막(GEL)의 형성을 위한 상기 증착 공정의 온도 및 상기 상부 게이트 전극막(GEL)의 전기적 특성이 조절될 수 있다.
도 4를 참조하면, 상기 상부 게이트 전극막(GEL) 및 상기 상부 게이트 절연막(GIL)을 순차로 패터닝함으로써, 상부 게이트 전극(GE2) 및 상부 게이트 절연패턴(GI2)이 각각 형성될 수 있다. 상기 상부 게이트 전극(GE2)은 상기 상부 기판(200)의 상면(200U) 상에 형성될 수 있고, 상기 상부 게이트 절연패턴(GI2)은 상기 상부 기판(200)의 상기 상면(200U)과 상기 상부 게이트 전극(GE2) 사이에 개재될 수 있다. 상기 상부 게이트 전극(GE2)의 측면들 상에 상부 게이트 스페이서들(GSP2)이 형성될 수 있다. 상기 상부 게이트 스페이서들(GSP2)을 형성하는 것은, 일 예로, 상기 상부 게이트 절연패턴(GI2) 및 상기 상부 게이트 전극(GE2)이 형성된 상기 상부 기판(200) 상에 상부 게이트 스페이서막을 형성하고, 상기 상부 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상부 소스/드레인 패턴들(SD2)이 상기 상부 게이트 전극(GE2)의 양 측의 상기 상부 기판(200) 내에 형성될 수 있다. 상기 상부 소스/드레인 패턴들(SD2)은 상기 상부 기판(200) 내에 P형 또는 N형 도펀트를 주입함으로써 형성되거나, 상기 상부 기판(200)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행함으로써 형성될 수 있다. 상기 상부 게이트 전극(GE2), 상기 상부 게이트 절연패턴(GI2), 상기 상부 게이트 스페이서들(GSP2), 및 상기 상부 소스/드레인 패턴들(SD2)은 상부 트랜지스터(TR2)를 구성할 수 있다. 복수의 상부 트랜지스터들(TR2)이 상기 상부 기판(200)의 상기 상면(200U) 상에 형성될 수 있다.
도 1을 다시 참조하면, 제1 상부 층간 절연막(210)이 상기 상부 트랜지스터들(TR2을 덮도록 상기 상부 기판(200) 상에 형성될 수 있다. 상기 제1 상부 층간 절연막(210)은 일 예로, 화학기상증착 공정 등을 이용하여 형성될 수 있다.
상부 소스/드레인 콘택들(220) 및 상부 게이트 콘택들(222)이 상기 제1 상부 층간 절연막(210) 내에 형성될 수 있다. 상기 상부 소스/드레인 콘택들(220) 및 상기 상부 게이트 콘택들(222)을 형성하는 것은, 일 예로, 상기 하부 소스/드레인 콘택들(120) 및 상기 하부 게이트 콘택들(122)과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 상부 트랜지스터들(TR2)의 각각의 상기 상부 소스/드레인 패턴들(SD2)은 상기 상부 소스/드레인 콘택들(220) 중 대응하는 상부 소스/드레인 콘택들(220)에 각각 연결될 수 있고, 상기 상부 트랜지스터들(TR2)의 각각의 상기 상부 게이트 전극(GE2)은 상기 상부 게이트 콘택들(222) 중 대응하는 상부 게이트 콘택(222)에 연결될 수 있다.
상부 관통 비아(300)가 상기 제1 상부 층간 절연막(210) 및 상기 상부 기판(200)을 관통하여 상기 제2 하부 층간 절연막(150) 내로 연장되도록 형성될 수 있다. 상기 상부 관통 비아(300)를 형성하는 것은, 일 예로, 상기 제1 상부 층간 절연막(210) 및 상기 상부 기판(200)을 관통하고 상기 제2 하부 층간 절연막(150) 내로 연장되는 상부 관통 홀을 형성하는 것, 상기 제1 상부 층간 절연막(210) 상에 상기 상부 관통 홀을 채우는 도전막을 형성하는 것, 및 상기 제1 상부 층간 절연막(210)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 상부 관통 비아(300)는 상기 상부 기판(200)으로부터 전기적으로 절연될 수 있고, 상기 하부 회로층(20)의 상기 제1 및 제2 하부 도전 라인들(130, 140) 중 적어도 하나에 연결될 수 있다.
제1 상부 도전 라인들(230)이 상기 제1 상부 층간 절연막(210) 상에 형성될 수 있다. 상기 제1 상부 도전 라인들(230)은, 일 예로, 상기 제1 하부 도전 라인들(130)과 실질적으로 동일한 방법으로 형성될 수 있다. 일부 실시예들에 따르면, 상기 제1 상부 도전 라인들(230) 중 적어도 하나는 상기 상부 관통 비아(300)에 연결될 수 있다. 일 예로, 상기 제2 하부 도전 라인들(140) 중 적어도 하나가 상기 상부 관통 비아(300)를 통해 상기 제1 상부 도전 라인들(230) 중 적어도 하나에 연결될 수 있다.
상부 도전 콘택들(235) 및 제2 상부 도전 라인들(240)이 상기 제1 상부 도전 라인들(230) 상에 형성될 수 있고, 제2 상부 층간 절연막(250)이 상기 제1 및 제2 상부 도전 라인들(230, 240) 및 상기 상부 도전 콘택들(235)을 덮도록 형성될 수 있다. 상기 상부 도전 콘택들(235), 상기 제2 상부 도전 라인들(240), 및 상기 제2 상부 층간 절연막(250)은 상기 하부 도전 콘택들(135), 상기 제2 하부 도전 라인들(140), 및 상기 제2 하부 층간 절연막(150)과 실질적으로 동일한 방법으로 형성될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다. 설명의 간소화를 위해, 도 1을 참조하여 설명한 3차원 반도체 장치와 차이점을 주로 설명한다.
도 5를 참조하면, 상기 상부 회로층(30)의 상기 상부 트랜지스터들(TR2)의 각각은 상기 상부 게이트 전극(GE2) 상의 오믹 콘택(CNT)을 더 포함할 수 있다. 상기 오믹 콘택(CNT)은 상기 상부 게이트 전극(GE2)과, 상기 상부 게이트 콘택들(222) 중 대응하는 상부 게이트 콘택(222) 사이에 개재될 수 있다. 상기 오믹 콘택(CNT)은 상기 상부 게이트 전극(GE2)과 상기 대응하는 상부 게이트 콘택(222) 사이의 오믹 접촉을 위해 이용될 수 있다. 상기 오믹 콘택(CNT)은 일 예로, 금속 실리사이드(metal silicide) 및/또는 금속 저머나이드(metal germanide)를 포함할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 3차원 반도체 장치는 도 1을 참조하여 설명한 3차원 반도체 장치와 실질적으로 동일하다.
도 6은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조방법을 나타내는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 3차원 반도체 장치의 제조방법과 차이점을 주로 설명한다.
도 6을 참조하면, 상기 상부 기판(200)이 상기 하부 회로층(20) 상에 형성될 수 있고, 상기 상부 게이트 절연막(GIL) 및 상기 상부 게이트 전극막(GEL)이 상기 상부 기판(200) 상에 차례로 형성될 수 있다. 상기 하부 회로층(20), 상기 상부 기판(200), 상기 상부 게이트 절연막(GIL), 및 상기 상부 게이트 전극막(GEL)은 도 2 및 도 3를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 본 실시예들에 따르면, 오믹 콘택막(CNL)이 상기 상부 게이트 전극막(GEL) 상에 형성될 수 있다. 상기 오믹 콘택막(CNL)은 화학기상증착, 물리기상증착, 원자층증착 공정 등을 이용하여 형성될 수 있다. 상기 오믹 콘택막(CNL)은 일 예로, 금속 실리사이드 또는 금속 저머나이드를 포함할 수 있다.
도 5를 다시 참조하면, 상기 오믹 콘택막(CNL), 상기 상부 게이트 전극막(GEL), 및 상기 상부 게이트 절연막(GIL)을 순차로 패터닝함으로써, 오믹 콘택(CNT), 상기 상부 게이트 전극(GE2), 및 상기 상부 게이트 절연패턴(GI2)이 각각 형성될 수 있다. 상기 상부 게이트 스페이서들(GSP2)이 상기 상부 게이트 전극(GE2)의 측면들 상에 형성될 수 있고, 상기 상부 소스/드레인 패턴들(SD2)이 상기 상부 게이트 전극(GE2)의 양 측의 상기 상부 기판(200) 내에 형성될 수 있다. 상기 오믹 콘택(CNT), 상기 상부 게이트 전극(GE2), 상기 상부 게이트 절연패턴(GI2), 상기 상부 게이트 스페이서들(GSP2), 및 상기 상부 소스/드레인 패턴들(SD2)은 상부 트랜지스터(TR2)를 구성할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 3차원 반도체 장치의 제조방법은 도 1 내지 도 4를 참조하여 설명한 3차원 반도체 장치의 제조방법과 실질적으로 동일하다.
도 7은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다. 설명의 간소화를 위해, 도 1을 참조하여 설명한 3차원 반도체 장치와 차이점을 주로 설명한다.
도 7을 참조하면, 상기 3차원 반도체 장치(10)는 상기 하부 회로층(20) 아래에 배치되는 배선층(40)을 더 포함할 수 있다. 상기 하부 회로층(20)은 상기 배선층(40)과 상기 상부 회로층(30) 사이에 배치될 수 있다. 상기 하부 회로층(20) 및 상기 상부 회로층(30)은 상기 수직 방향(VD)을 따라 상기 배선층(40) 상에 순차로 적층될 수 있다.
상기 배선층(40)은 배선 라인들(160) 및 배선 콘택들(165)을 포함할 수 있다. 상기 배선 콘택들(165) 중 일부는 상기 배선 라인들(160)을 서로 연결할 수 있고, 상기 배선 콘택들(165) 중 다른 일부는 상기 배선 라인들(160) 중 일부를 외부 소자에 연결할 수 있다. 일부 실시예들에 따르면, 상기 배선 라인들(160)은 상기 하부 기판(100)에 인접하게 배치된 최상층의 배선 라인들(162), 및 상기 하부 기판(100)으로부터 멀리 배치된 최하층의 배선 라인들(164)을 포함할 수 있다. 상기 최상층의 배선 라인들(162)은 상기 최하층의 배선 라인들(164)로부터 상기 수직 방향(VD)으로 이격될 수 있다. 상기 배선 콘택들(165) 중 일부는 상기 최상층의 배선 라인들(162)과 상기 최하층의 배선 라인들(164) 사이에 배치될 수 있다. 상기 최상층의 배선 라인들(162)의 각각은 상기 배선 콘택들(165) 중 대응하는 배선 콘택(165)을 통해 상기 최하층의 배선 라인들(164) 중 대응하는 최하층의 배선 라인(164)에 연결될 수 있다. 상기 배선 콘택들(165) 중 다른 일부는 상기 최하층의 배선 라인들(164)을 외부 소자에 연결할 수 있다. 상기 배선 라인들(160) 및 상기 배선 콘택들(165)은 금속(일 예로, Cu, Ru, Mo, W, Co 등)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배선 라인들(160) 및 상기 배선 콘택들(165)은 상기 하부 회로층(20) 및 상기 상부 회로층(30)에 전원을 공급하도록 구성될 수 있다. 일 예로, 상기 배선 라인들(160) 및 상기 배선 콘택들(165)은 배전 네트워크(Power Distribution Network, PDN)을 구성할 수 있다.
상기 배선층(40)은 상기 배선 라인들(160) 및 상기 배선 콘택들(165)을 덮는 절연막(180)을 포함할 수 있다. 상기 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 하부 회로층(20)의 상기 하부 기판(100)은 서로 대향하는 상면(100U) 및 하면(100L)을 가질 수 있다. 상기 하부 회로층(20)의 상기 하부 트랜지스터들(TR1)이 상기 하부 기판(100)의 상기 상면(100U) 상에 배치될 수 있고, 상기 배선층(40)이 상기 하부 기판(100)의 상기 하면(100L) 상에 배치될 수 있다.
상기 하부 회로층(20)은 상기 제1 하부 층간 절연막(110) 상에 배치되는 상기 제1 하부 도전 라인들(130)을 포함할 수 있다. 상기 하부 소스/드레인 콘택들(120) 및 상기 하부 게이트 콘택들(122)의 각각은 상기 제1 하부 도전 라인들(130) 중 대응하는 제1 하부 도전 라인(130)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 제2 하부 도전 라인들(140) 및 상기 하부 도전 콘택들(135)은 생략될 수 있다.
상기 3차원 반도체 장치(10)는 상기 하부 회로층(20)과 상기 상부 회로층(30)을 전기적으로 연결하는 상기 상부 관통 비아(300), 및 상기 하부 회로층(20)과 상기 배선층(40)을 전기적으로 연결하는 하부 관통 비아(310)를 포함할 수 있다. 일 예로, 상기 상부 관통 비아(300)는 상기 상부 회로층(30)의 상기 상부 기판(200)을 관통할 수 있고, 상기 하부 관통 비아(310)는 상기 하부 회로층(20)의 상기 하부 기판(100)을 관통할 수 있다. 상기 상부 관통 비아(300) 및 상기 하부 관통 비아(310)는 각각 상기 상부 기판(200) 및 상기 하부 기판(100)으로부터 전기적으로 절연될 수 있다.
상기 하부 회로층(20)의 상기 제1 하부 도전 라인들(130) 중 적어도 하나는 상기 상부 관통 비아(300)를 통해 상기 상부 회로층(30)의 상기 제1 및 제2 상부 도전 라인들(230, 240) 중 적어도 하나에 연결될 수 있다. 일 예로, 상기 제1 하부 도전 라인들(130) 중 적어도 하나는 상기 상부 관통 비아(300)를 통해 상기 제1 상부 도전 라인들(230) 중 적어도 하나에 연결될 수 있다. 상기 하부 회로층(20)의 상기 제1 하부 도전 라인들(130) 중 적어도 하나는 상기 하부 관통 비아(310)를 통해 상기 배선층(40)의 상기 배선 라인들(160) 중 적어도 하나에 연결될 수 있다. 일 예로, 상기 제1 하부 도전 라인들(130) 중 적어도 하나는 상기 하부 관통 비아(310)를 통해 상기 최상층의 배선 라인들(160) 중 적어도 하나에 연결될 수 있다. 상기 상부 관통 비아(300) 및 상기 하부 관통 비아(310)의 각각은 도전성 금속 질화물 및/또는 금속(일 예로, Cu, Ru, Mo, W, Co 등)을 포함할 수 있다.
상기 하부 트랜지스터들(TR1) 중 적어도 하나의 일 단자(일 예로, 상기 하부 소스/드레인 패턴들(SD1) 중 하나)는 상기 제1 하부 도전 라인들(130) 중 대응하는 제1 하부 도전 라인(130), 상기 상부 관통 비아(300), 및 상기 제1 및 제2 상부 도전 라인들(230, 240) 중 대응하는 제1 및 제2 상부 도전 라인들(230, 240)을 통해 상기 상부 트랜지스터들(TR2) 중 적어도 하나의 일 단자(일 예로, 상기 상부 소스/드레인 패턴들(SD2) 중 하나)에 전기적으로 연결될 수 있다. 상기 하부 트랜지스터들(TR1) 중 적어도 하나의 일 단자(일 예로, 상기 하부 소스/드레인 패턴들(SD1) 중 하나)는 상기 제1 하부 도전 라인들(130) 중 대응하는 제1 하부 도전 라인(130), 상기 하부 관통 비아(310), 및 상기 배선 라인들(160) 중 대응하는 배선 라인들(160)에 연결될 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 3차원 반도체 장치는 도 1을 참조하여 설명한 3차원 반도체 장치와 실질적으로 동일하다.
도 8은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다. 도 9 내지 도 도 13은 도 8의 상부 기판(200) 상에 배치되는 메모리 셀 어레이(50)의 예시들을 나타내는 회로도들이다. 설명의 간소화를 위해, 도 1을 참조하여 설명한 3차원 반도체 장치와 차이점을 주로 설명한다.
도 8을 참조하면, 상기 상부 회로층(30)은 상기 상부 기판(200) 상에 배치되는 메모리 셀 어레이(50)를 포함할 수 있다. 상기 메모리 셀 어레이(50)는 상기 상부 기판(200) 상에 상기 상부 트랜지스터들(TR2)로부터 수평적으로 이격되도록 배치될 수 있다.
도 8 및 도 9를 참조하면, 일부 실시예들에 따르면, 상기 메모리 셀 어레이(50)는 2차원 낸드 플래쉬 메모리 셀 어레이일 수 있다. 구체적으로, 상기 메모리 셀 어레이(50)는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링들(CSTR)의 각각은, 스트링 선택 라인(string selection line; SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WL0-WLn, n은 자연수)에 각각 연결되는 복수의 메모리 셀 트랜지스터들(MCT), 및 접지 선택 라인(ground selection line; GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함할 수 있다. 상기 스트링 선택 트랜지스터(SST)는 복수의 비트 라인들(BL0-BLm, m은 자연수) 중 하나에 연결되고, 상기 접지 선택 트랜지스터(GST)는 공통 소스 라인(common source line; CSL)에 연결될 수 있다. 상기 비트 라인들(BL0-BLm)은 제1 방향(D1)으로 연장될 수 있고 상기 스트링 선택 라인(string selection line; SSL), 상기 워드라인들(WL0-WLn), 및 상기 접지 선택 라인(ground selection line; GSL)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 상부 기판(200)의 상면(200U)에 평행한 방향들일 수 있다.
상기 스트링 선택 라인(string selection line; SSL), 상기 워드라인들(WL0-WLn), 및 상기 접지 선택 라인(ground selection line; GSL)은 상기 상부 기판(200) 상에 제공되되, 상기 상부 기판(200)으로부터 서로 동일한 높이에 배치될 수 있다. 상기 스트링 선택 라인(string selection line; SSL), 상기 워드라인들(WL0-WLn), 및 상기 접지 선택 라인(ground selection line; GSL)은 상기 스트링 선택 트랜지스터(SST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 접지 선택 트랜지스터(GST)의 게이트 전극들로 각각 사용될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 8 및 도 10을 참조하면, 다른 실시예들에 따르면, 상기 메모리 셀 어레이(50)는 3차원 낸드 플래쉬 메모리 셀 어레이일 수 있다. 구체적으로, 상기 메모리 셀 어레이(50)는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 상기 상부 기판(200) 상에 배치되는 도전성 박막 또는 상기 상부 기판(200) 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 상부 기판(200)의 상기 상면(200U)에 수직한 제3 방향(D3)을 따라 상기 상부 기판(200)으로부터 이격되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 비트 라인들(BL)의 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 상기 상부 기판(200) 상에 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST), 및 상기 메모리 셀 트랜지스터들(MCT)은 서로 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3), 및 스트링 선택 라인(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 접지 선택 라인(GSL), 상기 복수 개의 워드 라인들(WL0-WL3), 및 상기 스트링 선택 라인(SSL)은 상기 제3 방향(D3)을 따라 상기 상부 기판(200) 상에 차례로 적층될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 8 및 도 11을 참조하면, 또 다른 실시예들에 따르면, 상기 메모리 셀 어레이(50)는 3차원 플래쉬 메모리 셀 어레이일 수 있다. 구체적으로, 상기 메모리 셀 어레이(50)는 공통 소스 라인(CSL), 비트 라인(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL)은 상기 상부 기판(200) 상에 배치되는 도전성 박막(또는 도전성 패턴)일 수 있고, 상기 비트 라인(BL)은 상기 상부 기판(200) 상에 배치되는 도전성 패턴(일 예로, 금속 라인)일 수 있다. 상기 공통 소스 라인(CSL) 및 상기 비트 라인(BL)은 상기 상부 기판(200)의 상기 상면(200U)에 수직한 방향을 따라 상기 기판(100)으로부터 이격될 수 있다.
상기 상부 기판(200)과 상기 공통 소스 라인(CSL) 사이, 및 상기 상부 기판(200)과 상기 비트 라인(BL) 사이에 상기 셀 스트링(CSTR)이 제공될 수 있다. 상기 셀 스트링(CSTR)은 상기 비트 라인(BL)에 연결된 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 하부 스트링(CSTR2)을 포함할 수 있다. 상기 상부 스트링(CSTR1)은 백 게이트 트랜지스터(back gate transistor, BGT)를 통해 상기 하부 스트링(CSTR2)에 연결될 수 있다. 상기 백 게이트 트랜지스터(BGT)는 상기 상부 기판(200) 상에 제공되는 백 게이트 라인(BG)에 의해 제어될 수 있다. 상기 상부 스트링(CSTR1)은 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 백 게이트 트랜지스터(BGT) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)로 구성될 수 있다. 상기 스트링 선택 트랜지스터(SST) 및 상기 상부 메모리 셀 트랜지스터들(MCT1)은 서로 직렬로 연결될 수 있다. 상기 하부 스트링(CSTR2)은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 접지 선택 트랜지스터(GST)와 상기 백 게이트 트랜지스터(BGT) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST) 및 상기 하부 메모리 셀 트랜지스터들(MCT2)은 서로 직렬로 연결될 수 있다. 상기 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 8 및 도 12를 참조하면, 또 다른 실시예들에 따르면, 상기 메모리 셀 어레이(50)는 가변저항 메모리 셀 어레이일 수 있다. 상기 가변저항 메모리 셀 어레이는 엠램(MRAM), 피램(PRAM), 및 알램(RRAM) 중 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이(50)는 제1 도전 라인(L1), 상기 제1 도전 라인(L1)에 교차하는 제2 도전 라인(L2), 및 상기 제1 도전 라인(L1)과 상기 제2 도전 라인(L2) 사이의 교차점에 배치되는 단위 메모리 셀(MC)을 포함할 수 있다. 상기 제1 도전 라인(L1) 및 상기 제2 도전 라인(L2)은 상기 상부 기판(200) 상에 제공되되, 상기 상부 기판(200)의 상기 상면(200U)에 평행한 방향으로 연장될 수 있다. 상기 제1 도전 라인(L1) 및 상기 제2 도전 라인(L2)은 서로 교차할 수 있다. 상기 제2 도전 라인(L2)은 상기 상부 기판(200)의 상기 상면(200U)으로부터 상기 제1 도전 라인(L1)보다 높은 높이에 배치될 수 있다.
상기 메모리 셀(MC)은 가변 저항 요소(VR) 및 선택 요소(SE)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SE)는 상기 제1 도전 라인(L1)과 상기 제2 도전 라인(L2) 사이에서 서로 직렬로 연결될 수 있다.
상기 가변 저항 요소(VR)는 데이터 저장 요소(data storage element)를 포함할 수 있다. 상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 가변 저항 요소(VR)는 자기터널접합 패턴을 포함할 수 있고, 상기 자기터널접합 패턴은 일 방향으로 고정된 자화방향을 갖는 고정층, 상기 고정층의 자화방향에 평행하게 또는 반평행하게 변경 가능한 자화방향을 갖는 자유층, 및 상기 고정층과 상기 자유층 사이의 터널 배리어층을 포함할 수 있다. 이 경우, 상기 메모리 셀(MC)은 MRAM 셀을 구성할 수 있다. 다른 실시예들에 따르면, 상기 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 상기 가변 저항 요소(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함하거나, Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다. 이 경우, 상기 메모리 셀(MC)은 PRAM 셀을 구성할 수 있다.
상기 선택 요소(SE)는 상기 가변 저항 요소(VR)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 선택 요소(SE)는 일 예로, 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터를 포함할 수 있다. 이 경우, 상기 메모리 셀(MC)은 상기 선택 요소(SE)를 제어하는 제3 도전 라인을 더 포함할 수 있다. 상기 선택 요소(SE)는 다른 예로, 비선형(일 예로, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 OTS(Ovonic Threshold Switch) 소자를 포함할 수도 있다.
도 8 및 도 13을 참조하면, 또 다른 실시예들에 따르면, 상기 메모리 셀 어레이(50)는 디램(DRAM) 셀 어레이일 수 있다. 구체적으로, 상기 메모리 셀 어레이(50)는 워드 라인들(WL), 상기 워드 라인들(WL)에 교차하는 비트 라인들(BL), 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 워드 라인들(WL) 중 대응하는 워드 라인(WL), 및 상기 비트 라인들(BL) 중 대응하는 비트 라인(BL)에 연결될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 대응하는 워드 라인(WL)에 연결되는 셀 트랜지스터(CTR), 및 상기 셀 트랜지스터(CTR)의 일 단자에 연결되는 캐패시터(CA)를 포함할 수 있다. 상기 셀 트랜지스터(CTR)의 드레인 영역은 상기 대응하는 비트 라인(BL)에 연결될 수 있고, 상기 셀 트랜지스터(CTR)의 소스 영역은 상기 캐패시터(CA)에 연결될 수 있다. 상기 셀 트랜지스터(CTR)는 상기 캐패시터(CA)로 흐르는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 캐패시터(CA)에 저장된 전하의 유무에 따라 0 또는 1의 데이터를 저장할 수 있다.
도 8을 다시 참조하면, 상술한 차이를 제외하고, 본 실시예들에 따른 3차원 반도체 장치는 도 1을 참조하여 설명한 3차원 반도체 장치와 실질적으로 동일하다.
도 14는 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 단면도이다. 설명의 간소화를 위해, 도 1을 참조하여 설명한 3차원 반도체 장치와 차이점을 주로 설명한다.
도 14를 참조하면, 상기 3차원 반도체 장치(10)는 상기 상부 회로층(30) 아래에 배치되는 중간 트랜지스터들(TR3)을 더 포함할 수 있다. 상기 상부 회로층(30)의 상기 상부 기판(200)은 서로 대향하는 상면(200U) 및 하면(200L)을 가질 수 있다. 상기 상부 회로층(30)의 상기 상부 트랜지스터들(TR2)이 상기 상부 기판(200)의 상기 상면(200U) 상에 배치될 수 있고, 상기 중간 트랜지스터들(TR3)이 상기 상부 기판(200)의 상기 하면(200L) 상에 배치될 수 있다. 상기 중간 트랜지스터들(TR3)은 상기 하부 회로층(20)의 상기 제2 하부 층간 절연막(150) 내에 배치될 수 있다. 상기 중간 트랜지스터들(TR3)은 상기 상부 트랜지스터들(TR2)의 문턱 전압을 조절하도록 구성될 수 있다.
상기 중간 트랜지스터들(TR3)의 각각은 상기 상부 기판(200)의 상기 하면(200L) 상의 백 게이트 전극(BGE), 및 상기 백 게이트 전극(BGE)과 상기 상기 상부 기판(200) 사이에 개재되는 백 게이트 절연막(BGI)을 포함할 수 있다. 상기 백 게이트 전극(BGE)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있고, 상기 백 게이트 절연막(BGI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다.
상기 중간 트랜지스터들(TR3)은 상기 하부 회로층(20)의 상기 제1 및 제2 하부 도전 라인들(130, 140)보다 높은 레벨에 위치할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 3차원 반도체 장치는 도 1을 참조하여 설명한 3차원 반도체 장치와 실질적으로 동일하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 3차원 반도체 장치 20: 하부 회로층
30: 상부 회로층 40: 배선층
100: 하부 기판 TR1: 하부 트랜지스터들
200: 상부 기판 TR2: 상부 트랜지스터들
GE1, GE2: 게이트 전극들 GI1, GI2: 게이트 절연패턴들
GSP1, GSP2 : 게이트 스페이서들 SD1, SD2: 소스/드레인 패턴들

Claims (20)

  1. 하부 기판;
    상기 하부 기판 상의 하부 트랜지스터들;
    상기 하부 트랜지스터들 상의 상부 기판;
    상기 하부 트랜지스터들과 상기 상부 기판 사이에 배치되는 하부 도전 라인들; 및
    상기 상부 기판 상의 상부 트랜지스터들을 포함하되,
    상기 하부 트랜지스터들 중 적어도 하나는 상기 하부 도전 라인들 중 대응하는 하부 도전 라인에 연결되고,
    상기 상부 트랜지스터들의 각각은:
    상기 상부 기판 상의 상부 게이트 전극; 및
    상기 상부 게이트 전극의 양 측에 상기 상부 기판 상에 배치되는 상부 소스/드레인 패턴들을 포함하고,
    상기 상부 게이트 전극은 실리콘 저머늄(SiGe)을 포함하는 3차원 반도체 장치.
  2. 청구항 1에 있어서,
    상기 상부 기판은 상기 상부 게이트 전극 아래의 채널 영역을 포함하고,
    상기 채널 영역은 실리콘을 포함하는 3차원 반도체 장치.
  3. 청구항 1에 있어서,
    상기 상부 게이트 전극 내 저머늄(Ge) 농도는 10at% 보다 크거나 같고 100at%보다 작은 3차원 반도체 장치.
  4. 청구항 1에 있어서,
    상기 상부 게이트 전극은 도펀트를 더 포함하는 3차원 반도체 장치.
  5. 청구항 4에 있어서,
    상기 도펀트는 B, As, P, Sb, Al, 및 Ga 중 적어도 하나를 포함하는 3차원 반도체 장치.
  6. 청구항 4에 있어서,
    상기 도펀트는 보론(B)을 포함하고,
    상기 상부 게이트 전극 내 보론 농도는 10at% 보다 작거나 같은 3차원 반도체 장치.
  7. 청구항 4에 있어서,
    상기 상부 게이트 전극 내 상기 도펀트의 농도는 상기 상부 게이트 전극 내 저머늄(Ge) 농도보다 작은 3차원 반도체 장치.
  8. 청구항 1에 있어서,
    상기 상부 트랜지스터들의 각각은 상기 상부 기판과 상기 상부 게이트 전극 사이에 개재되는 상부 게이트 절연패턴을 포함하는 3차원 반도체 장치.
  9. 청구항 1에 있어서,
    상기 하부 트랜지스터들의 각각은:
    상기 하부 기판 상의 하부 게이트 전극; 및
    상기 하부 게이트 전극의 양 측에 상기 하부 기판 상에 배치되는 하부 소스/드레인 패턴들을 포함하는 3차원 반도체 장치.
  10. 청구항 1에 있어서,
    상기 상부 트랜지스터들 상에 배치되는 상부 도전 라인들을 더 포함하되,
    상기 상부 트랜지스터들 중 적어도 하나는 상기 상부 도전 라인들 중 대응하는 상부 도전 라인에 연결되는 3차원 반도체 장치.
  11. 청구항 10에 있어서,
    상기 상부 기판을 관통하는 상부 관통 전극을 더 포함하되,
    상기 하부 도전 라인들 중 적어도 하나는 상기 상부 관통 전극을 통해 상기 상부 도전 라인들 중 적어도 하나에 연결되는 3차원 반도체 장치.
  12. 청구항 1에 있어서,
    상기 하부 기판 아래에 배치되는 배선 라인들; 및
    상기 하부 기판을 관통하는 하부 관통 전극을 더 포함하되,
    상기 하부 도전 라인들 중 적어도 하나는 상기 하부 관통 전극을 통해 상기 배선 라인들 중 적어도 하나에 연결되는 3차원 반도체 장치.
  13. 청구항 1에 있어서,
    상기 상부 트랜지스터들의 각각은 상기 상부 게이트 전극 상의 오믹 콘택을 더 포함하는 3차원 반도체 장치.
  14. 하부 기판;
    상기 하부 기판 상의 하부 트랜지스터들;
    상기 하부 트랜지스터들 상의 상부 기판; 및
    상기 상부 기판 상의 상부 트랜지스터들을 포함하되,
    상기 상부 트랜지스터들의 각각은:
    상기 상부 기판 상의 상부 게이트 전극; 및
    상기 상부 게이트 전극의 양 측에 상기 상부 기판 상에 배치되는 상부 소스/드레인 패턴들을 포함하고,
    상기 상부 게이트 전극은 도펀트가 도핑된 실리콘 저머늄(SiGe)을 포함하고,
    상기 상부 게이트 전극 내 상기 도펀트의 농도는 상기 상부 게이트 전극 내 저머늄(Ge) 농도보다 작은 3차원 반도체 장치.
  15. 청구항 14에 있어서,
    상기 상부 기판은 상기 상부 게이트 전극 아래의 채널 영역을 포함하고,
    상기 채널 영역은 실리콘을 포함하는 3차원 반도체 장치.
  16. 청구항 14에 있어서,
    상기 상부 트랜지스터들의 각각은 상기 상부 기판과 상기 상부 게이트 전극 사이에 개재되는 상부 게이트 절연패턴을 포함하는 3차원 반도체 장치.
  17. 청구항 14에 있어서,
    상기 하부 트랜지스터들의 각각은:
    상기 하부 기판 상의 하부 게이트 전극; 및
    상기 하부 게이트 전극의 양 측에 상기 하부 기판 상에 배치되는 하부 소스/드레인 패턴들을 포함하는 3차원 반도체 장치.
  18. 청구항 14에 있어서,
    상기 하부 트랜지스터들과 상기 상부 기판 사이에 배치되는 하부 도전 라인들;
    상기 상부 트랜지스터들 상에 배치되는 상부 도전 라인들; 및
    상기 상부 기판을 관통하는 상부 관통 전극을 더 포함하되,
    상기 하부 도전 라인들 중 적어도 하나는 상기 상부 관통 전극을 통해 상기 상부 도전 라인들 중 적어도 하나에 연결되는 3차원 반도체 장치.
  19. 청구항 18에 있어서,
    상기 하부 트랜지스터들의 각각은 상기 하부 도전 라인들 중 대응하는 하부 도전 라인들에 연결되고,
    상기 상부 트랜지스터들의 각각은 상기 상부 도전 라인들 중 대응하는 상부 도전 라인들에 연결되는 3차원 반도체 장치.
  20. 청구항 18에 있어서,
    상기 하부 기판 아래에 배치되는 배선 라인들; 및
    상기 하부 기판을 관통하는 하부 관통 전극을 더 포함하되,
    상기 하부 도전 라인들 중 적어도 하나는 상기 하부 관통 전극을 통해 상기 배선 라인들 중 적어도 하나에 연결되는 3차원 반도체 장치.
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