CN110176457B - 存储装置 - Google Patents

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Abstract

实施方式提供一种提升存储单元的存储保持特性且能够微细化的存储装置。实施方式的存储装置具备：多个电极膜，在第1方向积层，且在与所述第1方向交叉的第2方向延伸；第1半导体膜，接近所述多个电极膜而设置，且在所述第1方向延伸；第1电荷保持膜，设置在所述多个电极膜中的1个电极膜与所述半导体膜之间，包含金属、金属化合物、或高介电材料中的任一者；及第2半导体膜，位于所述第1半导体膜与所述电荷保持膜之间，于所述第1半导体膜与所述多个第1电极膜的一个之间以及所述第1半导体膜与所述多个第1电极膜的另一个之间在所述第1方向连续地延伸。所述第2半导体膜与所述多个电极膜、所述第1电荷保持膜及所述第1半导体膜电性绝缘。

Description

存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-27594号(申请日：2018年2月20日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种存储装置。
背景技术
业界正进行通过三维配置存储单元而使存储容量增大的存储装置的开发。例如，NAND型存储装置具有如下存储单元构造，即，积层多个电极膜，且在沿其积层方向延伸的半导体膜与各电极膜之间配置有电荷保持部。电荷保持部为了提升其存储保持特性，优选具有例如包含多晶硅的浮动栅极、及包含金属或高介电常数材料的电荷保持膜。然而，在电极膜与半导体膜之间包含浮动栅极及电荷保持膜的两者的构造的存储单元在其尺寸的缩小存在极限，因而成为妨碍微细化的主要因素。
发明内容
实施方式提供一种提升存储单元的存储保持特性的能够微细化的存储装置。
实施方式的存储装置具备：多个第1电极膜，于第1方向积层，且在与所述第1方向交叉的第2方向延伸；第1半导体膜，接近所述多个第1电极膜而设置，且在所述第1方向延伸；第1电荷保持膜，设置在所述多个第1电极膜中的1个第1电极膜与所述第1半导体膜之间，且包含金属、金属化合物、或高介电材料中的任一者；及第2半导体膜，位于所述第1半导体膜与所述第1电荷保持膜之间，于所述第1半导体膜与所述多个第1电极膜的一个之间以及所述第1半导体膜与所述多个第1电极膜的另一个之间在所述第1方向连续地延伸。所述第2半导体膜与所述多个第1电极膜、所述第1电荷保持膜及所述第1半导体膜电性绝缘。
附图说明
图1是表示实施方式的存储装置的示意剖视图。
图2的(a)、(b)是表示实施方式的存储装置的存储单元的示意图。
图3是表示实施方式的存储装置的制造过程的示意图。
图4是表示继图3的制造过程的示意图。
图5是表示继图4的制造过程的示意图。
图6是表示继图5的制造过程的示意图。
图7的(a)、(b)是表示继图6的制造过程的示意图。
图8是表示继图7的制造过程的示意图。
图9是表示继图8的制造过程的示意图。
图10的(a)、(b)是表示继图9的制造过程的示意图。
图11的(a)、(b)是表示继图10的制造过程的示意图。
图12的(a)、(b)是表示继图11的制造过程的示意图。
图13的(a)～(c)是表示继图12的制造过程的示意图。
图14是表示继图13的制造过程的示意图。
图15是表示继图14的制造过程的示意图。
图16的(a)～(c)是表示继图15的制造过程的示意图。
图17是表示继图16的制造过程的示意图。
图18的(a)～(c)是表示继图17的制造过程的示意图。
图19是表示继图18的制造过程的示意图。
图20是表示继图19的制造过程的示意图。
图21是表示继图20的制造过程的示意图。
图22是表示继图21的制造过程的示意图。
图23是表示继图22的制造过程的示意图。
图24是表示继图23的制造过程的示意图。
具体实施方式
以下，一面参照图式一面对实施方式进行说明。对图式中的相同部分标附相同编号并适当省略其详细说明，对不同部分进行说明。另外，图式是示意性或概念性图式，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实情况相同。此外，即便在表示相同部分的情况下，亦存在根据图式而不同地表示相互的尺寸或比率的情况。
进而，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，存在以Z方向为上方且以其相反方向为下方进行说明的情况。
图1是表示实施方式的存储装置1的示意剖视图。存储装置1是包含三维配置的存储单元的NAND型存储装置，包含存储单元区域MCR及引出区域HUP。
存储单元区域MCR包含有在Z方向积层的多个电极膜(以下，字线WL、选择栅极SGS及SGD)。引出区域HUP包含使字线WL、选择栅极SGS、SGD及下层的电路与上层配线(未图示)电性连接的接触插塞CT、CG及CDS。
在图1中，表示有存储单元区域MCR的剖视图MCR1、MCR2、及引出区域的剖视图HUP1、HUP2。剖视图MCR1表示沿X-Z平面的存储单元区域MCR的剖面，剖视图MCR2表示沿Y-Z平面的存储单元区域MCR的剖面。此外，剖视图HUP1表示沿Y-Z平面的引出区域HUP的剖面，剖视图HUP2表示沿Y-Z平面的引出区域HUP的剖面。
如图1所示，存储装置1包含选择栅极SGS、字线WL、选择栅极SGD、及半导体膜20。选择栅极SGS、字线WL及选择栅极SGD分别在Y方向延伸。半导体膜20在选择栅极SGS、字线WL及选择栅极SGD的积层方向(Z方向)延伸。在半导体膜20与选择栅极SGS、字线WL及选择栅极SGD之间分别设置有电荷保持膜30。电荷保持膜30是以沿半导体膜20在Z方向排列且在Z方向上相互隔开的方式设置。
存储装置1在半导体膜20与电荷保持膜30之间进而包含浮动电位膜40。浮动电位膜40与选择栅极SGS、字线WL、选择栅极SGD及半导体膜20电性绝缘。浮动电位膜40是以沿半导体膜20在Z方向延伸的方式设置。此外，浮动电位膜40例如为在Z方向连续地延伸的半导体膜。浮动电位膜40例如为掺杂有P型杂质的P型半导体膜。
半导体膜20具有在X方向积层有半导体膜20a及半导体膜20b的构造。半导体膜20例如以覆盖绝缘性芯21的方式设置。绝缘性芯21例如为在Z方向延伸的柱状的氧化硅。半导体膜20b位于半导体膜20a与绝缘性芯21之间。半导体膜20经由顶盖膜23及连接插塞25与上层的位线(未图示)电性连接。位线例如以在X方向延伸的方式设置。
半导体膜20在其下端与下层的配线INC连接。配线INC经由层间绝缘膜13设置在例如衬底10之上。配线INC例如在X方向延伸且与未图示的多个半导体膜20连接。配线INC例如具有在Z方向依序积层半导体膜15、金属膜17、及半导体膜19而成的构造。半导体膜20与半导体膜19连接。
如图1中的引出区域HUP1所示，选择栅极SGS、字线WL及选择栅极SGD的端部呈阶梯状设置。选择栅极SGS的Y方向的长度长于选择栅极SGD的Y方向的长度。位于靠近选择栅极SGS的位置的字线WL的Y方向的长度，长于靠近选择栅极SGD的字线WL的Y方向的长度。
接触插塞CT在Z方向延伸，与各端部连接。与选择栅极SGS电性连接的接触插塞CT的Z方向的长度，长于与选择栅极SGD电性连接的接触插塞CT的Z方向的长度。与位于靠近选择栅极SGS的位置的字线WL电性连接的接触插塞CT的Z方向的长度，长于与靠近选择栅极SGD的字线WL电性连接的接触插塞CT的Z方向的长度。
引出区域HUP2进而包含接触插塞CDS及CG。引出区域HUP2设置在较存储单元区域MCR及引出区域HUP1更靠外侧。接触插塞CDS与设置在衬底10的晶体管Tr的源极区域及漏极区域分别连接，接触插塞CG与晶体管Tr的栅极电极连接。晶体管Tr的栅极电极例如具有与设置在存储单元区域MCR的配线INC相同的积层构造。
图2的(a)及2(b)是表示实施方式的存储装置的存储单元MC的构造的示意图。图2的(a)是包含半导体膜20的沿X-Y平面的剖视图，图2的(b)是沿X-Z平面的剖视图。
如图2的(a)所示，半导体膜20是配置在存储器孔MH的内部，该存储器孔MH设置在于X方向邻接的字线WL之间。存储器孔MH在Z方向延伸，将填埋在邻接的字线WL间的槽MT的绝缘膜50分断。半导体膜20包含半导体膜20a及20b，包围绝缘性芯21。
在存储器孔MH的内部设置有浮动电位膜40。浮动电位膜40是以包围半导体膜20的方式设置。在半导体膜20与浮动电位膜40之间设置绝缘膜55。绝缘膜55例如作为隧道绝缘膜发挥功能。
电荷保持膜30设置在字线WL与浮动电位膜40之间。电荷保持膜30分别设置在于X方向上邻接的字线WL中的一者与浮动电位膜40之间、及邻接的字线WL的另一者与浮动电位膜40之间。在字线WL与电荷保持膜30之间设置有绝缘膜31、绝缘膜33及绝缘膜41。
绝缘膜31例如为氧化硅膜。绝缘膜33设置在电荷保持膜30与绝缘膜31之间。绝缘膜33例如为氮化硅膜。绝缘膜41设置在字线WL与绝缘膜31之间。绝缘膜41例如为氧化铝膜。绝缘膜31、绝缘膜33及绝缘膜41作为积层构造的阻挡绝缘膜发挥功能。
在电荷保持膜30与浮动电位膜40之间设置有绝缘膜57。绝缘膜57例如为氮氧化硅膜。绝缘膜57例如设置为薄在隧道绝缘膜及阻挡绝缘膜。
如图2的(b)所示，字线WL位于层间绝缘膜60a与层间绝缘膜60b之间。绝缘膜41亦包含位于字线WL与层间绝缘膜60a之间的部分、及位于字线WL与层间绝缘膜60b之间的部分。
电荷保持膜30是以至少一部分位于层间绝缘膜60a与层间绝缘膜60b之间的方式设置。浮动电位膜40位于半导体膜20与电荷保持膜30之间，沿半导体膜20在Z方向延伸。浮动电位膜40的X方向的厚度在与绝缘膜57的界面和与绝缘膜55的界面之间为2.2nm～6nm左右。
在本实施方式中，沿半导体膜20在Z方向排列的存储单元MC共用1个浮动电位膜40。即，存储单元MC包含字线WL中的1个作为控制栅极，且包含半导体膜20作为通道膜。进而，存储单元MC包含位于字线WL中的1个与半导体膜20之间的电荷保持膜30中的1个、及位于字线WL中的1个与半导体膜20之间的浮动电位膜40的一部分。在本实施方式的存储单元MC中，通过共用薄膜的浮动电位层40，能够缩小字线WL与半导体膜20之间的距离，从而能够缩小X方向的尺寸。
例如，在将浮动电位膜40以与电荷保持膜30相同的方式在Z方向隔开而配置的情况下，电荷保持膜30及浮动电位膜40均以位于层间绝缘膜60a与层间绝缘膜60b之间的方式形成。根据此种构成，字线WL与半导体膜20之间变得宽于图2的(b)所示的例，存储单元MC的X方向的尺寸变大。即，在本实施方式的存储装置1中，能够缩小存储单元MC的尺寸，增大存储容量。
其次，参照图3～图24对存储装置1的制造方法进行说明。图3～图24是表示实施方式的存储装置1的制造过程的示意图。
图3是表示存储装置1的制造过程中的晶圆的剖面的示意图。例如，衬底10为硅晶圆，在其上表面形成有包含晶体管Tr的周边电路、及配线INC。
如图3所示，形成覆盖晶体管Tr及配线INC的层间绝缘膜63，且在其之上形成例如多晶硅膜65。层间绝缘膜63例如为氧化硅膜。
继而，在多晶硅膜65之上交替地积层层间绝缘膜60及牺牲膜75。牺牲膜75的积层数例如与包含字线WL、选择栅极SGS及SGD的电极膜的积层数相同。在最上层的层间绝缘膜60之上形成有绝缘膜77。层间绝缘膜60例如为氧化硅膜。牺牲膜75及绝缘膜77例如为氮化硅膜。
图4是表示与图3相同的剖面的示意图。如图4所示，在引出区域HUP，在包含晶体管Tr的周边电路之上方设置有槽CB，在其内部填埋有绝缘材料81。
槽CB是通过将绝缘膜77、层间绝缘膜60及牺牲膜75选择性地去除而形成。此时，多晶硅膜65作为蚀刻终止层发挥功能。即，槽CB是以在其底面露出多晶硅膜65的方式形成。
继而，以将槽CB填埋的方式形成绝缘材料81。绝缘材料81例如为氧化硅，且是使用TEOS(Tetraethylorthosilicate，正硅酸乙脂)-CVD(Chemical Vapor Deposition，化学气相沉积)而形成。绝缘材料81例如使用CMP(Chemical Mechanical Polishing，化学机械抛光)以其上表面与绝缘膜77之上表面成为相同水平的方式平坦化。绝缘膜77是以作为CMP中的终止膜发挥功能的方式设置。
图5是表示与图4相同的剖面的示意图。如图5所示，在引出区域HUP，将层间绝缘膜60及牺牲膜75的端部呈阶梯状形成。进而，形成覆盖层间绝缘膜60及牺牲膜75的端部的绝缘材料83。
层间绝缘膜60及牺牲膜75的端部通过使用改变开口宽度的选择遮罩自上层依序进行蚀刻而呈阶梯状形成。绝缘材料83例如为氧化硅，且是使用TEOS-CVD而形成。绝缘材料83例如使用CMP以其上表面与绝缘膜77及绝缘材料81之上表面成为相同水平的方式平坦化。
图6是表示与图5相同的剖面的示意图。如图6所示，将绝缘膜77替换为绝缘膜85。即，将绝缘膜77选择性地去除后，形成绝缘膜85。绝缘膜85例如为氧化硅膜，使用TEOS-CVD而形成。
图7的(a)是表示与图6相同的剖面的示意图。如图7的(a)所示，在存储单元区域MCR形成自绝缘膜85之上表面至多晶硅膜65的深度的槽MT。槽MT例如通过使用各向异性RIE(Reactive Ion Etching，反应性离子蚀刻)将绝缘膜85、层间绝缘膜60及牺牲膜75选择性地去除而形成。在该情况下，多晶硅膜65亦作为蚀刻终止层发挥功能。
图7的(b)是表示存储单元区域MCR中的绝缘膜85之上表面的示意图。如图7的(b)所示，槽MT例如以在Y方向延伸的方式形成。此外，在存储单元区域MCR设置有多个槽MT。
图8是表示与图7的(a)相同的剖面的示意图。如图8所示，在槽MT的内部填埋绝缘材料87。绝缘材料87例如使用旋转涂布法而形成，包含PSZ(polysilazane，聚硅氮烷)。绝缘材料87是以其上表面与绝缘膜85之上表面成为相同水平的方式平坦化。
图9是表示存储单元区域MCR中的绝缘膜85之上表面的示意图。如图9所示，在槽MT的内部形成存储器孔MH。存储器孔MH例如以将绝缘材料87分断的方式形成。存储器孔MH是通过对绝缘材料87选择性地进行蚀刻而形成，具有自绝缘材料87之上表面至多晶硅膜65的深度。
图10的(a)是表示沿X-Y平面的包含存储器孔MH及牺牲膜75的剖面的示意图。此外，10的(b)图10的(b)是表示沿X-Z平面的存储器孔的剖面的示意图。
如图10的(a)及10的(b)所示，通过对牺牲膜75的一部分选择性地进行蚀刻，而在所积层的牺牲膜75的各水平，使存储器孔MH在X方向扩展。
进而，形成对牺牲膜75的表面进行改质所成的绝缘膜89。绝缘膜89例如通过在包含氧的气体氛围中进行热处理而形成。绝缘膜89例如包含氮氧化硅(SiNO)。此外，包含PSZ的绝缘材料87在该热处理中被改质为氧化硅。
图11的(a)及11的(b)是表示与图10的(a)及10的(b)相同的剖面的示意图。如图11的(a)及11的(b)所示，在存储器孔MH的内部形成绝缘膜31、33及电荷保持膜30。
绝缘膜31例如为氧化硅膜，以覆盖存储器孔MH的内表面的方式形成。绝缘膜33例如为氮化硅膜，形成在绝缘膜31之上。电荷保持膜30是形成在绝缘膜33之上。电荷保持膜30例如包含氮化钛(TiN)等金属氮化物。此外，电荷保持膜30亦可为高介电膜、高介电常数的金属化合物、所谓的High-k膜或HfSiO膜。此处，关于高介电膜，作为一例是介电常数(ε)为13以上的膜。电荷保持膜30优选使用功函数4.4eV以上的材料。
电荷保持膜30是以其一部分位于邻接的层间绝缘膜60之间的方式形成。此外，绝缘膜31、33及电荷保持膜30例如使用CVD以在存储器孔MH的内部残留空间的方式形成。
图12的(a)及12的(b)是表示与图11的(a)及11的(b)相同的剖面的示意图。如图12的(a)及12的(b)所示，残留与牺牲膜75对向的部分，将电荷保持膜30及绝缘膜33去除。
电荷保持膜30及绝缘膜33是经由存储器孔MH的内部的空间，使用例如CDE(Chemical Dry Etching，化学干式蚀刻)去除。由此，电荷保持膜30是使在Z方向上相互隔开的多个部分残留而被去除。以下，将与牺牲膜75对向的多个部分分别作为电荷保持膜30进行说明。
图13的(a)是表示与图8相同的剖面的示意图。图13的(b)及13的(c)分别表示相当于图12的(a)及13的(b)的剖面的示意图。如图13的(a)～13的(c)所示，以覆盖存储器孔MH的内表面的方式形成绝缘膜57及浮动电位膜40。
绝缘膜57例如为氮氧化硅膜(SiON膜)，以覆盖电荷保持膜30的方式形成。浮动电位膜40例如为掺杂有P型杂质的多晶硅膜，形成在绝缘膜57之上。浮动电位膜40例如以具有4奈米(nm)以下的膜厚的方式形成。由此，能够缩小X方向上的存储单元MC的尺寸。此外，绝缘膜57及浮动电位膜40是以在存储器孔MH的内部残留空间的方式形成。
图14是表示与图13的(a)相同的剖面的示意图。如图14所示，以浮动电位膜40之上端位于多个牺牲膜75中的最上层即牺牲膜75T的附近且高于牺牲膜75T的水平的方式，将浮动电位膜40选择性地去除。
例如，以在浮动电位膜40的形成后将存储器孔MH填埋的方式形成绝缘膜91。继而，以绝缘膜91之上表面位于牺牲膜75T的附近且高于牺牲膜75T的水平的方式进行回蚀，使浮动电位膜40的一部分露出。其后，以浮动电位膜40之上端位于与绝缘膜91之上端相同的水平的方式，使用例如各向同性蚀刻将浮动电位膜40之上部去除。
图15是表示与图14相同的剖面的示意图。如图15所示，将绝缘膜91选择性地去除后，将形成在存储器孔MH的底面上的浮动电位膜40的一部分及绝缘膜57的一部分选择性地去除。进而，将多晶硅膜65及层间绝缘膜63分别选择性地去除，在存储器孔MH的底面使配线INC露出。这些蚀刻例如使用各向异性RIE。
图16的(a)是表示与图15相同的剖面的示意图。图16的(b)及16的(c)是表示与图13的(b)及13的(c)相同的剖面的示意图。如图16的(a)～16的(c)所示，形成绝缘膜55及半导体膜20a。
如图16的(a)所示，绝缘膜55例如使用CVD以覆盖存储器孔MH的内表面的方式形成。绝缘膜55例如为氧化硅膜。半导体膜20a例如使用CVD形成在绝缘膜55上。半导体膜20a例如为非晶硅膜。绝缘膜55及半导体膜20a是以在存储器孔MH的内部残留空间的方式形成。
图17是表示与图16的(a)相同的剖面的示意图。如图17所示，将形成在存储器孔MH的底面上的绝缘膜55的一部分及半导体膜20a的一部分选择性地去除。在该情况下，亦可通过使用例如各向异性RIE，使形成在存储器孔MH的内壁上的部分残留，而将绝缘膜55的一部分及半导体膜20a的一部分选择性地去除。
图18的(a)是表示与图17相同的剖面的示意图。图18的(b)及18的(c)是表示与图16的(b)及16的(c)相同的剖面的示意图。如图18的(a)～18的(c)所示，形成半导体膜20b及绝缘材料21f。半导体膜20b是以覆盖存储器孔MH的内表面的方式形成。绝缘材料21f是以将存储器孔MH的内部填埋的方式形成。
半导体膜20b例如为使用CVD而形成的非晶硅膜。绝缘材料21f例如为使用CVD而形成的氧化硅。半导体膜20b是以与露出在存储器孔MH的底面的配线INC接触的方式形成。
图19是表示与图18的(a)相同的剖面的示意图。如图19所示，通过对绝缘材料21f及半导体膜20b进行回蚀，而将形成在绝缘膜85之上表面的部分去除。此时，半导体膜20a之上端亦被回蚀。此外，在存储器孔MH的内部形成有绝缘性芯21。
图20是表示与图19相同的剖面的示意图。如图20所示，在存储器孔MH之上端形成有顶盖膜23。顶盖膜23例如为使用CVD而形成的非晶硅膜。顶盖膜23与半导体膜20a及20b之上端接触，覆盖绝缘性芯21之上端。继而，通过实施热处理使非晶硅转换为多晶硅而使半导体膜20a、20b及顶盖膜23一体化。
图21是表示与图20相同的剖面的示意图。如图21所示，形成将层间绝缘膜60及牺牲膜75分断的狭缝ST。狭缝ST例如通过使用各向异性RIE将绝缘膜93、83、层间绝缘膜60及牺牲膜75选择性地去除而形成。狭缝ST具有自绝缘膜93之上表面到达多晶硅膜65的深度，沿Y方向延伸。
图22是表示与图21相同的剖面的示意图。如图22所示，通过将牺牲膜75选择性地去除而在层间绝缘膜60之间形成空间75S。牺牲膜75例如通过经由狭缝ST供给蚀刻液而被选择性地去除。
图23是表示与图22相同的剖面的示意图。如图23所示，在空间75S的内部形成绝缘膜41后，形成将空间75S填埋的金属膜。由此，能够形成选择栅极SGS、字线WL及选择栅极SGD。绝缘膜41例如为氧化铝膜，金属膜例如为钨膜。
图24是表示与图23相同的剖面的示意图。如图24所示，形成将狭缝ST的内部填埋的绝缘膜51后，形成接触插塞CT、CDS、CG及连接插塞25。
在引出区域HUP，接触插塞CT在Z方向延伸，分别与选择栅极SGS、字线WL及选择栅极SGD连接。接触插塞CDS及CG与晶体管Tr的源极区域、漏极区域及栅极电极连接。在存储单元区域MCR中，连接插塞25以与顶盖膜23连接的方式形成。继而，在绝缘膜93之上方，形成上层配线而完成存储装置1。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例进行提示者，并不意欲限定发明的范围。这些新颖的实施方式可以其他各种形态实施，可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨内并且包含在权利要求书中所记载的发明及其均等的范围内。
[符号说明]
1存储装置
10衬底
13、60、60a、60b、63层间绝缘膜
15、19、20、20a、20b半导体膜
17金属膜
21绝缘性芯
21f、81、83、87绝缘材料
23顶盖膜
25连接插塞
30电荷保持膜
31、33、41、50、51、55、57、77、85、89、91、93绝缘膜
40浮动电位膜
65多晶硅膜
75、75T牺牲膜
75S空间
CB、MT槽
CDS、CG、CT接触插塞
HUP引出区域
MCR存储单元区域
INC配线
MC存储单元
MH存储器孔
WL字线
SGD、SGS选择栅极
ST狭缝
Tr晶体管

Claims (6)

1.一种存储装置，其特征在于具备：
多个第1电极膜，在第1方向积层，且在与所述第1方向交叉的第2方向延伸；
第1半导体膜，接近所述多个第1电极膜而设置，且在所述第1方向延伸；
第1电荷保持膜，设置在所述多个第1电极膜中的1个第1电极膜与所述第1半导体膜之间，且包含金属、金属化合物、或高介电材料中的任一者；及
第2半导体膜，位于所述第1半导体膜与所述第1电荷保持膜之间，于所述第1半导体膜与所述多个第1电极膜的一个之间以及所述第1半导体膜与所述多个第1电极膜的另一个之间在所述第1方向连续地延伸，且与所述多个第1电极膜、所述第1电荷保持膜及所述第1半导体膜电性绝缘。
2.根据权利要求1所述的存储装置，其特征在于：进而具备多个绝缘膜，分别设置在所述多个第1电极膜之间，
所述多个绝缘膜包含第1绝缘膜及第2绝缘膜，这些第1绝缘膜及第2绝缘膜以隔着所述多个第1电极膜中的所述1个第1电极膜的方式设置，
所述第1电荷保持膜位于所述第1绝缘膜与所述第2绝缘膜之间。
3.根据权利要求1或2所述的存储装置，其特征在于：所述第1电荷保持膜包含金属氮化物。
4.根据权利要求1或2所述的存储装置，其特征在于：所述第2半导体膜是以包围所述第1半导体膜的方式设置。
5.根据权利要求1或2所述的存储装置，其特征在于：所述第2半导体膜包含P型杂质。
6.根据权利要求1或2所述的存储装置，其特征在于进而具备：
多个第2电极膜，在所述第1方向积层，且沿所述第2方向延伸；及
第2电荷保持膜，设置在所述多个第2电极膜中的1个第2电极膜与所述第1半导体膜之间；且
所述第1半导体膜位于所述多个第1电极膜与所述多个第2电极膜之间，
所述第2半导体膜的一部分位于所述第2电荷保持膜与所述第1半导体膜之间。
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