JP2021048249A - 半導体装置およびその製造方法 - Google Patents

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泰宏 内山
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泰宏 内山
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Abstract

【課題】基板上の素子とメモリセルアレイ内の電極層とを容易に接続することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた論理回路と、前記論理回路の上方に設けられ、積層された複数の電極層と、前記複数の電極層の上方に設けられた半導体層とを含むメモリセルアレイとを備える。前記装置はさらに、前記論理回路の上方に設けられ、前記論理回路に電気的に接続された第１および第２プラグと、前記第１プラグ上に設けられたボンディングパッドと、前記メモリセルアレイ上に設けられ、前記半導体層に電気的に接続され、かつ前記第２プラグに電気的に接続された金属配線層とを備える。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
基板の上方の高い位置にメモリセルアレイを配置する場合、基板上の素子とメモリセルアレイ内の電極層とを接続することが難しくなる場合がある。
特開２０１０−１２９６８６号公報
基板上の素子とメモリセルアレイ内の電極層とを容易に接続することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた論理回路と、前記論理回路の上方に設けられ、積層された複数の電極層と、前記複数の電極層の上方に設けられた半導体層とを含むメモリセルアレイとを備える。前記装置はさらに、前記論理回路の上方に設けられ、前記論理回路に電気的に接続された第１および第２プラグと、前記第１プラグ上に設けられたボンディングパッドと、前記メモリセルアレイ上に設けられ、前記半導体層に電気的に接続され、かつ前記第２プラグに電気的に接続された金属配線層とを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。 第２実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第４実施形態の半導体装置の構造を示す断面図である。 第５実施形態の半導体装置の構造を示す断面図である。 第６実施形態の半導体装置の構造を示す断面図である。 第７実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は、第１絶縁膜の例である。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。基板１５は、第１基板の例である。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、これらのワード線ＷＬ上に設けられており、後述するソース配線層４６と電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。第２層ＳＬ２は、第１層ＳＬ１上に設けられており、バリアメタル層として機能する。第１層ＳＬ１は例えば、ｎ＋型ポリシリコン層である。第２層ＳＬ２は例えば、チタン（Ｔｉ）層、またはチタン層とチタン窒化膜とを含む積層膜である。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、各々が複数の配線を含む複数の配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、これらのビアプラグ３６上に設けられた複数の金属パッド３７とを備えている。金属パッド３７は例えば、銅（Ｃｕ）層またはアルミニウム（Ａｌ）層である。金属パッド３７は、第１パッドの例である。本実施形態の回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３７に電気的に接続されている。この制御回路は例えば、メモリセルアレイ１１の周辺回路を含んでいる。
アレイチップ１は、金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、各々が複数の配線を含む複数の配線層４３とを備えている。金属パッド４１は例えば、銅層またはアルミニウム層である。金属パッド４１は、第２パッドの例である。また、アレイチップ１は、配線層４３上に設けられた複数のビアプラグ４４を備え、これらのビアプラグ４４は、複数のビアプラグ４４ａと、複数のビアプラグ４４ｂとを含んでいる。ビアプラグ４４ａは第１プラグの例であり、ビアプラグ４４ｂは第２プラグの例である。これらのビアプラグ４４は、メモリセルアレイ１１の外部にてメモリセルアレイ１１の側方に設けられている。
アレイチップ１はさらに、金属パッド４５と、ソース配線層４６と、パッシベーション膜４７とを備えている。
金属パッド４５は、ビアプラグ４４ａおよび絶縁膜１２上に設けられており、ビアプラグ４４ａと接することでビアプラグ４４ａに電気的に接続されている。本実施形態の金属パッド４５は、半導体装置の外部接続パッド（ボンディングパッド）として機能する。
ソース配線層４６は、ビアプラグ４４ｂ、メモリセルアレイ１１、および絶縁膜１２上に設けられており、ビアプラグ４４ｂと接することでビアプラグ４４ｂに電気的に接続されている。ソース配線層４６は、金属配線層の例である。ソース配線層４６は、メモリセルアレイ１１上に絶縁膜１２を介して設けられた第１部分Ｒ１と、絶縁膜１２内にてメモリセルアレイ１１上に設けられた第２部分Ｒ２とを含んでいる。その結果、ソース配線層４６は、ソース線ＳＬに接するようにソース線ＳＬ上に設けられており、ソース線ＳＬに電気的に接続されている。
本実施形態の金属パッド４５とソース配線層４６は、１つの同一の配線層内に設けられており、バリアメタル層４５ａ、４６ａと、バリアメタル層４５ａ、４６ａ上の配線材層４５ｂ、４６ｂとをそれぞれ含んでいる。バリアメタル層４５ａ、４６ａは例えば、チタン窒化膜などの金属層である。配線材層４５ｂ、４６ｂは例えば、アルミニウム層などの金属層である。本実施形態の金属パッド４５とソース配線層４６は、後述するように、メモリセルアレイ１１および絶縁膜１２上に１つの配線層を形成し、この配線層を加工することで形成され、この配線層内に金属パッド４５とソース配線層４６とが形成される。
本実施形態の金属パッド４５とソース配線層４６はそれぞれ、絶縁膜１２を貫通するように設けられたビアプラグ４４ａ、４４ｂ上に設けられている。よって、ビアプラグ４４ａの上端やビアプラグ４４ｂの上端は、ソース線ＳＬの上面よりも高い位置に設けられている。同様に、金属パッド４５の下面や、ソース配線層４６の第１部分Ｒ１の下面は、ソース線ＳＬの上面よりも高い位置に設けられている。一方、ソース配線層４６の第２部分Ｒ２の下面は、ソース線ＳＬの上面に接している。具体的には、ソース配線層４６のバリアメタル層４６ａが、ソース線ＳＬの第２層ＳＬ２に接している。
パッシベーション膜４７は、金属パッド４５、ソース配線層４６、および絶縁膜１２上に設けられている。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４５の上面を露出させる開口部Ｐを有している。金属パッド４５は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図１に示すように、メモリセルアレイ１１は、メモリセルアレイ１１の下の金属パッド４１、３７などを介して回路チップ２と電気的に接続されており、例えば、論理回路を構成するトランジスタ３１などと電気的に接続されている。これは、金属パッド４５やソース配線層４６についても同様である。金属パッド４５は、ビアプラグ４４ａやその下の金属パッド４１、３７などを介して回路チップ２と電気的に接続されており、ソース配線層４６は、ビアプラグ４４ｂやその下の金属パッド４１、３７などを介して回路チップ２と電気的に接続されている。本実施形態では、図１の断面でメモリセルアレイ１１がトランジスタ３１と電気的に接続されており、図１と別の断面で金属パッド４５やソース配線層４６がトランジスタ３１と電気的に接続されている。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３から図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図３のメモリウェハＷ１の向きは、図１のアレイチップ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のメモリウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。メモリウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。基板１６は、第２基板の例である。
本実施形態ではまず、図３に示すように、メモリウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３７などを形成する。
例えば、基板１６上にメモリセルアレイ１１等を形成する際には、基板１６上に絶縁膜１２と、ソース線ＳＬの第２層ＳＬ２と、ソース線ＳＬの第１層ＳＬ１とを順に形成し、ソース線ＳＬ上に複数の絶縁層５１と複数の犠牲層とを交互に形成する。次に、これらの絶縁層５１および犠牲層内に複数の柱状部ＣＬを形成し、その後にこれらの犠牲層を複数のワード線ＷＬに置換する。このようにして、基板１６上に絶縁膜１２を介してメモリセルアレイ１１が形成される。また、基板１６上に金属パッド４１等を形成する際には、基板１６上にビアプラグ４４、配線層４３、ビアプラグ４２、および金属パッド４１を順に形成する。この際、ビアプラグ４４は、絶縁膜１２を貫通して基板１６に到達するように形成される。
一方、基板１５上にトランジスタ３１や金属パッド３７を形成する際には、基板１５上にゲート電極３２、コンタクトプラグ３３、配線層３４、配線層３５、ビアプラグ３６、および金属パッド３７を順に形成する。
次に、図４に示すように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。その結果、基板１５と基板１６とが層間絶縁膜１３や層間絶縁膜１４を介して貼り合わされる。図４は、この貼り合わせの結果、基板１５の上方に配置されたメモリセルアレイ１１、プラグ４４、基板１６等を示している。
次に、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化した後、基板１６をＣＭＰにより除去して、絶縁膜１２を露出させる（図５）。次に、リソグラフィおよびエッチングにより、絶縁膜１２に開口部Ｈ１を形成して、開口部Ｈ１内にメモリセルアレイ１１のソース線ＳＬを露出させる（図５）。
次に、ソース線ＳＬおよび絶縁膜１２上に、スパッタリングにより配線層４８を形成する（図６）。配線層４８は、ソース線ＳＬおよび絶縁膜１２上に形成されたバリアメタル層４８ａと、バリアメタル層４８ａ上に形成された配線材層４８ｂとを含んでいる。バリアメタル層４８ａは例えば、チタン窒化膜である。配線材層４８ｂは例えば、アルミニウム層である。
次に、ＲＩＥ（Reactive Ion Etching）により、配線層４８を加工する（図７）。その結果、配線層４８内に金属パッド４５とソース配線層４６とが形成される。金属パッド４５はビアプラグ４４ａ上に形成され、ソース配線層４６はビアプラグ４４ｂおよびソース線ＳＬ上に形成される。図７のソース配線層４６は、メモリセルアレイ１１上に絶縁膜１２を介して設けられた第１部分Ｒ１と、絶縁膜１２内にてメモリセルアレイ１１上に設けられた第２部分Ｒ２とを含んでいる。
このように、本実施形態の金属パッド４５とソース配線層４６は、同一の配線層４８を加工することで形成される。金属パッド４５のバリアメタル層４５ａと、ソース配線層４６のバリアメタル層４６ａは、配線層４８のバリアメタル層４８ａに由来し、金属パッド４５の配線材層４５ｂと、ソース配線層４６の配線材層４６ｂは、配線層４８の配線材層４８ｂに由来している。
次に、金属パッド４５、ソース配線層４６、および絶縁膜１２上にパッシベーション膜４７を形成する（図８）。その後、パッシベーション膜４７に開口部Ｐを形成して、開口部Ｐ内に金属パッド４５を露出させる（図１参照）。さらには、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、本実施形態の半導体装置が製造される。
以下、再び図１を参照し、本実施形態のソース線ＳＬやソース配線層４６について説明する。
ソース配線層４６の配置を考える際に、ソース配線層４６をワード配線層２３と同様にメモリセルアレイ１１の下に配置することが考えられる。この場合、ソース線ＳＬとソース配線層４６とを電気的に接続するためには、複数のワード線ＷＬを貫通する複数のコンタクトプラグを、ソース線ＳＬとソース配線層４６との間に設ける必要がある。このようなコンタクトプラグの存在は、半導体装置の集積度を向上させる妨げとなる。
また、ソース線ＳＬはアレイウェハＷ１と回路ウェハＷ２とを貼り合わせる前に形成されるため、ソース線ＳＬを厚い金属層を用いて形成することは難しい。理由は、金属層が貼合のためのアニールの影響を受けてしまうからである。よって、ソース線ＳＬは、半導体層のみで形成するか、半導体層と薄い金属層とで形成することが考えられる。しかしながら、これらの場合にはソース線ＳＬの抵抗が高くなるため、ソース線ＳＬとソース配線層４６との間に多数のコンタクトプラグを配置して、ソース線ＳＬの電圧効果を抑制することが求められる。しかしながら、このような多数のコンタクトプラグの存在は、半導体装置の集積度を向上させる大きな妨げとなる。
そこで、本実施形態では、ソース配線層４６をメモリセルアレイ１１上に配置し、具体的には、ソース配線層４６をソース線ＳＬ上に配置することでソース線ＳＬと電気的に接続させている。これにより、複数のワード線ＷＬを貫通する複数のコンタクトプラグをソース線ＳＬとソース配線層４６との間に設ける必要がなくなり、半導体装置の集積度を向上させることが可能となる。
この場合、ソース配線層４６は、基板１５の上方の高い位置に配置されるため、トランジスタ３１等と電気的に接続することが難しくなるとも考えられる。理由は、本実施形態の半導体装置はアレイウェハＷ１と回路ウェハＷ２との貼合により形成されるため、メモリセルアレイ１１が基板１５の上方の高い位置に配置されることになり、メモリセルアレイ１１上のソース配線層４６は基板１５上のさらに高い位置に配置されることになるからである。ソース配線層４６をメモリセルアレイ１１上に配置すると、ソース配線層４６をメモリセルアレイ１１下に配置する場合に比べて、ソース配線層４６とトランジスタ３１との距離が遠くなる。
しかしながら、本実施形態のソース配線層４６は、金属パッド（ボンディングパッド）４５と同じ高さに配置されているため、金属パッド４５と同様の手法によりトランジスタ３１に接続することができる。すなわち、金属パッド４５をビアプラグ４４ａによりトランジスタ３１に接続するのと同様に、ソース配線層４６をビアプラグ４４ｂによりトランジスタ３１に接続することができる。よって、ソース配線層４６が基板１５の上方の高い位置に配置されても、ソース配線層４６をトランジスタ３１等と容易に接続することが可能となる。よって、本実施形態によれば、ソース線ＳＬを、このようなソース配線層４６やビアプラグ４４ｂにより、トランジスタ３１等と容易に接続することが可能となる。
また、本実施形態のソース配線層４６は、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせた後に形成されるため、ソース配線層４６が貼合のためのアニールの影響を受けることを回避することができる。よって、ソース配線層４６を厚い金属層を用いて形成することが容易となり、ソース線ＳＬおよびソース配線層４６のトータルの抵抗を低減することが可能となる。これにより、ビアプラグ４４ｂの本数を減らすことが可能となり、半導体装置の集積度を向上させることが可能となる。
なお、本実施形態では、ソース線ＳＬとトランジスタ３１とを電気的に接続するソース配線層４６について説明したが、本実施形態は、メモリセルアレイ１１内のその他の電極層と基板１５上のその他の素子とを電気的に接続する配線層にも同様に適用可能である。このような電極層の例はワード線ＷＬや選択線などであり、このような素子の例はメモリセルやダイオードなどである。
また、本実施形態の金属パッド４５とソース配線層４６は、同一の配線層内に含まれているが、異なる配線層内に含まれていてもよい。例えば、ある配線層を形成し、この配線層を加工して金属パッド４５を形成し、その後に別の配線層を形成し、この別の配線層を加工してソース配線層４６を形成してもよい。ただし、金属パッド４５とソース配線層４６が同一の配線層内に含まれている場合には、金属パッド４５とソース配線層４６を同時に形成できるという利点が得られる。
以上のように、本実施形態の半導体装置は、メモリセルアレイ１１上に設けられ、ソース線ＳＬに電気的に接続され、かつビアプラグ４４ｂに電気的に接続されたソース配線層４６を備えている。よって、本実施形態によれば、基板１５上のトランジスタ３１等の素子とメモリセルアレイ１１内のソース線ＳＬ等の電極層とを容易に接続することが可能となる。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図８を参照して前述した内容や、図９から図１４を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上述のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７との位置ずれを検出することで推定することが可能である。
（第２から第７実施形態）
図９は、第２実施形態の半導体装置の構造を示す断面図である。
第１実施形態のソース配線層４６は、ソース線ＳＬ上に絶縁膜１２を介して形成されているのに対し、本実施形態のソース配線層４６は、ソース線ＳＬ上に絶縁膜１２を介さずに形成されている。このような構造は例えば、図３の工程で絶縁膜１２を形成することを省略するか、図５の工程で絶縁膜１２をすべて除去することで実現可能である。このような構造には例えば、ソース配線層４６とソース線ＳＬとの接触抵抗を低減できるという利点がある。
図１０は、第３実施形態の半導体装置の構造を示す断面図である。
第１実施形態のソース配線層４６は、第２部分Ｒ２を１つ備えているのに対し、本実施形態のソース配線層４６は、第２部分Ｒ２を複数備えている。このような構造は例えば、図５の工程で開口部Ｈ１を複数形成することで実現可能である。このような構造には例えば、ソース配線層４６とソース線ＳＬとの接触箇所のレイアウトの自由度を向上させることができるという利点がある。
図１１は、第４実施形態の半導体装置の構造を示す断面図である。
本実施形態のソース線ＳＬは、ビアプラグ４４ｂ上に形成されており、本実施形態のソース配線層４６は、ソース線ＳＬ上に形成され、ソース線ＳＬを介してビアプラグ４４ｂに電気的に接続されている。すなわち、本実施形態のソース配線層４６は、ビアプラグ４４ｂには接しておらず、ソース線ＳＬを介してビアプラグ４４ｂに間接的に接続されている。このような構造は例えば、図３の工程でソース線ＳＬ上にビアプラグ４４ｂを形成することで実現可能である。このような構造には例えば、ソース線ＳＬのレイアウトの自由度を向上させることができるという利点がある。
図１２は、第５実施形態の半導体装置の構造を示す断面図である。
第１実施形態のソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいるのに対し、本実施形態のソース線ＳＬは、半導体層である第１層ＳＬ１のみを含んでいる。このような構造は例えば、図３の工程で第２層ＳＬ２を形成することを省略することで実現可能である。このような構造には例えば、ソース線ＳＬを形成しやすいという利点がある。一方、第１実施形態のような構造には例えば、ソース配線層４６とソース線ＳＬとの接触抵抗を低減できるという利点がある。
図１３は、第６実施形態の半導体装置の構造を示す断面図である。
本実施形態のソース配線層４６は、ソース線ＳＬの上面と側面とに接している。このような構造は例えば、図５の工程でソース線ＳＬの側方の層間絶縁膜１３を除去することで実現可能である。このような構造には例えば、ソース配線層４６とソース線ＳＬとの接触抵抗を低減できるという利点や、ＧＩＤＬ（Gate Induced Drain Leakage）の消去をビアプラグ４４ｂにより行えるという利点がある。
なお、本実施形態のソース線ＳＬの第１層ＳＬ１は例えば、図４に示す基板１６の一部分に相当する。このような第１層ＳＬ１は、図３の工程で基板１６上に絶縁膜１２、第２層ＳＬ２、および第１層ＳＬ１を形成することを省略し、図５の工程で基板１６を部分的に除去することで形成される。これにより、基板１６の残部が第１層ＳＬ１となる。図５の工程ではその後、第１層ＳＬ１上に第２層ＳＬ２を形成する。この場合の第１層ＳＬ１は例えば、ｎ−型シリコン層である。これは、後述する第７実施形態でも同様である。
図１４は、第７実施形態の半導体装置の構造を示す断面図である。
本実施形態のソース配線層４６も、第６実施形態のソース配線層４６と同様に、ソース線ＳＬの上面と側面とに接している。ただし、本実施形態では、金属パッド４５の高さやソース配線層４６の高さが、ビアプラグ４４付近のみで低くなっている。このような構造は例えば、図５の工程でソース線ＳＬの側方の層間絶縁膜１３をビアプラグ４４付近のみで除去することで実現可能である。このような構造には例えば、ソース配線層４６とソース線ＳＬとの接触抵抗を低減できるという利点や、ＧＩＤＬの消去をビアプラグ４４ｂにより行えるという利点がある。
なお、図１４の構造には例えば、層間絶縁膜１３を除去する領域が狭くなるという利点がある。一方、図１３の構造には例えば、金属パッド４５内に段差が生じないという利点がある。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、
３４：配線層、３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：ビアプラグ、
４４ａ：ビアプラグ、４４ｂ：ビアプラグ、４５：金属パッド、
４５ａ：バリアメタル層、４５ｂ：配線材層、４６：ソース配線層、
４６ａ：バリアメタル層、４６ｂ：配線材層、４７：パッシベーション膜、
４８：配線層、４８ａ：バリアメタル層、４８ｂ：配線材層、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜

Claims (13)

  1. 第１基板と、
    前記第１基板上に設けられた論理回路と、
    前記論理回路の上方に設けられ、積層された複数の電極層と、前記複数の電極層の上方に設けられた半導体層とを含むメモリセルアレイと、
    前記論理回路の上方に設けられ、前記論理回路に電気的に接続された第１および第２プラグと、
    前記第１プラグ上に設けられたボンディングパッドと、
    前記メモリセルアレイ上に設けられ、前記半導体層に電気的に接続され、かつ前記第２プラグに電気的に接続された金属配線層と、
    を備える半導体装置。
  2. 前記ボンディングパッドと前記金属配線層は、同一の配線層内に設けられている、請求項１に記載の半導体装置。
  3. 前記第１および第２プラグは、前記メモリセルアレイの外部にて前記メモリセルアレイの側方に設けられている、請求項１または２に記載の半導体装置。
  4. 前記半導体層はソース線に含まれ、前記金属配線層はソース配線層に含まれている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記金属配線層は、前記半導体層上に設けられている、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記金属配線層は、前記半導体層の上面と側面とに設けられている、請求項５に記載の半導体装置。
  7. 前記金属配線層は、前記半導体層上と前記第２プラグ上とに設けられている、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記半導体層は、前記第２プラグ上に設けられており、
    前記金属配線層は、前記半導体層上に設けられ、前記半導体層を介して前記第２プラグに電気的に接続されている、請求項１から６のいずれか１項に記載の半導体装置。
  9. 前記メモリセルアレイ上に設けられた第１絶縁膜をさらに備え、
    前記金属配線層は、前記メモリセルアレイ上に前記第１絶縁膜を介して設けられた第１部分と、前記第１絶縁膜内にて前記メモリセルアレイ上に設けられた第２部分とを含む、請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記第１基板の上方に設けられた複数の第１パッドと、
    前記第１パッド上に設けられた複数の第２パッドとを備え、
    前記メモリセルアレイ、前記第１プラグ、および前記第２プラグの各々は、いずれかの前記第１パッドといずれかの前記第２パッドとを介して、前記論理回路に電気的に接続されている、請求項１から９のいずれか１項に記載の半導体装置。
  11. 第１基板上に論理回路を設け、
    前記論理回路の上方に、積層された複数の電極層と、前記複数の電極層の上方に設けられた半導体層とを含むメモリセルアレイを設け、
    前記論理回路の上方に、前記論理回路に電気的に接続された第１および第２プラグを設け、
    前記第１プラグ上にボンディングパッドを形成し、
    前記メモリセルアレイ上に、前記半導体層と前記第２プラグとに電気的に接続された金属配線層を形成する、
    ことを含む半導体装置の製造方法。
  12. 第１基板上に論理回路を形成し、
    第２基板の上方に、半導体層と、前記半導体層の上方に積層された複数の電極層とを含むメモリセルアレイを形成し、
    前記第２基板の上方に第１および第２プラグを形成し、
    前記第１基板と前記第２基板とを貼り合わせることにより、前記論理回路の上方に前記メモリセルアレイと前記第１および第２プラグとを配置し、
    前記貼り合わせの後に前記第２基板を除去し、
    前記第２基板の除去後に、前記第１プラグ上にボンディングパッドを形成し、
    前記第２基板の除去後に、前記メモリセルアレイ上に、前記半導体層と前記第２プラグとに電気的に接続された金属配線層を形成する、
    ことを含む半導体装置の製造方法。
  13. 前記ボンディングパッドと前記金属配線層は、前記第２基板の除去後に前記第１プラグおよび前記メモリセルアレイ上に形成された同一の配線層を加工することで形成される、請求項１１または１２に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024180653A1 (ja) * 2023-02-28 2024-09-06 キオクシア株式会社 半導体記憶装置およびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7421292B2 (ja) * 2019-09-11 2024-01-24 キオクシア株式会社 半導体装置の製造方法
KR102676269B1 (ko) * 2019-09-26 2024-06-19 에스케이하이닉스 주식회사 반도체 장치
KR20220015599A (ko) * 2020-07-31 2022-02-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 설계 방법
CN117936507A (zh) * 2020-09-02 2024-04-26 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
JP2022142498A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2023025904A (ja) * 2021-08-11 2023-02-24 キオクシア株式会社 半導体装置およびその製造方法
US20230082971A1 (en) * 2021-09-10 2023-03-16 Kioxia Corporation Semiconductor device and method for manufacturing the same
JP2023043671A (ja) 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置及びその設計方法
JP2023089544A (ja) 2021-12-16 2023-06-28 キオクシア株式会社 半導体装置
JP2023137395A (ja) * 2022-03-18 2023-09-29 キオクシア株式会社 半導体装置及び半導体製造装置
JP2023140754A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置
JP2023140439A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体装置、ウェハおよびウェハの製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021800A (ja) * 2006-07-12 2008-01-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2010016165A (ja) * 2008-07-03 2010-01-21 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP5376916B2 (ja) 2008-11-26 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6402528B2 (ja) * 2014-08-07 2018-10-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US10199386B2 (en) * 2015-07-23 2019-02-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102372349B1 (ko) * 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
CN205335260U (zh) * 2016-01-22 2016-06-22 中芯国际集成电路制造（天津）有限公司 半导体存储装置及其版图结构
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
JP6976190B2 (ja) * 2018-02-20 2021-12-08 キオクシア株式会社 記憶装置
JP6922108B1 (ja) * 2018-06-28 2021-08-18 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． ３次元（３ｄ）メモリデバイスおよびその形成方法
CN109346473B (zh) * 2018-09-21 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US10957680B2 (en) * 2019-01-16 2021-03-23 Sandisk Technologies Llc Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US11355486B2 (en) * 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11069703B2 (en) * 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US11527473B2 (en) * 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
KR20210116773A (ko) * 2020-03-13 2021-09-28 삼성전자주식회사 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024180653A1 (ja) * 2023-02-28 2024-09-06 キオクシア株式会社 半導体記憶装置およびその製造方法

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