CN205335260U - 半导体存储装置及其版图结构 - Google Patents

Abstract

本实用新型提供一种半导体存储装置及其版图结构，通过在存储阵列外围使用接地的伪结构来代替现有技术中浮置悬空的伪结构，确保造成存储阵列边界行列的存储单元的工艺参数失配的信号及时传导至地，提高了存储阵列的存储单元之间的匹配性，从而减少了阵列边界行列的失效存储单元的数量，在改善半导体存储装置的版图密度分布的同时，还能大大提高半导体存储装置的良率。

Description

半导体存储装置及其版图结构

技术领域

本实用新型涉及半导体存储器设计技术领域，尤其涉及一种半导体存储装置及其版图结构。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元。其中，当所述半导体器件尺寸缩小至纳米级别，对于通过改变单元结构增加集成密度的方法来说，通常会在半导体存储装置的可制造性设计(DesignforManufacturing，DFM)过程中，通常会在存储阵列外围加入集成电路版图中常见的典型伪结构(standarddummy)，来帮助改善半导体存储装置的版图密度分布，使半导体存储装置的器件性能更加均一，有利于提高半导体存储装置制造过程中的平坦化、光刻、蚀刻等工艺的制程能力。所述DFM是指以快速提升芯片良率的生产效率以及降低生产成本为目的，统一描述芯片设计中的规则、工具和方法，从而更好地控制集成电路向物理晶圆的复制，是一种可预测制造过程中工艺可变性的设计，使得从设计到晶圆制造的整个过程达最优化。

请参考图1A至图1C，图1A为现有技术中加入典型伪结构的一种半导体存储装置的版图结构俯视图，图1B为图1A中典型伪结构处的剖面示意图，在衬底100的中部区域布设有存储阵列101，在存储阵列周围区域布设有伪结构102，伪结构102未接地，处于浮置悬空状态(floating)，即图1B中伪结构通过互连金属层M3和M2连为一个整体，但是互连金属层M2与M1未连接。请参考图1C，经研究发现，这种典型伪结构虽然可以改善半导体存储装置的版图密度分布，但是无法提高存储阵列边界处的存储单元的器件性能，如图1C中，对所有字线进行存储单元测试，发现存储阵列两边界字线上的存储单元的失效数量较大，从而导致半导体存储装置的良率较低。

实用新型内容

本实用新型的目的在于提供一种半导体存储装置及其版图结构，能够在改善半导体存储装置的版图密度分布的同时，还能够提高半导体存储装置的良率。

为解决上述问题，本实用新型提出一种半导体存储装置，包括存储阵列以及位于所述存储阵列外围的伪结构，所述伪结构均接地。

进一步的，所述伪结构包括接地的伪字线和接地的伪位线中的至少一种。

进一步的，所述伪结构还包括连接所述伪字线或伪位线的电子元件，所述电子元件包括伪存储单元以及连接所述伪存储单元的场效应管、三极管、电阻或电容。

进一步的，所述半导体存储装置还包括金属互连结构，所述伪结构通过所述金属互连结构接地。

进一步的，所述半导体存储装置为相变存储器。

进一步的，所述存储阵列包括多个阵列排布的相变存储单元，每个相变存储单元均包括相变电阻、位于所述相变电阻上表面的上电极以及位于所述相变电阻下表面的下电极；所述上电极连接所述金属互连结构的顶层金属。

进一步的，所述存储阵列还包括连接同行排列的相变存储单元的字线以及设置在每个相变存储单元的下电极底部的驱动元件，所述驱动元件为选通二极管或晶体管，当所述驱动元件为晶体管时，所述晶体管的栅极连接所述字线。

进一步的，所述相变存储器的伪结构包括沿所述存储阵列的边界排布的多个伪相变存储单元，每个所述伪相变存储单元的下电极通过所述金属互连结构接地，上电极连接所述金属互连结构的顶层金属。

本发明还提供一种根据上述之一的半导体存储装置的版图结构，包括存储阵列版图区以及位于所述存储阵列版图区外围的伪结构版图区，所述伪结构版图区中的伪结构均接地。

与现有技术相比，本实用新型提供的半导体存储装置及其版图结构，通过在存储阵列外围使用接地的伪结构来代替现有技术中浮置悬空的伪结构，确保造成存储阵列边界行列的存储单元的工艺参数失配的信号及时传导至地，提高了存储阵列的存储单元之间的匹配性，从而减少了阵列边界行列的失效存储单元的数量大大减少，在改善半导体存储装置的版图密度分布的同时，还能大大提高半导体存储装置的良率。

附图说明

图1A和图1B是现有技术中一种半导体存储装置的俯视和剖视结构示意图；

图1C是现有技术中对图1A所示的半导体存储装置失效测试的结果；

图2是本实用新型具体实施例的相变存储器的俯视结构示意图

图3A至图3C是图2所示的相变存储器的存储阵列、伪字线以及伪位线处的剖视结构图；

图4是本实用新型具体实施例的相变存储器失效测试结果。

具体实施方式

本实用新型的核心思想在于提出一种半导体存储装置及其版图结构，在其存储阵列的外围设置接地的伪结构，即将伪结构通过其金属互连结构连接至其底部的半导体衬底上。这些伪结构可以包括接地的伪字线、接地的伪位线以及连接所述伪字线或伪位线的伪存储单元、场效应管、三极管、电阻或电容等电子元件，在改善半导体存储装置的版图密度分布的同时，还大大提高半导体存储装置的良率。

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。

本实施例以相变存储器及其版图结构为例，来详细说明本实用新型的技术方案。

相变存储器(PhaseChangeRandomAccessMemory，PCRAM)是在CMOS集成电路基础上发展起来的一种新兴的非易失性存储技术，相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材料，其研究热点也就围绕其器件工艺展开，例如如何减小器件料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号：擦操作(RESET)，当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即“1”态到“0”态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换，即“0”态到“1”态的转换；读操作，当加一个弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。

请参考图2、图3A至3C，本实施例的相变存储器包括半导体衬底200、设置在半导体衬底200上的存储阵列201以及设置半导体衬底200上并位于存储阵列外围的伪结构(dummy)。存储阵列201以及伪结构中有同道互连工艺形成的金属互连结构，该金属互连结构通常由多层金属以及金属层之间的导电插塞构成。

其中，请参考图3A，所述相变存储器的存储阵列201主要由多个相变存储单元按阵列排布形成，连接并控制同行排列的相变存储单元的结构为字线WL，连接并控制同列排列的相变存储单元的结构为位线BL，每个相变存储单元均包括相变材料形成的相变电阻2011以及位于相变电阻2011上表面的上电极2012以及位于相变电阻2011下表面的下电极2013，相变存储单元201与半导体衬底200之间通常设置有驱动控制相变存储单元201的驱动元件2000，驱动元件2000产生的控制信号会通过多层金属互连结构(主要由互连金属线和导电插塞构成)、字线WL和位线BL定位到该相变存储单元，以使该相变存储单元在该控制信号下进行数据的读、写等。所述驱动元件2000可以是选通二极管或晶体管。当该驱动元件是MOS晶体管时，MOS晶体管的栅极通过多层金属互连结构中的导电插塞连接到字线WL，其源极或漏极通过多层金属互连结构连接到位线BL，并通过位线连接到相变存储单元201的下电极2013，相变存储单元201的上电极2012通过导电插塞连接多层互连金属结构中的顶层金属TM。通常情况下，字线WL和位线BL分别设定预定的根数，整体构成矩阵状，由一个驱动元件201及其驱动的相变存储单元201构成的单位电路配置在各个字线WL和位线BL的交点上。相变存储单元201的相变材料可以使用锗、锑、碲形成的硫族化合物类。

本实施例中，多层互连金属结构由4层金属M1、M2、M3、TM通过之间的导电插塞相互连接形成。相变存储单元201的下电极2013通过导电插塞连接底层金属M1，上电极2012通过导电插塞连接顶层金属TM。

本实施中，请参考图2和图3B、3C,所述相变存储器的伪结构包括：设置在所述存储阵列的外围边界并按存储阵列行、列方向排布的伪字线202、伪位线203，以及伪字线202与存储阵列201的位线交叉处的多个伪相变存储单元2020和伪位线203和存储阵列201的字线交叉处的多个伪相变存储单元2030，每个伪相变存储单元均包括上电极、下电极以及位于上下电极之间的相变电阻，同行的伪相变存储单元通过该行的伪字线202串联，同列的伪相变存储单元通过该列的伪位线203串联，即同行的伪相变存储单元串联在所述伪字线和所述半导体衬底200之间，同列的伪相变存储单元串联在所述伪位线和所述半导体衬底200之间。请参考图3B，伪字线处的每个所述伪相变存储单元2020的下电极2023通过多层金属互连结构依次向下互连至半导体衬底200而接地，如图3B中的M3连接M2连接M1，最终至半导体衬底200。伪字线处的每个所述伪相变存储单元2020的上电极2022通过多层金属互连结构中相应的导电插塞连接顶层金属TM。请参考图3C，伪位线处的每个所述伪相变存储单元2030的下电极2033通过多层金属互连结构依次向下互连至半导体衬底200而接地，如图3B中的M3连接M2连接M1，最终至半导体衬底200。伪位线处的每个所述伪相变存储单元2030的上电极2032通过多层金属互连结构中相应的导电插塞连接顶层金属TM，相变电阻2031为上电极2032和下电极2033之间。

需要说明的是，上述描述中，无论是存储阵列的相变存储单元，还是伪结构的伪相变存储单元，其下电极可以是倒T形导电插塞结构，包括其下电极层(bottomelectrodelayer)和下电极层与相变电阻之间的底部电极触头结构(bottomelectrodecontact，BEC)。

伪结构202、203不仅提高了相变存储器的版图密度，而且伪结构202、203接地设置可以使其伪结构中的伪相变存储单元和存储阵列中的相变存储单元的下电极结构一致，保持了相变存储器的下电极结构整体的完整性(integrality)，大大提高了下电极的器件性能。

请参考图4，经试验测试，接地的伪结构可以使得存储阵列边界的行、列上的存储单元的失效数量降低至20以下，相比图1C中的边界的行、列上失效存储单元的四五百的数量，接地的伪结构将存储阵列的边界行列的存储单元的良率提高了几十倍，显然会大大提高相变存储器的良率。

需要说明的是，在本实用新型的其他实施例中，根据器件设计和性能要求，也可以仅在存储阵列的边界行外围设置至少一行伪结构或者仅在存储阵列的边界列的外围设置至少一列伪结构。

请参考图2，本实施例还提供一种对应于上述的相变存储器的版图结构，包括存储阵列版图区以及位于所述存储阵列版图区外围的伪结构版图区，所述伪结构版图区中的伪结构均接地。

其中，集成电路的设计流程，可以分为前端设计和后端设计。其中，版图设计属于后端设计。版图是集成电路物理设计结果，是集成电路设计与制造之间唯一桥梁。无论数字集成电路设计还是模拟/混合集成电路设计，版图设计都是必不可少的环节。通过集成电路版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原为基于例如硅基或GaAs基等半导体衬底材料的立体结构。因此，版图设计是一个上承电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。随着芯片规模的不断增大，工艺尺度向更小的尺度发展，设计复杂度也不断提高，版图设计越来越突显出它的重要性，并直接影响着芯片流片是否成功、芯片性能的好坏、芯片的成本以及面市时间等。集成电路版图设包含了集成电路的尺寸、各层拓扑定义等与器件相关的物理信息数据。

本实施例中，为了提高相变存储器的性能，在相变存储器的版图设计中，在存储阵列版图区的外围设置了接地的伪结构版图区，以改善相变存储器的版图密度，提高形成的相变存储器的良率。其中，相变存储器的版图可以最终制作成四层或六层或八层印刷电路板(PCB)，其存储阵列版图区的存储阵列主要由多个相变存储单元按照阵列排布形成。每个相变存储单元均包括相变材料形成的相变电阻以及位于相变电阻上表面的上电极以及位于相变电阻下表面的下电极，所述上电极连接所述相变存储器的金属互连结构的顶层金属，所述下电极连接所述相变电阻的驱动元件，该驱动元件为选通二极管或晶体管，当驱动元件为晶体管时，其栅极连接所述相变存储器的字线，其漏极连接相应的相变存储单元的漏极。伪结构版图区设置在存储阵列版图区周围主要是为了增加版图密度，并减小制作相变存储器的中间过程中的偏差，例如光刻工艺、刻蚀工艺、沉积工艺、CMP工艺等，使得存储阵列的四周情况大致相当，避免因曝光、刻蚀等工艺偏差而影响到存储阵列图形的尺寸。优选的，伪结构版图的伪结构与存储阵列边界行、列上的结构完全一致。具体地，所述伪结构包括沿所述存储阵列的边界排布的多个伪相变存储单元以及连接所述多个伪相变存储单元的伪字线和伪位线，伪字线和伪位线的结构与存储阵列版图区的字线和位线的结构一致，伪结构中的这些伪相变存储单元沿伪字线呈行排列和沿伪位线呈列排列，每个所述伪相变存储单元的下电极通过多层金属互连结构接地，上电极连接所述多层金属互连结构中的顶层金属，且该多层金属互连结构从存储阵列版图区一直延伸至伪结构版图区，该多层金属互连结构在存储阵列版图区也用于将存储阵列版图区中的相变存储单元的下电极接地，上电极连接至其顶层金属。

虽然本实施例中以相变存储器为例来说明本实用新型的技术方案，但是本实用新型的技术方案可以直接推广到其他类型的半导体存储器的制造与设计中，例如闪存等，同样也能改善这些半导体存储器的性感。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (10)

1.一种半导体存储装置，其特征在于，包括存储阵列以及位于所述存储阵列外围的伪结构，所述伪结构均接地。

2.如权利要求1所述的半导体存储装置，其特征在于，所述伪结构包括接地的伪字线和接地的伪位线中的至少一种。

3.如权利要求2所述的半导体存储装置，其特征在于，所述伪结构还包括连接所述伪字线或伪位线的电子元件，所述电子元件包括伪存储单元以及连接所述伪存储单元的场效应管、三极管、电阻或电容。

4.如权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置还包括金属互连结构，所述伪结构通过所述金属互连结构接地。

5.如权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置为相变存储器。

6.如权利要求4所述的半导体存储装置，其特征在于，所述存储阵列包括多个阵列排布的相变存储单元，每个相变存储单元均包括相变电阻、位于所述相变电阻上表面的上电极以及位于所述相变电阻下表面的下电极；所述上电极连接所述金属互连结构的顶层金属。

7.如权利要求6所述的半导体存储装置，其特征在于，所述存储阵列还包括连接同行排列的相变存储单元的字线以及设置在每个相变存储单元的下电极底部的驱动元件，所述驱动元件为选通二极管或晶体管，当所述驱动元件为晶体管时，所述晶体管的栅极连接所述字线。

8.如权利要求6所述的半导体存储装置，其特征在于，所述相变存储器的伪结构包括沿所述存储阵列的边界排布的多个伪相变存储单元，每个所述伪相变存储单元的下电极通过所述金属互连结构接地，上电极连接所述金属互连结构的顶层金属。

9.如权利要求6所述的半导体存储装置，其特征在于，所述伪结构还包括连接所述多个伪相变存储单元的伪字线和伪位线，所述多个伪相变存储单元串联在所述存储阵列底部的半导体衬底和所述伪位线之间，或者串联在所述存储阵列底部的半导体衬底和所述伪字线之间。

10.一种根据权利要求1至9中任一项所述的半导体存储装置的版图结构，其特征在于，包括存储阵列版图区以及位于所述存储阵列版图区外围的伪结构版图区，所述伪结构版图区中的伪结构均接地。