TWI416708B - Semiconductor memory device and manufacturing method thereof - Google Patents

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TWI416708B
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resistance state
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Yoshitaka Sasago
Masaharu Kinoshita
Norikatsu Takaura
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Hitachi Ltd
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Description

半導體記憶裝置及其製造方法
本發明關於半導體記憶裝置及其製造方法，特別關於實現可以電氣改寫之非揮發性半導體記憶裝置之高信賴性之技術。
近年來，於記錄材料使用硫屬化合物材料之相變化記憶體(專利文獻1)之硏究盛行。相變化記憶體之記憶體構造，係以金屬電極挾持記錄材料者。相變化記憶體，係利用電極間之記錄材料具有不同之電阻狀態而記憶資訊的電阻變化型記憶體。
相變化記憶體，係利用Ge2 Sb2 Te5 等之相變化材料之電阻值在非晶質狀態與結晶狀態不同來記憶資訊。非晶質狀態之電阻高、結晶狀態之電阻低。因此，讀出時係對元件兩端供給電位差，測定流入元件之電流，藉由判斷元件之高電阻狀態/低電阻狀態而進行。
相變化記憶體係藉由電流產生之焦耳熱使相變化膜之電阻變化為不同狀態而進行資料之改寫。變化為重置動作、亦即高電阻之非晶質狀態的動作，係藉由在短時間流入大電流使相變化材料溶解之後，急速減少電流、急速冷卻而進行。另外，變化為設定動作、亦即低電阻之結晶狀態的動作，係藉由長時間流入充分之電流使保持於相變化材料之結晶化溫度而進行。
彼等電阻變化型元件，在集積時係將二極體或電晶體等選擇元件附加於各個電阻變化型元件之構造予以使用。例如將二極體與電阻變化型元件串聯連接組合之記憶格配置成為交叉點(cross point)型，而可以形成高密度之記憶格陣列。二極體或電晶體，係由記憶格陣列之中選擇各個記憶體而進行改寫或讀出。如專利文獻1將記憶格積層成為多層可以進展為更大容量。
(專利文獻)
專利文獻1：特開2005-260014號公報
當和電阻變化型元件組合被使用之選擇元件存在有漏電流大於容許值之不良元件時，即使電阻變化型元件處於低電阻狀態下，記憶格陣列之電路亦會產生短路問題。亦即，即使包含不良元件之記憶格處於非選擇情況下，改寫、讀出時亦會流入大電流。寫入時，當包含不良元件之記憶格之電阻變化型元件處於低電阻狀態時，基於記憶格陣列之電路成為短路狀態，而導致無法對記憶格陣列施加所要之電壓，裝置有誤動作之可能。讀出時，依據不良元件所連接之電阻變化型元件之為低電阻狀態或高電阻狀態，漏電流值會有大幅變動，對本來應被選擇之記憶格之讀出電流之結果帶來大的變動，導致裝置之誤動作。
本發明目的在於提供具備相變化記憶格陣列之半導體記憶裝置，其可以抑制不良之選擇元件之漏電流所導致之誤動作，可以促進半導體記憶裝置之高信賴化的技術。
本發明之目的及新特徵可由本說明書之記載及附加圖面予以理解。
本發明係於具有相變化記憶格陣列之半導體記憶裝置中，將具有不良選擇元件的記憶格之電阻變化型元件之電阻值，設為即使被進行改寫動作之情況下，亦不致於到達產生改寫所要焦耳熱之高電阻值。如此則，可以使連接於不良選擇元件之電阻變化型元件之電阻值保持為高值，可防止半導體記憶裝置之誤動作。
以下參照圖面詳細說明本發明之實施形態。又，實施形態說明之全圖中，具有同一機能之構件附加同一符號，其重複說明被省略。
(第1實施形態)
圖1為本發明第1實施形態之使用相變化記憶體之半導體記憶裝置之全體圖。圖2為記憶格陣列之一部分之立體圖，表示相變化記憶體之電阻變化型元件與二極體串聯連接的記憶格被配置為交叉點型。圖4表示記憶格陣列之讀出動作之電路圖。圖5表示寫入動作之電路圖。選擇元件之二極體，可藉由N型雜質、P型雜質之分布(profile)設計等之元件設計，而將逆向電壓之耐壓設為例如4V。本實施形態中，二極體之逆向電壓之耐壓例如為4V。
如圖1所示，本發明第1實施形態之半導體記憶裝置，係具備：I/O介面1001，其具備輸出入緩衝器用於進行和外部間之資料之處理；記憶格陣列1002；複數個電源1003～1007，用於供給不同之複數電壓；電壓選擇器1008，用於選擇來自電源1003～1007之電壓；配線選擇器1009，由記憶格陣列1002之位元線與字元線等之配線之中，選擇電壓選擇器1008之輸出之連接對象；及控制部1010，進行裝置全體之控制。於配線選擇器1009，係被連接具有感測放大器等之讀取部1011。另外，於記憶格陣列1002之中設置管理區域1012用於記憶裝置之各種資訊。
由外部裝置對I/O介面1001有資料之輸入時，控制部1010，係於電壓選擇器1008進行資料寫入用之電壓之選擇，於電源1003～1007之任一產生電壓脈衝，使用配線選擇器1009將電壓脈衝供給至記憶格陣列1002之特定配線。如此則，可以將輸入至記憶格陣列之相變化記憶格之資料予以寫入。
由外部裝置使資料之讀出信號被輸入至I/O介面1001時，控制部1010，係於電壓選擇器1008進行資料讀出用之電壓之選擇，於電源1003～1007之任一產生電壓，使用配線選擇器1009將電壓供給至記憶格陣列1002之特定配線。供給電壓之結果，讀出之電流，係於讀取部1011被讀取，此成為記憶資料之再生，介由控制部1010、I/O介面1001使資料被供給至外部裝置。
圖2表示記憶格陣列1002之一部分擴大之立體圖。如圖2所示，本發明第1實施形態之半導體記憶裝置，係具備：形成於矽基板上方之複數字元線2；及設置於字元線2之交叉方向的複數位元線3。於字元線2之上依序形成p型多晶矽或p型半導體氧化物等之p型半導體層4，n型多晶矽或n型半導體氧化物等之n型半導體層5，電阻變化型元件之下部電極8，電阻變化型元件之記錄層6，電阻變化型元件之上部電極7，及位元線3。存在於下部電極8與n型半導體層5之間之層10，係TiN等之阻障金屬層、或TiSi等之金屬矽化物層。另外，層10可為在相接於n型半導體層5之側具有金屬矽化物層，在相接於下部電極8之側具有阻障金屬層的積層構造。
於p型半導體層4與n型半導體層5，形成成為選擇元件的二極體。電阻變化型元件之記錄層6之材料可使用例如相變化材料。相變化材料可為例如包含Ge(鍺)、Sb(銻)、Te(碲)之材料。
電阻變化型元件之記錄層6，可使用例如形成於下部電極8上之包含金屬氧化物之層與包含相變化材料之層的積層膜。其中，積層膜係指在下部電極8上形成包含金屬氧化物之層，在包含金屬氧化物之層之上形成包含相變化材料之層的具有層構造者，或者，相接於上部電極7存在有包含金屬氧化物之層，在包含金屬氧化物之層之下存在包含相變化材料之層的具有層構造者。金屬氧化物可使用例如Ta2 O5 。藉由使用包含金屬氧化物之層與包含相變化材料之層之積層膜作為記錄層6，則和未設置包含金屬氧化物之層的記錄層6比較，如後述說明，電阻變化型元件之高電阻狀態就熱力學而言成為較穩定。
以下稱一組串聯連接之電阻變化型元件與選擇元件為記憶格。圖2所示記憶格陣列，係將記憶格分別配置於複數字元線2與複數位元線3之交叉點。選擇元件之二極體係被連接於字元線2，電阻變化型元件之記錄層6係介由上部電極7被連接於位元線3。
本發明之半導體記憶裝置，係利用記錄層6包含之Ge2 Sb2 Te5 等之相變化材料於非晶質狀態與結晶狀態之電阻值不同來記憶資訊。於非晶質狀態電阻高、於結晶狀態電阻低。因此，讀出係對電阻變化型元件兩端供給電位差，測定流入元件之電流，判斷元件之高電阻狀態與低電阻狀態來進行。
圖3表示本發明第1實施形態之相變化記憶體之改寫動作時之記錄層之溫度變化。相變化材料由高電阻狀態之非晶質狀態變化為低電阻狀態之結晶狀態的動作，反之，由低電阻狀態之結晶狀態變化為高電阻狀態之非晶質狀態的動作，係藉由對相變化材料供給圖3所示溫度變化而進行。具體言之為，非晶質狀態之相變化材料加熱至結晶化溫度以上保持約10-6 秒以上則可以設為結晶狀態。另外，結晶狀態之相變化材料加熱至融點以上之溫度設為液體狀態之後，急速冷卻則可以設為非晶質狀態。
於本發明第1實施形態藉由電流產生之焦耳熱將記錄層6之相變化材料加熱至融點以上之溫度，變化為電阻不同之狀態而進行資料之寫入。重置動作，變化為高電阻之非晶質狀態的動作，係藉由短時間流入大電流使溶解之後，急速減少電流、急速冷卻而進行。另外，設定動作，亦即變化為低電阻之結晶狀態的動作，係藉由長時間流入保持於結晶化溫度之充分電流而進行。以下將藉由設定動作設定記錄層成為結晶狀態的記憶格之狀態，係被稱為第1狀態或設定狀態。另外，記憶格為第1狀態時之，電阻變化型元件之電阻狀態被稱為第1電阻狀態。藉由重置動作設定記錄層6成為非晶質狀態的記憶格之狀態，係被稱為第2狀態或重置狀態。另外，記憶格為第2狀態時之，電阻變化型元件之電阻狀態被稱為第2電阻狀態。
其中，第2狀態並非記錄層6之相變化材料全部設為非晶質化，而是一部分成為非晶質化而成為高電阻狀態。因此，只要記錄層6之非晶質化之比例大於第2狀態，記錄層6即可成為較第2狀態為高電阻之狀態。欲設為更高電阻化時，例如可對記憶格供給更高之電壓，設定記錄層6之相變化材料成為更高溫而實現。
如圖4所示，欲由記憶格陣列中選擇1格進行讀出時，係對選擇格所連接之字元線(SWL：選擇字元線)、選擇格未連接之字元線(USWL：非選擇字元線)、選擇格所連接之位元線(SBL：選擇位元線)、選擇格未連接之位元線(USBL：非選擇字元線)，使用電源1003～1007之中之1個，例如分別施加1V、0V、0V、1V之電壓。亦即，設定Vread為1V。其中，0V意味著基準電壓。以下說明中，0V亦為基準電壓之意。基於選擇元件之二極體幾乎未流通逆向電壓之漏電流，僅選擇格SMC流通電流，因此藉由感測放大器之測定可判斷電阻狀態。
欲由記憶格陣列中選擇1格進行設定動作時，係如圖5所示，使用電源1003～1007之中之1個，對SWL、USWL、SBL、USBL，例如分別施加2.5V、0V、0V、2.5V之電壓。亦即，設定Vset為2.5V。此時，USWL、USBL所連接之CellD(格D)，基於被施加於選擇元件之二極體的電壓為逆向電壓之故而未流入電流。另外，USWL、SBL所連接之CellB，以及SWL、USBL所連接之CellC(格C)，基於位元線與字元線為等電位而未流入電流。僅選擇格SMC流入電流，焦耳熱使記錄層6被加熱。施加於SBL與SWL之間的電壓Vset，只要是可使選擇記憶格之相變化材料加熱至結晶化溫度之充分電壓即可。以30nm製程製造相變化記憶格陣列時，結晶化需要之電力Wth約為1mW。藉由該結晶化需要之電力Wth及第2電阻狀態之電阻變化型元件之電阻值，來決定結晶化用之電壓。對結晶化施加充分之時間(約10-6 秒以上)電壓時，選擇格之記錄層6之相變化材料會成為低電阻之結晶狀態，選擇格之電阻變化型元件成為設定動作、亦即第1電阻狀態。其以外之格之狀態不被變化。
欲由記憶格陣列中選擇1格進行重置動作時，係使用電源1003～1007之中之1個，對圖5之SWL、USWL、SBL、USBL分別施加例如3V、0V、0V、3V之電壓。亦即，設定Vreset為3V。此時，USWL、USBL所連接之CellD，基於被施加於選擇元件之二極體的電壓為逆向電壓，而未流入電流。另外，USWL、SBL所連接之CellB(格B)，以及SWL、USBL所連接之CellC，基於位元線與字元線為等電位而未流入電流。僅有選擇格SMC流入電流，藉由焦耳熱使記錄層6之相變化材料被加熱。施加於選擇位元線與選擇字元線的電壓，只要是可使選擇記憶格之記錄層6之相變化材料加熱至融點以上之溫度之充分電壓即可。急速下降施加電壓至0V，急速冷卻記錄層6，則選擇格之記錄層6之相變化材料成為高電阻之非晶質狀態，選擇格之電阻變化型元件成為第2電阻狀態。其以外之格之狀態不被變化。
如上述說明，使選擇之格正確進行圖4之讀出動作、圖5之設定/重置動作，係在選擇元件之二極體之耐壓以內之施加電壓下之動作，因此漏電流、亦即逆偏壓施加時之電流為極小。假設CellB之選擇元件之逆偏壓施加時之電流非為極小時，圖4之CellA(格A)之讀出動作時，基於RBL之電壓降之故，CellB之SBL電位V成為正，因而產生大的漏電流。漏電流之大小因CellB之電阻變化型元件之電阻狀態、亦即因被記錄之資訊之狀態而異，因此即使流入CellA之Icell相同時感測放大器所判別之電流Iread亦會隨CellB之狀態而變化，讀出將成為誤動作。因此，至少使其不產生誤動作時，漏電流需要設為小於讀出電流。藉由50nm世代之製程製造本實施形態之半導體記憶裝置時，讀出電流約為1μA(微安培)。因此，此情況下，漏電流須抑制在小於1μA。
同樣，圖5之CellA之設定/重置動作時，CellD之選擇元件之逆偏壓電流大時，於CellD會流入大的電流，RBL引起之電壓降導致CellD、CellC之USBL電位變為低於2.5V(設定時)、3V(重置時)。結果，未被選擇之CellC之二極體被施加順偏壓方向之電壓，流入之電流有可能使未選擇之CellC之改寫被進行。
如上述說明，當記憶格陣列內存在具有逆偏壓施加時之電流較大的選擇元件之不良記憶格(FC)時，不僅FC，就連其他正常格之讀出、設定/重置動作亦會產生誤動作，包含FC之陣列全體、進而包含FC之半導體記憶裝置全體之不良率顯著變大。
誤動作，係因為包含於FC之電阻變化型元件能取得低電阻狀態(亦即設定狀態)而產生。因為大漏電流之二極體與低電阻之設定狀態之組合，使記憶體陣列之電路短路。該電路之短路，在讀取時影響到與高電阻狀態之間之讀出電流值而產生大的變動，引起誤動作。另外，寫入時，會妨礙對記憶格陣列施加所要之電壓。
因此，本發明中，係將包含於FC之電阻變化型元件設為高電阻化。此時，係將包含於FC之電阻變化型元件設為較第2電阻狀態(亦即重置狀態)具有更高電阻值之第3電阻狀態。於此，第3電阻狀態之電阻值係指，即使將資料記錄使用之最大電壓(本實施形態中為重置動作之電壓、亦即重置電壓)施加於記憶格之情況下，亦不致於供給使記錄層6之相變化材料成為結晶化之焦耳熱(亦即電力)的高的電阻值。於此條件下，即使將小於重置電壓之設定動作用的電壓(亦即設定電壓)，施加於具有第3電阻狀態之電阻變化型元件的記憶格之情況下，亦不致於供給使記錄層6之相變化材料成為結晶化之焦耳熱(亦即電力)。因此，於第3電阻狀態，對應於設定動作及重置動作，記錄層6之相變化材料不致於到達結晶化溫度，因此電阻變化型元件保持高電阻之第3電阻狀態。
藉由將FC之電阻變化型元件設定成為上述電阻狀態，則於記憶格陣列存在：電阻變化型元件基於重置電壓之脈衝之施加而由第1電阻狀態變化為第2電阻狀態，藉由設定動作用之電壓之脈衝而由第2電阻狀態變化為第1電阻狀態，如此而進行資料之記憶的記憶格；以及不論設定電壓之脈衝及重置電壓之脈衝之施加亦處於第3電阻狀態的記憶格。以下稱重置電壓之脈衝為重置脈衝，設定電壓之脈衝為設定脈衝。
於本發明之半導體記憶裝置中，FC之電阻變化型元件係被保持於高電阻之第3電阻狀態，因此可以解決上述FC之選擇元件之漏電流引起之資料讀出時之誤動作問題。另外，於上述設定、重置時之問題，於第3電阻狀態，電阻變化型元件係處於較重置狀態更高電阻之狀態，因此可以防止逆偏壓電流之變大，可防止誤動作。
圖6為本發明第1實施形態之半導體記憶裝置之對於記憶格之施加電壓與所得之電阻值之關係。橫軸表示施加於記憶格之電壓脈衝之電壓，縱軸表示電阻變化型元件之電阻。
如圖6所示，第1電阻狀態(亦即設定狀態)為低電阻狀態。對記憶格施加重置脈衝時焦耳熱使記錄層6之相變化材料被加熱至融點以上，如虛線箭頭所示，非晶質相比例之增加而產生高電阻化。藉由重置脈衝而獲得A點所示第2電阻狀態(亦即重置狀態)之電阻值。反之，由第2狀態，藉由施加大於圖6之電壓V2的電壓藉由焦耳熱使記錄層6之相變化材料被加熱至結晶化溫度以上，記錄層6之相變化材料之結晶化比例增加，如虛線箭頭所示回復第1電阻狀態(亦即設定狀態)。如上述說明，藉由對記憶格之電壓施加，使第1電阻狀態與第2電阻狀態呈可逆之變化，而可以進行資料之記憶。
不良選擇元件所連接之電阻變化型元件之電阻值，係設為圖6之第3電阻狀態之臨限值以上。第3電阻狀態之臨限值係表示：將資料記憶時使用之最大電壓、於此為重置電壓施加於記憶格之情況下，亦不致於供給相變化材料之結晶化必要之焦耳熱、亦即相變化材料之結晶化必要之電力之，第3電阻狀態之電阻值之下限者。低於該下限的電阻值時，基於重置脈衝之施加會漸漸進展為結晶化，電阻變化型元件有可能變為低電阻化。因此，將FC之記憶格之電阻變化型元件之電阻值設為該臨限值以上之第3電阻狀態，可防止FC之記憶格之低電阻化，可防止裝置之誤動作。結果，可以高良品率、亦即低成本提供高信賴性之非揮發性半導體記憶裝置。另外，欲更進一步提升信賴性時，藉由對記憶格之更高電壓之施加，使記錄層6之相變化材料汽化而於記錄層6形成孔洞(void)，將第3電阻狀態之電阻值設為更高電阻值，如此則，可進行更確實之電阻變化型元件之高電阻化。另外，如上述說明，將記錄層6設為包含金屬氧化物之層與包含相變化材料之層的積層膜，如此則，和未設置包含金屬氧化物之層之記錄層6比較，第3電阻狀態更能獲致熱力學之穩定，可實現更確實之電阻變化型元件之高電阻化。
對具有第3電阻狀態之電阻變化型元件的記憶格進行讀出時，基於第3電阻狀態之電阻值為高於第2電阻狀態之電阻值，因而被讀出為高電阻狀態。例如對具有第3電阻狀態之電阻變化型元件的記憶格進行設定動作之後期待以第1電阻狀態被讀出時，被讀出為錯誤之高電阻狀態之結果。但是，對第3電阻狀態之記憶格進行寫入動作時之錯誤，於資訊之記錄再生時可以適用錯誤訂正碼之技術進行充分之訂正，不會有問題。另外，於記憶格陣列之管理區域1012，將具有第3電阻狀態之電阻變化型元件的記憶格之位址予以保存，依據記憶之位址資訊，控制部1010在資料之寫入時可以進行控制據以避開第3狀態之記憶格而進行寫入。
上述第3電阻狀態，係藉由具有高於重置電壓之電壓值的電壓脈衝之施加於記憶格而實現。
圖7表示FC所包含之電阻變化型元件之遷移至第3電阻狀態之高電阻化的裝置動作模態時之，各位元線、字元線之施加電壓之圖案。如圖7所示，可以藉由對SWL、USWL、SBL、USBL分別施加3.5V、0V、0V、3.5V之電壓，而將電壓VFC(此情況下為3.5V)施加於FC之二極體之順向之方法來進行。電壓施加，係依據和圖3之重置脈衝同樣之脈衝進行，進行急速之下降使熔融之記錄層之相變化材料急速冷卻。對FC之施加電壓係較通常之重置動作時之3.0V為更大的3.5V，因此可將FC之電阻變化型元件之電阻設為較重置狀態更高的第3電阻狀態。
另外，亦可以藉由對SWL、USWL、SBL、USBL分別施加例如7V、0V、0V、3.5V，而將電壓VFC(此情況下為7V)施加於FC之二極體之順向之模態來進行。該電壓條件之情況下，於圖8在FC以外之記憶格兩端之電位差為0V，另外，於二極體之逆向被施加3.5V之較正常二極體之逆向耐壓(於此為4V)小的電壓，因此未流入電流。亦即，7V之施加電壓，係較二極體之耐壓大，而且選擇為二極體之耐壓之2倍以內，3.5V之施加電壓，其本身為二極體之耐壓以內，而且和7V之施加電壓間之差亦設為二極體之耐壓以內。
使用圖1說明動作。電源1003～1007之中2個分別7V與3.5V之電源。基準電壓設為0V，使成為圖7之圖案的方式依據控制部1010之控制資訊使電壓選擇器1008與配線選擇器1009動作，將電源與字元線與位元線連接。藉由控制部1010由電源產生電壓脈衝，進行FC之電阻變化型元件之高電阻化。於FC，基於兩端被施加之電位差7V而流入大電流，FC之記錄層之相變化材料被熔融。進行施加電壓之急速下降，使FC之記錄層之相變化材料急速冷卻，而進行電阻變化型元件之變為第3電阻狀態之高電阻化動作。本實施形態中，可施加較選擇元件之二極體之耐壓更高之電壓，因此可將電阻變化型元件之第3電阻狀態之電阻值設為更高，如此則可以擴大重置狀態之電阻之獲取之範圍，有利於例如使用不同之3個以上之電阻狀態進行多值記憶。另外，藉由高的電壓之施加，使記錄層6之相變化材料汽化而於記錄層6產生之孔洞(void)，更有利於將第3電阻狀態設為更高之電阻值。
圖9表示使電阻變化型元件變為第3電阻狀態之高電阻化之動作序列。首先，將二極體之順向電壓施加於記憶格，使全部記憶格之電阻變化型元件成為低電阻化(S901)。之後，施加二極體之逆向電壓選出漏電流大於特定臨限值之記憶格(S902)，針對漏電流大的記憶格(FC)，於上述圖7或圖8所示模態施加電壓，使FC之電阻變化型元件變為第3電阻狀態之高電阻化(S903)。於S901，藉由使記憶格之電阻變化型元件成為低電阻化，使電阻變化型元件之上述之影響變小，可以正確判斷選擇二極體之漏電流。
欲使和OFF(非導通)電流較大的二極體成組之電阻變化型元件設為第3電阻狀態之高電阻化，係另有其他構成。圖10表示設為第3電阻狀態用之各位元線、字元線之施加電壓之圖案。於圖10，對SWL、USWL、SBL、USBL分別施加例如0V、0V、4V、4V，亦即VFC設為4V，不僅FC之二極體，就連具有正常二極體之記憶格亦對二極體之逆向施加4V之電壓。於具有正常二極體之記憶格，在二極體之逆向被施加耐壓以下之電壓，電流幾乎未流入記憶格，因此電壓施加後電阻變化型元件之電阻值不變。於FC，二極體之逆向耐壓低，因此兩端施加之電位差4V引起大電流，記錄層6之相變化材料熔融。施加電壓之急速下降使相變化材料急速冷卻，如此則，可對FC之電阻變化型元件進行變為第3電阻狀態之高電阻化動作。使用此一電壓條件，則無須對選擇元件之漏電流較大的格進行選別，可以自動使電流僅流入FC，而將電阻變化型元件設為第3電阻狀態之高電阻化。
動作時序係如圖11所示，於圖10之模態施加電壓而使FC之電阻變化型元件設為高電阻化(S1101)。因此，可獲得在短時間設定FC之電阻變化型元件成為第3電阻狀態，正常動作之半導體記憶裝置。
上述不良格之高電阻化動作，可藉由控制部1010，使半導體記憶裝置於上述個別之模態下動作而予以進行。另外，於半導體記憶裝置之製造階段，依據如圖7-11所示圖案，由外部施加上述電壓，可將FC設為第3電阻狀態之高電阻化。
圖12為本發明第1實施形態之效果之圖。在FC之電阻變化型元件被設為高電阻化的非揮發性半導體記憶裝置，和不進行該處理之情況比較，可以大幅降低二極體之漏電流引起之非揮發性半導體記憶裝置之不良。
以結晶缺陷、金屬污染等引起之OFF電流不良之頻度較少的單晶矽二極體、形成於單晶矽基板上的電晶體作為選擇元件使用時亦會有效果，但是，以如圖13或14所示之可以多層積層化之多晶矽二極體、氧化物二極體作為選擇元件使用時效果更大。
(第2實施形態)
第2實施形態係表示使用電晶體作為選擇元件。圖15表示第2實施形態使用之相變化記憶體與電晶體連接而成的記憶格。如圖15所示，將字元線2連接於電晶體之閘極，在電晶體之源極或汲極信號線所電連接之電阻變化型元件之下部電極8上，依序形成電阻變化型元件之記錄層6、電阻變化型元件之上部電極7、位元線3。相當於第1實施形態之半導體記憶裝置之電阻變化型元件由二極體替換為電晶體者，如圖16所示作成交叉點型之陣列而達成高密度化。
如圖16所示，欲由記憶格陣列中選擇1格進行讀出時，係對選擇格所連接之字元線(SWL：選擇字元線)、未被選擇格連接之字元線(USWL：非選擇字元線)、選擇格所連接之位元線(SBL：選擇位元線)、未被選擇格連接之位元線(USBL：非選擇位元線)，例如分別施加2V、0V、1V、0V之電壓。選擇電晶體係使用N通道電晶體。選擇電晶體之閘極電位為0V時，幾乎未流通漏電流，僅選擇格SMC流通電流，因此藉由感測放大器之測定可判斷電阻狀態。
欲由記憶格陣列中選擇1格進行設定動作時，係對SWL、USWL、SBL、USBL例如分別施加3V、0V、1.5V、0V之電壓。此時，USWL、USBL所連接之CellD(格D)，基於USBL與接地電位均為0V而未流入電流。另外，USWL、SBL所連接之CellB，基於選擇電晶體為OFF狀態而未流入電流。SWL、USBL所連接之CellC(格C)，基於位元線電位與接地電位為等電位而未流入電流。僅選擇格SMC流入電流，焦耳熱使相變化材料被加熱。施加於選擇位元線、選擇字元線的電壓，只要是可使選擇記憶格之相變化材料加熱至結晶化溫度之充分電壓即可。施加結晶化所需充分之時間(約10-6 秒以上)電壓時，選擇格之電阻變化型元件，其之記錄層6之相變化材料會進行結晶化，而成為低電阻之第1電阻狀態。其以外之格之狀態不被變化。
欲由記憶格陣列中選擇1格進行重置動作時，係對SWL、USWL、SBL、USBL分別施加例如3V、0V、2V、0V之電壓。此時，USWL、USBL所連接之CellD，基於USBL與接地電位皆為0V而未流入電流。另外，USWL、SBL所連接之CellB(格B)，基於選擇電晶體為OFF狀態而未流入電流。SWL、USBL所連接之CellC(格C)，基於位元線電位與接地電位為等電位而未流入電流。僅選擇格SMC流入電流，焦耳熱使相變化材料被加熱。施加於選擇位元線、選擇字元線的電壓，只要是可使選擇記憶格之相變化材料加熱至融點以上之溫度之充分電壓即可。急速下降施加電壓至0V，急速冷卻相變化材料，則選擇格之記錄層6之相變化材料成為高電阻之非晶質狀態，電阻變化型元件成為第2電阻狀態。其以外之格之狀態不被變化。
欲使選擇之格正確進行圖16之讀出動作、設定/重置動作，係在選擇元件之電晶體之耐壓以內動作，因此漏電流、亦即OFF狀態之電流為極小。假設圖16之之CellA(格A)之讀出動作時，基於RBL之電壓降之故，CellB之SBL電位V成為正，假設CellB之選擇電晶體之OFF狀態之電流大時會產生大的漏電流。漏電流之大小因CellB之電阻變化型元件之電阻狀態、亦即所記錄之資訊之狀態而異，因此即使流入CellA之Icell相同時感測放大器所判別之電流Iread亦會隨CellB之狀態而變化，讀出將成為誤動作。因此，和第1實施形態同樣，至少使其不產生誤動作時，漏電流需要設為小於讀出電流。
同樣，圖16之CellA之設定/重置動作時，CellB之選擇元件之OFF狀態之電流大時，於CellB會流入大的電流，RBL引起之電壓降導致CellA之SBL電位變為低於1.5V(設定時)、2V(重置時)。結果，對CellA之設定/重置動作有可能未被正常進行。如上述說明，記憶格陣列內存在具有OFF狀態之電流大的選擇元件之記憶格(FC)時，不僅FC，舊聯合FC連接於同一位元線的其他正常格之讀出、設定/重置動作亦會產生誤動作，半導體記憶裝置全體之不良率顯著增大。
欲防止FC以外之記憶格之不良，而使包含於FC之電阻變化型元件設為高電阻化。此時，和第1實施形態同樣，將包含於FC之電阻變化型元件設為第3電阻狀態。如此則，和第1實施形態同樣，藉由上述之FC之選擇元件之漏電流，使讀出之誤動作問題被解決。另外，和第1實施形態同樣，第3電阻狀態之記憶格引起之誤動作，藉由載資訊再生時適用錯誤訂正碼之技術可以充分訂正，不會成為問題。另外，於記憶格陣列之管理區域1012，保存具有第3電阻狀態之電阻變化型元件的記憶格之位址，依據記憶之位址資訊，控制部1010可以進行控制使資料寫入時避開處於第3電阻狀態之記憶格而進行寫入。
FC所包含之電阻變化型元件之高電阻化，係如圖17所示，藉由對SWL、USWL、SBL、USBL分別施加3V、0V、2.5V、0V之電壓，而將VFC(此情況下為2.5V)施加於FC來進行。電壓施加，係依據和圖1之重置脈衝同樣之脈衝進行，進行急速之下降使熔融之相變化材料急速冷卻。對FC之施加電壓係較通常之重置動作時之2.0V為更大，因此電流亦較通常之重置動作時大。因此，可將FC之相變化元件之電阻設為較重置狀態更高的第3電阻狀態。
圖18表示動作序列之全體。首先，使電晶體成為ON狀態而設定選擇電晶體之閘極電壓，對記憶格之兩端施加電壓，設定全部記憶格之電阻變化型元件成為低電阻化(S1801)。之後，使電晶體成為OFF狀態而設定選擇電晶體之閘極電壓，對記憶格之兩端施加電壓，選出漏電流大於特定臨限值的記憶格(S1802)。使電晶體成為ON狀態而設定漏電流大的記憶格FC之選擇電晶體之閘極電壓，對記憶格之兩端施加電壓，設定記憶格之電阻變化型元件成為第3電阻狀態之高電阻化(S1803)。
欲使和OFF電流較大的電晶體成組之電阻變化型元件設為第3電阻狀態之高電阻化，可使用圖19所示電壓條件。於圖19，係對SWL、USWL、SBL、USBL分別施加例如0V、0V、2.5V、2.5V，不僅FC，就連具有正常之選擇電晶體之記憶格亦對記憶格之兩端施加2.5V之電壓。於具有正常之選擇電晶體之記憶格，基於閘極電壓為0V，電流幾乎未流入記憶格，因此電壓施加後電阻變化型元件之電阻值不變。於FC，選擇電晶體之OFF電流較大，因此，藉由兩端施加之電位差2.5V引起大電流使記錄層之相變化材料熔融。施加電壓之急速下降使相變化材料急速冷卻，如此則，可對電阻變化型元件進行變化為第3電阻狀態之高電阻化動作。使用此一電壓條件，則無須對選擇電晶體之OFF電流較大的格進行選別，可以自動使電流僅流入FC，而將電阻變化型元件設為第3電阻狀態之高電阻化。
動作時序係如圖20所示，於圖19之模態施加電壓。而使FC之電阻變化型元件設為高電阻化(S2001)。
上述不良格之高電阻化動作，係和第1實施形態同樣，可藉由控制部1010，使半導體記憶裝置於上述個別之模態下動作而予以進行。另外，由外部施加上述電壓，亦可將FC設為第3狀態之高電阻化。
如圖21所示縱型之多晶矽電晶體或氧化物電晶體作為選擇元件使用的積層相變化記憶格陣列，亦可使用本實施形態之方法。
(第3實施形態)
第3實施形態係表示，控制部1010針對處於第3電阻狀態之記憶格之位址之管理區域1012之保存之實施形態。控制部1010，係如圖22所示，將記憶格區分為由1個或複數個構成之群，針對各個分配記憶體管理區域，而將包含於群的記憶格設為第3狀態之高電阻化時，將該資訊記錄於管理區域1012。圖23～25表示第3實施形態之控制部之序列。
使用二極體作為選擇元件時，係對應於第1實施形態之圖9之動作序列，可以使用圖23之序列。藉由和圖9相同之序列設定FC之電阻變化型元件為第3電阻狀態之高電阻化(S2301、S2302、S2303)之後，將FC之位址記錄於包含FC之群之記憶體管理區域(S2304)。
又，對應於第1實施形態之圖11之動作序列，可以使用圖24之序列。藉由對記憶格施加二極體之順向電壓等之方法，設定全部記憶格之電阻變化型元件為低電阻化(S2401)之後，藉由和圖11相同之序列設定FC之電阻變化型元件為第3電阻狀態之高電阻化(S2402)之後，對記憶格進行通常之讀出動作，以高電阻化之記憶格判斷為FC(S2403)，將FC之位址記錄於包含FC之群之記憶體管理區域(S2404)。於S2401之所以設定全部記憶格之電阻變化型元件成為低電阻化，係為將S2404之高電阻狀態之格判斷為不良記憶格FC。
使用電晶體作為選擇元件時，係對應於第2實施形態之圖18之動作序列，可以使用圖25之序列。和圖18相同，設定全部記憶格之電阻變化型元件為低電阻化(S2501)之後，選出不良格FC(S2502)，設定FC之電阻變化型元件為第3電阻狀態之高電阻化(S2503)之後，將FC之位址記錄於包含FC之群之記憶體管理區域(S2504)。
又，對應於第2實施形態之圖20之動作序列，可以使用圖26之序列。設定全部記憶格之電阻變化型元件為低電阻化(S2601)之後，藉由和圖21相同之序列設定FC之電阻變化型元件為第3電阻狀態之高電阻化(S2602)之後，對記憶格進行通常之讀出動作，以高電阻化之記憶格判斷為FC(S2603)，將FC之位址記錄於包含FC之群之記憶體管理區域(S2604)。於S2601之所以設定全部記憶格之電阻變化型元件成為低電阻化，係為將S2604之成為高電阻狀態之格判斷為不良記憶格FC。
以彼等序列記錄FC之位址資訊之後，於通常之資訊之改寫或讀出時設定成為不使用FC的方式，而可以正確記憶資料。另外，設定成為在記憶體管理區域之記憶格使用無不良之記憶格之事乃重要者。
於圖22之同一記憶格群，可以包含物理上位於接近位置的記憶格、例如同一位址內之記憶格而構成，但是，亦可由晶片內存在之複數個之各個記憶格陣列選擇個別之記憶格，分配給同一記憶格群。
(第4實施形態)
於第3實施形態並未針對記錄通常資料的記憶格與管理區域之記憶格予以區分而作成，但是，亦可如第4實施形態所示將兩者設為物理上不同之記憶格構造，設為製作在物理上不同位置之記憶格。例如用於記憶需要大容量之通常資料的記憶格，係藉由如圖13、14、21所示構造被製作，小容量即可但需要構成無不良之管理區域之記憶格，可如圖15所示藉由形成於矽基板上之電晶體作為選擇元件予以製作。
另外，用於記錄需要大容量之通常資料的記憶格，係由圖14、21之上藉由較第2層更下層來製作，小容量即可但需要構成無不良之管理區域之記憶格，可藉由製程之熱負荷較小的圖14、21之最上層予以製作。本實施形態中，亦可正確記憶資料。
(第5實施形態)
第5實施形態係表示將第1實施形態之半導體記憶裝置之包含於FC之電阻變化型元件，藉由由半導體記憶裝置外部之電壓施加設為高電阻化的半導體記憶裝置之製造方法。
圖27表示製程。於第1實施形態之半導體記憶裝置，由外部進行位元線、字元線與電極間之連接，對記憶格，於二極體之逆向施加第1檢測用電壓，測定二極體之漏電流值(S2701)。又，和第1實施形態同樣，對記憶格施加二極體之順向電壓，設定電阻變化型元件為低電阻化，可以正確判斷漏電流值。當二極體之漏電流為第1特定電流值以上時(S2702)，亦即為FC時，係對包含該二極體之記憶格施加電壓值較設定脈衝及重置脈衝為高的第3電壓脈衝，設定電阻變化型元件為高電阻化(S2703)。第1特定電流值，可設為例如正常二極體之漏電流值。另外，如上述說明，藉由50nm世代製程製造第1實施形態之半導體記憶裝置時，讀出電流約為1μA(微安培)。因此，此情況下，第1特定電流值設為1μA即可。
欲設為更確實之製程時，係針對被施加有第3電壓脈衝的記憶格，對二極體之順向施加第2檢測用電壓，測定流入之電流之電流值(S2704)。當施加第2檢測用電壓時流入之電流之電流值為第2特定電流值以上時(S2705)，係對施加有第3電壓脈衝的記憶格，施加較第3電壓脈衝具有更高電壓值之第4電壓脈衝，設定電阻變化型元件為更高電阻化(S2706)。此時，係設為滿足第2檢測用電壓之電壓值與第2特定電流值之比之值，較半導體記憶裝置之記錄所使用之電壓之中最大的電壓之電壓值、亦即重置電壓之電壓值與第1特定電流值之比之值為更大之關係。藉由第4電壓脈衝之施加亦無法滿足該關係時對記憶格施加更進一步高電壓之電壓脈衝，設定電阻變化型元件為更高電阻化
依據本實施形態之製造方法，當施加半導體記憶裝置之記錄使用的電壓之中最大之電壓，於此為施加重置電壓時，流入FC之電流為小於第1特定電流值。亦即，藉由滿足上述關係，可以將FC之電阻變化型元件設定成為，即使對FC施加重置電壓時亦僅流入小於第1特定電流值之電流的高電阻狀態。
例如藉由將第1特定電流值設為正常之二極體之漏電流值，可使FC藉由設定動作、重置動作僅能流通較正常之二極體之漏電流為小的電流。如此則，FC之電阻變化型元件之記錄層6之相變化材料，不會因為設定動作、重置動作而到達結晶化溫度，可以防止電阻變化型元件成為低電阻狀態。亦即，可使FC之電阻變化型元件之電阻值，以滿足第1實施形態所示第3電阻狀態之臨限值以上之條件的方式來製造半導體記憶裝置。
又，例如在以第1特定電流值作為讀出電流時，針對FC，亦可以設為藉由設定動作、重置動作而僅流入小於讀出電流之電流。因此，FC之電阻變化型元件之記錄層6之相變化材料，不會因為設定動作、重置動作而到達結晶化溫度，可以防止電阻變化型元件成為低電阻狀態。亦即，可使FC之電阻變化型元件之電阻值，以滿足第1實施形態所示第3電阻狀態之臨限值以上之條件的方式來製造半導體記憶裝置。
如上述說明，依據本實施形態之製造方法，可以防止FC之電阻變化型元件成為低電阻狀態引起之裝置之誤動作，可以高良品率、製造高信賴性之半導體記憶裝置。
(產業上可利用性)
本發明之非揮發性半導體記憶裝置可以適用於行動個人電腦或數位相機等之小型行動資訊機器用之記憶裝置。
(發明效果)
依據本發明，可以高良品率、低成本提供大容量、高性能而且高信賴性之非揮發性半導體記憶裝置。
1．．．半導體基板(矽基板)
2．．．字元線
3．．．位元線
4．．．p型多晶矽、或p型半導體氧化物等之p型半導體層
5．．．n型多晶矽、或n型半導體氧化物等之n型半導體層
6．．．電阻變化型元件之記錄層
7．．．電阻變化型元件之上部電極
8．．．電阻變化型元件之下部電極
9．．．p型半導體界面之阻障金屬、或矽化物
10．．．n型半導體界面之阻障金屬、或矽化物
21、22．．．閘極絕緣膜
100．．．板電極
101．．．阱
111．．．源極線
112．．．電極
1001．．．I/O介面
1002．．．記憶格陣列
1003～1007．．．電源
1008．．．電壓選擇器
1009．．．配線選擇器
1010．．．控制部
1011．．．讀取部
1012．．．管理區域
Dif．．．擴散層
RBL．．．位元線之格間距單位之阻抗
RWL．．．字元線之格間距單位之阻抗
SWL．．．選擇字元線
USWL．．．非選擇字元線
SBL．．．選擇位元線
USBL．．．非選擇位元線
SMC．．．選擇記憶格
CellA．．．選擇字元線、選擇位元線記憶格(選擇記憶格)
CellB．．．非選擇字元線、選擇位元線記憶格
CellC．．．選擇字元線、非選擇位元線記憶格
CellD．．．非選擇字元線、非選擇位元線記憶格
FC．．．具有大漏電流之選擇元件的記憶格
SenseAmp．．．感測放大器
Vread．．．讀出時之記憶格施加電壓
Vset．．．設定時之記憶格施加電壓
Vreset．．．重置時之記憶格施加電壓
Icell．．．讀出時選擇格電流
Iread．．．讀出時感測放大器電流
Iset．．．設定時選擇格電流
Ireset．．．重置時選擇格電流
VON．．．設定選擇元件電晶體之通道成為ON狀態時之閘極電壓
VOFF．．．設定選擇元件電晶體之通道成為OFF狀態時之閘極電壓
VFC．．．設定FC之電阻變化型元件成為高電阻化時之記憶格施加電壓
VFCUSWL．．．設定FC之電阻變化型元件成為高電阻化時之USWL施加電壓
VFCUSBL：設定FC之電阻變化型元件成為高電阻化時之USBL施加電壓
圖1為本發明之半導體記憶裝置之模式圖。
圖2為本發明之記憶格陣列之立體模式圖。
圖3為本發明之相變化記憶體之高電阻化、及低電阻化動作之說明圖。
圖4為本發明之記憶格陣列之讀出動作之說明之電路圖。
圖5為本發明之記憶格陣列之設定動作、重置動作之說明之電路圖。
圖6為本發明之相變化記憶體之高電阻化、及低電阻化動作之說明圖。
圖7為本發明第1實施形態之一例使用之不良格之高電阻化動作之電路圖。
圖8為本發明第1實施形態之一例使用之不良格之高電阻化動作之電路圖。
圖9為本發明第1實施形態之一例之動作序列圖。
圖10為本發明第1實施形態之一例使用之不良格之高電阻化動作之電路圖。
圖11為本發明第1實施形態之一例之動作序列圖。
圖12為本發明第1實施形態之效果之圖。
圖13為第1實施形態可適用之記憶格陣列之立體圖。
圖14為第1實施形態可適用之記憶格陣列之立體圖。
圖15為具備電晶體與電阻變化型元件之串聯構造之記憶格被配置於交叉點而成的記憶格陣列之斷面圖。
圖16為圖15之記憶格陣列之讀出動作、設定動作、重置動作之說明之電路圖。
圖17為本發明第2實施形態之一例使用之不良格之高電阻化動作之電路圖。
圖18為本發明第2實施形態之一例之動作序列圖。
圖19為本發明第2實施形態之一例使用之不良格之高電阻化動作之電路圖。
圖20為本發明第2實施形態之一例之動作序列圖。
圖21為第2實施形態可適用之記憶格陣列之立體圖。
圖22為本發明第3實施形態之半導體記憶裝置之一例之記憶體階層圖。
圖23為本發明第3實施形態之一例之動作序列圖。
圖24為本發明第3實施形態之一例之動作序列圖。
圖25為本發明第3實施形態之一例之動作序列圖。
圖26為本發明第3實施形態之一例之動作序列圖。
圖27為本發明第5實施形態之一例之動作序列圖。
V2．．．電壓
A．．．第2電阻狀態

Claims (13)

  1. 一種半導體記憶裝置，其特徵為：具備：複數第1配線；複數第2配線，和上述複數第1配線呈交叉；及複數記憶格，被配置於上述複數第1配線與上述複數第2配線之交叉點；上述複數記憶格之各個，係由電阻變化型元件與二極體串聯連接而構成；上述電阻變化型元件係具有包含相變化材料之記錄層，上述電阻變化型元件，係可以獲得：第1電阻狀態；第2電阻狀態，具有較上述第1電阻狀態之電阻值為高的電阻值；及第3電阻狀態，具有較上述第2電阻狀態之電阻值為高的電阻值；藉由對上述記憶格施加第1電壓脈衝，藉由焦耳熱使上述第1電阻狀態之電阻變化型元件之相變化材料加熱至融點以上，增加上述相變化材料之非晶質相之比例而遷移至上述第2電阻狀態，藉由對上述記憶格施加較上述第1電壓脈衝低的第2電壓脈衝，藉由焦耳熱使上述第2電阻狀態之電阻變化型元件之相變化材料加熱至結晶化溫度以上，增加上述相變化材料之結晶相之比例而遷移至上述第1電阻狀態，據此而進行資料之記憶；上述第3電阻狀態之電阻值為，即使對具有上述第3電阻狀態之上述電阻變化型元件的上述記憶格施加上述第1電壓脈衝情況下，亦不會產生使上述相變化材料設為結晶化溫度之焦耳熱的電阻值；上述複數記憶格之中漏電流值達特定值以上的，具有上述二極體之記憶格之上述電阻變化型元件，係處於上述第3電阻狀態。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中上述相變化材料，係包含Ge(鍺)、Sb(銻)、Te(碲)。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中上述電阻變化型元件係具有：包含金屬氧化物之層與包含相變化材料之層的積層構造。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中上述特定之漏電流值為1μA(微安培)。
  5. 一種半導體記憶裝置，其特徵為：具有記憶格陣列；上述記憶格陣列之記憶格之各個，其之電阻變化型元件與選擇元件係被連接而構成；上述電阻變化型元件係具有包含相變化材料之記錄層；上述電阻變化型元件，係至少存在：第1電阻狀態；第2電阻狀態，具有較上述第1電阻狀態之電阻值為高的電阻值；及第3電阻狀態，具有較上述第2電阻狀態之電阻值為高的電阻值；於上述記憶格內存在：第1記憶格，其藉由施加重置脈衝使上述電阻變化型元件由上述第1電阻狀態遷移至上述第2電阻狀態，藉由施加設定脈衝使上述電阻變化型元件由上述第2電阻狀態遷移至上述第1電阻狀態，依此而進行資料之記憶；及第2記憶格，其之施加有上述重置脈衝的上述記憶格之上述電阻變化型元件係處於上述第3電阻狀態，而且，施加有上述設定脈衝的上述記憶格之上述電阻變化型元件係處於上述第3電阻狀態。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中於上述記憶格陣列中具有管理區域；於上述管理區域，係被記憶有上述第2記憶格之位址。
  7. 如申請專利範圍第6項之半導體記憶裝置，其中具有控制部；上述控制部係依據上述管理區域所記憶之上述第2記憶格之位址資訊，來決定資料之記憶所使用之上述記憶格。
  8. 如申請專利範圍第5項之半導體記憶裝置，其中上述相變化材料，係包含Ge(鍺)、Sb(銻)、Te(碲)。
  9. 如申請專利範圍第5項之半導體記憶裝置，其中上述選擇元件為二極體。
  10. 如申請專利範圍第5項之半導體記憶裝置，其中上述選擇元件為電晶體。
  11. 一種半導體記憶裝置之製造方法，其特徵為具備：準備半導體記憶裝置之工程，該半導體記憶裝置，係具有記憶格陣列，上述記憶格陣列之記憶格之各個，其之電阻變化型元件與二極體係被串聯連接而構成，上述電阻變化型元件係具有包含相變化材料之記錄層，藉由對上述記憶格施加設定脈衝與重置脈衝而進行資料之記憶者；針對上述記憶格，於上述二極體之逆向施加第1檢測用電壓，測定上述二極體之漏電流值的工程；及對上述記憶格施加電壓值較上述重置脈衝高的第3電壓脈衝之工程，該記憶格係包含上述漏電流值為第1特定電流值以上之上述二極體者。
  12. 如申請專利範圍第11項之半導體記憶裝置之製造方法，其中具有：對施加有上述第3電壓脈衝的記憶格，針對在上述二極體之順向施加第2檢測用電壓所流入之電流之電流值進行測定的工程；及當施加上述第2檢測用電壓而流入之電流之電流值為第2特定電流值以上時，將電壓值較上述第3電壓脈衝高的第4電壓脈衝，施加於被施加有上述第3電壓脈衝的記憶格之工程；上述第2檢測用電壓之電壓值與上述第2特定電流值之比之值，係大於上述重置脈衝之電壓值與上述第1特定電流值之比之值。
  13. 如申請專利範圍第11項之半導體記憶裝置之製造方法，其中上述第1特定電流值為1μA。
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