JPWO2011004448A1 - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
Description
2 ワード線
3 ビット線
4 p型ポリシリコン、またはp型半導体酸化物などのp型半導体層
5 n型ポリシリコン、またはn型半導体酸化物などのn型半導体層
6 抵抗変化型素子の記録層
7 抵抗変化型素子の上部電極
8 抵抗変化型素子の下部電極
9 p型半導体界面のバリアメタル、またはシリサイド
10 n型半導体界面のバリアメタル、またはシリサイド
21、22 ゲート絶縁膜
100 プレート電極
101 ウェル
111 ソース線
112 電極
1001 I/Oインタフェース
1002 メモリセルアレイ
1003 電源
1004 電源
1005 電源
1006 電源
1007 電源
1008 電圧セレクタ
1009 配線セレクタ
1010 制御部
1011 読み取り部
1012 管理領域
Dif 拡散層
RBL ビット線のセルピッチあたりの抵抗
RWL ワード線のセルピッチあたりの抵抗
SWL 選択ワード線
USWL 非選択ワード線
SBL 選択ビット線
USBL 非選択ビット線
SMC 選択メモリセル
CellA 選択ワード線、選択ビット線メモリセル(選択メモリセル)
CellB 非選択ワード線、選択ビット線メモリセル
CellC 選択ワード線、非選択ビット線メモリセル
CellD 非選択ワード線、非選択ビット線メモリセル
FC リーク電流が大きい選択素子をもつメモリセル
Sense Amp. センスアンプ
Vread 読み出し時のメモリセル印加電圧
Vset セット時のメモリセル印加電圧
Vreset リセット時のメモリセル印加電圧
Icell 読み出し時選択セル電流
Iread 読み出し時センスアンプ電流
Iset セット時選択セル電流
Ireset リセット時選択セル電流
VON 選択素子トランジスタのチャネルをオン状態にするゲート電圧
VOFF 選択素子トランジスタのチャネルをオフ状態にするゲート電圧
VFC FCの抵抗変化型素子を高抵抗化するときのメモリセル印加電圧
VFCUSWL FCの抵抗変化型素子を高抵抗化するときのUSWL印加電圧
VFCUSBL FCの抵抗変化型素子を高抵抗化するときのUSBL印加電圧
Claims (13)
- 複数の第1配線と、
前記複数の第1配線と交差する複数の第2配線と、
前記複数の第1配線と前記複数の第2配線の交点に配置されている複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、抵抗変化型素子と、ダイオードとが直列に接続されて構成され、
前記抵抗変化型素子は相変化材料を含む記録層を有し、前記抵抗変化型素子は、第1の抵抗状態と、前記第1の抵抗状態の抵抗値よりも高い抵抗値を有する第2の抵抗状態と、前記第2の抵抗状態の抵抗値よりも高い抵抗値を有する第3の抵抗状態とをとりうるものであって、
第1電圧パルスを前記メモリセルに印加することにより、前記第1の抵抗状態にある抵抗変化型素子の相変化材料をジュール熱によって融点以上に加熱し、前記相変化材料の非結晶相の割合を増加させることにより前記第2の抵抗状態に遷移させ、前記第1電圧パルスよりも低い第2電圧パルスを前記メモリセルに印加することにより、前記第2の抵抗状態にある抵抗変化型素子の相変化材料をジュール熱によって結晶化温度以上に加熱し、前記相変化材料の結晶相の割合を増加させることにより前記第1の抵抗状態に遷移させることにより、データの記憶を行い、
前記第3の抵抗状態の抵抗値は、前記第3の抵抗状態にある前記抵抗変化型素子を有する前記メモリセルに前記第1電圧パルスを印加しても前記相変化材料を結晶化温度にするジュール熱を発生するに至らない抵抗値であり、
前記複数のメモリセルのうちリーク電流値が所定の値以上の前記ダイオードを有するメモリセルの前記抵抗変化型素子が、前記第3の抵抗状態であることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記相変化材料は、ゲルマニウムとアンチモンとテルルとを含むことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記抵抗変化型素子は金属酸化物を含む層と相変化材料を含む層との積層構造を有することを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記所定のリーク電流値が1マイクロアンペアであることを特徴とする半導体記憶装置。 - メモリセルアレイを有し、
前記メモリセルアレイのメモリセルのそれぞれは、抵抗変化型素子と選択素子とが接続されて構成され、
前記抵抗変化型素子は相変化材料を含む記録層を有し、
前記抵抗変化型素子には、第1の抵抗状態と、前記第1の抵抗状態の抵抗値よりも高い抵抗値を有する第2の抵抗状態と、前記第2の抵抗状態の抵抗値よりも高い抵抗値を有する第3の抵抗状態とが少なくとも存在し、
前記メモリセルの内には、
リセットパルスを印加することにより前記抵抗変化型素子が前記第1の抵抗状態から前記第2の抵抗状態に遷移し、セットパルスを印加することにより前記抵抗変化型素子が前記第2の抵抗状態から前記第1の抵抗状態に遷移することでデータの記憶を行う第1メモリセルと、
前記リセットパルスを印加した前記メモリセルの前記抵抗変化型素子が前記第3の抵抗状態にあり、かつ、前記セットパルスを印加した前記メモリセルの前記抵抗変化型素子が前記第3の抵抗状態にある第2メモリセルとが存在することを特徴とする半導体記憶装置。 - 請求項5に記載の半導体記憶装置において、
前記メモリセルアレイ中に管理領域を有し、
前記管理領域には、前記第2メモリセルのアドレスが記憶されていることを特徴とする半導体記憶装置。 - 請求項6に記載の半導体記憶装置において、
制御部を有し、
前記管理領域に記憶されている前記第2メモリセルのアドレス情報に基づいて、前記制御部がデータの記憶に用いる前記メモリセルを決定することを特徴とする半導体記憶装置。 - 請求項5に記載の半導体記憶装置において、
前記相変化材料は、ゲルマニウムとアンチモンとテルルとを含むことを特徴とする半導体記憶装置。 - 請求項5に記載の半導体記憶装置において、
前記選択素子は、ダイオードであることを特徴とする半導体記憶装置。 - 請求項5に記載の半導体記憶装置において、
前記選択素子は、トランジスタであることを特徴とする半導体記憶装置。 - メモリセルアレイを有し、
前記メモリセルアレイのメモリセルのそれぞれは、抵抗変化型素子とダイオードとが直列に接続されて構成され、
前記抵抗変化型素子は相変化材料を含む記録層を有し、
前記メモリセルにセットパルスとリセットパルスを印加することによってデータを記憶する半導体記憶装置を準備する工程と、
前記メモリセルに対して前記ダイオードの逆方向に第1の検査用電圧を印加して前記ダイオードのリーク電流値を計測する工程と、
前記リーク電流値が第1の所定の電流値以上の前記ダイオードを含む前記メモリセルに、前記リセットパルスよりも電圧値の高い第3電圧パルスを印加する工程とを有することを特徴とする半導体記憶装置の製造方法。 - 請求項11に記載の半導体記憶装置の製造方法において、
前記第3電圧パルスが印加されたメモリセルに対して前記ダイオードの順方向に第2の検査用電圧を印加することによって流れる電流の電流値を計測する工程と、
前記第2の検査用電圧を印加することによって流れる電流の電流値が第2の所定の電流値以上の場合に、前記第3電圧パルスよりも電圧値の高い第4電圧パルスを、前記第3電圧パルスが印加されたメモリセルに印加する工程とを有し、
前記第2の検査用電圧の電圧値と前記第2の所定の電流値との比の値が、前記リセットパルスの電圧値と前記第1の所定の電流値との比の値よりも大きいことを特徴とする半導体記憶装置の製造方法。 - 請求項11に記載の半導体記憶装置の製造方法において、
前記第1の所定の電流値は1マイクロアンペアであることを特徴とする半導体記憶装置の製造方法。
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