WO2012147315A1 - 抵抗変化型不揮発性記憶装置およびその駆動方法 - Google Patents

抵抗変化型不揮発性記憶装置およびその駆動方法 Download PDF

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WO2012147315A1
WO2012147315A1 PCT/JP2012/002725 JP2012002725W WO2012147315A1 WO 2012147315 A1 WO2012147315 A1 WO 2012147315A1 JP 2012002725 W JP2012002725 W JP 2012002725W WO 2012147315 A1 WO2012147315 A1 WO 2012147315A1
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memory cell
resistance
voltage
defective
circuit
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裕司 友谷
一彦 島川
池田　雄一郎
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable resistance nonvolatile memory device and a driving method thereof, and in particular, reversibly transitions between a low resistance state and a high resistance state having a higher resistance value than the low resistance state by application of a voltage pulse.
  • the present invention relates to a variable resistance nonvolatile memory device having a memory cell composed of a variable resistance element and a current control element represented by a diode element, and a driving method thereof.
  • the resistance change element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • nonvolatile memory device using a resistance change element As a nonvolatile memory device using a resistance change element, a so-called 1T1R type memory in which a MOS transistor and a resistance change element are connected in series at a position near the intersection of a bit line and a word line arranged orthogonally A nonvolatile memory device in which cells are arranged in a matrix is generally known.
  • a non-volatile memory device having a cross-point structure in which memory cells called 1D1R type using a diode that is a current control element instead of a transistor and arranged in a matrix is generally known (for example, a patent) References 1 and 2).
  • Patent Document 1 discloses a 1D1R type nonvolatile memory device using a variable resistance element having bidirectional resistance change characteristics as a memory cell.
  • Patent Document 2 discloses a 1D1R type memory cell using a unidirectional variable resistance element as a memory cell.
  • JP 2006-203098 A (FIG. 2) JP 2009-199695 A (FIG. 6)
  • an object of the present invention is to provide a highly reliable resistance change nonvolatile memory device capable of stable operation and a method of driving the resistance change nonvolatile memory device. .
  • a variable resistance nonvolatile memory device includes a resistance change element whose resistance value reversibly changes in accordance with an applied voltage pulse, and is connected in series with the resistance change element.
  • a plurality of memory cells configured with current control elements through which a current that is considered to be conductive when a predetermined threshold voltage is exceeded, and each of the plurality of solid intersections of a plurality of word lines and a plurality of bit lines Selecting at least one from the plurality of word lines and selecting at least one from the plurality of bit lines, thereby selecting at least one or more memory cells from the memory cell array.
  • a memory cell selection circuit for selecting the memory cell; and applying a voltage pulse to the selected memory cell to A write circuit for rewriting the resistance value of the resistance change element, and a first voltage higher than the threshold voltage or a second voltage lower than the threshold voltage is applied to the current control element of the selected memory cell.
  • a read circuit that reads a state of the selected memory cell by applying a voltage to the selected memory cell, and the write circuit uses a first low-resistance pulse as the voltage pulse, or Applying the first high-resistance pulse to the selected memory cell, thereby causing the resistance change element of the selected memory cell among the plurality of memory cells to be in a first low-resistance state, or 1 in a high resistance state, and the read circuit applies the first voltage to the selected memory cell to thereby change the resistance variable element of the selected memory cell.
  • the resistance state of the resistance change element of the selected memory cell is read, if a current of a predetermined value or more flows through the selected memory cell, the read circuit is selected.
  • the memory cell is determined to be a defective memory cell having a short circuit defect, and the write circuit is disposed on at least one of the same bit line as the defective memory cell and the same word line as the defective memory cell.
  • the resistance change element of the other memory cell is set to a third high resistance state indicating a resistance value equal to or higher than the resistance value of the first high resistance state. A second high resistance pulse is applied.
  • FIG. 1 is a schematic diagram showing a basic structure of a memory cell according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of the memory cell according to the embodiment of the present invention.
  • FIG. 3A is a diagram illustrating the voltage-current characteristics of the memory cell.
  • FIG. 3B is a diagram illustrating a resistance voltage characteristic of the variable resistance element.
  • FIG. 4 is a diagram showing voltage-current characteristics of normal memory cells and defective memory cells.
  • FIG. 5 is a configuration diagram of a variable resistance nonvolatile memory device.
  • FIG. 6A is a diagram illustrating an example of an address conversion table.
  • FIG. 6B is a circuit diagram illustrating an example of a configuration of the reading circuit.
  • FIG. 7 is a circuit diagram for explaining a current path in the read mode.
  • FIG. 1 is a schematic diagram showing a basic structure of a memory cell according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of the memory cell according to the embodiment of the
  • FIG. 8 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 9 is a circuit diagram for explaining a current path in the read mode.
  • FIG. 10 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 11 is a circuit diagram for explaining a current path in the cell characteristic determination mode.
  • 12 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 13 is a truth table for each mode.
  • FIG. 14 is an example of a determination flow in the cell characteristic determination mode.
  • FIG. 15 is an example of a determination flow in the cell characteristic determination mode.
  • FIG. 16 is an example of a determination flow in the relief mode.
  • FIG. 17 is a circuit diagram showing an example of the configuration of the write circuit.
  • FIG. 18 is a diagram illustrating an example of voltage-current characteristics of the voltage applied to the selected bit line and the flowing current.
  • FIG. 19 is a circuit diagram showing an example of the configuration of the write circuit.
  • FIG. 20 is an example of a determination flow in the relief mode.
  • FIG. 21 is a diagram illustrating an example of voltage-current characteristics of the voltage applied to the selected bit line and the flowing current.
  • FIG. 22A is a configuration diagram of a variable resistance nonvolatile memory device.
  • FIG. 22B is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 22C is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 22A is a configuration diagram of a variable resistance nonvolatile memory device.
  • FIG. 22B is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 22C is a diagram showing an example of the arrangement of the main memory
  • FIG. 22D is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 23A is a circuit diagram showing an example of the configuration of the bit line control voltage generation circuit.
  • FIG. 23B is a circuit diagram showing an example of the configuration of the bit line control voltage generation circuit.
  • FIG. 23C is a circuit diagram showing an example of the configuration of the bit line control voltage generation circuit.
  • FIG. 24 is a circuit diagram illustrating an example of a configuration of a reading circuit.
  • FIG. 25 is a circuit diagram illustrating an example of a configuration of a reading circuit.
  • FIG. 26 is an example of an inspection flow in the cell characteristic determination mode.
  • FIG. 27 is a circuit diagram illustrating an example of the configuration of the readout circuit.
  • FIG. 23A is a circuit diagram showing an example of the configuration of the bit line control voltage generation circuit.
  • FIG. 23B is a circuit diagram showing an example of the configuration of the bit line control voltage generation circuit.
  • FIG. 23C is
  • FIG. 28 is a circuit diagram illustrating an example of a configuration of a reading circuit.
  • FIG. 29 is a configuration diagram of a conventional nonvolatile memory cell.
  • FIG. 30 is a configuration diagram of a conventional nonvolatile memory cell array.
  • FIG. 31 shows a model of a memory cell using a conventional unidirectional diode.
  • nonvolatile memory devices As described above, as a nonvolatile memory device using a resistance change element, there are generally known nonvolatile memory devices having a cross-point structure in which memory cells called 1T1R type and memory cells called 1D1R type are arranged in a matrix. It has been.
  • FIG. 29 is a configuration diagram of a conventional nonvolatile memory cell, and shows a 1D1R nonvolatile memory device using a variable resistance element having bidirectional resistance change characteristics as a memory cell (Patent Document 1). reference).
  • a memory cell 1280 in which a variable resistance element 1260 having a variable resistor 1230 sandwiched between an upper electrode 1240 and a lower electrode 1250 and a non-linear element 1270 are connected in series is an intersection of a bit line 1210 and a word line 1220.
  • 2 shows a memory cell array having a cross-point structure arranged at a portion where the cross-section is located.
  • variable resistance element 1260 is a variable resistance element having a bidirectional resistance change characteristic in which a resistance value reversibly transitions between a low resistance state and a high resistance state depending on the polarity of an applied voltage.
  • the non-linear element 1270 is constituted by, for example, a varistor for the purpose of reducing a so-called leakage current flowing through the non-selected cell.
  • a memory cell array having a cross-point structure can have a large capacity because memory cells can be arranged at a wiring pitch and the memory cell arrays can be stacked three-dimensionally.
  • FIG. 30 is a block diagram of a conventional nonvolatile memory cell array, and shows a non-linear element defect detection method in a 1D1R type memory cell using a unidirectional variable resistance element as a memory cell (Patent Document 2). reference).
  • a memory cell in which a unidirectional variable resistance element and a unidirectional diode element having an anode and a cathode are connected in series are shown as bit lines BL1, BL2, BL3 and word lines WL, WL2, WL3. It is placed at the intersection.
  • Patent Document 2 discloses that the bit line to which the defective diode element belongs is detected as a defective bit line.
  • FIG. 31 shows a memory cell model using a conventional unidirectional diode (see Patent Document 2).
  • the defect detection circuit 2053 includes a bit line power supply circuit 2054, a latch circuit 2531, and a switch circuit 2055, and is connected to a bit line connected to the bit line selection circuit 2024, and is in a standby state.
  • the unit 2052 a defective bit line to which a defective diode element is connected is detected, and a relief method is disclosed.
  • Patent Document 2 describes a method for detecting a defective bit line in a unidirectional memory cell array using a unidirectional diode element having an anode and a cathode. That is, it describes a method for detecting a defective bit line causing a leakage current abnormality by utilizing the fact that a current flows when a voltage is applied in the forward direction and no current flows when a voltage is applied in the reverse direction. .
  • By setting all the bit lines to the Vdd potential, all the word lines to the Vss potential, and setting the diode elements to the reverse bias state current does not flow if all the memory cells are normal, but leakage current abnormality occurs. If there is a defective memory cell, a leak current flows from the bit line including the defective memory cell to the word line. By determining this leakage current, it is possible to detect a defective bit line causing a leakage current abnormality.
  • a bidirectional memory cell array using a bidirectional current control element for example, an MSM diode or an MIM diode
  • a defective memory cell in which a leakage current abnormality occurs cannot be detected.
  • the defect detection circuit 2053 since the defect detection circuit 2053 is connected only to the bit line, it can detect a defective bit line causing a leakage current abnormality, but is connected to the defective bit line. Another problem is that it cannot be detected which memory cell is defective.
  • Patent Document 2 discloses that a detected defective bit line is set in a floating state and then replaced with a redundant bit line.
  • a bidirectional current control element leakage is caused even if a defective bit line is set in a floating state. Since a current flows, a leakage current abnormality cannot be prevented and a stable operation cannot be performed.
  • the present invention provides a highly reliable variable resistance nonvolatile memory device capable of stable operation and a resistance variable nonvolatile memory device driving method.
  • variable resistance nonvolatile memory device is connected in series with a variable resistance element whose resistance value reversibly changes according to an applied voltage pulse, and the variable resistance element.
  • a variable resistance element whose resistance value reversibly changes according to an applied voltage pulse
  • the variable resistance element Each of the three-dimensional intersections of the plurality of word lines and the plurality of bit lines each having a plurality of memory cells configured with a current control element through which a current that is considered to be conductive when the applied voltage exceeds a predetermined threshold voltage.
  • a memory cell selection circuit for selecting one or more of the memory cells; and applying a voltage pulse to the selected memory cell, thereby selecting the selected memory cell.
  • a first voltage higher than the threshold voltage or a second voltage lower than the threshold voltage is applied to the write circuit for rewriting the resistance value of the resistance change element of the recell and the current control element of the selected memory cell.
  • the read circuit reads out the state of the selected memory cell by applying a voltage to the selected memory cell, and the write circuit uses the first low-resistance pulse as the voltage pulse. Or by applying a first high-resistance pulse to the selected memory cell, each of the resistance change elements of the selected memory cell among the plurality of memory cells is in a first low-resistance state, or The first high resistance state is applied, and the read circuit applies the first voltage to the selected memory cell to apply the first voltage to the selected memory cell.
  • the reading circuit reads the resistance state of the resistance change element of the selected memory cell, if a current of a predetermined value or more flows in the selected memory cell,
  • the selected memory cell is determined to be a defective memory cell having a short defect, and the write circuit is disposed on at least one of the same bit line as the defective memory cell and the same word line as the defective memory cell.
  • the resistance change element of the other memory cell is set to a third high resistance state indicating a resistance value equal to or higher than the resistance value of the first high resistance state.
  • the second high-resistance pulse is applied as described above.
  • the resistance of the memory cells other than the defective memory cell arranged on the same bit line or word line as the defective memory cell is increased without performing processing such as increasing the resistance of the defective memory cell.
  • a highly reliable variable resistance nonvolatile memory device can be realized.
  • a defective memory cell having a current control element having a threshold voltage characteristic defect that is, a memory having a current control element having a short-circuit defect The cell can be identified and rescued.
  • the write circuit sets the resistance change element of the defective memory cell to a third high resistance state indicating a resistance value equal to or higher than the resistance value of the first low resistance state.
  • a third resistance-enhancing pulse having an absolute value of a voltage equal to or higher than the absolute value of the pulse voltage at which the resistance-changing element starts to increase in resistance is applied to the resistance-changing element.
  • the defective memory cell itself can be remedied by increasing the resistance.
  • a highly reliable variable resistance nonvolatile memory device can be realized.
  • the read circuit applies the second voltage to the selected memory cell, and the selected memory cell is a defective memory cell having a short circuit when a current of the predetermined value or more flows. It is preferable to determine.
  • the read circuit again detects whether a current of a predetermined value or more flows through the defective memory cell.
  • the current greater than or equal to the predetermined value flows through the selected memory cell, it is preferable to determine that the resistance change element of the defective memory cell is not greater than or equal to the resistance value in the third high resistance state. .
  • the write circuit includes the resistance change element of the defective memory cell. It is preferable that the third high-resistance pulse is repeatedly applied up to a resistance value of 3 in the high resistance state or a predetermined number of times.
  • the write circuit includes the resistance change element of the defective memory cell. It is preferable that the fourth high-resistance pulse different from the third high-resistance pulse condition is repeatedly applied after the second time until the resistance value of the high-resistance state of 3 or more is reached or a predetermined number of times.
  • the voltage value of the fourth high-resistance pulse is a voltage whose absolute value is larger than the voltage value of the third high-resistance pulse.
  • the current value of the fourth high-resistance pulse is larger than the current value of the third high-resistance pulse.
  • the pulse width of the fourth high-resistance pulse is larger than the pulse width of the third high-resistance pulse.
  • the resistance of the defective memory cell can be reliably increased by changing the voltage value, current value, and pulse width conditions of the fourth high-resistance pulse.
  • a highly reliable variable resistance nonvolatile memory device can be realized.
  • the write circuit has the same bit line as that of the defective memory cell and the defective memory cell when the resistance value of the variable resistance element of the defective memory cell is lower than the resistance value of the third high resistance state.
  • the second high resistance state having a resistance value higher than that of the first high resistance state is applied to a resistance change element of a memory cell other than the defective memory cell disposed at least on the same word line. It is preferable to apply the second resistance increasing pulse so that
  • the second high-resistance pulse is set so that the other memory cells arranged in at least one of the bit line and the word line in which the defective memory cell is arranged are brought into the second high-resistance state. Since a voltage is applied, the defective memory cell can be remedied whether or not the defective memory cell can be increased in resistance. As a result, a highly reliable variable resistance nonvolatile memory device can be realized.
  • a resistance value of the third high resistance state of the variable resistance element is equal to or higher than a resistance value of the first high resistance state.
  • the resistance value of the variable resistance element in the third high resistance state is 10 times or more than the resistance value in the first high resistance state.
  • the resistance value of the resistance change element of the defective memory cell in the second high resistance state is 10 times or more than the resistance value of the first high resistance state.
  • the memory cell array replaces the defective memory cell when the main memory cell array having a plurality of the memory cells for main memory and at least one of the memory cells in the main memory cell array is a defective memory cell. And a redundant memory cell array including a plurality of redundant memory cells for use.
  • variable resistance nonvolatile memory device includes a defective address storage circuit that stores the address information of the defective memory cell and the address information of the redundant memory cell in association with each other.
  • the defective address storage circuit includes an address of at least one of a bit line and a word line having the defective memory cell, and a bit line corresponding to the bit line having the redundant memory cell replacing the defective memory cell. It is preferable that at least one address of a word line corresponding to the word line is stored in association with each other.
  • the defective memory cell can be replaced with the redundant memory cell, the defective memory cell can be relieved and a highly reliable variable resistance nonvolatile memory device can be realized.
  • variable resistance nonvolatile memory device includes a writing power source including a low resistance power source that supplies a low resistance voltage to the writing circuit and a high resistance power source that supplies a high resistance writing voltage to the writing circuit. It is preferable to provide.
  • the write circuit having the low resistance power source and the high resistance power source is used to generate the first high resistance pulse and the write circuit that generates the first low resistance pulse, and thereby the second resistance increase.
  • the pulse and the third resistance increasing pulse can be easily generated. Thereby, the defective memory cell can be relieved with the configuration of the existing variable resistance nonvolatile memory device.
  • a resistance change type nonvolatile memory device driving method includes a resistance change element whose resistance value reversibly changes in accordance with an applied voltage pulse; A plurality of memory cells connected in series with the variable resistance element and configured by current control elements through which a current that is considered to be conductive when an applied voltage exceeds a predetermined threshold voltage; a plurality of word lines; A method of driving a variable resistance nonvolatile memory device including a memory cell array in which one of the plurality of memory cells is arranged at each of three-dimensional intersections with a bit line of the plurality of memory cells, wherein the plurality of memory cells are Each of the resistance change elements of the selected memory cell by applying the first low resistance pulse or the first high resistance pulse to the selected memory cell.
  • a read circuit for applying a first voltage higher than the threshold voltage to the selected memory cell by a writing step for bringing the selected memory cell into a low resistance state or a first high resistance state.
  • a read step of reading the resistance state of the variable resistance element, and when reading a resistance state of the selected memory cell, if a current of a predetermined value or more flows through the selected memory cell, the selected memory cell A failure detection step for determining that the memory cell has a short failure, and at least one of the same bit line as the defective memory cell and the same word line as the defective memory cell by the write circuit. With respect to other memory cells other than the defective memory cell that is arranged, the resistance change element of the other memory cell is moved forward. Applying a second high resistance pulse to the second high resistance state showing a resistance value of more than the resistance value of the first high resistance state, and a another memory cell high resistance step.
  • a defective memory cell including a current control element having a threshold voltage characteristic defect that is, a current control element having a short defect It is possible to identify and relieve a memory cell provided with. Since the second high-resistance pulse voltage is applied so that the other memory cells arranged in at least one of the bit line and the word line in which the defective memory cell is arranged are in the second high-resistance state, Whether or not the defective memory cell can be increased in resistance, the defective memory cell can be relieved. As a result, a highly reliable variable resistance nonvolatile memory device can be realized.
  • the write circuit causes the resistance change element of the defective memory cell to be in a third high resistance state indicating a resistance value equal to or higher than the resistance value in the first low resistance state.
  • a defective memory cell in which a third high-resistance pulse having an absolute value of a voltage equal to or greater than an absolute value of a pulse voltage at which the variable resistance element starts increasing resistance is applied to the variable resistance element of the defective memory cell. High resistance step.
  • the defective memory cell itself can be remedied by increasing the resistance.
  • a highly reliable variable resistance nonvolatile memory device can be realized.
  • the defect detection step when the read circuit applies a second voltage lower than the threshold voltage to the selected memory cell and a current of the predetermined value or more flows, the selected memory cell It is preferable to determine that the memory cell has a short circuit failure.
  • the defect detection step is performed again to detect whether a current exceeding a predetermined value flows through the defective memory cell.
  • the method further includes repeating the steps up to a predetermined number of times when the resistance change element of the defective memory cell is equal to or higher than a resistance value of a third high resistance state.
  • the memory cell array includes a main memory cell array including a plurality of memory cells for main storage, and at least one of the memory cells in the main memory cell array is a defective memory cell.
  • a redundant memory cell array including a plurality of redundant memory cells to be used in place of the defective memory cells, and the variable resistance nonvolatile memory device includes address information of the defective memory cells and the redundant memory cells. It is preferable that address information is associated and stored in a defective address storage circuit, and when the defective memory cell is accessed during memory operation, the redundant memory cell is accessed with reference to the defective address storage circuit.
  • the address information of the defective memory cell is obtained. It is preferable that a repair step for storing in the defective address storage circuit is further included.
  • the defective memory cell can be replaced with the redundant memory cell, the defective memory cell can be relieved and a highly reliable variable resistance nonvolatile memory device can be realized.
  • nonvolatile memory device variable resistance nonvolatile memory device
  • nonvolatile memory device variable resistance nonvolatile memory device
  • FIG. 1 shows a preferred specific example of the present invention.
  • the numerical values, shapes, materials, constituent elements, arrangement positions and connecting forms of the constituent elements, steps, order of steps, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention.
  • constituent elements that are not described in the independent claims indicating the highest concept of the present invention are described as optional constituent elements that constitute a more preferable embodiment.
  • FIG. 1 is an example of a configuration diagram of a memory cell according to the first embodiment of the present invention.
  • a memory cell 10 shown in FIG. 1 includes a current control element 20 and a resistance change element 30 connected in series.
  • the resistance change element 30 is connected to the current control element 20 via a contact 41, and the resistance change element 30 and the current control element 20 constitute a 1-bit 1D1R type memory cell 10.
  • One terminal of the memory cell 10 is connected to the lower wiring 50 through the contact 40, and the other terminal of the memory cell 10 is connected to the upper wiring 51 through the contact 42.
  • the memory cell 10 of FIG. 1 has a connection relationship in which the current control element 20 is on the bottom and the resistance change element 30 is on the top, but the connection relation is reversed and the current control element 20 is on the top.
  • the connection relationship may be such that the resistance change element 30 faces downward.
  • the current control element 20 includes a lower electrode (first electrode) 21, an upper electrode (second electrode) 23, and a current control layer 22 (semiconductor layer 22 or semiconductor electrode 22) sandwiched between the lower electrode 21 and the upper electrode 23. And an insulator layer 22).
  • the lower electrode 21 and the semiconductor layer 22 are in physical and electrical contact to form a Schottky junction
  • the upper electrode 23 and the semiconductor layer 22 are in physical and electrical contact to form a Schottky junction.
  • it has bidirectional rectification characteristics.
  • the insulator layer 22 is used instead of the semiconductor layer 22, the lower electrode 21, the insulator layer 22, and the upper electrode 23 constitute a tunnel diode and have bidirectional rectification characteristics.
  • the current control element 20 is an element in which a voltage applied to both ends of the current control element 20 and a current flowing through both ends of the current control element 20 exhibit nonlinear characteristics.
  • This is a bidirectional diode in which the direction of the flowing current changes depending on the polarity of the applied voltage. That is, the current control element 20 has a threshold voltage in each of the positive applied voltage region and the negative applied voltage region, and the absolute value of the voltage applied to both ends of the current control element 20 is less than or equal to the threshold voltage (VF).
  • VF threshold voltage
  • the resistance value of the current control element 20 increases, and the absolute value of the flowing current is such that almost no current flows, but the absolute value of the voltage applied to both ends of the current control element 20 is the threshold voltage (VF).
  • the resistance value of the current control element 20 becomes extremely small, and the absolute value of the flowing current has a characteristic that increases nonlinearly. That is, when the absolute value of the voltage applied to both ends of the current control element 20 is equal to or lower than the threshold voltage (VF), only a small off current flows through the current control element 20, so that the current control element 20 is in the off state. become.
  • the absolute value of the voltage applied to both ends of the current control element 20 is equal to or higher than the threshold voltage (VF)
  • VF threshold voltage
  • the current control element 20 has a function of a switch having an on state and an off state by a voltage applied to both ends of the current control element 20.
  • the current control element 20 has a vertically symmetrical structure (that is, when the two electrodes are made of the same material and the current control layer 22 is homogeneous in the vertical direction)
  • the voltage-current characteristics of the current control element 20 are positive and negative applied voltages. Shows almost point-symmetric characteristics. That is, the absolute values of the threshold voltages in the positive applied voltage region and the negative applied voltage region are substantially the same value.
  • the current control element 20 in the present embodiment includes, for example, a lower electrode 21 made of tantalum nitride, a semiconductor layer 22 made of a nitrogen-deficient silicon nitride film having a nitrogen content smaller than that of Si 3 N 4 , Further, it is configured as an MSM (Metal-Semiconductor-Metal) diode having an upper electrode 23 made of tantalum nitride.
  • the thickness of the semiconductor layer 22 can be set to 3 to 20 nm, for example.
  • the silicon nitride film can be formed to have semiconductor characteristics by reducing the nitrogen content, and a diode configured as an MSM diode can be manufactured by a simple manufacturing process.
  • a nitrogen-deficient silicon nitride film (SiN z : 0 ⁇ z ⁇ 0.85) can be formed, for example, by reactive sputtering in a nitrogen gas atmosphere using a Si target.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • the current control element 20 in the present embodiment may be a MIM (Metal-Insulator-Metal) diode, PN diode, Schottky diode, or Zener diode.
  • MIM Metal-Insulator-Metal
  • an insulator layer 22 is provided between the lower electrode 21 and the upper electrode 23 instead of the semiconductor layer.
  • the current control element 20 may be a unidirectional current control element in which current flows only in one direction.
  • the resistance change element 30 includes a lower electrode (third electrode) 31, an upper electrode (fourth electrode) 34, and a resistance change layer 35 sandwiched between the lower electrode 31 and the upper electrode 34. .
  • the resistance change layer 35 includes a first transition metal oxide layer 32 made of an oxygen-deficient transition metal oxide, and a transition metal having a lower degree of oxygen deficiency than the first transition metal oxide layer 32.
  • a second transition metal oxide layer 33 made of an oxide is laminated.
  • a first oxygen-deficient tantalum oxide layer hereinafter referred to as a first Ta oxide layer
  • a second tantalum oxide layer hereinafter referred to as a second Ta oxidation layer.
  • Material layer is laminated.
  • the oxygen content of the second Ta oxide layer 33 is higher than the oxygen content of the first Ta oxide layer 32.
  • the oxygen deficiency of the second Ta oxide layer 33 is less than the oxygen deficiency of the first Ta oxide layer 32.
  • the degree of oxygen deficiency refers to the proportion of oxygen that is deficient with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the metal constituting the resistance change layer 35 may be a transition metal other than tantalum.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first hafnium oxide layer 32 is HfO x
  • x is 0.9 or more and 1.6 or less
  • the second hafnium oxide layer 33 It has been confirmed that when the composition is HfO y and y is larger than the value of x, the resistance value of the resistance change layer 35 is stably changed at high speed.
  • the thickness of the second hafnium oxide layer 33 is preferably 3 nm or more and 4 nm or less.
  • x is 0.9 or more and 1.4 or less when the composition of the first zirconium oxide layer 32 is ZrO x , and the second zirconium oxide layer 33 It has been confirmed that when the composition is ZrO y and y is larger than the value of x, the resistance value of the resistance change layer 35 is stably changed at high speed.
  • the thickness of the second zirconium oxide layer 33 is preferably 1 nm or more and 5 nm or less.
  • the second transition metal oxide layer 33 has a lower degree of oxygen deficiency than the first transition metal oxide layer 32, that is, has a higher resistance.
  • the standard electrode potential of the second transition metal is preferably smaller than the standard electrode potential of the first transition metal.
  • the resistance change phenomenon is considered to occur due to the oxidation-reduction reaction occurring in a minute filament (conductive path) formed in the second transition metal oxide layer 33 having a high resistance, resulting in a change in resistance value. is there.
  • oxygen-deficient tantalum oxide for the first transition metal oxide layer 32 and titanium oxide (TiO 2 ) for the second transition metal oxide layer 33 stable resistance change operation Is obtained.
  • the standard electrode potential represents a characteristic that the greater the value, the less likely it is to oxidize.
  • the resistance change phenomenon in the resistance change film having the laminated structure of each material described above is caused by an oxidation-reduction reaction occurring in a minute filament formed in the second transition metal oxide layer 33 having a high resistance. Changes and is thought to occur. That is, when a positive voltage is applied to the electrode 34 on the second transition metal oxide layer 33 side with respect to the lower electrode 31, oxygen ions in the resistance change film 35 are converted into the second transition metal oxide layer 33. It is considered that the resistance of the microfilament is increased by causing an oxidation reaction in the microfilament formed in the second transition metal oxide layer 33 by being drawn to the side.
  • the upper electrode 34 connected to the second transition metal oxide layer 33 having a lower oxygen deficiency constitutes the second transition metal oxide layer 33 such as platinum (Pt) or iridium (Ir).
  • the transition metal and the material constituting the lower electrode 31 are made of a material having a higher standard electrode potential.
  • the lower electrode 31 is made of an electrode material whose main component is a material having a lower standard electrode potential than the upper electrode 34 (for example, TaN (tantalum nitride)). Specifically, when tantalum oxide is used for the first transition metal oxide layer 32 and the second transition metal oxide layer 33, the lower electrode 31 is made of TaN, W, Ni, Ta, Ti, Al, etc.
  • the upper electrode 34 is preferably selected from the group consisting of Pt, Ir, Pd, Ag, Cu, Au, and the like.
  • a voltage satisfying a predetermined condition is applied between the lower electrode 31 and the upper electrode 34 by an external power source.
  • the current control element 20 in FIG. 1 and the resistance change element 30 may be connected in the reverse relationship, and the first transition metal oxide layer 32 and the second transition metal oxide layer may be connected.
  • the upper and lower connection relationships with the upper electrode 34 may be reversed, and the upper and lower connection relationships between the lower electrode 31 and the upper electrode 34 may be reversed.
  • FIG. 2 is an equivalent circuit diagram of the memory cell 10 in the present embodiment shown in FIG.
  • the memory cell 100 is an equivalent circuit diagram in which a current control element 101 and a resistance change element 102 are connected in series.
  • One terminal T1 of the memory cell 100 is connected to the current control element 101, and the memory cell
  • the other terminal T 2 of 100 is connected to the resistance change element 102.
  • the terminal T1 is connected to the lower wiring 50, and the terminal T2 is connected to the upper wiring 51.
  • Vdi is a voltage applied across the current control element 101
  • Vre is a voltage applied across the resistance change element 102.
  • the current control element 101 when the absolute value of the voltage Vdi applied to the current control element 101 exceeds the threshold voltage (VF), the current control element 101 is turned on, and the memory cell current Ice flows through the memory cell 100.
  • the absolute value of the voltage Vdi applied to the current control element 101 is equal to or lower than the threshold voltage (VF)
  • the current control element 101 is turned off, and only the off current Ioff that is a minute current flows through the memory cell 100. Absent. That is, the current control element 101 is turned on or off depending on the threshold voltage (VF) applied to the memory cell 100, whereby the memory cell 100 can be controlled to be in a selected state or a non-selected state. .
  • FIG. 3A is a diagram showing voltage-current characteristics of a normal memory cell 10 according to the present embodiment.
  • the polarity at which the upper wiring 51 is higher than the lower wiring 50 is a positive voltage
  • the polarity at which the lower wiring 50 is higher than the upper wiring 51 is a negative voltage.
  • a voltage is applied across the memory cell 10. The measured value of the relationship between the voltage and the current when the voltage is applied is shown.
  • the measured data shown in FIG. 3A indicates that the voltage of the lower wiring 50 is the first low resistance write voltage (first low resistance reduction) with respect to the memory cell 10 having the structure of FIG. Pulse) Vwl1 (in FIG. 3A, Vwl1 indicates an absolute value, and when the potential of the upper wiring 51 is lower than the potential of the lower wiring 50 by Vwl1), the first low resistance state (point B) is obtained.
  • the voltage of the upper wiring 51 becomes the high resistance start voltage Vwh0 with respect to the voltage of the lower wiring 50, the bidirectional resistance change starts from the low resistance state to the high resistance state (point D). The characteristics are shown.
  • 3A indicates that the first low resistance write voltage Vwl1 and the high resistance start voltage Vwh0 are in a voltage and current relationship that is substantially symmetrical with respect to the origin of the actual measurement data.
  • a first high-resistance write voltage (first high-resistance pulse) Vwh1 higher than the high-resistance start voltage Vwh0 is applied, the first high-resistance state (D ′ point) is obtained.
  • the resistance value at the point D ′ is larger than the resistance value at the point D.
  • the current control element 20 of the memory cell 10 is an element in which the current flowing by the applied voltage has a non-linear characteristic. Therefore, the absolute value of the voltage applied to the current control element 20 is the threshold voltage (VF) of the current control element 20. In the case of the following, almost no current flows, the current control element 20 is regarded as an off state, and almost no current flows in the memory cell 10.
  • the threshold voltage (VF) of the current control element 20 is a maximum voltage applied to the current control element 20 when only a current (maximum off current) that can be regarded as an off state flows.
  • the maximum off current of the current control element 20 is a current value that is smaller than at least the maximum current IHR that flows when the resistance change element 30 of the memory cell 10 is in the high resistance state. In one example of the present embodiment, IHR is Since it is 10 ⁇ A, the maximum off-current of the current control element 20 may be less than 10 ⁇ A.
  • the points A and C correspond to the threshold voltage (VF) of the current control element 20 and the total voltage applied to the resistance change element 30, and a plurality of memory cells 10 are arranged in an array.
  • VF threshold voltage
  • a voltage exceeding the voltage band from the point A to the point C is applied to the selected memory cell (selected memory cell) 10, and the memory cell not selected (unselected memory cell) ) Is configured such that a voltage is applied to the voltage range between the point A and the point C, thereby suppressing the leakage current to the non-selected cells and causing the current to flow through the selected memory cell 10.
  • the resistance state of the memory cell 10 can be determined by applying the read voltage Vread shown in FIG. 3A to the memory cell 10 and determining the current flowing at that time. That is, in the case of the characteristics shown in FIG. 3A, when the resistance change element 30 of the memory cell 10 is in the first low resistance state, for example, when a voltage of 4.0 V is applied as the read voltage Vread, A current of about 55 ⁇ A flows. However, when the resistance change element 30 of the memory cell 10 is in the first high resistance state, a current of about 10 ⁇ A flows through the memory cell 10 when the read voltage Vread (4.0 V) is applied. By determining this current value, the state of the memory cell 10 can be determined.
  • the read voltage Vread is applied to the memory cell 10 and the memory cell current flowing at that time is determined.
  • the resistance state of the cell 10 can be determined.
  • the current control element 20 of the memory cell 10 is destroyed and a short circuit is defective, an excessive current flows through the memory cell 10.
  • the open is defective, almost no current flows and the resistance state of the memory cell 10 cannot be determined. Therefore, it is necessary to detect a defective memory cell (defective memory cell) and prevent an abnormal current from flowing through the defective memory cell.
  • FIG. 3B schematically shows a part of the voltage resistance characteristic of the variable resistance element 30 shown in FIG.
  • the horizontal axis is the voltage value applied between the lower electrode 31 and the upper electrode 34 of the resistance change element 30 with reference to the lower electrode, and the vertical axis is the resistance value of the resistance change element 30.
  • the resistance change element 30 When the voltage applied to the resistance change element 30 is gradually increased from the state O in the low resistance state, the resistance change element 30 starts to increase in resistance at the voltage Vwh0 (A0). When the voltage applied to the resistance change element 30 is further increased, the resistance change element 30 enters the high resistance state B1 (limit high resistance state) having the maximum resistance value at the voltage Vwh4. Furthermore, even if the voltage applied to the resistance change element 30 is increased, the resistance value of the resistance change element 30 does not change (C1). Even if the voltage applied to the resistance change element 30 from C1 is gradually decreased, the resistance value does not decrease and the limit resistance state is maintained.
  • the voltage / resistance characteristics of the resistance change element 30 from state A0 to state B1 have a predetermined slope (actually nonlinear).
  • the corresponding first high resistance write voltage Vwh1 is applied.
  • the corresponding third high resistance write voltage Vwh3 is applied.
  • the corresponding second high resistance write voltage Vwh2 is applied.
  • a limit high resistance state can be obtained.
  • FIG. 4 is a diagram illustrating the voltage-current characteristics of the memory cell 10 in which the current control element 20 has normal characteristics and the memory cell 10 in which the current control element 20 has defective characteristics (short circuit failure) in the present embodiment. is there.
  • the polarity at which the upper wiring 51 is higher than the lower wiring 50 is a positive voltage.
  • the positive voltage and current applied to the normal memory cell 10 having the first low resistance state are represented by the characteristic (1).
  • the absolute value of the voltage applied to the memory cell 10 is about 2.6 V or less, almost no current flows through the memory cell 10, but when it exceeds 2.6 V, the current flows through the memory cell 10. The flowing current increases non-linearly with increasing applied voltage.
  • the memory cell 10 having a defective characteristic has a linear characteristic in terms of voltage and current characteristics, as indicated by characteristic (2) in FIG. .
  • a voltage equal to or lower than the threshold voltage VF at which the current control element 20 is turned off is applied to both ends of the memory cell.
  • a voltage of 2.6 V when a normal characteristic such as characteristic (1) is exhibited, almost no current flows as indicated by point E, but a short defect characteristic such as characteristic (2) is exhibited.
  • a voltage Vtest1 2.6V in this embodiment
  • a voltage Vtest1 for detecting a defect is applied to the memory cell 10 so that a voltage equal to or lower than the threshold voltage is applied to the current control element 20 of the memory cell 10. It is possible to determine whether or not a memory cell is defective by detecting a difference in current that sometimes flows through the memory cell 10.
  • Characteristic (3) and characteristic (4) in FIG. 4 are voltage-current characteristics when the threshold voltage of the current control element 20 is smaller than the threshold voltage VF of the current control element 20 of the normal memory cell 10, respectively.
  • the current control element 20 in the case of the characteristic (3) and the characteristic (4) has a defective characteristic, and is indicated by the G point and the H point.
  • currents of about 100 ⁇ A and about 25 ⁇ A flow in the memory cells 10 respectively.
  • the memory cell 10 having normal characteristics such as the characteristic (1) almost no current flows as indicated by the point E. Therefore, by detecting this difference in current, the characteristics of the defective memory cell are determined. You can investigate.
  • the memory cell 10 has a bad characteristic (open failure), even if the read voltage Vread is applied to the memory cell 10, almost no current flows through the memory cell 10.
  • the resistance value of the resistance change element 30 of the memory cell 10 is in the first low resistance state as shown in the characteristic (1), and the current control element 20 is normal.
  • a memory cell current of about 5 ⁇ A flows as shown by the point K, but in the case of the memory cell 10 having an open defect, the current is about 1 ⁇ A or less (not shown in the figure). ) Only flows. That is, after the resistance change element 30 of the memory cell 10 is set to the first low resistance state, the read voltage Vread (3.0 V in the present embodiment) is applied to the memory cell 10, thereby Open failure can be determined.
  • FIG. 5 shows a configuration diagram of the variable resistance nonvolatile memory device 200 according to the first embodiment.
  • the variable resistance nonvolatile memory device 200 according to the present embodiment includes a memory main body 201 on a substrate.
  • the memory body 201 includes a memory cell array 202, a word line selection circuit 203, a bit line selection circuit 204, a write circuit 205 for writing data, a read circuit 206 for reading data, and a data And a signal input / output circuit 207.
  • the read circuit 206 includes a sense amplifier 300, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 500 that generates a bit line control voltage. It is connected to a data signal input / output circuit 207 for outputting.
  • the variable resistance nonvolatile memory device 200 includes an address signal input circuit 208 that receives address information input from the outside of the variable resistance nonvolatile memory device 200 and an input from the outside of the variable resistance nonvolatile memory device 200. And a control circuit 209 for receiving a control signal to be transmitted.
  • a low-resistance power source 211 and a high-resistance power source 212 are provided as the write power source 210.
  • the output VL of the low-resistance power source 211 and the output VH of the high-resistance power source 212 are the memory main body. This is supplied to the writing circuit 205 of the unit 201.
  • the variable resistance nonvolatile memory device 200 includes a defective address storage circuit 213 that stores a defective address detected by the read circuit 206 and an address comparison circuit 214 that performs address comparison.
  • variable resistance nonvolatile memory device 200 determines, as operation modes, a write mode for writing data into the memory cell, a normal read mode for reading data from the memory cell, and the characteristics of the memory cell.
  • a cell characteristic determination mode and a repair mode in which a memory cell having a short circuit failure is set to a third high resistance state having a resistance value higher than that of the first low resistance state and replaced with a normal memory cell are provided.
  • the memory cell array 202 includes a main memory cell array 600 in which a plurality of memory cells 100 shown in FIG. 2 are arranged in a matrix in the row direction and the column direction, and a plurality of memory cells 100 shown in FIG.
  • the redundant memory cell array 610 is arranged.
  • the redundant memory cell array 610 is configured by arranging the same number of memory cells 100 in each row of the main memory cell array 600. As an example, in the redundant memory cell array 610 in FIG. 5, one memory cell 100 is arranged in each row of the main memory cell array 600 to form a redundant memory cell array 610 in one column.
  • the memory cell array 202 includes a plurality of word lines WL1, WL2, WL3,... And a plurality of bit lines BL1, BL2, BL3,. Are provided with at least one redundant bit line BLR1,... Arranged in parallel with the bit lines BL1, BL2, BL3,.
  • the plurality of word lines WL1, WL2, WL3,... are arranged in parallel to each other in the same plane (in the first plane) parallel to the main surface of the substrate.
  • the plurality of bit lines BL1, BL2, BL3,... are arranged in parallel to each other in the same plane parallel to the first plane (in a second plane parallel to the first plane).
  • the redundant bit lines BLR1,... are arranged in parallel with the bit lines BL1, BL2, BL3,.
  • the first plane and the second plane are arranged in parallel, and the plurality of word lines WL1, WL2, WL3,... And the plurality of bit lines BL1, BL2, BL3,.
  • the memory cells M11, M12, M13, M21, M22 are located at three-dimensionally intersecting positions of the word lines WL1, WL2, WL3,... And the bit lines BL1, BL2, BL3,. , M23, M31, M32, M33,... (Hereinafter referred to as “memory cells M11, M12, M13,...”) Are arranged, and in the redundant memory cell array 610, word lines WL1, WL2, Redundant memory cells MB1, MB2, MB3,... Are arranged at the positions where WL3,... And the redundant bit lines BLR1,. That is, the plurality of word lines WL1, WL2, WL3,... Are arranged in common to the main memory cell array 600 and the redundant memory cell array 610.
  • Memory cells M11, M12, M13,... Are current control elements D11, D12, D13, D21, D22, D23, D31, D32, D33, (hereinafter referred to as “current control elements D11, D12, D13,. ..)), And resistance change elements R11, R12, R13, R21, R22, R23, R31, R32, R33,... Connected in series with the current control elements D11, D12, D13,. (Hereinafter referred to as “resistance change elements R11, R12, R13,...”).
  • the redundancy memory cells MB1, MB2, MB3,... Have resistance changes connected in series with the current control elements DB1, DB2, DB3,... And the current control elements DB1, DB2, DB3,. It comprises elements RB1, RB2, RB3,.
  • one terminal of the resistance change elements R11, R21, R31,... In the main memory cell array 600 is connected to the current control elements D11, D21, D31,.
  • the other terminal is connected to the bit line BL1, and one terminal of the resistance change elements R12, R22, R32,... Is connected to the current control elements D12, D22, D32,.
  • the other terminal is connected to the bit line BL2, and one terminal of the resistance change elements R13, R23, R33,... Is connected to the current control elements D13, D23, D33,.
  • One terminal is connected to the bit line BL3.
  • one terminal of the resistance change elements RB1, RB2, RB3,... In the redundant memory cell array 610 is connected to the current control elements DB1, DB2, DB3, and the other terminal is the redundant bit line.
  • BLR1,... Are connected.
  • one terminal of the current control elements DB1, DB2, DB3,... Is connected to the resistance change elements RB1, RB2, RB3,...
  • the other terminal is the word lines WL1, WL2, WL3. , ... are connected.
  • a resistance change element is connected to the bit line side and a current control element is connected to the word line side.
  • a current control element is connected to the bit line side and resistance change is made to the word line side. Elements may be connected.
  • at least one redundant bit line BLR1,... Of the redundant memory cell array is required, and a plurality of redundant bit lines BLR1,... Are mounted according to the number of memory cells 100 arranged in the redundant memory cell array. It doesn't matter.
  • the word line selection circuit 203 receives the row address information output from the address signal input circuit 208, and a word selected from the plurality of word lines WL1, WL2, WL3,... According to the row address information. Whether a voltage supplied from the write circuit 205 is applied to the line, and a predetermined unselected row application voltage (a voltage of Vss to Vwl or a voltage of Vss to Vwh) is applied to the unselected word line Or a high impedance (Hi-Z) state.
  • a predetermined unselected row application voltage a voltage of Vss to Vwl or a voltage of Vss to Vwh
  • the bit line selection circuit 204 receives the column address information output from the address signal input circuit 208 and the address match determination signal from the address comparison circuit 214, and uses the column address information and the address match determination signal as the column address information. Accordingly, of the plurality of bit lines BL1, BL2, BL3,... And the redundant bit line BLR1,..., The voltage supplied from the write circuit 205 to the selected bit line or supplied from the read circuit 206. In addition, a predetermined unselected column application voltage (a voltage of Vss to Vwl, a voltage of Vss to Vwh, or a voltage of Vss to Vbl) is applied to unselected bit lines. Or a high impedance (Hi-Z) state.
  • a predetermined unselected column application voltage a voltage of Vss to Vwl, a voltage of Vss to Vwh, or a voltage of Vss to Vbl
  • word line selection circuit 203 and the bit line selection circuit 204 correspond to the memory selection circuit in the present invention.
  • the write circuit 205 receives the write signal output from the control circuit 209 and applies a write voltage to the memory cell selected by the word line selection circuit 203 and the bit line selection circuit 204, so that the memory cell The state can be rewritten.
  • variable resistance nonvolatile memory device 200 when the first low resistance write voltage Vwl1 having a high potential is applied to WL1 with respect to BL1, for example, to a normal memory cell M11 in the write mode.
  • the resistance change element R11 changes to the first low resistance state.
  • a first high resistance write voltage Vwh1 that is a high potential is applied to BL1 with respect to WL1 with respect to a normal memory cell M11, the resistance change element R11 changes to the first high resistance state.
  • the read circuit 206 applies a read voltage Vblr between the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204 in the normal read mode, and flows in the memory cell.
  • the state stored in the memory cell can be read by determining the cell current with the sense amplifier 300.
  • a cell characteristic determination voltage Vblt is applied between the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204, and flows to the memory cell. By determining the memory cell current with the sense amplifier 300, the cell characteristics of the memory cell can be determined.
  • bit line control voltage generation circuit 500 sets the potential of the selected bit line selected by the bit line selection circuit 204 according to the respective modes in the normal read mode and the cell characteristic determination mode. A voltage Vcr and a cell characteristic determination clamp voltage Vct are generated.
  • the bit line control voltage switching circuit 400 supplies the read clamp voltage Vcr output from the bit line control voltage generation circuit 500 to the sense amplifier 300 in the normal read mode, and generates the bit line control voltage in the cell characteristic determination mode.
  • the voltage supplied to the sense amplifier can be switched according to the normal read mode and the cell characteristic determination mode so that the cell characteristic determination clamp voltage Vct output from the circuit 500 is supplied to the sense amplifier 300.
  • the sense amplifier 300 uses the read clamp voltage Vcr or the cell characteristic determination clamp voltage Vct supplied from the bit line control voltage switching circuit 400 in accordance with the normal read mode and the cell characteristic determination mode, respectively.
  • Vblr or cell characteristic determination voltage Vblt is set.
  • the sense amplifier 300 determines whether the state of the resistance change element of the memory cell is the first low resistance state based on the memory cell current read through the bit line selection circuit 204. The high resistance state is read and the result is output to the outside via the data signal input / output circuit 207.
  • the memory cell current read out via the bit line selection circuit 204 is read out as to whether the memory cell is in a normal state or a defective state, and the result is a data signal input / output. It is output to the outside via the circuit 207 and also output to the defective address storage circuit 213.
  • the control circuit 209 In the write mode, the control circuit 209 outputs a signal instructing application of a write voltage to the write circuit 205 in accordance with the input data Din input from the data signal input / output circuit 207, and in the normal read mode, A signal instructing application of the read voltage is output to the read circuit 206, and in the cell characteristic determination mode, a signal instructing application of a cell determination voltage for determining the characteristics of the memory cell is output to the read circuit 206.
  • the relief mode a signal instructing application of a write voltage for setting the memory cell in the third high resistance state having a resistance value higher than that in the first low resistance state is output to the write circuit 205 to perform the relief processing. The signal is output to the memory body 201.
  • the address signal input circuit 208 receives externally input address information, outputs row address information to the word line selection circuit 203 based on this address information, and outputs column address information to the bit line selection circuit 204.
  • the address information is information indicating the address of a specific memory cell in the memory cell array 202
  • the column address information is address information indicating a specific column in the memory cell array 202
  • the row address information is specific in the memory cell array 202. This is address information indicating the line.
  • the address signal input circuit 208 outputs address information (column address information, row address information) to the defective address storage circuit 213 and the address comparison circuit 214.
  • the defective address storage circuit 213 stores column address information input from the address signal input circuit 208 as a defective address when the selected memory is determined to be defective in the cell characteristic determination mode of the read circuit 206.
  • the defective address storage circuit 213 has an address conversion table 213a as shown in FIG. 6A.
  • FIG. 6A is a diagram illustrating an example of an address conversion table provided in the defective address storage circuit 213.
  • FIG. 6A shows a case where defective memory cells are repaired in units of bit lines.
  • the address conversion table 213a stores a defective bit line having a defective memory cell and a redundant bit line having a replacement redundant memory cell in association with each other.
  • a defective memory cell may be replaced not only in units of bit lines but also in units of word lines or memory cells.
  • the memory cell When repairing a defective memory cell in units of word lines or memory cells, a defective word line or defective memory cell having a defective memory cell, and a replacement redundant word line or redundant to replace the defective word line or defective memory cell
  • the memory cell may be associated with and stored in the address conversion table 213a.
  • the address comparison circuit 214 compares the column address information input from the address signal input circuit 208 with the defective bit line address stored in the defective address storage circuit 213, and addresses match whether they match.
  • the determination signal is output to the bit line selection circuit 204.
  • the repair mode described later is shown in FIG. 6A.
  • a defective bit line for example, BL3
  • a redundant bit line for example, BLR1
  • the write power supply 210 includes a low resistance power supply 211 and a high resistance power supply 212, and outputs thereof are respectively supplied to the write circuit 205 of the memory main body 201.
  • FIG. 6B is a circuit diagram showing an example of the configuration of the readout circuit 206 in FIG.
  • the read circuit 206 includes a sense amplifier 300, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 500.
  • the sense amplifier 300 includes a comparison circuit 310, a current mirror circuit 320, and a bit line voltage control transistor N1.
  • the current mirror circuit 320 includes a PMOS transistor P1, a PMOS transistor P2, a PMOS transistor P3, and a constant current circuit 330.
  • the source terminals of the PMOS transistor P1, the PMOS transistor P2, and the PMOS transistor P3 of the current mirror circuit 320 are connected to the power supply, the gate terminals are connected to each other, the drain terminal of the PMOS transistor P1, and the constant current It is connected to one terminal of the circuit 330.
  • the other terminal of the constant current circuit 330 is connected to the ground potential.
  • the drain terminal of the PMOS transistor P2 is connected to one input terminal (for example, + terminal) of the comparison circuit 310 and the drain terminal of the bit line voltage control transistor N1.
  • the drain terminal of the PMOS transistor P3 is connected to the bit line control voltage generation circuit 500.
  • the gate terminal of the bit line voltage control transistor N1 is connected to the output terminal of the bit line control voltage switching circuit 400, and the source terminal of the bit line voltage control transistor N1 is connected to the bit line selection circuit via the terminal BLIN of the read circuit 206. 204 is connected.
  • the other terminal (eg, ⁇ terminal) of the comparison circuit 310 is connected to the terminal SAREF of the readout circuit 206, and the output terminal of the comparison circuit 310 is connected to the data signal input / output circuit via the output terminal SAOUT of the readout circuit 206. It is connected to 207 and outputs data to the outside.
  • the clamp voltage (Vcr or Vct) output from the bit line control voltage switching circuit 400 is applied to the gate terminal of the bit line voltage control transistor N1, the source terminal (terminal BLIN) of the bit line voltage control transistor N1.
  • the clamp voltage (Vcr or Vct) output from the bit line control voltage switching circuit 400 is applied to the gate terminal of the bit line voltage control transistor N1, the source terminal (terminal BLIN) of the bit line voltage control transistor N1.
  • the potential of the drain terminal (terminal SAIN) of the bit line voltage control transistor N1 is applied to the + terminal of the comparison circuit 310, and the reference voltage Vref is applied to the ⁇ terminal of the comparison circuit 310 from the terminal SAREF.
  • the comparison circuit 310 compares the reference voltage Vref applied to the ⁇ terminal and the potential of the terminal SAIN applied to the + terminal.
  • the comparison circuit 310 outputs an L potential to the output terminal if the potential of the terminal SAIN is lower than the potential of the terminal SAREF, and outputs an H potential if the potential of the terminal SAIN is higher than the potential of the terminal SAREF.
  • the state of the memory cell 10 is output to the outside via the data signal input / output circuit 207.
  • the potential at the terminal SAIN changes from the H potential to the L potential quickly. If the current flowing through the memory cell 10 is small, the potential at the terminal SAIN is changed from the H potential to the L potential. Transition slowly or remain at H potential.
  • the potential of the terminal SAIN and the terminal SAREF is compared by the comparison circuit 310 at a predetermined output sense timing, if the potential of the terminal SAIN is lower, the L potential is output to the output terminal SAOUT, and the current flowing through the memory cell 10 is small. Is determined. Similarly, if the potential of the terminal SAIN is higher, the H potential is output to the output terminal SAOUT, and it is determined that the current flowing through the memory cell 10 is large.
  • the reference voltage Vref applied from the terminal SAREF may be generated inside the variable resistance nonvolatile memory device 200 or may be applied from an external terminal. .
  • the voltage applied to the gate terminal of the bit line voltage control transistor N1 is generated by the bit line control voltage generation circuit 500.
  • the bit line control voltage generation circuit 500 includes a reference current control element RD10, an NMOS transistor N10, and a reference resistance change element RE10.
  • One terminal of the reference current control element RD10 is connected to the drain terminal of the PMOS transistor P3 of the current mirror circuit 320 and is also connected to the output terminal OUT1 of the bit line control voltage generation circuit 500 to output the read clamp voltage Vcr. Output more.
  • the other terminal of the reference current control element RD10 is connected to the drain terminal and the gate terminal of the NMOS transistor N10 and to the output terminal OUT2, and outputs the cell characteristic determination clamp voltage Vct from the output terminal.
  • the source terminal of the NMOS transistor N10 is connected to one terminal of the reference resistance change element RE10, and the other terminal of the reference resistance change element RE10 is grounded.
  • the reference current control element RD10 and the reference resistance change element RE10 are current control elements D11, D12, D13,... And resistance change elements R11, R12, R13,. Consists of the same elements.
  • the reference resistance change element RE10 can be set to a high resistance state or a low resistance state similarly to the resistance change element included in the memory cell array 202, and at least a memory cell in the low resistance state is set. In order to detect, it is desirable to set the resistance value of the reference resistance change element RE10 to an average high resistance state resistance value of the memory cell array 202.
  • the read clamp voltage Vcr output from the output terminal OUT1 of the bit line control voltage generation circuit 500 and the cell characteristic determination clamp voltage Vct output from the output terminal OUT2 are voltages applied to the reference resistance change element RE10 by Vre (resistance Are substantially the same applied voltage as the change elements R11, R12, R13,...,
  • the threshold voltage of the NMOS transistor N10 is Vtn (substantially the same threshold voltage as the NMOS transistor N1), and the threshold voltage of the reference current control element RD10 is VF (current control) Assuming that the threshold voltages are substantially the same as those of the elements D11, D12, D13,.
  • Vcr Vre + Vtn + VF (Formula 1)
  • Vct Vre + Vtn (Formula 2)
  • the NMOS transistor N10 is configured with the same transistor size as the bit line voltage control transistor N1 of the sense amplifier 300, and the PMOS transistor P3 of the sense amplifier 300 is configured with the same transistor size as the PMOS transistor P2.
  • the NMOS transistor N10 and the PMOS transistor P3 may be reduced in size while maintaining the size ratio of the control transistor N1 and the PMOS transistor P2.
  • the threshold voltage Vtn of the bit line voltage control transistor N1 is simulated based on the voltage from the output terminal OUT1 to the terminal BLIN of the read circuit 206 (that is, the bit line voltage when the memory cell is read). Higher voltage is output. Further, a voltage lower than the output terminal OUT1 by the threshold voltage VF ′ of the reference current control element RD10 (may be the same as the threshold voltage VF of the current control element of the memory cell) is output from the output terminal OUT2. Note that voltages output from the output terminal OUT1 and the output terminal OUT2 correspond to the first output and the second output in this embodiment, respectively.
  • the bit line control voltage switching circuit 400 is composed of switches SW1 and SW2. One terminal of the switch SW1 of the bit line control voltage switching circuit 400 is connected to the output terminal OUT1 of the bit line control voltage generation circuit 500, and one terminal of the switch SW2 is the output terminal OUT2 of the bit line control voltage generation circuit 500. Connected with. The other terminals of the switches SW1 and SW2 are connected to each other and connected to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 300. In the normal read mode of the sense amplifier 300, the bit line control voltage switching circuit 400 sets the read clamp voltage Vcr of the output terminal OUT1 of the bit line control voltage generation circuit 500 to a transistor by turning SW1 on and SW2 off. Output to the gate terminal of N1. In the cell characteristic determination mode, SW1 is turned off and SW2 is turned on to output the cell characteristic determination clamp voltage Vct of the output terminal OUT2 of the bit line control voltage generation circuit 500 to the gate terminal of the transistor N1.
  • the voltage applied to the bit line does not exceed a voltage lower than the voltage applied to the gate terminal of the bit line voltage control transistor N1 by the threshold voltage Vtn of the transistor N1.
  • the read voltage Vblr applied to the line and the cell characteristic determination voltage Vblt applied to the bit line in the cell characteristic determination mode can be expressed by (Expression 3) and (Expression 4), respectively.
  • FIG. 7 is a circuit diagram for explaining a current path in the main memory cell array 600.
  • FIG. 8 is an equivalent circuit diagram of FIG.
  • the reading of the resistance state of the memory cell M22 will be described as an example of the reading of the resistance state of the memory cell when all the memory cells of the main memory cell array 601 in FIG. 7 are normal memory cells.
  • a Vss potential is applied to the word line WL2 selected by the word line selection circuit 203, and the bit line BL2 selected by the bit line selection circuit 204 is given by (Equation 3) And the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are set to a high impedance state (Hi-Z) to select the memory cell M22.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state, but a voltage equal to or lower than the voltage applied between the selected bit line BL2 and the selected word line WL2. It may be set to a value.
  • the unselected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 in the unselected memory cell array 602 are connected in series in three stages. This is equivalent to the memory cell being connected in parallel to the memory cell M22. That is, the total unselected memory cell current ⁇ Inselr flowing in the unselected memory cell array 602 is a plurality of currents via at least three or more stages of unselected memory cells in the shortest current path from the selected bit line BL2 to the selected word line WL2. Current flows through the path. A plurality of non-selected memory cells are connected in parallel to each stage.
  • the first stage is a non-selected memory cell M12, M32 connected to the selected bit line BL2, and the second stage is a non-selected bit line BL1 or BL3.
  • the non-selected memory cells M11, M13, M31, M33 connected to the non-selected word line WL1 or WL3 are connected to the non-selected memory cells M21, M23 connected to the selected word line WL2 in the third stage. Yes.
  • the voltage applied to the non-selected memory cells is divided by the impedance ratio of the non-selected memory cells M12, M32, M21, and M23 arranged in the first and second stages.
  • a voltage of about 1 ⁇ 2 or less of the read voltage Vblr applied between the selected bit line BL2 and the selected word line WL2 is 1st stage Applied to the non-selected memory cells M12, M32, M21 and M23 arranged in the second stage.
  • non-selected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 are normal memory cells indicated by the characteristic (1) in FIG. 4, the non-selected memory cells M11, M12, respectively. , M13, M21, M23, M31, M32, and M33 current control elements D11, D12, D13, D21, D23, D31, D32, and D33 are turned off because a voltage equal to or lower than the threshold voltage VF is applied. Therefore, the sum ⁇ Insel of the unselected cell currents flowing in each of the unselected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 flows only an off current smaller than 1 ⁇ A.
  • the selected bit line current Iblr that flows in the selected bit line BL2 that flows when the resistance state of the memory cell M22 is read is the sum of the selected cell current Iselr and the all unselected cell current ⁇ Inselr as shown in (Equation 5).
  • the selected bit line current Iblr flowing through the selected bit line BL2 can be approximated as in (Equation 6). Therefore, the memory cell current of the selected memory cell M22 can be read via the selected bit line BL2, and it can be read whether the resistance change element R22 of the selected memory cell M22 is in the first high resistance state or the low resistance state. .
  • Iblr Iselr + ⁇ Inselr (Formula 5) Iblr ⁇ Iselr (Formula 6)
  • the non-selected current path flowing from the selected bit line BL2 to the selected word line WL2 via the three stages of non-selected memory cells is at least the following (a) to ( There are four paths d). Therefore, the total unselected memory cell current ⁇ Inselr is expressed by (Equation 7).
  • the current control element D22 of the selected memory cell M22 when the current control element D22 of the selected memory cell M22 is broken and short-circuited, the current control element D22 can be regarded as a conductive state, and all the bit line voltage Vblr is applied to the resistance change element R22. Applied. Therefore, the selected bit line current Iblr has a value equal to or larger than the memory cell current that flows in a normal memory cell, regardless of whether the resistance change element R22 of the memory cell M22 is in the low resistance state or the first high resistance state. Therefore, since the current according to the resistance state of the resistance change element R22 of the memory cell M22 cannot be read accurately, the resistance state of the memory cell M22 cannot be detected.
  • FIG. 9 is a circuit diagram for explaining a current path when one of the non-selected memory cells in the main memory cell array 601, for example, the memory cell M 23 has a short circuit defect.
  • the circuit diagram in the case where the main memory cell array 600 of FIG. 5 described above is arranged in 3 ⁇ 3 the case where the memory cell M22 is selected and the memory cell M23 has a short circuit defect is shown. An example is shown.
  • FIG. 10 is an equivalent circuit diagram of FIG.
  • the Vss potential is applied to the word line WL2 selected by the word line selection circuit 203, and the bit line BL2 selected by the bit line selection circuit 204 is applied.
  • the read voltage Vblr shown in (Equation 3) is applied, and the unselected bit lines BL1 and BL3 and the unselected word lines WL1 and WL3 are set to the high impedance state (Hi-Z) to select the memory cell M22.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state, but a voltage equal to or lower than the voltage applied between the selected bit line BL2 and the selected word line WL2. It may be set to a value.
  • the memory cell M23 in the non-selected memory cell array 602 when the non-selected memory cell M23 in the non-selected memory cell array 602 has a short circuit defect, the memory cell M23 can be regarded as being almost in a conductive state, and the non-selected current as previously described. Since the resistance value becomes low and abnormal current flows in the plurality of current paths (b) and (d) of the path, the value of the all unselected memory cell current ⁇ Inselr shown in (Equation 7) becomes a large value and is selected. The memory cell current flowing through the memory cell M22 cannot be normally read out.
  • FIG. 11 is a circuit diagram for explaining current paths in the memory cell array 202 of the present embodiment.
  • an example of selecting the memory cell M22 is shown in the circuit diagram when the main memory cell array 600 of FIG.
  • FIG. 12 is an equivalent circuit diagram of FIG.
  • the memory cell M22 in the main memory cell array 601 in FIG. 11 is determined in the cell characteristic determination mode.
  • the cell characteristic determination mode when determining whether the memory cell M22 is in a normal state or in a state where a short circuit has occurred, a Vss potential is applied to the word line WL2 selected by the word line selection circuit 203, and the bit line selection circuit 204 is selected.
  • the cell characteristic determination voltage Vblt shown in (Equation 4) is applied to the bit line BL2 selected in (4), and the unselected bit lines BL1 and BL3 and the unselected word lines WL1 and WL3 are in the high impedance state (Hi-Z).
  • the memory cell M22 is selected.
  • bit line voltage Vblt that is lower than the bit line voltage Vblr in the normal read mode by the threshold voltage VF ′ of the reference current control element RD10 (substantially the same threshold voltage as the current control element D22) is applied to the bit line BL2.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state, but the voltage is less than the voltage applied between the selected bit line BL2 and the selected word line WL2. You may set to the voltage value.
  • the selected bit line current Iblt that flows through the selected bit line is the selected memory cell current Iselt that flows through the selected memory cell M22 and the all unselected current that flows through the unselected memory cell array 602. This is the sum of the memory cell current ⁇ Inselt.
  • the cell characteristic determination voltage Vblt applied between the selected bit line BL2 and the selected word line WL2 is applied to the memory cell M22, and the selected memory cell current Iselt flows according to the cell characteristic state of the memory cell M22.
  • the cell characteristic determination voltage Vblt applied between the selected bit line BL2 and the selected word line WL2 is applied to the unselected memory cell array 602.
  • the cell characteristic determination voltage Vblt applied to the selected bit line BL2 is determined by the unselected memory cells M11, M12, M13, M21, M23, M31, The voltage is divided and applied according to the respective impedances of M32 and M33. Therefore, when the non-selected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 in the non-selected memory cell array 602 are normal memory cells, each current control element has only a voltage equal to or lower than the threshold voltage VF. Since no voltage is applied, each current control element is turned off, and almost no current flows through all the unselected memory cell currents ⁇ Inselt of the unselected memory cell array 602.
  • the selected bit line current Iblt is almost the same as the selected memory cell current Iselt, and the cell characteristic state of the selected memory cell M22 can be read.
  • the cell characteristic determination voltage Vblt applied between the selected bit line BL2 and the selected word line WL2 is lower than the threshold voltage VF of the current control element D22.
  • each current control element has a voltage equal to or lower than the threshold voltage VF. Only applied. Therefore, each current control element is turned off, and almost no current flows through all the unselected memory cell currents ⁇ Inselt of the unselected memory cell array 602. That is, the selected bit line current Iblt is almost the same as the selected memory cell current Iselt. Therefore, the cell characteristic state of the selected memory cell M22 can be read by detecting the selected bit line current Iblt.
  • the selected bit line current Iblt flowing in the selected bit line BL2 flowing when reading the state of the memory cell M22 is the sum of the selected cell current Iselt and the all unselected cell current ⁇ Inselt as shown in (Equation 8).
  • the value of the total unselected cell current ⁇ Inselt is small enough to be ignored. Therefore, the selected bit line current Iblt flowing through the selected bit line BL2 can be approximated as shown in (Equation 9), and the memory cell current of the selected memory cell M22 can be read out via the selected bit line BL2. It is possible to read out whether the state is normal or short-circuit failure.
  • Iblt Iselt + ⁇ Inselt (Formula 8) Iblt ⁇ Iselt (Formula 9)
  • the current control element D22 When the selected memory cell M22 is a normal memory cell, when the bit line voltage Vblt shown in (Equation 4) is applied to the memory cell M22, the current control element D22 has a voltage equal to or lower than the threshold voltage VF. Is applied, the current control element D22 is turned off. Thereby, almost no current flows through the selected bit line current Iblt regardless of the resistance state of the resistance change element R22.
  • the current control element D22 of the memory cell M22 when the current control element D22 of the memory cell M22 is short-circuited, the current control element D22 can be regarded as a conductive state, and all the bit line voltage Vblt is applied to the resistance change element R22.
  • the resistance change element R22 when the resistance change element R22 is in the low resistance state, the selected bit line current Iblt flows in accordance with the resistance value of the resistance change element R22. Therefore, the memory cell M22 is short-circuited by detecting the current with the read circuit 206. It can be determined that it has been destroyed.
  • the current control element D22 can be regarded as an off state (maximum off current flows).
  • the maximum off-current flowing through the normal current control element D22 flows through the abnormal current control element D22, it may be determined that “the memory cell M22 is destroyed”.
  • variable resistance element R22 when the variable resistance element R22 is in the first high resistance state, the selected bit line current Iblt hardly flows through the variable resistance element R22, so it can be determined whether or not the current control element D22 is destroyed. Have difficulty.
  • variable resistance nonvolatile memory device 200 in the cell characteristic determination mode, at least when the variable resistance element R22 of the selected memory cell M22 is in the low resistance state. Can determine whether the state of the current control element D22 of the selected memory cell M22 is a normal state or a short breakdown state, and can specify the address of a defective memory cell. Further, when the resistance change element R22 of the selected memory cell M22 is in the first high resistance state, the state (normal state or short-circuit breakdown state) of the current control element D22 of the selected memory cell M22 cannot be correctly determined. It is possible to determine whether the state of the current control element D22 of the selected memory cell M22 is normal or destroyed by performing the cell characteristic determination mode after setting the resistance change element R22 of the selected memory cell M22 to the low resistance state. it can.
  • the address of the defective memory cell can be specified by determining the selected bit line current Iblt flowing through the selected bit line BL2. For example, even if there are defective memory cells exceeding 2 bits such as M12, M11, and M23, there are only defective memory cells of 2 bits or less on the leakage current paths of (a) to (d).
  • the non-selected memory cell array current War hardly flows, and the address of the defective memory cell can be specified similarly. If all three bits on the same leakage current path are defective memory cells, most of the memory cells in the memory cell array 202 have the same defect. It is possible to find a cell.
  • FIG. 13 is a table (truth table for each mode) showing each setting state in the normal reading mode and the cell characteristic determination mode, and the state of the output terminal SAOUT of the reading circuit 206 shown in FIG. 6B.
  • “L” is the first logic output in this embodiment, and indicates that the sense amplifier 300 outputs the L potential when the resistance state of the memory cell is in the low resistance state.
  • “H” is the second logic output in the present embodiment, and indicates that the output of the sense amplifier 300 outputs the H potential when the resistance state of the memory cell is the first high resistance state. Yes.
  • the current control element of the memory cell is turned on, and the memory cell current flowing through the memory cell is determined by the resistance state of the resistance change element of the memory cell.
  • the potential of the terminal SAIN of the sense amplifier 300 of the read circuit 206 changes from the H potential to the L potential via the bit line BL and the bit line selection circuit 204.
  • the resistance change element of the memory cell is in the low resistance state, the memory cell current increases, the potential of the terminal SAIN is quickly changed to the L potential, and the resistance change element of the memory cell is in the first high resistance state. If so, the memory cell current is reduced, and the potential at the terminal SAIN is slowly changed to the L potential or is maintained at the H potential.
  • the comparison circuit 310 when the potential of the terminal SAIN and the terminal SAREF is compared by the comparison circuit 310 at a predetermined output timing, if the potential of the terminal SAIN is lower, it is determined that the L potential is output to the output terminal SAOUT and the current flowing through the memory cell is small. If the potential at the terminal SAIN is higher, the H potential is output to the output terminal SAOUT and it is determined that the current flowing through the memory cell is large. That is, if the sense amplifier 300 outputs an L potential, the state of the memory cell indicates a low resistance state, and if the output of the sense amplifier 300 outputs an H potential, the state of the memory cell indicates a first high resistance state. .
  • the current control element of the selected memory cell when the current control element of the selected memory cell is destroyed, most of the voltage applied to the memory cell is applied to the resistance change element, so that the resistance change element is in the first high resistance state. Even then, a large amount of memory cell current may flow.
  • the variable resistance element if the variable resistance element is in the low resistance state, the output of the sense amplifier 300 is L potential, and the state of the memory cell indicates the low resistance state, but if the variable resistance element is in the first high resistance state, the sense Since the output of the amplifier 300 becomes the L potential or the H potential, the resistance state of the memory cell cannot be accurately determined.
  • the resistance state of the memory cell can be determined by the output potential of the sense amplifier 300.
  • the resistance state of the memory cell cannot be determined.
  • the current control element of the memory cell is turned off, so that the memory cell current flowing through the memory cell is almost independent of the resistance state of the resistance change element of the memory cell. Not flowing.
  • this memory cell current is determined by the sense amplifier 300 of the read circuit 206 via the bit line BL and the bit line selection circuit 204, the output of the sense amplifier 300 becomes the H potential regardless of the resistance state of the resistance change element. Output.
  • the current control element of the selected memory cell when the current control element of the selected memory cell is destroyed, most of the voltage applied to the memory cell is applied to the resistance change element, so that the resistance change element is in the first high resistance state. Even then, a large amount of memory cell current may flow. That is, if the variable resistance element is in the low resistance state, the output of the sense amplifier 300 is at the L potential, and it can be determined that the current control element is destroyed. In the resistance state, the output of the sense amplifier 300 becomes the L potential or the H potential depending on the resistance value of the variable resistance element, so that the cell characteristic state of the memory cell cannot be accurately determined.
  • the state of the current control element of the memory cell is in a normal state by performing the cell characteristic determination mode after the resistance change element is set to the low resistance state in advance. It can be determined whether it is in a destructive state.
  • the resistance change element is set in a low resistance state in advance, it is possible to clearly determine that the current control element is normal when a current of a predetermined value or more does not flow through the current control element.
  • the resistance change element changes to the low resistance state.
  • the state of the current control element of the memory cell can be determined. That is, when the resistance change element is in a low resistance state and a current of a predetermined value or more flows through the current control element, it can be determined that the current control element of the memory cell has a short circuit abnormality.
  • the predetermined value may be the value of the maximum off-state current of the current control element of the memory cell.
  • the maximum off current is, for example, 10 ⁇ A.
  • the state of the current control element of the memory cell cannot be accurately determined.
  • the cell characteristic determination is performed after the resistance change element is in the low resistance state. By executing the mode, it can be determined whether the current control element of the memory cell is in a normal state or a destructive state. A memory cell determined to have a current control element in a destroyed state may not be used, or may be subjected to a predetermined repair process or the like.
  • FIG. 14 is an example of a determination flow in the cell characteristic determination mode that does not depend on the state of the resistance change element of the memory cell.
  • step S101 when the reading circuit 206 is set to the cell characteristic determination mode (step S101), SW1 of the bit line control voltage switching circuit 400 is turned off and SW2 is turned on. As a result, the output terminal OUT2 of the bit line control voltage generation circuit 500 shown in FIG. 6B is selected, and the cell characteristic determination clamp voltage Vct is applied to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 300.
  • At least one memory cell of the memory cell array 202 is selected by the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204 (step S102). Further, a read operation is performed on the selected memory cell (step S103).
  • step S104 the voltage output to the output terminal SAOUT of the sense amplifier 300 is determined (step S104), and if it is L potential, it is determined that the current control element of the memory cell is destroyed (step S105). If the potential is H, it is determined that the cell is a normal cell or a cell in which no breakdown of the current control element is detected (step S106). Then, after determining all memory cell regions (step S107), the cell characteristic determination mode is terminated.
  • FIG. 15 is an example of a determination flow in the cell characteristic determination mode after the state of the resistance change element of the memory cell is first set to the low resistance state.
  • a memory cell that is subject to cell characteristic determination is set to a low resistance state (step S200), and then the read circuit 206 is set to cell characteristic determination mode (step S201).
  • SW1 is turned off and SW2 is turned on.
  • the output terminal OUT2 of the bit line control voltage generation circuit 500 shown in FIG. 6B is selected, and the cell characteristic determination clamp voltage Vct is applied to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 300.
  • At least one memory cell of the memory cell array 202 is selected by the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204 (step S202). Further, the above-described cell characteristic determination operation (cell characteristic read operation) is performed on the selected memory cell (step S203).
  • step S204 the voltage output to the output terminal SAOUT of the sense amplifier 300 is determined (step S204), and if it is L potential, it is determined that the current control element of the memory cell is destroyed (step S205). If the potential is H, it is determined as a normal cell (step S206). Then, after determining all memory cell regions (step S207), the cell characteristic determination mode is terminated.
  • FIG. 16 shows an example of a flowchart of a method for relieving a memory cell determined as a defective memory cell in the cell characteristic determination mode.
  • the abnormal current flowing through the defective memory cell is reduced by setting the variable resistance element of the defective memory cell to a third high resistance state having a higher resistance value than that of the first low resistance state. Cut. Or, in place of the defective memory cell, other memory cells other than the defective memory cell arranged on the same bit line as the defective memory cell and / or on the same word line as the defective memory cell An abnormal current flowing through a defective memory cell is cut by setting the resistance change element of the memory cell to a second high resistance state having a resistance value higher than that of the first high resistance state.
  • these memories may be used for defective memory cells and other memory cells other than the defective memory cells arranged on the same bit line as the defective memory cell and / or on the same word line as the defective memory cell.
  • the abnormal current flowing through the defective memory cell is cut by setting the resistance change elements of the cells to the above-described high resistance state. Further, in order to substitute a normal memory cell in place of the memory cell (target memory cell) brought into the high resistance state using the redundant memory cell, the address of the memory cell brought into the high resistance state is stored.
  • the variable resistance nonvolatile memory device is set to a write mode (high resistance) (step S301), and a word line selection circuit is set.
  • the high resistance write operation is performed on at least one selected defective memory cell of the memory cell array 202 by the word line selected in 203 and the bit line selected by the bit line selection circuit 204.
  • another memory other than the defective memory cell arranged on at least one of the same bit line as the defective memory cell and the same word line as the defective memory cell A high resistance write operation is performed on the cell (step S302).
  • a memory cell that performs a high resistance write operation is referred to as a target memory cell.
  • a third high-resistance write voltage (third high-resistance pulse) is applied to the defective memory cell to bring the variable resistance element of the defective memory cell into the third high-resistance state.
  • other memory cells other than the defective memory cell arranged on the same bit line as the defective memory cell and on the same word line as the defective memory cell are provided with resistance change elements of these other memory cells.
  • a second high resistance write voltage (second high resistance pulse) for applying the second high resistance state is applied.
  • the failure detection mode is set (step S303), and whether the defective memory cell is in the third high resistance state, or whether other memory cells other than the defective memory cell are in the second high resistance state. Is determined by the sense amplifier 300 of the read circuit 206 (step S304).
  • the target memory cell is successfully increased in resistance. Judgment is made (step S305), the address of the target memory cell is stored in the defective address storage circuit 213 (step S306), and the process ends.
  • step S304 the mode setting is again set to the write mode (high resistance) (step S307). Thereafter, it is determined whether another writing condition can be set (step S308). If another writing condition can be set, another writing condition is set (step S309), and the defective memory is again set.
  • the above-described high resistance write operation is performed on the memory cells other than the cell or the defective memory cell (step S302).
  • the defective memory cell includes a fourth high-resistance write voltage (fourth high-resistance pulse) whose absolute value is larger than the voltage value of the third high-resistance write voltage.
  • Fourth high resistance write voltage having a current value larger than the current value of the third high resistance write voltage, and fourth high resistance write having a pulse width larger than the pulse width of the third high resistance write voltage A voltage may be applied.
  • step S308 If it is determined in step S308 that another write condition cannot be set, it is determined that the resistance of the target memory cell has failed to be increased (step S310), and the process ends. In this case, since the defective memory cell cannot be relieved, it is treated as a defective circuit.
  • defective memory cell detection flow and relief flow may be performed every predetermined period or every recording write when the variable resistance nonvolatile memory device 200 is powered on.
  • FIG. 17 is a circuit diagram showing an example of the write circuit 205, the write power supply 210, and their connection relationship in the present embodiment.
  • the write circuit 205 includes an HR write circuit 700 that applies a voltage and a current to the memory cell to change the resistance state of the resistance change element of the memory cell to a high resistance state, and the resistance of the resistance change element.
  • the LR write circuit 800 applies voltage and current to the memory cell in order to change the state to the low resistance state.
  • the HR write circuit 700 changes the resistance change element of the memory cell to the first high-resistance element.
  • the first high resistance write voltage Vwh1 is applied to the bit line BL selected by the bit line selection circuit 204 with reference to the word line WL selected by the word line selection circuit 203. Is a circuit for applying.
  • the HR write circuit 700 includes a PMOS 701, a PMOS 702, an NMOS 703, an NMOS 704, an inverter 705, and an inverter 706. Note that the descriptions simply “PMOS” and “NMOS” mean “PMOS transistor” and “NMOS transistor”, respectively.
  • the PMOS 701, the PMOS 702, the NMOS 703, and the NMOS 704 have their main terminals (one drain terminal and the other source terminal) connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 702 is not connected is connected to a power source (for example, the high resistance power source 212).
  • the main terminal (source terminal) that is not connected to the NMOS 703 is connected to the ground potential.
  • the HR write enable signal WEH output from the data signal input / output circuit 207 is input to the input terminal of the inverter 706 and the gate of the NMOS 703.
  • the HR write enable signal WEH input from the input terminal of the inverter 706 is an inverted signal.
  • the HR write pulse signal WPH output from the control circuit 209 is input to the input terminal of the inverter 705, and the signal input from the input terminal of the inverter 705 is input to the gates of the PMOS 701 and the NMOS 704 as inverted signals. .
  • One main terminal (drain terminal) of each of the PMOS 702 and the NMOS 703 is connected, output from the write circuit 205 through the output terminal WDH of the HR write circuit 700, and connected to the bit line selection circuit 204 and the word line selection circuit 203.
  • VH potential first high resistance write voltage Vwh1 supplied from the high resistance power supply 212 and a ground potential in accordance with the write pulse signal WPH. (Vss) is output, and when the HR write enable signal WEH is in the L state, the Hi-Z state is output from the output terminal WDH.
  • the LR write circuit 800 changes the resistance change element of the memory cell to the first low-resistance element.
  • the first low resistance write voltage Vwl1 is applied to the word line WL selected by the word line selection circuit 203 with reference to the bit line BL selected by the bit line selection circuit 204. Is a circuit for applying.
  • the LR write circuit 800 includes a PMOS 801, a PMOS 802, an NMOS 803, an NMOS 804, an inverter 805, and an inverter 806.
  • the PMOS 801, the PMOS 802, the NMOS 803, and the NMOS 804 have their main terminals (drain terminal or source terminal) connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 802 is not connected is connected to a power source (for example, the power source 211 for reducing resistance).
  • the main terminal (source terminal) not connected to the NMOS 803 is connected to the ground potential.
  • the LR write enable signal WEL output from the data signal input / output circuit 207 is input to the input terminal of the inverter 806 and the gate of the NMOS 803, and the LR write enable signal WEL input from the input terminal of the inverter 806 is an inverted signal.
  • the LR write pulse signal WPL output from the control circuit 209 is input to the input terminal of the inverter 805, and the signal input from the input terminal of the inverter 805 is input to the gates of the PMOS 801 and the NMOS 804 as inverted signals. .
  • One main terminal (drain terminal) of each of the PMOS 802 and the NMOS 803 is connected, output from the write circuit 205 through the output terminal WDL of the LR write circuit 800, and connected to the word line selection circuit 203.
  • the abnormal current flowing in the defective memory cell can be reduced by setting the defective memory cell to the third high resistance state having a resistance value at least equal to or higher than the resistance value of the first low resistance state. After that, even if repair processing is performed by replacing the bit line or word line including the defective memory cell with a redundant bit line or redundant word line, no abnormal current flows through the defective memory cell. Even when the cell array 202 is not disconnected, an abnormal current does not flow to the memory cell array 202, and stable reading can be performed on the selected memory cell.
  • the third high resistance state is higher than the first high resistance state. Indicates the resistance value.
  • the first high resistance write voltage Vwh1 is applied to a defective memory cell in which the current control element is in a short state
  • the current control element is in a short state, so that the resistance change element has almost the first high resistance write voltage. This is because Vwh1 is applied, and the variable resistance element is in the second high resistance state in which the resistance value is higher than that in the first high resistance state.
  • the third high resistance state is preferably as the resistance value is larger from the viewpoint of suppressing the current flowing through the defective memory cell.
  • FIG. 18 is a diagram showing an example of voltage-current characteristics of the voltage applied to the selected bit line and the current flowing through the selected bit line in the present embodiment.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG.
  • the horizontal axis indicates the voltage V [V] applied to the selected bit line
  • the vertical axis indicates the current I [ [mu] A]
  • a characteristic such as the characteristic (10) shown by the broken line in FIG.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG. 4 and the resistance change elements 102 of all the memory cells 100 are the first In the high resistance state, a characteristic such as the solid line characteristic (11) in FIG. 18 is exhibited.
  • one of the non-selected memory cells in the memory cell array 202 of the variable resistance nonvolatile memory device 200 of FIG. 5 causes a short circuit failure in the current control element D23, such as the memory cell M23 shown in FIG.
  • the resistance change element R23 of the defective memory cell M23 has a second low resistance state lower than the first low resistance state, for example, the resistance value in the second low resistance state is 10% of the resistance value in the first low resistance state.
  • the resistance value is about 1 / n, even if the selected memory cell M22 has normal characteristics and is in the first high resistance state, it exhibits characteristics such as the characteristics (12) indicated by white squares in FIG.
  • the resistance value of the resistance change element R23 of the defective memory cell M23 is set to When the resistance value is in the third high resistance state, characteristics such as the characteristic (13) indicated by white triangles in FIG. Similarly, for example, when the resistance value of the variable resistance element R23 of the defective memory cell M23 is set to the resistance value in the first low resistance state, a characteristic such as the characteristic (14) of x in FIG. 18 is exhibited.
  • the selected memory cell 100 has the characteristics (13) and (14) in the first high resistance state. Indicates a characteristic having a higher resistance value than the characteristic (10) in the first low resistance state. Therefore, the state of the selected memory cell can be determined regardless of the presence or absence of a memory cell in the non-selected memory cell array.
  • the third high resistance write voltage Vwh3 is set higher than the first high resistance write voltage Vwh1 so that the resistance value in the third high resistance state is 10 times or more the resistance value in the first high resistance state. Is set to a higher value, a characteristic such as the characteristic (15) indicated by the white circle in FIG. 18 is exhibited, and all the non-selected memory cells in the memory cell array 202 of the variable resistance nonvolatile memory device 200 have normal characteristics and the selected memory.
  • the cell 100 has the characteristic that the resistance value is almost equal to the characteristic (11) in the first high resistance state, and the resistance value in the third high resistance state is 10 times the resistance value in the first high resistance state. This shows that it is even better.
  • the pulse width twh1 of the HR write pulse signal WPH output from the control circuit 209 may be a pulse width twh2 having a longer pulse width. Further, as shown in the following embodiments, the current value may be increased by increasing the number of write circuits.
  • variable resistance nonvolatile memory device (Second Embodiment) Next, a variable resistance nonvolatile memory device according to a second embodiment of the present invention will be described.
  • FIG. 19 is a circuit diagram showing a configuration different from the configuration described in the first embodiment of the write circuit 255, the write power supply 210, and their connection relationship according to the present embodiment.
  • the write circuit 255 includes an HR write circuit 750 that applies a voltage and a current to the memory cell to change the resistance state of the resistance change element of the memory cell to a high resistance state, and a resistance change.
  • the LR write circuit 850 applies voltage and current to the memory cell in order to change the resistance state of the element to the low resistance state.
  • the HR write circuit 750 includes a first HR write circuit 710 and a second write circuit 720, and the output terminal WDH1 of the first write circuit 710 and the output terminal WDH2 of the second write circuit 720 are connected to each other.
  • the first write circuit 710 sets the resistance change element of the memory cell to the first As a voltage for transition to the high resistance state, the first high resistance write voltage is applied to the bit line BL selected by the bit line selection circuit 204 with the word line WL selected by the word line selection circuit 203 as a reference. Vwh1 is applied. Further, the third high resistance write voltage Vwh3 is applied by changing the power supply voltage VH output from the high resistance power supply 212 of the write power supply 210.
  • the HR write circuit 750 includes the second write circuit 720, so that the first high resistance write current Iwh1 is output from the output terminal WDH1 of the first write circuit 710, and the second write circuit 720 is output from the output terminal WDH2.
  • the detailed configuration of the HR write circuit 750 is as follows.
  • the first HR write circuit 710 includes a PMOS 711, a PMOS 712, an NMOS 713, an NMOS 714, an inverter 715, and an inverter 716.
  • the PMOS 711, the PMOS 712, the NMOS 713, and the NMOS 714 have their main terminals (drain terminal or source terminal) connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 712 is not connected is connected to a power source (for example, the high resistance power source 212).
  • the main terminal (source terminal) not connected to the NMOS 713 is connected to the ground potential.
  • the first HR write enable signal WEH1 output from the data signal input / output circuit 207 is input to the input terminal of the inverter 716 and the gate of the NMOS 713, and the first HR write enable signal WEH1 input from the input terminal of the inverter 716 is an inverted signal. Is input to the gate of the PMOS 712.
  • the HR write pulse signal WPH output from the control circuit 209 is input to the input terminal of the inverter 715, and the signal input from the input terminal of the inverter 715 is input to the gates of the PMOS 711 and the NMOS 714 as an inverted signal. .
  • One main terminal (drain terminal) of each of the PMOS 712 and the NMOS 713 is connected, output from the write circuit 255 through the output terminal WDH of the HR write circuit 750, and connected to the bit line selection circuit 204.
  • the second HR write circuit 720 includes a PMOS 721, a PMOS 722, an inverter 723, and an inverter 724.
  • the main terminals (one drain terminal and the other source terminal) of the PMOS 721 and the PMOS 722 are connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 722 is not connected is connected to a power source (for example, the high resistance power source 212).
  • the second HR write enable signal WEH2 output from the control circuit 209 is input to the gate of the input terminal of the inverter 724, and the second HR write enable signal WEH2 input from the input terminal of the inverter 724 is the inverted signal of the gate of the PMOS 722. Is input.
  • the HR write pulse signal WPH output from the control circuit 209 is input to the input terminal of the inverter 723, and the signal input from the input terminal of the inverter 723 is input to the gate of the PMOS 721 as an inverted signal.
  • One main terminal (drain terminal) of the PMOS 722 is output from the write circuit 255 through the output terminal WDH of the HR write circuit 750 and connected to the bit line selection circuit 204.
  • VH potential first high resistance write voltage Vwh1
  • IHH2 second high resistance write current Iwh2
  • the first HR write enable signal WEH1 is set to an H state, that is, an enabled state for the defective memory cell, the VHR potential is supplied by the first HR write circuit 710, and the output current of the current IHH1 flows.
  • the cell By setting the cell to the third high resistance state that exhibits a resistance value greater than that of the first low resistance state, it is possible to reduce abnormal current that has flowed through the defective memory cell.
  • the defective memory cell can be brought into the third high resistance state or a resistance value higher than that.
  • the HR write circuit 750 in the following embodiment, a normal memory cell can be brought into a second high resistance state having a higher resistance value than the first high resistance state.
  • FIG. 20 is a diagram showing an example of a repair flow for a defective memory cell in the present embodiment.
  • the third high resistance state in which the resistance change element of the defective memory cell has a higher resistance value than the first low resistance state with respect to the memory cell determined as the defective memory cell in the cell characteristic determination mode.
  • the abnormal current flowing in the defective memory cell is cut.
  • the address of the defective memory cell is stored.
  • variable resistance nonvolatile memory device 200 is set to a write mode (high resistance) (step S 401), the word line selected by the word line selection circuit 203 and the bit selected by the bit line selection circuit 204.
  • a high resistance write operation (1) is performed on at least one selected defective memory cell of the memory cell array 202 by the line (step S402).
  • the failure detection mode is set (step S403), and the sense amplifier 300 of the read circuit 206 determines whether the defective memory cell is in the third high resistance state (step S404).
  • step S405 If it is in the third high resistance state, it is determined that the target defective memory cell has succeeded in increasing the resistance (step S405), and the address of the target defective memory cell is stored in the defective address storage circuit 213 (step S406). ),finish.
  • step S404 the mode setting is again set to the write mode (high resistance) (step S407). Thereafter, it is determined whether another writing condition can be set (step S408). If another writing condition can be set, another writing condition is set (step S409), and the defective memory is again set. A high resistance write operation is performed on the cell (step S402).
  • Another writing condition is, for example, changing a writing voltage value, a writing current value, a writing pulse time, a driving capability of a writing driver, or the like.
  • step S408 if it is not possible to set another write condition, another write condition is connected to the same bit line or word line as the target defective memory cell.
  • Memory cells are sequentially selected, and a high resistance write operation is performed (step S410).
  • the other memory cell may be a defective memory cell different from the above-described defective memory cell, or may be a normal memory cell.
  • the first high resistance described above as the write voltage is applied to the memory cell performing the high resistance write operation so as to be in the second high resistance state having a higher resistance value than the first high resistance state.
  • a second high resistance write voltage (second high resistance pulse) Vwh2 higher than the control write voltage Vwh1 is applied. It is more preferable to set the second high resistance write voltage Vwh2 so that the resistance value in the second high resistance state is, for example, 10 times or more the resistance value in the first high resistance state.
  • the defect detection mode is set (step S411), and all other memory cells connected to the same bit line or word line as the target defective memory cell and different from the defective memory cell are set in the high resistance state. It is determined by the sense amplifier 300 of the read circuit 206 (step S412). If all other memory cells other than the defective memory cell connected to the same bit line or word line as the target defective memory cell are in a high resistance state, the address of the target defective memory cell Is stored in the defective address storage circuit 213 (step S406), and the process ends. If all other memory cells other than the defective memory cell connected to the same bit line or word line as the target defective memory cell are not in a high resistance state, the target defective memory cell It is determined that the resistance has failed (step S413), and the process ends. In this case, since it cannot be relieved, the memory cell array 202 is treated as a defective circuit.
  • FIG. 21 is a diagram showing an example of voltage-current characteristics of the voltage applied to the selected bit line and the current flowing through the selected bit line in the present embodiment.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG.
  • the horizontal axis indicates the voltage V [V] applied to the selected bit line
  • the vertical axis indicates the current I [ [mu] A]
  • a characteristic such as the characteristic (10) shown by the broken line in FIG.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG. 4 and the resistance change elements 102 of all the memory cells 100 are the first In the case of the high resistance state, a characteristic such as the characteristic (11) of the thick solid line in FIG. 21 is shown.
  • the selected memory cell 100 in the memory cell array 202 of the variable resistance nonvolatile memory device 200 of FIG. 5 is set to the first high resistance state, and one of the non-selected memory cells is, for example, a memory cell as shown in FIG.
  • the current control element D23 is short-circuited like M23, and the resistance change element R23 of the defective memory cell M23 has a resistance value in the second low-resistance state lower than the resistance value in the first low-resistance state.
  • FIG. The characteristic of the white triangle mark (20) is shown.
  • the selected memory cell 100 is connected to the same bit line as that of the defective memory cell M23 in the first high resistance state, and other memory cells M13, M33,.
  • the characteristic (20) when all are set to the first low resistance state indicates a characteristic that the selected memory cell 100 has a higher resistance value than the characteristic (10) of the first low resistance state. Therefore, all the other memory cells M13, M33,... Connected to the same bit line as the defective memory cell M23, which are different from the defective memory cell M23, have resistance values of the first low resistance state.
  • the state of the selected memory cell can be determined regardless of the presence or absence of a defect in the memory cell in the unselected memory cell array.
  • all other memory cells M13, M33,... Connected to the same bit line as the defective memory cell M23 and different from the defective memory cell M23 are more resistant than the first high resistance state. It is better to have a higher resistance state.
  • all the other memory cells M13, M33,... Connected to the same bit line as the defective memory cell M23 and different from the defective memory cell M23 are all in the first high resistance state resistance value.
  • the second high resistance state is 10 times higher than the resistance value, a characteristic such as the characteristic (21) of the white square in FIG. 21 is exhibited, and the resistance is higher (less current) than the characteristic (20). The characteristics are shown. Therefore, it is possible to better determine the state of the selected memory cell regardless of whether there is a defect in the memory cell in the unselected memory cell array.
  • FIG. 22A shows a configuration diagram of the variable resistance nonvolatile memory device 200 according to the first embodiment of FIG. 5 with redundant memory cell arrays 620 having the same number of memory cells 100 in each column of the main memory cells 600.
  • An example of the variable resistance nonvolatile memory device 900 is shown.
  • the redundant memory cell array 620 in FIG. 22A one memory cell 100 is arranged in each column of the main memory cell array 600, and one row of redundant memory cell arrays 620 is configured.
  • the redundant memory cell array 620 in FIG. 22A is arranged at the upper end of the main memory cell array 600, but it may be arranged in the main memory cell array 600.
  • a variable resistance nonvolatile memory device 900 includes a memory main body 201 on a substrate.
  • the memory body 201 includes a memory cell array 202.
  • the memory cell array 202 is similar to the main memory cell array 600 in which a plurality of memory cells 100 shown in FIG. 2 are arranged in a matrix in the row direction and the column direction.
  • a redundant memory cell array 620 in which a plurality of memory cells 100 shown in FIG. 2 are arranged is provided. .. And a plurality of bit lines BL 1, BL 2, BL 3,... Arranged in such a manner as to intersect with each other, and further, the word lines WL 1, WL 2 are provided. , WL3,... And at least one redundant word line WLR1,.
  • the plurality of word lines WL1, WL2, WL3,... are arranged in parallel to each other in the same plane (in the first plane) parallel to the main surface of the substrate.
  • the plurality of bit lines BL1, BL2, BL3,... are arranged in parallel to each other in the same plane parallel to the first plane (in a second plane parallel to the first plane).
  • the redundant word lines WLR1,... are arranged in parallel with the word lines WL1, WL2, WL3,.
  • the first plane and the second plane are arranged in parallel, and the plurality of word lines WL1, WL2, WL3,... And the plurality of bit lines BL1, BL2, BL3,.
  • the memory cells M11, M12, M13, M21, M22 are located at three-dimensionally intersecting positions of the word lines WL1, WL2, WL3,... And the bit lines BL1, BL2, BL3,. , M23, M31, M32, M33,... (Hereinafter referred to as “memory cells M11, M12, M13,...”) Are arranged in the redundant memory cell array 620, and bit lines BL1, BL2, Redundant memory cells MW1, MW2, MW3,... Are arranged at the positions where BL3,... And redundant word lines WLR1,.
  • Memory cells M11, M12, M13,... Are current control elements D11, D12, D13, D21, D22, D23, D31, D32, D33, (hereinafter referred to as “current control elements D11, D12, D13,. ..)), And resistance change elements R11, R12, R13, R21, R22, R23, R31, R32, R33,... Connected in series with the current control elements D11, D12, D13,. (Hereinafter referred to as “resistance change elements R11, R12, R13,...”).
  • the redundancy memory cells MW1, MW2, MW3,... Have resistance changes connected in series with the current control elements DW1, DW2, DW3,... And the current control elements DW1, DW2, DW3,. It is composed of elements RW1, RW2, RW3,.
  • one terminal of the resistance change elements R11, R21, R31,... In the main memory cell array 600 is connected to the current control elements D11, D21, D31,.
  • the other terminal is connected to the bit line BL1, and one terminal of the resistance change elements R12, R22, R32,... Is connected to the current control elements D12, D22, D32,.
  • the other terminal is connected to the bit line BL2, and one terminal of the resistance change elements R13, R23, R33,... Is connected to the current control elements D13, D23, D33,.
  • One terminal is connected to the bit line BL3.
  • one terminal of the resistance change elements RW1, RW2, RW3,... In the redundant memory cell array 620 is connected to the current control elements DW1, DW2, DW3, and the other terminal is the redundant word line. WLR1,... Are connected. Further, one terminal of the current control elements DW1, DW2, DW3,... Is connected to the resistance change elements RW1, RW2, RW3,..., And the other terminal is the bit lines BL1, BL2, BL3. , ... are connected.
  • a resistance change element is connected to the bit line side and a current control element is connected to the word line side.
  • a current control element is connected to the bit line side and resistance change is made to the word line side.
  • Elements may be connected.
  • at least one redundant word line WLR1,... Of the redundant memory cell array 620 may be provided, and a plurality of redundant word lines WLR1,.
  • the word line selection circuit 203 receives the row address information signal output from the address signal input circuit 208 and the address match determination signal from the address comparison circuit 214, and in response to the row address information and the address match determination signal, .., And redundant word lines WLR1,..., A voltage supplied from the write circuit 205 is applied to the selected word line among the word lines WL1, WL2, WL3,. In addition, a predetermined unselected row application voltage (Vss to Vwl, or Vss to Vwh) is applied to the unselected word line, or a high impedance (Hi-Z) state is set.
  • the bit line selection circuit 204 receives the column address information output from the address signal input circuit 208 and the address match determination signal from the address comparison circuit 214, and uses the column address information and the address match determination signal as the column address information.
  • a voltage supplied from the write circuit 205 or a voltage supplied from the read circuit 206 is applied to the selected bit line among the plurality of bit lines BL1, BL2, BL3,.
  • a predetermined non-selected column applied voltage (voltage of Vss to Vwl, voltage of Vss to Vwh, or voltage of Vss to Vbl) is applied to the non-selected bit line, or high impedance (Hi-Z) Can be in a state.
  • word line selection circuit 203 and the bit line selection circuit 204 correspond to the memory selection circuit in the present invention.
  • the defective address storage circuit 213 stores the row address information input from the address signal input circuit 208 as a defective address when it is determined as defective when the operation mode of the reading circuit 206 is the cell characteristic determination mode. Specifically, as in the case of storing defective addresses in bit line units, the defective address storage circuit 213 has an address conversion table (not shown), a defective word line having defective memory cells, and a replacement destination. The redundant word lines having the redundant memory cells are stored in association with each other.
  • the address comparison circuit 214 compares the row address information input from the address signal input circuit 208 with the defective address stored in the defective address storage circuit 213, and addresses match whether they match. A determination signal is output to the word line selection circuit 203. If the row address information input from the address signal input circuit 208 matches the address of the defective word line stored in the defective address storage circuit 213, it is stored in the defective address storage circuit 213 in the relief mode. According to the address conversion table, the defective word line is replaced with the replacement redundant word line, and writing and reading of the record are performed.
  • the arrangement of the redundant memory cell array 620 is not limited to the row direction as shown in FIG. 22A. As already described in the first embodiment, the arrangement in the column direction as shown in FIG. 5 is conceivable, and other arrangements are possible.
  • 22B, 22C, and 22D are diagrams showing other arrangement examples of the main memory cell array and the redundant memory cell array. 22B, 22C, and 22D, the hatched portion indicates the position of the redundant memory cell array in the memory cell array.
  • the main memory cell array 600 may be configured as a memory cell array 232 including redundant memory cell arrays 630 and 640 in both the column direction and the row direction, or one of them.
  • the main memory cell array is divided into a plurality of main memory cell arrays 650a, 650b, 650c, and 650d, and each of the divided main memory cell arrays 650 has a column direction and a row direction.
  • the memory cell array 242 may include redundant memory cell arrays 660a, 660b, 660c, 660d, 670a, 670b, 670c, and 670d.
  • the main memory cell array is divided into a plurality of main memory cell arrays 680a, 680b, 680c, and 680d, and each of the divided main memory cell arrays 680 is divided into the column direction and the row direction.
  • the memory cell array 252 may be provided with redundant memory cell arrays 690a, 690b, 700a, and 700b in both or one of them.
  • variable resistance nonvolatile memory device Next, a variable resistance nonvolatile memory device according to a fifth embodiment of the present invention will be described.
  • 23A to 23C are circuit diagrams showing the bit line control voltage generation circuit 500 of the read circuit 206 of the nonvolatile memory device according to this embodiment.
  • the bit line control voltage generation circuit 501 shown in FIG. 23A is an example in which the reference resistance change element RE10 of the bit line control voltage generation circuit 500 of FIG. 6B is changed to a fixed resistance element RR21.
  • the resistance value of the fixed resistance element RR21 is set to one of the resistance values of the reference resistance change element RE10 from the low resistance state to the high resistance state.
  • only one fixed resistance element is shown, but a plurality of fixed resistance elements may be provided and switched independently by a switch.
  • the bit line control voltage generation circuit 501 outputs to OUT1 and OUT2.
  • the read clamp voltage Vcr and the cell characteristic determination clamp voltage Vct can be easily generated. Further, by using the fixed resistance element RR21 having a small variation in resistance value, variations in the read clamp voltage Vcr and the cell characteristic determination clamp voltage Vct can be reduced, and the state of the memory cell can be detected with higher accuracy. .
  • a bit line control voltage generation circuit 502 shown in FIG. 23B changes the reference resistance change element RE10 of the bit line control voltage generation circuit 500 of FIG. 6B to a fixed resistance element RR22, and performs reference current control of the bit line control voltage generation circuit 500.
  • the resistance value of the fixed resistance element RR22 is set to one of the resistance values of the reference resistance change element RE10 from the low resistance state to the high resistance state, and the resistance value of the fixed resistance element RR12 is the threshold voltage of the reference current control element RD11.
  • a voltage corresponding to VF is set to such a resistance value that is applied to both ends of the fixed resistance element RR12.
  • a bit line control voltage generation circuit 503 shown in FIG. 23C changes the reference resistance change element RE10 and the NMOS transistor N10 of the bit line control voltage generation circuit 500 of FIG.
  • the reference current control element RD10 is a fixed resistance element RR13.
  • the resistance value of the fixed resistance element RR23 is set such that a voltage corresponding to the threshold voltage Vtn of the NMOS transistor and the voltage applied to the reference resistance change element RE10 is applied to the fixed resistance element RR23.
  • the resistance value of the fixed resistance element RR13 is set to a resistance value such that a voltage corresponding to the threshold voltage VF of the reference current control element RD11 is applied to both ends of the fixed resistance element RR13.
  • a voltage exceeding the threshold voltage of the current control element is output to the output terminal OUT1, and the current control of the memory cell is output to the output terminal OUT2.
  • Any circuit configuration that outputs a voltage equal to or lower than the threshold voltage of the element may be used.
  • the reference fixed resistance element may be a resistance change element.
  • FIG. 24 is a circuit diagram showing an example of the configuration of the readout circuit 206 in the present embodiment.
  • the same reference numerals are used for the same components as in the previous drawings, and the description thereof is omitted.
  • the read circuit 206 shown in FIG. 24 includes a sense amplifier 301, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 504.
  • the sense amplifier 301 includes a comparison circuit 310, a current mirror circuit 321 and a bit line voltage control transistor N1.
  • the current mirror circuit 321 includes a PMOS transistor P1, a PMOS transistor P2, a PMOS transistor P3, a PMOS transistor P4, and a constant current circuit 330.
  • the source terminals of the PMOS transistor P1, the PMOS transistor P2, the PMOS transistor P3, and the PMOS transistor P4 of the current mirror circuit 321 are connected to the power source, the gate terminals are connected to each other, and the PMOS transistor P1.
  • the other terminal of the constant current circuit 330 is grounded.
  • the drain terminal of the PMOS transistor P2 is connected to one input terminal (for example, + terminal) of the comparison circuit 310 and the drain terminal of the bit line voltage control transistor N1.
  • the drain terminal of the PMOS transistor P3 and the drain terminal of the PMOS transistor P4 are connected to the bit line control voltage generation circuit 504, respectively.
  • the gate terminal of the bit line voltage control transistor N1 is connected to the output terminal of the bit line control voltage switching circuit 400, and the source terminal of the bit line voltage control transistor N1 is connected to the bit line selection circuit via the terminal BLIN of the read circuit 206. 204 is connected.
  • the other terminal (eg, ⁇ terminal) of the comparison circuit 310 is connected to the terminal SAREF of the readout circuit 206, and the output terminal of the comparison circuit 310 is connected to the data signal input / output circuit via the output terminal SAOUT of the readout circuit 206. It is connected to 207 and outputs data to the outside.
  • the voltage applied to the gate terminal of the bit line voltage control transistor N1 is generated by the bit line control voltage generation circuit 504.
  • the bit line control voltage generation circuit 504 includes a read clamp voltage generation circuit 510 that generates a read clamp voltage Vcr and a cell characteristic determination clamp voltage generation circuit 520 that generates a cell characteristic determination clamp voltage Vct.
  • the read clamp voltage generation circuit 510 includes an NMOS transistor N14 and a reference memory cell RM14.
  • the reference memory cell RM14 is configured by connecting a reference resistance change element RE14 and a reference current control element RD14 in series.
  • the drain terminal and gate terminal of the NMOS transistor N14 are connected to the drain terminal of the PMOS transistor P3 of the current mirror circuit 321 and to the output terminal OUT1 of the bit line control voltage generation circuit 504, and the read clamp voltage Vcr. Is output from the output terminal OUT1.
  • the source terminal of the NMOS transistor N14 is connected to one terminal of the reference resistance change element RE14 of the reference memory cell RM14, and the other terminal of the reference resistance change element RE14 is connected to one terminal of the reference current control element RD14.
  • the other terminal of the reference current control element RD14 is grounded.
  • the cell characteristic determination clamp voltage generation circuit 520 includes an NMOS transistor N24 and a reference fixed resistance element RR24.
  • the drain terminal and gate terminal of the NMOS transistor N24 are connected to the drain terminal of the PMOS transistor P4 of the current mirror circuit 321 and to the output terminal OUT2 of the bit line control voltage generation circuit 504, and the cell characteristic determination clamp voltage Vct is set. Output from the output terminal OUT2.
  • the source terminal of the NMOS transistor N24 is connected to one terminal of the reference fixed resistance element RR24, and the other terminal of the reference fixed resistance element RR24 is grounded.
  • the reference current control element RD14 and the reference resistance change element RE14 of the reference memory cell RM14 are current control elements D11, D12, D13,... And resistance change elements R11, R12, R13 included in the memory cell array 202.
  • the reference fixed resistance element RR24 is set to a resistance value of the resistance change elements R11, R12, R13,... Included in the memory cell array 202 in a low resistance state or a high resistance state.
  • the reference fixed resistance element RR24 may be a resistance change element.
  • the reference resistance change element RE14 can be set to a high resistance state or a low resistance state in the same manner as the resistance change elements included in the memory cell array 202. In order to detect at least the memory cell in the low resistance state, it is desirable to set the resistance values of the reference resistance change element RE10 and the reference fixed resistance element RR24 to the average resistance value of the memory cell array 202 in the high resistance state. .
  • the reference memory cell RM14 can be realized with the same configuration as the memory cells M11, M12, M13,... Included in the memory cell array 202, and thus detects the state of the memory cell with higher accuracy.
  • the fixed resistance element RR24 having a small variation in resistance value, variations in the read clamp voltage Vcr and the cell characteristic determination clamp voltage Vct can be reduced, and the state of the memory cell can be detected with higher accuracy. can do.
  • variable resistance nonvolatile memory device (Seventh embodiment) Next, a variable resistance nonvolatile memory device according to a seventh embodiment of the present invention will be described.
  • FIG. 25 is a circuit diagram showing an example of the configuration of the read circuit 206 in the present embodiment, and includes at least two cell characteristic determination clamp voltage generation circuits 520 of FIG. Further, in the present embodiment, a case where two cell characteristic determination clamp voltage generation circuits are configured will be described, but three or more cell characteristic determination clamp voltage generation circuits may be configured.
  • the read circuit 206 shown in FIG. 25 includes a sense amplifier 302, a bit line voltage switching circuit 401, and a bit line control voltage generation circuit 505.
  • the sense amplifier 302 includes a comparison circuit 310, a current mirror circuit 322, and a bit line voltage control transistor N1.
  • the current mirror circuit 322 includes a PMOS transistor P1, a PMOS transistor P2, a PMOS transistor P3, a PMOS transistor P4, a PMOS transistor P5, and a constant current circuit 330.
  • the source terminals of the PMOS transistor P1, the PMOS transistor P2, the PMOS transistor P3, the PMOS transistor P4, and the PMOS transistor P5 of the current mirror circuit 322 are connected to the power supply, and the gate terminals are connected to each other.
  • the drain terminal of the PMOS transistor P1 and one terminal of the constant current circuit 330 are connected.
  • the other terminal of the constant current circuit 330 is grounded.
  • the drain terminal of the PMOS transistor P2 is connected to one input terminal (for example, + terminal) of the comparison circuit 310 and the drain terminal of the bit line voltage control transistor N1.
  • the drain terminal of the PMOS transistor P3, the drain terminal of the PMOS transistor P4, and the drain terminal of the PMOS transistor P5 are connected to the bit line control voltage generation circuit 505, respectively.
  • the gate terminal of the bit line voltage control transistor N1 is connected to the output terminal of the bit line voltage switching circuit 401, and the source terminal of the bit line voltage control transistor N1 is connected to the bit line selection circuit 204 via the terminal BLIN of the read circuit 206. Connected with.
  • the other terminal (eg, ⁇ terminal) of the comparison circuit 310 is connected to the terminal SAREF of the readout circuit 206, and the output terminal of the comparison circuit 310 is connected to the data signal input / output circuit via the output terminal SAOUT of the readout circuit 206. It is connected to 207 and outputs data to the outside.
  • load currents Ild4 and Ild5 are determined from the PMOS transistor P4 and the PMOS transistor P5, respectively.
  • the voltage applied to the gate terminal of the bit line voltage control transistor N1 is generated by the bit line control voltage generation circuit 505.
  • the bit line control voltage generation circuit 505 includes a read clamp voltage generation circuit 510 that generates a read clamp voltage Vcr, a cell characteristic determination clamp voltage generation circuit 521 that generates a first cell characteristic determination clamp voltage Vct1, and a second cell.
  • a cell characteristic determination clamp voltage generation circuit 522 that generates a characteristic determination clamp voltage Vct2 is configured.
  • the read clamp voltage generation circuit 510 includes an NMOS transistor N14 and a reference memory cell RM14.
  • the reference memory cell RM14 is configured by connecting a reference resistance change element RE14 and a reference current control element RD14 in series.
  • the drain terminal and gate terminal of the NMOS transistor N14 are connected to the drain terminal of the PMOS transistor P3 of the current mirror circuit 322 and to the output terminal OUT1 of the bit line control voltage generating circuit 505, and the read clamp voltage Vcr. Is output from the output terminal OUT1.
  • the source terminal of the NMOS transistor N14 is connected to one terminal of the reference resistance change element RE14 of the reference memory cell RM14, and the other terminal of the reference resistance change element RE14 is connected to one terminal of the reference current control element RD14.
  • the other terminal of the reference current control element RD14 is grounded.
  • the cell characteristic determination clamp voltage generation circuit 521 includes an NMOS transistor N25 and a reference fixed resistance element RR25.
  • the drain terminal and gate terminal of the NMOS transistor N25 are connected to the drain terminal of the PMOS transistor P4 of the current mirror circuit 322 and to the output terminal OUT2 of the bit line control voltage generation circuit 505, and the first cell characteristic determination clamp
  • the voltage Vct1 is output from the output terminal OUT2.
  • the source terminal of the NMOS transistor N25 is connected to one terminal of the reference fixed resistance element RR25, and the other terminal of the reference fixed resistance element RR25 is grounded.
  • the cell characteristic determination clamp voltage generation circuit 522 includes an NMOS transistor N26 and a reference fixed resistance element RR26.
  • the drain terminal and the gate terminal of the NMOS transistor N26 are connected to the drain terminal of the PMOS transistor P5 of the current mirror circuit 322 and to the output terminal OUT3 of the bit line control voltage generation circuit 505, and the second cell characteristic determination clamp The voltage Vct2 is output from the output terminal OUT3.
  • the source terminal of the NMOS transistor N26 is connected to one terminal of the reference fixed resistance element RR26, and the other terminal of the reference fixed resistance element RR26 is grounded.
  • the reference current control element RD14 and the reference resistance change element RE14 of the reference memory cell RM14 are current control elements D11, D12, D13,... And resistance change elements R11, R12, R13 included in the memory cell array 202.
  • the reference fixed resistance elements RR25 and RR26 are set to the resistance values of the resistance change elements R11, R12, R13,... Included in the memory cell array 202 in the low resistance state or the high resistance state.
  • the reference fixed resistance elements RR25 and RR26 may be resistance change elements.
  • the reference resistance change element RE14 can be set to a high resistance state or a low resistance state in the same manner as the resistance change elements included in the memory cell array 202. In order to detect at least the memory cell in the low resistance state, the resistance values of the reference resistance change element RE14 and the reference fixed resistance elements RR25 and RR26 should be set to the average resistance value of the memory cell array 202. Is desirable.
  • the determination clamp voltage Vct2 is Vre (substantially the same applied voltage as the resistance change elements R11, R12, R13,...) Applied to the reference resistance change element RE14, and the threshold voltages of the NMOS transistors N14, N25, N26 are Vtn.
  • the threshold voltage is substantially the same as the NMOS transistor N1
  • the threshold voltage of the reference current control element RD14 is VF ′′
  • the threshold voltage is substantially the same as the threshold voltage VF of the current control elements D11, D12, D13, etc
  • the reference fixed resistance element The voltage applied to RR25 and RR26 is Vre , When Vre2, respectively, (Equation 10), (Equation 11) is expressed by (Equation 12).
  • Vcr Vre + Vtn + VF ”(Formula 10)
  • Vct1 Vr1 + Vtn (Formula 11)
  • Vct2 Vr2 + Vtn (Formula 12)
  • the NMOS transistors N14, N25, and N26 are configured with the same transistor size as the bit line voltage control transistor N1 of the sense amplifier 302, and the PMOS transistors P3, P4, and P5 of the sense amplifier 302 are configured with the same transistor size as the PMOS transistor P2.
  • the NMOS transistor N14 and the PMOS transistor P3 may be reduced in size while maintaining the size ratio of the bit line voltage control transistor N1 and the PMOS transistor P2.
  • the NMOS transistor N25 and the PMOS transistor P4, and the NMOS transistor N26 and the PMOS transistor P5 may be reduced in size while maintaining the size ratio between the bit line voltage control transistor N1 and the PMOS transistor P2.
  • the threshold voltage Vtn of the bit line voltage control transistor N1 is simulated based on the voltage from the output terminal OUT1 to the terminal BLIN of the read circuit 206 (that is, the bit line voltage when the memory cell is read). Higher voltage is output. Further, a voltage lower than the output terminal OUT2 by the threshold voltage VF ′′ of the reference current control element RD14 than the output terminal OUT1, a voltage Vre applied to the reference resistance change element RE14, and a voltage Vre1 applied to the reference fixed resistance element RR25.
  • a total voltage of the differential voltage (Vre ⁇ Vre1) is output, and is applied from the output terminal OUT3 to a voltage lower than the output terminal OUT1 by the threshold voltage VF ′′ of the reference current control element RD14 and to the reference resistance change element RE14.
  • the total voltage of the difference voltage (Vre ⁇ Vre2) between the voltage Vre and the voltage Vre2 applied to the reference fixed resistance element RR26 is output.
  • the bit line voltage switching circuit 401 includes switches SW1, SW2, and SW3.
  • One terminal of the switch SW1 of the bit line voltage switching circuit 401 is connected to the output terminal OUT1 of the bit line control voltage generation circuit 505, and one terminal of the switch SW2 is connected to the output terminal OUT2 of the bit line control voltage generation circuit 505.
  • One terminal of the switch SW3 is connected to the output terminal OUT3 of the bit line control voltage generation circuit 505.
  • the other terminals of the switch SW1, the switch SW2, and the switch SW2 are connected to each other and connected to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 302.
  • the bit line voltage switching circuit 401 sets the read clamp voltage Vcr at the output terminal OUT1 of the bit line control voltage generation circuit 505 by turning SW1 on and SW2 and SW3 off. Output to the gate terminal of the transistor N1.
  • the first cell of the output terminal OUT2 of the bit line control voltage generation circuit 505 is set by turning off SW1, turning on one of SW2 and SW3, and turning off the other.
  • the characteristic determination clamp voltage Vct1 or the second cell characteristic determination clamp voltage Vct2 at the output terminal OUT3 is output to the gate terminal of the transistor N1.
  • bit line voltage switching circuit 401 applies the read clamp voltage Vcr to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 302 in the normal read mode, and the first cell characteristic determination clamp voltage in the cell characteristic determination mode. Vct1 or the second cell characteristic determination clamp voltage Vct2 is applied.
  • the voltage applied to the bit line does not exceed a voltage lower than the voltage applied to the gate terminal of the bit line voltage control transistor N1 by the threshold voltage Vtn of the transistor N1.
  • the bit line voltage Vblr applied to the line and the bit line voltage Vblt1 (SW1: on state, SW2 off state) and Vblt2 (SW1: off state, SW2 on state) applied to the bit line in the cell characteristic determination mode are: These can be expressed by (Expression 13), (Expression 14), and (Expression 15), respectively.
  • the current control element included in the memory cell array 202 is turned on, and the memory cell state is changed. Can be detected.
  • the characteristics of the current control element having various variations can be detected by switching and applying a plurality of voltages equal to or lower than the threshold voltage VF of the current control element to the bit line.
  • FIG. 26 is an example of a determination flow in the cell characteristic determination mode using the nonvolatile memory device according to the seventh embodiment. This determination flow will be described assuming that the first and second clamp voltages can be set using the circuit diagram described in FIG. 25 as an example.
  • step S500 when the cell characteristic determination mode is set (step S500), SW1 of the bit line voltage switching circuit 401 is turned off.
  • step S501 in order to set the first cell characteristic determination clamp voltage (step S501), SW2 of the bit line voltage switching circuit 401 is turned on and SW3 is turned off, so that the bit line control voltage generation circuit 505 The output terminal OUT2 is selected, and the first cell characteristic determination clamp voltage Vct1 is applied to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 302.
  • step S502 at least one memory cell of the memory cell array 202 is selected by the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204 (step S502).
  • step S503 The above-described cell characteristic determination operation (cell characteristic read operation) is performed on the memory cell (step S503). Then, the output voltage of the sense amplifier 302 is determined (step S504). If the potential is L, it is determined that the current control element of the memory cell is destroyed (step S505). If the potential is H, the cell is a normal cell. A determination is made as a cell in which no breakdown of the current control element has been detected (step S506). If all the cell characteristic determination clamp voltages have been detected (Yes in step S507), all the memory cell regions are determined (step S509), and then the cell characteristic determination mode is terminated and all the cell characteristic determinations are completed. If detection by the clamp voltage has not been performed (No in step S507), switching to the next cell characteristic determination clamp voltage (after the second cell characteristic determination clamp voltage) (step S508), read operation (step S503) and thereafter Repeat the flow.
  • the state of the memory cell can be sequentially detected with a plurality of cell characteristic determination operation voltages, so that the variation of the threshold voltage of the current control element of the memory cell is evaluated. can do.
  • the cell characteristic determination clamp voltage is evaluated starting from a low cell characteristic determination clamp voltage and then set to a higher cell characteristic determination clamp voltage. This is because, when a high cell characteristic determination clamp voltage is initially set, if the current control element of the memory cell is destroyed, the set high cell characteristic determination clamp voltage is applied to the resistance change element of the memory cell, This is because the state of the resistance change element may change when the write voltage of the resistance change element is exceeded. In particular, when the variable resistance element changes to the high resistance state, there is a case where the destruction state of the memory cell is not detected, as described in the truth table for each mode in FIG. In addition, it is more preferable that the voltage applied in the cell characteristic determination mode is applied with a polarity that changes the memory cell to a low resistance state.
  • variable resistance nonvolatile memory device (Eighth embodiment) Next, a variable resistance nonvolatile memory device according to an eighth embodiment of the present invention will be described.
  • FIG. 27 is a circuit diagram showing an example of the configuration of the read circuit 206 in this embodiment. As shown in FIG. 27, an example of the configuration using at least two voltage sources in the bit line control voltage generation circuit 506 is shown. Is shown. In the present embodiment, a case where two voltage sources are used will be described. However, three or more voltage sources may be used and the bit line control voltage switching circuit 400 may be used for switching. .
  • 27 is composed of a sense amplifier 303, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 506.
  • the bit line control voltage generation circuit 506 includes voltage sources VPP1 and VPP2.
  • the voltage source VPP1 outputs the read clamp voltage Vcr from the output terminal OUT1 of the bit line control voltage generation circuit 506, and the voltage source VPP2 outputs the cell characteristic determination clamp voltage Vct from the output terminal OUT2 of the bit line control voltage generation circuit 506. To do.
  • the voltage sources VPP1 and VPP2 may be incorporated in the nonvolatile memory device or supplied from an external power source.
  • the sense amplifier 303 includes a comparison circuit 310, a current mirror circuit 323, and a bit line voltage control transistor N1.
  • the current mirror circuit 323 includes a PMOS transistor P1, a PMOS transistor P2, and a constant current circuit 330.
  • the source terminals of the PMOS transistor P1 and the PMOS transistor P2 of the current mirror circuit 323 are connected to the power supply, the gate terminals are connected to each other, and the drain terminal of the PMOS transistor P1 and one of the constant current circuit 330 are connected to each other. Connected to the terminal.
  • the other terminal of the constant current circuit 330 is grounded.
  • the drain terminal of the PMOS transistor P2 is connected to one input terminal (for example, + terminal) of the comparison circuit 310 and the drain terminal of the bit line voltage control transistor N1.
  • the gate terminal of the bit line voltage control transistor N1 is connected to the output terminal of the bit line control voltage switching circuit 400, and the source terminal of the bit line voltage control transistor N1 is connected to the bit line selection circuit via the terminal BLIN of the read circuit 206. 204 is connected.
  • the other terminal (eg, ⁇ terminal) of the comparison circuit 310 is connected to the terminal SAREF of the readout circuit 206, and the output terminal of the comparison circuit 310 is connected to the data signal input / output circuit via the output terminal SAOUT of the readout circuit 206. It is connected to 207 and outputs data to the outside.
  • the voltage applied to the gate terminal of the bit line voltage control transistor N1 is supplied from the voltage source VPP1 or the voltage source VPP2.
  • the voltage source VPP1 generates a read clamp voltage Vcr shown in (Expression 1)
  • the voltage source VPP2 generates a cell characteristic determination clamp voltage Vct shown in (Expression 2).
  • the bit line control voltage switching circuit 400 is composed of switches SW1 and SW2. One terminal of the switch SW1 of the bit line control voltage switching circuit 400 is connected to the voltage source VPP1, and one terminal of the switch SW2 is connected to the voltage source VPP2. The other terminals of the switches SW1 and SW2 are connected to each other, and are connected to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 303. In the normal read mode of the sense amplifier 303, the bit line control voltage switching circuit 400 outputs the read clamp voltage Vcr of the voltage source VPP1 to the gate terminal of the transistor N1 by turning SW1 on and SW2 off.
  • SW1 is turned off and SW2 is turned on to output the cell characteristic determination clamp voltage Vct of the voltage source VPP2 to the gate terminal of the bit line voltage control transistor N1. That is, the bit line control voltage switching circuit 400 applies the read clamp voltage Vcr to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 303 in the normal read mode, and applies the cell characteristic determination clamp voltage Vct in the cell characteristic determination mode. Apply.
  • the voltage applied to the bit line does not exceed a voltage lower than the voltage applied to the gate terminal of the bit line voltage control transistor N1 by the threshold voltage Vtn of the transistor N1.
  • the bit line voltage Vblr applied to the line and the bit line voltage Vblt applied to the bit line in the cell characteristic determination mode can be expressed by (Equation 3) and (Equation 4), respectively. By using it, the state of the memory cell can be detected with higher accuracy.
  • FIG. 28 is a circuit diagram showing an example of the configuration of the readout circuit 206 in the present embodiment.
  • the read circuit 206 shown in FIG. 28 includes a sense amplifier 304, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 507.
  • the bit line control voltage generation circuit 507 includes a voltage source VPP and a reference current control element RD15.
  • the voltage source VPP outputs a read clamp voltage Vcr from the output terminal OUT1 of the bit line control voltage generation circuit 507.
  • the voltage source VPP is connected to one terminal of the reference current control element RD15.
  • the other terminal of the reference current control element RD15 is connected to the output terminal OUT2 of the bit line control voltage generation circuit 507, and the reference current control element RD15 outputs a cell characteristic determination clamp voltage Vct.
  • the voltage source VPP may be incorporated in a nonvolatile memory device or supplied from an external power source.
  • the sense amplifier 304 includes a comparison circuit 310, a current mirror circuit 323, an NMOS transistor (bit line voltage control transistor) N1, an NMOS transistor (bit line precharge transistor) N10, and a bit line voltage detection circuit 680. ing.
  • the current mirror circuit 323 includes a PMOS transistor P1, a PMOS transistor P2, and a constant current circuit 330. The source terminals of the PMOS transistor P1 and the PMOS transistor P2 of the current mirror circuit 323 are connected to the power supply, the gate terminals are connected to each other, and the drain terminal of the PMOS transistor P1 and one of the constant current circuit 330 are connected to each other. Connected to the terminal. The other terminal of the constant current circuit 330 is grounded.
  • the drain terminal of the PMOS transistor P2 is connected to one input terminal (for example, + terminal) of the comparison circuit 310 and the drain terminal of the bit line voltage control transistor N1.
  • the gate terminal of the bit line voltage control transistor N1 is connected to the gate terminal of the bit line precharge transistor N11 and to the output terminal BDOUT of the bit line voltage detection circuit 680.
  • the source terminal of the bit line voltage control transistor N1 is connected to the bit line selection circuit 204 via the terminal BLIN of the read circuit 206, and the source terminal of the bit line precharge transistor N10 and the bit line voltage detection circuit 680 It is connected to the input terminal BDIN.
  • the drain terminal of the bit line precharge transistor N10 is connected to the power supply voltage.
  • the other terminal (for example, ⁇ terminal) of the comparison circuit 310 is connected to the terminal SAREF of the readout circuit 206, and the output terminal of the comparison circuit 310 is input to the data signal via the output terminal SAOUT of the readout circuit 206. It is connected to the output circuit 207 and outputs data to the outside.
  • the bit line voltage detection circuit 680 is an inverter element composed of a PMOS transistor P10 and an NMOS transistor N13.
  • the source terminal of the PMOS transistor P10 is connected to the bit line control voltage switching circuit 400 via the terminal VDDBD of the bit line voltage detection circuit 680.
  • the gate terminal of the PMOS transistor P10 is grounded.
  • the drain terminal of the PMOS transistor P10 is connected to the output terminal BDOUT of the bit line voltage detection circuit 680 and to the drain terminal of the NMOS transistor N13.
  • the gate terminal of the NMOS transistor N13 is connected to the input terminal BDIN of the bit line voltage detection circuit 680, and the source terminal of the NMOS transistor N13 is grounded.
  • the bit line control voltage switching circuit 400 is composed of switches SW1 and SW2. One terminal of the switch SW1 of the bit line control voltage switching circuit 400 is connected to the output terminal OUT1 of the bit line control voltage generation circuit 507, and one terminal of the switch SW2 is the output terminal OUT2 of the bit line control voltage generation circuit 507. Connected with. The other terminals of the switches SW1 and SW2 are connected to each other and to the terminal VDDBD of the bit line voltage detection circuit 680 of the sense amplifier 304.
  • the bit line control voltage generation circuit 507 includes a voltage source VPP and a reference current control element RD15.
  • the voltage source VPP generates a read clamp voltage Vcr expressed by (Equation 1), and outputs the read clamp voltage Vcr via the output terminal OUT1 of the bit line control voltage generation circuit 507.
  • One terminal of the reference current control element RD15 is connected to the voltage source VPP, and the other terminal is connected to the output terminal OUT2 of the bit line control voltage generation circuit 507, so that the cell characteristic determination shown in (Expression 2) is performed.
  • a clamp voltage Vct is generated.
  • the cell characteristic determination clamp voltage Vct output from the output terminal OUT2 of the bit line control voltage generation circuit 507 is reduced by the threshold voltage VF ′ ′′ of the reference current control element RD15 from the read clamp voltage Vcr output from the output terminal OUT1. Become a voltage.
  • the bit line control voltage switching circuit 400 In the normal read mode of the sense amplifier 304, the bit line control voltage switching circuit 400 outputs the read clamp voltage Vcr to the terminal VDDBD of the bit line voltage detection circuit 680 by turning SW1 on and SW2 off. In the cell characteristic determination mode, the cell characteristic determination clamp voltage Vct is output to the terminal VDDBD of the bit line voltage detection circuit 680 by turning SW1 off and SW2 on.
  • the bit line voltage detection circuit 680 detects the potential of the bit line at the input terminal BDIN via the terminal BLIN of the sense amplifier 304.
  • the NMOS transistor N13 is turned off, and the voltage supplied from the terminal VDDBD is supplied to the bit line voltage control transistor N1 via the output terminal BDOUT.
  • the NMOS transistor N13 When the potential of the bit line exceeds the threshold voltage of the bit line voltage detection circuit 680, the NMOS transistor N13 is turned on, and the voltage at the output terminal BDOUT of the bit line voltage detection circuit 680 decreases, thereby controlling the bit line voltage control.
  • the transistor N1 and the bit line precharge transistor N10 are turned off. That is, when the potential of the bit line is equal to or lower than the threshold voltage of the bit line voltage detection circuit 680, the bit line can be precharged to a predetermined potential at high speed by the bit line precharge transistor N10.
  • the voltage applied to the bit line is precharged to a predetermined potential by the bit line precharge transistor N10, so that the state of the memory cell can be detected at high speed.
  • a bidirectional diode is used as the current control element provided in the memory cell.
  • the current control element is not limited to the above example, and may be a unidirectional diode.
  • a unidirectional diode is used as a current control element, in the failure detection step for detecting a defective memory cell, if the memory cell is normal, no current flows through the memory cell when a current is passed in the reverse direction.
  • a memory cell having a short circuit failure is included, a current flows through the defective memory cell. Therefore, the memory cell may be defective when a current flows in the opposite direction. With such a configuration, a defective memory cell can be detected.
  • bit line or word line having a defective memory cell can be detected in units of bit lines or word lines. Further, when a current failure detection circuit is provided for both the bit line and the word line, it is possible to detect a defective memory cell connected between the selected bit line and the word line.
  • the current control element and the resistance change element may be connected in the opposite upper and lower connection relation, or the upper and lower connection relation between the first resistance change layer and the second resistance change layer.
  • the upper and lower connection relations of the lower electrode and the upper electrode may be reversed.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state.
  • the present invention is not limited to this, and between the selected bit line BL2 and the selected word line WL2 You may set to the voltage value below the voltage applied to.
  • the materials of the upper electrode, the lower electrode, the first variable resistance layer, and the second variable resistance layer in the above embodiment are merely examples, and other materials may be used.
  • the metal oxide layer of the resistance change element has a laminated structure of tantalum oxide, the above-described effects of the present invention are manifested only when the metal oxide layer is tantalum oxide.
  • the variable resistance element may be of any other configuration or material as long as it is an element that reversibly transits at least two resistance values.
  • bidirectional current control element is described as the current control element in the above embodiment, a unidirectional diode may be used.
  • the current control element in the above embodiment may be a PN diode, a Schottky diode, or a Zener diode.
  • variable resistance nonvolatile memory device having a cross-point configuration detects an address of a defective memory cell of a memory cell using a current control element having bidirectional characteristics, and detects the defective memory. By performing cell relief, it is useful for realizing a highly reliable memory.

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Abstract

　安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供する。　抵抗変化型不揮発性記憶装置（２００）は、メモリセルアレイ（２０２）と、メモリセル選択回路（２０３、２０４）と、書き込み回路（２０５）と、読み出し回路（２０６）とを備え、読み出し回路（２０６）は、選択されたメモリセルに所定値以上の電流が流れるならば、選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、書き込み回路（２０５）は、不良メモリセルと同一のビット線上およびワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、他のメモリセルの抵抗変化素子を第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する。

Description

抵抗変化型不揮発性記憶装置およびその駆動方法
　本発明は、抵抗変化型不揮発性記憶装置およびその駆動方法に関し、特に、電圧パルスの印加により低抵抗状態と当該低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子と、ダイオード素子で代表される電流制御素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置およびその駆動方法に関するものである。
　近年、半導体微細加工技術の進歩に伴い、記憶装置（メモリ）の高密度化、大容量化が著しく進んでいる。不揮発性記憶装置の分野では、ＦＬＡＳＨメモリやＥＥＰＲＯＭの技術的進歩（例えば、微細化）が目覚しく、コストも低減されつつあるが、ＦＬＡＳＨメモリの微細化は、限界に迫りつつあると言われている。かかる状況の下で、更なるセル面積の縮小やコスト低減を実現するという観点から、新規な不揮発性記憶装置が注目されている。
　新規な不揮発性記憶装置として、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。また、トランジスタに代えて電流制御素子であるダイオードを用いた、いわゆる１Ｄ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置したクロスポイント構造の不揮発性記憶装置も一般的に知られている（例えば、特許文献１、２参照）。
　特許文献１では、双方向型の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている。また、特許文献２では、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルについて示されている。
特開２００６－２０３０９８号公報（図２） 特開２００９－１９９６９５号公報（図６）
　メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。例えば、従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、双方向型の電流制御素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いた双方向型のメモリセルアレイでは、メモリセルのどちらの方向に電圧を印加しても電流が流れるため、リーク電流異常が起こっている不良メモリセルを検出できない（特許文献２参照）。さらに、双方向型の電流制御素子では不良ビット線をフローティング状態にしてもリーク電流が流れるため、リーク電流異常を防ぐことはできず、安定した動作を行うことができないという課題を有している。
　上記課題を解決するために、本発明は、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供することを目的とする。
　本発明の一形態に係る抵抗変化型不揮発性記憶装置は、印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、または、前記閾値電圧以下の第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、前記書き込み回路は、前記電圧パルスとして第１の低抵抗化パルス、または、第１の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にし、前記読み出し回路は、前記選択されたメモリセルに前記第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、前記読み出し回路は、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、前記書き込み回路は、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように第２の高抵抗化パルスを印加する。
　本発明によれば、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供することができる。
図１は、本発明の実施の形態に係るメモリセルの基本構造を示す模式図である。 図２は、本発明の実施の形態に係るメモリセルの等価回路図である。 図３Ａは、メモリセルの電圧電流特性を示す図である。 図３Ｂは、抵抗変化素子の抵抗電圧特性を示す図である。 図４は、正常なメモリセルと不良なメモリセルの電圧電流特性を示す図である。 図５は、抵抗変化型不揮発性記憶装置の構成図である。 図６Ａは、アドレス変換表の一例を示す図である。 図６Ｂは、読み出し回路の構成の一例を示す回路図である。 図７は、読み出しモード時の電流パスを説明するための回路図である。 図８は、図７の回路図の等価回路図である。 図９は、読み出しモード時の電流パスを説明するための回路図である。 図１０は、図９の回路図の等価回路図である。 図１１は、セル特性判定モード時の電流パスを説明するための回路図である。 図１２は、図１１の回路図の等価回路図である。 図１３は、モード別真理値表である。 図１４は、セル特性判定モード時の判定フローの一例である。 図１５は、セル特性判定モード時の判定フローの一例である。 図１６は、救済モード時の判定フローの一例である。 図１７は、書き込み回路の構成の一例を示す回路図である。 図１８は、選択ビット線に印加される電圧と流れる電流の電圧電流特性の一例を示す図である。 図１９は、書き込み回路の構成の一例を示す回路図である。 図２０は、救済モード時の判定フローの一例である。 図２１は、選択ビット線に印加される電圧と流れる電流の電圧電流特性の一例を示す図である。 図２２Ａは、抵抗変化型不揮発性記憶装置の構成図である。 図２２Ｂは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。 図２２Ｃは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。 図２２Ｄは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。 図２３Ａは、ビット線制御電圧発生回路の構成の一例を示す回路図である。 図２３Ｂは、ビット線制御電圧発生回路の構成の一例を示す回路図である。 図２３Ｃは、ビット線制御電圧発生回路の構成の一例を示す回路図である。 図２４は、読み出し回路の構成の一例を示す回路図である。 図２５は、読み出し回路の構成の一例を示す回路図である。 図２６は、セル特性判定モード時の検査フローの一例である。 図２７は、読み出し回路の構成の一例を示す回路図である。 図２８は、読み出し回路の構成の一例を示す回路図である。 図２９は、従来の不揮発性メモリセルの構成図である。 図３０は、従来の不揮発性メモリセルアレイの構成図である。 図３１は、従来の単方向ダイオードを用いたメモリセルのモデルである。
　（本発明の基礎となった知見）
　以下、本発明の詳細を説明する前に、本発明の基礎となった知見について説明する。
　抵抗変化素子を用いた不揮発性記憶装置として、上記したように、１Ｔ１Ｒ型と呼ばれるメモリセルや１Ｄ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置したクロスポイント構造の不揮発性記憶装置が一般的に知られている。
　図２９は、従来の不揮発性メモリセルの構成図であり、双方向型の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている（特許文献１参照）。図２９では、可変抵抗体１２３０を上部電極１２４０および下部電極１２５０の間に挟持した可変抵抗素子１２６０と、非線形素子１２７０とを直列に接続したメモリセル１２８０が、ビット線１２１０とワード線１２２０の交差している箇所に配置されたクロスポイント構造のメモリセルアレイを示している。ここで、可変抵抗素子１２６０は、印加される電圧の極性によって、抵抗値が低抵抗状態と高抵抗状態を可逆的に遷移する双方向型の抵抗変化特性を持った可変抵抗素子である。また、非線形素子１２７０は、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、例えばバリスタにより構成されている。クロスポイント構造のメモリセルアレイは、配線ピッチでメモリセルを配置することができ、また三次元的にメモリセルアレイを積層することが可能であるため、大容量化することができる。
　また、図３０は、従来の不揮発性メモリセルアレイの構成図であり、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルにおける非線形素子の不良検知方法について示されている（特許文献２参照）。図３０では、単方向の可変抵抗素子と、アノードとカソードを有する単方向のダイオード素子とを直列に接続したメモリセルが、ビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線ＷＬ、ＷＬ２、ＷＬ３とで交差している箇所に配置されている。正常なダイオード素子であれば、全てのビット線にＶｄｄ電位、全てのワード線にＶｓｓ電位を印加することによって、逆方向バイアスされた状態では電流が流れないが、不良のダイオード素子があれば、逆方向バイアスされた状態でもＤＣ電流が流れるため、不良のダイオード素子があるビット線の電位がＶｄｄ電位から電位降下する。特許文献２では、この不良のダイオード素子が属するビット線を不良ビット線であると検知することが開示されている。
　図３１は、従来の単方向ダイオードを用いたメモリセルのモデルである（特許文献２参照）。図３１に示すように、不良検知回路２０５３は、ビット線電源回路２０５４と、ラッチ回路２５３１と、スイッチ回路２０５５とを備え、ビット線選択回路２０２４に接続されたビット線に接続されており、スタンバイユニット２０５２において不良のダイオード素子が接続された不良ビット線の検知を行い、救済方法について開示されている。
　ここで、メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが１つであってもその不良メモリセルを含むビット線、またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。そのため、物理解析やＦＩＢ解析等で不良の原因を解析することが極めて困難であるという課題を有している。
　また、特許文献２で示される構成では、アノードとカソードを有する単方向ダイオード素子を用いた単方向メモリセルアレイにおける不良ビット線の検出方法について記載されている。つまり、順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れないことを利用して、リーク電流異常を起こしている不良ビット線の検出を行う方法について記載されている。全てのビット線をＶｄｄ電位、全てのワード線をＶｓｓ電位にして、ダイオード素子を逆バイアス状態にすることで、全てのメモリセルが正常であれば電流は流れないが、リーク電流異常を起こしている不良メモリセルがあると、その不良メモリセルを含むビット線からワード線に対してリーク電流が流れる。このリーク電流を判定することで、リーク電流異常を起こしている不良ビット線の検出ができる。
　しかしながら、双方向型の電流制御素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いた双方向型のメモリセルアレイでは、メモリセルのどちらの方向に電圧を印加しても電流が流れるため、特許文献２に記載の方法では、リーク電流異常が起こっている不良メモリセルを検出できないという課題を有している。また、図３１で示されるように、不良検知回路２０５３は、ビット線にのみ接続されているため、リーク電流異常を起こしている不良ビット線の検出はできるが、その不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できないという課題も有している。
　また、特許文献２では、検知した不良ビット線をフローティング状態にしてから、冗長ビット線と置き換えることが開示されているが、双方向型の電流制御素子では不良ビット線をフローティング状態にしてもリーク電流が流れるため、リーク電流異常を防ぐことはできず、安定した動作を行うことができない。
　そこで、本発明は、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供するものである。
　詳細には、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、または、前記閾値電圧以下の第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、前記書き込み回路は、前記電圧パルスとして第１の低抵抗化パルス、または、第１の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にし、前記読み出し回路は、前記選択されたメモリセルに前記第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、前記読み出し回路は、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、前記書き込み回路は、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように第２の高抵抗化パルスを印加する。
　この構成によれば、不良メモリセルに対し高抵抗化する等の処理をすることなく、不良メモリセルと同一のビット線またはワード線上に配置された不良メモリセル以外のメモリセルを高抵抗化することにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。また、双方向の電流制御素子を用いたクロスポイントアレイ構造のメモリセルにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、ショート不良を有する電流制御素子を備えたメモリセルを特定し、救済することができる。
　また、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する。
　この構成によれば、不良メモリセル自体を高抵抗化することにより救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記読み出し回路は、前記選択されたメモリセルに前記第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
　この構成によれば、閾値電圧より低い第２電圧を印加するので、ショート不良を有していないメモリセルには所定値以上の電流は流れず、ショート不良を有しているメモリセルのみ所定値以上の電流が流れる。したがって、この電流を検知することにより、不良のメモリセルを容易に判定することができる。
　また、前記書き込み回路により前記不良メモリセルに対して前記第３の高抵抗化パルスを印加した後、前記読み出し回路は、再度、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になっていないと判定することが好ましい。
　また、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで前記第３の高抵抗化パルスを繰り返し印加することが好ましい。
　また、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで、前記第３の高抵抗化パルス条件と異なる第４の高抵抗化パルスを、２回目以降繰り返し印加することが好ましい。
　この構成によれば、第３の高抵抗化パルス印加後に第３の高抵抗状態になっているかを判定し、再度第３の高抵抗化パルスを印加するので、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記第４の高抵抗化パルスの電圧値は、前記第３の高抵抗化パルスの電圧値よりも絶対値が大きい電圧であることが好ましい。
　また、前記第４の高抵抗化パルスの電流値は、前記第３の高抵抗化パルスの電流値よりも大きいことが好ましい。
　また、前記第４の高抵抗化パルスのパルス幅は、前記第３の高抵抗化パルスのパルス幅よりも大きいことが好ましい。
　この構成によれば、第４の高抵抗化パルスの電圧値、電流値、パルス幅の条件を変更することにより、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子の抵抗値が前記第３の高抵抗状態の抵抗値よりも低いときに、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルの抵抗変化素子に、前記第１の高抵抗状態よりも抵抗値の高い前記第２の高抵抗状態にするように前記第２の高抵抗化パルスを印加することが好ましい。
　この構成によれば、不良メモリセルが配置されているビット線およびワード線の少なくともいずれかに配置されている他のメモリセルを第２の高抵抗状態にするように第２の高抵抗化パルス電圧を印加するので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値以上であることが好ましい。
　また、前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上であることが好ましい。
　この構成によれば、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記不良メモリセルの抵抗変化素子の前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上であることが好ましい。
　また、前記メモリセルアレイは、主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、前記メインメモリセルアレイ中の少なくとも１つの前記メモリセルが不良メモリセルの場合に、前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備えていることが好ましい。
　また、前記抵抗変化型不揮発性記憶装置は、前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて記憶する不良アドレス記憶回路を備えることが好ましい。
　また、前記不良アドレス記憶回路は、前記不良メモリセルを有するビット線およびワード線の少なくともいずれかのアドレスと、前記不良メモリセルと置換する前記冗長メモリセルを有する、前記ビット線に対応するビット線および前記ワード線に対応するワード線の少なくともいずれかのアドレスと、を対応付けて記憶することが好ましい。
　この構成によれば、不良メモリセルを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記抵抗変化型不揮発性記憶装置は、前記書き込み回路に低抵抗化電圧を供給する低抵抗電源と、前記書き込み回路に高抵抗化書き込み電圧を供給する高抵抗電源とを有する書き込み用電源を備えることが好ましい。
　この構成によれば、低抵抗電源と高抵抗電源を備えた書き込み回路により、第１の高抵抗化パルスおよび第１の低抵抗化パルスを発生する書き込み回路を用いて、第２の高抵抗化パルスおよび第３の高抵抗化パルスを容易に発生することができる。これにより、既存の抵抗変化型不揮発性記憶装置の構成で、不良メモリセルの救済をすることができる。
　また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置の駆動方法は、印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、書き込み回路により、前記複数のメモリセルのうち選択されたメモリセルに第１の低抵抗化パルス、または、第１の高抵抗化パルスを印加することで、前記選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にする書き込みステップと、読み出し回路により、前記選択されたメモリセルに前記閾値電圧より高い第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出す読み出しステップと、前記選択されたメモリセルの抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有している不良メモリセルであると判定する不良検知ステップと、前記書き込み回路により、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する、他のメモリセル高抵抗化ステップとを含む。
　この構成によれば、双方向の電流制御素子を用いたクロスポイントアレイ構造のメモリセルにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、ショート不良を有する電流制御素子を備えたメモリセルを特定し、救済することができる。不良メモリセルが配置されているビット線およびワード線の少なくともいずれかに配置されている他のメモリセルを第２の高抵抗状態にするように第２の高抵抗化パルス電圧を印加するので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記不良検知ステップの後に、前記書き込み回路により、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する、不良メモリセル高抵抗化ステップとを含む。
　この構成によれば、不良メモリセル自体を高抵抗化することにより救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記不良検知ステップにおいて、前記読み出し回路は、前記選択されたメモリセルに前記閾値電圧より低い第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
　この構成によれば、閾値電圧より低い第２電圧を印加するので、ショート不良を有していないメモリセルには所定値以上の電流は流れず、ショート不良を有しているメモリセルのみ所定値以上の電流が流れる。したがって、この電流を検知することにより、不良のメモリセルを容易に判定することができる。
　また、前記不良メモリセルに対して、前記不良メモリセル高抵抗化ステップを実施した後に、再度、前記不良検知ステップを行い、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていないと判定する不良メモリセル高抵抗化チェックステップをさらに含むことが好ましい。
　また、前記不良メモリセル高抵抗化チェックステップで、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、再度、不良メモリセル高抵抗化ステップを行い、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで繰り返すことをさらに含むことが好ましい。
　また、前記不良メモリセル高抵抗化ステップを行う際に、２回目以降の不良メモリセル高抵抗化チェックステップの書き込み条件を変更することが好ましい。
　この構成によれば、第３の高抵抗化パルス印加後に第３の高抵抗状態になっているかを判定し、再度第３の高抵抗化パルスを印加するので、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記メモリセルアレイは、主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、前記メインメモリセルアレイ中の少なくとも１つ以上の前記メモリセルが不良メモリセルの場合に、前記メインメモリセルアレイ中の前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備え、前記抵抗変化型不揮発性記憶装置は、前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて不良アドレス記憶回路に記憶し、メモリ動作時において、前記不良メモリセルにアクセスしたときに、前記不良アドレス記憶回路を参照して前記冗長メモリセルにアクセスすることが好ましい。
　また、不良メモリセル高抵抗化チェックステップにおいて前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていると判定された場合に、前記不良メモリセルのアドレス情報を前記不良アドレス記憶回路に記憶する救済ステップをさらに含むことが好ましい。
　この構成によれば、不良メモリセルを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　以下に、本発明の抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
　（第１の実施の形態）
　［メモリセル］
　図１は、本発明の第１の実施の形態におけるメモリセルの構成図の一例である。図１に示すメモリセル１０は、直列に接続された電流制御素子２０と抵抗変化素子３０とで構成されている。
　図１において、抵抗変化素子３０は、コンタクト４１を介して電流制御素子２０と接続され、抵抗変化素子３０と電流制御素子２０により１ビットの１Ｄ１Ｒ型のメモリセル１０が構成されている。メモリセル１０の一方の端子は、コンタクト４０を介して下部配線５０と接続され、メモリセル１０のもう一方の端子は、コンタクト４２を介して上部配線５１と接続されている。
　ここで、図１のメモリセル１０は、電流制御素子２０を下に、抵抗変化素子３０を上にした接続関係になっているが、この接続関係を逆にして、電流制御素子２０を上に、抵抗変化素子３０を下にした接続関係でも構わない。
　電流制御素子２０は、下部電極（第１の電極）２１と、上部電極（第２の電極）２３と、下部電極２１と上部電極２３との間に挟持した電流制御層２２（半導体層２２または絶縁体層２２）とを備えている。下部電極２１と半導体層２２とは物理的かつ電気的に接触してショットキー接合を形成しており、上部電極２３と半導体層２２とは物理的かつ電気的に接触してショットキー接合を形成して、双方向の整流特性を有している。半導体層２２の代わりに絶縁体層２２を用いる場合、下部電極２１、絶縁体層２２、および上部電極２３でトンネルダイオードを構成し、双方向の整流特性を有している。
　つまり、電流制御素子２０は、ダイオード等に代表されるように、電流制御素子２０の両端に印加される電圧と電流制御素子２０の両端に流れる電流が、非線形の特性を示す素子であり、印加される電圧の極性によって流れる電流の方向が変わる双方向型のダイオードである。つまり、電流制御素子２０は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下の場合は、電流制御素子２０の抵抗値が大きくなり、流れる電流の絶対値はほとんど電流が流れない程度であるが、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）を超える場合は、電流制御素子２０の抵抗値が極端に小さくなり、流れる電流の絶対値が非線形的に増加する特性を有している。つまり、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下であるときは、電流制御素子２０にはわずかなオフ電流しか流れないため、電流制御素子２０はオフ状態になる。また、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以上であるときは、電流制御素子２０には大きなオン電流が流れるため、電流制御素子２０はオン状態になる。電流制御素子２０の両端に印加される電圧によって、電流制御素子２０はオン状態とオフ状態を持つスイッチの機能を有する。電流制御素子２０が、上下対称構造の場合（つまり、２つの電極が同じ材料で、電流制御層２２が上下方向において均質な場合）、電流制御素子２０の電圧－電流特性は、正負の印加電圧に対してほぼ点対称な特性を示す。すなわち、正の印加電圧領域と負の印加電圧領域の閾値電圧の絶対値はほぼ同じ値を示す。
　本実施の形態における電流制御素子２０は、例えば、タンタル窒化物で構成される下部電極２１と、Ｓｉ３Ｎ４より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層２２と、タンタル窒化物で構成される上部電極２３とを備えたＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオードとして構成される。半導体層２２の厚みは例えば３～２０ｎｍとすることができる。シリコン窒化膜は、窒素含有率を小さくすることにより半導体特性を有するように形成することができ、ＭＳＭダイオードとして構成されるダイオードを簡単な製造プロセスにより作製することができる。例えば、窒素不足型のシリコン窒化膜（ＳｉＮｚ：０＜ｚ≦０．８５）は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　なお、本実施の形態における電流制御素子２０は、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）ダイオード、ＰＮダイオード、ショットキーダイオード、ツェナーダイオードでも構わない。ＭＩＭダイオードの場合、下部電極２１と上部電極２３との間に、半導体層に代えて絶縁体層２２を備える構成となる。また、電流制御素子２０は一方向にしか電流が流れない単方向型の電流制御素子でも構わない。抵抗変化素子３０は、下部電極（第３の電極）３１と、上部電極（第４の電極）３４と、下部電極３１と上部電極３４との間に挟持した抵抗変化層３５とを備えている。ここで、抵抗変化層３５は、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層３２と、第１の遷移金属酸化物層３２よりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層３３とが積層されて構成されている。本実施形態においては、その一例として、第１の酸素不足型のタンタル酸化物層（以下、第１のＴａ酸化物層）３２と、第２のタンタル酸化物層（以下、第２のＴａ酸化物層）３３とが積層されて構成されている。ここで、第２のＴａ酸化物層３３の酸素含有率は、第１のＴａ酸化物層３２の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物層３３の酸素不足度は、第１のＴａ酸化物層３２の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
　抵抗変化層３５を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１のハフニウム酸化物層３２の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２のハフニウム酸化物層３３の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層３３の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層３２の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層３３の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層３３の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
　なお、第１の遷移金属酸化物層３２を構成する第１の遷移金属と、第２の遷移金属酸化物層３３を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層３３は、第１の遷移金属酸化物層３２よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極３１及び上部電極３４間に印加された電圧は、第２の遷移金属酸化物層３３に、より多くの電圧が分配され、第２の遷移金属酸化物層３３中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層３３中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層３２に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層３３にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層３３に第１の遷移金属酸化物層３２より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層３３中でより酸化還元反応が発生しやすくなる。
　上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の遷移金属酸化物層３３側の電極３４に、下部電極３１を基準にして正の電圧を印加したとき、抵抗変化膜３５中の酸素イオンが第２の遷移金属酸化物層３３側に引き寄せられて第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層３３側の電極３４に、下部電極３１を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層３３中の酸素イオンが第１の遷移金属酸化物層３２側に押しやられて第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
　酸素不足度がより小さい第２の遷移金属酸化物層３３に接続されている上部電極３４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層３３を構成する遷移金属および下部電極３１を構成する材料と比べて標準電極電位がより高い材料で構成する。また、下部電極３１は、上部電極３４より標準電極電位が低い材料（例えばＴａＮ（タンタルナイトライド）等）を主成分とする電極材料で構成する。具体的には、第１の遷移金属酸化物層３２や第２の遷移金属酸化物層３３にタンタル酸化物を用いた場合、下部電極３１は、ＴａＮ、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ等で構成される群から選択され、上部電極３４は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ等で構成される群から選択されて構成されることが望ましい。このような構成とすることにより、上部電極３４と第２の遷移金属酸化物層３３の界面近傍の第２の遷移金属酸化物層３３中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　以上のように構成された不揮発性記憶素子３０を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極３１と上部電極３４との間に印加する。
　なお、図１の電流制御素子２０と、抵抗変化素子３０との上下の接続関係を逆にして接続しても構わないし、第１の遷移金属酸化物層３２と第２の遷移金属酸化物層３３との上下の接続関係を逆にし、下部電極３１と上部電極３４との上下の接続関係を逆にしても構わない。
　図２は、図１に示した本実施の形態におけるメモリセル１０の等価回路図である。図２では、メモリセル１００は、電流制御素子１０１と抵抗変化素子１０２を直列に接続した等価回路図を示しており、メモリセル１００の一方の端子Ｔ１は電流制御素子１０１に接続され、メモリセル１００のもう一方の端子Ｔ２は抵抗変化素子１０２に接続されている。また、端子Ｔ１は下部配線５０に接続され、端子Ｔ２は上部配線５１に接続されている。
　図２において、メモリセル１００の２つの端子Ｔ１とＴ２間に電圧Ｖｃｅが印加されると、印加電圧Ｖｃｅは電流制御素子１０１と抵抗変化素子１０２のそれぞれのインピーダンスによって、分圧されるため、Ｖｃｅ＝Ｖｄｉ＋Ｖｒｅとなる。ここで、Ｖｄｉは電流制御素子１０１の両端に印加される電圧で、Ｖｒｅは抵抗変化素子１０２の両端に印加される電圧である。
　ここで、電流制御素子１０１に印加される電圧Ｖｄｉの絶対値が閾値電圧（ＶＦ）を超えると、電流制御素子１０１はオン状態になり、メモリセル１００にメモリセル電流Ｉｃｅが流れる。一方、電流制御素子１０１に印加される電圧Ｖｄｉの絶対値が閾値電圧（ＶＦ）以下だと、電流制御素子１０１はオフ状態になり、メモリセル１００には微小な電流であるオフ電流Ｉｏｆｆしか流れない。つまり、メモリセル１００に印加する電圧の閾値電圧（ＶＦ）に対する高低によって、電流制御素子１０１がオン状態またはオフ状態になることで、メモリセル１００を選択状態または非選択状態に制御することができる。
　図３Ａは、本実施の形態における正常なメモリセル１０の電圧電流特性を示す図である。図１の構造を持つメモリセル１０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とし、上部配線５１よりも下部配線５０が高い電圧となる極性を負の電圧とし、上部配線５１から下部配線５０に流れる電流の向きを正の電流方向とし、下部配線５０から上部配線５１に流れる電流の向きを負の電流方向としたときに、メモリセル１０の両端に電圧を印加した場合の電圧と電流の関係の実測値を示している。
　メモリセル１０に対し、上部配線５１よりも下部配線５０が高い電位となるように、電圧を印加していく、つまり、図３Ａにおいて負極性の電圧を印加していくと、約－３．５Ｖ付近（Ａ点）から電流が流れ出し、約－４．０Ｖを超える辺りで抵抗変化素子３０は高抵抗状態から第１の低抵抗状態へと変化を開始する。さらに、－５．０Ｖ（Ｂ点）まで印加すると、印加電圧の絶対値に応じて電流の絶対値は大きくなり、徐々に抵抗値は低くなっている。つまり、メモリセル１０に印加する電圧（あるいは電流）に応じて、低抵抗状態の任意の抵抗値を設定することができる。
　一方、メモリセル１０に対し、下部配線５０よりも上部配線５１が高い電位となるように、電圧を印加していく、つまり、図３Ａにおいて正極性の電圧を印加していくと、約２．６Ｖ付近（Ｃ点）から電流が流れ出し、低抵抗状態への変化電圧と概ね対称である５．０Ｖ付近（Ｄ点）で、抵抗変化素子３０は低抵抗状態から高抵抗状態へと変化を開始し、メモリセル１０に流れる電流は減少する。さらに、６．０Ｖ付近（Ｄ’点）まで電圧を印加すると印加電圧に応じて電流が増加するが、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、より高抵抗な状態に変化していることがわかる。
　すなわち、図３Ａに示す実測データは、図１の構造を持つメモリセル１０について、上部配線５１の電圧を基準として下部配線５０の電圧が第１の低抵抗化書き込み電圧（第１の低抵抗化パルス）Ｖｗｌ１（図３ＡではＶｗｌ１は絶対値を示しており、上部配線５１の電位が、下部配線５０の電位よりもＶｗｌ１だけ低い）になったときに第１の低抵抗状態（Ｂ点）に変化をし、下部配線５０の電圧を基準として上部配線５１の電圧が高抵抗化開始電圧Ｖｗｈ０になったときに低抵抗状態から高抵抗状態に変化し始める（Ｄ点）双方向型の抵抗変化特性を示している。また、図３Ａに示す実測データは、第１の低抵抗化書き込み電圧Ｖｗｌ１と高抵抗化開始電圧Ｖｗｈ０とが、実測データの原点に対して概ね対称な電圧、電流関係にあることを示している。高抵抗化開始電圧Ｖｗｈ０よりもさらに高い第１の高抵抗化書き込み電圧（第１の高抵抗化パルス）Ｖｗｈ１を印加すると、第１の高抵抗状態（Ｄ’点）となる。ここで、Ｄ’点における抵抗値は、Ｄ点における抵抗値よりも大きい。
　また、メモリセル１０に電圧を印加しても、Ａ点からＣ点で示す電圧区間は顕著には電流が流れない電圧帯がある。これは、メモリセル１０の電流制御素子２０がオフ状態になっているために、メモリセル１０にはほとんど電流が流れない。つまり、メモリセル１０の電流制御素子２０は、印加電圧により流れる電流が非線形の特性を有する素子であるため、電流制御素子２０に印加される電圧の絶対値が電流制御素子２０の閾値電圧（ＶＦ）以下であると電流はほとんど流れず、電流制御素子２０はオフ状態と見なされ、メモリセル１０にはほとんど電流が流れない。ここで、電流制御素子２０の閾値電圧（ＶＦ）とは、電流制御素子２０がオフ状態とみなせるような電流（最大オフ電流）しか流れないときに電流制御素子２０に印加される最大電圧である。また、電流制御素子２０の最大オフ電流とは、少なくともメモリセル１０の抵抗変化素子３０が高抵抗状態のときに流れる最大電流ＩＨＲよりも小さい電流値であり、本実施の形態の一例ではＩＨＲは１０μＡであるため、電流制御素子２０の最大オフ電流は１０μＡ未満であればよい。
　また、Ａ点やＣ点は、電流制御素子２０の閾値電圧（ＶＦ）と、抵抗変化素子３０に印加される電圧の合計電圧に対応しており、アレイ状に複数のメモリセル１０が配置されたメモリセルアレイ（クロスポイントアレイ）においては、選択したメモリセル（選択メモリセル）１０にはこのＡ点からＣ点の電圧帯を超える電圧を印加し、選択されなかったメモリセル（非選択メモリセル）はこのＡ点からＣ点の間の電圧範囲に電圧が印加されるようにすることで、非選択セルへのリーク電流を抑制して、選択したメモリセル１０に電流が流れるような動作がなされる。
　メモリセル１０の抵抗状態を読み出す場合は、例えば、メモリセル１０に図３Ａに示す読み出し電圧Ｖｒｅａｄを印加し、その時に流れる電流を判定することでメモリセル１０の抵抗状態を判別することができる。つまり、図３Ａに示す特性の場合、メモリセル１０の抵抗変化素子３０が第１の低抵抗状態であると、読み出し電圧Ｖｒｅａｄとして、例えば、４．０Ｖの電圧を印加したときにはメモリセル１０には約５５μＡ程度の電流が流れる。しかし、メモリセル１０の抵抗変化素子３０が第１の高抵抗状態であると、読み出し電圧Ｖｒｅａｄ（４．０Ｖ）を印加するとメモリセル１０には約１０μＡ程度の電流が流れている。この電流値を判定することによって、メモリセル１０の状態を判別することができる。
　このようにして、メモリセル１０の電圧電流特性が図３Ａに示すような正常な特性であれば、メモリセル１０に読み出し電圧Ｖｒｅａｄを印加し、その時に流れるメモリセル電流を判定することで、メモリセル１０の抵抗状態を判別できる。しかしながら、例えば、メモリセル１０の電流制御素子２０が破壊され、ショート不良であるとメモリセル１０に過剰な電流が流れる。またオープン不良であるとほとんど電流が流れなくなりメモリセル１０の抵抗状態を判別することができなくなる。そのため、不良のメモリセル（不良メモリセル）を検出し、不良メモリセルに異常電流を流さないようにする必要がある。
　図３Ｂは、図１に示す抵抗変化素子３０の電圧抵抗特性の一部を模式化して示した物である。横軸は、抵抗変化素子３０の下部電極３１と上部電極３４間に、下部電極を基準にして印加される電圧値であり、縦軸は、抵抗変化素子３０の抵抗値である。
　低抵抗状態にある状態Ｏから抵抗変化素子３０に印加される電圧を徐々に増加していくと、抵抗変化素子３０は電圧Ｖｗｈ０（Ａ０）で高抵抗化し始める。抵抗変化素子３０に印加される電圧をさらに増加させると、抵抗変化素子３０は電圧Ｖｗｈ４で最大の抵抗値を有する高抵抗状態Ｂ１（限界高抵抗状態）となる。さらに抵抗変化素子３０に印加される電圧を増加させても、抵抗変化素子３０の抵抗値は変化しない（Ｃ１）。Ｃ１から抵抗変化素子３０に印加される電圧を徐々に減少させても抵抗値は下がらず、限界抵抗状態が維持される。
　状態Ａ０から状態Ｂ１にかけての抵抗変化素子３０の電圧・抗特性は、所定の傾き（実際は非線形）を有している。通常の高抵抗状態Ａ１（第１の高抵抗状態）にするには、対応する第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する。低抵抗状態（第１の低抵抗状態）より抵抗値が高い第３の高抵抗状態Ａ３にするには、対応する第３の高抵抗化書き込み電圧Ｖｗｈ３を印加する。第１の高抵抗状態より高い第２の高抵抗状態Ａ２にするには、対応する第２の高抵抗化書き込み電圧Ｖｗｈ２を印加する。また、Ｖｗｈ４以上の電圧を印加すると、限界高抵抗状態にすることができる。
　［不良メモリセルの特性］
　図４は、本実施の形態において、電流制御素子２０が正常な特性を持つメモリセル１０と、電流制御素子２０が不良な特性（ショート不良）を持つメモリセル１０の電圧電流特性を示す図である。図１の下部配線５０と上部配線５１によって選択されたメモリセル１０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とする。上部配線５１から下部配線５０に流れる電流の向きを正の電流方向としたときに、第１の低抵抗状態を持つ正常なメモリセル１０に印加される正の電圧と電流は、特性（１）で示されるように、メモリセル１０に印加される電圧の絶対値が約２．６Ｖ以下では、メモリセル１０にはほとんど電流が流れないが、２．６Ｖを超えると、メモリセル１０に電流が流れ、印加される電圧の増加とともに流れる電流は非線形的に増加する。
　一方、電流制御素子２０が完全に破壊され、ショート状態になった不良のメモリセル１０の場合、抵抗変化素子３０の特性が支配的になる。そのため、抵抗変化素子３０の抵抗値が例えば２０ｋΩの場合、不良の特性を持ったメモリセル１０は、図４の特性（２）で示されるように、電圧と電流の特性は線形の特性を示す。
　ここで、例えば、メモリセル１０の両端に２．６Ｖの電圧を印加した場合、図４の特性（１）で示されるような正常な特性を持つメモリセル１０の場合は、メモリセル１０には数μＡ程度しか電流は流れない。一方、特性（２）で示されるような完全にショート破壊された特性を持つメモリセル１０の場合は、同じように２．６Ｖを印加すると、Ｆ点で示されるように、メモリセル１０には約１３０μＡ程度の電流が流れる。
　つまり、下部配線５０と上部配線５１によって選択されたメモリセル１０に対し、電流制御素子２０がオフ状態になる閾値電圧ＶＦ以下の電圧が電流制御素子２０に印加されるようにメモリセルの両端に２．６Ｖの電圧を印加すると、特性（１）のような正常な特性を示す場合は、Ｅ点に示すようにほとんど電流が流れないが、特性（２）のようなショート不良の特性を示す電流制御素子２０を有するメモリセル１０の場合は、Ｆ点に示すようなより大きな電流が流れる。したがって、メモリセル１０の電流制御素子２０に閾値電圧以下の電圧が印加されるようにメモリセル１０に不良検出のための電圧Ｖｔｅｓｔ１（本実施の形態の場合は２．６Ｖ）を印加し、このときにメモリセル１０に流れる電流の違いを検出することにより、不良メモリセルであるか否かを判定することができる。
　以上、電流制御素子２０が完全に破壊されショート状態になっている特性（２）の場合について記載したが、電流制御素子２０が完全に破壊されてはいないが中間的なショート状態である場合、例えば、電流制御素子２０の閾値電圧が正常なメモリセル１０の電流制御素子２０よりも低くなっている不良の特性の場合でも同様に判定することができる。
　図４の特性（３）、特性（４）は、電流制御素子２０の閾値電圧が、それぞれ正常なメモリセル１０の電流制御素子２０の閾値電圧ＶＦよりも小さい時の電圧電流特性である。メモリセル１０の両端に２．６Ｖの電圧を印加すると、特性（３）と特性（４）の場合の電流制御素子２０は不良の特性を有しているため、Ｇ点とＨ点で示されるように、メモリセル１０にはそれぞれ約１００μＡと約２５μＡ程度の電流が流れる。一方、特性（１）のような正常な特性を示すメモリセル１０の場合は、Ｅ点に示すようにほとんど電流が流れないため、この電流の違いを検出することにより、不良メモリセルの特性を調べることができる。
　また、メモリセル１０の両端に１．８Ｖの電圧を印加した場合、特性（１）と特性（４）の特性を持ったメモリセル１０にはほとんど電流は流れないが、特性（２）と特性（３）の特性を持ったメモリセル１０には、Ｉ点とＪ点で示されるように、それぞれ約８０μＡと約２５μＡ程度の電流が流れる。つまり、メモリセル１０の電流制御素子２０の閾値電圧に合わせて、メモリセル１０に特性選別のための電圧Ｖｔｅｓｔ２（本実施の形態の場合は１．８Ｖ等）を印加することによって、メモリセル１０の電流制御素子２０の特性を選別することができる。
　次に、メモリセル１０が不良な特性（オープン不良）を持つ場合は、メモリセル１０に読み出し電圧Ｖｒｅａｄを印加しても、メモリセル１０にはほとんど電流は流れない。本実施の形態において、例えば読み出し電圧Ｖｒｅａｄとして３Ｖを印加した場合、特性（１）のようにメモリセル１０の抵抗変化素子３０の抵抗値が第１の低抵抗状態で、電流制御素子２０が正常な特性を示すメモリセル１０の場合は、Ｋ点で示されるように約５μＡ程度のメモリセル電流が流れるが、オープン不良を持つメモリセル１０の場合は１μＡ以下の電流程度（図では示していない）しか流れない。つまり、メモリセル１０の抵抗変化素子３０を第１の低抵抗状態にした後に、メモリセル１０に読み出し電圧Ｖｒｅａｄ（本実施の形態の場合は３．０Ｖ）を印加することによって、メモリセル１０のオープン不良を判定することができる。
　また、オープン不良を判定する場合には、ショート不良のメモリセル１０に対して実施すると、メモリセル１０に過剰な電流が流れ、抵抗変化素子３０の抵抗値が変化する、または、抵抗変化素子３０が破壊されるため、ショート不良のメモリセル１０の検出を行った後に、ショート不良のメモリセル１０以外のメモリセル１０に対して、オープン不良の判定を実施するほうが望ましい。
　［抵抗変化型不揮発性記憶装置］
　図５は、第１の実施の形態における抵抗変化型不揮発性記憶装置２００の構成図を示すものである。図５に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、ワード線選択回路２０３と、ビット線選択回路２０４と、データの書き込みを行うための書き込み回路２０５と、データの読み出しを行うための読み出し回路２０６と、データ信号入出力回路２０７とを備えている。
　読み出し回路２０６は、センスアンプ３００と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧を発生するビット線制御電圧発生回路５００とで構成されており、外部から入出力されるデータ信号の入出力を行うためのデータ信号入出力回路２０７に接続されている。
　また、この抵抗変化型不揮発性記憶装置２００は、抵抗変化型不揮発性記憶装置２００の外部から入力されるアドレス情報を受け取るアドレス信号入力回路２０８と、抵抗変化型不揮発性記憶装置２００の外部から入力される制御信号を受け取る制御回路２０９とを備えている。
　さらには、書き込み用電源２１０として、低抵抗化用電源２１１と高抵抗化用電源２１２を備え、低抵抗化用電源２１１の出力ＶＬと、高抵抗化用電源２１２の出力ＶＨとは、メモリ本体部２０１の書き込み回路２０５に供給される。
　また、この抵抗変化型不揮発性記憶装置２００は、読み出し回路２０６で検出した不良アドレスを記憶する不良アドレス記憶回路２１３と、アドレス比較を行うアドレス比較回路２１４とを備えている。
　また、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、動作モードとして、メモリセルにデータを書き込む書き込みモードと、メモリセルのデータを読み出す通常読み出しモードと、メモリセルの特性を判定するセル特性判定モードと、ショート不良のメモリセルを第１の低抵抗状態よりも抵抗値の高い第３の高抵抗状態にし、正常のメモリセルと置き換える救済モードとを備えている。
　メモリセルアレイ２０２は、図２で示した複数個のメモリセル１００が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ６００と、同じく図２で示した複数個のメモリセル１００が複数個配置された冗長メモリセルアレイ６１０とを備えている。冗長メモリセルアレイ６１０は、メインメモリセルアレイ６００の各行に同数個ずつメモリセル１００が配置されて構成されている。一例として、図５における冗長メモリセルアレイ６１０には、メインメモリセルアレイ６００の各行に１つずつメモリセル１００が配置され、一列の冗長メモリセルアレイ６１０が構成されている。
　また、メモリセルアレイ２０２は、互いに交差するように配列された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・を備えており、さらに、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と平行に配置された少なくとも１本以上の冗長ビット線ＢＬＲ１、・・・を備えている。
　図５に示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、基板の主面に平行な同一の平面内（第１の平面内）において互いに平行に配置されている。同様に、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、第１の平面に平行な同一の平面内（第１の平面に平行な第２の平面内）において互いに平行に配置されており、冗長ビット線ＢＬＲ１、・・・は、第２の平面内において、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と平行に配置されている。
　また、上記した第１の平面と第２の平面は平行に配置され、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は立体交差するように配置されており、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と冗長ビット線ＢＬＲ１、・・・も立体交差するように配置されている。
　メインメモリセルアレイ６００内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・とビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・との立体交差した位置には、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・」と表す）が配置されており、冗長メモリセルアレイ６１０内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と冗長ビット線ＢＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＢ１、ＭＢ２、ＭＢ３、・・・が配置されている。つまり、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、メインメモリセルアレイ６００と冗長メモリセルアレイ６１０に共通して配置されている。
　メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・は、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・（以下、「電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・」と表す）と、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・と直列接続された抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・」と表す）とで構成されている。同様に、冗長メモリセルＭＢ１、ＭＢ２、ＭＢ３、・・・は、電流制御素子ＤＢ１、ＤＢ２、ＤＢ３、・・・と、電流制御素子ＤＢ１、ＤＢ２、ＤＢ３、・・・と直列接続された抵抗変化素子ＲＢ１、ＲＢ２、ＲＢ３、・・・とで構成されている。
　つまり、図５に示すように、メインメモリセルアレイ６００内の抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の一方の端子は、電流制御素子Ｄ１１、Ｄ２１、Ｄ３１、・・・と接続しており、もう一方の端子は、ビット線ＢＬ１と接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・の一方の端子は、電流制御素子Ｄ１２、Ｄ２２、Ｄ３２、・・・と接続しており、もう一方の端子は、ビット線ＢＬ２と接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・の一方の端子は、電流制御素子Ｄ１３、Ｄ２３、Ｄ３３、・・・と接続しており、もう一方の端子は、ビット線ＢＬ３と接続されている。また、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の一方の端子は、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１と接続され、電流制御素子Ｄ２１、Ｄ２２、Ｄ２３、・・・の一方の端子は、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ２と接続され、電流制御素子Ｄ３１、Ｄ３２、Ｄ３３、・・・の一方の端子は、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ３と接続されている。
　同様に、冗長メモリセルアレイ６１０内の抵抗変化素子ＲＢ１、ＲＢ２、ＲＢ３、・・・の一方の端子は、電流制御素子ＤＢ１、ＤＢ２、ＤＢ３と接続しており、もう一方の端子は、冗長ビット線ＢＬＲ１、・・・と接続されている。また電流制御素子ＤＢ１、ＤＢ２、ＤＢ３、・・・の一方の端子は、抵抗変化素子ＲＢ１、ＲＢ２、ＲＢ３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と接続されている。
　なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイの冗長ビット線ＢＬＲ１、・・・は少なくとも１本であればよく、冗長メモリセルアレイに配置されたメモリセル１００の列数に応じて複数本搭載しても構わない。
　ワード線選択回路２０３は、アドレス信号入力回路２０８から出力された行アドレス情報を受け取り、この行アドレス情報に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・のうち、選択されたワード線に書き込み回路２０５から供給される電圧を印加するとともに、選択されていないワード線には所定の非選択行印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ－Ｚ）状態にすることができる。
　また、同様に、ビット線選択回路２０４は、アドレス信号入力回路２０８から出力された列アドレス情報と、アドレス比較回路２１４からのアドレス一致判定信号とを受け取り、この列アドレス情報とアドレス一致判定信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、および冗長ビット線ＢＬＲ１、・・・のうち、選択されたビット線に書き込み回路２０５から供給される電圧、または読み出し回路２０６から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧、またはＶｓｓ以上Ｖｂｌ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ－Ｚ）状態にすることができる。
　なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリ選択回路に相当する。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取り、ワード線選択回路２０３とビット線選択回路２０４とで選択されたメモリセルに対して、書き込み電圧を印加することで、メモリセルの状態を書き換えることができる。
　図５に示す抵抗変化型不揮発性記憶装置２００において、書き込みモード時に例えば正常なメモリセルＭ１１に対して、ＢＬ１を基準にしてＷＬ１に高い電位となる第１の低抵抗化書き込み電圧Ｖｗｌ１を印加すると、抵抗変化素子Ｒ１１が第１の低抵抗状態に変化する。また、同様に正常なメモリセルＭ１１に対して、ＷＬ１を基準にしてＢＬ１に高い電位となる第１の高抵抗化書き込み電圧Ｖｗｈ１を印加すると、抵抗変化素子Ｒ１１が第１の高抵抗状態に変化する。
　読み出し回路２０６は、通常読み出しモード時において、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、読み出し電圧Ｖｂｌｒを印加し、メモリセルに流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルに記憶されている状態を読み出すことができる。また、セル特性判定モード時においては、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、セル特性判定電圧Ｖｂｌｔを印加し、メモリセルに流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルのセル特性を判定することができる。
　ここで、ビット線制御電圧発生回路５００は、通常読み出しモード時およびセル特性判定モード時のそれぞれのモードに応じて、ビット線選択回路２０４によって選択した選択ビット線の電位を設定するため、読み出しクランプ電圧Ｖｃｒと、セル特性判定クランプ電圧Ｖｃｔを発生する。
　また、ビット線制御電圧切り替え回路４００は、通常読み出しモード時には、ビット線制御電圧発生回路５００から出力された読み出しクランプ電圧Ｖｃｒをセンスアンプ３００に供給し、セル特性判定モード時には、ビット線制御電圧発生回路５００から出力されたセル特性判定クランプ電圧Ｖｃｔをセンスアンプ３００に供給するように、通常読み出しモードとセル特性判定モードに応じて、センスアンプに供給する電圧を切り替えることができる。
　センスアンプ３００は、通常読み出しモード時およびセル特性判定モード時に応じて、ビット線制御電圧切り替え回路４００から供給された読み出しクランプ電圧Ｖｃｒまたはセル特性判定クランプ電圧Ｖｃｔによって、ビット線の電位をそれぞれ読み出し電圧Ｖｂｌｒ、またはセル特性判定電圧Ｖｂｌｔに設定する。
　さらに、センスアンプ３００は、通常読み出しモード時において、ビット線選択回路２０４を介して読み出されたメモリセル電流から、メモリセルの抵抗変化素子の状態が第１の低抵抗状態か、第１の高抵抗状態かを読み出し、その結果がデータ信号入出力回路２０７を介して外部へ出力される。また、セル特性判定モード時において、ビット線選択回路２０４を介して読み出されたメモリセル電流から、メモリセルの状態が正常な状態か、不良の状態かを読み出し、その結果がデータ信号入出力回路２０７を介して外部へ出力されるとともに、不良アドレス記憶回路２１３にも出力される。
　制御回路２０９は、書き込みモードにおいては、データ信号入出力回路２０７から入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する信号を書き込み回路２０５へ出力し、通常読み出しモードにおいては、読み出し用電圧の印加を指示する信号を読み出し回路２０６に出力し、セル特性判定モードにおいては、メモリセルの特性を判定するためのセル判定用電圧の印加を指示する信号を読み出し回路２０６に出力し、救済モードにおいては、メモリセルを第１の低抵抗状態よりも抵抗値の高い第３の高抵抗状態にする書き込み用電圧の印加を指示する信号を書き込み回路２０５へ出力し、救済処理を行う信号をメモリ本体部２０１に出力する。
　アドレス信号入力回路２０８は、外部から入力されるアドレス情報を受け取り、このアドレス情報に基づいて行アドレス情報をワード線選択回路２０３へ出力するとともに、列アドレス情報をビット線選択回路２０４へ出力する。ここで、アドレス情報とは、メモリセルアレイ２０２内の特定のメモリセルのアドレスを示す情報、列アドレス情報はメモリセルアレイ２０２内の特定の列を示すアドレス情報、行アドレス情報はメモリセルアレイ２０２内の特定の行を示すアドレス情報である。また、アドレス信号入力回路２０８は、不良アドレス記憶回路２１３やアドレス比較回路２１４にアドレス情報（列アドレス情報、行アドレス情報）を出力する。
　不良アドレス記憶回路２１３は、読み出し回路２０６のセル特性判定モード時において、選択されたメモリが不良と判定されたとき、アドレス信号入力回路２０８から入力された列アドレス情報を不良アドレスとして記憶する。具体的には、不良アドレス記憶回路２１３は、図６Ａに示すようなアドレス変換表２１３ａを有している。図６Ａは、不良アドレス記憶回路２１３が備えるアドレス変換表の一例を示す図である。図６Ａでは、ビット線単位で不良メモリセルの救済を行う場合を示している。図６Ａに示すように、アドレス変換表２１３ａは、不良メモリセルを有する不良ビット線と、置換先の冗長メモリセルを有する冗長ビット線とを対応付けて記憶する。なお、不良メモリセルは、ビット線単位で置き換えるだけでなく、ワード線単位、または、メモリセル単位で行ってもよい。ワード線単位、または、メモリセル単位で不良メモリセルの救済を行う場合、不良メモリセルを有する不良ワード線または不良メモリセルと、不良ワード線または不良メモリセルを置き換える置換先の冗長ワード線または冗長メモリセルとを対応付けてアドレス変換表２１３ａに記憶してもよい。
　アドレス比較回路２１４は、アドレス信号入力回路２０８から入力された列アドレス情報と不良アドレス記憶回路２１３で記憶している不良ビット線アドレスとを比較し、一致しているか一致していないかのアドレス一致判定信号をビット線選択回路２０４に出力する。アドレス信号入力回路２０８から入力された列アドレス情報と不良アドレス記憶回路２１３で記憶している不良ビット線のアドレスとが一致していた場合には、後に説明する救済モードにおいて、図６Ａに示したアドレス変換表２１３ａにより、不良ビット線（例えば、ＢＬ３）を置換先の冗長ビット線（例えば、ＢＬＲ１）に置き換えて記録の書き込みおよび読み出しを行う。
　書き込み用電源２１０は、低抵抗化用電源２１１と高抵抗化用電源２１２より構成され、その出力はそれぞれ、メモリ本体部２０１の書き込み回路２０５に供給されている。
　図６Ｂは、図５における読み出し回路２０６の構成の一例を示す回路図である。
　読み出し回路２０６は、センスアンプ３００と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５００と、を備えている。
　センスアンプ３００は、比較回路３１０と、カレントミラー回路３２０と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２０は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、定電流回路３３０とで構成されている。カレントミラー回路３２０のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３のそれぞれのソース端子は電源に接続され、それぞれのゲート端子は互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地電位に接続されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子は、ビット線制御電圧発生回路５００に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、－端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
　ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３）に設定することができる。
　一方、ビット線電圧制御トランジスタＮ１のゲート端子には、ビット線制御電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）が印加されるため、ビット線電圧制御トランジスタＮ１のソース端子（端子ＢＬＩＮ）には、ビット線制御電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分が降下した電圧が印加され、ビット線選択回路２０４を介して、選択されたビット線に印加される。
　また、ビット線電圧制御トランジスタＮ１のドレイン端子（端子ＳＡＩＮ）の電位は、比較回路３１０の＋端子に印加され、比較回路３１０の－端子には、端子ＳＡＲＥＦから基準電圧Ｖｒｅｆが印加されている。比較回路３１０は、－端子に印加された基準電圧Ｖｒｅｆと＋端子に印加された端子ＳＡＩＮの電位を比較する。比較回路３１０は、出力端子に、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも低ければＬ電位を出力し、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも高ければＨ電位を出力することで、メモリセル１０の状態を、データ信号入出力回路２０７を介して外部に出力する。
　つまり、メモリセル１０に流れる電流が大きければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと早く変移し、メモリセル１０に流れる電流が小さければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと遅く変移するか、またはＨ電位のまま維持される。そして、所定の出力センスタイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセル１０に流れる電流が小さいと判定する。また、同様に端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセル１０に流れる電流が大きいと判定する。なお、図６Ｂには示していないが、端子ＳＡＲＥＦから印加される基準電圧Ｖｒｅｆは、抵抗変化型不揮発性記憶装置２００内部で発生させても良いし、または、外部端子から印加しても構わない。
　ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５００で生成される。ビット線制御電圧発生回路５００は、リファレンス電流制御素子ＲＤ１０と、ＮＭＯＳトランジスタＮ１０と、リファレンス抵抗変化素子ＲＥ１０とで構成されている。
　リファレンス電流制御素子ＲＤ１０の一方の端子は、カレントミラー回路３２０のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子より出力する。リファレンス電流制御素子ＲＤ１０のもう一方の端子は、ＮＭＯＳトランジスタＮ１０のドレイン端子とゲート端子に接続されるとともに、出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子より出力する。
　ＮＭＯＳトランジスタＮ１０のソース端子は、リファレンス抵抗変化素子ＲＥ１０の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１０の他方の端子は、接地されている。
　ここで、リファレンス電流制御素子ＲＤ１０、および、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成される。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができ、少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
　ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、リファレンス抵抗変化素子ＲＥ１０に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１０の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１０の閾値電圧をＶＦ（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・とほぼ同じ閾値電圧）とすると、それぞれ、（式１）、（式２）で表される。
　Ｖｃｒ　＝　Ｖｒｅ　＋　Ｖｔｎ　＋　ＶＦ　　　　　・・・（式１）
　Ｖｃｔ　＝　Ｖｒｅ　＋　Ｖｔｎ　　　　　　　　　　・・・（式２）
　ＮＭＯＳトランジスタＮ１０は、センスアンプ３００のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３００のＰＭＯＳトランジスタＰ３はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。
　このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりもリファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ’（メモリセルの電流制御素子の閾値電圧ＶＦと同じであってもよい）分低い電圧が出力される。なお、出力端子ＯＵＴ１および出力端子ＯＵＴ２から出力される電圧が、それぞれ本実施の形態における第１出力および第２出力に相当する。
　ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線制御電圧切り替え回路４００は、センスアンプ３００の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２のセル特性判定クランプ電圧ＶｃｔをトランジスタＮ１のゲート端子に出力する。
　以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加される読み出し電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるセル特性判定電圧Ｖｂｌｔは、それぞれ、（式３）、（式４）で表すことができる。
　Ｖｂｌｒ　≦　Ｖｒｅ　＋　ＶＦ　　　　　　　　　　・・・（式３）
　Ｖｂｌｔ　≦　Ｖｒｅ　　　　　　　　　　　　　　　・・・（式４）
　次に、通常読み出しモード時においてのメモリセルの読み出し動作について説明する。
　図７は、メインメモリセルアレイ６００における電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図８は、図７の等価回路図である。
　図７のメインメモリセルアレイ６０１の全メモリセルが正常なメモリセルの場合におけるメモリセルの抵抗状態の読み出しについて、メモリセルＭ２２の抵抗状態の読み出しを例として説明をする。
　通常読み出しモードでメモリセルＭ２２の抵抗状態を読み出す場合、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式３）に示す読み出し電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態（Ｈｉ－Ｚ）にしてメモリセルＭ２２を選択する。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　メモリセルＭ２２を選択した場合、図８に示すように、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３は、３段の直列接続されたメモリセルがメモリセルＭ２２に対して並列に接続されているのと等価的に表される。つまり、非選択メモリセルアレイ６０２に流れる全非選択メモリセル電流ΣＩｎｓｅｌｒは、選択ビット線ＢＬ２から選択ワード線ＷＬ２に至る最短の電流経路では少なくとも３段以上の非選択メモリセルを介して、複数の電流パスで電流が流れる。各段には複数の非選択メモリセルが並列に接続されており、１段目は選択ビット線ＢＬ２に接続されている非選択メモリセルＭ１２、Ｍ３２、２段目は非選択ビット線ＢＬ１またはＢＬ３と、非選択ワード線ＷＬ１またはＷＬ３に接続されている非選択メモリセルＭ１１、Ｍ１３、Ｍ３１、Ｍ３３、３段目は選択ワード線ＷＬ２に接続されている非選択メモリセルＭ２１、Ｍ２３が接続されている。メモリセルアレイの規模が大きくなるほど、２段目に接続される非選択メモリセルの並列接続数が大きくなり、インピーダンスが小さくなる。行方向にＭ（＝１００個）と列方向にＮ（＝１００個）のメモリセルが配置されていると、２段目にあるメモリセルは（Ｍ－１）×（Ｎ－１）個（約１００００個近く）になるため、ほとんどインピーダンスが無視できるくらい小さくなる。
　そのため、非選択メモリセルに印加される電圧は、１段目と２段目に配置されている非選択メモリセルＭ１２、Ｍ３２、Ｍ２１、Ｍ２３のインピーダンス比によって分圧されるため、行方向と列方向のメモリセルが同数の場合、各メモリセルの抵抗状態が同じとすると、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される読み出し電圧Ｖｂｌｒの約１／２以下の電圧が、１段目と２段目に配置されている非選択メモリセルＭ１２、Ｍ３２、Ｍ２１、Ｍ２３に印加される。よって、非選択のメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が、それぞれ図４の特性（１）で示される正常なメモリセルであれば、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３の電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３には閾値電圧ＶＦ以下の電圧が印加されるため、オフ状態になる。したがって、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれに流れる非選択セル電流の和ΣＩｎｓｅｌは、１μＡよりも少ないオフ電流しか流れない。
　つまり、メモリセルＭ２２の抵抗状態を読み出す場合に流れる選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｒは（式５）のように、選択セル電流Ｉｓｅｌｒと全非選択セル電流ΣＩｎｓｅｌｒの和になる。しかし、全非選択セル電流ΣＩｎｓｅｌｒの値がほとんど無視できるくらい小さいので、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｒは（式６）のように近似できる。よって、選択メモリセルＭ２２のメモリセル電流は選択ビット線ＢＬ２を介して読み出すことができ、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が第１の高抵抗状態か、低抵抗状態かを読み出すことができる。
　Ｉｂｌｒ　＝　Ｉｓｅｌｒ　＋　ΣＩｎｓｅｌｒ　　　・・・（式５）
　Ｉｂｌｒ　≒　Ｉｓｅｌｒ　　　　　　　　　　　　　・・・（式６）
　なお、図８に示した非選択メモリセルアレイ６０２では、３段の非選択メモリセルを介して、選択ビット線ＢＬ２から選択ワード線ＷＬ２に流れる非選択電流パスは、少なくとも以下の（ａ）～（ｄ）の４つのパスがある。よって、全非選択メモリセル電流ΣＩｎｓｅｌｒは、（式７）で示される。
　（ａ）　Ｉｎｓｅｌｒ（ａ）：Ｍ１２→Ｍ１１→Ｍ２１
　（ｂ）　Ｉｎｓｅｌｒ（ｂ）：Ｍ１２→Ｍ１３→Ｍ２３
　（ｃ）　Ｉｎｓｅｌｒ（ｃ）：Ｍ３２→Ｍ３１→Ｍ２１
　（ｄ）　Ｉｎｓｅｌｒ（ｄ）：Ｍ３２→Ｍ３３→Ｍ２３
　ΣＩｎｓｅｌｒ　＝　Ｉｎｓｅｌｒ（ａ）　＋　Ｉｎｓｅｌｒ（ｂ）
　　　　　　　　　　＋Ｉｎｓｅｌｒ（ｃ）　＋　Ｉｎｓｅｌｒ（ｄ）・・・（式７）
　ここで、選択されたメモリセルＭ２２の電流制御素子Ｄ２２が破壊してショートしているような場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｒは全て抵抗変化素子Ｒ２２に印加される。そのため、選択ビット線電流Ｉｂｌｒは、メモリセルＭ２２の抵抗変化素子Ｒ２２が低抵抗状態でも第１の高抵抗状態でも、正常なメモリセルの場合に流れるメモリセル電流以上の値となる。したがって、メモリセルＭ２２の抵抗変化素子Ｒ２２の抵抗状態に応じた電流を正確に読み出すことができないため、メモリセルＭ２２の抵抗状態を検出することができない。
　このような電流制御素子がショート不良を起こしている不良メモリセルの判定方法および不良メモリセルの救済方法については後述する。
　また、メモリセルアレイ中の選択メモリセル以外に、ショート不良を起こしている電流制御素子を有する不良メモリセルが含まれている場合のメモリセルの読み出しについても説明をする。
　図９は、メインメモリセルアレイ６０１中の非選択メモリセルのひとつ、例えばメモリセルＭ２３がショート不良を起こしている場合の電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択し、メモリセルＭ２３がショート不良を起こしている場合についての一例を示している。また、図１０は、図９の等価回路図である。
　図９のメインメモリセルアレイ６０１中のメモリセルＭ２２の抵抗状態を読み出しモードで読み出す場合について説明をする。通常読み出しモードでメモリセルＭ２２の抵抗状態を読み出す場合、前述したように、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式３）に示す読み出し電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ－Ｚ）にしてメモリセルＭ２２を選択する。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　ここで、例えば、メインメモリセルアレイ６０１の非選択メモリセルＭ２３がショート不良を起こしている場合、メインメモリセルアレイ６０１には異常電流Ｉｆａｉｌ１やＩｆａｉｌ２が流れることによって、メインメモリセルアレイ６０１全体に影響を及ぼし、選択メモリセルＭ２２の抵抗状態を正確に検出することができない。
　詳細には、図１０に示すように、非選択メモリセルアレイ６０２中の非選択メモリセルＭ２３がショート不良を起こしていると、メモリセルＭ２３はほぼ導通状態とみなせる状態になり、先ほどの非選択電流パスの（ｂ）、および（ｄ）の複数の電流パスで抵抗値が低くなり異常電流が流れるため、（式７）で示される全非選択メモリセル電流ΣＩｎｓｅｌｒの値が大きな値になり、選択メモリセルＭ２２に流れるメモリセル電流を正常に読み出すことができなくなる。つまり、不良メモリセルＭ２３がメインメモリセルアレイ６０１に接続されている限り、不良メモリセルＭ２３が非選択状態であっても、非選択メモリセルアレイ６０２に異常電流が流れ、メインメモリセルアレイ６０１全体に影響を及ぼすことになり、選択メモリセルＭ２２の抵抗変化素子Ｒ２２の抵抗状態を検出することが難しくなる。
　本願では、このようなショート不良を起こしている不良メモリセルを判定し、救済する方法について以下に示す。
　［不良メモリセルの判定方法］
　図１１は、本実施の形態のメモリセルアレイ２０２における電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図１２は、図１１の等価回路図である。
　まず、図１１のメインメモリセルアレイ６０１中のメモリセルＭ２２をセル特性判定モードで判定する場合について説明をする。セル特性判定モードでメモリセルＭ２２が正常な状態か、ショート不良を起こしている状態かを判定する場合、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式４）に示すセル特性判定電圧Ｖｂｌｔを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ－Ｚ）にしてメモリセルＭ２２を選択する。つまり、ビット線ＢＬ２に、通常読み出しモードにおけるビット線電圧Ｖｂｌｒよりも、リファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ’（電流制御素子Ｄ２２とほぼ同じ閾値電圧）だけ低いビット線電圧Ｖｂｌｔを印加する。なお、本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　図１２に示すように、セル特性判定モードで、選択ビット線に流れる選択ビット線電流Ｉｂｌｔは、選択されたメモリセルＭ２２に流れる選択メモリセル電流Ｉｓｅｌｔと、非選択メモリセルアレイ６０２に流れる全非選択メモリセル電流ΣＩｎｓｅｌｔとの和になる。ここで、メモリセルＭ２２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔが印加され、メモリセルＭ２２のセル特性状態に応じて選択メモリセル電流Ｉｓｅｌｔが流れる。一方、非選択メモリセルアレイ６０２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔが印加される。いずれの組み合わせをとっても等価的に３段の直列接続になっているため、選択ビット線ＢＬ２に印加されたセル特性判定電圧Ｖｂｌｔは、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ６０２の全非選択メモリセル電流ΣＩｎｓｅｌｔはほとんど電流が流れない。つまり、選択ビット線電流Ｉｂｌｔは、選択メモリセル電流Ｉｓｅｌｔとほとんど同じになり、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。また、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３の中のいずれか１つのメモリセルがショート不良を起こしている不良メモリセルの場合であっても、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔは電流制御素子Ｄ２２の閾値電圧ＶＦよりも低い。このため、３段の直列接続されたメモリセルのうちの１つがショート不良を起こしていても、他の２つのメモリセルが正常であれば、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されない。したがって、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ６０２の全非選択メモリセル電流ΣＩｎｓｅｌｔはほとんど電流が流れない。つまり、選択ビット線電流Ｉｂｌｔは、選択メモリセル電流Ｉｓｅｌｔとほとんど同じになる。したがって、選択ビット線電流Ｉｂｌｔを検出することによって、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。
　つまり、メモリセルＭ２２の状態を読み出す場合に流れる選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔは（式８）のように、選択セル電流Ｉｓｅｌｔと全非選択セル電流ΣＩｎｓｅｌｔとの和になるが、全非選択セル電流ΣＩｎｓｅｌｔの値がほとんど無視できるくらい小さい。このため、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔは（式９）のように近似でき、選択メモリセルＭ２２のメモリセル電流は選択ビット線ＢＬ２を介して読み出すことができ、メモリセルＭ２２が正常な状態か、ショート不良の状態かを読み出すことができる。
　Ｉｂｌｔ　＝　Ｉｓｅｌｔ　＋　ΣＩｎｓｅｌｔ　　　・・・（式８）
　Ｉｂｌｔ　≒　Ｉｓｅｌｔ　　　　　　　　　　　　　・・・（式９）
　ここで、選択されたメモリセルＭ２２が正常なメモリセルの場合は、（式４）に示すビット線電圧ＶｂｌｔがメモリセルＭ２２に印加されると、電流制御素子Ｄ２２には閾値電圧ＶＦ以下の電圧が印加されるため、電流制御素子Ｄ２２はオフ状態になる。これにより、抵抗変化素子Ｒ２２の抵抗状態に関わらず選択ビット線電流Ｉｂｌｔはほとんど電流が流れない。
　一方、メモリセルＭ２２の電流制御素子Ｄ２２がショート破壊されている場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｔは全て抵抗変化素子Ｒ２２に印加される。ここで、抵抗変化素子Ｒ２２が低抵抗状態の時は、抵抗変化素子Ｒ２２の抵抗値に応じて選択ビット線電流Ｉｂｌｔが流れるため、読み出し回路２０６で電流を検出することで、メモリセルＭ２２がショート破壊されていることを判定することができる。ここで、読み出し回路２０６は、例えば、低抵抗状態の抵抗変化素子Ｒ２２と正常な電流制御素子Ｄ２２に閾値電圧を印加したときに電流制御素子Ｄ２２はオフ状態（最大オフ電流が流れる）とみなせる場合に、異常な電流制御素子Ｄ２２に、正常な電流制御素子Ｄ２２に流れる最大オフ電流以上の電流が流れる場合においても、「メモリセルＭ２２が破壊されている」と判定することとしてもよい。
　ところが、抵抗変化素子Ｒ２２が第１の高抵抗状態の時は、抵抗変化素子Ｒ２２には選択ビット線電流Ｉｂｌｔがほとんど流れないために、電流制御素子Ｄ２２が破壊しているかどうかは判定することが困難である。
　つまり、双方向型の電流制御素子を用いた本実施の形態における抵抗変化型不揮発性記憶装置２００において、セル特性判定モードでは、少なくとも、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が低抵抗状態の場合は、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態が正常状態か、ショート破壊状態かを判定することができ、不良メモリセルのアドレスの特定をすることができる。また、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が第１の高抵抗状態の場合は、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態（正常状態またはショート破壊状態）を正しく判定することはできないが、選択メモリセルＭ２２の抵抗変化素子Ｒ２２を低抵抗状態にしてからセル特性判定モードを実施することで、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態が正常状態か、破壊状態かを判定することができる。
　また、非選択メモリセルアレイ６０２に流れる非選択電流パスにおいて、３段のメモリセルが直列に接続されているため、非選択メモリセルアレイ６０２中のリーク電流パス経路中の少なくとも２ビット以下のメモリセルが破壊されていても、残り１ビットが正常であれば全非選択メモリセルアレイ電流ΣＩｎｓｅｌｔは流れない。このため、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔを判定することで、不良メモリセルのアドレスの特定をすることができる。また、例えば、Ｍ１２、Ｍ１１、Ｍ２３のように２ビットを超える不良メモリセルが存在しても、（ａ）～（ｄ）のリーク電流パス上にいずれも２ビット以下の不良メモリセルしかないため非選択メモリセルアレイ電流Ｉｎｓｅｌはほとんど流れず、同様に不良メモリセルのアドレスの特定をすることができる。また、同じリーク電流パス上の３ビット全てが不良メモリセルのような場合は、メモリセルアレイ２０２中の大部分のメモリセルも同様の不良を持っている場合であり、解析等で容易に不良メモリセルを見つけることは可能である。
　図１３は、通常読み出しモード時と、セル特性判定モード時における各設定状態と、図６Ｂに示した読み出し回路２０６の出力端子ＳＡＯＵＴの状態を表した表（モード別真理値表）である。図１３において、「Ｌ」は、本実施の形態における第１の論理出力であり、メモリセルの抵抗状態が低抵抗状態のときにセンスアンプ３００がＬ電位を出力することを示している。また、「Ｈ」は、本実施の形態における第２の論理出力であり、メモリセルの抵抗状態が第１の高抵抗状態のときにセンスアンプ３００の出力がＨ電位を出力することを示している。
　通常読み出しモード時においては、図１３に示すように、ビット線制御電圧切り替え回路４００のＳＷ１はオン状態、ＳＷ２はオフ状態になっているため、図６Ｂに示したセンスアンプ３００のビット線制御電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、読み出しクランプ電圧Ｖｃｒ（＝Ｖｒｅ＋Ｖｔｎ＋ＶＦ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子の読み出しクランプ電圧Ｖｃｒから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ＋ＶＦ）以下の電圧に設定される。
　ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００の端子ＳＡＩＮの電位がＨ電位からＬ電位へと変移する。ここで、メモリセルの抵抗変化素子が低抵抗状態であれば、メモリセル電流が大きくなり、端子ＳＡＩＮの電位は早くＬ電位へと変移し、メモリセルの抵抗変化素子が第１の高抵抗状態であれば、メモリセル電流が小さくなり、端子ＳＡＩＮの電位は遅くＬ電位へと変移するか、もしくはＨ電位のまま維持される。そのため、所定の出力タイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力してメモリセルに流れる電流が小さいと判定し、端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力してメモリセルに流れる電流が大きいと判定する。つまり、センスアンプ３００がＬ電位を出力すれば、メモリセルの状態は低抵抗状態を示し、センスアンプ３００の出力がＨ電位を出力すれば、メモリセルの状態は第１の高抵抗状態を示す。
　一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第１の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力はＬ電位になり、メモリセルの状態は低抵抗状態を示すが、抵抗変化素子が第１の高抵抗状態の場合、センスアンプ３００の出力は、Ｌ電位、またはＨ電位になるため、メモリセルの抵抗状態を正確に判別することができない。
　以上のように、通常読み出しモードにおいては、メモリセルが正常なセルの場合は、センスアンプ３００の出力電位によって、メモリセルの抵抗状態を判定することができる。一方、メモリセルの電流制御素子が破壊されたセルの場合は、メモリセルの抵抗状態を判定することができない。
　また、セル特性判定モード時においては、図１３に示すように、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態、ＳＷ２はオン状態になっているため、図６Ｂに示したセンスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、セル特性判定クランプ電圧Ｖｃｔ（＝Ｖｒｅ＋Ｖｔｎ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子のセル特性判定クランプ電圧Ｖｃｔから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ）以下の電圧に設定される。
　ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオフ状態になるため、メモリセルの抵抗変化素子の抵抗状態に関わらず、メモリセルに流れるメモリセル電流はほとんど流れない。このメモリセル電流を、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００で判定すると、センスアンプ３００の出力は、抵抗変化素子の抵抗状態に関わらずＨ電位を出力する。
　一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第１の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力は、Ｌ電位になり、電流制御素子が破壊されていることを判定することができるが、抵抗変化素子が第１の高抵抗状態の場合、センスアンプ３００の出力は、抵抗変化素子の抵抗値によって、Ｌ電位、またはＨ電位になるため、メモリセルのセル特性状態を正確に判別することができない。
　メモリセルの抵抗変化素子が第１の高抵抗状態の場合は、あらかじめ抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。あらかじめ抵抗変化素子を低抵抗状態にした場合に、電流制御素子に所定値以上の電流が流れないとき、電流制御素子が正常であると明確に判断することが可能である。抵抗変化素子を低抵抗状態にするには、書き込み回路２０５により、ＢＬを基準にしてＷＬに高い電位となる低抵抗化書き込み電圧Ｖｗｌを印加すると、抵抗変化素子は低抵抗状態に変化する。
　以上のように、セル特性判定モードにおいては、少なくとも、メモリセルの抵抗変化素子が低抵抗状態の場合は、メモリセルの電流制御素子の状態を判定することができる。つまり、抵抗変化素子が低抵抗状態でありかつ電流制御素子に所定値以上の電流が流れるとき、メモリセルの電流制御素子が短絡異常を有していると判定することができる。なお、所定値とは、上記のメモリセルの電流制御素子の最大オフ電流の値としてもよい。最大オフ電流は、例えば、１０μＡである。
　また、メモリセルの抵抗変化素子が第１の高抵抗状態の場合は、メモリセルの電流制御素子の状態を正確に判定することができないが、抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。破壊状態である電流制御素子を有すると判定されたメモリセルは、使用しないこととするか、または、所定のリペア処理等を行うこととしてもよい。
　次に、セル特性判定モード時の判定フローの一例について説明する。
　図１４は、メモリセルの抵抗変化素子の状態に依存しないセル特性判定モード時の判定フローの一例である。
　初めに、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ１０１）、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、図６Ｂに示したビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
　次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択する（ステップＳ１０２）。また、その選択されたメモリセルに対して読み出し動作を行う（ステップＳ１０３）。
　そして、センスアンプ３００の出力端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ１０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ１０５）。Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ１０６）。そして、全メモリセル領域を判定（ステップＳ１０７）した後、セル特性判定モードを終了する。
　つまり、図１４のセル特性判定モード時の判定フローでは、センスアンプ３００の出力端子ＳＡＯＵＴにＬ電位が出力されれば、メモリセルの電流制御素子が破壊されていると判定できる。
　図１５は、メモリセルの抵抗変化素子の状態を最初に低抵抗状態に設定した後の、セル特性判定モード時の判定フローの一例である。
　初めに、セル特性判定の対象となるメモリセルを低抵抗状態に設定し（ステップＳ２００）、その後、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ２０１）、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、図６Ｂに示したビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
　次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択する（ステップＳ２０２）。また、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ２０３）。
　そして、センスアンプ３００の出力端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ２０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ２０５）。Ｈ電位であれば正常セルとして判定する（ステップＳ２０６）。そして、全メモリセル領域を判定（ステップＳ２０７）した後、セル特性判定モードを終了する。
　つまり、図１５のセル特性判定モード時の判定フローでは、あらかじめメモリセルの抵抗変化素子の状態を低抵抗状態に設定することで、メモリセルの電流制御素子が破壊されているかどうかを正確に判定することができる。
　［メモリセルの救済方法］
　次に、本実施の形態におけるメモリセルの救済方法について述べる。
　図１６は、セル特性判定モードで不良メモリセルと判定されたメモリセルの救済方法のフローチャートの一例を示している。詳細には、不良メモリセルに対して、不良メモリセルの抵抗変化素子を第１の低抵抗状態よりも抵抗値の高い第３の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。または、不良メモリセルに代えて、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、これら他のメモリセルの抵抗変化素子を第１の高抵抗状態よりも抵抗値の高い第２の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。または、不良メモリセル、および、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、これらのメモリセルの抵抗変化素子をそれぞれ上記した高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて上記した高抵抗状態にされたメモリセル（対象メモリセル）に代えて正常なメモリセルを代用するために、高抵抗状態にされたメモリセルのアドレスを記憶する。
　図１６に示すように、本実施の形態における不良メモリセルの救済方法では、初めに、抵抗変化型不揮発性記憶装置を書き込みモード（高抵抗化）に設定し（ステップＳ３０１）、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つの選択された不良メモリセルに対して、高抵抗化書き込み動作を行う。または、不良メモリセルに代えて、あるいは、不良メモリセルとともに、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ３０２）。なお、高抵抗化書き込み動作を行うメモリセルを対象メモリセルという。
　このとき、不良メモリセルには、不良メモリセルの抵抗変化素子を第３の高抵抗状態にするための第３の高抵抗化書き込み電圧（第３の高抵抗化パルス）が印加される。また、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルには、これら他のメモリセルの抵抗変化素子を第２の高抵抗状態にするための第２の高抵抗化書き込み電圧（第２の高抵抗化パルス）が印加される。
　その後、不良検知モードに設定し（ステップＳ３０３）、不良メモリセルが第３の高抵抗状態になっているか、または、不良メモリセル以外の他のメモリセルが第２の高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ３０４）。
　不良メモリセルが第３の高抵抗状態になっている場合、または、不良メモリセル以外の他のメモリセルが第２の高抵抗状態になっている場合は、対象メモリセルが高抵抗化成功と判断し（ステップＳ３０５）、対象メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ３０６）、終了する。
　一方、ステップＳ３０４にて、対象メモリセルが所定の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード（高抵抗化）に設定する（ステップＳ３０７）。その後、別の書き込み条件を設定することができるか判定し（ステップＳ３０８）、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し（ステップＳ３０９）、再度、不良メモリセルまたは不良メモリセル以外の他のメモリセルに対して、上記した高抵抗化書き込み動作を行う（ステップＳ３０２）。
　ここで、別の書き込み条件とは、例えば、書き込み電圧値や、書き込み電流値、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。より具体的には、不良メモリセルには、第３の高抵抗化書き込み電圧の電圧値よりも電圧値の絶対値が大きい第４の高抵抗化書き込み電圧（第４の高抵抗化パルス）、第３の高抵抗化書き込み電圧の電流値よりも電流値が大きい第４の高抵抗化書き込み電圧、第３の高抵抗化書き込み電圧のパルス幅よりもパルス幅が大きい第４の高抵抗化書き込み電圧が印加されてもよい。
　また、ステップＳ３０８で、別の書き込み条件を設定することができないようであれば、対象メモリセルの高抵抗化失敗と判断し（ステップＳ３１０）、終了する。この場合は、不良メモリセルは救済できないため不良回路として扱われる。
　なお、上記の不良メモリセルの検知フローおよび救済フローは、抵抗変化型不揮発性記憶装置２００の電源投入時、所定の周期毎、または、記録の書き込み毎に行うこととしてもよい。
　図１７は、本実施の形態における書き込み回路２０５と書き込み用電源２１０とそれらの接続関係の一例を示す回路図である。
　図１７に示すように、書き込み回路２０５は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＨＲ書き込み回路７００と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＬＲ書き込み回路８００とで構成されている。
　ＨＲ書き込み回路７００は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の高抵抗状態に遷移させるための電圧として、ワード線選択回路２０３で選択されたワード線ＷＬを基準にして、ビット線選択回路２０４で選択されたビット線ＢＬに、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する回路である。
　ＨＲ書き込み回路７００は、ＰＭＯＳ７０１と、ＰＭＯＳ７０２と、ＮＭＯＳ７０３と、ＮＭＯＳ７０４と、インバータ７０５と、インバータ７０６とで構成されている。なお、単に「ＰＭＯＳ」、「ＮＭＯＳ」との記載は、それぞれ、「ＰＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」を意味する。
　ＰＭＯＳ７０１と、ＰＭＯＳ７０２と、ＮＭＯＳ７０３と、ＮＭＯＳ７０４とは、この順に直列をなすように互いの主端子（一方のドレイン端子と他方のソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ７０１の２つの主端子のうち、ＰＭＯＳ７０２の接続されていない方の主端子（ソース端子）は、電源（例えば、高抵抗化用電源２１２）に接続されている。また、ＮＭＯＳ７０４の２つの主端子のうち、ＮＭＯＳ７０３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
　データ信号入出力回路２０７から出力されるＨＲ書き込みイネーブル信号ＷＥＨは、インバータ７０６の入力端子とＮＭＯＳ７０３のゲートに入力され、インバータ７０６の入力端子から入力されたＨＲ書き込みイネーブル信号ＷＥＨは、反転信号として、ＰＭＯＳ７０２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７０５の入力端子に入力され、インバータ７０５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７０１とＮＭＯＳ７０４のゲートに入力される。ＰＭＯＳ７０２とＮＭＯＳ７０３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路７００の出力端子ＷＤＨを通して書き込み回路２０５から出力され、ビット線選択回路２０４およびワード線選択回路２０３に接続される。
　ＨＲ書き込み回路７００は、ＨＲ書き込みイネーブル信号ＷＥＨがＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）と接地電位（Ｖｓｓ）のいずれかを出力し、ＨＲ書き込みイネーブル信号ＷＥＨがＬ状態の時には、Ｈｉ－Ｚ状態を出力端子ＷＤＨから出力する。
　ＬＲ書き込み回路８００は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の低抵抗状態に遷移させるための電圧として、ビット線選択回路２０４で選択されたビット線ＢＬを基準にして、ワード線選択回路２０３で選択されたワード線ＷＬに、第１の低抵抗化書き込み電圧Ｖｗｌ１を印加する回路である。
　ＬＲ書き込み回路８００は、ＰＭＯＳ８０１と、ＰＭＯＳ８０２と、ＮＭＯＳ８０３と、ＮＭＯＳ８０４と、インバータ８０５と、インバータ８０６とで構成されている。
　ＰＭＯＳ８０１と、ＰＭＯＳ８０２と、ＮＭＯＳ８０３と、ＮＭＯＳ８０４とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ８０１の２つの主端子のうち、ＰＭＯＳ８０２の接続されていない方の主端子（ソース端子）は電源（例えば、低抵抗化用電源２１１）に接続されている。また、ＮＭＯＳ８０４の２つの主端子のうち、ＮＭＯＳ８０３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
　データ信号入出力回路２０７から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ８０６の入力端子とＮＭＯＳ８０３のゲートに入力され、インバータ８０６の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ８０２のゲートに入力される。また、制御回路２０９から出力されるＬＲ書き込みパルス信号ＷＰＬは、インバータ８０５の入力端子に入力され、インバータ８０５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ８０１とＮＭＯＳ８０４のゲートに入力される。ＰＭＯＳ８０２とＮＭＯＳ８０３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＬＲ書き込み回路８００の出力端子ＷＤＬを通して書き込み回路２０５から出力され、ワード線選択回路２０３に接続される。
　ＬＲ書き込み回路８００は、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時に、ＬＲ書き込みパルス信号ＷＰＬに従って、低抵抗化用電源２１１から供給されるＶＬ電位（＝第１低抵抗化書き込み電圧Ｖｗｌ１）と接地電位（Ｖｓｓ）のいずれかを出力し、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、Ｈｉ－Ｚ状態を出力端子ＷＤＬから出力する。
　不良メモリセルを少なくとも第１の低抵抗状態の抵抗値以上の抵抗値を持つ第３の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。その後、不良メモリセル含むビット線、またはワード線を冗長ビット線、または冗長ワード線と置き換えることで救済処理を行っても、不良メモリセルには異常電流が流れていないため、不良メモリセルがメモリセルアレイ２０２と切断されていない状態であっても異常電流はメモリセルアレイ２０２には流れず、選択メモリセルに対して、安定した読み出しを行うことができる。
　ここで、不良メモリセルに対して、例えば第１の高抵抗化書き込み電圧Ｖｗｈ１と電圧が等しい高抵抗化書き込み電圧を印加すると、第３の高抵抗状態は、第１の高抵抗状態よりも高い抵抗値を示す。電流制御素子がショート状態の不良メモリセルに対して、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加すると、電流制御素子がショート状態のため、抵抗変化素子にはほぼ第１の高抵抗化書き込み電圧Ｖｗｈ１が印加され、抵抗変化素子は、第１の高抵抗状態よりも抵抗値が高い第２の高抵抗状態になるためである。第３の高抵抗状態は、不良メモリセルを流れる電流を抑制する観点から、その抵抗値は大きいほど好ましい。
　図１８は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図５の抵抗変化型不揮発性記憶装置２００において、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の低抵抗状態である場合、図１８に示すように横軸に選択ビット線に印加される電圧Ｖ［Ｖ］、縦軸に選択ビット線に流れる電流Ｉ［μＡ］をとると、図１８の破線の特性（１０）のような特性を示す。同様に、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の高抵抗状態である場合、図１８の実線の特性（１１）のような特性を示す。
　一方、図５の抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルの１つが、例えば図９で示したメモリセルＭ２３のように電流制御素子Ｄ２３がショート不良を起こし、かつ不良のメモリセルＭ２３の抵抗変化素子Ｒ２３が第１の低抵抗状態よりも低い第２の低抵抗状態、例えば第２の低抵抗状態の抵抗値が、第１の低抵抗状態の抵抗値の１０分の１程度の抵抗値である場合、選択メモリセルＭ２２が正常な特性で第１の高抵抗状態であっても、図１８の白四角印の特性（１２）のような特性を示す。つまり、選択メモリセルが正常な特性で第１の高抵抗状態であっても、非選択メモリセル中にショート不良を起こした不良のメモリセルがあると、見かけ上第１の低抵抗状態よりも低い抵抗状態の特性になってしまう。
　ショート不良のメモリセルＭ２３に対して、例えば第３の高抵抗化書き込み電圧（第３の高抵抗化パルス）Ｖｗｈ３を印加することで、不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を、第３の高抵抗状態の抵抗値にすると、図１８の白三角印の特性（１３）のような特性を示す。同様に、例えば不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を、第１の低抵抗状態の抵抗値にすると、図１８の×の特性（１４）のような特性を示す。
　つまり、抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルの１つの電流制御素子Ｄ２３がショート不良を起こしていても、例えば不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を少なくとも第１の低抵抗状態の抵抗値以上の抵抗値にすることで、選択メモリセル１００が第１の高抵抗状態で特性（１３）や特性（１４）のようになり、選択メモリセル１００が第１の低抵抗状態の特性（１０）よりも高い抵抗値である特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
　なお、不良メモリセルに対して、第１の高抵抗化書き込み電圧Ｖｗｈ１以上の第３の高抵抗化書き込み電圧Ｖｗｈ３を印加し、第１の高抵抗状態よりも抵抗値がより高い状態にしたほうがなおよい。例えば、第３の高抵抗状態の抵抗値は、第１の高抵抗状態の抵抗値の１０倍以上となるように第３の高抵抗化書き込み電圧Ｖｗｈ３を第１の高抵抗化書き込み電圧Ｖｗｈ１よりも高く設定すると、図１８の白丸印の特性（１５）のような特性を示し、抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルが全て正常な特性で、かつ選択メモリセル１００が第１の高抵抗状態の特性（１１）とほぼ同等の抵抗値である特性を示しており、第３の高抵抗状態の抵抗値を第１の高抵抗状態の抵抗値の１０倍以上にするほうがなおよいことを示している。
　また、不良メモリセルに対して、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨのパルス幅ｔｗｈ１をさらにパルス幅の長いパルス幅ｔｗｈ２にしても構わない。また、以下の実施の形態に示すように、書き込み回路を増加させることにより電流値を増加させてもよい。
　（第２の実施の形態）
　次に、本発明の第２の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図１９は、本実施の形態にかかる書き込み回路２５５と書き込み用電源２１０とそれらの接続関係の、第１の実施の形態に記載の構成と異なる構成を示す回路図である。
　図１９に示すように、書き込みモード時に書き込み回路２５５は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＨＲ書き込み回路７５０と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＬＲ書き込み回路８５０とで構成されている。
　ＨＲ書き込み回路７５０は、第１ＨＲ書き込み回路７１０と第２書き込み回路７２０とで構成され、第１書き込み回路７１０の出力端子ＷＤＨ１と、第２書き込み回路７２０の出力端子ＷＤＨ２とは互いに接続されている。第１書き込み回路７１０は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の高抵抗状態に遷移させるための電圧として、ワード線選択回路２０３で選択されたワード線ＷＬを基準にして、ビット線選択回路２０４で選択されたビット線ＢＬに、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する。また、書き込み用電源２１０の高抵抗化用電源２１２から出力される電源電圧ＶＨを変えることにより、第３の高抵抗化書き込み電圧Ｖｗｈ３を印加する。
　さらに、ＨＲ書き込み回路７５０は、第２書き込み回路７２０を備えることで、第１書き込み回路７１０の出力端子ＷＤＨ１から第１の高抵抗化書き込み電流Ｉｗｈ１と、第２書き込み回路７２０の出力端子ＷＤＨ２から第２の高抵抗化書き込み電流Ｉｗｈ２と、それぞれの出力電流を合わせた第３の高抵抗化書き込み電流Ｉｗｈ３を出力することができる。つまり、ＨＲ書き込み回路７５０の出力端子ＷＤＨからは、第１の高抵抗化書き込み電流Ｉｗｈ１、第２の高抵抗化書き込み電流Ｉｗｈ２、第３の高抵抗化書き込み電流Ｉｗｈ３が出力される。
　ＨＲ書き込み回路７５０の詳細な構成は、以下のとおりである。
　第１ＨＲ書き込み回路７１０は、ＰＭＯＳ７１１と、ＰＭＯＳ７１２と、ＮＭＯＳ７１３と、ＮＭＯＳ７１４と、インバータ７１５と、インバータ７１６とで構成されている。
　ＰＭＯＳ７１１と、ＰＭＯＳ７１２と、ＮＭＯＳ７１３と、ＮＭＯＳ７１４とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ７１１の２つの主端子のうち、ＰＭＯＳ７１２の接続されていない方の主端子（ソース端子）は電源（例えば、高抵抗化用電源２１２）に接続されている。また、ＮＭＯＳ７１４の２つの主端子のうち、ＮＭＯＳ７１３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
　データ信号入出力回路２０７から出力される第１ＨＲ書き込みイネーブル信号ＷＥＨ１は、インバータ７１６の入力端子とＮＭＯＳ７１３のゲートに入力され、インバータ７１６の入力端子から入力された第１ＨＲ書き込みイネーブル信号ＷＥＨ１は、反転信号として、ＰＭＯＳ７１２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７１５の入力端子に入力され、インバータ７１５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７１１とＮＭＯＳ７１４のゲートに入力される。ＰＭＯＳ７１２とＮＭＯＳ７１３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路７５０の出力端子ＷＤＨを通して書き込み回路２５５から出力され、ビット線選択回路２０４に接続される。
　第１ＨＲ書き込み回路７１０は、第１ＨＲ書き込みイネーブル信号ＷＥＨ１がＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）および接地電位（Ｖｓｓ）のいずれかを出力し、第１ＨＲ書き込み回路７１０の出力がＶＨ電位および接地電位のときにそれぞれ出力電流ＩＨＨ１（＝第１の高抵抗化書き込み電流Ｉｗｈ１）および電流ＩＨＬ１が流れる。また、第１ＨＲ書き込みイネーブル信号ＷＥＨ１がＬ状態の時には、第１書き込み回路７１０の出力は、Ｈｉ－Ｚ状態を出力する。
　次に、第２ＨＲ書き込み回路７２０は、ＰＭＯＳ７２１と、ＰＭＯＳ７２２と、インバータ７２３と、インバータ７２４とで構成されている。
　ＰＭＯＳ７２１と、ＰＭＯＳ７２２とは、この順に直列をなすように主端子（一方のドレイン端子及び他方のソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ７２１の２つの主端子のうち、ＰＭＯＳ７２２の接続されていない方の主端子（ソース端子）は電源（例えば、高抵抗化用電源２１２）に接続されている。
　制御回路２０９から出力される第２ＨＲ書き込みイネーブル信号ＷＥＨ２は、インバータ７２４の入力端子のゲートに入力され、インバータ７２４の入力端子から入力された第２ＨＲ書き込みイネーブル信号ＷＥＨ２は、反転信号として、ＰＭＯＳ７２２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７２３の入力端子に入力され、インバータ７２３の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７２１のゲートに入力される。ＰＭＯＳ７２２の一方の主端子（ドレイン端子）は、ＨＲ書き込み回路７５０の出力端子ＷＤＨを通して書き込み回路２５５から出力され、ビット線選択回路２０４に接続される。
　第２ＨＲ書き込み回路７２０は、第２ＨＲ書き込みイネーブル信号ＷＥＨ２がＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）を出力し、第２ＨＲ書き込み回路７２０の出力がＶＨ電位のときにＩＨＨ２（＝第２の高抵抗化書き込み電流Ｉｗｈ２）の出力電流が流れる。また、第２ＨＲ書き込みイネーブル信号ＷＥＨ２がＬ状態の時には、第２書き込み回路７２０の出力は、Ｈｉ－Ｚ状態を出力する。
　ＬＲ書き込み回路８５０については、前述しているのでここでは説明を省略する。
　不良メモリセルに対して、例えば、第１ＨＲ書き込みイネーブル信号ＷＥＨ１をＨ状態、つまりイネーブル状態にし、第１ＨＲ書き込み回路７１０によって、ＶＨ電位を供給するとともに、電流ＩＨＨ１の出力電流が流れることで、不良メモリセルを第１の低抵抗状態より大きい抵抗値を示す第３の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。さらに、第２ＨＲ書き込みイネーブル信号ＷＥＨ２をＨ状態、つまりイネーブル状態にすることで、ＨＲ書き込み回路７５０の駆動能力（＝出力電流）を上げることによって、ＶＨ電位を供給するとともに、電流ＩＨＨ２の出力電流をさらに流す（増加する）ことで、不良メモリセルを第３の高抵抗状態、またはそれ以上の抵抗値とすることができる。また、ＨＲ書き込み回路７５０を用いることにより、以下の実施の形態において、正常なメモリセルを第１の高抵抗状態よりもさらに抵抗値の高い第２の高抵抗状態にすることができる。
　（第３の実施の形態）
　次に、本発明の第３の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図２０は、本実施の形態における不良メモリセルの救済フローの一例を示す図である。本実施の形態では、セル特性判定モードで不良メモリセルと判定されたメモリセルに対して、不良メモリセルの抵抗変化素子を第１の低抵抗状態よりも抵抗値が高い第３の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて、不良メモリセルを正常なメモリセルと置換するために、その不良メモリセルのアドレスを記憶する。
　初めに、抵抗変化型不揮発性記憶装置２００を書き込みモード（高抵抗化）に設定し（ステップＳ４０１）、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つの選択された不良メモリセルに対して、高抵抗化書き込み動作（１）を行う（ステップＳ４０２）。その後、不良検知モードに設定し（ステップＳ４０３）、不良メモリセルが第３の高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ４０４）。
　第３の高抵抗状態になっている場合は、対象の不良メモリセルが高抵抗化成功と判断し（ステップＳ４０５）、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ４０６）、終了する。
　一方、ステップＳ４０４にて、第３の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード（高抵抗化）に設定する（ステップＳ４０７）。その後、別の書き込み条件を設定することができるか判定し（ステップＳ４０８）、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し（ステップＳ４０９）、再度、不良メモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ４０２）。別の書き込み条件とは、例えば、書き込み電圧値や、書き込み電流値、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。
　また、ステップＳ４０８で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルを順次選択し、高抵抗化書き込み動作を行う（ステップＳ４１０）。他のメモリセルとは、上記した不良メモリセルとは別の不良メモリセルであってもよいし、正常なメモリセルであってもよい。このとき、高抵抗化書き込み動作を行うメモリセルには、第１の高抵抗状態よりも抵抗値の高い第２の高抵抗状態となるように、例えば、書き込み電圧として上記した第１の高抵抗化書き込み電圧Ｖｗｈ１よりも高い第２の高抵抗化書き込み電圧（第２の高抵抗化パルス）Ｖｗｈ２を印加する。なお、第２の高抵抗状態の抵抗値は、例えば第１の高抵抗状態の抵抗値の１０倍以上となるように第２の高抵抗化書き込み電圧Ｖｗｈ２を設定するほうがなおよい。
　その後、不良検知モードに設定し（ステップＳ４１１）、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルが全て高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ４１２）。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルが全て高抵抗状態になっている場合は、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ４０６）、終了する。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルが全て高抵抗状態になっていない場合は、対象の不良メモリセルの高抵抗化失敗と判断し（ステップＳ４１３）、終了する。この場合は、救済できないためメモリセルアレイ２０２は不良回路として扱われる。
　図２１は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図５の抵抗変化型不揮発性記憶装置２００において、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の低抵抗状態である場合、図２１に示すように横軸に選択ビット線に印加される電圧Ｖ［Ｖ］、縦軸に選択ビット線に流れる電流Ｉ［μＡ］をとると、図２１の破線の特性（１０）のような特性を示す。同様に、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の高抵抗状態である場合、図２１の太実線の特性（１１）のような特性を示す。
　一方、図５の抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の選択メモリセル１００を第１の高抵抗状態にし、非選択メモリセルの１つが、例えば図９で示したようなメモリセルＭ２３のように電流制御素子Ｄ２３がショート不良を起こし、かつ不良のメモリセルＭ２３の抵抗変化素子Ｒ２３が第１の低抵抗状態の抵抗値よりも低い第２の低抵抗状態の抵抗値である場合、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態にすると、図２１の白三角印の特性（２０）の特性を示す。
　つまり、選択メモリセル１００が第１の高抵抗状態で、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態にしたときの特性（２０）は、選択メモリセル１００が第１の低抵抗状態の特性（１０）よりも高い抵抗値である特性を示している。そのため、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態の抵抗値よりも高い第３の抵抗状態の抵抗値にすることで、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
　また、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て、第１の高抵抗状態よりも抵抗値がより高い抵抗状態にしたほうがよりよい。例えば、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て、第１の高抵抗状態の抵抗値よりも１０倍抵抗値が高い第２の高抵抗状態にすると、図２１の白四角印の特性（２１）のような特性を示し、特性（２０）よりもより高抵抗の（電流が少ない）特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態をよりよく判定することができる。
　（第４の実施の形態）
　次に第４の実施の形態について説明する。
　図２２Ａは、図５の第１の実施の形態における抵抗変化型不揮発性記憶装置２００の構成図に対して、メインメモリセル６００の各列に同数個ずつメモリセル１００を有する冗長メモリセルアレイ６２０を配置した抵抗変化型不揮発性記憶装置９００の一例を示すものである。一例として、図２２Ａにおける冗長メモリセルアレイ６２０には、メインメモリセルアレイ６００の各列に１つずつメモリセル１００が配置され、一行の冗長メモリセルアレイ６２０が構成されている。なお、図２２Ａの冗長メモリセルアレイ６２０は、メインメモリセルアレイ６００の上端部に配置しているが、メインメモリセルアレイ６００中に配置しても構わない。
　以下の説明において、図５と同じ構成の箇所については説明を省く。
　図２２Ａにおいて、本実施の形態に係る抵抗変化型不揮発性記憶装置９００は、基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２を備えており、メモリセルアレイ２０２は、図２で示した複数個のメモリセル１００が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ６００と、同じく図２で示した複数個のメモリセル１００が複数個配置された冗長メモリセルアレイ６２０とを備えている。また、互いに交差するように配列された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・を備えており、さらに、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と平行に配置された少なくとも１本以上の冗長ワード線ＷＬＲ１、・・・を備えている。
　図２２Ａに示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、基板の主面に平行な同一の平面内（第１の平面内）において互いに平行に配置されている。同様に、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、第１の平面に平行な同一の平面内（第１の平面に平行な第２の平面内）において互いに平行に配置されており、冗長ワード線ＷＬＲ１、・・・は、第２の平面内において、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と平行に配置されている。
　また、上記した第１の平面と第２の平面は平行に配置され、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は立体交差するように配置されており、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と冗長ワード線ＷＬＲ１、・・・も立体交差するように配置されている。
　メインメモリセルアレイ６００内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・とビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・との立体交差した位置には、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・」と表す）が配置されており、冗長メモリセルアレイ６２０内で、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と冗長ワード線ＷＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＷ１、ＭＷ２、ＭＷ３、・・・が配置されている。
　メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・は、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・（以下、「電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・」と表す）と、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・と直列接続された抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・」と表す）とで構成されている。同様に、冗長メモリセルＭＷ１、ＭＷ２、ＭＷ３、・・・は、電流制御素子ＤＷ１、ＤＷ２、ＤＷ３、・・・と、電流制御素子ＤＷ１、ＤＷ２、ＤＷ３、・・・と直列接続された抵抗変化素子ＲＷ１、ＲＷ２、ＲＷ３、・・・とで構成されている。
　つまり、図２２Ａに示すように、メインメモリセルアレイ６００内の抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の一方の端子は、電流制御素子Ｄ１１、Ｄ２１、Ｄ３１、・・・と接続しており、もう一方の端子は、ビット線ＢＬ１と接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・の一方の端子は、電流制御素子Ｄ１２、Ｄ２２、Ｄ３２、・・・と接続しており、もう一方の端子は、ビット線ＢＬ２と接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・の一方の端子は、電流制御素子Ｄ１３、Ｄ２３、Ｄ３３、・・・と接続しており、もう一方の端子は、ビット線ＢＬ３と接続されている。また、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の一方の端子は、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１と接続され、電流制御素子Ｄ２１、Ｄ２２、Ｄ２３、・・・の一方の端子は、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ２と接続され、電流制御素子Ｄ３１、Ｄ３２、Ｄ３３、・・・の一方の端子は、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ３と接続されている。
　同様に、冗長メモリセルアレイ６２０内の抵抗変化素子ＲＷ１、ＲＷ２、ＲＷ３、・・・の一方の端子は、電流制御素子ＤＷ１、ＤＷ２、ＤＷ３と接続しており、もう一方の端子は、冗長ワード線ＷＬＲ１、・・・と接続されている。また電流制御素子ＤＷ１、ＤＷ２、ＤＷ３、・・・の一方の端子は、抵抗変化素子ＲＷ１、ＲＷ２、ＲＷ３、・・・と接続されており、もう一方の端子は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と接続されている。
　なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイ６２０の冗長ワード線ＷＬＲ１、・・・は少なくとも１本あればよく、複数本搭載しても構わない。
　ワード線選択回路２０３は、アドレス信号入力回路２０８から出力された行アドレス情報号と、アドレス比較回路２１４からのアドレス一致判定信号とを受け取り、この行アドレス情報とアドレス一致判定信号に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および冗長ワード線ＷＬＲ１、・・・のうち、選択されたワード線に書き込み回路２０５から供給される電圧を印加する。また、選択されていないワード線には所定の非選択行印加電圧（Ｖｓｓ～Ｖｗｌ、またはＶｓｓ～Ｖｗｈ）を印加するか、またはハイインピーダンス（Ｈｉ－Ｚ）状態にする。
　また、同様に、ビット線選択回路２０４は、アドレス信号入力回路２０８から出力された列アドレス情報と、アドレス比較回路２１４からのアドレス一致判定信号とを受け取り、この列アドレス情報とアドレス一致判定信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・のうち、選択されたビット線に書き込み回路２０５から供給される電圧、または読み出し回路２０６から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧、またはＶｓｓ以上Ｖｂｌ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ－Ｚ）状態にすることができる。
　なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリ選択回路に相当する。
　不良アドレス記憶回路２１３は、読み出し回路２０６の動作モードがセル特性判定モードである時において、不良と判定されたとき、アドレス信号入力回路２０８から入力された行アドレス情報を不良アドレスとして記憶する。具体的には、ビット線単位で不良アドレスを記憶する場合と同様に、不良アドレス記憶回路２１３は、アドレス変換表（図示せず）を有し、不良メモリセルを有する不良ワード線と、置換先の冗長メモリセルを有する冗長ワード線とを対応付けて記憶する。
　また、アドレス比較回路２１４は、アドレス信号入力回路２０８から入力された行アドレス情報と不良アドレス記憶回路２１３で記憶している不良アドレスとを比較し、一致しているか一致していないかのアドレス一致判定信号をワード線選択回路２０３に出力する。アドレス信号入力回路２０８から入力された行アドレス情報と不良アドレス記憶回路２１３で記憶している不良ワード線のアドレスとが一致していた場合には、救済モードにおいて、不良アドレス記憶回路２１３に記憶されたアドレス変換表により、不良ワード線を置換先の冗長ワード線に置き換えて記録の書き込みおよび読み出しを行う。
　なお、冗長メモリセルアレイ６２０の配置は、図２２Ａに示したように、行方向に限られるものではない。既に第１の実施の形態で述べたように、図５の如く、列方向に配置する構成も考えられるし、その他の配置も有りえる。図２２Ｂ、図２２Ｃおよび図２２Ｄは、メインメモリセルアレイおよび冗長メモリセルアレイの他の配置例を示す図である。図２２Ｂ、図２２Ｃおよび図２２Ｄにおいて、斜線で示す部分がメモリセルアレイにおける冗長メモリセルアレイの位置を示している。
　図２２Ｂに示すように、メインメモリセルアレイ６００に対して、列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ６３０、６４０を備えたメモリセルアレイ２３２としてもよい。
　また、図２２Ｃに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ６５０ａ、６５０ｂ、６５０ｃ、６５０ｄに分割し、これらの分割した複数のメインメモリセルアレイ６５０に対して、各々の列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ６６０ａ、６６０ｂ、６６０ｃ、６６０ｄ、６７０ａ、６７０ｂ、６７０ｃ、６７０ｄ、を備えたメモリセルアレイ２４２としてもよい。
　また、図２２Ｄに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ６８０ａ、６８０ｂ、６８０ｃ、６８０ｄに分割し、これらの分割した複数のメインメモリセルアレイ６８０に対して、各々の列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ６９０ａ、６９０ｂ、７００ａ、７００ｂを備えたメモリセルアレイ２５２としてもよい。
　（第５の実施の形態）
　次に、本発明の第５の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図２３Ａ～図２３Ｃは、本実施の形態における不揮発性記憶装置の読み出し回路２０６のビット線制御電圧発生回路５００を示す回路図である。
　図２３Ａに示すビット線制御電圧発生回路５０１は、図６Ｂのビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０を、固定抵抗素子ＲＲ２１に変更した例である。固定抵抗素子ＲＲ２１の抵抗値は、リファレンス抵抗変化素子ＲＥ１０が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定される。本実施の形態では、固定抵抗素子は１つだけしか記載していないが、複数個備えてスイッチでそれぞれ独立に切り替えても構わない。
　リファレンス抵抗変化素子ＲＥ１０を固定抵抗素子ＲＲ２１に変更することで、リファレンス抵抗変化素子ＲＥ１０の抵抗値を事前に設定する必要がないため、ビット線制御電圧発生回路５０１では、ＯＵＴ１およびＯＵＴ２に出力される読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔを容易に生成することができる。また、抵抗値のばらつきが小さい固定抵抗素子ＲＲ２１を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
　図２３Ｂに示すビット線制御電圧発生回路５０２は、図６Ｂのビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０を、固定抵抗素子ＲＲ２２に変更し、ビット線制御電圧発生回路５００のリファレンス電流制御素子ＲＤ１１を固定抵抗素子ＲＲ１２に変更した例である。固定抵抗素子ＲＲ２２の抵抗値は、リファレンス抵抗変化素子ＲＥ１０が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定され、固定抵抗素子ＲＲ１２の抵抗値は、リファレンス電流制御素子ＲＤ１１の閾値電圧ＶＦに相当する電圧が、固定抵抗素子ＲＲ１２の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子ＲＲ２２を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
　図２３Ｃに示すビット線制御電圧発生回路５０３は、図６Ｂのビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０とＮＭＯＳトランジスタＮ１０を固定抵抗素子ＲＲ２３に変更し、ビット線制御電圧発生回路５００のリファレンス電流制御素子ＲＤ１０を固定抵抗素子ＲＲ１３にした例である。固定抵抗素子ＲＲ２３の抵抗値は、ＮＭＯＳトランジスタの閾値電圧Ｖｔｎとリファレンス抵抗変化素子ＲＥ１０に印加される電圧に相当する電圧が固定抵抗素子ＲＲ２３に印加されるように設定される。また、固定抵抗素子ＲＲ１３の抵抗値は、リファレンス電流制御素子ＲＤ１１の閾値電圧ＶＦに相当する電圧が、固定抵抗素子ＲＲ１３の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子ＲＲ１３を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
　以上の図２３Ａ～図２３Ｃに示したビット線制御電圧発生回路は、いずれも出力端子ＯＵＴ１には、電流制御素子の閾値電圧を超える電圧が出力され、出力端子ＯＵＴ２には、メモリセルの電流制御素子の閾値電圧以下の電圧が出力されるような回路構成であれば構わない。また、リファレンス固定抵抗素子は、抵抗変化素子でも構わない。
　（第６の実施の形態）
　次に、本発明の第６の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図２４は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図である。以降の図の説明において、今までの図と同じ構成要素については同じ符号を用い、説明を省略する。
　図２４に示す読み出し回路２０６は、センスアンプ３０１と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５０４とで構成されている。
　センスアンプ３０１は、比較回路３１０と、カレントミラー回路３２１と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２１は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、定電流回路３３０とで構成されている。カレントミラー回路３２１のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子と、ＰＭＯＳトランジスタＰ４のドレイン端子は、それぞれ、ビット線制御電圧発生回路５０４に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、－端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
　ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。同様に、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ４のそれぞれのサイズ比で決まるミラー比Ｍ４（＝Ｐ４／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ４の負荷電流Ｉｌｄ４（＝Ｉｒｅｆ×ミラー比Ｍ４）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３＝Ｉｌｄ４）に設定することができる。
　ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５０４で生成される。ビット線制御電圧発生回路５０４は、読み出しクランプ電圧Ｖｃｒを発生する読み出しクランプ電圧発生回路５１０と、セル特性判定クランプ電圧Ｖｃｔを発生するセル特性判定クランプ電圧発生回路５２０とで構成されている。
　読み出しクランプ電圧発生回路５１０は、ＮＭＯＳトランジスタＮ１４と、リファレンスメモリセルＲＭ１４とで構成されている。リファレンスメモリセルＲＭ１４は、リファレンス抵抗変化素子ＲＥ１４とリファレンス電流制御素子ＲＤ１４とが直列接続されて構成されている。ここで、ＮＭＯＳトランジスタＮ１４のドレイン端子とゲート端子は、カレントミラー回路３２１のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０４の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子ＯＵＴ１より出力する。ＮＭＯＳトランジスタＮ１４のソース端子は、リファレンスメモリセルＲＭ１４のリファレンス抵抗変化素子ＲＥ１４の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１４のもう一方の端子は、リファレンス電流制御素子ＲＤ１４の一方の端子と接続され、リファレンス電流制御素子ＲＤ１４のもう一方の端子は、接地されている。
　また、セル特性判定クランプ電圧発生回路５２０は、ＮＭＯＳトランジスタＮ２４と、リファレンス固定抵抗素子ＲＲ２４とで構成されている。ＮＭＯＳトランジスタＮ２４のドレイン端子とゲート端子は、カレントミラー回路３２１のＰＭＯＳトランジスタＰ４のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０４の出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子ＯＵＴ２より出力する。ＮＭＯＳトランジスタＮ２４のソース端子は、リファレンス固定抵抗素子ＲＲ２４の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２４のもう一方の端子は接地されている。
　ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２４は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２４は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０、およびリファレンス固定抵抗素子ＲＲ２４の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
　以上の構成により、リファレンスメモリセルＲＭ１４は、メモリセルアレイ２０２に含まれるメモリセルＭ１１、Ｍ１２、Ｍ１３、・・・と同じ構成で実現することができるため、より高精度にメモリセルの状態を検出することができ、また、抵抗値のばらつきが小さい固定抵抗素子ＲＲ２４を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
　（第７の実施の形態）
　次に、本発明の第７の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図２５は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図であり、図２４のセル特性判定クランプ電圧発生回路５２０を少なくとも２つ含む構成である。また、本実施の形態では、２つのセル特性判定クランプ電圧発生回路で構成されている場合について説明をするが、３つ以上のセル特性判定クランプ電圧発生回路で構成されても構わない。
　図２５に示す読み出し回路２０６は、センスアンプ３０２と、ビット線電圧切り替え回路４０１と、ビット線制御電圧発生回路５０５とで構成されている。
　センスアンプ３０２は、比較回路３１０と、カレントミラー回路３２２と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２２は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５と、定電流回路３３０とで構成されている。カレントミラー回路３２２のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子と、ＰＭＯＳトランジスタＰ４のドレイン端子と、ＰＭＯＳトランジスタＰ５のドレイン端子は、それぞれ、ビット線制御電圧発生回路５０５に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線電圧切り替え回路４０１の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、－端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
　ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。同様に、ＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ５からそれぞれ負荷電流Ｉｌｄ４、Ｉｌｄ５が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３＝Ｉｌｄ４＝Ｉｌｄ５）に設定することができる。
　ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５０５で生成される。ビット線制御電圧発生回路５０５は、読み出しクランプ電圧Ｖｃｒを発生する読み出しクランプ電圧発生回路５１０と、第１のセル特性判定クランプ電圧Ｖｃｔ１を発生するセル特性判定クランプ電圧発生回路５２１と、第２のセル特性判定クランプ電圧Ｖｃｔ２を発生するセル特性判定クランプ電圧発生回路５２２とで構成されている。
　読み出しクランプ電圧発生回路５１０は、ＮＭＯＳトランジスタＮ１４と、リファレンスメモリセルＲＭ１４とで構成されている。リファレンスメモリセルＲＭ１４は、リファレンス抵抗変化素子ＲＥ１４とリファレンス電流制御素子ＲＤ１４とが直列接続されて構成されている。ここで、ＮＭＯＳトランジスタＮ１４のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子ＯＵＴ１より出力する。ＮＭＯＳトランジスタＮ１４のソース端子は、リファレンスメモリセルＲＭ１４のリファレンス抵抗変化素子ＲＥ１４の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１４のもう一方の端子は、リファレンス電流制御素子ＲＤ１４の一方の端子と接続され、リファレンス電流制御素子ＲＤ１４のもう一方の端子は、接地されている。
　また、セル特性判定クランプ電圧発生回路５２１は、ＮＭＯＳトランジスタＮ２５と、リファレンス固定抵抗素子ＲＲ２５とで構成されている。ＮＭＯＳトランジスタＮ２５のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ４のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２と接続され、第１のセル特性判定クランプ電圧Ｖｃｔ１を出力端子ＯＵＴ２より出力する。ＮＭＯＳトランジスタＮ２５のソース端子は、リファレンス固定抵抗素子ＲＲ２５の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２５のもう一方の端子は接地されている。
　同様に、セル特性判定クランプ電圧発生回路５２２は、ＮＭＯＳトランジスタＮ２６と、リファレンス固定抵抗素子ＲＲ２６とで構成されている。ＮＭＯＳトランジスタＮ２６のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ５のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ３と接続され、第２のセル特性判定クランプ電圧Ｖｃｔ２を出力端子ＯＵＴ３より出力する。ＮＭＯＳトランジスタＮ２６のソース端子は、リファレンス固定抵抗素子ＲＲ２６の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２６のもう一方の端子は接地されている。
　ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１４、およびリファレンス固定抵抗素子ＲＲ２５、ＲＲ２６の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
　ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力される第１のセル特性判定クランプ電圧Ｖｃｔ１、出力端子ＯＵＴ３から出力される第２のセル特性判定クランプ電圧Ｖｃｔ２は、リファレンス抵抗変化素子ＲＥ１４に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１４、Ｎ２５、Ｎ２６の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１４の閾値電圧をＶＦ”（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の閾値電圧ＶＦとほぼ同じ閾値電圧）、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６に印加される電圧をＶｒｅ１、Ｖｒｅ２とすると、それぞれ、（式１０）、（式１１）、（式１２）で表される。
　Ｖｃｒ　　＝　Ｖｒｅ　＋　Ｖｔｎ　＋　ＶＦ”　　　　（式１０）
　Ｖｃｔ１　＝　Ｖｒ１　＋　Ｖｔｎ　　　　　　　　　　（式１１）
　Ｖｃｔ２　＝　Ｖｒ２　＋　Ｖｔｎ　　　　　　　　　　（式１２）
　ＮＭＯＳトランジスタＮ１４、Ｎ２５、Ｎ２６はセンスアンプ３０２のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３０２のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１４とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。同様に、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ２５とＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ２６とＰＭＯＳトランジスタＰ５を縮小したサイズで構成してもよい。このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１４の閾値電圧ＶＦ”分低い電圧と、リファレンス抵抗変化素子ＲＥ１４に印加される電圧Ｖｒｅとリファレンス固定抵抗素子ＲＲ２５に印加される電圧Ｖｒｅ１の差分電圧（Ｖｒｅ－Ｖｒｅ１）の合計の電圧が出力される。また、出力端子ＯＵＴ３から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１４の閾値電圧ＶＦ”分低い電圧と、リファレンス抵抗変化素子ＲＥ１４に印加される電圧Ｖｒｅとリファレンス固定抵抗素子ＲＲ２６に印加される電圧Ｖｒｅ２の差分電圧（Ｖｒｅ－Ｖｒｅ２）の合計の電圧が出力される。
　一方、ビット線電圧切り替え回路４０１は、スイッチＳＷ１とＳＷ２とＳＷ３とで構成されている。ビット線電圧切り替え回路４０１のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２と接続され、スイッチＳＷ３の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ３と接続されている。スイッチＳＷ１とスイッチＳＷ２とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線電圧切り替え回路４０１は、センスアンプ３０２の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２、ＳＷ３をオフ状態にすることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２とＳＷ３のいずれか１つをオン状態、他をオフ状態にすることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２の第１のセル特性判定クランプ電圧Ｖｃｔ１、または出力端子ＯＵＴ３の第２のセル特性判定クランプ電圧Ｖｃｔ２をトランジスタＮ１のゲート端子に出力する。つまり、ビット線電圧切り替え回路４０１は、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Ｖｃｒを印加し、セル特性判定モード時には第１のセル特性判定クランプ電圧Ｖｃｔ１、または第２のセル特性判定クランプ電圧Ｖｃｔ２を印加する。
　以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔ１（ＳＷ１：オン状態、ＳＷ２オフ状態）、Ｖｂｌｔ２（ＳＷ１：オフ状態、ＳＷ２オン状態）は、それぞれ、（式１３）、（式１４）、（式１５）で表すことができる。
　Ｖｂｌｒ　　≦　Ｖｒｅ　＋　ＶＦ”　　　　　　　　（式１３）
　Ｖｂｌｔ１　≦　Ｖｒｅ１　　　　　　　　　　　　　（式１４）
　Ｖｂｌｔ２　≦　Ｖｒｅ２　　　　　　　　　　　　　（式１５）
　以上の構成により、通常読み出しモード時には、ビット線には電流制御素子の閾値電圧ＶＦを超える電圧が印加されることによって、メモリセルアレイ２０２に含まれる電流制御素子がオン状態になり、メモリセル状態を検出することができる。また、セル特性判定モード時には、ビット線には電流制御素子の閾値電圧ＶＦ以下の複数の電圧を切り替えて印加することによって、様々なばらつきを持った電流制御素子の特性を検出することができる。
　図２６は、第７の実施の形態における不揮発性記憶装置を用いたセル特性判定モード時の判定フローの一例である。本判定フローは、図２５で説明をした回路図を例に、第１と第２のクランプ電圧が設定できることとして説明をする。
　初めに、セル特性判定モード時を設定すると（ステップＳ５００）、ビット線電圧切り替え回路４０１のＳＷ１はオフ状態になる。次に、第１のセル特性判定クランプ電圧を設定するため（ステップＳ５０１）、ビット線電圧切り替え回路４０１のＳＷ２はオン状態に、ＳＷ３はオフ状態になることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２が選択され、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に、第１のセル特性判定クランプ電圧Ｖｃｔ１が印加される。次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択し（ステップＳ５０２）、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ５０３）。そして、センスアンプ３０２の出力電圧を判定し（ステップＳ５０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定し（ステップＳ５０５）、Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ５０６）。そして、全てのセル特性判定クランプ電圧での検出がされていれば（ステップＳ５０７でＹｅｓ）、全メモリセル領域を判定（ステップＳ５０９）した後、セル特性判定モードを終了し、全てのセル特性判定クランプ電圧での検出がされていなければ（ステップＳ５０７でＮｏ）、次のセル特性判定クランプ電圧（第２のセル特性判定クランプ電圧以降）に切り替えて（ステップＳ５０８）、読み出し動作（ステップＳ５０３）以降のフローを繰り返す。
　つまり、図２６のセル特性判定モード時の判定フローでは、複数のセル特性判定動作電圧で順次メモリセルの状態を検出することができるため、メモリセルの電流制御素子の閾値電圧のばらつき等を評価することができる。
　図２６のセル特性判定モード時において、セル特性判定クランプ電圧は、低いセル特性判定クランプ電圧から評価を開始し、次により高いセル特性判定クランプ電圧に設定をするほうが望ましい。これは、最初に高いセル特性判定クランプ電圧を設定した場合、メモリセルの電流制御素子が破壊されていると、その設定された高いセル特性判定クランプ電圧がメモリセルの抵抗変化素子に印加され、抵抗変化素子の書き込み電圧を超えると抵抗変化素子の状態が変化する場合があるからである。特に、抵抗変化素子が高抵抗状態に変化すると、図９のモード別真理値表でも説明したように、メモリセルの破壊状態が検出されない場合が発生する。また、セル特性判定モード時に印加される電圧の印加極性は、メモリセルが低抵抗状態に変化する極性で印加するほうがより望ましい。
　（第８の実施の形態）
　次に、本発明の第８の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図２７は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図であり、図２７に示すとおり、ビット線制御電圧発生回路５０６に少なくとも２つ以上の電圧源を用いた構成の一例を示している。また、本実施の形態では、２つの電圧源で構成されている場合について説明をするが、３つ以上の電圧源で構成して、ビット線制御電圧切り替え回路４００のスイッチで切り替えても構わない。
　図２７に示す読み出し回路２０６は、センスアンプ３０３と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５０６とで構成されている。
　ビット線制御電圧発生回路５０６は、電圧源ＶＰＰ１、ＶＰＰ２とで構成されている。電圧源ＶＰＰ１は、ビット線制御電圧発生回路５０６の出力端子ＯＵＴ１から読み出しクランプ電圧Ｖｃｒを出力し、電圧源ＶＰＰ２は、ビット線制御電圧発生回路５０６の出力端子ＯＵＴ２からセル特性判定クランプ電圧Ｖｃｔを出力する。なお、電圧源ＶＰＰ１、ＶＰＰ２は、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。
　センスアンプ３０３は、比較回路３１０と、カレントミラー回路３２３と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２３は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、定電流回路３３０とで構成されている。カレントミラー回路３２３のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、－端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
　ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、電圧源ＶＰＰ１、または電圧源ＶＰＰ２から供給される。電圧源ＶＰＰ１は、（式１）で示す読み出しクランプ電圧Ｖｃｒを発生し、電圧源ＶＰＰ２は、（式２）で示すセル特性判定クランプ電圧Ｖｃｔを発生する。
　ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、電圧源ＶＰＰ１と接続され、スイッチＳＷ２の一方の端子は、電圧源ＶＰＰ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０３のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線制御電圧切り替え回路４００は、センスアンプ３０３の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、電圧源ＶＰＰ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、電圧源ＶＰＰ２のセル特性判定クランプ電圧Ｖｃｔをビット線電圧制御トランジスタＮ１のゲート端子に出力する。つまり、ビット線制御電圧切り替え回路４００は、センスアンプ３０３のビット線電圧制御トランジスタＮ１のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Ｖｃｒを印加し、セル特性判定モード時にはセル特性判定クランプ電圧Ｖｃｔを印加する。
　以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔは、それぞれ、（式３）、（式４）で表すことができ、安定した電圧源を用いることでより高精度にメモリセルの状態を検出することができる。
　（第９の実施の形態）
　次に、本発明の第９の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図２８は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図である。
　図２８に示す読み出し回路２０６は、センスアンプ３０４と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５０７とで構成されている。
　ビット線制御電圧発生回路５０７は、電圧源ＶＰＰとリファレンス電流制御素子ＲＤ１５とで構成されている。電圧源ＶＰＰは、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１から読み出しクランプ電圧Ｖｃｒを出力する。電圧源ＶＰＰは、リファレンス電流制御素子ＲＤ１５の一方の端子と接続されている。リファレンス電流制御素子ＲＤ１５のもう一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続され、リファレンス電流制御素子ＲＤ１５は、セル特性判定クランプ電圧Ｖｃｔを出力する。なお、電圧源ＶＰＰは、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。
　センスアンプ３０４は、比較回路３１０と、カレントミラー回路３２３と、ＮＭＯＳトランジスタ（ビット線電圧制御トランジスタ）Ｎ１と、ＮＭＯＳトランジスタ（ビット線プリチャージトランジスタ）Ｎ１０と、ビット線電圧検知回路６８０とで構成されている。カレントミラー回路３２３は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、定電流回路３３０とで構成されている。カレントミラー回路３２３のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線プリチャージトランジスタＮ１１のゲート端子に接続されるとともに、ビット線電圧検知回路６８０の出力端子ＢＤＯＵＴと接続されている。ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されるとともに、ビット線プリチャージトランジスタＮ１０のソース端子と、ビット線電圧検知回路６８０の入力端子ＢＤＩＮと接続されている。ビット線プリチャージトランジスタＮ１０のドレイン端子は電源電圧と接続されている。また、比較回路３１０のもう一方の端子（例えば、－端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
　ビット線電圧検知回路６８０は、ＰＭＯＳトランジスタＰ１０と、ＮＭＯＳトランジスタＮ１３とで構成されたインバータ素子である。ＰＭＯＳトランジスタＰ１０のソース端子は、ビット線電圧検知回路６８０の端子ＶＤＤＢＤを介して、ビット線制御電圧切り替え回路４００と接続されている。ＰＭＯＳトランジスタＰ１０のゲート端子は、接地されている。ＰＭＯＳトランジスタＰ１０のドレイン端子は、ビット線電圧検知回路６８０の出力端子ＢＤＯＵＴと接続されるとともに、ＮＭＯＳトランジスタＮ１３のドレイン端子と接続されている。ＮＭＯＳトランジスタＮ１３のゲート端子は、ビット線電圧検知回路６８０の入力端子ＢＤＩＮと接続され、ＮＭＯＳトランジスタＮ１３のソース端子は、接地されている。
　ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０４のビット線電圧検知回路６８０の端子ＶＤＤＢＤと接続されている。
　ビット線制御電圧発生回路５０７は、電圧源ＶＰＰとリファレンス電流制御素子ＲＤ１５とで構成されている。電圧源ＶＰＰ、は（式１）で示される読み出しクランプ電圧Ｖｃｒを発生し、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１を介して読み出しクランプ電圧Ｖｃｒを出力する。リファレンス電流制御素子ＲＤ１５の一方の端子は、電圧源ＶＰＰと接続され、もう一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続されて、（式２）で示されるセル特性判定クランプ電圧Ｖｃｔを発生する。ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒからリファレンス電流制御素子ＲＤ１５の閾値電圧ＶＦ’’’分降下した電圧になる。
　ビット線制御電圧切り替え回路４００は、センスアンプ３０４の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、読み出しクランプ電圧Ｖｃｒをビット線電圧検知回路６８０の端子ＶＤＤＢＤに出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、セル特性判定クランプ電圧Ｖｃｔをビット線電圧検知回路６８０の端子ＶＤＤＢＤに出力する。
　一方、ビット線電圧検知回路６８０は、センスアンプ３０４の端子ＢＬＩＮを介してビット線の電位を入力端子ＢＤＩＮで検知する。ビット線の電位がビット線電圧検知回路６８０の閾値電圧以下の場合には、ＮＭＯＳトランジスタＮ１３がオフ状態になり、端子ＶＤＤＢＤから供給される電圧が出力端子ＢＤＯＵＴを介して、ビット線電圧制御トランジスタＮ１のゲート端子と、ビット線プリチャージトランジスタＮ１０のゲート端子に印加されることで、ビット線の電位はビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した電圧までプリチャージされる。ビット線の電位が、ビット線電圧検知回路６８０の閾値電圧を超えると、ＮＭＯＳトランジスタＮ１３がオン状態になり、ビット線電圧検知回路６８０の出力端子ＢＤＯＵＴの電圧が低下することによって、ビット線電圧制御トランジスタＮ１、およびビット線プリチャージトランジスタＮ１０はオフ状態になる。つまり、ビット線の電位がビット線電圧検知回路６８０の閾値電圧以下の時は、ビット線プリチャージトランジスタＮ１０によってビット線を高速に所定の電位までプリチャージすることができる。
　以上の構成によって、ビット線に印加される電圧は、ビット線プリチャージトランジスタＮ１０によって所定の電位にプリチャージされるので、高速にメモリセルの状態を検出することができる。
　また、上記した実施の形態では、メモリセルに設けられた電流制御素子として双方向のダイオードを用いたが、上記した例に限らず、電流制御素子は単方向ダイオードであってもよい。単方向ダイオードを電流制御素子として使用した場合、不良メモリセルを検出するための不良検知ステップにおいて、メモリセルが正常であれば、逆方向に電流を流したときにメモリセルに電流は流れないが、ショート不良を有するメモリセルが含まれている場合には不良メモリセルに電流が流れる。したがって、逆方向に電流が流れることをもってメモリセルが不良であるとしてもよい。このような構成により、不良メモリセルを検知することができる。このとき、ビット線またはワード線に電流の不良検知回路を設けると、ビット線またはワード線単位で不良メモリセルを有するビット線またはワード線を検出することができる。また、ビット線とワード線のいずれにも電流の不良検知回路を設けた場合、選択されたビット線とワード線との間に接続された不良メモリセルを検知することができる。
　なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
　例えば、メモリセルにおいて、電流制御素子と、抵抗変化素子との上下の接続関係を逆にして接続しても構わないし、第１の抵抗変化層と第２の抵抗変化層との上下の接続関係を逆にし、下部電極と上部電極との上下の接続関係を逆にしても構わない。
　また、上記した実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　また、上記の実施の形態における上部電極、下部電極、第１の抵抗変化層、第２の抵抗変化層の材料は一例であって、その他の材料を用いても構わない。例えば、抵抗変化素子の金属酸化物層はタンタル酸化物の積層構造で構成されるとして説明したが、本発明の上述した作用効果は、金属酸化物層がタンタル酸化物の場合に限って発現されるものではなく、抵抗変化素子は、可逆的に少なくとも２つ以上の抵抗値を遷移する素子であれば、他の構成や材料であっても構わないことは明白である。
　また、上記の実施の形態における電流制御素子は双方向型の電流制御素子について記載しているが、単方向ダイオードを用いても構わない。また、上記の実施の形態における電流制御素子は、ＰＮダイオードやショットキーダイオード、ツェナーダイオードでも構わない。
　以上説明したように、本発明に係るクロスポイント構成の抵抗変化型不揮発性記憶装置は、双方向特性を有する電流制御素子を用いたメモリセルの不良メモリセルのアドレスの検出をし、その不良メモリセルの救済を行うことで、信頼性の高いメモリを実現するのに有用である。
　１０、１００　　メモリセル
　２０、１０１　　電流制御素子
　２１　　電流制御素子の下部電極（第１の電極）
　２２　　電流制御素子の半導体層
　２３　　電流制御素子の上部電極（第２の電極）
　３０、１０２　　抵抗変化素子
　３１　　抵抗変化素子の下部電極（第３の電極）
　３２　　抵抗変化素子の第１の抵抗変化層
　３３　　抵抗変化素子の第２の抵抗変化層
　３４　　抵抗変化素子の上部電極（第４の電極）
　３５　　抵抗変化素子の抵抗変化層
　５０　　下部配線
　５１　　上部配線
　２００　　抵抗変化型不揮発性記憶装置
　２０１　　メモリ本体部
　２０２、２３２、２４２、２５２　　メモリセルアレイ
　２０３　　ワード線選択回路（メモリセル選択回路）
　２０４　　ビット線選択回路（メモリセル選択回路）
　２０５　　書き込み回路
　２０６　　読み出し回路
　２０７　　データ信号入出力回路
　２０８　　アドレス信号入力回路
　２０９　　制御回路
　２１０　　書き込み用電源
　２１１　　低抵抗化用電源
　２１２　　高抵抗化用電源
　２１３　　不良アドレス記憶回路
　２１４　　アドレス比較回路
　３００　　センスアンプ
　３１０　　比較回路（検知回路）
　３２０　　カレントミラー回路
　３３０　　定電流回路
　４００　　ビット線制御電圧切り替え回路
　５００　　ビット線制御電圧発生回路
　６００、６０１　　メインメモリセルアレイ
　６０２　　非選択メモリセルアレイ
　６１０、６２０、６３０、６４０　　冗長メモリセルアレイ
　６５０ａ、６５０ｂ、６５０ｃ、６５０ｄ　　メインメモリセルアレイ
　６６０ａ、６６０ｂ、６６０ｃ、６６０ｄ　　冗長メモリセルアレイ
　６７０ａ、６７０ｂ、６７０ｃ、６７０ｄ　　冗長メモリセルアレイ
　６８０　　ビット線電圧検知回路（電圧検知回路）
　６８０ａ、６８０ｂ、６８０ｃ、６８０ｄ　　メインメモリセルアレイ
　６９０ａ、６９０ｂ、７００ａ、７００ｂ　　冗長メモリセルアレイ
　７００　　ＨＲ書き込み回路
　７１０　　第１ＨＲ書き込み回路
　７２０　　第２ＨＲ書き込み回路
　８００　　ＬＲ書き込み回路
　ＢＬ１、ＢＬ２、ＢＬ３　　ビット線
　ＢＬＲ１　　冗長ビット線
　Ｄ１１、Ｄ１２、Ｄ１３　　電流制御素子
　Ｄ２１、Ｄ２２、Ｄ２３　　電流制御素子
　Ｄ３１、Ｄ３２、Ｄ３３　　電流制御素子
　Ｍ１１、Ｍ１２、Ｍ１３　　メモリセル
　Ｍ２１、Ｍ２２、Ｍ２３　　メモリセル
　Ｍ３１、Ｍ３２、Ｍ３３　　メモリセル
　Ｒ１１、Ｒ１２、Ｒ１３　　抵抗変化素子
　Ｒ２１、Ｒ２２、Ｒ２３　　抵抗変化素子
　Ｒ３１、Ｒ３２、Ｒ３３　　抵抗変化素子
　ＷＬ１、ＷＬ２、ＷＬ３　　ワード線
　ＷＬＲ１　　冗長ワード線

Claims (25)

  1. 　印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイと、
    　前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、
    　前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、
    　前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、または、前記閾値電圧以下の第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、
    　前記書き込み回路は、前記電圧パルスとして第１の低抵抗化パルス、または、第１の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にし、
    　前記読み出し回路は、前記選択されたメモリセルに前記第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、
    　前記読み出し回路は、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、
    　前記書き込み回路は、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する
    抵抗変化型不揮発性記憶装置。
  2. 　前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 　前記読み出し回路は、前記選択されたメモリセルに前記第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定する
    請求項１または２に記載の抵抗変化型不揮発性記憶装置。
  4. 　前記書き込み回路により前記不良メモリセルに対して前記第３の高抵抗化パルスを印加した後、前記読み出し回路は、再度、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になっていないと判定する
    請求項２に記載の抵抗変化型不揮発性記憶装置。
  5. 　前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで前記第３の高抵抗化パルスを繰り返し印加する
    請求項４に記載の抵抗変化型不揮発性記憶装置。
  6. 　前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで、前記第３の高抵抗化パルス条件と異なる第４の高抵抗化パルスを、２回目以降繰り返し印加する
    請求項４に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記第４の高抵抗化パルスの電圧値は、前記第３の高抵抗化パルスの電圧値よりも絶対値が大きい電圧である
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  8. 　前記第４の高抵抗化パルスの電流値は、前記第３の高抵抗化パルスの電流値よりも大きい
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  9. 　前記第４の高抵抗化パルスのパルス幅は、前記第３の高抵抗化パルスのパルス幅よりも大きい
    請求項６に記載の抵抗変化型不揮発性記憶装置。
  10. 　前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子の抵抗値が前記第３の高抵抗状態の抵抗値よりも低いときに、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルの抵抗変化素子に、前記第１の高抵抗状態よりも抵抗値の高い前記第２の高抵抗状態にするように前記第２の高抵抗化パルスを印加する
    請求項２に記載の抵抗変化型不揮発性記憶装置。
  11. 　前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値以上である
    請求項１～１０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  12. 　前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上である
    請求項１～１１のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  13. 　前記不良メモリセルの抵抗変化素子の前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上である
    請求項１～１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  14. 　前記メモリセルアレイは、
    　主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、
    　前記メインメモリセルアレイ中の少なくとも１つの前記メモリセルが不良メモリセルの場合に、前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備えている
    請求項１～１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  15. 　前記抵抗変化型不揮発性記憶装置は、
    　前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて記憶する不良アドレス記憶回路を備える
    請求項１４に記載の抵抗変化型不揮発性記憶装置。
  16. 　前記不良アドレス記憶回路は、
    　前記不良メモリセルを有するビット線およびワード線の少なくともいずれかのアドレスと、
    　前記不良メモリセルと置換する前記冗長メモリセルを有する、前記ビット線に対応するビット線および前記ワード線に対応するワード線の少なくともいずれかのアドレスと、
    を対応付けて記憶する
    請求項１５に記載の抵抗変化型不揮発性記憶装置。
  17. 　前記抵抗変化型不揮発性記憶装置は、
    　前記書き込み回路に低抵抗化電圧を供給する低抵抗電源と、前記書き込み回路に高抵抗化書き込み電圧を供給する高抵抗電源とを有する書き込み用電源を備える
    請求項１～１６のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  18. 　印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、
    　書き込み回路により、前記複数のメモリセルのうち選択されたメモリセルに第１の低抵抗化パルス、または、第１の高抵抗化パルスを印加することで、前記選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にする書き込みステップと、
    　読み出し回路により、前記選択されたメモリセルに前記閾値電圧より高い第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出す読み出しステップと、
    　前記選択されたメモリセルの抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有している不良メモリセルであると判定する不良検知ステップと、
    　前記書き込み回路により、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する、他のメモリセル高抵抗化ステップとを含む
    抵抗変化型不揮発性記憶装置の駆動方法。
  19. 　前記不良検知ステップの後に、
    　前記書き込み回路により、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する、不良メモリセル高抵抗化ステップを含む
    請求項１８に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  20. 　前記不良検知ステップにおいて、前記読み出し回路は、前記選択されたメモリセルに前記閾値電圧より低い第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定する
    請求項１８または１９に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  21. 　前記不良メモリセルに対して、前記不良メモリセル高抵抗化ステップを実施した後に、再度、前記不良検知ステップを行い、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていないと判定する不良メモリセル高抵抗化チェックステップをさらに含む
    請求項１９に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  22. 　前記不良メモリセル高抵抗化チェックステップで、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、再度、不良メモリセル高抵抗化ステップを行い、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで繰り返す
    請求項２１に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  23. 　前記不良メモリセル高抵抗化ステップを行う際に、２回目以降の不良メモリセル高抵抗化チェックステップの書き込み条件を変更する
    請求項２２に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  24. 　前記メモリセルアレイは、
    　主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、
    　前記メインメモリセルアレイ中の少なくとも１つ以上の前記メモリセルが不良メモリセルの場合に、前記メインメモリセルアレイ中の前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備え、
    　前記抵抗変化型不揮発性記憶装置は、
    　前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて不良アドレス記憶回路に記憶し、
    　メモリ動作時において、前記不良メモリセルにアクセスしたときに、前記不良アドレス記憶回路を参照して前記冗長メモリセルにアクセスする
    請求項１８～２３のいずれか１項に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  25. 　不良メモリセル高抵抗化チェックステップにおいて前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていると判定された場合に、前記不良メモリセルのアドレス情報を前記不良アドレス記憶回路に記憶する救済ステップをさらに含む
    請求項２４に記載の抵抗変化型不揮発性記憶装置の駆動方法。
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