WO2010140296A1 - 不揮発性記憶素子およびこれを備えた半導体記憶装置 - Google Patents

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WO2010140296A1
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nonvolatile memory
fuse
resistance
electrode
memory element
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魏志強
高木剛
飯島光輝
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パナソニック株式会社
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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    • H—ELECTRICITY
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    • G—PHYSICS
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    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Definitions

  • the present invention relates to a nonvolatile memory element and a semiconductor memory device including the same, and in particular, reversibly transitions between a low resistance state and a high resistance state having a higher resistance value than the low resistance state by application of a voltage pulse.
  • the present invention relates to a nonvolatile memory element having a variable resistance element and a semiconductor memory device.
  • the resistance change element is an element that has a property that the resistance value reversibly changes by an electrical signal, and that can store information corresponding to the resistance value in a nonvolatile manner.
  • the resistance change element Unlike a phase change element (PCRAM) in which a resistance value changes due to a change in crystal state due to heat generated by an electrical stimulus, the resistance change element has a resistance directly through an electron transfer, that is, through an exchange of electrons. By changing the redox state of the change material, the resistance value of the element is changed.
  • PCRAM phase change element
  • a cross-point type semiconductor memory device is known as an example of a large-capacity semiconductor memory device equipped with this variable resistance element.
  • a cross-point type ReRAM when reading the resistance value of the resistance change element formed at the intersection where the word line and the bit line intersect three-dimensionally, the memory element in another row or other column
  • a diode which is a current control element is inserted in series with the variable resistance element to form a nonvolatile memory element (also referred to as a memory cell) (see, for example, Patent Document 1). ).
  • FIG. 13 is a diagram showing a conventional semiconductor memory device equipped with a memory cell composed of a resistance change element and a current control element.
  • This figure shows a resistance change element 260 that stores information by a change in electrical resistance due to electrical stress in a cross-point memory cell array having a bit line 210, a word line 220, and a memory cell 280 formed at each intersection thereof.
  • a memory cell 280 is formed by serially connecting a two-terminal current control element 270 having a non-linear current-voltage characteristic that allows a current to flow in both directions.
  • the bit line 210 serving as the upper wiring is electrically connected to the current control element 270, and the word line 220 serving as the lower wiring is electrically connected to the resistance change element 260.
  • the present invention has been made to solve the above-described problem, and even when a defect occurs in a certain nonvolatile memory element, the nonvolatile memory element in the same row or column as the defective nonvolatile memory element is used. It is an object of the present invention to provide a nonvolatile memory element that can effectively prevent writing and reading from being disabled, and a semiconductor memory device including the nonvolatile memory element.
  • a nonvolatile memory element includes a current control element having nonlinear current-voltage characteristics, a low resistance state based on an applied voltage pulse, and a resistance higher than the low resistance state.
  • a resistance change element that reversibly transitions between a high resistance state having a high value and a fuse, and the current control element, the resistance change element, and the fuse are connected in series, and the fuse is connected to the current control element Alternatively, the variable resistance element is configured to be disconnected when it is practically short-circuited.
  • a resistance change element or a current control element constituting a certain nonvolatile memory element when a resistance change element or a current control element constituting a certain nonvolatile memory element is defective and the nonvolatile memory element is substantially short-circuited, a current flowing through the resistance change element is reduced.
  • the resistance change element is in a resistance state lower than the low resistance state. Thereby, most of the voltage applied to the nonvolatile memory element is applied to the fuse.
  • a voltage applied to the nonvolatile memory element is applied to the fuse, a large current flows through the fuse, and the fuse is disconnected. For this reason, the defective nonvolatile memory element has a resistance value equal to or higher than the high resistance state of the variable resistance element.
  • the current control element, the variable resistance element, and the fuse are formed at a three-dimensional intersection of the first wiring and the second wiring that intersect each other to form a cross-point type nonvolatile memory element. Also good.
  • a fuse is provided for each cross-point type nonvolatile memory element. Therefore, when a defective nonvolatile memory element is generated, A fuse connected to the non-volatile memory element is cut off and a large current is prevented from flowing through the defective non-volatile memory element, and another non-volatile memory element in the same row or column as the defective non-volatile memory element Since current flows through adjacent rows and columns, the other nonvolatile memory elements can be accessed and normally operated.
  • the fuse may have a resistance value smaller than the resistance value in the low resistance state of the nonvolatile memory element before being blown.
  • the fuse has a resistance value of 5 k ⁇ or less.
  • the fuse may be made of polysilicon.
  • a semiconductor memory device includes a substrate, a plurality of first wirings arranged in parallel to each other on the substrate, and parallel to the main surface of the substrate above the plurality of first wirings.
  • a plurality of second wirings formed parallel to each other in a plane and three-dimensionally intersecting with the plurality of first wirings, and a solid of the plurality of first wirings and the plurality of second wirings 2.
  • the defective nonvolatile memory element has a resistance value equal to or higher than the high resistance state of the variable resistance element.
  • the resistance change element includes a first electrode, a second electrode, and a resistance change layer sandwiched between the first electrode and the second electrode
  • the current control element includes a third electrode An electrode, a fourth electrode, an insulator layer or a semiconductor layer sandwiched between the third electrode and the fourth electrode
  • the nonvolatile memory element includes the first wiring and the resistance
  • Between the first electrode of the change element, between the second electrode of the resistance change element and the third electrode of the current control element, and between the fourth electrode of the current control element and the At least any one of the second wirings may be provided with a contact plug that is electrically connected to each other, and the fuse may be configured as any one of the contact plugs.
  • fuse in the claims and the specification means a fuse that is blown when a current of a predetermined current value or more flows.
  • the term “when the nonvolatile memory element is substantially short-circuited” in the claims and the specification refers to the resistance value of the low resistance state when the nonvolatile memory element is normal due to electrical breakdown. It means a state having a low resistance value.
  • the nonvolatile memory element and the semiconductor memory device of the present invention since the current control element, the resistance change element, and the fuse are connected in series, even if a defective nonvolatile memory element occurs, the defective nonvolatile memory element It is possible to effectively prevent writing and reading from being performed to other nonvolatile memory elements in the same row or column.
  • FIG. 1 is a schematic circuit diagram showing a semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic top view showing the semiconductor memory device shown in FIG.
  • FIG. 3 is a schematic sectional view showing the semiconductor memory device shown in FIG.
  • FIG. 4 is a diagram showing characteristics due to resistance change in the current control element of the present embodiment.
  • FIG. 5 is a diagram showing current-voltage characteristics at the time of failure in the nonvolatile memory element of this embodiment and load characteristics in the fuse.
  • FIG. 6 is a schematic process diagram showing a method of manufacturing the semiconductor memory device shown in FIG.
  • FIG. 7 is a schematic process diagram showing a method of manufacturing the semiconductor memory device shown in FIG.
  • FIG. 8 is a schematic process diagram showing a method of manufacturing the semiconductor memory device shown in FIG. FIG.
  • FIG. 9 is a schematic process diagram showing a method of manufacturing the semiconductor memory device shown in FIG.
  • FIG. 10 is a schematic process diagram showing a method of manufacturing the semiconductor memory device shown in FIG.
  • FIG. 11 is a schematic cross-sectional view showing a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 12 is a schematic process diagram showing a method of manufacturing the semiconductor memory device shown in FIG.
  • FIG. 13 is a schematic circuit diagram showing a conventional semiconductor memory device.
  • FIG. 1 is a schematic circuit diagram showing a nonvolatile semiconductor memory device 10 according to the first embodiment of the present invention.
  • FIG. 2 is a schematic plan view showing the configuration of the nonvolatile semiconductor memory device 10 shown in FIG.
  • FIG. 3 is a diagram showing a configuration of the nonvolatile semiconductor memory device 10 shown in FIG. 1 in a sectional view, and is a schematic sectional view showing a section taken along the line III-III shown in FIG. is there.
  • the semiconductor memory device 10 of this embodiment includes a nonvolatile memory element (nonvolatile memory element) 11 in which a current control element 112, a resistance change element 105, and a fuse 103 are connected in series. Yes. More specifically, one end of the fuse 103 is connected to the first wiring (word line) 101, and one end of the current control element 112 is connected to the second wiring (bit line) 119. In this embodiment, the current control element 112, the resistance change element 105, and the fuse 103 are connected in series between the first wiring 101 and the second wiring 119 in this order. Even if the positions of the variable resistance element 105 and the fuse 103 are switched, the same effect can be obtained.
  • the semiconductor memory device 10 includes the substrate 100 and the main surface of the substrate 100 in parallel with each other in the first direction (the horizontal direction in FIGS. 2 and 3). And a plurality of first wirings 101 extending in parallel to each other in a plane parallel to the main surface of the substrate 100 above the plurality of first wirings 101 and the plurality of first wirings 101.
  • a plurality of second wirings (bit lines) arranged so as to extend in a second direction (a direction perpendicular to the paper surface in FIG. 3 and a vertical direction in FIG.
  • a non-volatile storage element array having elements 11; It is equipped with a.
  • the nonvolatile memory element 11 includes a fuse 103, a resistance change element 105, a current control element 112, and a second contact plug 110 that connects the resistance change element 105 and the current control element 112.
  • the resistance change element 105 includes a lower electrode (first electrode) 106, an upper electrode (second electrode) 108, and a resistance change layer 107 interposed between the lower electrode 106 and the upper electrode 108. ing.
  • the lower electrode 106 and the resistance change layer 107 are in physical contact, and the upper electrode 108 and the resistance change layer 107 are in physical contact.
  • the current control element 112 includes a lower electrode (third electrode) 113, an upper electrode (fourth electrode) 115, and an insulator layer or semiconductor layer 114 interposed between the lower electrode 113 and the upper electrode 115. And.
  • the lower electrode 113 and the insulator or semiconductor layer 114 are in physical contact, and the upper electrode 115 and the insulator or semiconductor layer 114 are in physical contact.
  • a first interlayer insulating layer 102 is formed on the substrate 100 so as to cover the first wiring 101.
  • a plurality of resistance change elements 105 are arranged on the first interlayer insulating layer 102 so as to be arranged at equal intervals on the first wiring 101 when viewed from the main surface side of the substrate 100 (upward direction in FIG. 3). Is formed.
  • the first wiring 101 and the lower electrode 106 of the resistance change element 105 located thereabove are connected by a fuse 103 that functions as a first contact plug formed so as to penetrate the first interlayer insulating layer 102. Yes.
  • a second interlayer insulating layer 109 is formed on the first interlayer insulating layer 102 so as to cover the variable resistance element 105.
  • a plurality of current control elements 112 are formed at positions overlapping the resistance change element 105 when viewed from the main surface side of the substrate 100.
  • the upper electrode 108 of the resistance change element 105 and the lower electrode 113 of the current control element 112 are directly connected to both the resistance change layer 107 of the resistance change element 105 and the semiconductor layer 114 of the current control element 112 by the second contact plug 110. Connected without contact.
  • a third interlayer insulating layer 116 is formed on the second interlayer insulating layer 109 so as to cover the current control element 112.
  • the second wiring 119 is orthogonal to the first wiring 101 as viewed from the main surface side of the substrate 100 and overlaps the resistance change element 105 and the current control element 112. Is formed.
  • the second wiring 119 and the upper electrode 115 of the current control element 112 below the second wiring 119 are connected by a third contact plug 117 formed so as to penetrate the third interlayer insulating layer 116.
  • the nonvolatile memory element 11 is provided between the first wiring 101 and the lower electrode 106 of the resistance change element 105, and functions as a first contact plug that conducts each other.
  • a second contact plug 110 provided between the upper electrode 108 of the element 105 and the lower electrode 113 of the current control element 112 and conducting to each other, and the upper electrode 115 of the current control element 112 and the second wiring 119
  • a third contact plug 117 which is provided between them and is electrically connected to each other.
  • the configuration in which the fuse 103 is disposed as the first contact plug is illustrated, but the fuse 103 may be configured as a second or third contact plug, and these The same effect can be obtained also.
  • the lead-out wiring 120 extending in the second direction in parallel with the second wiring 119 outside the region where the nonvolatile memory elements 11 are arranged as viewed from the thickness direction. Is formed.
  • the first wiring 101 and the lead-out wiring 120 are fourth contact plugs 118 formed so as to penetrate the first interlayer insulating layer 102, the second interlayer insulating layer 109, and the third interlayer insulating layer 116, respectively. Connected by.
  • the first wiring 101, the second wiring 119, and the lead-out wiring 120 are made of a conductive material such as aluminum.
  • the first interlayer insulating layer 102, the second interlayer insulating layer 109, and the third interlayer insulating layer 116 are configured by an amount of insulating material such as silicon oxide.
  • the second contact plug 110, the third contact plug 117, and the fourth contact plug 118 excluding the first contact plug functioning as the fuse 103 are made of a conductive material such as tungsten, for example.
  • the fuse 103 is configured to be disconnected when the current control element 112 is substantially short-circuited. More specifically, the fuse 103 is designed not to be blown by the operating current of the nonvolatile memory element 11 but to be blown by a current flowing beyond a predetermined current value.
  • the nonvolatile memory element 11 is provided at each of the three-dimensional intersections of the first wiring 101 and the second wiring 119 that intersect each other.
  • the semiconductor memory device 10 including the cross-point type nonvolatile memory element array is realized.
  • the resistance change layer 107 of the resistance change element 105 in this embodiment includes an oxygen-deficient transition metal oxide (oxygen content [atomic ratio: oxygen atoms in the total number of atoms compared to the stoichiometric oxide] Transition metal oxide) with a small number ratio].
  • the resistance change layer 107 is composed of an oxygen-deficient oxide of tantalum (TaO x : 0 ⁇ x ⁇ 2.5) or an oxygen-deficient oxide of hafnium (HfO x : 0 ⁇ x ⁇ 2). Contains transition metal oxides. More preferably, the resistance change layer 107 is composed of only an oxygen-deficient oxide of tantalum or an oxygen-deficient oxide of hafnium.
  • a resistance change element using an oxygen-deficient transition metal oxide reversibly changes its resistance value by applying a voltage pulse with a short pulse width of 100 ns or less.
  • the standard electrode potential of the material (first material) constituting the lower electrode 106 is V1
  • the standard electrode potential of the material (second material) constituting the upper electrode 108 is V2
  • the oxygen-deficient transition metal oxide included in the resistance change layer 107 assuming that the standard electrode potential of the transition metal itself (when the oxidation number of the transition metal is zero) is Vt, Vt ⁇ V2 and V1 ⁇ V2 Satisfy the relationship.
  • the material of the upper electrode 108 is less likely to be oxidized than the material of the resistance change layer 107.
  • the material of the upper electrode 108 is not oxidized and reduced, and the material of the resistance change layer 107 is oxidized and reduced.
  • the oxidation state of the resistance change layer 107 in the vicinity of the interface with the upper electrode 108 changes, and a resistance change phenomenon appears.
  • the oxidation-reduction reaction at the electrode interface preferentially appears on the upper electrode 108 side. That is, the interface where the resistance change phenomenon appears can be fixed to the upper electrode side.
  • the resistance value of the resistance change element 105 is switched by voltage pulses having different polarities.
  • a positive voltage positive electrical signal
  • current flows from the upper electrode 108 to the lower electrode 106.
  • electrons are taken from the variable resistance layer 107 to the electrode on the upper electrode side, so that the material of the variable resistance layer 107 is oxidized and its resistance value increases.
  • a negative voltage negative electrical signal
  • current flows from the lower electrode 106 to the upper electrode 108.
  • electrons are applied from the electrode to the resistance change layer 107 on the upper electrode side, whereby the material of the resistance change layer 107 is reduced and the resistance value thereof decreases.
  • tantalum nitride can be used for the lower electrode 106
  • platinum can be used for the upper electrode 108, for example.
  • V1 0.48V (standard electrode potential of tantalum nitride).
  • V2 1.18V (standard electrode potential of platinum).
  • Vt ⁇ 0.6 V (standard electrode potential of tantalum). Therefore, the relationship of Vt ⁇ V2 and V1 ⁇ V2 is satisfied.
  • Vt ⁇ 1.55 V (standard electrode potential of hafnium). In this case, the relationship of Vt ⁇ V2 and V1 ⁇ V2 is satisfied.
  • the thickness of the resistance change layer 107 can be set to, for example, 50 nm.
  • the resistance value of the resistance change element 105 is switched by voltage pulses having different polarities. Therefore, it is necessary for current to flow through the nonvolatile memory element 11 in any direction, and the bidirectional current control element 112 is applied.
  • the current control element 112 is an element having non-linear current-voltage characteristics. When the absolute value of the applied voltage is less than the critical voltage, the resistance value is large (off state), and when the absolute value of the applied voltage is greater than the critical voltage, the resistance value is The element is extremely small (on state).
  • the current control element 112 in this embodiment includes, for example, an MSM including a lower electrode 113 made of tungsten, a semiconductor layer 114 made of a silicon nitride film, and an upper electrode 115 made of tantalum nitride. Configured as a diode.
  • the thickness of the semiconductor layer 114 can be set to 3 to 20 nm, for example.
  • the silicon nitride film can be easily formed so as to have semiconductor characteristics, and the current control element 112 configured as an MSM diode can be manufactured by a simple manufacturing process.
  • a nitrogen-deficient silicon nitride film (SiN x : 0 ⁇ x ⁇ 2) can be formed by reactive sputtering in a nitrogen gas atmosphere using a Si target, for example.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • a current density of 2.5 ⁇ 10 3 A / cm 2 is obtained by applying a voltage of 1.6 V, and 5 ⁇ by applying a voltage of 0.4 V.
  • a current density of 10 A / cm 2 is obtained.
  • the on / off ratio is 50, which can be sufficiently used as the current control element 112 having non-ohmic properties.
  • the current control element 112 may be an MIM diode including an insulator layer 114 between the lower electrode 113 and the upper electrode 115.
  • SiO 2 , Si 3 O 4 , Ta 2 O 5 , or the like can be used as the material of the insulator layer 114.
  • the MSM diode is advantageous when it is desired to pass a larger current in the on state.
  • FIG. 4 is a diagram showing characteristics due to resistance change in the current control element of the present embodiment.
  • FIG. 4 (a) is a graph showing a change in resistance value when a voltage pulse is applied, and FIG. 4 (b). Is a graph showing an example of current-voltage characteristics of resistance change.
  • a voltage pulse having a voltage value of +5.0 V and a pulse width of 100 nsec is applied to the upper electrode 115 with respect to the lower electrode 106, and the voltage value.
  • a voltage pulse of ⁇ 4.0 V and a pulse width of 100 nsec is alternately applied.
  • the resistance value of the nonvolatile memory element 11 including the resistance change element 105 at this time is 1E6 (1M) ⁇ when a voltage pulse having a voltage value of +5.0 V is applied as shown in FIG. Degree (high resistance state).
  • the resistance value becomes about 80 k ⁇ (low resistance state).
  • the operating current at this time is about ⁇ 200 ⁇ A.
  • the voltage used for reading these resistance values is 2V.
  • the resistance value of the nonvolatile memory element 11 changes by one digit or more between the high resistance state and the low resistance state of the resistance change element 105.
  • the point C when a negative voltage is applied to the upper electrode 115 with respect to the lower electrode 106 with respect to the variable resistance element 105 in the high resistance state so that the absolute value of the voltage gradually increases, the point C Thus, the state changes from the high resistance state to the low resistance state (lowering the resistance), and finally becomes the low resistance state at the point D.
  • the voltage at point C is about ⁇ 3.3V
  • the current is about ⁇ 25 ⁇ A
  • the voltage at point D is about ⁇ 4.0V
  • the current is ⁇ 170 ⁇ A.
  • FIG. 5 is a diagram showing current-voltage characteristics at the time of failure in the nonvolatile memory element of this embodiment and load characteristics in the fuse.
  • FIG. 5A is a partially enlarged graph showing the current-voltage characteristics at the time of failure, and
  • FIG. 5B is a graph showing the load characteristics of the fuse.
  • the current control element 112 When a defect occurs in a certain nonvolatile memory element 11 during the manufacturing process or operation, the current control element 112 is substantially short-circuited. At this time, a voltage of about 4.0 V is applied to the nonvolatile memory element 11 having the current-voltage characteristics of FIG. 4 and a breakdown current BD of about 1500 ⁇ A flows as shown in FIG. It becomes. Thereby, the resistance change element 105 in the defective nonvolatile memory element 11 has a resistance value (for example, about 100 ⁇ ) lower than the resistance value in the low resistance state. Therefore, most of the voltage applied to the defective nonvolatile memory element 11 is applied to the fuse 103.
  • the load characteristic of the fuse 103 is such that the smaller the voltage (absolute value) applied in a predetermined voltage range is, the larger the allowable current (absolute value) is. As the voltage (absolute value) increases, the allowable current (absolute value) decreases. That is, the smaller the allowable current (absolute value), the easier the fuse 103 is blown.
  • a voltage of about 4.0 V is applied to the fuse 103 in the nonvolatile memory element 11 in which a failure has occurred.
  • the current allowed in the fuse 103 is about 100 ⁇ A as shown in FIG.
  • the breakdown current BD flowing through the fuse 103 at the time of failure is about 1500 ⁇ A as described above. Therefore, the breakdown current BD flowing through the nonvolatile memory element 11 generates Joule heat exceeding an allowable amount in the fuse 103, and the fuse 103 is blown.
  • the blown fuse 103 enters the surrounding interlayer insulating layer 102 and maintains the insulating state.
  • the defective nonvolatile memory element 11 maintains a resistance value (for example, 1E7 (10 M) ⁇ or more) higher than the high resistance state of the variable resistance element 105.
  • the current is prevented from flowing through the defective nonvolatile memory element 11, and the defective nonvolatile memory element is defective. Since current flows to other nonvolatile memory elements 11 in the same row or the same column as the elements 11 via adjacent rows and columns, the other nonvolatile memory elements 11 can be accessed and normally operated. Therefore, even when a failure occurs in a certain nonvolatile memory element 11, it is effective that writing and reading cannot be performed on another nonvolatile memory element 11 in the same row or the same column as the defective nonvolatile memory element 11. Can be prevented.
  • the oxygen-deficient transition metal oxide used as the resistance change layer 107 of the resistance change element 105 in this embodiment has a resistance value by applying a voltage pulse having a short pulse width of 100 nsec or less. Changes reversibly. That is, only by applying a voltage pulse having a very short pulse width, a current sufficient for normal operation of the nonvolatile memory element 11 can be passed through the nonvolatile memory element 11. This means that the amount of current per unit area flowing through the fuse 103 by the current control element 112 is large.
  • the defective nonvolatile memory element 11 is automatically disabled when the fuse 103 is blown, so that either the semiconductor memory device is manufactured or the semiconductor memory device is used. In this case, the operation of another nonvolatile memory element 11 in the same row or the same column can be ensured against the occurrence of a defect in the nonvolatile memory element 11.
  • the fuse 103 is designed not to be blown by the operating current of the nonvolatile memory element 11 but to be blown when a current of a predetermined current value or more flows.
  • the ease with which the fuse 103 is blown can be predicted by an average failure time MTBF (Mean-Time-Between-Failure) expressed by the following equation.
  • MTBF KJ ⁇ n exp (qE a / kT)
  • K is a constant
  • J is a current density
  • n is generally a value of 1.0 to 5.0
  • E a is an activation energy
  • k is a Boltzmann constant
  • T is an absolute temperature.
  • a higher current density J means a shorter MTBF. Therefore, as the current density J increases, the fuse 103 is easily blown.
  • the MTBF becomes shorter as the temperature becomes higher. Therefore, the fuse 103 is easily blown as the temperature increases.
  • the temperature of the fuse 103 is mainly determined by thermal energy transferred by Joule heat generated by current.
  • the amount of heat is the product of the square of the current value and the resistance value of the fuse 103.
  • the heating of the fuse 103 may be decelerated due to heat generation, and the resistance change of the fuse 103 may be hindered. Therefore, it is necessary to supply a current that generates heat instantaneously to the fuse 103 and to keep the heat in the fuse for a short time required to complete the resistance change of the fuse 103.
  • a heat conducting material such as metal takes heat away.
  • a heat insulating material such as an insulator can release heat energy from the fuse relatively gently. Therefore, a design in which the fuse is covered with an insulating layer and separated from the metal wiring is preferable.
  • the fuse 103 can be stably operated by configuring the fuse 103 as the first contact plug covered with the interlayer insulating layer 102. Note that since the fuse 103 is covered with the interlayer insulating layer 102 and connected to the upper and lower metal wirings 101 and 106, the fuse 103 preferably has a length of 500 nm or more.
  • the specific characteristics of the fuse 103 vary depending on the surrounding structure.
  • the specific configuration of the fuse 103 can be appropriately selected based on the above so that desired characteristics can be obtained in relation to the variable resistance element and other components.
  • the contact plug (first contact plug) functioning as the fuse 103 may have a smaller cross-sectional area than the other contact plugs (second and third contact plugs 110 and 117).
  • the second and third contact plugs 110 and 117 have a circular cross section with a diameter of 240 nm
  • the fuse 103 which is the first contact plug has a rectangular cross section with a side of 70 nm.
  • the configuration is preferably used.
  • the fuse 103 does not melt when the resistance change element 105 reversibly transitions between the high resistance state and the low resistance state, and the nonvolatile memory element 11 becomes the resistance change element. It is only necessary to have a resistance value that generates Joule heat so that the fuse 103 is blown when the resistance value becomes higher than the resistance value in the high resistance state.
  • the fuse 103 preferably has a resistance value R (F) smaller than the resistance value R (LR) in the low resistance state of the variable resistance element 105.
  • the resistance variable element 105 and the current control element 112 are connected in series with the resistor having the above resistance value, the current that flows when the resistance change element 105 is reduced in resistance is limited. Can be effectively prevented.
  • the resistance change element 105 transitions from the high resistance state to the low resistance state, when a voltage pulse having a short pulse width of 100 nsec or less as described above is applied, the resistance change element 105 is connected in series to the resistance change element 105 and has a nonlinear current ⁇ There is a possibility that a current larger than a desired current value flows due to an instantaneous increase in current due to the current control element 112 having voltage characteristics. If a current larger than the desired current value flows through the resistance change element 105, the resistance value is lower than the desired low resistance state, and the current flowing through the resistance change element 105 may not stop even after the voltage pulse is applied. Therefore, the voltage pulse applied to the resistance change element 105 needs to be instantaneously lowered.
  • the fuse 103 functions as a series resistor for performing current control when the resistance change element 105 is reduced in resistance, so that it is not necessary to separately provide a series resistor, thereby increasing the manufacturing cost. Therefore, the normal operation of the nonvolatile memory element 11 can be stably achieved.
  • the sum of the value R (D) preferably satisfies R (LR) ⁇ R (F) + R (D) ⁇ R (HR).
  • the fuse 103 preferably has a resistance value of 5 k ⁇ or less.
  • the fuse 103 in the present embodiment is made of, for example, polysilicon having a rectangular cross section with a side of 70 nm, a length of 500 nm, and a resistivity of 0.03 ⁇ ⁇ cm. Further, the fuse 103 is not blown by current and voltage while the resistance change element 105 reversibly transits between a high resistance state and a low resistance state, and a voltage of about 5 V when the nonvolatile memory element 11 is defective. And has a resistance value such that it is blown by a current of about 1500 ⁇ A.
  • the fuse 103 is made of polysilicon. Thereby, the fuse 103 can be formed inexpensively and easily. In addition, since the resistance value of the fuse 103 can be easily changed by changing the amount of impurities doped into polysilicon, the fuse 103 having an optimum resistance value can be formed in accordance with the specifications and the like. Polysilicon may be silicided by combining with a metal. That is, as the material of the fuse 103, for example, SiNi, SiCo, SiCu, or the like may be applied.
  • FIG. 6A is a diagram showing a process of forming the first wiring on the substrate
  • FIGS. 6B to 8H are fuses that are the first interlayer insulating layer and the first contact plug.
  • 8 (i) is a diagram showing a step of forming a resistance change element
  • FIG. 9 (j) is a diagram of forming a second interlayer insulating layer and a second contact plug.
  • FIG. 9K is a diagram illustrating a process of forming a current control element
  • FIG. 9L is a diagram illustrating a third interlayer insulating layer, a third contact plug, and a third contact plug.
  • 10 (m) is a diagram illustrating a process of forming a fourth contact plug
  • FIG. 10 (n) is a process of forming a second wiring and a lead-out wiring.
  • FIG. 6A is a diagram showing a process of forming the first wiring on the substrate
  • FIGS. 6B to 8H are fuses that are the first interlayer
  • a first wiring 101 is formed on a substrate 100 on which a transistor, a lower layer wiring, and the like are formed using a desired mask.
  • the first wiring 101 is covered.
  • the first interlayer insulating layer 102 is formed on the entire surface of the substrate 100, and then a contact hole (opening) that penetrates the first interlayer insulating layer 102 and reaches the first wiring 101 is formed.
  • a fuse 103 which is a first contact plug is formed by embedding a filler containing polysilicon as a main component in the contact hole.
  • the fuse 103 made of polysilicon first, in the step shown in FIG. 6B, the first polysilicon layer 103a is formed on the first interlayer insulating layer 102. To do. Next, a photoresist film is formed on the first polysilicon layer 103a and patterned to form an etching mask 104. Next, in the process shown in FIG. 6C, the first polysilicon layer 103a is etched using the etching mask 104, a contact hole is opened in the first polysilicon layer 103a, and the first interlayer insulating layer 102 is formed. To expose. Further, in the step shown in FIG.
  • a second polysilicon layer 103b is formed on the entire surface of the main surface of the substrate 100 including the first polysilicon layer 103a and the inside of the contact hole.
  • the second polysilicon layer 103b is etched to form a sidewall 103c made of polysilicon on the side wall of the contact hole.
  • a contact hole penetrating the first interlayer insulating layer 102 is opened by using the sidewall 103c and the first polysilicon layer 103a as a mask to form the first wiring 101. Expose. Subsequently, in the step shown in FIG.
  • a third polysilicon layer is formed on the entire surface on the main surface side of the substrate 100 including the sidewalls 103c and the first polysilicon layer 103a while filling the contact holes with polysilicon. 103d is formed. Further, in the step shown in FIG. 8H, the third polysilicon layer 103d, the sidewall 103c, and the first polysilicon layer 103a are etched back by using Cl 2 gas, thereby the first interlayer insulating layer. A fuse 103 made of polysilicon that penetrates 102 and is connected to the first wiring 101 is formed in the contact hole.
  • a conductive layer made of a noble metal is sequentially formed. Thereafter, these three layers are patterned with a predetermined mask created by photolithography, whereby the lower electrode 106, the resistance change layer 107, and the upper portion of the resistance change element 105 are positioned on the upper end surface of the fuse 103.
  • An electrode 108 is formed.
  • the oxygen-deficient tantalum oxide can be formed, for example, by so-called reactive sputtering, in which a target composed of tantalum is sputtered in an argon and oxygen gas atmosphere.
  • a second interlayer insulating layer 109 is formed on the entire surface of the first interlayer insulating layer 102 so as to cover the variable resistance element 105. Thereafter, a contact hole that penetrates through the second interlayer insulating layer 109 and reaches the upper electrode 108 of the resistance change element 105 is formed. After that, a second contact plug 110 is formed by filling the contact hole with a filler mainly composed of tungsten.
  • a conductive layer made of tungsten, a semiconductor layer made of silicon nitride, and tantalum nitride on the second interlayer insulating layer 109 are sequentially formed. Thereafter, these three layers are patterned with a predetermined mask created by photolithography, whereby the lower electrode 113 of the current control element 112 and the semiconductor layer are positioned on the upper end surface of the third contact plug 110. 114 and the upper electrode 115 are formed.
  • a third interlayer insulating layer 116 is formed on the entire surface of the second interlayer insulating layer 109 so as to cover the current control element 112. Thereafter, a contact hole (opening) is formed so as to penetrate the third interlayer insulating layer 116 and reach the upper electrode 115 of the current control element 112. Thereafter, a third contact plug 117 is formed by filling a contact hole with a filler mainly composed of tungsten.
  • a contact hole (opening) that reaches the first wiring 101 through the third interlayer insulating layer 116, the second interlayer insulating layer 109, and the first interlayer insulating layer 102. ).
  • a fourth contact plug 118 is formed by filling a contact hole with a filler mainly composed of tungsten.
  • the second wiring 119 is formed on the third interlayer insulating layer 116 so as to cover the upper end surface of the third contact plug 117 by photolithography and patterning. Then, the lead-out wiring 120 is formed so as to cover the upper end surface of the fourth contact plug 118.
  • the resistance change type semiconductor memory device 10 that stably changes the resistance can be easily realized by the manufacturing method described above.
  • FIG. 11 is a schematic cross-sectional view showing a semiconductor memory device 20 according to the second embodiment of the present invention.
  • the semiconductor memory device 20 in the present embodiment is different from the semiconductor memory device 10 in the first embodiment in that the fuse 103B is positioned between the resistance change element 105 and the current control element 112. That is, the fuse 103B in the present embodiment functions as the second contact plug in the first embodiment. Further, in the semiconductor memory device 20 in the present embodiment, the first contact plug in the first embodiment is not present, and the lower electrode 106 of the resistance change element 105 is directly connected to the first wiring 101. Yes.
  • the lower electrode 106 of the resistance change element 105 is formed on the first wiring 101.
  • the variable resistance layer 107 and the upper electrode 108 of the variable resistance element 105 and the fuse 103B are formed in an opening (memory cell hole) formed in the interlayer insulating layer 102B.
  • the number of masks can be reduced, and the manufacturing process itself can also be reduced.
  • Other configurations of the present embodiment are the same as those of the first embodiment. Therefore, in the second embodiment, the same reference numerals and names are assigned to the same components as those in the first embodiment, and the description thereof is omitted.
  • FIG. 12 is a schematic process diagram showing a manufacturing method of the semiconductor memory device shown in FIG.
  • the first wiring 101 and the lower electrode 106 of the resistance change element 105 are formed on a substrate 100 on which transistors, lower layer wirings, and the like are formed using a predetermined mask. Then, a lower interlayer insulating layer 102B made of a silicon oxide film is formed on the entire surface so as to cover the lower electrode 106. Thereafter, an opening (memory cell hole) that penetrates the lower interlayer insulating layer 102B and is connected to the lower electrode 106 is formed.
  • tantalum oxide of the resistance change layer 107 is formed in the memory cell hole.
  • a tantalum target is formed by sputtering in a argon and oxygen gas atmosphere, so-called reactive sputtering.
  • the film is formed by sputtering until the tantalum oxide is completely filled in the memory cell hole.
  • unnecessary tantalum oxide on the lower interlayer insulating layer 102B is removed by CMP, and the resistance change layer 107 is formed only in the memory cell hole.
  • hafnium oxide as the resistance change layer 107, it can be formed by performing reactive sputtering in which a hafnium target is similarly sputtered in an atmosphere of argon and oxygen gas. Further, etch back is performed under the condition that the resistance change layer 107 formed in the memory cell hole is selectively etched as compared with the lower interlayer insulating layer 102B.
  • the resistance change layer 107 made of tantalum oxide having a thickness of about 50 nm is formed in the memory cell hole, and a recess is formed in the memory cell hole. The depth of the recess is about 600 nm.
  • tantalum nitride is formed on the entire surface covering the concave portion of the memory cell hole, and etching is performed under the condition that the tantalum nitride formed in the memory cell hole is selectively etched as compared with the lower interlayer insulating layer 102B. Do the back.
  • an upper electrode 108 made of tantalum nitride of about 50 nm is formed in the memory cell hole, and a recess is formed again in the memory cell hole. The depth of the recess at this time is about 500 nm.
  • the recesses of the memory cell holes are filled with polysilicon to form the fuse 103B.
  • the current control element 112, the contact plug 117 and the second wiring 119 are formed as in the first embodiment.
  • the nonvolatile memory element and the semiconductor memory device of the present invention are capable of high-speed operation and have stable rewriting characteristics, and are used in various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers. It is useful as a nonvolatile memory element and a semiconductor memory device to be used.
  • Non-volatile memory element (memory cell) DESCRIPTION OF SYMBOLS 100 Board

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Abstract

　ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子に対して書込み、読み出しが行えなくなることを有効に防止することができる不揮発性記憶素子およびこれを備えた半導体記憶装置を提供する。　非線形の電流-電圧特性を有する電流制御素子(112)と、印加される電圧パルスに基づいて低抵抗状態と低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子(105)と、ヒューズ(103)とを備えている。電流制御素子(112)、抵抗変化素子(105)及びヒューズ(103)は、直列接続される。ヒューズ(103)は、電流制御素子(112)が実質的に短絡状態となったときに断絶する。

Description

不揮発性記憶素子およびこれを備えた半導体記憶装置
　本発明は、不揮発性記憶素子およびこれを備えた半導体記憶装置に関し、特に、電圧パルスの印加により低抵抗状態と当該低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子を有する不揮発性記憶素子および半導体記憶装置に関する。
　近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の半導体記憶装置（ＲｅＲＡＭ）の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。抵抗変化素子は電気的刺激によって生じる熱によって結晶状態が変わることを原因として抵抗値が変化する相変化型素子（ＰＣＲＡＭ）と異なり、電気的刺激が直接的に、すなわち電子の授受を介して抵抗変化材料の酸化還元状態を変化させることによって、素子の抵抗値を変化させる。
　この抵抗変化素子を搭載した大容量の半導体記憶装置の一例として、クロスポイント型の半導体記憶装置が知られている。このようなクロスポイント型のＲｅＲＡＭの場合には、ワード線とビット線とが立体交差した交差部に形成される抵抗変化素子の抵抗値を読み取るときに、他の行や他の列の記憶素子の影響を避けるために抵抗変化素子に対して直列に、電流制御素子であるダイオードを挿入して不揮発性記憶素子（メモリセルとも呼ぶ）とすることが行われている（例えば、特許文献１参照）。
　図１３は、従来の抵抗変化素子と電流制御素子で構成されるメモリセルを搭載した半導体記憶装置を示す図である。この図は、ビット線２１０とワード線２２０と、これらの各交点に形成されるメモリセル２８０とを有するクロスポイントメモリセルアレイにおいて、電気的ストレスによる電気抵抗の変化により情報を記憶する抵抗変化素子２６０と双方向に電流を流せる非線形の電流－電圧特性を有する２端子の電流制御素子２７０とを直列接続することによりメモリセル２８０を形成している。上部配線となるビット線２１０は電流制御素子２７０と電気的に接続されており、下部配線となるワード線２２０は、抵抗変化素子２６０と電気的に接続されている。この電流制御素子２７０には、メモリセル２８０の書き換え時に双方向に電流が流れるため、例えば、双方向（正電圧側と負電圧側の両方）に対称で非線形な電流－電圧特性を有する電流制御素子（バリスタなど）を用いることにより、大容量化を実現できるとしている。
特開２００６－２０３０９８号公報
　しかしながら、特許文献１に記載されたような電流制御素子を用いたクロスポイントメモリセルアレイでは、不揮発性記憶素子（メモリセル）に印加する電圧パルスによって抵抗変化素子及び電流制御素子に大きな電流が流れるため、不揮発性記憶素子が電気的に破壊されて実質的に短絡状態となることにより、不揮発性記憶素子の不良が発生する場合がある。ある不揮発性記憶素子で不良が発生した場合、不揮発性記憶素子が実質的に短絡状態（非常に低い抵抗値となる状態）となり、不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子へアクセスする際の電流が全て実質的に短絡状態である不良の不揮発性記憶素子に流れることとなり、不良の不揮発性記憶素子と同じ行または同じ列の他の全ての不揮発性記憶素子に対して書込み、読み出しが行えなくなるという問題があった。
　本発明は、上記の課題を解決するためになされたもので、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子に対して書込み、読み出しが行えなくなることを有効に防止することができる不揮発性記憶素子およびこれを備えた半導体記憶装置を提供することを目的とする。
　上記の目的を達成するために、本発明にかかる不揮発性記憶素子は、非線形の電流－電圧特性を有する電流制御素子と、印加される電圧パルスに基づいて低抵抗状態と当該低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子と、ヒューズとを備え、前記電流制御素子、前記抵抗変化素子及び前記ヒューズが直列接続され、前記ヒューズは、前記電流制御素子または抵抗変化素子が実施的に短絡状態となったときに断絶するよう構成されている。
　このような構造によれば、ある不揮発性記憶素子を構成する抵抗変化素子または電流制御素子に不良が発生して、不揮発性記憶素子が実質的に短絡状態になると、抵抗変化素子に流れる電流が増大し、抵抗変化素子が低抵抗状態より低い抵抗状態となる。これにより、その不揮発性記憶素子に印加される電圧のほとんどはヒューズに印加される。不揮発性記憶素子に印加される電圧がヒューズに印加されることにより、ヒューズに大きな電流が流れ、ヒューズが断絶する。このため、不良の不揮発性記憶素子は抵抗変化素子の高抵抗状態以上の抵抗値を有する状態となる。これにより、不良の不揮発性記憶素子と同じ行または同じ列に電流を流した際には、当該不良の不揮発性記憶素子に電流が流れるのが防止され、しかも不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子には隣接する行および列を介して電流が回り込むため、当該他の不揮発性記憶素子にアクセスして通常動作させることができる。したがって、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子に対して書込み、読み出しが行えなくなることを有効に防止することができる。
　前記電流制御素子、前記抵抗変化素子および前記ヒューズは、互いに交差する第１の配線と第２の配線との立体交差部に形成されることにより、クロスポイント型の不揮発性記憶素子を構成してもよい。
　このような不揮発性記憶素子により不揮発性記憶素子アレイを構成することにより、クロスポイント型の不揮発性記憶素子毎にヒューズが設けられるため、不良の不揮発性記憶素子が発生した場合に、当該不良の不揮発性記憶素子に接続されるヒューズが断絶して当該不良の不揮発性記憶素子に大電流が流れるのが防止され、しかも不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子には隣接する行および列を介して電流が回り込むため、当該他の不揮発性記憶素子にはアクセスして通常動作させることができる。
　前記ヒューズは、断絶する前は前記不揮発性記憶素子の低抵抗状態における抵抗値より小さい抵抗値を有していてもよい。
　抵抗変化素子および電流制御素子に上記の抵抗値を有する抵抗（ヒューズ）を直列接続することにより、抵抗変化素子が低抵抗化するときに流れる電流を制限することができ、抵抗変化素子の絶縁破壊を有効に防止することができる。したがって、上記構成によれば、ヒューズは、抵抗変化素子が低抵抗状態である時に電流制御を行うための直列抵抗として機能するため、別途直列抵抗を設ける必要がなくなり、製造コストを増加させることなく不揮発性記憶素子の正常動作を安定的に達成することができる。
　前記ヒューズは、５ｋΩ以下の抵抗値を有していることが好ましい。
　前記ヒューズは、ポリシリコンから構成されていてもよい。
　これにより、安価かつ容易にヒューズを形成することができる。また、ポリシリコンにドープする不純物の量を変化させて、ヒューズの抵抗値を容易に変化させることができるため、仕様等に応じて最適なヒューズを形成することができる。なお、ポリシリコンは、シリサイド化してもよい。
　また、本発明に係る半導体記憶装置は、基板と、前記基板上に互いに平行に配設された複数の第１の配線と、前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差部のそれぞれに対応して前記第１の配線と前記第２の配線とを接続するように設けられた複数の、請求項１に記載された不揮発性記憶素子を有する不揮発性記憶素子アレイと、を備えている。
　このような構造によれば、ある不揮発性記憶素子に不良が発生して、不揮発性記憶素子が実質的に短絡状態になると、抵抗変化素子に流れる電流が増大し、抵抗変化素子が低抵抗状態より低い抵抗状態となる。これにより、その不揮発性記憶素子に印加される電圧のほとんどはヒューズに印加される。不揮発性記憶素子に印加される電圧がヒューズに印加されることにより、ヒューズに大きな電流が流れ、ヒューズが断絶する。このため、不良の不揮発性記憶素子は抵抗変化素子の高抵抗状態以上の抵抗値を有する状態となる。これにより、不良の不揮発性記憶素子と同じ行または同じ列に電流を流した際には、当該不良の不揮発性記憶素子に電流が流れるのが防止され、しかも不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子には隣接する行および列を介して電流が回り込むため、当該他の不揮発性記憶素子にアクセスして通常動作させることができる。したがって、電圧パルスの印加により低抵抗状態と低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子を有する不揮発性記憶素子において、ある不揮発性記憶素子で不良が発生した場合でも、不良の不揮発性記憶素子と同じ行および同じ列の他の不揮発性記憶素子に対して書込み、読み出しが行えなくなることを有効に防止することができる。
　前記抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極とに挟まれた抵抗変化層とを備え、前記電流制御素子は、第３の電極と、第４の電極と、前記第３の電極と前記第４の電極とに挟まれた絶縁体層または半導体層とを備え、前記不揮発性記憶素子は、前記第１の配線と前記抵抗変化素子の前記第１の電極との間、前記抵抗変化素子の前記第２の電極と前記電流制御素子の前記第３の電極との間、および前記電流制御素子の前記第４の電極と前記第２の配線との間の少なくともいずれか１つに、互いを導通するコンタクトプラグを備えており、前記ヒューズは、前記コンタクトプラグのうち、いずれか１つのコンタクトプラグとして構成されていてもよい。
　このような構成によれば、別途ヒューズ層を設ける必要がないので半導体記憶装置の製造プロセスの増加を抑えることができる。
　なお、本特許請求の範囲および明細書にいう「ヒューズ」とは、所定電流値以上の電流が流れることによって溶断するものをいう。
　また、本特許請求の範囲および明細書にいう「不揮発性記憶素子が実質的に短絡状態となったとき」とは、不揮発性記憶素子が電気的破壊により正常時における低抵抗状態の抵抗値より低い抵抗値を有する状態となったときを意味する。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明の不揮発性記憶素子および半導体記憶装置によれば、電流制御素子、抵抗変化素子、およびヒューズが直列接続されるため、不良の不揮発性記憶素子が発生しても、不良の不揮発性記憶素子と同じ行または同じ列の他の不揮発性記憶素子に対して書込み、読み出しが行えなくなることを有効に防止することができる。
図１は本発明の第１の実施の形態における半導体記憶装置を示す概略回路図である。 図２は図１に示す半導体記憶装置を示す概略上面図である。 図３は図１に示す半導体記憶装置を示す概略断面図である。 図４は本実施の形態の電流制御素子における抵抗変化による特性を示す図である。 図５は本実施の形態の不揮発性記憶素子における不良時の電流－電圧特性およびヒューズにおける負荷特性を示す図である。 図６は図１に示す半導体記憶装置の製造方法を示す概略工程図である。 図７は図１に示す半導体記憶装置の製造方法を示す概略工程図である。 図８は図１に示す半導体記憶装置の製造方法を示す概略工程図である。 図９は図１に示す半導体記憶装置の製造方法を示す概略工程図である。 図１０は図１に示す半導体記憶装置の製造方法を示す概略工程図である。 図１１は本発明の第２の実施の形態における半導体記憶装置を示す概略断面図である。 図１２は図１１に示す半導体記憶装置の製造方法を示す概略工程図である。 図１３は従来の半導体記憶装置を示す概略回路図である。
　以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、全ての図を通じて同一または相当する要素には同一の符号を付しその説明は省略する場合がある。
　（第１の実施の形態）
[概略構成]
　図１は、本発明の第１の実施の形態における不揮発性半導体記憶装置１０を示す概略回路図である。図２は、図１に示す不揮発性半導体記憶装置１０の平面視における構成を示す概略平面図である。さらに、図３は、図１に示す不揮発性半導体記憶装置１０の断面視における構成を示す図であって、図２に示すＩＩＩ－ＩＩＩ線に沿って切断したときの断面を示す概略断面図である。
　図１に示すように、本実施形態の半導体記憶装置１０は、電流制御素子１１２、抵抗変化素子１０５およびヒューズ１０３が直列に接続された不揮発性記憶素子（不揮発性記憶素子）１１を有している。より詳しくは、ヒューズ１０３の一端は、第１の配線（ワード線）１０１に接続され、電流制御素子１１２の一端は、第２の配線（ビット線）１１９に接続されている。なお、本実施の形態においては、第１の配線１０１と第２の配線１１９との間に、電流制御素子１１２、抵抗変化素子１０５およびヒューズ１０３の順で直列接続されているが、電流制御素子１１２、抵抗変化素子１０５およびヒューズ１０３の位置を入れ換えても、同様の効果を得ることができる。
　さらに、図２、図３に示すように、本実施形態の半導体記憶装置１０は、基板１００と、基板１００の主面上に互いに平行にかつ第１の方向（図２および図３において左右方向）に延びるように配設された複数の第１の配線１０１と、該複数の第１の配線１０１の上方に基板１００の主面に平行な面内において互いに平行にかつ該複数の第１の配線（ワード線）１０１と立体交差するような第２の方向（図３において紙面に垂直な方向、図１において上下方向）に延びるように配設された複数の第２の配線（ビット線）１１９と、第１の配線１０１と第２の配線１１９との立体交差部のそれぞれに対応して第１の配線１０１と第２の配線１１９とを接続するように設けられた複数の不揮発性記憶素子１１を有する不揮発性記憶素子アレイと、を備えている。
　不揮発性記憶素子１１は、ヒューズ１０３と、抵抗変化素子１０５と、電流制御素子１１２と、抵抗変化素子１０５および電流制御素子１１２を接続する第２のコンタクトプラグ１１０と、を備えている。
　抵抗変化素子１０５は、下部電極（第１の電極）１０６と、上部電極（第２の電極）１０８と、下部電極１０６と上部電極１０８との間に介挿された抵抗変化層１０７とを備えている。下部電極１０６と抵抗変化層１０７とは物理的に接触しており、上部電極１０８と抵抗変化層１０７とは物理的に接触している。
　電流制御素子１１２は、下部電極（第３の電極）１１３と、上部電極（第４の電極）１１５と、下部電極１１３と上部電極１１５との間に介挿された絶縁体層または半導体層１１４とを備えている。下部電極１１３と絶縁体層または半導体層１１４とは物理的に接触しており、上部電極１１５と絶縁体層または半導体層１１４とは物理的に接触している。
　基板１００の上には、第１の配線１０１を覆うように第１の層間絶縁層１０２が形成されている。第１の層間絶縁層１０２の上には、基板１００の主面側（図３の上方向）から見て第１の配線１０１の上に等間隔で並ぶように、複数の抵抗変化素子１０５が形成されている。第１の配線１０１とその上方にある抵抗変化素子１０５の下部電極１０６とは、第１の層間絶縁層１０２を貫通するように形成された第１のコンタクトプラグとして機能するヒューズ１０３によって接続されている。
　第１の層間絶縁層１０２の上には、抵抗変化素子１０５を覆うように第２の層間絶縁層１０９が形成されている。第２の層間絶縁層１０９の上には、基板１００の主面側から見て抵抗変化素子１０５と重なる位置に、複数の電流制御素子１１２が形成されている。抵抗変化素子１０５の上部電極１０８と電流制御素子１１２の下部電極１１３とは、第２のコンタクトプラグ１１０によって抵抗変化素子１０５の抵抗変化層１０７および電流制御素子１１２の半導体層１１４のいずれにも直接的に接触することなく接続されている。
　第２の層間絶縁層１０９の上には、電流制御素子１１２を覆うように第３の層間絶縁層１１６が形成されている。第３の層間絶縁層１１６の上には、基板１００の主面側から見て第１の配線１０１と直交しかつ抵抗変化素子１０５および電流制御素子１１２と重なるように、第２の配線１１９が形成されている。第２の配線１１９とその下方にある電流制御素子１１２の上部電極１１５とは、第３の層間絶縁層１１６を貫通するように形成された第３のコンタクトプラグ１１７によって接続されている。
　上記の通り、不揮発性記憶素子１１は、第１の配線１０１と抵抗変化素子１０５の下部電極１０６との間に設けられ、互いを導通する第１のコンタクトプラグとして機能するヒューズ１０３と、抵抗変化素子１０５の上部電極１０８と電流制御素子１１２の下部電極１１３との間に設けられ、互いを導通する第２のコンタクトプラグ１１０と、電流制御素子１１２の上部電極１１５と第２の配線１１９との間に設けられ、互いを導通する第３のコンタクトプラグ１１７とを備えている。なお、本実施の形態においては、第１のコンタクトプラグとしてヒューズ１０３が配設された構成を例示しているが、ヒューズ１０３は、第２または第３のコンタクトプラグとして構成されてもよく、これらによっても同様の効果を得ることができる。
　また、第３の層間絶縁層１１６の上には、厚み方向から見て不揮発性記憶素子１１が並ぶ領域の外に、第２の配線１１９と平行に、第２の方向に延びた引き出し配線１２０が形成されている。第１の配線１０１と引き出し配線１２０とは、それぞれ第１の層間絶縁層１０２、第２の層間絶縁層１０９および第３の層間絶縁層１１６を貫通するように形成された第４のコンタクトプラグ１１８によって接続されている。
　第１の配線１０１、第２の配線１１９および引き出し配線１２０は、例えばアルミなどの導電性材料によって構成される。第１の層間絶縁層１０２、第２の層間絶縁層１０９および第３の層間絶縁層１１６は、例えば酸化シリコンなどの絶縁材量によって構成される。ヒューズ１０３として機能する第１のコンタクトプラグを除く第２のコンタクトプラグ１１０、第３のコンタクトプラグ１１７および第４のコンタクトプラグ１１８は、例えばタングステンなどの導電性材料によって構成される。
　ヒューズ１０３は、電流制御素子１１２が実質的に短絡状態となったときに断絶するように構成されている。より具体的には、ヒューズ１０３は、不揮発性記憶素子１１の動作電流で溶断されず、所定の電流値以上の電流が流れることによって溶断されるように設計されている。
　かかる構成により、半導体記憶装置１０を基板１００の主面側から見て、互いに交差する第１の配線１０１と第２の配線１１９との立体交差部のそれぞれに不揮発性記憶素子１１が設けられている、クロスポイント型の不揮発性記憶素子アレイを備えた半導体記憶装置１０が実現される。
　[抵抗変化素子の構成]
　本実施形態における抵抗変化素子１０５の抵抗変化層１０７は、酸素不足型の遷移金属酸化物（化学量論的な酸化物と比較して酸素の含有量［原子比：総原子数に占める酸素原子数の割合］が少ない遷移金属酸化物）を含む。好ましくは、抵抗変化層１０７は、タンタルの酸素不足型酸化物（ＴａＯｘ：０＜ｘ＜２．５）またはハフニウムの酸素不足型酸化物（ＨｆＯｘ：０＜ｘ＜２）で構成される遷移金属酸化物を含む。より好ましくは、抵抗変化層１０７は、タンタルの酸素不足型酸化物またはハフニウムの酸素不足型酸化物のみで構成される。これらの抵抗変化層は、可逆的に安定した抵抗値の切り換え特性を示す。
　酸素不足型の遷移金属酸化物を用いた抵抗変化素子は、１００ｎｓ以下という短いパルス幅の電圧パルスを印加することにより、抵抗値が可逆的に変化する。
　本実施形態の抵抗変化素子１０５において、下部電極１０６を構成する材料（第１の材料）の標準電極電位をＶ１、上部電極１０８を構成する材料（第２の材料）の標準電極電位をＶ２、抵抗変化層１０７に含まれる酸素不足型の遷移金属酸化物において、当該遷移金属自体（当該遷移金属の酸化数がゼロの場合）の標準電極電位をＶｔとすると、Ｖｔ＜Ｖ２およびＶ１＜Ｖ２の関係を満たす。
　Ｖｔ＜Ｖ２を満たすことにより、上部電極１０８の材料が抵抗変化層１０７の材料よりも酸化されにくくなる。その結果、上部電極１０８と抵抗変化層１０７との界面において電子の授受が発生する際、上部電極１０８の材料は酸化還元されず、抵抗変化層１０７の材料が酸化還元される。これにより、上部電極１０８との界面近傍の抵抗変化層１０７の酸化状態が変化し、抵抗変化現象が発現する。
　Ｖ１＜Ｖ２の関係を満たすことにより、電極界面における酸化－還元反応が、上部電極１０８側で優先的に発現する。すなわち、抵抗変化現象が発現する界面を上部電極側に固定できる。
　本実施の形態においては、極性の異なる電圧パルスで抵抗変化素子１０５の抵抗値を切り換える。高抵抗化時（リセット動作時）には、下部電極１０６を基準として上部電極１０８側に正の電圧（正極性の電気的信号）が印加され、電流は上部電極１０８から下部電極１０６へと流れる。これにより、上部電極側では抵抗変化層１０７から電極へと電子が奪われることにより、抵抗変化層１０７の材料が酸化され、その抵抗値が上昇する。
　低抵抗化時（セット動作時）には、下部電極１０６を基準として上部電極１０８側に負の電圧（負極性の電気的信号）が印加され、電流は下部電極１０６から上部電極１０８へと流れる。これにより、上部電極側では電極から抵抗変化層１０７へと電子が付与されることにより、抵抗変化層１０７の材料が還元され、その抵抗値が低下する。
　下部電極１０６には例えばタンタル窒化物（ＴａＮ）、上部電極１０８には例えば白金（Ｐｔ）を用いることができる。下部電極の標準電極電位をＶ１とすると、Ｖ１＝０．４８Ｖ（タンタル窒化物の標準電極電位）である。上部電極の標準電極電位をＶ２とすると、Ｖ２＝１．１８Ｖ（白金の標準電極電位）である。
　抵抗変化層１０７がタンタル酸化物の場合には、Ｖｔ＝－０．６Ｖ（タンタルの標準電極電位）である。よって、Ｖｔ＜Ｖ２および、Ｖ１＜Ｖ２の関係を満たす。
　抵抗変化層１０７がハフニウム酸化物の場合には、Ｖｔ＝－１．５５Ｖ（ハフニウムの標準電極電位）である。この場合もＶｔ＜Ｖ２、Ｖ１＜Ｖ２の関係を満たす。
　抵抗変化層１０７の厚みは、例えば５０ｎｍとすることができる。
　［電流制御素子の構成］
　本実施の形態においては、前述のように、極性の異なる電圧パルスで抵抗変化素子１０５の抵抗値を切り換える。したがって、不揮発性記憶素子１１にはいずれの方向にも電流が流れる必要があり、双方向の電流制御素子１１２が適用される。電流制御素子１１２は、非線形の電流－電圧特性を有する素子であり、印加電圧の絶対値が臨界電圧未満では抵抗値が大きく（オフ状態）、印加電圧の絶対値が臨界電圧以上では抵抗値が極端に小さくなる（オン状態）素子である。
　本実施の形態における電流制御素子１１２は、例えば、タングステンで構成される下部電極１１３と、シリコン窒化膜で構成される半導体層１１４と、タンタル窒化物で構成される上部電極１１５とを備えたＭＳＭダイオードとして構成される。半導体層１１４の厚みは例えば３～２０ｎｍとすることができる。シリコン窒化膜は半導体特性を有するように容易に形成することができ、ＭＳＭダイオードとして構成される電流制御素子１１２を簡単な製造プロセスにより作製することができる。例えば、窒素不足型のシリコン窒化膜（ＳｉＮＸ：０＜ｘ＜２）は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。このようなＳｉＮＸ膜を、例えば１６ｎｍの厚みで作製した場合、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．４Ｖの電圧印加では５×１０Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５０となり、非オーミック性を有する電流制御素子１１２として十分使用可能である。なお、電流制御素子１１２は、下部電極１１３と上部電極１１５の間に絶縁体層１１４を備えたＭＩＭダイオードであってもよい。その場合、絶縁体層１１４の材料としてはＳｉＯ２やＳｉ３Ｏ４、或いはＴａ２Ｏ５等を用いる事ができる。オン状態において、より大きな電流を流したい場合、ＭＳＭダイオードの方が有利である。
　［正常時における不揮発性記憶素子の動作］
　以下では、抵抗変化層１０７としてタンタルの酸素不足型酸化物（膜厚：約３０ｎｍ）を用いた抵抗変化素子１０５と半導体層１１４として窒素不足型窒化シリコンを用いた電流制御素子１１２を直列接続したときの特性について説明する。図４は本実施の形態の電流制御素子における抵抗変化による特性を示す図であって、図４（ａ）は電圧パルスを印加した場合における抵抗値の変化を示したグラフ、図４（ｂ）は抵抗変化の電流－電圧特性の一例を示したグラフである。
　図４（ａ）の例においては、下部電極１０６と上部電極１１５の間に、下部電極１０６を基準として上部電極１１５に、電圧値が＋５．０Ｖでパルス幅が１００ｎｓｅｃの電圧パルスと、電圧値が―４．０Ｖでパルス幅が１００ｎｓｅｃの電圧パルスとが交互に印加されている。このときの抵抗変化素子１０５を含む不揮発性記憶素子１１の抵抗値は、図４（ａ）に示すように、電圧値が＋５．０Ｖである電圧パルスを印加すると抵抗値は１Ｅ６（１Ｍ）Ω程度（高抵抗状態）となる。逆に、電圧値が－４．０Ｖの電圧パルスを印加すると抵抗値は８０ｋΩ程度（低抵抗状態）となる。このときの動作電流は、±２００μA程度である。なお、これらの抵抗値の読み出しに用いた電圧は２Vである。このように、抵抗変化素子１０５の高抵抗状態と低抵抗状態との間で、不揮発性記憶素子１１の抵抗値が１桁以上変化する。
　より詳しく説明すると、図４（ｂ）に示すように、下部電極１０６を基準として上部電極１１５に正の電圧を、電圧の絶対値が徐々に増加するように印加していくと、Ａ点で低抵抗状態から高抵抗状態へ向けて変化し（高抵抗化し）、最終的にＢ点の高抵抗状態となる。Ａ点における電圧は＋３．６Ｖ程度、電流は＋１５０μＡ程度であり、Ｂ点における電圧は＋５．２Ｖ程度、電流は＋１８０μＡである。次に、高抵抗状態にある抵抗変化素子１０５に対して、下部電極１０６を基準として上部電極１１５に負の電圧を、電圧の絶対値が徐々に増加するように印加していくと、Ｃ点で高抵抗状態から低抵抗状態へ向けて変化し（低抵抗化し）、最終的にＤ点の低抵抗状態となる。Ｃ点における電圧は－３．３Ｖ程度、電流は－２５μＡ程度であり、Ｄ点における電圧は－４．０Ｖ程度、電流は－１７０μＡである。
　［不揮発性記憶素子に不良が発生したときの動作］
　図５は、本実施の形態の不揮発性記憶素子における不良時の電流－電圧特性およびヒューズにおける負荷特性を示す図である。図５（ａ）は、故障時の電流－電圧特性を示すグラフを部分的に拡大したものであり、図５（ｂ）は、ヒューズの負荷特性を示すグラフである。
　製造過程あるいは動作中に、ある不揮発性記憶素子１１に不良が発生した場合、電流制御素子１１２は実質的に短絡状態となる。このとき、図４の電流－電圧特性を有する不揮発性記憶素子１１には、図５（ａ）に示すように、約４．０Ｖの電圧が印加され、約１５００μＡのブレークダウン電流ＢＤが流れることとなる。これにより、不良の不揮発性記憶素子１１における抵抗変化素子１０５は、低抵抗状態における抵抗値より低い抵抗値（例えば１００Ω程度）となる。したがって、不良の不揮発性記憶素子１１に印加される電圧は、ほとんどヒューズ１０３上に印加されることとなる。
　一方、図５（ｂ）に示すように、ヒューズ１０３の負荷特性は、所定の電圧範囲で印加される電圧（の絶対値）が小さいほど許容される電流（の絶対値）が大きく、印加される電圧（の絶対値）が大きいほど許容される電流（の絶対値）が小さくなるような特性を有している。すなわち、許容される電流（の絶対値）が小さくなればなるほどヒューズ１０３は溶断され易い。
　前述の通り、不良が発生した不揮発性記憶素子１１において、ヒューズ１０３には、約４．０Ｖの電圧が印加される。ヒューズ１０３に約４．０Ｖの電圧が印加された場合、図５（ｂ）に示すように、ヒューズ１０３において許容される電流は、１００μＡ程度である。これに対し、不良時にヒューズ１０３に流れるブレークダウン電流ＢＤは、前述の通り、約１５００μＡである。したがって、不揮発性記憶素子１１を流れるブレークダウン電流ＢＤにより、ヒューズ１０３に許容量を超えるジュール熱が発生し、ヒューズ１０３が溶断される。このとき、溶断されたヒューズ１０３は、周囲の層間絶縁層１０２に入り込み、絶縁状態が維持されるものと推察される。ヒューズ１０３が溶断された後において、不良の不揮発性記憶素子１１は抵抗変化素子１０５の高抵抗状態以上の抵抗値（例えば１Ｅ７（１０Ｍ）Ω以上）を維持する。
　したがって、この後、不良の不揮発性記憶素子１１と同じ行または同じ列に電流を流した際には、当該不良の不揮発性記憶素子１１に電流が流れるのが防止され、しかも不良の不揮発性記憶素子１１と同じ行または同じ列の他の不揮発性記憶素子１１には隣接する行および列を介して電流が回り込むため、当該他の不揮発性記憶素子１１にアクセスして通常動作させることができる。したがって、ある不揮発性記憶素子１１で不良が発生した場合でも、不良の不揮発性記憶素子１１と同じ行または同じ列の他の不揮発性記憶素子１１に対して書込み、読み出しが行えなくなることを有効に防止することができる。
　特に、本実施の形態における抵抗変化素子１０５の抵抗変化層１０７として用いられる酸素不足型の遷移金属酸化物は、前述の通り、１００ｎｓｅｃ以下という短いパルス幅の電圧パルスを印加することにより、抵抗値が可逆的に変化する。すなわち、非常に短いパルス幅の電圧パルスを印加するだけで、不揮発性記憶素子１１が通常動作するのに十分な電流を不揮発性記憶素子１１に流すことができる。このことは、電流制御素子１１２によりヒューズ１０３に流れる単位面積当たりの電流量が大きいことを意味する。したがって、電流制御素子１１２、抵抗変化素子１０５およびヒューズ１０３を直列接続することにより、非常に短いパルス幅の電圧パルスしか印加されないにも拘らず、不良が発生した不揮発性記憶素子１１において当該不揮発性記憶素子１１に流れる電流によりヒューズ１０３を容易に溶断させるジュール熱を迅速に発生させることができる。
　また、上記構成によれば、不良となった不揮発性記憶素子１１はヒューズ１０３が溶断されることにより自動的に使用不能となるため、半導体記憶装置の製造時および半導体記憶装置の使用時のいずれにおいても、不揮発性記憶素子１１の不良の発生に対し、同じ行または同じ列の他の不揮発性記憶素子１１の動作を確保することができる。
　［ヒューズの構成］
　ヒューズ１０３は、前述の通り、不揮発性記憶素子１１の動作電流で溶断されず、所定の電流値以上の電流が流れることによって溶断されるように設計されている。ヒューズ１０３の溶断され易さは、以下の式によって示される平均故障時間ＭＴＢＦ（Ｍｅａｎ－Ｔｉｍｅ－Ｂｅｔｗｅｅｎ－Ｆａｉｌｕｒｅ）によって予測することができる。
　ＭＴＢＦ＝ＫＪ－ｎｅｘｐ（ｑＥａ／ｋＴ）
　ただし、Ｋは定数、Ｊは電流密度、ｎは一般に１．０～５．０の値、Ｅａは活性化エネルギー、ｋはボルツマン定数、Ｔは絶対温度である。この式に示されるように、電流密度Ｊがより高くなるということは、ＭＴＢＦがより短くなることを意味する。よって、電流密度Ｊが高くなるほど、ヒューズ１０３は溶断し易くなる。
　また、ｑＥａ／ｋＴの指数関数的な依存関係により、温度がより高くなるとＭＴＢＦがより短くなる。よって、温度が高くなるほど、ヒューズ１０３は溶断しやすくなる。ヒューズ１０３の温度は、主に、電流により生じたジュール熱が伝える熱エネルギーによって決まる。その熱の量は、電流値の２乗とヒューズ１０３の抵抗値との積である。また、発熱によりヒューズ１０３の加熱が減速されて、ヒューズ１０３の抵抗変化が妨げられることもある。そこで、熱を発生させる電流を瞬時にヒューズ１０３へ供給するとともに、ヒューズ１０３の抵抗変化が完了するのに要される短時間の間ヒューズに熱を保持しておくことが必要となる。例えば金属などの熱伝導材料は熱を奪い取ってしまう。一方、例えば絶縁体などの断熱材料は、比較的穏やかにヒューズから熱エネルギーを逃がすことができる。したがって、ヒューズを絶縁体層で覆った上で、金属配線とは離間した設計が好ましい。
　このため、層間絶縁層１０２で覆われた第１のコンタクトプラグとしてヒューズ１０３を構成することにより、ヒューズ１０３を安定的に作動させることができる。なお、ヒューズ１０３は、周囲が層間絶縁層１０２で覆われている一方、上下金属配線１０１，１０６と接続しているため、５００ｎｍ以上の長さを有することが好ましい。
　なお、ヒューズ１０３の具体的な特性は、周囲の構造によって変化する。ヒューズ１０３の具体的な構成は、上記に基づいて抵抗変化素子やその他の構成要素との関係で所望の特性が得られるように、適宜選択され得る。例えば、ヒューズ１０３として機能するコンタクトプラグ（第１のコンタクトプラグ）は、他のコンタクトプラグ（第２および第３のコンタクトプラグ１１０，１１７）より小さい断面積を有することとしてもよい。具体的には、例えば、第２および第３のコンタクトプラグ１１０，１１７は、直径２４０ｎｍの円形断面を有するのに対し、第１のコンタクトプラグであるヒューズ１０３は、一辺が７０ｎｍの矩形断面を有する構成が好適に用いられる。
　さらに、ヒューズ１０３は、前述の通り、抵抗変化素子１０５が高抵抗状態と低抵抗状態との間を可逆的に遷移する際にはヒューズ１０３が溶断せず、不揮発性記憶素子１１が抵抗変化素子の高抵抗状態における抵抗値より高い上記の抵抗値となった際にヒューズ１０３が溶断するようなジュール熱を発生させる抵抗値を有していればよい。
　例えば、ヒューズ１０３は、抵抗変化素子１０５の低抵抗状態における抵抗値Ｒ（ＬＲ）より小さい抵抗値Ｒ（Ｆ）を有していることが好ましい。
　抵抗変化素子１０５および電流制御素子１１２に上記の抵抗値を有する抵抗を直列接続することにより、抵抗変化素子１０５が低抵抗化するときに流れる電流が制限されるため、抵抗変化素子１０５の絶縁破壊を有効に防止することができる。
　ここで、抵抗変化素子１０５が高抵抗状態から低抵抗状態に遷移する際、前述のような１００ｎｓｅｃ以下という短いパルス幅の電圧パルスを印加すると、抵抗変化素子１０５に直列接続され、非線形の電流－電圧特性を有する電流制御素子１１２により瞬間的に電流が増大し、所望の電流値より大きい電流が流れるおそれがある。抵抗変化素子１０５に所望の電流値より大きい電流が流れると、所望の低抵抗状態より低い抵抗値となり、電圧パルス印加後も抵抗変化素子１０５に流れる電流が止まらなくなる場合があるため好ましくない。したがって、抵抗変化素子１０５に印加される電圧パルスを瞬間的に立ち下げる必要が生じる。このような抵抗変化素子１０５に、抵抗値が固定の抵抗を直列接続すると、当該抵抗に流れる電流の増大により抵抗変化素子１０５に印加される電圧は小さくなるため、抵抗変化素子１０５が低抵抗化するときに流れる電流が制限される。
　したがって、上記構成によれば、ヒューズ１０３は、抵抗変化素子１０５が低抵抗化するときに電流制御を行うための直列抵抗として機能するため、別途直列抵抗を設ける必要がなくなり、製造コストを上げることなく不揮発性記憶素子１１の正常動作を安定的に達成することができる。
　具体的には、一定の電圧をセル全体（ヒューズ１０３、電流制御素子１１２、抵抗変化素子１０５）に印加した場合における、ヒューズ１０３の抵抗値Ｒ（Ｆ）と電流制御素子１１２の抵抗値の抵抗値Ｒ（Ｄ）との和はＲ（ＬＲ）≦Ｒ（Ｆ）＋Ｒ（Ｄ）＜Ｒ（ＨＲ）を満たすことが好ましい。さらに、ヒューズ１０３は、５ｋΩ以下の抵抗値を有していることが好ましい。
　前述の通り、本実施の形態におけるヒューズ１０３は、例えば、一辺７０ｎｍの矩形断面および５００ｎｍの長さを有し、抵抗率が０．０３Ω・ｃｍであるポリシリコンにより構成されている。さらに、ヒューズ１０３は、抵抗変化素子１０５が高抵抗状態と低抵抗状態との間を可逆的に遷移する間の電流および電圧では溶断されず、不揮発性記憶素子１１の不良時において５Ｖ程度の電圧および１５００μＡ程度の電流で溶断されるような抵抗値を有している。
　本実施の形態において、ヒューズ１０３は、ポリシリコンで構成されている。これにより、安価かつ容易にヒューズ１０３を形成することができる。また、ポリシリコンにドープする不純物の量を変化させて、ヒューズ１０３の抵抗値を容易に変化させることができるため、仕様等に応じて最適な抵抗値を有するヒューズ１０３を形成することができる。なお、ポリシリコンは、金属と化合させてシリサイド化してもよい。すなわち、ヒューズ１０３の材料として、例えば、ＳｉＮｉ、ＳｉＣｏおよびＳｉＣｕ等を適用してもよい。
　[製造方法]
　図６～図１０は、本実施の形態における半導体記憶装置の製造方法を示す工程図である。図６（ａ）は基板上に第１の配線を形成する工程を示す図であり、図６（ｂ）～図８（ｈ）は第１の層間絶縁層と第１のコンタクトプラグであるヒューズを形成する工程を示す図であり、図８（ｉ）は抵抗変化素子を形成する工程を示す図であり、図９（ｊ）は第２の層間絶縁層と第２のコンタクトプラグを形成する工程を示す図であり、図９（ｋ）は電流制御素子を形成する工程を示す図であり、図９（ｌ）は第３の層間絶縁層と第３のコンタクトプラグと第３のコンタクトプラグとを形成する工程を示す図であり、図１０（ｍ）は第４のコンタクトプラグを形成する工程を示す図であり、図１０（ｎ）は第２の配線と引き出し配線とを形成する工程を示す図である。
　図６（ａ）に示す工程では、トランジスタや下層配線などが形成されている基板１００上に、所望のマスクを用いて第１の配線１０１を形成する。
　次に、図６（ｂ）～図８（ｈ）に示すように、第１の層間絶縁層１０２と第１のコンタクトプラグであるヒューズ１０３を形成する工程では、第１の配線１０１を被覆するように、基板１００の全面に第１の層間絶縁層１０２を形成し、その後、第１の層間絶縁層１０２を貫通して第１の配線１０１に達するコンタクトホール（開口）を形成する。該コンタクトホールに、ポリシリコンを主成分とする充填材を埋め込むことにより、第１のコンタクトプラグであるヒューズ１０３を形成する。
　より具体的には、ポリシリコンで構成されるヒューズ１０３の形成においては、まず、図６（ｂ）に示す工程において、第１の層間絶縁層１０２の上に第１ポリシリコン層１０３ａを成膜する。次いで第１ポリシリコン層１０３ａ上にフォトレジスト膜を成膜し、パターニングすることにより、エッチングマスク１０４を形成する。次に、図６（ｃ）に示す工程において、エッチングマスク１０４を使って第１ポリシリコン層１０３ａをエッチングし、コンタクトホールを第１ポリシリコン層１０３ａに開口して、第１の層間絶縁層１０２を露出させる。さらに、図７（ｄ）に示す工程において、第１ポリシリコン層１０３ａ上及びコンタクトホール内を含めて基板１００の主面側の全面に第２ポリシリコン層１０３ｂを成膜する。続いて、図７（ｅ）に示す工程において、第２ポリシリコン層１０３ｂをエッチングして、コンタクトホールの側壁にポリシリコンで構成されるサイドウォール１０３ｃを形成する。この後、図７（ｆ）に示す工程において、サイドウォール１０３ｃ及び第１ポリシリコン層１０３ａをマスクにして、第１の層間絶縁層１０２を貫通するコンタクトホールを開口して第１の配線１０１を露出させる。続いて、図８（ｇ）に示す工程において、ポリシリコンをコンタクトホールに充填しつつサイドウォール１０３ｃ上及び第１ポリシリコン層１０３ａ上を含む基板１００の主面側の全面に第３ポリシリコン層１０３ｄを成膜する。さらに、図８（ｈ）に示す工程において、Ｃｌ２ガスを用いて、第３ポリシリコン層１０３ｄ、サイドウォール１０３ｃ及び第１ポリシリコン層１０３ａをエッチバックし、それによって、第１の層間絶縁層１０２を貫通して第１の配線１０１に接続するポリシリコンで構成されるヒューズ１０３をコンタクトホール内に形成する。
　次に、図８（ｉ）に示す工程において、第１の層間絶縁層１０２上にタンタル窒化物で構成される導電層、酸素不足型のタンタル酸化物で構成される抵抗変化層および白金等の貴金属で構成される導電層を順に成膜する。その後、これら３つの層をフォトリソグラフィにより作成した所定のマスクでパターニングし、それにより、ヒューズ１０３の上端面の上に位置するように、抵抗変化素子１０５の下部電極１０６、抵抗変化層１０７および上部電極１０８を形成する。酸素不足型のタンタル酸化物は、例えば、タンタルで構成されるターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで形成することができる。
　さらに、図９（ｊ）に示す工程において、抵抗変化素子１０５を被覆するように第１の層間絶縁層１０２の全面に第２の層間絶縁層１０９を形成する。その後、第２の層間絶縁層１０９を貫通して抵抗変化素子１０５の上部電極１０８に達するコンタクトホールを形成する。その後、コンタクトホールにタングステンを主成分とする充填材を埋め込んで第２のコンタクトプラグ１１０を形成する。
　続いて、図９（ｋ）に示す、電流制御素子１１２を形成する工程において、第２の層間絶縁層１０９上にタングステンで構成される導電層、窒化シリコンで構成される半導体層およびタンタル窒化物で構成される導電層を順に成膜する。その後、これら３つの層をフォトリソグラフィにより作成した所定のマスクでパターニングし、それにより、第３のコンタクトプラグ１１０の上端面の上に位置するように、電流制御素子１１２の下部電極１１３、半導体層１１４および上部電極１１５が形成される。
　次に、図９（ｌ）に示す工程において、電流制御素子１１２を被覆するように第２の層間絶縁層１０９の全面に第３の層間絶縁層１１６を形成する。その後、第３の層間絶縁層１１６を貫通して電流制御素子１１２の上部電極１１５に達するコンタクトホール（開口）を形成する。その後、コンタクトホールにタングステンを主成分とする充填材を埋め込んで第３のコンタクトプラグ１１７を形成する。
　さらに、図１０（ｍ）に示す工程において、第３の層間絶縁層１１６、第２の層間絶縁層１０９および第１の層間絶縁層１０２を貫通して第１の配線１０１に達するコンタクトホール（開口）を形成する。コンタクトホールにタングステンを主成分とする充填材を埋め込んで第４のコンタクトプラグ１１８を形成する。
　最後に、図１０（ｎ）に示す工程において、第３の層間絶縁層１１６上に、フォトリソグラフィとパターニングにより、第３のコンタクトプラグ１１７の上端面を被覆するように第２の配線１１９を形成し、第４のコンタクトプラグ１１８の上端面を被覆するように引き出し配線１２０を形成する。
　以上のような製造方法により、安定的に抵抗変化動作する抵抗変化型の半導体記憶装置１０を容易に実現することができる。
　（第２の実施の形態）
　図１１は、本発明の第２の実施の形態における半導体記憶装置２０を示す概略断面図である。本実施の形態における半導体記憶装置２０が第１の実施の形態の半導体記憶装置１０と異なる点は、ヒューズ１０３Ｂが抵抗変化素子１０５と電流制御素子１１２との間に位置していることである。すなわち、本実施の形態におけるヒューズ１０３Ｂは、第１の実施の形態における第２のコンタクトプラグとして機能する。さらに、本実施の形態における半導体記憶装置２０は、上記第１の実施の形態における第１のコンタクトプラグが存在せず、抵抗変化素子１０５の下部電極１０６が第１の配線１０１に直接接続されている。
　詳しくは、抵抗変化素子１０５の下部電極１０６は、第１の配線１０１上に形成されている。また、抵抗変化素子１０５の抵抗変化層１０７および上部電極１０８とヒューズ１０３Ｂとは層間絶縁層１０２Ｂに形成された開口（メモリセルホール）内に形成されている。これにより、製造工程において、マスクの枚数を減らすことができ、製造工程自体も減らすことができる。本実施の形態のその他の構成は、第１の実施の形態と同様である。よって、第２の実施の形態において第１の実施の形態と共通する構成要素には同一の符号および名称を付して説明を省略する。
　このような第２の実施の形態における半導体記憶装置２０の製造方法について説明する。図１２は、図１１に示す半導体記憶装置の製造方法を示す概略工程図である。
　まず、図１２（ａ）に示す工程において、トランジスタや下層配線などが形成されている基板１００上に、所定のマスクを用いて第１の配線１０１および抵抗変化素子１０５の下部電極１０６を形成し、下部電極１０６を被覆して全面にシリコン酸化膜で構成される下部層間絶縁層１０２Ｂを形成する。その後、この下部層間絶縁層１０２Ｂを貫通して下部電極１０６接続する開口（メモリセルホール）を形成する。
　次に、図１２（ｂ）に示す工程において、メモリセルホール内に抵抗変化層１０７のタンタル酸化物を形成する。この形成においては、例えばタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで形成する。タンタル酸化物がメモリセルホール内に完全に充填されるまで、スパッタリングで成膜する。その後、下部層間絶縁層１０２Ｂ上の不要なタンタル酸化物をＣＭＰで除去し、メモリセルホール内にのみ抵抗変化層１０７を形成する。抵抗変化層１０７としてハフニウム酸化物を用いる場合についても、同様にハフニウムターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする反応性スパッタリングを行うことにより形成することができる。さらに、メモリセルホール内に形成された抵抗変化層１０７が下部層間絶縁層１０２Ｂと比較して選択的にエッチングされる条件でエッチバックを行う。これにより、メモリセルホール内に５０ｎｍ程度のタンタル酸化物による抵抗変化層１０７を形成するとともに、メモリセルホールに凹部を形成する。凹部の深さは６００ｎｍ程度である。
　続いてメモリセルホールの凹部を被覆して全面にタンタル窒化物を形成し、メモリセルホール内に形成されたタンタル窒化物が下部層間絶縁層１０２Ｂと比較して選択的にエッチングされる条件でエッチバックを行う。これにより、メモリセルホール内に５０ｎｍ程度のタンタル窒化物による上部電極１０８を形成するとともに、メモリセルホールに凹部を再び形成する。このときの凹部の深さは約５００ｎｍ程度である。
　次に、図１２（ｃ）に示す工程において、メモリセルホールの凹部にポリシリコンを充填し、ヒューズ１０３Ｂを形成する。さらに、図１２（ｄ）に示す工程において、第１の実施の形態と同様に電流制御素子１１２、コンタクトプラグ１１７および第２の配線１１９を形成する。このような製造方法によって、安定的に抵抗変化動作をする抵抗変化型の半導体記憶装置２０を容易に実現することができる。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の不揮発性記憶素子および半導体記憶装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子および半導体記憶装置として有用である。
　１０，２０　半導体記憶装置
　１１　不揮発性記憶素子（メモリセル）
　１００　基板
　１０１　第１の配線
　１０２　第１の層間絶縁層
　１０２Ｂ　下部層間絶縁層
　１０３　ヒューズ（第１のコンタクトプラグ）
　１０３Ｂ　ヒューズ（第２のコンタクトプラグ）
　１０３ａ　第１ポリシリコン層
　１０３ｂ　第２ポリシリコン層
　１０３ｃ　サイドウォール
　１０３ｄ　第３ポリシリコン層
　１０４　フォトレジストエッチングマスク
　１０５　抵抗変化素子
　１０６　抵抗変化素子の下部電極（第１の電極）
　１０７　抵抗変化層
　１０８　抵抗変化素子の上部電極（第２の電極）
　１０９　第２の層間絶縁層
　１１０　第２のコンタクトプラグ
　１１２　電流制御素子
　１１３　電流制御素子の下部電極（第３の電極）
　１１４　半導体層
　１１５　電流制御素子の上部電極（第４の電極）
　１１６　第３の層間絶縁層
　１１６Ｂ　上部層間絶縁層
　１１７　第３のコンタクトプラグ
　１１８　第４のコンタクトプラグ
　１１９　第２の配線
　１２０　引き出し配線
 

Claims (7)

  1. 　非線形の電流－電圧特性を有する電流制御素子と、印加される電圧パルスに基づいて低抵抗状態と当該低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子と、ヒューズとを備え、前記電流制御素子、前記抵抗変化素子及び前記ヒューズが直列接続され、前記ヒューズは、前記電流制御素子が実質的に短絡状態となったときに断絶するよう構成されている、不揮発性記憶素子。
  2. 　前記電流制御素子、前記抵抗変化素子および前記ヒューズは、互いに交差する第１の配線と第２の配線との立体交差部に互いに直列に接続されて形成されることにより、クロスポイント型の不揮発性記憶素子を構成する、請求項１に記載の不揮発性記憶素子。
  3. 　前記ヒューズは、前記抵抗変化素子の低抵抗状態における抵抗値より小さい抵抗値を有している、請求項１に記載の不揮発性記憶素子。
  4. 　前記ヒューズは、５ｋΩ以下の抵抗値を有している、請求項３に記載の不揮発性記憶素子。
  5. 　前記ヒューズは、ポリシリコンで構成されている、請求項１に記載の不揮発性記憶素子。
  6. 　基板と、
    　前記基板上に互いに平行に配設された複数の第１の配線と、前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差部のそれぞれに対応して前記第１の配線と前記第２の配線とを接続するように設けられた複数の、請求項１に記載された不揮発性記憶素子を有する不揮発性記憶素子アレイと、
    　を備えた、半導体記憶装置。
  7. 　前記抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極とに挟まれた抵抗変化層とを備え、
    　前記電流制御素子は、第３の電極と、第４の電極と、前記第３の電極と前記第４の電極とに挟まれた絶縁体層または半導体層とを備え、
    　前記不揮発性記憶素子は、前記第１の配線と前記抵抗変化素子の前記第１の電極との間、前記抵抗変化素子の前記第２の電極と前記電流制御素子の前記第３の電極との間、および前記電流制御素子の前記第４の電極と前記第２の配線との間の少なくともいずれか１つに、互いを導通するコンタクトプラグを備えており、
    　前記ヒューズは、前記コンタクトプラグのうち、いずれか１つのコンタクトプラグとして構成されている、請求項６に記載の半導体記憶装置。
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