KR20120037371A - 반도체 디바이스 - Google Patents

반도체 디바이스 Download PDF

Info

Publication number
KR20120037371A
KR20120037371A KR1020117026900A KR20117026900A KR20120037371A KR 20120037371 A KR20120037371 A KR 20120037371A KR 1020117026900 A KR1020117026900 A KR 1020117026900A KR 20117026900 A KR20117026900 A KR 20117026900A KR 20120037371 A KR20120037371 A KR 20120037371A
Authority
KR
South Korea
Prior art keywords
cell
transistor
fuse element
access
memory
Prior art date
Application number
KR1020117026900A
Other languages
English (en)
Inventor
유지 토리게
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20120037371A publication Critical patent/KR20120037371A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

액세스 타임의 단축이나 소비 전력의 저감과, 워드선 1개당의 기억 비트수의 향상을 양립시킨다. 메모리 셀 어레이(1)는, 흐르는 전류에 응하여 저항치가 변화하는 퓨즈 소자(F)와, 퓨즈 소자(F)에 대해 병렬 접속된 복수의 셀 트랜지스터(TRB1, TRB2)를 갖는 메모리 셀(MC)을 적어도 1라인분 배치한 구성을 갖는다. 당해 반도체 디바이스는, 복수의 셀 트랜지스터(TRB1, TRB2)중, 온 하는 셀 트랜지스터의 수가, 외부로부터 입력되는된 기록 제어 신호(WRITE)와 내부의 로직 회로(5)(및 워드선 구동 회로(4))에 의해 제어 가능하다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은, 흐르는 전류에 응하여 저항치가 변화하는 기억 소자와, 그 액세스를 위한 셀 트랜지스터를 갖는 메모리 셀을 메모리 셀 어레이 내에 갖는 반도체 디바이스에 관한 것이다.
흐르는 전류에 응하여 저항치가 변화하는 대표적인 기억 소자로서는, 저항변화형 메모리 소자와 퓨즈 소자가 알려져 있다. 저항변화형 메모리 소자는, 도전성 이온의 절연막에의 입출력, 자성막의 자화(磁化) 방향에 응한 도전률의 변화, 또는, 결정 구조의 상(相)변화 등을 사용한 메모리 디바이스이고, 가역적으로 저항치를 변화시킬 수 있다.
이에 대해 퓨즈 소자는, 레이저광으로 태워서 끊는 타입 외에, 예를 들면 폴리실리콘으로 이루어지는 퓨즈를 전기적으로 용단(溶斷)함으로써, 그 저항치를 제어하는 것이 알려져 있다(예를 들면, 비특허 문헌 1 참조). 퓨즈 소자의 그 밖의 예로서는, MOS 트랜지스터의 게이트 산화막을 전기적으로 절연 파괴하는지의 여부로 데이터 기억을 행하는 것도 알려져 있다(예를 들면, 특허 문헌 1 참조). 이들의 전기적으로 제어 가능한 퓨즈 소자는, 특히 전기 퓨즈(eFUSE)라고 불린다.
전기 퓨즈에서는, 전기적으로 저항치를 변화시키는 상기 저항변화형 메모리에 비하여, 점유 면적이나 저항 변화시에 흘리는 전류량이 크지만, 구조가 간단하고 제조 프로세스의 추가 공정이 거의 필요하지가 않다. 그 때문에, 전기 퓨즈는, 이른바 범용 메모리가 아니라, 부가 정보의 기억에 사용되는 일이 많다. 예를 들면, 전기 퓨즈는, 반도체 디바이스(집적 회로)의 특성 조정(트리밍) 용도 또는 용장 회로의 선택 용도, 나아가서는, 특성치 그 밖의 정보를 디바이스 완성 후에 재기록 가능하게 기억하는 용도 등에 사용된다.
일반적으로, 전기 퓨즈를 사용한 메모리 셀은, 하나의 전기 퓨즈와 하나의 액세스 트랜지스터를 직렬 접속하여 형성된다. 일반적으로, 전기 퓨즈와 액세스 트랜지스터와의 직렬 접속 경로(셀 전류 경로)의 일방단이 비트선을 통한 전원 공급 경로에 접속되고, 상기 셀 전류 경로의 타방단이 접지된다. 전기 퓨즈는, 예를 들면 도전층의 용단이나 절연막의 파괴 등에 의해, 저항치를 현격한 차이로 변화할 수 있고, 그에 의해 1비트 데이터의 기억이 가능하다. 이 경우, 도전층의 용단이나 절연막의 파괴에 의해 데이터 기억을 행하는 기록 동작에서는, 상기 전원 공급 경로에 기록 전원 전압(이하, 프로그램 전압이라고도 한다)을 인가한다. 이에 의해, 전기 퓨즈의 저항치가 저저항으로부터 고저항으로 변화하지만, 그 반대의 동작은 할 수가 없다.
기억 데이터(저항치가 초기의 저저항인지, 고저항으로 천이하였든지의 정보)를 판독하는 동작에서는, 상기 전원 공급 경로에 판독 전원 전압(이하, 리드 전압이라고도 한다)을 인가한다. 그리고, 액세스 트랜지스터를 온 하여, 흐르는 전류의 크기를, 예를 들면 전압치로 변환하여 센싱한다.
미국 특허 제7269081호 명세서
J. Safran, et. al., "A Compact eFUSE Programmable Array Memory for SOI CMOS", IEEE, 2007 Symposium on VLSI Circuit of Technical Papers, pp. 72-73.
흐르는 전류에 응하여 저항치가 변화하는 기억 소자를 메모리 셀에 갖는 반도체 디바이스에 있어서, 데이터를 기록할 때의 전류치가 큰 경우에는, 그만큼 액세스 트랜지스터의 사이즈를 크게 할 필요가 있다. 액세스 트랜지스터의 필요 사이즈는 프로그램 전압의 크기에 의존하는데, 보다 저전압으로 프로그램을 행하는 경우는, 액세스 트랜지스터의 사이즈를 보다 크게 할 필요가 있다. 예를 들면, 전기 퓨즈 소자를 예로 들면, 액세스 트랜지스터에는, 동세대(同世代)의 SRAM의 액세스 트랜지스터와 비교하여 100배 이상의 사이즈가 필요해지는 것도 있다.
액세스 트랜지스터의 게이트는, 예를 들면 행방향으로 라인형상으로 배치된 복수의 메모리 셀에서 공통된 액세스선(이것은, 일반적으로는, 워드선이라고 불린다.)에 접속되어 있다. 따라서 개개의 액세스 트랜지스터의 사이즈가 큰 경우에는, 워드선의 용량(배선 용량과 부하 용량의 종합적인 용량)이 매우 커진다.
워드선 용량이 매우 커지는 것은, 대전류를 흘리는 기록 동작의 요청 때문에 불가피하지만, 이것이 판독 동작에서 마이너스의 영향을 주고 있다. 구체적으로는, 판독 동작시는 기록 동작만큼 워드선의 전위를 크게 할 필요성이 없기 때문에, 판독시에 워드선에 인가하는 리드 전압은, 기록시에 워드선에 인가하는 프로그램 전압보다 낮은 경우가 있다. 실제로는, 기록 동작에서 변화시킨 저항치를 유지하면서 기억 데이터를 판독하는 요청 때문에, 리드 전압은 프로그램 전압보다 낮아진다. 그러나, 큰 용량의 워드선을 저전압으로 구동하면 액세스 타임이 길어진다. 또한, 워드선 용량이 매우 크기 때문에, 워드선을 충방전할 때에 과분한 전력을 소비하여 버리고, 이것이 반도체 디바이스의 소비 전력을 삭감할 수 없는 저해 요인으로 되어 있다.
이와 같은 리드시의 액세스 타임이 길고, 소망하는 동작시간을 만족할 수 없는 경우에서는, 워드선 1개당에 접속할 수 있는 메모리 셀 수(기억 비트수)가 제한되어 버린다. 이 메모리 셀 수의 제한은, 당해 메모리를 탑재하는 시스템의 요청 때문에 메모리 소비 전력이 너무 큰 경우에도 마찬가지로 생기는 일이 있다. 이상에 의해, 액세스 타임의 단축이나 소비 전력의 저감과, 워드선 1개당의 기억 비트수의 향상은 트레이드 오프의 관계에 있다.
또한, 이 트레이드 오프는, 기록시에 필요한 전류가 큰 전기 퓨즈 메모리에서 보다 엄격하지만, 흐르는 전류에 응하여 저항치가 변화하는 다른 메모리(예를 들면, 저항변화형 메모리)에도 정도의 차이는 있지만 공통되는 개선점이다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 상기 트레이드 오프를 해소 또는 완화하는 것의 가능한 반도체 디바이스를 제공하는 것이다.
본 발명에 관한 반도체 디바이스는, 복수의 메모리 셀이 적어도 1행분 배치된 메모리 셀 어레이를 구비하고 있다. 메모리 셀은, 흐르는 전류에 응하여 저항치가 변화하는 기억 소자와, 기억 소자에 직렬 접속됨과 함께, 서로 병렬 접속된 복수의 셀 트랜지스터를 갖고 있다.
이 구성에 의하면, 메모리 셀마다 서로 병렬 접속된 복수의 셀 트랜지스터를 갖기 때문에, 기억 소자에 흐르는 전류를 동작시에 최적으로 제어할 수 있다. 예를 들면, 데이터 기억의 경우에 필요한 전류치가, 데이터 판독시에 필요한 전류치보다 큰 경우는, 데이터 기억시에 온 하는 셀 트랜지스터 수를, 데이터 판독시의 그것보다 크게 할 수 있다. 그 때문에, 토탈의 동작시간은 필요 최소한으로까지 저감된다. 또한, 복수의 셀 트랜지스터중 필요한 수만 온 시키는 동작에서는, 모든 셀 트랜지스터를 온 시키는 동작보다 소비 전력이 저감된다. 한편, 이 동작시간의 단축과 저소비 전력 때문에, 동시 구동하는 메모리 셀 수를 크게 하는 것도 가능하다.
본 발명에 의하면, 액세스 타임의 단축이나 소비 전력의 저감과, 워드선 1개당의 기억 비트수의 향상에 관한 트레이드 오프를 해소 또는 완화한 반도체 메모리 디바이스를 제공하는 것이 가능해진다.
도 1은 제 1의 실시 형태에 관한 반도체 디바이스의 칩 구성도.
도 2는 도 1의 칩 구성도에, 프로그램시와 리드시의 전류 경로를 부가한 도면.
도 3은 비교예의 디바이스 구성을 도시하는 도면.
도 4는 제 2의 실시 형태에 관한 반도체 디바이스의 칩 구성도.
도 5는 도 4의 칩 구성도에, 프로그램시와 리드시의 전류 경로를 부가한 도면.
도 6은 도 4의 반도체 디바이스에서의, 전환 신호의 논리의 조합과, 액세스 트랜지스터의 토탈의 게이트 폭(W 길이)과의 관계를 도시하는 도면.
도 7은 도 4의 반도체 디바이스에서의, 테스트시의 제어예를 도시하는 플로우 차트.
본 발명의 실시 형태를, 도면을 참조하여 이하의 차례로 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제 1의 실시의 형태 : 액세스 트랜지스터가, 서로 병렬 배치된 2개의 셀 트랜지스터에 의해 구성되어 있는 예(비교예와 대비 설명을 포함한다).
2. 제 2의 실시의 형태 : 액세스 트랜지스터가, 서로 병렬 배치된 3개 이상의 셀 트랜지스터에 의해 구성되고, 액세스 트랜지스터의 실효 게이트 폭이, 입력되는 제어 신호로 변경 가능한 구성으로 되어 있는 예.
3. 그 밖의 변형례 : 상기 제 1 및 제 2의 실시의 형태의 설명중에서 적절히 기술한 변형례 이외의 변형례.
<1. 제 1의 실시의 형태>
[칩 구성]
도 1은, 제 1의 실시의 형태에 관한 반도체 디바이스의 칩 구성도를 도시하는 것이다. 본 실시의 형태의 반도체 디바이스는, 메모리 셀 어레이(1)와, 메모리 셀 어레이(1)의 프로그램(기록)과 판독을 제어하는 각종 제어 회로를 포함한다.
메모리 셀 어레이(1)는, 복수의 메모리 셀(MC)이 매트릭스형상으로 배치된 것이다. 각 메모리 셀(MC)은, 후에 상세히 설명하는 바와 같이, 비트선(BL)과, 제 3 전압 공급선(GND선(13))의 사이에 마련되어 있고, 예를 들면, 퓨즈 소자(F)와, 퓨즈 소자(F)에 직렬 접속된 액세스 트랜지스터(TRB)를 갖고 있다. 도 1에는, 4개의 메모리 셀(MC)이 2열(2비트)×2행(2로우)으로 배열되어 있는 경우가 예시되어 있지만, 복수의 메모리 셀(MC)의 배열은 도 1의 배치로 한정되는 것이 아니고, 예를 들면, 1행이라도 좋다. 또한, 이하에서는, 특별한 언급이 되지 않은 경우에는, 복수개의 메모리 셀(MC)의 배열이 복수열×복수행으로 되어 있는 것으로 한다.
복수의 메모리 셀(MC)이 열방향으로 배열된 구성을 이하, 비트 구성이라고 부른다. 도 1에는, 각 열의 비트 구성이 서로 같은 구성으로 되어 있는 경우가 예시되어 있지만, 각 열의 비트 구성이 서로 같은 구성으로 되어 있지 않아도 좋다. 또한, 이하에서는, 각 열의 비트 구성이 서로 같은 구성으로 되어 있는 것으로 하여, 하나의 비트 구성만 설명한다.
본 실시의 형태에서는, 액세스 트랜지스터(TRB)가 2개의 셀 트랜지스터, 즉, 제 1 셀 트랜지스터(TRB1)와 제 2 셀 트랜지스터(TRB2)로 구성되어 있다. 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)는, 각각 NMOS 트랜지스터로 이루어지고, 서로 병렬로 접속되어 있다. 제 1 셀 트랜지스터(TRB1)는, 리드시 및 프로그램시에 항상 사용되는(온 하는) 셀 트랜지스터이다. 또한, 액세스 트랜지스터(TRB)에 포함되는 2개의 셀 트랜지스터중, 셀 트랜지스터(X) 이외의 하나의 셀 트랜지스터(제 2 셀 트랜지스터(TRB2))가, 리드시에만 사용되는 셀 트랜지스터이다. 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)는, 각각, 예를 들면, 액세스 트랜지스터(TRB)가 단일한 액세스 트랜지스터에 의해 구성되어 있는 경우의 액세스 트랜지스터(TRB)의 사이즈보다도 작은 사이즈로 되어 있다. 또한, 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)의 합계 사이즈가, 예를 들면, 액세스 트랜지스터(TRB)가 단일한 액세스 트랜지스터에 의해 구성되어 있는 경우의 액세스 트랜지스터(TRB)의 사이즈와 동등한 사이즈로 되어 있다.
본 실시의 형태의 반도체 디바이스는, 행방향으로 연재되는 복수의 워드선(WL1, WL2, …)을 갖고 있다. 각 워드선(WL1, WL2, …)은, 각 메모리 셀(MC)에서 복수(본 실시의 형태에서는 2개)의 셀 트랜지스터중 적어도 하나가 다른 셀 트랜지스터와는 독립하여 온 오프 하는 것이 가능한 양태로, 각 셀 트랜지스터의 게이트에 접속된 복수의 액세스선을 포함하고 있다. 구체적으로는, 각 워드선(WL1, WL2, …)은, 워드선 구동 신호(WL[A], WL[B], …)(후술)가 입력되는 제 1 액세스선(AL1)과, 워드선 구동 신호(WL[A], WL[B], …)에 응하여 발생하는 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)(후술)가 입력되는 제 2 액세스선(AL2)에 의해 구성되어 있다. 각 셀 행에서. 각 메모리 셀(MC)에 포함되는 제 1 셀 트랜지스터(TRB1)의 게이트가, 제 1 액세스선(AL1)에 접속되어 있다. 마찬가지로, 각 셀 행에서. 각 메모리 셀(MC)에 포함되는 제 2 셀 트랜지스터(TRB2)의 게이트가, 제 2 액세스선(AL2)에 접속되어 있다.
워드선 구동 신호(WL[A], WL[B], …)는, 퓨즈 소자(F)를 포함하는, 비트선(BL)으로부터 제 3 전압 공급선(GND선(13))까지의 전류 경로의 전기적인 계단(繼斷)을 제어하는 것이다. 예를 들면, 퓨즈 소자(F)가 비트선(BL)에 접속되어 있는 경우에는, 워드선 구동 신호(WL[A], WL[B], …)는, 퓨즈 소자(F)와 제 3 전압 공급선(GND선(13))과의 전기적인 계단을 제어하는 것이다. 또한, 예를 들면, 퓨즈 소자(F)가 제 3 전압 공급선(GND선(13))에 접속되어 있는 경우에는, 워드선 구동 신호(WL[A], WL[B], …)는, 비트선(BL)과 퓨즈 소자(F)와의 전기적인 계단을 제어하는 것이다.
본 실시의 형태의 반도체 디바이스는, 워드선 구동 신호(WL[A], WL[B], …)를 발생하는 워드선 구동 회로(WL_DRV)(4)와, 워드선 구동 신호(WL[A], WL[B], …)로부터 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)를 발생하는 로직 회로(5)를 구비하고 있다. 워드선 구동 회로(4)는, 도 1의 예에서는, 각 셀 행에 공통된 회로로서 마련되어 있다. 워드선 구동 회로(4)의 출력에는, 각 워드선(WL1, WL2, …)이 접속되어 있다. 워드선 구동 회로(4)는, 예를 들면, 워드선(WL1)에 포함되는 제 1 액세스선(AL1)에 워드선 구동 신호(WL[A])를 입력하고, 워드선(WL2)에 포함되는 제 1 액세스선(AL1)에 워드선 구동 신호(WL[B])를 입력하도록 되어 있다.
로직 회로(5)는, 도 1의 예에서는, 열마다 하나씩 마련되어 있고, 버퍼 회로(BUF1), 인버터(INV1) 및 노어 회로(NOR1)를 포함한다. 또한, 복수의 메모리 셀(MC)의 배열이 1행인 경우에는, 로직 회로(5)는, 메모리 셀마다 마련되어 있다.
버퍼 회로(BUF1)는, 제 1 액세스선(AL1)에 삽입되어 있다. 버퍼 회로(BUF1)는, 워드선 구동 회로(4)로부터 입력된 워드선 구동 신호(WL[A], WL[B], …)를, 제 1 액세스선(AL1)에 접속된 각 제 1 셀 트랜지스터(TRB1)에 출력하도록 되어 있다.
노어 회로(NOR1)는 2입력 1출력 구성으로 되어 있다. 노어 회로(NOR1)의 출력은 제 2 액세스선(AL2)에 접속되어 있다. 노어 회로(NOR1)의 한쪽의 입력은, 인버터(INV1)를 통하여 제 1 액세스선(AL1)에 접속되어 있고, 노어 회로(NOR1)의 다른쪽의 입력은, 기록 제어선에 접속되어 있다. 상기한 기록 제어선은, 기록 제어 신호(WRITE)가 입력되는 선이다. 본 실시의 형태에서는, 기록 제어 신호(WRITE)는, 워드선 구동 신호(WL[A], WL[B], …)에 응하여 발생하는 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)(도 1의 예에서는, 워드선 구동 신호(WL[A], WL[B], …)의 신호 파형을 반전시킨 신호)의, 제 2 액세스선(AL2)에의 출력을 제어하는 것이다.
노어 회로(NOR1)는, 제 1 액세스선(AL1)으로부터 인버터(INV1)를 통하여 입력된 신호(워드선 구동 신호(WL[A], WL[B], …)의 신호 파형을 반전시킨 신호)와, 기록 제어선으로부터 입력된 신호(제어 신호(WRITE))와의 논리합을 부정하는 연산을 행하고, 2개의 입력단자의 어느 것에도 입력이 없는 때에만 H(하이)를 출력하고, 2개의 입력단자의 적어도 한쪽에 입력이 있는 때에 L(로우)를 출력하도록 되어 있다.
이상의 것으로부터, 워드선 구동 회로(4) 및 로직 회로(5)는, 워드선 구동 신호(WL[A], WL[B], …)를 제 1 액세스선(AL1)에 입력함과 함께, 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)를 제 2 액세스선(AL2)에 입력함에 의해, 각 메모리 셀에 포함되는 복수의 셀 트랜지스터의 온 오프를 제어하도록 되어 있다. 워드선 구동 회로(4) 및 로직 회로(5)는, 후에 상세히 설명하는 바와 같이, 리드 동작(판독 동작시)에 온 하는 셀 트랜지스터의 수가 프로그램 동작시(기록 동작시)에 온 하는 셀 트랜지스터의 수보다 작아지도록, 각 메모리 셀에 포함되는 복수의 셀 트랜지스터의 온 오프를 제어하도록 되어 있다.
또한, 버퍼 회로(BUF1)는, 제 1 액세스선(AL1)의 부하가 큰 경우는 워드선 구동 회로(4)를 보조하는 회로로서 마련되는 것이 바람직하지만, 워드선 구동 회로(4)의 구동력이 충분한 때는 생략하는 것도 가능하다.
또한, 도 1에는, 워드선 구동 회로(4)가 당해 반도체 디바이스 내에 마련되어 있는 경우가 예시되어 있지만, 당해 반도체 디바이스와는 별도로 마련되어 있어도 좋다. 이 경우, 워드선 구동 신호(WL[A], WL[B], …)는, 별체로 마련된 워드선 구동 회로(4)로부터(즉, 외부로부터) 당해 반도체 디바이스 내의 제 1 액세스선(AL1)에 입력되게 된다. 또한, 이 경우, 제 1 액세스선(AL1)을 구동하기 위한 버퍼 회로(BUF1)는 필수이고, 또한, 인버터(INV1)와 노어 회로(NOR1)도 제 2 액세스선(AL2)을 구동한 드라이브 능력이 필요한다.
도 1에는, 기록 제어 신호(WRITE)가 디바이스의 외부로부터 주어져 있는 경우가 예시되어 있지만, 디바이스의 내부에 마련된 회로로부터 주어지도록 하여도 상관없다.
다음에, 비트선 전압 제어를 위한 구성을 설명한다.
본 실시의 형태의 반도체 디바이스는, 열방향으로 연재되는 복수의 비트선(BL)을 갖고 있고, 복수의 비트선(BL)이, 열마다 하나씩 할당되어 있다. 또한, 본 실시의 형태의 반도체 디바이스는, 열마다, 제 1 전압 공급선(11)과, 제 2 전압 공급선(VDD선(12))과, 제 3 전압 공급선(GND선(13))과, 기록 비트 선택 트랜지스터(TRA)와, 패턴 레지스터(pattern register)(2)와, 판독 회로(SEAMP+reg.)(3)를 갖고 있다. 또한, 본 실시의 형태의 반도체 디바이스는, 각 비트 구성에 공통된 퓨즈 전압 공급 회로(VFUSE_P. S)(6)를 갖고 있다.
각 비트선(BL)의 일단에, 기록 비트 선택 트랜지스터(TRA)의 일단(소스 또는 드레인)이 접속되어 있고, 각 비트선(BL)의 타단에, 판독 회로(3)와, 판독 비트 선택 트랜지스터(TRC)의 일단(소스 또는 드레인)이 접속되어 있다. 각 비트선(BL)의 중도에는, 메모리 셀(MC)마다 하나씩 마련된 복수의 퓨즈 소자(F)의 일단이 접속되어 있다. 각 퓨즈 소자(F)의 타단에는, 서로 병렬 접속된 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)의 일단(소스 또는 드레인)이 접속되어 있다. 서로 병렬 접속된 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)의 타단(소스 및 드레인중 퓨즈 소자(F)에 미접속의 쪽)에는, 제 3 전압 공급선(GND선(13))이 접속되어 있다. 기록 비트 선택 트랜지스터(TRA)의 타단(소스 및 드레인중 비트선(BL)에 미접속의 쪽)에는, 퓨즈 전압 공급 회로(6)의 출력단이 접속되어 있다. 기록 비트 선택 트랜지스터(TRA)의 게이트에는, 패턴 레지스터(2)의 출력단이 접속되어 있다. 판독 비트 선택 트랜지스터(TRC)의 타단(소스 및 드레인중 비트선(BL)에 미접속의 쪽)에는, VDD선(12)이 접속되어 있다. 판독 비트 선택 트랜지스터(TRC)의 게이트에는, 판독 제어선이 접속되어 있다.
퓨즈 전압 공급 회로(6)는, 제 1 전압 공급선(11)에 출력하는 전압치로서, 기록시에 예를 들면 수[V]가 기록 전압(VW)을 발생하는 회로이다. 또한, 퓨즈 전압 공급 회로(6)에 대신하여, 기록 전압(VW)을 외부의 테스터, 또는, 당해 반도체 디바이스(IC)가 실장된 기판에서 주어도 좋다.
제 1 전압 공급선(11)으로부터, 기록 비트 선택 트랜지스터(TRA), 비트선(BL), 메모리 셀(MC)을 통해 GND선(13)에 이르는 경로가, 제 1 전류(기록 전류(Iw))를 흘리는 제 1 전류 경로(기록 전류 경로)이다.
기록 비트 선택 트랜지스터(TRA)는, PMOS 트랜지스터로 이루어진다. 또한, 이하의 이유 때문에, 기록 비트 선택 트랜지스터(TRA)가 NMOS 트랜지스터로 이루어져 있어도 좋다. PMOS 트랜지스터는, 이른바 "임계치 전압(Vth) 떨어짐"이라고 불리는 전압 강하가 없기 때문에, 퓨즈 전압 공급 회로(6)로부터의 기록 전압(VW)을 정확하게 비트선(BL)에 주는 이점이 있다.
그 한편으로, P형 채널의 트랜지스터를 사용함으로써, 그 점유 면적이 커진다. 또한, 프로그래밍(기록)에 P형 채널의 트랜지스터(TRA)와 N형 채널의 트랜지스터(TRB)를 사용하고 있음으로써, 제조시에 P형 채널의 트랜지스터의 관리도 필요해진다. 또한, P형 채널의 트랜지스터(TRA)와 N형 채널의 트랜지스터(TRB)의 특성 밸런스를 고려한 설계가 필요해진다. 이 때문에, 퓨즈 소자(F)를 저항 변화시키는 인가 전압의 최적 설계가, 도 1의 프로그램시의 전류 경로에 삽입되는 트랜지스터가 N형의 액세스 트랜지스터(TRB)만의 경우보다 현격하게 어려워진다.
기록 비트 선택 트랜지스터(TRA)에, 도 1과 같이PMOS 트랜지스터를 사용하는지, 또는, NMOS 트랜지스터를 사용하는지는, 상기한 이점과 불이익을 종합적으로 감안하여 정하면 좋다.
상기 기록 비트 선택 트랜지스터(TRA)는, 예를 들면, 메모리 셀 어레이(1)의 비트 제어 회로에 포함된다. 비트 제어 회로에는, 기록 비트 선택 트랜지스터(TRA) 외에, 입력 데이터를 보존하여 비트의 제어 비트를 출력하는 패턴 유지 회로(2)와, 센스 앰프 및 판독 데이터의 레지스터를 포함하는 판독 회로(3)가 포함된다.
패턴 레지스터(2)는, 입력되는 비트 어드레스 신호(BADR)에 의거하여, 프로그램시의 비트 선택 제어를 기록 비트 선택 트랜지스터(TRA)에 대해 행하는 회로이다. 구체적으로는, 어느 열에 대응하여 마련된 패턴 레지스터(2)는, 이 열에 대응하여 마련된 기록 비트 선택 트랜지스터(TRA)의 게이트에, 입력된 비트 어드레스 신호(BADR)에 의거하여 생성한 제 1 비트(FB[a])를 입력하도록 되어 있다. 또한, 다른 열에 대응하여 마련된 패턴 레지스터(2)는, 이 열에 대응하여 마련된 기록 비트 선택 트랜지스터(TRA)의 게이트에, 입력된 비트 어드레스 신호(BADR)에 의거하여 생성한 제 2 비트(FB[b])를 입력하도록 되어 있다.
또한, 도 1에는, 매트릭스형상으로 배치된 복수의 메모리 셀(MC)에서의 열의 수가 2인 경우가 예시되어 있지만, 열의 수는, 통상, 그것보다 많이, 예를 들면 64로 되어 있다. 이 경우, 비트 어드레스 신호(BADR)는 6비트의 제어 신호로서 각 패턴 레지스터(2)에 주어진다. 또한, 열의 수는, 64보다 큰 128, 256, …로 할 수도 있고, 또한, 64보다 작은 4, 8, 16, 32로 할 수도 있다. 열의 수에 응하여 비트 어드레스 신호(BADR)의 비트수가 결정된다.
또한, 이와 같은 패턴 레지스터(2)의 기능은, 이른바 칼럼 디코더에 의해 대체할 수 있다. 칼럼 디코더는, 입력되는 칼럼 어드레스로부터 선택하는 비트선 스위치(이 경우, 기록 비트 선택 트랜지스터(TRA))를 정하는 회로이다.
판독 회로(3)는, 비트선(BL)에 접속되고, 비트선(BL)의 전위를 센스 앰프로 검출하여 판독하는 기능을 갖는다. 비트선(BL)에, 예를 들면 전원 전압(VDD)을 공급 제어하기 위한 PMOS 트랜지스터로 이루어지는 판독 비트 선택 트랜지스터(TRC)가 접속되어 있다. 판독 비트 선택 트랜지스터(TRC)도, 메모리 셀 어레이(1)의 비트 제어 회로에 포함된다. 판독 비트 선택 트랜지스터(TRC)의 소스가 VDD선(12)에 접속되고, 그 드레인이 비트선(BL)에 접속되어 있다.
판독 비트 선택 트랜지스터(TRC)는, 기록 비트 선택 트랜지스터(TRA)와 같은 이점과 불이익이 있고, 도 1에서는 "Vth 떨어짐"이 없는 PMOS 트랜지스터 구성으로 되어 있다. 단, 모든 트랜지스터를 NMOS 트랜지스터 구성으로 하는 이익을 우선시키는 경우, 판독 비트 선택 트랜지스터(TRC)를 NMOS 트랜지스터 구성으로 하여도 좋다.
도 1에서는 판독 비트 선택 트랜지스터(TRC)가 PMOS 트랜지스터 구성인 것에 대응하여, 입력되는 판독 제어 신호(READ)를 반전하고, 판독 비트 선택 트랜지스터(TRC)의 게이트에 주는 인버터(INV2)가 마련되어 있다. 따라서 판독 비트 선택 트랜지스터(TRC)가 NMOS 트랜지스터 구성인 경우, 인버터(INV2)는 불필요하다. 또한, 판독 제어 신호(READ)가 로우 액티브의 신호인 경우도 인버터(INV2)는 불필요하다.
도 1에서는 판독 제어 신호(READ)는 디바이스의 외부로부터 주어지지만, 이 제어 신호를 내부에서 발생하도록 하여도 상관없다. 도 1의 구성에서는, 기록 제어 신호(WRITE)가 로우 액티브의 신호이고, 판독 제어 신호(READ)가 하이 액티브의 신호이다. 따라서, 기록(프로그램)시에는 "(WRITE), (READ=L)"이 되고, 판독시에는 "(WRITE), (READ=H)"가 된다.
또한, 로직 회로(5)나 비트 제어 회로(패턴 레지스터(2) 및 판독 회로(3))의 접속 관계는, 상술한 접속 관계와 같은 접속 관계로 되어 있다.
도 2는, 프로그램 동작시에 흐르는 전류를 모식적으로 도시하는 것이다. 도 2에는, 프로그램 동작시의 전류 경로(제 1 전류 경로)가 굵은 실선에 의해 도시되어 있고, 리드 동작시의 전류 경로(제 2 전류 경로)가 굵은 파선에 의해 도시되어 있다. 이하, 도 1 및 도 2를 참조하여, 프로그램 동작과 리드 동작에 관해 설명한다.
[프로그램 동작]
제 1 비트[a]의 프로그램 동작의 한 예를, 상기 구성을 전제로 하여 설명한다.
프로그램의 초기 상태에서는, 도 1 및 도 2에서 모든 트랜지스터(TRA 내지 TRC)가 오프 상태를 취한다. 그 상태에서, 퓨즈 전압 공급 회로(6)가, 정(正)의 기록 전압(VW), 예를 들면 3[V]의 전압을 출력하고, 패턴 레지스터(2), 워드선 구동 회로(4) 및 로직 회로(5) 등이, 트랜지스터(TRA 내지 TRC)를 제어하는 신호를 기록시의 논리로 설정한다.
보다 상세하게는, 패턴 레지스터(2)가, 비트 선택 신호로서 기록 비트(FB[a]=0)를 출력하고, 이에 의해 PN채널형의 기록 비트 선택 트랜지스터(TRA)를 온 상태로 한다. 또한, 워드선 구동 회로(4)(도 1)는 워드선 구동 신호(WL[B]=1)를 출력하고, 또한, 외부로부터, 기록 제어 신호(WRITE=L), 판독 제어 신호(READ=L)가 입력된다. 이에 의해, "bit a"로 표기된 퓨즈 소자(F)를 갖는 메모리 셀(MC)에서. 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)가 모두 온 하고, 판독 비트 선택 트랜지스터(TRC)가 오프 한다.
이상의 바이어스 설정에 의해, 퓨즈 전압 공급 회로(6)로부터 주어진 기록 전압(VW)을 정의 전원 전압으로 하는 비교적 큰 제 1 전류(기록 전류(Iw))가, 도 2와 같이 흐른다. 기록 전류(Iw)는, 제 1 전압 공급선(11), 온 상태의 기록 비트 선택 트랜지스터(TRA), 비트선(BL)을 통과하여, "bit a"로 표기된 퓨즈 소자(F)에 흐른다. 이 전류는, 제 1 셀 트랜지스터(TRB1)와 제 2 셀 트랜지스터(TRB2)로 분류되어 GND선(13)에 흘러 들어간다.
이와 같이 하여 형성된 전류 패스(제 1 전류 경로)에 비교적 큰 전류가 흐르면, 그 도중의 가장 고저항의 퓨즈 소자(F)가 발열하고, 퓨즈 소자(F)가 예를 들면 폴리실리콘 퓨즈로 이루어지는 경우에는, 용단에 의해, 퓨즈 소자(F)의 저항치가 현격한 차이로 커진다. 퓨즈 소자(F)가 예를 들면 MOS 퓨즈로 이루어지는 경우에는, 절연 파괴에 의해, 퓨즈 소자(F)의 저항치가 현격한 차이로 작아진다.
이에 대해, 기록 비트(FB[b]=1)가 되는 옆의 비트 구성에서는, 기록 비트(FB[b])에 응하여 제어된 기록 비트 선택 트랜지스터(TRA)가 온 하지 않기 때문에, 전류 패스가 형성되지 않고, 퓨즈 소자(F)의 고저항화도 일어나지 않는다.
[리드 동작]
제 1 비트[a]의 리드 동작을, 상기 구성을 전제로 하여 설명한다.
제 1 비트[a]를 메모리 셀(MC)로부터 판독하는 동작의 초기 상태에서는, 도 1, 도 2에서 모든 트랜지스터(TRA 내지 TRC)가 오프 상태를 취한다. 이때 바람직하게는, 퓨즈 전압 공급 회로(6)의 출력(기록 전압(VW))은 로우 레벨의, 예를 들면 0[V]의 전압으로 제어된다. 그리고, 패턴 레지스터(2), 워드선 구동 회로(4) 및 로직 회로(5) 등이, 트랜지스터(TRA 내지 TRC)를 제어하는 신호를 리드시의 논리로 설정한다.
보다 상세하게는, 패턴 레지스터(2)가, 비트 선택 신호로서 기록 비트(FB[a]=1)를 출력하고, 이에 의해 P채널형의 기록 비트 선택 트랜지스터(TRA)를 오프 상태로 제어한다. 또한, 워드선 구동 회로(4)는 워드선 구동 신호(WL[B]=1)를 출력하고, 또한, 외부로부터 기록 제어 신호(WRITE=H), 판독 제어 신호(READ=H)가 입력된다. 기록 제어 신호(WRITE)가 H로 되어 있기 때문에, "bit a"로 표기된 퓨즈 소자(F)를 갖는 메모리 셀(MC)에서. 제 1 셀 트랜지스터(TRB1)는 온 하지만, 제 2 셀 트랜지스터(TRB2)는 온 할 수가 없다. 또한, 판독 제어 신호(READ)가 H로 되어 있기 때문에, 판독 비트 선택 트랜지스터(TRC)가 온 한다.
이 바이어스 설정에 의해, VDD선(12)에 공급된 VDD 전압을 정의 전원 전압으로 하는 제 2 전류(판독 전류(Ir))가 흐른다. 이때 사용하는 VDD 전압이 판독 전압(VR)이 되는데, 판독 전압(VR)은 기록 전압(VW)보다 작기 때문에, 판독 전류(Ir)는 기록 전류(Iw)보다 작은 값을 갖는다. 판독 전류(Ir)는, VDD선(12)으로부터, 온 상태의 판독 비트 선택 트랜지스터(TRC), 비트선(BL)을 통과하여, "bit a"로 표기된 퓨즈 소자(F)에 흐른다. 이 전류는, 온 상태의 제 1 셀 트랜지스터(TRB1)를 통과하여 GND선(13)에 흘러 들어간다.
이 전류에 의한 비트선(BL)의 전위는, 판독 비트 선택 트랜지스터(TRC)의 온 저항과, 제 1 셀 트랜지스터(TRB1)의 온 저항에 퓨즈 소자(F) 등의 저항을 더한 합성 저항으로, 전원 전압(VDD)을 분압한 값을 갖는다.
판독 회로(3) 내의 센스 앰프는, 판독 비트 선택 트랜지스터(TRC)의 드레인 단(端)의 분압치(VD)를 입력하고, 당해 분압치(VD)를, 예를 들면 어느 기준에 대해 높은지 낮은지를 판단하고, 그 결과를, 예를 들면 전원 전압 진폭의 리드 신호로서 증폭한다. 증폭 후의 리드 신호는, 판독 회로(3) 내의 출력 레지스터에 일시적으로 보존되고, 다른 비트 구성에서 판독된 모든 비트가 갖추어진 타이밍에서 외부에 출력된다. 또한, 이 리드 신호를, 예를 들면 외부 테스터로 판독하면, 유저는, 그 정보를 알 수 있고, 이것을 평가에 이용할 수 있다.
다음에, 비교예의 구성을 기술하여, 그것과의 비교에 있어서 도 1 및 도 2에 도시하는 제 1의 실시의 형태에 관한 회로의 동작상의 이점(利點)을 설명한다.
[비교예]
도 3은, 비교예의 디바이스 구성을 도시하는 도면이다.
비교예에서. 패턴 레지스터(2), 기록 비트 선택 트랜지스터(TRA), 판독 회로(3), 판독 비트 선택 트랜지스터(TRC), 및 퓨즈 전압 공급 회로(6)의 접속 관계 및 기능은, 본 실시의 형태의 반도체 디바이스에서의 이들의 접속 관계 및 기능과 마찬가지이다. 그러나, 비교예에서는, 본 실시의 형태의 노어 회로(NOR1), 인버터(INV1), 제 2 액세스선(AL2), 기록 제어 신호(WRITE)가 입력되는 기록 제어선 및 제 2 셀 트랜지스터(TRB2)가 마련되어 있지가 않다.
비교예에서의 메모리 셀(MC)에서는, 퓨즈 소자(F)에 접속되는 액세스 트랜지스터(TRB)가 단일한 NMOS 트랜지스터에 의해 구성되어 있다. 그 때문에, 액세스 트랜지스터(TRB)의 사이즈는, 기록시에 비교적 큰 전류를 구동하는 요청 때문에, 비교적 크게 설정되어 있다.
[비교예의 프로그램 동작]
다음에, 제 1 비트[a]의 프로그램 동작을, 상기 비교예의 구성(도 3)을 전제로 하여 설명한다.
프로그램의 초기 상태에서는, 도 3에서 모든 트랜지스터(TRA 내지 TRC)가 오프 상태를 취한다. 그 상태에서, 퓨즈 전압 공급 회로(6)가, 정의 기록 전압(VW), 예를 들면 3[V]의 전압을 출력하고, 패턴 레지스터(2) 및 워드선 구동 회로(4) 등이, 트랜지스터(TRA 내지 TRC)를 제어하는 신호를 기록시의 논리로 설정한다.
보다 상세하게는, 패턴 레지스터(2)가, 비트 선택 신호로서 기록 비트(FB[a]=0)를 출력하고, 이에 의해 P채널형의 기록 비트 선택 트랜지스터(TRA)를 온 상태로 한다. 또한, 워드선 드라이버(WL_DRV)는 워드선 구동 신호(WL[B]=1)를 출력하고, 또한, 외부로부터 판독 제어 신호(READ=L)가 입력된다. 이에 의해, "bit a"로 표기된 퓨즈 소자(F)를 갖는 메모리 셀(MC)에서. 단일한 사이즈가 큰 액세스 트랜지스터(TRB)가 온 하고, 판독 비트 선택 트랜지스터(TRC)가 오프 한다.
이상의 바이어스 설정에 의해, 퓨즈 전압 공급 회로(6)로부터 주어진 기록 전압(VW)을 정의 전원 전압으로 하는 비교적 큰 제 1 전류(기록 전류(Iw))가, 도 3과 같이 흐른다. 기록 전류(Iw)는, 제 1 전압 공급선(11), 온 상태의 기록 비트 선택 트랜지스터(TRA), 비트선(BL)을 통과하여, "bit a"로 표기된 퓨즈 소자(F)에 흐른다. 이 전류는, 단일한 사이즈가 큰 액세스 트랜지스터(TRB)를 통과하여 GND선(13)에 흘러 들어간다.
이와 같이 하여 형성된 전류 패스(제 1 전류 경로)에 비교적 큰 전류가 흐르면, 그 도중의 가장 고저항의 퓨즈 소자(F)가 발열하고, 예를 들면 폴리실리콘 퓨즈라면 용단에 의해, 퓨즈 소자(F)의 저항치가 현격한 차이로 커진다. 예를 들면 MOS 퓨즈라면 절연 파괴에 의해, 퓨즈 소자(F)의 저항치가 현격한 차이로 작아진다.
이에 대해, 기록 비트(FB[b]=1)가 되는 옆의 비트 구성에서는, 기록 비트(FB[b])에 응하여 제어되는 기록 비트 선택 트랜지스터(TRA)가 온 하지 않기 때문에, 전류 패스가 형성되지 않고, 퓨즈 소자(F)의 고저항화도 일어나지 않는다.
[비교예의 리드 동작]
다음에, 제 1 비트[a]의 리드 동작을, 상기 비교예의 구성(도 3)을 전제로 하여 설명한다.
제 1 비트[a]를 메모리 셀(MC)로부터 판독하는 동작의 초기 상태에서는, 도 3에서 모든 트랜지스터(TRA 내지 TRC)가 오프 상태를 취한다. 이때 바람직하게는, 퓨즈 전압 공급 회로(6)의 출력(기록 전압(VW))은 로우 레벨의, 예를 들면 0[V]의 전압으로 제어된다. 그리고, 패턴 레지스터(2) 및 워드선 구동 회로(4) 등이, 트랜지스터(TRA 내지 TRC)를 제어하는 신호를 리드시의 논리로 설정한다.
보다 상세하게는, 패턴 레지스터(2)가, 비트 선택 신호로서 기록 비트(FB[a]=1)를 출력하고, 이에 의해 P채널형의 기록 비트 선택 트랜지스터(TRA)를 오프 상태로 제어한다. 또한, 워드선 구동 회로(4)는 워드선 구동 신호(WL[B]=1)를 출력하고, 단일한 사이즈가 큰 액세스 트랜지스터(TRB)를 온 상태로 제어한다. 또한, 외부로부터 판독 제어 신호(READ=H)가 입력된다. 판독 제어 신호(READ)=가 H로 되어 있기 때문에, 판독 비트 선택 트랜지스터(TRC)가 온 한다.
이 바이어스 설정에 의해, VDD선(12)에 공급된 VDD 전압을 정의 전원 전압으로 하는 제 2 전류(판독 전류(Ir))가 흐른다. 이때 사용하는 VDD 전압이 판독 전압(VR)이 되는데, 판독 전압(VR)은 기록 전압(VW)보다 작기 때문에, 판독 전류(Ir)는 기록 전류(Iw)보다 작은 값을 갖는다. 판독 전류(Ir)는, VDD선(12)으로부터, 온 상태의 판독 비트 선택 트랜지스터(TRC), 비트선(BL)을 통과하여, "bit a"로 표기된 퓨즈 소자(F)에 흐른다. 이 전류는, 온 상태의 액세스 트랜지스터(TRB)를 통과하여 GND선(13)에 흘러 들어간다.
이 전류에 의한 비트선(BL)의 전위는, 판독 비트 선택 트랜지스터(TRC)의 온 저항과, 액세스 트랜지스터(TRB)의 온 저항에 퓨즈 소자(F) 등의 저항을 더한 합성 저항으로, 전원 전압(VDD)을 분압한 값을 갖는다.
판독 회로(3) 내의 센스 앰프는, 판독 비트 선택 트랜지스터(TRC)의 드레인 단의 분압치(VD)를 입력하고, 당해 분압치(VD)를, 예를 들면 어느 기준에 대해 높은지 낮은지를 판단하고, 그 결과를, 예를 들면 전원 전압 진폭의 리드 신호로서 증폭한다. 증폭 후의 리드 신호는, 판독 회로(3) 내의 출력 레지스터에 일시적으로 보존되고, 다른 비트 구성에서 판독된 모든 비트가 갖추어진 타이밍에서 외부에 출력된다. 또한, 이 리드 신호를, 예를 들면 외부 테스터로 판독하면, 유저는, 그 정보를 알 수 있고, 이것을 평가에 이용할 수 있다.
다음에, 도 3의 비교예와의 대비에 있어서. 도 1 및 도 2에 도시하는 본 실시의 형태의 회로의 이점을 설명한다.
본 실시의 형태에서는, 액세스 트랜지스터(TRB)가 제 1 셀 트랜지스터(TRB1) 및 제 2 셀 트랜지스터(TRB2)로 분할되어 있고, 제 1 액세스선(AL1)에, 제 1 셀 트랜지스터(TRB1)가 접속되고, 제 2 액세스선(AL2)에, 제 2 셀 트랜지스터(TRB2)가 접속되어 있다. 한편, 비교예에서는, 액세스 트랜지스터(TRB)는 단일한 사이즈가 큰 액세스 트랜지스터에 의해 구성되어 있고, 단일한 워드선에, 액세스 트랜지스터(TRB)가 접속되어 있다. 이와 같이, 각각의 메모리 셀의 구성은 서로 다르다. 그러나, 본 실시의 형태에서는, 프로그램 동작시에는, 제 1 액세스선(AL1) 및 제 2 액세스선(AL2)의 쌍방이 동시에 구동되고, 퓨즈 소자(F)를 흐른 전류는, 제 1 셀 트랜지스터(TRB1) 및 제 2 셀 트랜지스터(TRB2)로 분류되기 때문에, 프로그램 동작에 관해서는, 본 실시의 형태와 비교예에서, 큰 차이는 없다.
또한, 도 1 내지 도 3에서. 용량이 큰 워드선을 상승하고 나서, 기록 비트 선택 트랜지스터(TRA)를 온 하는 제어를 행하도록 한 경우에는, 워드선 용량이 큰 것의 프로그래밍 속도에의 영향은 없다.
한편, 리드 동작에서는, 본 실시의 형태와 비교예에서 차이가 나타난다.
본 실시의 형태에서는, 리드시에는, 제 1 액세스선(AL1)만이 구동되고, 그 결과, 액세스 트랜지스터(TRB)의 일부, 즉 제 1 셀 트랜지스터(TRB1)가 온 하고, 액세스 트랜지스터(TRB)의 나머지 부분인 제 2 셀 트랜지스터(TRB2)가 오프 한다. 그 때문에, 리드시의 워드선(WL)의 용량(배선 용량과 부하 용량의 종합적인 용량)은, 제 1 액세스선(AL1)의 용량뿐으로 되기 때문에, 제 1 셀 트랜지스터(TRB1)의 게이트 부하를 주로 정하는 제 1 액세스선(AL1)의 용량을, 비교예에서의 워드선의 용량보다도 작게 설정할 수 있다. 따라서, 그와 같이 한 경우에는, 리드시에, 제 1 셀 트랜지스터(TRB1)의 스위칭을 빨리 할 수 있다.
예를 들면, 프로그램시에 사용하고(온 하고), 리드시에 사용하지 않는(오프 하는) 제 2 셀 트랜지스터(TRB2)의 사이즈를 크게 하고, 리드시 및 프로그램시에 사용하는(온 하는) 제 1 셀 트랜지스터(TRB1)의 사이즈를 작게 한 경우에는, 비교예에 비하여, 리드시의 스위칭 속도를 빨리 할 수 있다.
예를 들면 제 1 셀 트랜지스터(TRB1)와 제 2 셀 트랜지스터(TRB2)의 분할 비율(사이즈 비율)을 1 : 3으로 한다. 이 경우, 리드시에 단독 사용되는 제 1 셀 트랜지스터(TRB1)의 게이트 용량은, 제 2 셀 트랜지스터(TRB2)의 1/4 정도가 된다. 각 액세스선(AL1, AL2)에는, 수십 내지 수백, 경우에 따라서는 수천개의 트랜지스터 게이트 용량이 접속되어 있다. 이 때문에, 그 게이트 용량이 배선 자체의 용량보다 충분 크면, 대강, 각 액세스선(AL1, AL2)의 부하 용량도, 상기 트랜지스터의 사이즈 비율에 정의 상관(相關)을 갖는 값을 취한다.
리드시의 액세스 타임은, 퓨즈 소자(F)의 저항치나, 판독 비트 선택 트랜지스터(TRC)의 온 저항 등에도 관계되지만, 그 액세스 타임을 길게 하는 요인은, 액세스선(또는 워드선)의 부하 용량이 주(主)이다. 본 실시의 형태에서는, 액세스선(또는 워드선)의 부하 용량을 비교예의 경우보다 현격하게 작게 할 수 있기 때문에, 그만큼, 액세스 타임을 대폭적으로 단축할 수 있다는 이점이 있다.
이에 대해, 도 3의 액세스 트랜지스터(TRB)는 단일하고, 그 사이즈가 기록시에 큰 전류를 흘리는 요청 때문에 결정되어 있기 때문에, 이 사이즈는 판독 비트 선택 트랜지스터(TRC)나 다른 주변 회로의 트랜지스터보다도 훨씬 크다. 따라서, 비교예에서는 리드시의 액세스 타임이 길다는 개선점을 갖고 있다.
또한, 소비 전력은 전위를 몇 번이나 올렸다 내렸다 할 때의 배선의 용량을 충방전하기 위해, 그 대부분이 소비된다. 따라서, 액세스선(또는 워드선)의 부하 용량을 비교예의 경우보다 현격하게 작게 할 수 있는 것은, 저소비 전력화에도 크게 기여한다.
또한 비교예의 구성에서는, 리드시의 액세스 타임이 길고 소망하는 동작 시간을 만족할 수 없는 경우가 있고, 그 경우, 워드선 1개당에 접속할 수 있는 메모리 셀 수(기억 비트수)가 제한되어 버린다. 이 메모리 셀 수의 제한은, 당해 메모리를 탑재하는 시스템의 요청 때문에 메모리 소비 전력이 너무 큰 경우에도 마찬가지로 생기는 것이 있다. 비교예의 디바이스 구성에서는, 액세스 타임의 단축이나 소비 전력의 저감과, 워드선 1개당의 기억 비트수의 향상을 동시에 달성할 수가 없다.
본 실시의 형태에서는, 이 트레이드 오프를 해소 또는 완화하여, 보다 설계에 자유도가 생기고, 소규모의 메모리로부터 대규모 메모리까지 임의로, 소망하는 고속성이나 저소비 전력 특성을 만족하면서 실현하는 것이 가능해진다.
<2. 제 2의 실시의 형태>
도 4는, 제 2의 실시의 형태에 관한 반도체 디바이스의 칩 구성도를 도시하는 것이다. 또한, 도 5는, 동작시에 흐르는 전류 경로를 도시하는 것이다. 이하, 제 1의 실시의 형태에 관한 도 1 및 도 2와의 상위를 기술한다. 여기서 도 4 및 도 5에서, 도 1 및 도 2와 동일 부호를 붙인 구성에 관한 설명은 생략하는 것으로 한다.
본 실시의 형태에서는, 액세스 트랜지스터(TRB)는, 3개의 셀 트랜지스터, 즉, 제 1 셀 트랜지스터(TRB1), 제 2 셀 트랜지스터(TRB2) 및 제 3 셀 트랜지스터(TRB3)로 구성되어 있다. 제 1, 제 2 및 제 3 셀 트랜지스터(TRB1, TRB2, TRB3)는, 각각 NMOS 트랜지스터로 이루어지고, 서로 병렬로 접속되어 있다.
본 실시의 형태에서는, 제 1 셀 트랜지스터(TRB1)가, 리드시 및 프로그램시에 항상 사용되는(온 하는) 셀 트랜지스터(이하, 「셀 트랜지스터(X)」라고 한다)이다. 또한, 제 2 및 제 3 셀 트랜지스터(TRB2, TRB3)가, 리드시 및 프로그램시에 사용하는지의 여부(온 하는지 오프 하는지)가 후술하는 전환 신호에 의거하여 결정되는 셀 트랜지스터(이하, 「셀 트랜지스터(Y)」라고 한다)이다. 제 1, 제 2 및 제 3 셀 트랜지스터(TRB1, TRB2, TRB3)는, 각각, 예를 들면, 액세스 트랜지스터(TRB)가 단일한 액세스 트랜지스터에 의해 구성되어 있는 경우의 액세스 트랜지스터(TRB)의 사이즈보다도 작은 사이즈로 되어 있다. 또한, 제 1, 제 2 및 제 3 셀 트랜지스터(TRB1, TRB2, TRB3)의 합계 사이즈가, 예를 들면, 액세스 트랜지스터(TRB)가 단일한 액세스 트랜지스터에 의해 구성되어 있는 경우의 액세스 트랜지스터(TRB)의 사이즈와 동등한 사이즈로 되어 있다. 또한, 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)의 합계 사이즈가, 예를 들면, 액세스 트랜지스터(TRB)가 단일한 액세스 트랜지스터에 의해 구성되어 있는 경우의 액세스 트랜지스터(TRB)의 사이즈와 동등한 사이즈로 되어 있어도 좋다. 또한, 제 1 및 제 3 셀 트랜지스터(TRB1, TRB3)의 합계 사이즈가, 예를 들면, 액세스 트랜지스터(TRB)가 단일한 액세스 트랜지스터에 의해 구성되어 있는 경우의 액세스 트랜지스터(TRB)의 사이즈와 동등한 사이즈로 되어 있어도 좋다.
또한, 본 실시의 형태에서는, 각 워드선(WL)은, 액세스 트랜지스터(TRB)에 포함되는 셀 트랜지스터의 수와 같은 수(3개)의 액세스선(AL1, AL2, AL3)에 의해 구성되어 있다. 액세스선(AL1)이 제 1 셀 트랜지스터(TRB1)의 게이트에 접속되어 있고, 액세스선(AL2)이 제 2 셀 트랜지스터(TRB2)의 게이트에 접속되어 있고, 액세스선(AL3)이 제 3 셀 트랜지스터(TRB3)의 게이트에 접속되어 있다. 여기서, 액세스선(AL1)은, 워드선 구동 신호(WL[A], WL[B], …)가 입력되는 선이다. 액세스선(AL2, AL3)은, 각각, 워드선 구동 신호(WL[A], WL[B], …)에 응하여 발생하는 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)가 입력되는 선이다.
로직 회로(5)는, 열마다 하나씩 마련되어 있다. 본 실시의 형태에서. 로직 회로(5)는, 예를 들면, 하나의 버퍼 회로(BUF1)와, 하나의 인버터(INV1)와, 액세스 트랜지스터(TRB)에 포함되는 셀 트랜지스터(Y)의 수와 동등한 수(2개)의 노어 회로(NOR1, NOR2)를 포함한다. 또한, 복수의 메모리 셀(MC)의 배열이 1행인 경우에는, 로직 회로(5)는, 메모리 셀마다 마련되어 있다.
노어 회로(NOR1, NOR2)는, 2입력 1출력 구성으로 되어 있다. 노어 회로(NOR1)의 출력은 제 2 액세스선(AL2)에 접속되어 있다. 노어 회로(NOR1)의 한쪽의 입력은, 인버터(INV1)를 통하여 제 1 액세스선(AL1)에 접속되어 있고, 노어 회로(NOR1)의 다른쪽의 입력은, 전환 신호선에 접속되어 있다. 마찬가지로, 노어 회로(NOR2)의 출력은 제 3 액세스선(AL3)에 접속되어 있다. 노어 회로(NOR2)의 한쪽의 입력은, 인버터(INV1)를 통하여 제 1 액세스선(AL1)에 접속되어 있고, 노어 회로(NOR2)의 다른쪽의 입력은, 전환 신호선에 접속되어 있다. 상기한 전환 신호선에는, 전환 신호가 입력되는 선이다. 전환 신호는, 워드선 구동 신호(WL[A], WL[B], …)에 응하여 발생하는 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)의, 액세스선(AL2, AL3)에의 출력을 제어하는 신호이다. 즉, 전환 신호는, 액세스선(AL2, AL3)에 접속된 제 2 및 제 3 셀 트랜지스터(TRB2, TRB3)의 온 오프를 제어하는 신호이다.
노어 회로(NOR1, NOR2)는, 제 1 액세스선(AL1)으로부터 인버터(INV1)를 통하여 입력된 신호(워드선 구동 신호(WL[A], WL[B], …)의 신호 파형을 반전시킨 신호)와, 전환 신호선으로부터 입력된 신호(전환 신호)와의 논리합을 부정하는 연산을 행하고, 2개의 입력단자의 어느 것에도 입력이 없는 때에만 H(하이)를 출력하고, 2개의 입력단자의 적어도 한쪽에 입력이 있는 때에 L(로우)를 출력하도록 되어 있다.
이상의 것으로부터, 워드선 구동 회로(4) 및 로직 회로(5)는, 워드선 구동 신호(WL[A], WL[B], …)를 제 1 액세스선(AL1)에 입력함과 함께, 보조 워드선 구동 신호(WL[A]aux, WL[B]aux, …)를 제 2 액세스선(AL2) 및 제 3 액세스선(AL3)에 입력함에 의해, 각 메모리 셀에 포함되는 복수의 셀 트랜지스터의 온 오프를 제어하도록 되어 있다. 워드선 구동 회로(4) 및 로직 회로(5)는, 후에 상세히 설명하는 바와 같이, 리드 동작(판독 동작시)에 온 하는 셀 트랜지스터의 수가 프로그램 동작시(기록 동작시)에 온 하는 셀 트랜지스터의 수보다 작아지도록, 각 메모리 셀에 포함되는 복수의 셀 트랜지스터의 온 오프를 제어하도록 되어 있다.
또한, 본 실시의 형태에서는, 액세스 트랜지스터(TRB)에 포함되는 셀 트랜지스터(Y)의 수가 2로 되어 있기 때문에, 리드시에만 온 하는 셀 트랜지스터의 수는 도 4에서는 최대로 "2"가 되지만, 그 수가 "1"로 되어 있어도 좋다.
노어 회로(NOR2)의 2개의 입력중 한쪽의 입력에는, 전환 신호로서, 기록 테스트 모드의 전환 신호(WTEST0)가 입력된다. 또한, 노어 회로(NOR1)의 2개의 입력중 한쪽의 입력에는, 도 1의 경우의 기록 제어 신호(WRITE)에 대신하여, 기록 테스트 모드의 전환 신호(WTEST1)가, 전환 신호로서 입력된다. 또한, 이들의 2개의 전환 신호(WTEST0, WTEST1)는, 디바이스의 외부로부터 입력된 신호라도 좋고, 외부의 입력 신호에 의거하여 디바이스 내부의 회로에서 발생한 신호라도 상관없다.
그 밖의 구성은, 제 1 및 제 2의 실시의 형태에서 공통된다. 또한, 도 4에서도, 도시를 생략하고 있지만 도 1과 마찬가지로 패턴 레지스터(2)를 제어하는 신호가 입력되고, 또한, 필요에 응하여 워드선 구동 회로(4)를 디바이스 내부에 마련할 수 있다.
도 4의 회로 구성에서는, 프로그래밍시의 액세스 트랜지스터의 사이즈를 4단계로 바꿀 수 있고, 프로그래밍 조건의 조정이 가능해진다. 또한, 조정 후의 프로그래밍 조건으로, 리드시의 전류 경로를 제 1 셀 트랜지스터(TRB1)뿐만 아니라, 또한 온 하는 셀 트랜지스터 수를 늘릴 수도 있다. 단, 이하의 설명에서는, 제 1 셀 트랜지스터(TRB1)가 리드시에 필요한 구동력을 주는 사이즈에 고정되고, 프로그래밍시의 액세스 트랜지스터의 사이즈(총 게이트 폭)를, 4단계로 전환하는 동작을 전제로 한다.
도 6은, 전환 신호(WTEST0, WTEST1)의 논리의 조합과, 제 1 내지 제 3 셀 트랜지스터(TRB1 내지 TRB3)의 토탈의 게이트 폭(W 길이)과의 관계를 도시하는 것이다. 이 예에서는, 제 1 셀 트랜지스터(TRB1)의 W 길이가 5[㎛], 제 2 셀 트랜지스터(TRB2)의 W 길이가 20[㎛], 제 3 액세스 트랜지스터(TRB3)의 W 길이가 10[㎛]로 되어 있다.
도시하는 바와 같이, 전환 신호(WTEST0, WTEST1)의 논리의 조합을, 외부의 테스터 등으로 제어한다. 이때, 액세스 트랜지스터가 기록 전류(Iw)의 전류 구동 능력을 정하는 토탈의 W 길이를 5[㎛], 15[㎛], 25[㎛] 및 35[㎛]의 4단계로 제어할 수 있다.
도 7은, 테스트시의 제어예를 도시하는 것이다. 이와 같은 제어의 전제로서, 예를 들면 퓨즈 소자(F)의 적절한 블로우 전류(기록 전류)가 제품의 만듦새에 의해 다른 경우의 최적화, 또는, 고객 블로우 조건을 만족하기 위한 W 길이 최적화를 들 수 있다. 이하, 고객 블로우 조건을 만족하기 위한 W 길이 최적화를 예로 한다.
도 7의 스텝 ST1에서는, (시작(試作) 등의) 제품 평가시 또는 제품의 출하 테스트시에, 테스트 비트를 갖는 테스트를 위한 메모리 셀 어레이에 있어서, 전환 신호(WTEST0, WTEST1)의 논리를 도 6과 같이 여러가지 변경한다. 그리고, 그 변경할 때마다, 퓨즈 소자(F)의 블로우를 반복하여 행한다. 또한, 테스트를 위한 메모리 셀 어레이는, 제품의 중에 미리 형성하여 두어도 좋고, 동일한 웨이퍼 또는 웨이퍼 로트로부터 임의로 샘플링한 디바이스(칩)를 테스트를 위해 사용하여도 좋다.
스텝 ST2에서는, 다양한 조건으로 블로우한 퓨즈 소자(F)를 갖는 디바이스에 관해, 그때의 기록 전류치나 판독 결과에 의거하여, 고객 블로우 조건에 최적의 전환 신호(WTEST0, WTEST1)의 논리의 조합을 구한다.
스텝 ST3에서는, 구한 전환 신호(WTEST0, WTEST1)의 논리가 최적인 조합을, 반도체 디바이스 내의 레지스터(도 4 및 도 5에서는 도시 생략)에 설정한다. 이후, 이 설정이 행하여진 출하 후의 제품에서는, 그 출하처의 고객 블로우 조건에 최적의 블로우 조건으로 퓨즈의 프로그래밍이 가능해진다.
다음에, 한 예로서 도 6의 전환 신호(WTEST0=0, WTEST1=1)의 조합의 프로그램 동작을 설명한다. 또한, 프로그램 동작 및 리드 동작의 기본은, 제 1의 실시의 형태와 마찬가지이다. 즉, 바이어스 설정을 행하는 기록 비트 선택 트랜지스터(TRA)와 판독 비트 선택 트랜지스터(TRC)의 제어, 워드선 구동 신호(WL[B])의 구동, 판독 회로(3)의 동작은, 이하의 설명에서는 생략한다.
프로그램 동작에서. 전환 신호(WTEST0=0)를 위해, 도 5의 노어 회로(NOR1)의 출력, 즉 제 2 액세스선(AL2)이 하이 레벨로 구동된다. 또한, 전환 신호(WTEST1=1)를 위해, 도 5의 노어 회로(NOR2)의 출력, 즉 제 3 액세스선(AL3)은 로우 레벨의 초기 상태 그대로이다. 따라서, 제 1 셀 트랜지스터(TRB1)와 제 2 셀 트랜지스터(TRB2)가 온 하고, 제 3 액세스 트랜지스터(TRB3)는 오프 한다. 도 5에서는, 기록 전류(Iw)가 제 1 및 제 2 셀 트랜지스터(TRB1, TRB2)의 2개의 경로를 통과하여 흐르고, 제 3 액세스 트랜지스터(TRB3)의 경로에는 흐르지가 않는 것을 굵은 실선과, 가는 피치의 파선에 의해 도시하고 있다.
한편, 리드시에는, 도 5의 논리의 조합에서, 전환 신호(WTEST0, WTEST1)가 함께 "1"로 설정됨으로써, 도 5의 굵은 피치의 파선으로 도시하는 바와 같이 판독 전류(Ir)가 제 1 셀 트랜지스터(TRB1)에만 흐른다.
제 2의 실시의 형태에서는, 액세스 트랜지스터(TRB)가 제 1, 제 2 및 제 3 셀 트랜지스터(TRB1, TRB2, TRB3)로 분할되어 있고, 제 1 액세스선(AL1)에, 제 1 셀 트랜지스터(TRB1)가 접속되고, 제 2 액세스선(AL2)에, 제 2 셀 트랜지스터(TRB2)가 접속되고, 제 3 액세스선(AL3)에, 제 3 셀 트랜지스터(TRB3)가 접속되어 있다. 한편, 비교예에서는, 액세스 트랜지스터(TRB)는 단일한 사이즈가 큰 액세스 트랜지스터에 의해 구성되어 있고, 단일한 워드선에, 액세스 트랜지스터(TRB)가 접속되어 있다. 이와 같이, 각각의 메모리 셀의 구성은 상위하여 있다. 그러나, 제 2의 실시의 형태에서는, 프로그램 동작시에는, 제 1 액세스선(AL1), 제 2 액세스선(AL2) 및 제 3 액세스선(AL3)의 전부가, 제 1 액세스선(AL1) 및 제 2 액세스선(AL2)만이, 또는, 제 1 액세스선(AL1) 및 제 3 액세스선(AL3)만이 동시에 구동되고, 퓨즈 소자(F)를 흐른 전류는, 구동된 액세스선에 접속된 복수의 셀 트랜지스터로 분류되기 때문에, 프로그램 동작에 관해서는, 본 실시의 형태와 비교예에서, 큰 차이는 없다.
한편, 리드 동작에서는, 본 실시의 형태와 비교예에서 차이가 나타난다.
본 실시의 형태에서는, 리드시에는, 제 1 액세스선(AL1)만이 구동되고, 그 결과, 액세스 트랜지스터(TRB)의 일부, 즉 제 1 셀 트랜지스터(TRB1)가 온 하고, 액세스 트랜지스터(TRB)의 나머지 부분인 제 2 및 제 3 셀 트랜지스터(TRB2, TRB3)가 오프 한다. 그 때문에, 리드시의 워드선(WL)의 용량(배선 용량과 부하 용량의 종합적인 용량)은, 제 1 액세스선(AL1)의 용량뿐으로 되기 때문에, 제 1 셀 트랜지스터(TRB1)의 게이트 부하를 주로 정하는 제 1 액세스선(AL1)의 용량을, 비교예에서의 워드선의 용량보다도 작게 설정할 수 있다. 따라서, 그와 같이 한 경우에는, 판독시의 액세스 시간을 고속화와 저소비 전력화가 가능하게 된다. 또한, 워드선 1개당에 접속할 수 있는 비트수를 늘릴 수 있기 때문에 대용량화가 가능하게 된다. 또한, 본 실시의 형태에서는, 프로그래밍시에 관해서는, 프로그래밍에 사용하는 트랜지스터의 사이즈를 변경할 수 있기 때문에, 프로그래밍시의 전압이나 시간 등을 조정할 수 있다.
<3. 그 밖의 변형례>
상기 제 1 및 제 2의 실시의 형태의 셀 구성과, 그 액세스 트랜지스터의 제어 수법은, 흐르는 전류에 응하여 저항치가 변화하는 기억 소자를 갖는 것이라면 널리 적용할 수 있다. 예를 들면, 저항변화형의 메모리 디바이스에 관해 적용이 가능하다. 본 발명을 적용 가능한 저항변화형의 메모리 디바이스로서는, 도전성 이온의 절연막에의 입출력, 자성막의 자화 방향에 응한 도전률의 변화, 또는, 결정 구조의 상변화 등을 이용한 것을 들 수 있다.
제 2의 실시의 형태에 관해 도 6에 예시하는 바와 같이, W 길이는 「TRB1 :TRB2 : TRB3=1 : 2 : 4」로 한정되지 않고, 그 밖의 비율의 조합이라도 가능하다. 또한, 제 1의 실시의 형태에서 예시한 W 길이는 「TRB1 : TRB2=1 : 3」으로 한정되지 않고, 예를 들면, 1 : 2, 1 : 4, 1 : 5, …로, 어떻게 하여도 좋다.
또한, 프로그램시와 리드시의 양쪽에서 온 하는 제 1 셀 트랜지스터(TRB1)의 W 길이를, 다른 셀 트랜지스터의 W 길이보다 작게 하는 것으로 한정되지 않는다. 기억 소자가 퓨즈 소자(F)인 경우, 기록 전류(Iw)가 판독 전류(Ir)보다 각별하게 큰 전류치가 필요함으로써, 그 전류차가 큰 경우에서는, 제 1 셀 트랜지스터(TRB1)의 W 길이를, 다른 셀 트랜지스터의 W 길이보다 작게 하는 것이 바람직하다. 단, 특히 상술한 다른 저항변화형 메모리 디바이스에서, 이 전류차가 비교적 작은 경우 등에서는, 제 1 셀 트랜지스터(TRB1)의 W 길이를, 다른 셀 트랜지스터의 W 길이와 같거나, 보다 작게 할 수도 있다.
제 1 및 제 2의 실시의 형태에서는, 외부로부터의 제어 신호인 기록 제어 신호(WRITE) 또는 전환 신호(WTEST0, WTEST1)와, 내부의 로직 회로(5)(및 워드선 구동 회로(4))에 의해, 셀 트랜지스터의 전환을 행하고 있다. 셀 트랜지스터의 전환을, 외부의 제어 신호만으로 행할 수도 있다. 그 경우, 제 1 액세스선(AL1), 제 2 액세스선(AL2)(및 제 3 액세스선(AL3))의 각각의 구동 신호가 외부로부터 제어 신호로서 입력된다.
또한, 제 2의 실시의 형태에서 테스트 후의 전환 신호(WTEST0, WTEST1)를 최적화한 후는, 내부의 레지스터로 유지하도록 한 것처럼, 셀 트랜지스터의 전환을 내부의 회로만으로 제어할 수도 있다. 이 경우 내부의 회로로서는, 로직 회로(5)와 도시 생략의 레지스터를 포함하는 구성이 예시된다.
이상, 실시의 형태 및 변형례를 들어서 본 발명을 설명하였지만, 본 발명은 실시의 형태 등으로 한정되는 것이 아니고, 여러가지 변형이 가능하다.
예를 들면, 제 2의 실시의 형태에서는, 리드시 및 프로그램시에 사용하는지의 여부(온 하는지 오프 하는지)가 전환 신호에 의거하여 결정되는 셀 트랜지스터의 수가 2인 경우에 관한 설명이 되어 있지만, 그 수는, 3개 이상이라도 좋다.
또한, 상기 실시의 형태 등에서는, 리드시 및 프로그램시에 항상 사용되는(온 하는) 셀 트랜지스터의 수가 하나인 경우에 관한 설명이 되어 있지만, 그 수는, 2개 이상이라도 좋다.

Claims (7)

  1. 복수의 메모리 셀이 적어도 1행분 배치된 메모리 셀 어레이를 구비한 반도체 디바이스로서,
    상기 메모리 셀은,
    흐르는 전류에 응하여 저항치가 변화하는 전기 퓨즈 소자와,
    소스 또는 드레인이 상기 전기 퓨즈 소자의 일단에 접속된 복수의 셀 트랜지스터를 가지며,
    당해 반도체 디바이스는,
    각 메모리 셀에서, 모든 셀 트랜지스터중 판독시의 전류 경로상에 있는 모든 셀 트랜지스터와, 모든 셀 트랜지스터중 판독시의 전류 경로상에는 없는 모든 셀 트랜지스터를 독립하여 온 오프하는 것이 가능한 양태로, 각 셀 트랜지스터의 게이트에 접속된 복수의 제 1 배선과,
    상기 전기(電氣) 퓨즈 소자의 타단에 접속된 제 2 배선과,
    각 셀 트랜지스터의 소스 및 드레인중 상기 전기 퓨즈 소자에 미접속의 쪽에 접속된 제 3 배선을 또한 구비한 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 복수의 제 1 배선은, 각 메모리 셀에서, 각 셀 트랜지스터를 서로 독립하여 온 오프하는 것이 가능한 양태로, 각 셀 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2항에 있어서,
    상기 복수의 메모리 셀의 배열이 1행인 경우에는 메모리 셀마다, 상기 복수의 메모리 셀의 배열이 복수행×복수열인 경우에는 열마다, 상기 전기 퓨즈 소자에 상대적으로 큰 제 1 전류를 흘리는 제 1 전류 경로와, 상기 전기 퓨즈 소자에 상대적으로 작은 제 2 전류를 흘리는 제 2 전류 경로를 구비함과 함께,
    각 메모리 셀에서, 상기 제 2 전류 경로에 상기 제 2 전류를 흘릴 때에 온하는 셀 트랜지스터의 수가, 상기 제 1 전류 경로에 상기 제 1 전류를 흘릴 때에 온하는 셀 트랜지스터의 수보다 작아지도록, 각 메모리 셀에 포함되는 복수의 셀 트랜지스터의 온 오프를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3항에 있어서,
    각 메모리 셀은, 상기 복수의 셀 트랜지스터로서, 하나의 제 1 셀 트랜지스터와, 하나의 제 2 셀 트랜지스터를 포함하고,
    상기 제어 회로는, 각 메모리 셀에서, 상기 전기 퓨즈 소자에 상기 제 1 전류를 흘릴 때에 상기 제 1 셀 트랜지스터를 온 시키고, 상기 전기 퓨즈 소자에 상기 제 2 전류를 흘릴 때에도 상기 제 1 셀 트랜지스터를 온 시키고,
    상기 제어 회로는, 각 메모리 셀에서, 상기 전기 퓨즈 소자에 상기 제 1 전류를 흘릴 때에 상기 제 2 셀 트랜지스터를 온 시키고, 상기 전기 퓨즈 소자에 상기 제 2 전류를 흘릴 때에는 상기 제 2 셀 트랜지스터를 오프 시키는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4항에 있어서,
    상기 복수의 제 1 배선은,
    1행 내의 각 메모리 셀에 포함되는 제 1 셀 트랜지스터의 게이트에 접속된 하나의 제 1 액세스선과,
    1행 내의 각 메모리 셀에 포함되는 제 2 셀 트랜지스터의 게이트에 접속된 하나의 제 2 액세스선을 포함하고,
    상기 제어 회로는, 제 1 제어 신호를 상기 제 1 액세스선에 입력함과 함께, 상기 제 1 제어 신호와 제 2 제어 신호에 의해 생성된 제 3 제어 신호를 상기 제 2 액세스선에 입력함에 의해, 상기 제 1 셀 트랜지스터 및 상기 제 2 셀 트랜지스터의 온 오프를 제어하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 3항에 있어서,
    각 메모리 셀은, 상기 복수의 셀 트랜지스터로서, 하나의 제 1 셀 트랜지스터와, 복수의 제 2 셀 트랜지스터를 포함하고,
    상기 제어 회로는, 각 메모리 셀에서, 상기 전기 퓨즈 소자에 상기 제 1 전류를 흘릴 때에 상기 제 1 셀 트랜지스터를 온 시키고, 상기 전기 퓨즈 소자에 상기 제 2 전류를 흘릴 때에도 상기 제 1 셀 트랜지스터를 온 시키고,
    상기 제어 회로는, 각 메모리 셀에서, 상기 전기 퓨즈 소자에 상기 제 1 전류를 흘릴 때에 모든 제 2 셀 트랜지스터를 온 시키고, 상기 전기 퓨즈 소자에 상기 제 2 전류를 흘릴 때에 상기 복수의 제 2 셀 트랜지스터의 일부인 1 또는 복수의 셀 트랜지스터만을 온 시키는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6항에 있어서,
    상기 복수의 제 1 배선은,
    1행 내의 각 메모리 셀에 포함되는 제 1 셀 트랜지스터의 게이트에 접속된 하나의 제 1 액세스선과,
    1행 내의 각 메모리 셀에 포함되는 복수의 제 2 셀 트랜지스터의 게이트에, 메모리 셀마다 하나씩 접속된 복수의 제 2 액세스선을 포함하고,
    상기 제어 회로는, 제 1 제어 신호를 상기 제 1 액세스선에 입력함과 함께, 상기 제 1 제어 신호와 제 2 제어 신호에 의해 생성된 제 3 제어 신호를 상기 복수의 제 2 액세스선에 입력함에 의해, 상기 제 1 셀 트랜지스터 및 상기 복수의 제 2 셀 트랜지스터의 온 오프를 제어하는 것을 특징으로 하는 반도체 디바이스.
KR1020117026900A 2009-06-15 2010-06-08 반도체 디바이스 KR20120037371A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-142682 2009-06-15
JP2009142682 2009-06-15

Publications (1)

Publication Number Publication Date
KR20120037371A true KR20120037371A (ko) 2012-04-19

Family

ID=43356350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117026900A KR20120037371A (ko) 2009-06-15 2010-06-08 반도체 디바이스

Country Status (6)

Country Link
US (1) US8456884B2 (ko)
EP (1) EP2444972A4 (ko)
JP (1) JPWO2010147029A1 (ko)
KR (1) KR20120037371A (ko)
CN (1) CN102460586A (ko)
WO (1) WO2010147029A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741456B2 (en) 2014-09-24 2017-08-22 SK Hynix Inc. Electronic device
US9899099B2 (en) 2014-12-18 2018-02-20 SK Hynix Inc. Electronic device including fuse element having three or more junctions for reduced area and improved degree of integration
CN110853693A (zh) * 2018-08-20 2020-02-28 台湾积体电路制造股份有限公司 电路、确定电熔丝的状态的方法和集成电路结构
KR20210147999A (ko) * 2018-08-20 2021-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이퓨즈 회로, 방법, 레이아웃, 및 구조물

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6103815B2 (ja) * 2012-04-13 2017-03-29 ラピスセミコンダクタ株式会社 不揮発性メモリ回路、及び半導体装置
CN103956188A (zh) * 2014-05-05 2014-07-30 北京佳瑞欣科技发展有限公司 一种熔丝架构
CN105448345B (zh) * 2014-07-23 2020-03-10 中芯国际集成电路制造(上海)有限公司 存储器的操作方法
CN105336375A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储器及编程、无冗余和冗余读取、操作方法
EP3282449B1 (en) 2015-06-02 2019-08-07 Huawei Technologies Co. Ltd. Signal processing circuit
US9799662B2 (en) 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
CN106601300B (zh) * 2015-10-14 2020-06-02 中芯国际集成电路制造(上海)有限公司 一种电熔丝存储单元、电熔丝存储阵列及其使用方法
US10325639B2 (en) 2017-11-20 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Initialization process for magnetic random access memory (MRAM) production
CN115938436B (zh) * 2022-03-09 2023-09-15 中国科学院微电子研究所 一种存储电路以及存储阵列
CN117008873A (zh) * 2022-04-29 2023-11-07 华为技术有限公司 一种概率比特单元电路、概率比特电路系统及其控制方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5849956B2 (ja) * 1979-07-10 1983-11-08 日本電信電話株式会社 Ｍｉｓ電界効果トランジスタを用いたマトリクス記憶回路
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
US7453716B2 (en) * 2004-10-26 2008-11-18 Samsung Electronics Co., Ltd Semiconductor memory device with stacked control transistors
JP2006236511A (ja) 2005-02-25 2006-09-07 Toshiba Corp 半導体集積回路装置
US7606055B2 (en) * 2006-05-18 2009-10-20 Micron Technology, Inc. Memory architecture and cell design employing two access transistors
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
US7477555B2 (en) * 2006-06-30 2009-01-13 International Business Machines Corporation System and method for differential eFUSE sensing without reference fuses
JP4855851B2 (ja) * 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
JP4921986B2 (ja) * 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US8411482B2 (en) * 2008-08-20 2013-04-02 Intel Corporation Programmable read only memory
CN102077348B (zh) * 2009-06-03 2014-04-30 松下电器产业株式会社 非易失性存储元件和具备该非易失性存储元件的半导体存储装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741456B2 (en) 2014-09-24 2017-08-22 SK Hynix Inc. Electronic device
US9899099B2 (en) 2014-12-18 2018-02-20 SK Hynix Inc. Electronic device including fuse element having three or more junctions for reduced area and improved degree of integration
CN110853693A (zh) * 2018-08-20 2020-02-28 台湾积体电路制造股份有限公司 电路、确定电熔丝的状态的方法和集成电路结构
KR20210147999A (ko) * 2018-08-20 2021-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이퓨즈 회로, 방법, 레이아웃, 및 구조물
US11621046B2 (en) 2018-08-20 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. EFuse circuit, method, layout, and structure
CN110853693B (zh) * 2018-08-20 2023-06-30 台湾积体电路制造股份有限公司 电路、确定电熔丝的状态的方法和集成电路结构
US11942168B2 (en) 2018-08-20 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. EFuse structure and method

Also Published As

Publication number Publication date
JPWO2010147029A1 (ja) 2012-12-06
CN102460586A (zh) 2012-05-16
US8456884B2 (en) 2013-06-04
EP2444972A4 (en) 2014-03-19
EP2444972A1 (en) 2012-04-25
US20120039105A1 (en) 2012-02-16
WO2010147029A1 (ja) 2010-12-23

Similar Documents

Publication Publication Date Title
KR20120037371A (ko) 반도체 디바이스
US20180158511A1 (en) Semiconductor memory device
US7206216B2 (en) Semiconductor device with a non-erasable memory and/or a nonvolatile memory
US7742326B2 (en) 8T SRAM cell with higher voltage on the read WL
US7613062B2 (en) Semiconductor memory device in which data is stored in nonvolatile state, by using semiconductor elements of metal oxide semiconductor (MOS) structure
US5321655A (en) Semiconductor memory device
JP3828222B2 (ja) 半導体記憶装置
US20080151653A1 (en) Semiconductor memory device
US8077493B2 (en) Semiconductor memory device
US20100061137A1 (en) One-time programmable read only memory
US7529148B2 (en) Programmable read-only memory
JP5938887B2 (ja) 不揮発性メモリセルおよび不揮発性メモリ
KR20100082046A (ko) 비동기식 멀티비트 ｏｔｐ 메모리 셀, 비동기식 멀티비트 ｏｔｐ 메모리 장치, 비동기식 멀티비트 ｏｔｐ 메모리 장치의 프로그램 방법 및 독출 방법
US7760537B2 (en) Programmable ROM
US20070047358A1 (en) Sensing margin varying circuit and method thereof
JP2000215675A (ja) メモリ装置および方法
JP5368266B2 (ja) 半導体不揮発記憶回路
KR100940198B1 (ko) 멀티비트 ｏｔｐ 셀
US9508434B2 (en) Programmable-resistance non-volatile memory
US11756640B2 (en) MIM efuse memory devices and fabrication method thereof
JP2010262711A (ja) 電気フューズメモリを有する半導体デバイス
US20230260557A1 (en) Memory device and method of operating the same
KR101210285B1 (ko) 전기적인 퓨즈 프로그래밍을 이용한 1ｔ-ｓｒａｍ의 리던던시 제어 회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid