JPS5849956B2 - Ｍｉｓ電界効果トランジスタを用いたマトリクス記憶回路 - Google Patents
Ｍｉｓ電界効果トランジスタを用いたマトリクス記憶回路Info
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- JPS5849956B2 JPS5849956B2 JP54087310A JP8731079A JPS5849956B2 JP S5849956 B2 JPS5849956 B2 JP S5849956B2 JP 54087310 A JP54087310 A JP 54087310A JP 8731079 A JP8731079 A JP 8731079A JP S5849956 B2 JPS5849956 B2 JP S5849956B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Description
【発明の詳細な説明】
本発明は、複数ｎＸｍ個の単位記憶回路Ｍ、。
Ｍ、２・・・Ｍｌｍ：Ｍｎ１Ｍｎ１・・・Ｍ２ｍ：・・
・Ｍｎ１Ｍｎ１゜Ｍｎ２・・・Ｍｎｍを具備し、この場
合単位記憶回路Ｍｉｊ（但しｉ＝１，２・・・ｎ：ｊ＝
１，２・・・ｍ）がＭＩＳ電界効果トランジスタを以っ
て構成された電流制の回路とこれを通じて所要の電流の
供給される様になされた電流応動回路との直列回路でな
り、一方単位記憶回路Ｍ、 、 、 Ｍ２１ ・Ｍ ｎ
ｌ ； Ｍｌ２゜Ｍ２２ ・・・Ｍ ｎ２ ニー ：
Ｍｌ ｍ 、 Ｍ２ ｍ−”・Ｍ （ＩＨｌの直列回路
の一端が夫々第１の共通列線Ａ、；Ａ２：・・・；Ａｍ
に、他端が夫々第２の共通列線Ｂ、 ； Ｂ２；・・・
Ｂｍに接続され、而して第１及び第２の共通列線Ａ、及
びＢ、が選択され且単位記璋回路ＭｉｚＭｉ２・・・Ｍ
ｉｍの電流制御回路のＭＩＳ電界効果トランジスタが制
御されることにより、単位記憶回路ＭｉＪへの情報の書
込及びその読出しがなされる様になされたＭＩＳ電界効
果トランジスタを用いたマトリクス記憶回路の改良に関
する。
・Ｍｎ１Ｍｎ１゜Ｍｎ２・・・Ｍｎｍを具備し、この場
合単位記憶回路Ｍｉｊ（但しｉ＝１，２・・・ｎ：ｊ＝
１，２・・・ｍ）がＭＩＳ電界効果トランジスタを以っ
て構成された電流制の回路とこれを通じて所要の電流の
供給される様になされた電流応動回路との直列回路でな
り、一方単位記憶回路Ｍ、 、 、 Ｍ２１ ・Ｍ ｎ
ｌ ； Ｍｌ２゜Ｍ２２ ・・・Ｍ ｎ２ ニー ：
Ｍｌ ｍ 、 Ｍ２ ｍ−”・Ｍ （ＩＨｌの直列回路
の一端が夫々第１の共通列線Ａ、；Ａ２：・・・；Ａｍ
に、他端が夫々第２の共通列線Ｂ、 ； Ｂ２；・・・
Ｂｍに接続され、而して第１及び第２の共通列線Ａ、及
びＢ、が選択され且単位記璋回路ＭｉｚＭｉ２・・・Ｍ
ｉｍの電流制御回路のＭＩＳ電界効果トランジスタが制
御されることにより、単位記憶回路ＭｉＪへの情報の書
込及びその読出しがなされる様になされたＭＩＳ電界効
果トランジスタを用いたマトリクス記憶回路の改良に関
する。
斯種ＭＩＳ電界効果トランジスタを用いたマトリクス記
憶回路は、その単位記憶回路Ｍ１Ｊの電流応動回路を多
結晶シリコンでなる通電されることにより高抵抗状態か
ら低抵抗状態に非可逆的に変化する性質を有する抵抗素
子、通電されることにより非溶断状態から溶断状態に非
可逆的に変化する性質を有するヒユーズ、通電されるこ
とにより内部接合が破壊されて非短絡状態から短絡状態
に非可逆的に変化する性質を有するダイオードとするこ
とにより、単位記憶回路Ｍｉｊ を読出専用記憶素子と
せる読出専用記憶回路となるものであるが、従来の斯種
ＭＩＳ電界効果トランジスタを用いたマトリクス記憶回
路は、第１図に示す如く、複数ｎＸｍ個の単位記憶回路
Ｍ、、、Ｍ、２・・・Ｍ、ｍ：Ｍ２１１ Ｍ２２−Ｍ２
ｙ１１ ニー ：Ｍ ｏＨ２Ｍ １２−Ｍ Ｉｍを具備
し、この場合単位記憶回路Ｍｉｊ（但しｉ−１゜２・・
・ｎ；ｊ＝１．２・・・ｍ）が、第２図に示す如く１つ
のＭＩＳｔ界効果トランジスタＱを以って構成された電
流制御回路りとこれを通じて所要の電流が供給されるべ
くＭＩＳ電界効果トランジスタＱと直列関係に接続され
た電流応動回路Ｈとの直列回路Ｆでなり、而して単位記
憶回路Ｍ１、。
憶回路は、その単位記憶回路Ｍ１Ｊの電流応動回路を多
結晶シリコンでなる通電されることにより高抵抗状態か
ら低抵抗状態に非可逆的に変化する性質を有する抵抗素
子、通電されることにより非溶断状態から溶断状態に非
可逆的に変化する性質を有するヒユーズ、通電されるこ
とにより内部接合が破壊されて非短絡状態から短絡状態
に非可逆的に変化する性質を有するダイオードとするこ
とにより、単位記憶回路Ｍｉｊ を読出専用記憶素子と
せる読出専用記憶回路となるものであるが、従来の斯種
ＭＩＳ電界効果トランジスタを用いたマトリクス記憶回
路は、第１図に示す如く、複数ｎＸｍ個の単位記憶回路
Ｍ、、、Ｍ、２・・・Ｍ、ｍ：Ｍ２１１ Ｍ２２−Ｍ２
ｙ１１ ニー ：Ｍ ｏＨ２Ｍ １２−Ｍ Ｉｍを具備
し、この場合単位記憶回路Ｍｉｊ（但しｉ−１゜２・・
・ｎ；ｊ＝１．２・・・ｍ）が、第２図に示す如く１つ
のＭＩＳｔ界効果トランジスタＱを以って構成された電
流制御回路りとこれを通じて所要の電流が供給されるべ
くＭＩＳ電界効果トランジスタＱと直列関係に接続され
た電流応動回路Ｈとの直列回路Ｆでなり、而して単位記
憶回路Ｍ１、。
Ｍ２１−−・−Ｍｎ、 ； Ｍ、２ 、 Ｍ２２・Ｍｏ
２ ニー： Ｍ、ｍ。
２ ニー： Ｍ、ｍ。
Ｍ２ｍ・・・Ｍｎｍの直列回路Ｆの一端即ち例えば電流
制御□□回路わの電流応動回路Ｉ（側とは反対側が夫々
第１の共通列線Ａ、：Ａ２；・・・Ａｍに、他端即ち電
流応動回路Ｈの電流制御回路り側とは反対側が夫夫第２
の共通列線Ｂ、 ： Ｂ２；・・・：Ｂｍに接続され、
又単位記憶回路Ｍ１□、ＩＪ□・・・Ｍｉｍ の電流制
御回路りの電界効果トランジスタＱのゲートが共通行線
駆動回路Ｇ１より延長せる共通行線Ｗｉに接続され、こ
の場合共通行線駆動回路Ｇｉが、これが選択されること
により（その選択手段は図示せず）共通行線駆動回路Ｇ
Ｉ−Ｇｎに対して共通なりロツクハルス発生回路Ｔより
のクロックパルスＣＰを駆動信号Ｓ１として共通行線Ｗ
ｉに導出する様になされてなる構成を有するを普通とし
ていた。
制御□□回路わの電流応動回路Ｉ（側とは反対側が夫々
第１の共通列線Ａ、：Ａ２；・・・Ａｍに、他端即ち電
流応動回路Ｈの電流制御回路り側とは反対側が夫夫第２
の共通列線Ｂ、 ： Ｂ２；・・・：Ｂｍに接続され、
又単位記憶回路Ｍ１□、ＩＪ□・・・Ｍｉｍ の電流制
御回路りの電界効果トランジスタＱのゲートが共通行線
駆動回路Ｇ１より延長せる共通行線Ｗｉに接続され、こ
の場合共通行線駆動回路Ｇｉが、これが選択されること
により（その選択手段は図示せず）共通行線駆動回路Ｇ
Ｉ−Ｇｎに対して共通なりロツクハルス発生回路Ｔより
のクロックパルスＣＰを駆動信号Ｓ１として共通行線Ｗ
ｉに導出する様になされてなる構成を有するを普通とし
ていた。
所で斯る従来のＭＩＳ電界効果トランジスタを用いたマ
トリクス回路によれば、その第１及び第２の共通列線Ａ
及びＢｊを選択して両者間に所要の電源（図示せず）
を接続し長井通行線駆動回路Ｇ１を選択して共通行線Ｗ
ｉに駆動信号Ｓ１を与えることにより、単位記憶回路Ｍ
の電流制御回路ＤＯＭＩＳｔ界効果トランジスタＱ
がオンとなって電流応動回路Ｈに所要の比較的太なる電
流が流れ、従ってその電流応動回路Ｈがそれに前述せる
抵抗素子である場合低抵抗状態に、前述せるヒユーズで
ある場合溶断状態に、前述せるダイオードである場合短
絡状態になる態様を以って、単位記憶回路Ｍ１．に情報
が書込まれることとなり、又第１及び第２の共通列線Ａ
及びＢ、を選択して両者間に所要の電源（図示せず）
を介して負荷（図示せず）を接続し長井通行線駆動回路
Ｇｉを選択して共通行線Ｗ１に駆動信号Ｓｉを与えるこ
とにより、単位記憶回路Ｍｉｊの電流制御回路りのＭＩ
Ｓ電界効果トランジスタＱがオンとなり、而して今単位
記憶回路Ｍｉｊに上述せる如くに情報が書込まれている
ものとすれば、電流応動回路Ｈが前述せる抵抗素子であ
る場合電流応動回路Ｈに比較的太なる電流（但しその電
流は上述せる書込時の電流より小である）が流れ、依っ
て負荷に比較的太なる電流が流れる状態に、又電流応動
回路Ｈが前述せるヒユーズである場合その電流応動回路
ＨＫ電流が流れず、依って負荷に電流が流れない状態に
、更に電流応動回路Ｈが前述せるダイオードである場合
その電流応動回路Ｈに比較的太なる電流（その電流は上
述せる書込時の電流より小である）が流れ、依って負荷
に比較的太なる電流が流れる状態になる態様を以って、
単位記憶回路Ｍｉｊに書込まれていた情報が負荷に読出
されることとなり、又今単位記憶回路Ｍ・ に上述せる
如くに情報が書込まれていないものとすれば、電流応動
回路Ｈが前述せる抵抗素子である場合電流応動回路Ｈに
比較的小なる電流が流れ、依って負荷に比較的小なる電
流が流れる状態に、又電流応動回路Ｈが前述せるヒユー
ズである場合その電流応動回路Ｈに電流が流れ、依って
負荷に電流が流れる状態に、更に電流応動回路Ｈが前述
せるダイオードである場合その電流応動回路Ｈに比較的
小なる電流が流れるか電流が流れず、依って負荷に比較
的小なる電流が流れるか電流が流れない状態になる態様
を以って、単位記憶回路Ｍ・・に上述せる如くに情報が
書込まれていないという情報が負荷に読出されることと
なり、依って単位記憶回路Ｍｉｊ を読出専用記憶素子
とせる読出専用記憶回路となるものであるが、この場合
単位記憶回路Ｍｉｊ の電流制御回路りのＭＩＳ電界電
界効果トランジスタグ一般的にみて、第３図に示す如く
例えばＰ型の半導体基板１内にその主面２側より半導体
基板１とは逆の導電型即ちＮ型を有するソース又はドレ
インとしての２つの半導体領域３及び４がそれ等間にチ
ャンネル領域５を形成すべく形成され、又チャンネル領
域５上に絶縁層６を介してゲートとしての電極７が配さ
れてなる構成を以って構成され、又単位記憶回路Ｍｉ１
Ｍｉ２・・・ＭｉｍのＭＩＳ電界電界効果トランジスタ
グートとしての電極１は一般的に第３図に示す如く共通
行線Ｗｉとしての直線状に延長せる導電性層８の一部と
なるべく直列関係に連結されたものとなるものである。
トリクス回路によれば、その第１及び第２の共通列線Ａ
及びＢｊを選択して両者間に所要の電源（図示せず）
を接続し長井通行線駆動回路Ｇ１を選択して共通行線Ｗ
ｉに駆動信号Ｓ１を与えることにより、単位記憶回路Ｍ
の電流制御回路ＤＯＭＩＳｔ界効果トランジスタＱ
がオンとなって電流応動回路Ｈに所要の比較的太なる電
流が流れ、従ってその電流応動回路Ｈがそれに前述せる
抵抗素子である場合低抵抗状態に、前述せるヒユーズで
ある場合溶断状態に、前述せるダイオードである場合短
絡状態になる態様を以って、単位記憶回路Ｍ１．に情報
が書込まれることとなり、又第１及び第２の共通列線Ａ
及びＢ、を選択して両者間に所要の電源（図示せず）
を介して負荷（図示せず）を接続し長井通行線駆動回路
Ｇｉを選択して共通行線Ｗ１に駆動信号Ｓｉを与えるこ
とにより、単位記憶回路Ｍｉｊの電流制御回路りのＭＩ
Ｓ電界効果トランジスタＱがオンとなり、而して今単位
記憶回路Ｍｉｊに上述せる如くに情報が書込まれている
ものとすれば、電流応動回路Ｈが前述せる抵抗素子であ
る場合電流応動回路Ｈに比較的太なる電流（但しその電
流は上述せる書込時の電流より小である）が流れ、依っ
て負荷に比較的太なる電流が流れる状態に、又電流応動
回路Ｈが前述せるヒユーズである場合その電流応動回路
ＨＫ電流が流れず、依って負荷に電流が流れない状態に
、更に電流応動回路Ｈが前述せるダイオードである場合
その電流応動回路Ｈに比較的太なる電流（その電流は上
述せる書込時の電流より小である）が流れ、依って負荷
に比較的太なる電流が流れる状態になる態様を以って、
単位記憶回路Ｍｉｊに書込まれていた情報が負荷に読出
されることとなり、又今単位記憶回路Ｍ・ に上述せる
如くに情報が書込まれていないものとすれば、電流応動
回路Ｈが前述せる抵抗素子である場合電流応動回路Ｈに
比較的小なる電流が流れ、依って負荷に比較的小なる電
流が流れる状態に、又電流応動回路Ｈが前述せるヒユー
ズである場合その電流応動回路Ｈに電流が流れ、依って
負荷に電流が流れる状態に、更に電流応動回路Ｈが前述
せるダイオードである場合その電流応動回路Ｈに比較的
小なる電流が流れるか電流が流れず、依って負荷に比較
的小なる電流が流れるか電流が流れない状態になる態様
を以って、単位記憶回路Ｍ・・に上述せる如くに情報が
書込まれていないという情報が負荷に読出されることと
なり、依って単位記憶回路Ｍｉｊ を読出専用記憶素子
とせる読出専用記憶回路となるものであるが、この場合
単位記憶回路Ｍｉｊ の電流制御回路りのＭＩＳ電界電
界効果トランジスタグ一般的にみて、第３図に示す如く
例えばＰ型の半導体基板１内にその主面２側より半導体
基板１とは逆の導電型即ちＮ型を有するソース又はドレ
インとしての２つの半導体領域３及び４がそれ等間にチ
ャンネル領域５を形成すべく形成され、又チャンネル領
域５上に絶縁層６を介してゲートとしての電極７が配さ
れてなる構成を以って構成され、又単位記憶回路Ｍｉ１
Ｍｉ２・・・ＭｉｍのＭＩＳ電界電界効果トランジスタ
グートとしての電極１は一般的に第３図に示す如く共通
行線Ｗｉとしての直線状に延長せる導電性層８の一部と
なるべく直列関係に連結されたものとなるものである。
この為今共通行線Ｗｉとしての導電性層８の抵抗をＲ１
これに附随する容量をＣとするとき、共通行線ＷｉがＲ
，Ｃ／２で近似される時定数を有し、依って共通行線駆
動回路Ｇｉを選択して共通行線Ｗｉに駆動信号Ｓｉを与
えることにより単位記憶回路Ｍ・ の電流制御回路りの
ＭＩＳ電界電界効果トランジスタグンとなる、その動作
に遅延を伴い、特にその遅延は、単位記憶回路Ｍｉｊへ
の情報の書状時に電流応動回路Ｈに所要とされる電流の
値が犬であるを要し、この為これに応じてＭＩＳ電界電
界効果トランジスタグャンネル領域５０幅Ｔを犬とする
を要することよりして共通行線Ｗｉとしての導電性層８
の長さが犬となり、これに伴い抵抗Ｒ及び容量Ｃが犬と
なるので、単位記憶回路Ｍ・−への情報の書込時はもと
より単位記憶回路Ｍ・ よりの情報の読出し時に於ても
無視し得なくなるものである。
これに附随する容量をＣとするとき、共通行線ＷｉがＲ
，Ｃ／２で近似される時定数を有し、依って共通行線駆
動回路Ｇｉを選択して共通行線Ｗｉに駆動信号Ｓｉを与
えることにより単位記憶回路Ｍ・ の電流制御回路りの
ＭＩＳ電界電界効果トランジスタグンとなる、その動作
に遅延を伴い、特にその遅延は、単位記憶回路Ｍｉｊへ
の情報の書状時に電流応動回路Ｈに所要とされる電流の
値が犬であるを要し、この為これに応じてＭＩＳ電界電
界効果トランジスタグャンネル領域５０幅Ｔを犬とする
を要することよりして共通行線Ｗｉとしての導電性層８
の長さが犬となり、これに伴い抵抗Ｒ及び容量Ｃが犬と
なるので、単位記憶回路Ｍ・−への情報の書込時はもと
より単位記憶回路Ｍ・ よりの情報の読出し時に於ても
無視し得なくなるものである。
依って本発明は上述せる従来のＭＩＳ電界効果トランジ
スタを用いたマトリクス記憶回路を基礎とするも、上述
せる動作の遅延を低減し得、更には全体を半導体基板上
に所謂モノリシックに小型密実に構成し得る新規なＭＩ
Ｓ電界効果トランジスタを用いたマトリクス記憶回路を
提案せんとするもので、以下詳述する所より明らかとな
るであろう。
スタを用いたマトリクス記憶回路を基礎とするも、上述
せる動作の遅延を低減し得、更には全体を半導体基板上
に所謂モノリシックに小型密実に構成し得る新規なＭＩ
Ｓ電界効果トランジスタを用いたマトリクス記憶回路を
提案せんとするもので、以下詳述する所より明らかとな
るであろう。
第４図は本発明によるＭＩＳ電界効果トランジスタを用
いたマトリクス記憶回路の一例を示し、第１図との対応
部分には同一符号を附して詳細説明はこれを省略するも
、第１図にて上述せる構成に於てその単位記憶回路Ｍ・
・の電流制御回路りが１つのＭＩＳ電界電界効果トラン
ジスタグるに代え、第５図に示す如く並列関係に接続せ
る同じチャンネル型の第１及び第２のＭＩＳ電界電界効
果トランジスタ及１Ｑ２を含んで構成され、之に応じて
単位回路Ｍｉ、、Ｍｉ２．・・・・・・・・・Ｍ而の電
流制御回路りのＭＩＳ電界電界効果トランジスタ及１Ｑ
２のゲートが夫々第１及び第２の共通行線駆動回路Ｇｌ
ｉ及びＧ２ｉより延長せる同じ駆動信号の与えられる第
１及び第２の共通行線Ｗ１１及びＷ２ｉに接続され、こ
の場合共通行線駆動回路Ｇｌｉ及びＧ２ｉが、それ等が
各別に選択されることにより、クロックパルス発生回路
ＴよりのクロックパルスＣＰを各別の駆動信号Ｓ１ｉ及
びＳ２ｉとして共通行線Ｗｌｉ及びＷ２ｉに各別に導出
する様になされてなることを除いては第１図の場合と同
様の構成を有する。
いたマトリクス記憶回路の一例を示し、第１図との対応
部分には同一符号を附して詳細説明はこれを省略するも
、第１図にて上述せる構成に於てその単位記憶回路Ｍ・
・の電流制御回路りが１つのＭＩＳ電界電界効果トラン
ジスタグるに代え、第５図に示す如く並列関係に接続せ
る同じチャンネル型の第１及び第２のＭＩＳ電界電界効
果トランジスタ及１Ｑ２を含んで構成され、之に応じて
単位回路Ｍｉ、、Ｍｉ２．・・・・・・・・・Ｍ而の電
流制御回路りのＭＩＳ電界電界効果トランジスタ及１Ｑ
２のゲートが夫々第１及び第２の共通行線駆動回路Ｇｌ
ｉ及びＧ２ｉより延長せる同じ駆動信号の与えられる第
１及び第２の共通行線Ｗ１１及びＷ２ｉに接続され、こ
の場合共通行線駆動回路Ｇｌｉ及びＧ２ｉが、それ等が
各別に選択されることにより、クロックパルス発生回路
ＴよりのクロックパルスＣＰを各別の駆動信号Ｓ１ｉ及
びＳ２ｉとして共通行線Ｗｌｉ及びＷ２ｉに各別に導出
する様になされてなることを除いては第１図の場合と同
様の構成を有する。
以上が本発明によるＭＩＳ−電界効果トランジスタを用
いたマトリクス回路の一例構成であるが、斯る構成によ
れば、その第１及び第２の共通列線Ａ・及びＢｊを選択
して両者間に所要の電源（図示せず）を接続し且第１及
び第２の共通行線駆動回路Ｇ１ｉ及びＧ２ｉを各別に選
択して第１及び第２の共通行線Ｗｌ、及びＷ２ｉに同時
的に同じ駆動信号Ｓ１ｉ及びＳ２ｉを与えれば、単位記
憶回路Ｍｉｊ の電流制御回路りのＭＩＳ電界電界効果
トランジスタ及１Ｑ２が共にオンとなることにより電流
応動回路Ｈに所要の電流を流すことが出来、従って第１
図にて上述せる従来のマトリクス記憶回路の場合と同様
に単位記憶回路Ｍ に情報が書込まれたこととなるも
のである。
いたマトリクス回路の一例構成であるが、斯る構成によ
れば、その第１及び第２の共通列線Ａ・及びＢｊを選択
して両者間に所要の電源（図示せず）を接続し且第１及
び第２の共通行線駆動回路Ｇ１ｉ及びＧ２ｉを各別に選
択して第１及び第２の共通行線Ｗｌ、及びＷ２ｉに同時
的に同じ駆動信号Ｓ１ｉ及びＳ２ｉを与えれば、単位記
憶回路Ｍｉｊ の電流制御回路りのＭＩＳ電界電界効果
トランジスタ及１Ｑ２が共にオンとなることにより電流
応動回路Ｈに所要の電流を流すことが出来、従って第１
図にて上述せる従来のマトリクス記憶回路の場合と同様
に単位記憶回路Ｍ に情報が書込まれたこととなるも
のである。
ヌ第１及び第２の共通列線Ａｊ及びＢ を選択して両者
間に所要の電源（図示せず）を介して負荷（図示せず）
を接続し長井通行線駆動回路Ｇｌｉ及びＧ２□の伺れか
一方例えばＧ２ｉのみを選択して共通行線Ｗ１１及びＷ
２ｉの一方Ｗ２１のみに駆動信号Ｓ２ｉを与えても、単
位記憶回路Ｍ の電流制御回路りの第１及び第２のＭ
Ｉｓｔ界効果トランジスタＱ１及びＱ２の一方Ｑ２がオ
ンとなることにより、第１図にて前述せるマトリクス記
憶回路の場合と同様に単位記憶回路Ｍ・・ に上述せる
如くに書込まれていた情報が又は上述せる如くに書込ま
れていないという情報が負荷に読出されることとなるも
のである。
間に所要の電源（図示せず）を介して負荷（図示せず）
を接続し長井通行線駆動回路Ｇｌｉ及びＧ２□の伺れか
一方例えばＧ２ｉのみを選択して共通行線Ｗ１１及びＷ
２ｉの一方Ｗ２１のみに駆動信号Ｓ２ｉを与えても、単
位記憶回路Ｍ の電流制御回路りの第１及び第２のＭ
Ｉｓｔ界効果トランジスタＱ１及びＱ２の一方Ｑ２がオ
ンとなることにより、第１図にて前述せるマトリクス記
憶回路の場合と同様に単位記憶回路Ｍ・・ に上述せる
如くに書込まれていた情報が又は上述せる如くに書込ま
れていないという情報が負荷に読出されることとなるも
のである。
従って第４図にて上述せる構成によれば、第１図にて上
述せる従来の構成の場合と同様に、単位記憶回路Ｍ・
を読出専用記憶素子とせる読出専用記憶回路となるもの
であるが、この場合単位記憶回路Ｍ・・の電流制御回路
りが２つのＭＩＳ電界電界効果トランジスタ及１Ｑ２を
以って構成され、而してそれ等Ｍ Ｉ Ｓ Ｎ界効果ト
ランジスタＱ１及びＱ２は、一般的にみて、第６図に示
す如き例えばＰ型の半導体基板１１内にその主面１２側
より半導体基板１１とは逆の導電型即ちＮ型のソース又
はドレインとして３つの半導体領域１３，１４及び１５
が、半導体領域１３及び１４間、及び１４及び１５間に
夫々チャンネル領域１６、及び１１を形成すべく形成さ
れ、又チャンネル領域１６及び１１上に夫々絶縁層１８
及び１９を介してゲートとしての２つの電極２０及び２
１が配されてなる構成を以ってＭ Ｉ Ｓ ’１ｔｔＥ
界効果トランジスタＱ１が半導体領域１３及び１４、チ
ャンネル領域１６、絶縁層１８及びＮ極２０を含んで構
成されたものとして、又ＭＩＳ’ｌＥ界効果トランジス
タＱ２が半導体領域１４及び１５、チャンネル領域１１
、絶縁層１９及び電極２１を含んで構成されたものとし
て構成され得、又単位記憶回路Ｍｉ、、Ｊ。
述せる従来の構成の場合と同様に、単位記憶回路Ｍ・
を読出専用記憶素子とせる読出専用記憶回路となるもの
であるが、この場合単位記憶回路Ｍ・・の電流制御回路
りが２つのＭＩＳ電界電界効果トランジスタ及１Ｑ２を
以って構成され、而してそれ等Ｍ Ｉ Ｓ Ｎ界効果ト
ランジスタＱ１及びＱ２は、一般的にみて、第６図に示
す如き例えばＰ型の半導体基板１１内にその主面１２側
より半導体基板１１とは逆の導電型即ちＮ型のソース又
はドレインとして３つの半導体領域１３，１４及び１５
が、半導体領域１３及び１４間、及び１４及び１５間に
夫々チャンネル領域１６、及び１１を形成すべく形成さ
れ、又チャンネル領域１６及び１１上に夫々絶縁層１８
及び１９を介してゲートとしての２つの電極２０及び２
１が配されてなる構成を以ってＭ Ｉ Ｓ ’１ｔｔＥ
界効果トランジスタＱ１が半導体領域１３及び１４、チ
ャンネル領域１６、絶縁層１８及びＮ極２０を含んで構
成されたものとして、又ＭＩＳ’ｌＥ界効果トランジス
タＱ２が半導体領域１４及び１５、チャンネル領域１１
、絶縁層１９及び電極２１を含んで構成されたものとし
て構成され得、又単位記憶回路Ｍｉ、、Ｊ。
・・・・・・・・ＭｌｍのＭ Ｉ Ｓ 電界効果トラン
ジスタＱ１のゲートとしての電極２０は一般的に第６図
に示す如く共通行線Ｗ１□としての直線状に延長せる導
電性層２２の一部となるべく直列関係に連結されたもの
とし得、又単位記憶回路ＭｉｚＮｆｉ２・・・・・・・
・・ＭｉｍのＭＩＳ電界効果トランジスタＱ２のゲート
としての電極２１も同様に共通行線Ｗ２ｉとしての直線
状に延長せる導電性層２３の一部となるべく直列関係に
連結されたものとし得るものである。
ジスタＱ１のゲートとしての電極２０は一般的に第６図
に示す如く共通行線Ｗ１□としての直線状に延長せる導
電性層２２の一部となるべく直列関係に連結されたもの
とし得、又単位記憶回路ＭｉｚＮｆｉ２・・・・・・・
・・ＭｉｍのＭＩＳ電界効果トランジスタＱ２のゲート
としての電極２１も同様に共通行線Ｗ２ｉとしての直線
状に延長せる導電性層２３の一部となるべく直列関係に
連結されたものとし得るものである。
この為単位記憶回路Ｍ・・の電流応動回路Ｈに、情報の
書込時第１図の場合と同じ値の電流を世紀するものとし
た場合、単位記憶回路Ｍ・・のＭＩＳ電界電界効果トラ
ンジスタ及１Ｑ２のチャンネル領域１６及び１７の幅Ｔ
１及びＴ２を第１図の単位記憶回路Ｍ１．のＭＩＳ電界
電界効果トランジスタナャンネル５の巾畠Ｔの１／２と
し得ることにより、共通行線Ｗｌｉ及びＷ２１としての
導電性層２０及び２１の夫々の抵抗をＲ／、これ等の夫
々に附随する容量をＣ′とするとき、それ等抵抗Ｒ′及
び容量Ｃ′が第１図の場合の共通行線Ｗｉの抵抗Ｒ及び
容量Ｃの］／２に近い幅となり得、従って共通行線Ｗ１
．及びＷ２ｉのＢ′Ｃ′／２で近似される時定数が第１
図の場合の共通行線Ｗｉの時定数Ｒ，Ｃ／２の１／４に
近い値となり得るものである。
書込時第１図の場合と同じ値の電流を世紀するものとし
た場合、単位記憶回路Ｍ・・のＭＩＳ電界電界効果トラ
ンジスタ及１Ｑ２のチャンネル領域１６及び１７の幅Ｔ
１及びＴ２を第１図の単位記憶回路Ｍ１．のＭＩＳ電界
電界効果トランジスタナャンネル５の巾畠Ｔの１／２と
し得ることにより、共通行線Ｗｌｉ及びＷ２１としての
導電性層２０及び２１の夫々の抵抗をＲ／、これ等の夫
々に附随する容量をＣ′とするとき、それ等抵抗Ｒ′及
び容量Ｃ′が第１図の場合の共通行線Ｗｉの抵抗Ｒ及び
容量Ｃの］／２に近い幅となり得、従って共通行線Ｗ１
．及びＷ２ｉのＢ′Ｃ′／２で近似される時定数が第１
図の場合の共通行線Ｗｉの時定数Ｒ，Ｃ／２の１／４に
近い値となり得るものである。
依って情報の書込時、共通行線駆動回路Ｇｌｉ及びＧ２
□を選択して共通行線Ｗ１ｉ及びＷ２ｊに同時的に駆動
信号Ｓｌｉ及びＳ２□を与えることにより単位記憶回路
Ｍ の電流制御回路り。
□を選択して共通行線Ｗ１ｉ及びＷ２ｊに同時的に駆動
信号Ｓｌｉ及びＳ２□を与えることにより単位記憶回路
Ｍ の電流制御回路り。
ＭＩＳｔ界効果トランジスタＱ１及びＱ２がオンとなる
、その動作に遅延を伴うとしても、その遅延は第１図の
場合の単位記憶回路Ｍ の電流制御回路りのＭＩＳ電
界電界効果トランジスタナンとなる、その動作の遅延の
１／４に近いものとなり得るものである。
、その動作に遅延を伴うとしても、その遅延は第１図の
場合の単位記憶回路Ｍ の電流制御回路りのＭＩＳ電
界電界効果トランジスタナンとなる、その動作の遅延の
１／４に近いものとなり得るものである。
又情報の読出時、その読出しが、共通行線駆動回路Ｇ１
ｉ及びＧ２ｉの一方例えばＧ２ｉのみを選択して共通行
線Ｗｌｉ及びＷ２ｉの一方Ｗ２．のみに駆動信号Ｓ２ｉ
を与えて単位記憶回路Ｍ・・の電流制御回路りの２つの
ＭＩＳ電界電界効果トランジスタ及１Ｑ２の一方Ｑ２の
みをオンとせしめる丈けでなされるので、そのＭＩＳ電
界効果トランジスタＱ２がオンとなる動作に遅延を伴う
としても、その遅延は第１図の場合の単位記憶回路Ｍ・
の電流制御回路ＨのＭＩＳ電界電界効果トランジスタ
ナンとなる、その動作の遅延の１／４に近いものとなり
得るものである。
ｉ及びＧ２ｉの一方例えばＧ２ｉのみを選択して共通行
線Ｗｌｉ及びＷ２ｉの一方Ｗ２．のみに駆動信号Ｓ２ｉ
を与えて単位記憶回路Ｍ・・の電流制御回路りの２つの
ＭＩＳ電界電界効果トランジスタ及１Ｑ２の一方Ｑ２の
みをオンとせしめる丈けでなされるので、そのＭＩＳ電
界効果トランジスタＱ２がオンとなる動作に遅延を伴う
としても、その遅延は第１図の場合の単位記憶回路Ｍ・
の電流制御回路ＨのＭＩＳ電界電界効果トランジスタ
ナンとなる、その動作の遅延の１／４に近いものとなり
得るものである。
従って上述せる本発明によるマｌ−Ｉ）クス記憶回路の
一例構成によれば、第１図にて上述せる従来のマトリク
ス記憶回路の場合に比し高い応動速度を以って情報の書
込及びその読出をなさしめ得ることとなるものである。
一例構成によれば、第１図にて上述せる従来のマトリク
ス記憶回路の場合に比し高い応動速度を以って情報の書
込及びその読出をなさしめ得ることとなるものである。
又単位記憶回路Ｍ の電流副側１同路りの２つのＭＩ
Ｓ電界効果トランジスタＱ１及びＱｌを第６図に示す如
く、ＭＩＳ電界電界効果トランジスタ及１−ス又はドレ
インとＭＩＳ電界効果トランジスタＱ２のソース又はド
レインとをそれ等に共通な領域１４を以って構成するも
のとした場合、電源器の回路りのチャンネル１６及び１
７０幅方向と直角方向に延長せる長さが第１図の場合の
同様の長さに比し大となるも、２つのＭＩＳ電界電界効
果トランジスタ及１Ｑｌのチャンネル１６及び１７の幅
Ｔ１及びＴ２を第１図の場合のＭＩＳ電界電界効果トラ
ンジスタナャンネル５０幅Ｔの１／２とし得るので、電
流制御回路りの半導体基板に占める面積を第１図の場合
の３／４に逓減せしめ得、従って全体を半導体基板上に
所謂モノリシンクに第１図の場合に比し格段的に小型密
実に構威し得るものである。
Ｓ電界効果トランジスタＱ１及びＱｌを第６図に示す如
く、ＭＩＳ電界電界効果トランジスタ及１−ス又はドレ
インとＭＩＳ電界効果トランジスタＱ２のソース又はド
レインとをそれ等に共通な領域１４を以って構成するも
のとした場合、電源器の回路りのチャンネル１６及び１
７０幅方向と直角方向に延長せる長さが第１図の場合の
同様の長さに比し大となるも、２つのＭＩＳ電界電界効
果トランジスタ及１Ｑｌのチャンネル１６及び１７の幅
Ｔ１及びＴ２を第１図の場合のＭＩＳ電界電界効果トラ
ンジスタナャンネル５０幅Ｔの１／２とし得るので、電
流制御回路りの半導体基板に占める面積を第１図の場合
の３／４に逓減せしめ得、従って全体を半導体基板上に
所謂モノリシンクに第１図の場合に比し格段的に小型密
実に構威し得るものである。
又上述に於ては単位記憶回路Ｍ１．に於ける電流制御回
路りのＭＩＳ電界電界効果トランジスタ及１Ｑｌが、第
６図に示す如くに、それ等のチャンネル１６及び１７の
幅Ｔ１及びＴ２をして第１図の単位記憶回路Ｍｉｊ の
ＭＩＳ電界電界効果トランジスタナャンネル５０幅Ｔの
１／２として得られるべく構成されているものとして述
べたが、情報の読出時、ＭＩＳ電界効果トランジスタＱ
２のみをオンせしめるものとした場合、第６図Ａに対応
せる第１図及び第８図に示す如く、第６図Ａにて上述せ
る構成に於てそのＭＩＳ電界電界効果トランジスタ及１
ャンネル１６の幅Ｔ１をＭＩＳ電界効果トランジスタＱ
２のそれＴ２に比し犬とずべく半導体領域１４の導電性
層２２側の幅を導電性層２３側のそれに比し犬とし、又
半導体領域１３の幅を半導体領域１４の導電性層２２側
の幅より犬とし、そしてその犬となった領域１３′ に
対応せる半導体領域１４′を、それと領域１３′との間
、及び領域１４′と領域１４との間で、夫々幅Ｔ１′、
及びＴ１“を有するチャンネル１６′、及び１６“を猛
威すべく、導電性層２２を挾んで半導体領域１３側とは
反対側に設け、そして導電性層２２よりこれと一体にチ
ャンネル１６〃上に延長せる導体性層２２′を設けてＭ
ＩＳ’Ｅ界効果トランジスタＱ１がソース（又はドレイ
ン）を領域１３及び１３′、ドレイン（又はソース）を
領域１４及び１４′とし、そしてチャンネルの幅を第７
図の場合（Ｔ Ｉ ＋Ｔ１’＋Ｔ １″）、第８図の場
合（ＴＩ＋２Ｔ１’＋２Ｔ１″、）とせる構成とし、こ
れにより共通行線Ｗ２ｉの時定数を共通行線Ｗｌｉのそ
れに比し小ならしめれば、情報の読出しの応答速度をよ
り犬ならしめ得るものである。
路りのＭＩＳ電界電界効果トランジスタ及１Ｑｌが、第
６図に示す如くに、それ等のチャンネル１６及び１７の
幅Ｔ１及びＴ２をして第１図の単位記憶回路Ｍｉｊ の
ＭＩＳ電界電界効果トランジスタナャンネル５０幅Ｔの
１／２として得られるべく構成されているものとして述
べたが、情報の読出時、ＭＩＳ電界効果トランジスタＱ
２のみをオンせしめるものとした場合、第６図Ａに対応
せる第１図及び第８図に示す如く、第６図Ａにて上述せ
る構成に於てそのＭＩＳ電界電界効果トランジスタ及１
ャンネル１６の幅Ｔ１をＭＩＳ電界効果トランジスタＱ
２のそれＴ２に比し犬とずべく半導体領域１４の導電性
層２２側の幅を導電性層２３側のそれに比し犬とし、又
半導体領域１３の幅を半導体領域１４の導電性層２２側
の幅より犬とし、そしてその犬となった領域１３′ に
対応せる半導体領域１４′を、それと領域１３′との間
、及び領域１４′と領域１４との間で、夫々幅Ｔ１′、
及びＴ１“を有するチャンネル１６′、及び１６“を猛
威すべく、導電性層２２を挾んで半導体領域１３側とは
反対側に設け、そして導電性層２２よりこれと一体にチ
ャンネル１６〃上に延長せる導体性層２２′を設けてＭ
ＩＳ’Ｅ界効果トランジスタＱ１がソース（又はドレイ
ン）を領域１３及び１３′、ドレイン（又はソース）を
領域１４及び１４′とし、そしてチャンネルの幅を第７
図の場合（Ｔ Ｉ ＋Ｔ１’＋Ｔ １″）、第８図の場
合（ＴＩ＋２Ｔ１’＋２Ｔ１″、）とせる構成とし、こ
れにより共通行線Ｗ２ｉの時定数を共通行線Ｗｌｉのそ
れに比し小ならしめれば、情報の読出しの応答速度をよ
り犬ならしめ得るものである。
また、単位回路Ｍ・ の電流制御回路■〕の２つのＭ
Ｉ Ｓ 電界効果トランジスタＱ１及びＱｌが同じチャ
ンネル型を有するので、その電流制御回路りを簡易、小
型に構成することができると共に、共通行線Ｗｌｉ及び
Ｗ２ｉに与える駆動信号が同じでよい、などの特徴も有
するものである。
Ｉ Ｓ 電界効果トランジスタＱ１及びＱｌが同じチャ
ンネル型を有するので、その電流制御回路りを簡易、小
型に構成することができると共に、共通行線Ｗｌｉ及び
Ｗ２ｉに与える駆動信号が同じでよい、などの特徴も有
するものである。
第１図は従来のＭＩＳ電界効果トランジスタを用いたマ
トリクス記憶回路を示す系統的接続図、第２図はその単
位記憶回路を示す接続図、第３図Ａ及びＢは第２図に示
す単位記憶回路に於けるＭＩｓｉ界効果トランジスタの
一般的な構成を示す路線的平面図及びその断面図、第４
図は本発明によるＭＩＳ電界効果トランジスタを用いた
マトリクス記憶回路の一例を示す系統的接続図、第５図
はその単位記憶回路の一例を示す接続図、第６図Ａ及び
Ｂは第５図に示す単位記憶回路に於ける２つのＭ Ｉ
Ｓ ｉＥ電界効果トランジスタ一般的な構成を示す路線
的平面図及びその断面図、第７図及び第８図は夫々第５
図に示す単位記憶回路に於ける２つのＭＩＳｔ界効果ト
ランジスタの他の一般的な構成を示す路線的平面図であ
る。 図中、Ｍｌ、（但しｉ＝１．２−・＝ｎ ；ｊ＝１５２
・・・・・・ｍ）は単位記憶回路、Ａ 及びＢ は共通
列線、ｗｌ、ｗｉ□及びＷ２１は共通行線、Ｆは直列回
路、Ｄは電源器（財）回路、Ｈは電流応動回路、Ｑ、Ｑ
ｌ及びＱｌば゛電界効果トランジスタを夫々示す。
トリクス記憶回路を示す系統的接続図、第２図はその単
位記憶回路を示す接続図、第３図Ａ及びＢは第２図に示
す単位記憶回路に於けるＭＩｓｉ界効果トランジスタの
一般的な構成を示す路線的平面図及びその断面図、第４
図は本発明によるＭＩＳ電界効果トランジスタを用いた
マトリクス記憶回路の一例を示す系統的接続図、第５図
はその単位記憶回路の一例を示す接続図、第６図Ａ及び
Ｂは第５図に示す単位記憶回路に於ける２つのＭ Ｉ
Ｓ ｉＥ電界効果トランジスタ一般的な構成を示す路線
的平面図及びその断面図、第７図及び第８図は夫々第５
図に示す単位記憶回路に於ける２つのＭＩＳｔ界効果ト
ランジスタの他の一般的な構成を示す路線的平面図であ
る。 図中、Ｍｌ、（但しｉ＝１．２−・＝ｎ ；ｊ＝１５２
・・・・・・ｍ）は単位記憶回路、Ａ 及びＢ は共通
列線、ｗｌ、ｗｉ□及びＷ２１は共通行線、Ｆは直列回
路、Ｄは電源器（財）回路、Ｈは電流応動回路、Ｑ、Ｑ
ｌ及びＱｌば゛電界効果トランジスタを夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 複数ｎＸｍ個の単位回路ＭＩ １２ Ｍｌ ２ ”
’ ”’ Ｍｌｍ。 Ｍ２Ｉ２Ｍ２□・・・・・・Ｍ２ｒＴ］：・・・・・・
・・・：Ｍｎ１２Ｍｏ２・・・・・・Ｍｎｍを具備し、 上記単位回路Ｍ・・ （但しｉ＝１，２・・・・・・ｎ
：ｊ＝１，２・・・・・・ｍ）が、ＭＩＳ電界効果トラ
ンジスタを以って構成された電流制御回路と、これを通
じて所要の電流の供給される様になされた電流応動回路
との直列回路でなり、 上記単位回路Ｍｎ２Ｍ２１・・・・・Ｍｎｌ：Ｍ、２゜
Ｍ２２・・・・・・・・・Ｍｎ２：・・・・・・ｓ Ｍ
ｌ ｍ ２Ｍ２ ｍ・・・・・・Ｍｎｍの直列回路の一
端が夫々第１の共通列線Ａ１：Ａ２・・・・・・Ａｍに
、他端が夫々第２の共通列線Ｂ１：Ｂ２・・・・・・：
Ｂｍに接続され、 上記第１及び第２の共通列線Ａ」及びＢｊが選択され、
且つ上記単位回路Ｍｉ、、Ｍｉ□・・・・・・Ｍｉｍの
電流制御回路のＭＩ８電界効果トランジスタが制御され
ることにより、上記単位回路ＭｉＪへの情報の書込及び
その読出しがなされる様になされたＭＩ８電界効果トラ
ンジスタを用いたマトリクス記憶回路に於て、 上記単位回路Ｍｉｊの電流制御回路が、並列関係に接続
せる同じチャンネル型の第１及び第２のＭＩＳ電界効果
トランジスタを含んで構成され、上記単位回路Ｍｉｊの
電流制御回路の第１（または第２）のＭＩＳ電界効果ト
ランジスタが上記第２（又は第１）のＭＩＳ電界効果ト
ランジスタに比し小なるチャンネル幅を有し、 上記単位回路Ｍｉ、、Ｍｉ２・・・・・・Ｍｉｍの電流
制御回路の第１及び第２のＭＩＳ電界効果トランジスタ
のゲートが、夫々第１及び第２の共通行線駆動回路Ｇｌ
ｉ及びＧ２ｉより延長せる同じ駆動信号Ｓｌｉ及びＳ２
ｉが与えられる第１及び第２の共通行線Ｗ１ｉ及びＷ２
ｉに接続され、 上記単位記憶回路Ｍｉｊへの情報の書込時、上記単位回
路ＭｉｌｔＭｉ□・・・・・・Ｍｉｍの電流制御回路の
第１及び第２のＭＩＳ電界効果トランジスタが、上記第
１及び第２の共通行線Ｗｌｉ及びＷ２ｉに夫々上記第１
及び第２の共通行線駆動回路Ｇｌｉ及びＧ２ｉより与え
られる同じ駆動信号Ｓｌｉ及びＳ２ｉによって、同時に
駆動されて、上記単位回路Ｍｉｊ の電流応動回路に、
所要の電流が供給される様になされた。 上記単位記憶回路Ｍｉｊ よりの情報の読出時、上記単
位回路Ｍ、ｉ、Ｍｉ２・・・・・・・・・Ｍｉｍの第１
及び第２のＭＩＳ電界効果トランジスタが、上記第１（
又は第２）の共通行線Ｗ１ｉ（又はＷ２ｉ）に与えられ
る上記第１（又は第２）の共通行線駆動回路Ｇ１１（又
はＧ２１）より与えられる駆動信号５１ｉ（又は５２ｉ
）によって制御される様になされた事を特徴とするＭＩ
Ｓ電界効果トランジスタを用いたマトリクス記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54087310A JPS5849956B2 (ja) | 1979-07-10 | 1979-07-10 | Ｍｉｓ電界効果トランジスタを用いたマトリクス記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54087310A JPS5849956B2 (ja) | 1979-07-10 | 1979-07-10 | Ｍｉｓ電界効果トランジスタを用いたマトリクス記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5611682A JPS5611682A (en) | 1981-02-05 |
| JPS5849956B2 true JPS5849956B2 (ja) | 1983-11-08 |
Family
ID=13911255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54087310A Expired JPS5849956B2 (ja) | 1979-07-10 | 1979-07-10 | Ｍｉｓ電界効果トランジスタを用いたマトリクス記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5849956B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177549U (ja) * | 1988-05-26 | 1989-12-19 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583975A (ja) * | 1981-06-29 | 1983-01-10 | Hitachi Ltd | スパツタリングによる成膜方法及びその装置 |
| EP2444972A4 (en) * | 2009-06-15 | 2014-03-19 | Sony Corp | SEMICONDUCTOR COMPONENT |
| CN117008873A (zh) * | 2022-04-29 | 2023-11-07 | 华为技术有限公司 | 一种概率比特单元电路、概率比特电路系统及其控制方法 |
-
1979
- 1979-07-10 JP JP54087310A patent/JPS5849956B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177549U (ja) * | 1988-05-26 | 1989-12-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5611682A (en) | 1981-02-05 |
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