WO2021215112A1 - 半導体装置 - Google Patents

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WO2021215112A1
WO2021215112A1 PCT/JP2021/007165 JP2021007165W WO2021215112A1 WO 2021215112 A1 WO2021215112 A1 WO 2021215112A1 JP 2021007165 W JP2021007165 W JP 2021007165W WO 2021215112 A1 WO2021215112 A1 WO 2021215112A1
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WO
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main electrode
field effect
memory cell
transfer
electrode region
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PCT/JP2021/007165
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塚本　雅則
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present technology (technology according to the present disclosure) relates to a semiconductor device, and particularly to a technique effective by applying the memory cell array unit to a semiconductor device using a product-sum calculation circuit.
  • CMOS Complementary MOS: composed of n-channel conductive MOSFET (Metal Oxide Semiconductor Field Effect Transistor: hereinafter referred to as n-type MOSFET) and p-channel conductive MOSFET (hereinafter referred to as p-type MOSFET) on the same substrate.
  • Complementary MOS circuits are widely used as many LSI configuration devices because they consume less power, are easily miniaturized and highly integrated, and can operate at high speed.
  • LSIs equipped with multiple functions on one chip together with analog circuits and memories have been commercialized as system-on-chips (System On Chip: SoC).
  • SRAM Static Random Access Memory
  • CMOS complementary metal-oxide-semiconductor
  • SRAM performs arithmetic processing in combination with a central processing unit (CPU) as a cache memory, but delays and power consumption between the memory and the CPU are problems.
  • CPU central processing unit
  • a neural network circuit has been put into practical use as an application for authenticating images and patterns. By using the memory array as a product-sum operation of a neural network circuit, it can be expected to solve the delay and power consumption between the memory and the CPU, which are problems of von Neumann computing.
  • Patent Document 1 discloses a product-sum calculation device having a product-sum calculation circuit in which a plurality of synapses in which a non-volatile variable resistance element and a fixed resistance element are connected in series are arranged in a matrix.
  • a resistor (R) is used as load data
  • a voltage (V) is used as an input
  • the product (V ⁇ 1 / R) I current (charge amount) is added.
  • the product-sum calculation is performed by the method described by.
  • SRAM can be applied, but it is necessary to use this as a resistor which is load data.
  • an FET can be connected to a SRAM cell having a normal 6-transistor configuration (6 MOSFETs), and the channel of the connected FET can be used as a resistor.
  • a circuit in which a plurality of FETs are connected to a SRAM cell having a 6-transistor configuration is used as a multi-port SRAM capable of performing parallel reading and simultaneous writing / reading.
  • Patent Document 2 two FETs are connected to a 6-transistor SRAM cell, and in Patent Document 3, four FETs are connected to a 6-transistor SRAM cell and read in parallel by a plurality of word lines or bit lines. , Simultaneous write / read. Both circuit configurations require a cell current of 100 ⁇ A level for the purpose of speeding up.
  • the low resistance state (LRS) is sufficiently larger than the dendrite line. For example, a resistance of 1 M ⁇ (mega ohm) or more is required.
  • the purpose of this technology is to provide a semiconductor device capable of performing product-sum operations with high power efficiency while maintaining a small area of memory cells.
  • the semiconductor device includes a memory cell array in which a plurality of memory cells are arranged in a matrix.
  • Each memory cell of the plurality of memory cells includes two inverter circuits in which a load field effect transistor and a drive field effect transistor are connected in series, and the input and output of the two inverter circuits.
  • a flip-flop circuit in which the parts are cross-joined to each other, and each gate electrode is connected to a ward line, and the first main electrode region of each pair of first and second main electrode regions is the above-mentioned two inverters.
  • Two transfer field-effect transistors individually connected to the output of the circuit, and one end of each individually connected to the second main electrode region of the two transfer field-effect transistors, and each other. It has two resistance elements, one end side of which is individually connected to a bit wire and a bit wire bar.
  • the semiconductor device includes a memory cell array in which a plurality of memory cells are arranged in a matrix.
  • Each memory cell of the plurality of memory cells includes two inverter circuits in which a load field effect transistor and a first drive field effect transistor are connected in series, and is an input unit of the two inverter circuits.
  • Two second driving field effects that are individually connected to the input units of the two inverter circuits and the first main electrode regions of each pair of first and second main electrode regions are connected to each other.
  • the transistor and each gate electrode are connected to the word line, and the first main electrode region of each pair of first and second main electrode regions is the first of the two second driving field effect transistors.
  • the other end side has a dendritic wire and two resistance elements individually connected to the dendritic wire bar.
  • the semiconductor device includes a memory cell array in which a plurality of memory cells are arranged in a matrix.
  • Each memory cell of the plurality of memory cells includes two inverter circuits in which a load field effect transistor and a first drive field effect transistor are connected in series, and is an input unit of the two inverter circuits.
  • the first transfer field-effect transistor connected to the output section of the other inverter circuit and the second main electrode region connected to the bit line bar, and each gate electrode is the input section of the two inverter circuits.
  • Two second drive field effect transistors individually connected to each other and the first main electrode regions of each pair of first and second main electrode regions are connected to each other, and each gate electrode is an axis. It is connected to a cord, and the first main electrode region of each pair of first and second main electrode regions is individually connected to the second main electrode region of the two second driving field effect transistors.
  • the two second transfer field effect transistors and one end side of each are individually connected to the second main electrode region of the two second transfer field effect transistors, and the other end side of each is a dendritic protrusion wire and It has two resistance elements individually connected to a dendritic wire bar.
  • the semiconductor device includes a memory cell array in which a plurality of memory cells are arranged in a matrix.
  • Each memory cell of the plurality of memory cells includes two inverter circuits in which a load field effect transistor and a first drive field effect transistor are connected in series, and is an input unit of the two inverter circuits.
  • the n-type first main electrode region of each pair of n-type first main electrode region and p-type second main electrode region, which are individually connected to the input portions of the two inverter circuits, are the axial cords.
  • the p-type second main electrode region of the above is individually connected to the p-type second main electrode region of the two second drive tunnel field effect transistors, and each of the n-type first main electrode regions is a dendritic protrusion. It has a second transfer tunnel field effect transistor individually connected to a wire and a dendritic wire bar.
  • each drawing is a schematic one and may differ from the actual one.
  • the following embodiments exemplify devices and methods for embodying the technical idea of the present technology, and do not specify the configuration to the following. That is, the technical idea of the present technology can be modified in various ways within the technical scope described in the claims.
  • the first direction and the second direction orthogonal to each other in the same plane are set to the X direction and the Y direction, respectively, and the first direction and the second direction
  • the third direction orthogonal to each of the second directions is defined as the Z direction.
  • the thickness direction of the semiconductor layer semiconductor substrate
  • the semiconductor device 1 includes the memory cell array unit 2 shown in FIG. As shown in FIG. 1, in the memory cell array unit 2, a plurality of memory cells 3 are arranged in a matrix in a two-dimensional plane including the X direction and the Y direction. Further, in the memory cell array unit 2, word lines WL extending in the X direction are arranged for each memory cell 3 arranged in the Y direction. Further, in the memory cell array unit 2, complementary bit lines (bit line BL 1 and bit line bar BL 2 (BL ⁇ )) extending in the Y direction are arranged for each memory cell 3 arranged in the X direction. .. Each of the memory cells 3 of the plurality of memory cells 3 is arranged at the intersection of the corresponding word line WL and the complementary bits (BL 1 , BL 2).
  • the memory cell array unit 2 functions as a product-sum calculation circuit
  • the word line WL functions as an axon
  • the bit line BL 1 and The bit line bar BL 2 functions as a dendrite (Dendrite) and a dendrite bar (Dendrite-).
  • each memory cell 3 of the plurality of memory cells 3 includes a flip-flop circuit 5 and two transfer field effect transistors (transfer gate transistors) Qt 1 and Qt 2.
  • the resistance elements 6A and 6B are provided.
  • the flip-flop circuit 5 has two inverter circuits 4a and 4b, and the input units 4a 1 , 4b 1 and the output units (storage node units) 4a 2 , 4b 2 of the two inverter circuits 4a, 4b alternate. It has a structure that is cross-joined to.
  • one of the inverter circuits 4a has a load field effect transistor (pull-up transistor) Qp 1 and a drive field effect transistor (pull-down transistor) Qd 1 connected in series. It is configured.
  • the other inverter circuit 4b has a configuration in which a load field effect transistor Qp 2 and a drive field effect transistor Qd 2 are connected in series.
  • the two load field-effect transistors Qp 1 and Qp 2 , the two drive field-effect transistors Qd 1 and Qd 2 , and the two transfer field-effect transistors Qt 1 and Qt 2 are a gate insulating film and a gate. It has an electrode (control electrode) and a pair of a first main electrode region and a second main electrode region that function as a source region and a drain region. 2 Electrical continuity with the main electrode region is controlled.
  • These field effect transistors Qp 1 , Qp 2 , Qd 1 , Qd 2 , Qt 1 , and Qt 2 are not limited to this, and for example, the gate insulating film is composed of a MOSFET formed of a silicon oxide (SiO 2) film. ing.
  • the gate insulating film is a silicon nitride (Si 3 N 4 ) film, a silicon nitride film, a silicon oxide film, or the like.
  • a MISFET (Metal Insulator Semiconductor FET) formed of the laminated film of the above may be used.
  • the load field effect transistor may be simply referred to as a load FET
  • the drive field effect transistor may be simply referred to as a drive FET
  • the transfer field effect transistor may be simply referred to as a transfer FET.
  • the two load FETs Qp 1 and Qp 2 are composed of p-channel conductive MOSFETs.
  • the two driving FETs Qd 1 and Qd 2 and the two forwarding FETs Qt 1 and Qt 2 are composed of an n-channel conductive type MOSFTET. That is, the memory cell 3 is composed of a CMOS circuit.
  • the gate electrodes of the load FET Qp 1 and the drive FET Qd 1 are electrically connected to each other to form an input unit 4a 1 .
  • the first main electrode region (drain region) of each of the load FET Qp 1 and the drive FET Qd 1 is electrically connected to each other to form the output unit 4a 2 .
  • the second main electrode region (source region) of the driving FET Qd 1 is electrically connected to the ground wiring 28c 1 (see FIG. 3) to which the Vss potential (for example, 0V) as the first reference potential is applied. There is.
  • Vdd potential for example, 0.5V to 1.2V
  • Vss potential as the first reference potential is applied to the second main electrode region (source region) of the load FET Qp 1. It is electrically connected to the power supply wiring 28d (see FIG. 3).
  • the gate electrodes of the load FET Qp 2 and the drive FET Qd 2 are electrically connected to each other to form the input unit 4b 1 .
  • the first main electrode region (drain region) of each of the load FET Qp 2 and the drive FET Qd 2 is electrically connected to each other to form the output unit 4b 2 .
  • the second main electrode region of the driving FETQd 2 also, ground lines 28c 2 which Vss potential is applied in the same manner as drive FETQd 1 (see FIG. 3) are electrically connected, also, the load the second main electrode region of use FETQp 2 (source region), similar to the load FET motor Qp 1, are electrically connected to the power supply line 18d which Vdd potential is applied (see FIG. 3).
  • the output unit 4a 2 of one inverter circuit 4a is electrically connected to the input unit 4b 1 of the other inverter circuit 4b. That is, one inverter circuit 4a of load FETQp 1 and driving FETQd 1 constituting each of the first main electrode region (drain region) of the other inverter circuit 4b of the load FETQp 2 and the drive FETQd 2 constituting the It is electrically connected to each gate electrode. Further, the output unit 4b 2 of the other inverter circuit 4b is electrically connected to the input unit 4a 1 of the other inverter circuit 4a.
  • the other inverter circuit 4b of load FETQp 2 and the drive FETQd 2 constituting each of the first main electrode region (drain region) of one inverter circuit 4a of the load FETQp 1 and driving FETQd 1 constituting the It is electrically connected to each gate electrode.
  • the output units 4a 2 and 4b 2 of the two inverter circuits 4a and 4b each constitute a storage node unit of the memory cell 3.
  • one of the transfer FETs Qt 1 has a gate electrode electrically connected to the word line WL, and is the first main electrode of the pair of first and second main electrode regions. The region is electrically connected to the output unit 4a 2 of one of the inverter circuits 4a.
  • the gate electrode is electrically connected to the word line WL, and the first main electrode region of the pair of first and second main electrode regions is the output unit 4b 2 of the other inverter circuit 4b. Is electrically connected to.
  • one end side of one resistance element 6A is electrically connected to the second main electrode region of one transfer FETQt 1, and the other end side is a bit wire. It is electrically connected to BL 1.
  • One end side of the other resistance element 6B is electrically connected to the second main electrode region of the other transfer FET Qt 2 , and the other end side is electrically connected to the bit wire bar BL 2 .
  • the load FETQp 1 is an n-type well composed of an n-type semiconductor region in an active region partitioned by a separation region 11 on the main surface of the semiconductor layer 10. It is configured in the region 12a.
  • the separation region 11 is not limited to this, but is, for example, STI (Shallow) constructed by forming a groove portion extending in the depth direction from the main surface of the semiconductor layer 10 and selectively embedding an insulating film in the groove portion. It is composed of a Trench Isolation) structure.
  • the load FET Qp 1 mainly comprises a gate insulating film 15 provided on the main surface of the semiconductor layer 10, a gate electrode 16p provided on the gate insulating film 15, and a channel forming region immediately below the gate electrode 16p. It includes a pair of first main electrode regions 17p 1 and second main electrode regions 17p 2 that are provided on the semiconductor layer 10 so as to be sandwiched from each other in the channel length direction and that function as a source region and a drain region. The pair of first and second main electrode regions 17p 1 , 17p 2 are provided in the n-type well region 12a.
  • the driving FET Qd 1 is a p-type well formed from a p-type semiconductor region in an active region partitioned by a separation region 11 on the main surface of the semiconductor layer 10. It is configured in the region 12b.
  • the driving FET Qd 1 mainly comprises a gate insulating film 15 provided on the main surface of the semiconductor layer 10, a gate electrode 16d provided on the gate insulating film 15, and a channel forming region immediately below the gate electrode 16d. It includes a pair of first main electrode regions 17d 1 and second main electrode regions 17d 2 that are provided on the semiconductor layer 10 so as to be sandwiched from each other in the channel length direction and that function as a source region and a drain region.
  • the pair of first and second main electrode regions 17d 1 , 17d 2 are provided in the p-type well region 12b.
  • one of the transfer FETQt 1 is configured in a p-type well region 12b in an active region partitioned by a separation region 11 on the main surface of the semiconductor layer 10.
  • the transfer FET Qt 1 mainly forms a gate insulating film 15 provided on the main surface of the semiconductor layer 10, a gate electrode 16t provided on the gate insulating film 15, and a channel immediately below the gate electrode 16t. It includes a pair of first main electrode regions 17t 1 and second main electrode regions 17t 2 that are provided on the semiconductor layer 10 so as to be separated from each other in the channel length direction with a region in between and that function as a source region and a drain region. ..
  • the pair of first and second main electrode regions 17t 1 , 17t 2 are provided in the p-type well region 12b.
  • the transfer FET Qt 1 and the drive FET Qd 1 have a structure in which the first main electrode regions 17t 1 and 17d 1 are shared.
  • the semiconductor layer 10 is composed of, for example, a p-type semiconductor substrate made of single crystal silicon.
  • the gate insulating film 15 is made of, for example, a silicon oxide (SiO 2 ) film.
  • the gate electrodes 16p, 16d and 16t are composed of, for example, a composite film in which a silicide film is laminated on a polycrystalline silicon film in which impurities for reducing the resistance value are introduced.
  • the pair of first and second main electrode regions 17p 1 , 17p 2 includes, for example, an extension region composed of a p-type semiconductor region, a contact region composed of a p-type semiconductor region having a higher impurity concentration than this extension region, and this contact. It is configured to include a silicide film provided on the region.
  • the pair of first and second main electrode regions 17d 1 , 17d 2 and the pair of first and second main electrode regions 17t 1 , 15t 2 are composed of, for example, an extension region composed of an n-type semiconductor region and the extension region. Also has a configuration including a contact region composed of an n-type semiconductor region having a high impurity concentration and a silicide film provided on the contact region.
  • each of the load FETQp 1 , the drive FETQd 1, and the transfer FETQt 1 is covered with an interlayer insulating film 21 provided on the semiconductor layer 10.
  • the transfer FET Qt 2 has the same configuration as the transfer FET Qt 1 described above, and the drive FET Qd 2 has the same configuration as the drive FTEQ d 1 described above.
  • the other transfer FET Qt 2 has the same configuration as the transfer FET Qt 1 described above. Therefore, the description of the specific configurations of the load FET Qt 2 , the drive FET Qd 2, and the transfer FET Qt 2 will be omitted.
  • each of the load FET Qp 1 , Qp 2 , the drive FET Qd 1 , Qd 2 , and the transfer FET Qt 1 , Qt 2 is composed of, for example, an LDD (Lightly Doped Drain) structure and a salicide (SALICIDE: Self-Aligned siLICIDE) structure.
  • LDD Lightly Doped Drain
  • SALICIDE Self-Aligned siLICIDE
  • the load FET Qp 2 , the drive FET Qd 2, and the transfer FET Q 2 are also covered with the interlayer insulating film 21.
  • one of the resistance elements 6A is embedded in the interlayer insulating film 24 provided on the interlayer insulating film 21.
  • the resistance element 6A is not limited to this, but for example, MIM (Metal Insulator Metal) in which the first electrode 23a on one end side, the insulating film 23b, and the second electrode 23c on the other end side are laminated in this order from the semiconductor layer 10 side. ) It has a structure.
  • a refractory metal compound film such as a titanium nitride (TiN) film or a tantalum nitride (TaN) film can be used.
  • Examples of the insulating film 23b include a silicon oxide (SiO 2 ) film having a film thickness of about 1 to 3 nm, an aluminum oxide (AlO 2 ) film, a magnesium oxide (MgO 2 ) film, a hafnium oxide (HfO 2 ) film, and zirconium oxide.
  • a (ZrO 2 ) film or the like can be used.
  • the other resistance element 6B has the same configuration as the above-mentioned resistance element 6A. Therefore, the description of the specific configuration of the other resistance element 6B will be omitted.
  • the two resistance elements 6A and 6B can obtain a desired resistance value in a small area.
  • the resistance elements 6A and 6B have a product sum charge of 1 M ⁇ or more required for charging a bit wire as a summation line (for example, 1024) with a product sum charge of multiple bits (for example, 1024) during the product sum calculation process.
  • the resistance value can be formed within the occupied area of the memory cell 3.
  • the resistance elements 6A and 6B are arranged on the transfer FETs Qt 1 and Qt 2 , in other words, they are arranged so as to be superimposed on the transfer FETs Qt 1 and Qt 2 in a plan view (see FIGS. 3 and 4B).
  • the memory cell 3 in the first embodiment six FET (Q 1, Qp 2, Qd 1, Qd 2, Qt 1, Qt 2) arranged two while maintaining a small area required for It includes resistance elements 6A and 6B.
  • the resistance value of each of the two resistance elements 6A and 6B is preferably larger than the channel resistance value of the transfer FETs Qt 1 and Qt 2 , and more preferably 1 M ⁇ or more.
  • the load for FETQp 1 and the driving FETQd 1 of each of the gate electrodes 16p constituting one of the inverter circuit 4a, 16d are integrally molded, and are electrically connected to each other. That is, the gate electrodes 16p and 16d of the load FET Qp 1 and the drive FET Qd 1 are connected to each other to form an input unit 4a 1 (see FIG. 2).
  • the first main electrode regions 17d 1 , 17t 1 of the driving FET Qd 1 and the transfer FTEQt 1 are conductive, which are embedded in the interlayer insulating film 21 on the semiconductor layer 10. It is electrically connected to the relay wiring 25a 1 via the plug 22b.
  • the first main electrode regions 17p 1 , 17d 1 , 17t 1 of the load FET Qp 1 , the drive FET Qd 1, and the transfer FET Qt 1 are electrically connected to each other, and the output unit 4a 2 (see FIG. 2). Consists of.
  • the relay wiring 25a 1 and the relay wirings 25c 1 to 25e 1 described later are embedded in the interlayer insulating film 24 on the interlayer insulating film 21.
  • the second main electrode region 17d 2 of the driving FET Qd 1 is a relay wiring 25c formed in the first wiring layer via a conductive plug 22c embedded in the interlayer insulating film 21. It is electrically connected to 1.
  • the relay wiring 25c 1 is formed in the second wiring layer on the interlayer insulating film 26 via the conductive plug 27c embedded in the interlayer insulating film 26 on the interlayer insulating film 24 and extends in the Y direction. It is electrically connected to the wiring 28c 1.
  • the Vss potential as the above-mentioned first reference potential is applied to the ground wiring 28c 1. That is, the Vss potential is supplied from the ground wiring 28c 1 to the second main electrode region 17d 2 of the driving FET Qd 1.
  • the second main electrode region 17p 2 of the transfer FET Qp 1 is a relay wiring 25d formed in the first wiring layer via a conductive plug 22d embedded in the interlayer insulating film 21. It is electrically connected to 1.
  • the relay wiring 25d 1 is formed in the second wiring layer on the interlayer insulating film 26 via a conductive plug embedded in the interlayer insulating film 26 and extends in the Y direction. It is electrically connected to the power supply wiring 28d.
  • the Vdd potential as the above-mentioned second reference potential is applied to the power supply wiring 28d. That is, the Vdd potential is supplied from the power supply wiring 28d to the second main electrode region 17p 2 of the load FET Qp 1.
  • the second main electrode region 17t 2 of the transfer FET Qt 1 is electrically connected to the first electrode 23a of the resistance element 6A via the conductive plug 22e embedded in the interlayer insulating film 21. It is connected.
  • a second electrode 23c of the resistor element 6A is connected electrically to the relay wiring 25e 1 formed in the first wiring layer and mechanically.
  • the relay wiring 25e 1 is formed in the second wiring layer on the interlayer insulating film 26 via a conductive plug embedded in the interlayer insulating film 26 and extends in the Y direction. It is electrically connected to the bit wire BL 1 (Dendrite).
  • each gate electrode 16p constituting the other inverter circuit 4b, 16d are integrally molded, and are electrically connected to each other. That is, the gate electrodes 16p and 16d of the load FET Qp 2 and the drive FET Qd 2 are connected to each other to form the input unit 4b 1 (see FIG. 2).
  • the first main electrode region 17p 2 for load FETQp 2 is not shown in detail, similarly to the load FETQp 1 described above, buried in the interlayer insulating film 21 on the semiconductor layer 10 It is electrically connected to the relay wiring 25a 2 formed in the first wiring layer on the interlayer insulating film 21 via the conductive plug.
  • the first main electrode region 17d of each of the drive FETQd 2 and transfer FTEQt 2 1, 17t 1 although not shown in detail, like the drive FETQd 1 and transfer FETQt 1 described above, the semiconductor It is electrically connected to the relay wiring 25a 2 via a conductive plug embedded in the interlayer insulating film 21 on the layer 10.
  • the first main electrode regions 17p 1 , 17d 1 , 17t 1 of the load FET Qp 2 , the drive FET Qd 2, and the transfer FET Qt 2 are electrically connected to each other, and the output unit 4b 2 (see FIG. 2). Consists of.
  • the relay wiring 25a 2 and the relay wirings 25c 2 to 25e 2 described later are embedded in the interlayer insulating film 24 on the interlayer insulating film 21.
  • the second main electrode region 17d 2 of the drive FETQd 2 is not shown in detail, similarly to the driving FETQd 1 described above, a conductive plug buried in the interlayer insulating film 21 It is electrically connected to the relay wiring 25c 2 formed in the first wiring layer via the relay wiring 25c 2.
  • the relay wiring 25c 2 is a ground wiring formed in the second wiring layer on the interlayer insulating film 26 and extending in the Y direction via a conductive plug embedded in the interlayer insulating film 26 on the interlayer insulating film 24. It is electrically connected to 28c 2.
  • a Vss potential (for example, 0V) as the above-mentioned first reference potential is applied to the ground wiring 28c 2. That is, the second main electrode region 17d 2 of the drive FETQd 2, it Vss potential is supplied from the ground line 28c 2.
  • the second main electrode regions 17p 2 for load FETQp 2 is not shown in detail, similarly to the load field effect transistor Qp 1 described above, the conductive buried in the interlayer insulating film 21 It is electrically connected to the relay wiring 25d 2 formed in the first wiring layer via a plug.
  • the relay wiring 25d 2 is electrically connected to the power supply wiring 28d formed in the second wiring layer on the interlayer insulating film 26 and extending in the Y direction via the conductive plug embedded in the interlayer insulating film 26.
  • the second main electrode region 17p 2 for load FETQp 2 it Vdd potential is supplied from the power supply line 28d.
  • the second main electrode region 17t 2 of the transfer FETQt 2 is not shown in detail, similarly to the transfer FETQt 1 described above, a conductive plug buried in the interlayer insulating film 21 It is electrically connected to the first electrode 23a of the resistance element 6B via the interposition.
  • the second electrode 23c of the resistance element 6B is electrically and mechanically connected to the relay wiring 25e 2 formed in the first wiring layer.
  • the relay wiring 25e 2 is formed in the second wiring layer on the interlayer insulating film 26 via a conductive plug embedded in the interlayer insulating film 26 and extends in the Y direction.
  • Bit wire bar BL 2 (Dendrite-). ) Is electrically connected.
  • the gate electrode 16p of the load FET Qp 1 is not shown in detail, but is electrically connected to the relay wiring 25a 2 via a conductive plug embedded in the interlayer insulating film 21.
  • the gate electrode 16p and 16d of each of the load FETQp 1 and driving FETQd 1 constituting one of the inverter circuit 4a, the each load FETQp 2 and the drive FETQd 2 constituting the other inverter circuit 4b It is electrically connected to one main electrode region 17p 1 , 17d 1 and the first main electrode region 17t 1 of the other transfer FET Qt 2.
  • the gate electrode 16p of the load FET Qp 2 is not shown in detail, but is electrically connected to the relay wiring 25a 1 via a conductive plug embedded in the interlayer insulating film 21.
  • each of the gate electrodes 16p and 16d of the load FETQp 2 and the drive FETQd 2 constituting the other inverter circuit 4b is first of each load FETQp 1 and driving FETQd 1 constituting one of the inverter circuit 4a It is electrically connected to the 1 main electrode region 17p 1 , 17d 1 and the 1st main electrode region 17t 1 of one of the transfer FET Qt 1.
  • the gate electrodes 16p and 16d of the two transfer FETs Qt 1 and Qt 2 are electrically connected to the word line WL extending in the X direction.
  • the word wire WL is formed in, for example, a third wiring layer provided on the second wiring layer via an interlayer insulating film.
  • Vcc potential for example, 1V
  • bit line BL 1 is the Vdd potential
  • bit line bar BL bit line bar BL
  • the flip flop circuit 5 composed of the two inverter circuits 4a and 4b is stable.
  • the flip-flop circuit 5 of the memory cell 3 stores data as a dendrite.
  • the bit wire BL 1 and the bit wire bar BL 2 as a dendrite bar (Dendrite-) are precharged to the Vcc potential (for example, 1 V).
  • a signal for example, a pulse voltage
  • the word line WL as an axon sequentially or to a plurality of word line WLs.
  • the transfer FETs Qt 1 and Qt 2 of the two inverter circuits 4a and 4b are turned on, and the gate electrode 16d is connected to the output section (storage node section) 4a 2 of one of the inverter circuits 4a. Since the driving FET Qd 2 of the other inverter circuit 4b to which is connected is turned on, the electric charge of the bit line bar BL 2 is discharged toward the Vss potential, and the potential drops.
  • the drive FET Qd 1 of one inverter circuit 4a to which the gate electrode 16d is connected to the output unit 4b 2 of the other inverter circuit 4b is in the OFF state, the electric charge of the bit line BL 1 is not discharged and the potential does not change. ..
  • the potential of the bit line bar BL 2 (Dendrite ⁇ ) changes depending on the CR time constant of the resistance value R of the resistance element 6B and the parasitic capacitance C parasitic on the bit line bar BL 2.
  • the word line WL at the time of sum-to-product calculation that is, the input potential to the axon (Axon) can be arbitrarily set separately from the Vcc potential and the writing potential applied to the word WL when writing the data of the memory cell 3. can.
  • the conductance of the load FETs Qp 1 and Qp 2 is larger than the conductance of the resistance elements 6A and 6B, the writing is hindered. Therefore, writing the data to the memory cell 3 cuts off the Vcc potential or the Vss potential. Do it with.
  • the memory cell 3 of the semiconductor device 1 according to the first embodiment includes a flip-flop circuit 5, two transfer FETs Qt 1 and Qt 2, and two resistance elements 6A and 6B. It has.
  • Each of the two resistance elements 6A and 6B is required to charge a multi-bit (for example, 1024) product-sum charge to the bit line as the summation line (Summation Line) during the product-sum calculation process. It has a resistance value of 1 M ⁇ or more and is arranged within the occupied area of the memory cell 3. Therefore, according to the semiconductor device 1 according to the first embodiment, it is possible to perform a product-sum calculation with high power efficiency while maintaining a small area of the memory cell 3.
  • the semiconductor device 1A includes the memory cell array unit 2A shown in FIG. As shown in FIG. 5, in the memory cell array unit 2A, a plurality of memory cells 3A are arranged in a matrix in a two-dimensional plane including the X direction and the Y direction. Further, in the memory cell array unit 2A, word lines WL extending in the X direction are arranged for each memory cell 3A arranged in the Y direction. Further, in the memory cell array unit 2A, complementary bit lines (bit line BL 1 and bit line bar BL 2 (BL ⁇ )) extending in the Y direction are arranged for each memory cell 3A arranged in the X direction. ..
  • each memory cell 3A of the plurality of memory cells 3A is an intersection of the corresponding word line WL and the complementary bit line (BL 1 , BL 2 ) and the complementary dendrite line (DL 1 , DL 2). Is located in.
  • the memory cell array unit 2A functions as a product-sum calculation circuit
  • the word line WL functions as an axon
  • the dendrite line DL. 1 and the dendrite line bar DL 2 function as dendrites (Dendrite) and dendrite bars (Dendrite-).
  • each memory cell 3A of the plurality of memory cells 3A has a flip flop circuit 5, two transfer FETs Qt 1 and Qt 2 as first transfer field effect transistors, and a second transfer. It includes two transfer FETs Qt 3 and Qt 4 as field effect transistors for driving, two FETs Qd 3 and Qd 4 for driving as second driving field effect transistors, and two resistance elements 6A and 6B. ing.
  • the flip-flop circuit 5 has two inverter circuits 4a and 4b, and the input units 4a 1 , 4b 1 and the output units (storage node units) 4a 2 , 4b 2 of the two inverter circuits 4a, 4b alternate.
  • one of the inverter circuits 4a has a load FET (pull-up transistor) Qp 1 and a drive FET (pull-down transistor) Qd 1 as a first drive field effect transistor. It is configured to be connected in series.
  • the other inverter circuit 4b has a configuration in which a load FET Qp 2 and a drive FET Qd 2 as a first drive field effect transistor are connected in series.
  • the two drive FETs Qd 3 and Qd 4 and the two transfer FETs Qt 3 and Qt 4 are similar to the two drive FETs Qd 1 and Qd 2 and the two transfer FETs Qt 1 and Qt 2. It has a gate insulating film, a gate electrode (control electrode), and a pair of first and second main electrode regions that function as a source region and a drain region. The electrical conduction between the 1 main electrode region and the 2nd main electrode region is controlled.
  • These FETs Qd 3 , Qd 4 , Qt 3 , and Qt 4 are also composed of, for example, n-channel conductive MOSFETs.
  • the transfer FET Qt 1 has a gate electrode having a word line WL and the same as the transfer FET Qt 1 of the first embodiment described above. It is electrically connected, and the first main electrode region of the pair of first and second main electrode regions is electrically connected to the output unit 4a 2 of one of the inverter circuits 4a. Then, one of the transfer FETQt 1, unlike transfer FETQt 1 of the first embodiment described above, without the second main electrode regions through the resistive element 6A, is electrically connected to a the bit lines BL 1 There is.
  • the transfer FET Qt 2 of the other transfer FET Qt 1 and Qt 2 has the gate electrode of the word line WL and electricity as in the transfer FET Qt 2 of the first embodiment described above.
  • the first main electrode region of the pair of first and second main electrode regions is electrically connected to the output unit 4b 2 of the other inverter circuit 4b.
  • the other transfer FET Qt 2 is electrically connected to the bit line bar BL 2 without the second main electrode region passing through the resistance element 6B, unlike the transfer FET Qt 2 of the first embodiment described above. ing.
  • the drive FET Qd 3 is a load FET Qp 1 and a drive FET Qd 1 in which the gate electrode constitutes one inverter circuit 4a, respectively. It is electrically connected to the gate electrode of. That is, the gate electrode of one of the driving FET Qd 3 is electrically connected to the input unit 4a 1 of the one inverter circuit 4a.
  • the other drive FET Qd 4 of the two drive FETs Qd 3 and Qd 4 is a load FET Qp 2 and a drive FET Qd 2 whose gate electrodes form the other inverter circuit 4b, respectively. It is electrically connected to the gate electrode of. That is, the gate electrode of the other driving FET Qd 4 is electrically connected to the input unit 4b 1 of the other inverter circuit 4b.
  • each of the first main electrode regions of the two driving FETs Qd3 and Qd4 is electrically connected to the ground wiring to which the Vss potential as the first reference potential is applied.
  • the transfer FET Qt 3 has a gate electrode electrically connected to the word line WL, and a pair of first and second main electrodes.
  • the first main electrode region of the region is electrically connected to the second main electrode region of the driving FET Qd 3.
  • the second main electrode region is electrically connected to the first electrode on one end side of the resistance element 6A.
  • the second main electrode on the other end side of the resistance element 6A is electrically connected to the dendrite line DL 1.
  • the other transfer FETQt 4 of one of the two transfer FETQt 3 and Qt 4 the gate electrode is electrically connected to the word line WL, and a pair of first and second main electrodes
  • the first main electrode region of the region is electrically connected to the second main electrode region of the driving FET Qd 4.
  • the second main electrode region of the other transfer FET Qt 4 is electrically connected to the first electrode on one end side of the resistance element 6B.
  • the second main electrode on the other end side of the resistance element 6B is electrically connected to the dendrite line bar (Dendrite Line ⁇ ) DL 2.
  • the dendrite line DL 1 and the dendrite bar DL 2 are not shown, they are formed in the second wiring layer and extend in the Y direction, like the bit line BL 1 and the bit line bar BL 2, for example. ing.
  • the two resistance elements 6A and 6B of the second embodiment also have a MIM structure similar to the resistance elements 6A and 6B of the first embodiment described above, and a desired resistance value can be obtained in a small area. Is created and is located within the occupied area of the memo cell.
  • the resistance values of the two resistance elements 6A and 6B are preferably larger than the channel resistance values of the transfer FETs Qt 3 and Qt 4 , and more preferably 1 M ⁇ or more.
  • a Vcc potential (for example, 1V) is applied to the word line WL to turn on the two transfer FETs Qt 1 and Qt 2, and the bit line BL 1 is set to the Vcc potential and the bit line bar BL.
  • the output section (storage node section) 4a 2 of one inverter circuit 4a becomes the Vcc potential
  • the output section (storage node section) 4b 2 of the other inverter circuit 4b becomes the Vss potential.
  • the flip-flop circuit 5 composed of the two inverter circuits 4a and 4b is stable.
  • the dendritic protrusion DL 1 and the dendritic protrusion line DL 1 and the flip-flop circuit 5 of the memory cell 3A store the data.
  • the dendritic wire bar DL 2 is precharged to a Vcc potential (for example, 1 V).
  • a signal for example, a pulse voltage
  • the word line WL as an axon sequentially or to a plurality of word line WLs.
  • the two transfer FETs Qt3 and Qt4 are turned on, and the other drive FET Qd 4 to which the gate electrode is connected to the output section (storage node section) 4a 2 of one inverter circuit 4a Since it is turned on, the electric charge of the dendritic line bar DL 2 is discharged toward the Vss potential, and the potential drops.
  • one driving FET Qd 3 to which the gate electrode is connected to the output unit 4b 2 of the other inverter circuit 4b is in the OFF state, the electric charge of the dendrite line DL 1 is not discharged and the potential does not change.
  • the potential of the dendrite bar DL 2 (Dendrite Line ⁇ ) changes depending on the CR time constant of the resistance value R of the resistance element 6B and the parasitic capacitance C parasitic on the dendrite bar DL 2. Therefore, by outputting or AD-converting the potential difference between the dendrite line DL 1 (Dendrite Line) and the dendrite line bar DL 2 (Dendrite Line-) in response to this CR time constant, a sum with high power efficiency is achieved. You can perform product operations.
  • the word line WL at the time of sum-to-product calculation should be arbitrarily set separately from the Vcc potential and the writing potential applied to the word WL when writing the data of the memory cell 3A. Can be done. Data is usually written to the flip-flop circuit 5 of the memory cell 3A at high speed by SRAM operation. The current consumption can be reduced by lowering the Vcc potential during SRAM operation and increasing the threshold voltage Vth of each of the load FETs Qp 1 and Qp 2 and the drive FTEQd 1 and Qd 2 to a high threshold voltage.
  • the memory cell 3A of the semiconductor device 1A according to the second embodiment includes the flip-flop circuit 5, four transfer FETs Qt 1 , Qt 2 , Qt 3, and Qt 4 , and two drives. It includes FETs Qd 3 and Qd 4, and further includes two resistance elements 6A and 6B. Each of the two resistance elements 6A and 6B is required to charge a multi-bit (for example, 1024) product-sum charge to the bit line as the summation line (Summation Line) during the product-sum calculation process. It has a resistance value of 1 M ⁇ or more and is arranged within the occupied area of the memory cell 3A. Therefore, according to the semiconductor device 1A according to the first embodiment, similarly to the semiconductor device 1 of the first embodiment described above, the product-sum calculation with high power efficiency is performed while maintaining a small area of the memory cell 3A. be able to.
  • a multi-bit for example, 1024
  • the semiconductor device 1B includes the memory cell array unit 2B shown in FIG. 7. As shown in FIG. 7, a plurality of memory cells 3B are arranged in a matrix in the memory cell array unit 2B in a two-dimensional plane including the X direction and the Y direction. Further, in the memory cell array unit 2B, a word line WL extending in the X direction and an axon line AL are arranged in each memory cell 3B arranged in the Y direction. Further, in the memory cell array unit 2B, bit line bars BL 2 (BL ⁇ ) extending in the Y direction are arranged in the memory cells 3B arranged in the X direction.
  • complementary dendrite lines (Dendrite Line DL 1 and dendrite line bar (Dendrite Line-) DL 2 ) extending in the Y direction are arranged in the X direction. It is arranged for each memory cell 3B.
  • Each of the memory cells 3B of the plurality of memory cells 3B is arranged at the intersection of the corresponding word line WL and the complementary bit lines (BL 1 , BL 2 ) and the dendrite line DL 2.
  • the memory cell array unit 2B abolishes the bid line BL 1 of the second embodiment described above, and uses the dendrite line DL 1 as a bit line when writing data to the memory cell 3B.
  • the memory cell array unit 2B functions as a product-sum calculation circuit
  • the axon line AL functions as an axon
  • the dendrite line DL. 1 and the dendrite line bar DL 2 function as dendrites (Dendrite) and dendrite bars (Dendrite-).
  • the dendrite line DL 1 functions as a bit line.
  • each memory cell 3B of the plurality of memory cells 3B has a flip-flop circuit 5, a transfer FETQt 2 as a first transfer field effect transistor, and a second transfer field effect transistor. It includes two transfer FETs Qt 3 and Qt 4 , two drive FETs Qd 3 and Qd 4 as second drive field effect transistors, and two resistance elements 6A and 6B.
  • This memory cell 3B has basically the same configuration as the memory cell 3A of the second embodiment described above, and one of the transfer FETQt 1 is abolished, and the two transfer FETQt 3 and The difference is that each gate electrode of Qt 4 is electrically connected to the axon line AL.
  • Other configurations are the same as those of the memory cell 3A of the second embodiment described above. However, as in the second embodiment, the transfer FETQt 2 can be added.
  • the two resistance elements 6A and 6B of the third embodiment also have a MIM structure similar to the resistance elements 6A and 6B of the first embodiment described above, and a desired resistance value can be obtained in a small area. Is created and is located within the occupied area of the memo cell.
  • the resistance values of the two resistance elements 6A and 6B are preferably larger than the channel resistance values of the transfer FETs Qt 3 and Qt 4 , and more preferably 1 M ⁇ or more.
  • a Vcc potential (for example, 1V) is applied to the word line WL to turn on the transfer FETQt 2 , and the bit line bar BL 2 is set to the Vss potential, so that one of the inverters is used.
  • the output section (storage node section) 4a 2 of the circuit 4a has a Vcc potential
  • the output section (storage node section) 4b 2 of the other inverter circuit 4b has a Vss potential.
  • the flip flop circuit 5 composed of the circuits 4a and 4b is stable.
  • the output section (storage node section) 4a 2 of one inverter circuit 4a is the Vss potential
  • the output section (storage node section) 4b 2 of the other inverter circuit 4b is the Vcc potential. Therefore, even if the word line WL is set to the Vss potential, the flip flop circuit 5 composed of the two inverter circuits 4a and 4b is stable.
  • the dendritic protrusion DL 1 and the dendritic protrusion line DL 1 and the flip-flop circuit 5 of the memory cell 3B store the data.
  • the dendritic wire bar DL 2 is precharged to a Vcc potential (for example, 1 V).
  • a signal for example, a pulse voltage
  • the two transfer FETs Qt3 and Qt4 are turned on, and the other drive FET Qd 4 in which the gate electrode 16d is connected to the output section (storage node section) 4a 2 of one inverter circuit 4a. Is turned on, so that the electric charge of the dendritic line bar DL 2 is discharged toward the Vss potential, and the potential drops.
  • one driving FET Qd 3 to which the gate electrode 16d is connected to the output unit 4b2 of the other inverter circuit 4b is in the OFF state, the electric charge of the dendrite line DL 1 is not discharged and the potential does not change.
  • the potential of the dendrite bar DL 2 (Dendrite Line ⁇ ) changes depending on the CR time constant of the resistance value R of the resistance element 6B and the parasitic capacitance C parasitic on the dendrite bar DL 2. Since the resistance elements 6A and 6B are connected to the driving FETs Qd3 and Qd4 for multiply-accumulate calculation, they do not affect the data writing of the memory cell 3B. Therefore, by outputting or AD-converting the potential difference between the dendrite line DL 1 (Dendrite Line) and the dendrite line bar DL 2 (Dendrite Line-) in response to this CR time constant, a sum with high power efficiency is achieved. You can perform product operations.
  • the word line WL at the time of sum-to-product calculation should be arbitrarily set separately from the Vcc potential and the writing potential applied to the word WL when writing the data of the memory cell 3A. Can be done. Data is usually written to the flip-flop circuit 5 of the memory cell 3A at high speed by SRAM operation. The current consumption can be reduced by lowering the Vcc potential during SRAM operation and increasing the threshold voltage Vth of each of the transfer FETs Qp 1 and Qp 2 and the drive FTEQd 1 and Qd 2 to a high threshold voltage.
  • the memory cell 3B of the semiconductor device 1B according to the third embodiment includes the flip-flop circuit 5, three transfer FETs Qt 2 , Qt 3 and Qt 4 , two drive FETs Qd 3 and the like. It is provided with Qd 4, and is further provided with two resistance elements 6A and 6B.
  • Each of the two resistance elements 6A and 6B is required to charge a multi-bit (for example, 1024) product-sum charge to the bit line as the summation line (Summation Line) during the product-sum calculation process. It has a resistance value of 1 M ⁇ or more and is arranged within the occupied area of the memory cell 3B. Therefore, also in the semiconductor device 1B according to the third embodiment, the product-sum calculation with high power efficiency is performed while maintaining the small area of the memory cell 3B as in the semiconductor device 1 of the first embodiment described above. Can be done.
  • the semiconductor device 1C according to the second embodiment includes the memory cell array unit 2C shown in FIG. As shown in FIG. 9, a plurality of memory cells 3C are arranged in a matrix in the memory cell array unit 2C in a two-dimensional plane including the X direction and the Y direction. Further, in the memory cell array section 2A, similarly to the memory cell array section 2A of the second embodiment described above, word lines WL extending in the X direction are arranged for each memory cell 3C arranged in the Y direction, and are arranged in the Y direction.
  • Complementary dendritic lines in which extending complementary bit lines (bit line BL 1 and bit line bar BL 2 (BL 2- )) are arranged in each memory cell 3C arranged in the X direction and extend in the Y direction. (Dendrite Line DL 1 and Denrite Line-DL 2 ) are arranged in each memory cell 3C arranged in the X direction. Then, each memory cell 3B of the plurality of memory cells 3B is an intersection of the corresponding word line WL and the complementary bit line (BL 1 , BL 2 ) and the complementary dendrite line (DL 1 , DL 2). Is located in.
  • the memory cell array unit 2C functions as a product-sum calculation circuit
  • the axon line AL shown in FIG. 10 functions as an axon (Axon).
  • the dendrite line DL 1 and the dendrite line bar DL 2 function as dendrites (Dendrite) and dendrite bars (Dendrite-).
  • each memory cell 3C of the plurality of memory cells 3C has a flip flop circuit 5, two transfer FETs Qt 1 and Qt 2 as first transfer field effect transistors, and a second transfer. It includes two transfer tunnel FETs Qt 5 and Qt 6 as the use tunnel field effect transistors, and two drive tunnel FETs Qd 5 and Qd 6 as the second drive tunnel field effect transistors.
  • the memory cell 3C has basically the same configuration as the memory cell 3A of the second embodiment described above, and has the resistance elements 6A and 6B of the second embodiment described above, the driving FTEQd 3 , Qd 4, and the transfer. Instead of the FET Qt 3 and Qt 4 , the driving tunnel FETs Qd 5 and Qd 6 and the transfer tunnel FET Qt 5 and Qt 6 are provided.
  • the two drive tunnel FETs Qd 5 and Qd 6 have a gate electrode (control electrode) and a pair of n-type first main electrode region and p-type second main electrode region that function as a source region and a drain region. , The electrical conduction between the n-type first main electrode region and the p-type main electrode separation region is controlled by the gate signal input to the gate electrode.
  • one of the drive tunnel FETQd 5 of the two drive tunnel FETQd 5 and Qd 6 the load for FETQp 1 and driving FETQd 1 gate electrode constituting one of the inverter circuit 4a It is electrically connected to each gate electrode of. That is, the gate electrode of one of the driving tunnel FET Qd 5 is electrically connected to the input unit 4a 1 of one of the inverter circuits 4a.
  • the other drive tunnel FETQd 6 of the two drive tunnel FETQd 5 and Qd 6 the load for FETQp 2 and the drive FETQd 2 gate electrode constituting the other inverter circuit 4b It is electrically connected to each gate electrode of. That is, the gate electrode of the other driving tunnel FET Qd 6 is electrically connected to the input unit 4b 1 of the other inverter circuit 4b.
  • the n-type first main electrode region of each of the two driving tunnel FETs Qd 5 and Qd 6 is electrically connected to the axon line AL.
  • the transfer FET Qt 5 has a gate electrode electrically connected to the word line WL and has a p-type second main electrode region. It is electrically connected to the p-type second main electrode region of one of the driving tunnel FET Qd 5. Then, in one of the transfer tunnel FETQt 5 , the n-type first main electrode region is electrically connected to the dendrite line DL 1.
  • the gate electrode is electrically connected to the word lines WL, p-type second main electrode region Is electrically connected to the p-type second main electrode region of the other driving tunnel FET Qd 6.
  • the n-type first main electrode region is electrically connected to the dendrite line DL 2.
  • the two drive tunnel FETs Qd 5 and Qd 6 and the two transfer tunnel FETs Qt 5 and Qt 6 have an n-type main electrode region that functions as a source region and a drain region. It is composed of one main electrode region and a p-type second main electrode region. Therefore, the pn-type parasitic diode PD 1 is formed as an equivalent circuit in the conductive path connecting one of the transfer tunnel FETQt 5 and the dendrite line DL1. Further, a pn type parasitic diode PD 2 is formed as an equivalent circuit in a conductive path connecting the other transfer tunnel FET Qt 6 and the dendrite bar DL 2.
  • a Vcc potential (for example, 1V) is applied to the word line WL to turn on the two transfer FETs Qt 1 and Qt 2, and the bit line BL 1 is set to the Vcc potential and the bit line bar BL.
  • the output section (storage node section) 4a 2 of one inverter circuit 4a becomes the Vcc potential
  • the output section (storage node section) 4b 2 of the other inverter circuit 4b becomes the Vss potential.
  • the flip-flop circuit 5 composed of the two inverter circuits 4a and 4b is stable.
  • the dendritic protrusion DL 1 and the dendritic protrusion line DL 1 and the flip-flop circuit 5 of the memory cell 3C store the data.
  • the dendritic wire bar DL 2 is precharged to the Vss potential (for example, 0 V). Subsequently, a signal (for example, a pulse voltage) is input to the axon line AL.
  • the other drive tunnel FET Qd 6 to which the gate electrode is connected to the output section (storage node section) 4a 2 of one inverter circuit 4a is in the ON state, so the dendrite bar DL 2 Is charged by being supplied with electric charge from the axon line AL.
  • the transfer tunnel FET Qt6 has a high potential on the source region (second main electrode region) side, so that the parasitic diode PD2 operates in the forward direction.
  • the charging of the dendrite bar DL 2 is not hindered.
  • the potential of the dendrite bar DL 2 changes depending on the CR time constant of the channel resistance R of each of the driving tunnel FET Qd6 and the transfer tunnel FET Qt6 and the parasitic capacitance C of ⁇ DL 2. Since the transfer FET connected to the storage node portion of the flip-flop circuit is a normal MOSFET, it does not affect the writing of data to the memory cell. Further, even if the signal of the axon line AL becomes the Vss potential (ground potential) and the dendrite line bar DL 2 has a high potential, the transfer tunnel FET Qt6 is in the off state, and the parasitic diode PD2 is reversed.
  • the two drive tunnel FETs Qd 5 and Qd 6 and the two transfer tunnel FETs Qt 5 and Qt 6 can increase the channel resistance value in a small area as compared with a normal MOSFET. That is, in the product-sum calculation process, the resistance value of 1 M ⁇ or more required for charging the product-sum charge of multiple bits (for example, 1024) to the bit line as the summation line (Summation Line) is compared with the MOSFET. It can be obtained in a small area. Therefore, also in the semiconductor device 1A according to the fourth embodiment, similarly to the semiconductor device 1 of the first embodiment described above, the product-sum calculation with high power efficiency is performed while maintaining a small area of the memory cell 3C. be able to.
  • the channel resistance values of the two drive tunnel FETs Qd 5 and Qd 6 and the two transfer tunnel FETs Qt 5 and Qt 6 are preferably larger than the channel resistance values of the transfer FETs Qt 3 and Qt 4. Further, it is more preferably 1 M ⁇ or more.
  • FIG. 11 is an equivalent circuit diagram of a memory cell according to a first modification of the fourth embodiment.
  • the memory cell 3C 1 basically has the same configuration as the memory cell of the fourth embodiment described above, and is shown in FIG. 10 as compared with the memory cell of the fourth embodiment.
  • the configuration is such that the two transfer tunnel FETs Qt 5 and Qt 6 are omitted.
  • the memory cell 3C 1 of the first modification includes the flip-flop circuit 5, two transfer FETs Qt 1 and Qt 2 , and two drive tunnel FETs Qd 5 and Qd 6 .
  • the two transfer tunnel FETs Qt 5 and Qt 6 shown in FIG. 10 are not provided. Therefore, the p-type second main electrode region of one drive tunnel FET Qd 5 is electrically connected to the dendritic protrusion line DL 1 without passing through the transfer tunnel FET, and the p-type second main electrode region of the other drive tunnel FET Qd 6 is connected.
  • the two main electrode regions are electrically connected to the dendritic protrusion bar DL 2 without passing through the transfer tunnel FET. Also in the memory cell 3C 1 of the first modification configured in this way, the same effect as that of the above-described fourth embodiment can be obtained.
  • FIG. 12 is an equivalent circuit diagram of a memory cell according to a second modification of the fourth embodiment.
  • the memory cell 3C 2 has basically the same configuration as the memory cell 3C of the fourth embodiment described above, and is compared with the memory cell 3C of the fourth embodiment in FIG. the other inverter circuit 4b side of the drive tunnel FETQd 6 and forwarding tunnel FETQt 6 shown in has become omitted configuration.
  • the memory cell 3C 2 of the second modification includes a flip-flop circuit 5, two transfer FETs Qt 1 and Qt 2, and further one drive tunnel FET Qd 5 and It is equipped with a transfer tunnel FETQt 6.
  • the dendrite bar DL 2 shown in FIG. 10 is omitted. Also in the memory cell 3C 2 of the second modification configured in this way, the same effect as that of the above-described fourth embodiment can be obtained.
  • the present technology may have the following configuration. (1) It has a memory cell array in which multiple memory cells are arranged in a matrix. Each memory cell of the plurality of memory cells A flip-flop circuit including two inverter circuits in which a load field-effect transistor and a drive field-effect transistor are connected in series, and the input and output sections of the two inverter circuits are cross-joined to each other. Two gate electrodes are connected to a word line, and the first main electrode region of each pair of first and second main electrode regions is individually connected to the output section of the two inverter circuits.
  • a semiconductor device (2) The semiconductor device according to (1) above, wherein the resistance value of the resistance element is larger than the channel resistance value of the transfer field effect transistor. (3) The semiconductor device according to (1) above, wherein the resistance value of the resistance element is 1 M ⁇ or more. (4) The semiconductor device according to (1) or (2) above, wherein when the product-sum calculation is performed, the word line functions as an axon, the bit line functions as a dendrite, and the bit line bar functions as a dendrite bar.
  • Each memory cell of the plurality of memory cells has a memory cell array in which multiple memory cells are arranged in a matrix.
  • Each memory cell of the plurality of memory cells A flip-flop circuit that includes two inverter circuits in which a load field effect transistor and a first drive field effect transistor are connected in series, and the input and output sections of the two inverter circuits are cross-joined to each other.
  • Each gate electrode is connected to a ward line, the first main electrode region of each pair of first and second main electrode regions is individually connected to the output section of the two inverter circuits, and each Two first transfer field effect transistors in which the second main electrode region is individually connected to the bit line and the bit line bar, Each gate electrode is individually connected to the input portion of the two inverter circuits, and the first main electrode region of each pair of first and second main electrode regions is connected to each other.
  • 2 drive field effect transistor and Each gate electrode is connected to the word line, and the first main electrode region of each pair of first and second main electrode regions is the second main electrode of the two second driving field effect transistors.
  • Each memory cell of the plurality of memory cells A flip-flop circuit that includes two inverter circuits in which a load field effect transistor and a first drive field effect transistor are connected in series, and the input and output sections of the two inverter circuits are cross-joined to each other.
  • the gate electrode is connected to the ward wire, the first main electrode region of the pair of first and second main electrode regions is connected to the output portion of the other inverter circuit of the two inverter circuits, and the above.
  • the first transfer field effect transistor in which the second main electrode region is connected to the bit line bar, Each gate electrode is individually connected to the input portion of the two inverter circuits, and the first main electrode region of each pair of first and second main electrode regions is connected to each other.
  • a semiconductor device having a resistance element of. (10) The semiconductor device according to (9) above, wherein the resistance value of the resistance element is larger than the channel resistance value of the transfer field effect transistor. (11) The semiconductor device according to (9) above, wherein the resistance value of the resistance element is 1 M ⁇ or more.
  • Each memory cell of the plurality of memory cells has a memory cell array in which multiple memory cells are arranged in a matrix.
  • Each memory cell of the plurality of memory cells A flip-flop circuit that includes two inverter circuits in which a load field effect transistor and a first drive field effect transistor are connected in series, and the input and output sections of the two inverter circuits are cross-joined to each other.
  • Each gate electrode is connected to a ward line, the first main electrode region of each pair of first and second main electrode regions is individually connected to the output section of the two inverter circuits, and each Two first transfer field effect transistors in which the second main electrode region is individually connected to the bit line and the bit line bar, Each gate electrode is individually connected to the input portion of the two inverter circuits, and the n-type first main electrode region of each pair of n-type first main electrode region and p-type second main electrode region.
  • Two second drive tunnel field effect transistors connected to the axis, Each gate electrode is connected to the word line, and the p-type second main electrode region of each pair of n-type first main electrode region and p-type second main electrode region is the two second drives.
  • Two tunnel electric field effect transistors connected individually to the p-type second main electrode region, and each n-type first main electrode region individually connected to a dendritic line and a dendritic line bar.
  • a semiconductor device having a second transfer tunnel field effect transistor.

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Abstract

メモリセルの小面積を維持しつつ、電力効率の高い積和演算を行う。半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを備えている。そして、複数のメモリセルの各々のメモリセルは、負荷用電界効果トランジスタ及び駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、各々のゲート電極がワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が２個のインバータ回路の出力部に個別に接続された２個の転送用電界効果トランジスタと、各々の一端側が２個の転送用電界効果トランジスタの第２主電極領域に個別に接続され、かつ各々の他端側がビット線及びビット線バーに個別に接続された２個の抵抗素子と、を有する。

Description

半導体装置
　本技術（本開示に係る技術）は、半導体装置に関し、特に、メモリセルアレイ部を積和演算回路として使用する半導体装置に適用して有効な技術に関するものである。
　同一基板にｎチャネル導電型ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor：以下、ｎ型ＭＯＳＦＥＴと呼ぶ）と、ｐチャネル導電型ＭＯＳＦＥＴ（以下、ｐ型ＭＯＳＦＥＴと呼ぶ）とで構成されるＣＭＯＳ（Ｃomplementary ＭＯＳ：相補型ＭＯＳ）回路は、消費電力が少なく、また、微細化や高集積化が容易で高速動作が可能であることから、多くのＬＳＩ構成デバイスとして広く用いられている。特に、アナログ回路やメモリとともに１チップに多機能を搭載したＬＳＩは、システム・オン・チップ（Ｓystem Ｏn Ｃhip：ＳｏＣ）として製品化されている。
　ここで、揮発性メモリの一つであるＳＲＡＭ（Static Random Access Memory）は、工程追加が少なく、ＣＭＯＳとのプロセス親和性の観点で、多くのシステム・オン・チップに混載されている。
　ＳＲＡＭは、キャッシュメモリとして中央演算処理装置（ＣＰＵ）と組み合わせて演算処理を行うが、メモリとＣＰＵ間の遅延や消費電力が課題とされている。近年、画像やパターンの認証を行う応用としてニューラネットワーク回路が実用されている。メモリアレイをニューラルネットワーク回路の積和演算とて利用することで、ノイマン型コンピューティングの課題であるメモリとＣＰＵ間の遅延や消費電力を解決することが期待できる。
　特許文献１には、不揮発性可変抵抗素子と固定抵抗素子とを直列接続したシナプスが行列状に複数配置された積和演算回路を有する積和演算装置が開示されている。
特開２０１９－１７９４９９号公報 特開２００４－３３５５３５号公報 特開２０１１－０３５３９８号公報
　ところで、積和演算の一例として、例えば、荷重データとして抵抗（Ｒ）を利用し、入力として電圧（Ｖ）を利用し、その積（Ｖ×１／Ｒ）＝Ｉ電流（荷電量）を加算する方法で積和計算を行う。メモリとしては、ＳＲＡＭを適用することが可能であるが、これを荷重データである抵抗として使う必要がある。
　ＳＲＡＭと抵抗を使う方法としては、通常の６トランジスタ構成（６個のＭＯＳＦＥＴ）のＳＲＡＭセルにＦＥＴを接続し、接続したＦＥＴのチャネルを抵抗とすることができる。６トランジスタ構成のＳＲＡＭセルに複数のＦＥＴが接続された回路は、並列読み出し、同時書き込み／読み出しを行うことが可能なマルチポートＳＲＡＭとして使われる。
　特許文献２では、６トランジスタ構成のＳＲＡＭセルに２個のＦＥＴを接続し、特許文献３では、６トランジスタ構成のＳＲＡＭセルに４個のＦＥＴを接続し、複数のワード線やビット線により並列読み出し、同時書き込み／読み出しを行う。いずれの回路構成も高速化の目的のために、１００μＡレベルのセル電流が要求される。
　積和演算の抵抗（Ｒ）として、チャネル抵抗が例えば上述の１００μＡレベルのセル電流（Ｉcell）のＭＯＳＦＥＴを適用する場合、Ｖ／Ｉcell（Ｖは０．５Ｖ～３Ｖ程度と仮定）により、１ｋ～１００ｋΩ（キロ・オーム）程度のチャネル抵抗となる。例えば、積和演算の抵抗（Ｒ）と入力電圧（Ｖ）との積（Ｖ×１／Ｒ）＝Ｉ電流（電荷量）を信号として出力する場合、負荷容量に蓄積される電荷量として出力される。この時、応答速度は概ねＣＲの時定数（Ｔ）で出力され、セルアレイの負荷容量を例えば１００ｆＦ程度と仮定すると、Ｒ＝１０ｋΩではＴ＝１ｎｓ程度となる。１ｎｓ程度の応答速度での変化を後段の回路、例えばＤＡコンバータで処理することは難しく、回路が処理できる程度の応答速度、例えば１μｓ程度まで制御するにはＧΩ（ギガ・オーム）程度の抵抗が必要である。
　また、総計ライン（Summation Line）としての樹状突起ライン（Dendrite Line）に、多ビット（例えば１０２４）分の積和電荷を充電する場合、低抵抗状態（ＬＲＳ）が樹状突起ラインより十分大きくする必要があり、例えば１ＭΩ（メガ・オーム）以上の抵抗が必要である。
　しかしながら、このような抵抗をＭＯＳＦＥＴで実現するには、チャネル幅（Ｗ）を１／１０００にするか、又はチャネル長（Ｌ）を１０００倍にする必要があり、メモリセルの占有面積が大幅に増加してしまい、製造コストの増加を招く。
　本技術の目的は、メモリセルの小面積を維持しつつ、電力効率の高い積和演算を行うことが可能な半導体装置を提供することにある。
　（１）本技術の一態様に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを備えている。そして、上記複数のメモリセルの各々のメモリセルは、負荷用電界効果トランジスタ及び駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、上記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、各々のゲート電極がワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が上記２個のインバータ回路の出力部に個別に接続された２個の転送用電界効果トランジスタと、各々の一端側が上記２個の転送用電界効果トランジスタの上記第２主電極領域に個別に接続され、かつ各々の他端側がビット線及びビット線バーに個別に接続された２個の抵抗素子と、を有する。
　（２）本技術の他の態様に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを備えている。そして、上記複数のメモリセルの各々のメモリセルは、負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、上記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、各々のゲート電極がワード線に接続され、各々の一対の第１及び第２主電極領域のうちの第１主電極領域が上記２個のインバータ回路の出力部に個別に接続され、かつ各々の上記第２主電極領域がビット線及びビット線バーに個別に接続された２個の第１転送用電界効果トランジスタと、各々のゲート電極が上記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域同士が接続された２個の第２駆動用電界効果トランジスタと、各々のゲート電極が上記ワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が上記２個の第２駆動用電界効果トランジスタの第２主電極領域に個別に接続された２個の第２転送用電界効果トランジスタと、各々の一端側が上記２個の第２転送用電界効果トランジスタの第２主電極領域に個別に接続され、各々の他端側が樹状突起線及び樹状突起線バーに個別に接続された２個の抵抗素子と、を有する。
　（３）本技術の他の態様に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを備えている。そして、上記複数のメモリセルの各々のメモリセルは、負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、上記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、ゲート電極がワード線に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が上記２個のインバータ回路のうちの他方のインバータ回路の出力部に接続され、かつ上記第２主電極領域がビット線バーに接続された第１転送用電界効果トランジスタと、各々のゲート電極が上記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域同士が接続された２個の第２駆動用電界効果トランジスタと、各々のゲート電極が軸索線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が上記２個の第２駆動用電界効果トランジスタの第２主電極領域に個別に接続された２個の第２転送用電界効果トランジスタと、各々の一端側が上記２個の第２転送用電界効果トランジスタの第２主電極領域に個別に接続され、各々の他端側が樹状突起線及び樹状突起線バーに個別に接続された２個の抵抗素子と、を有する。
　（４）本技術の他の態様に係る半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを備えている。そして、上記複数のメモリセルの各々のメモリセルは、負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、上記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、各々のゲート電極がワード線に接続され、各々の一対の第１及び第２主電極領域のうちの第１主電極領域が上記２個のインバータ回路の出力部に個別に接続され、かつ各々の上記第２主電極領域がビット線及びビット線バーに個別に接続された２個の第１転送用電界効果トランジスタと、各々のゲート電極が上記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対のｎ型第１主電極領域及びｐ型第２主電極領域のうちのｎ型第１主電極領域が軸索線と接続された２個の第２駆動用トンネル電界効果トランジスタと、各々のゲート電極が上記ワード線に接続され、かつ各々の一対のｎ型第１主電極領域及びｐ型第２主電極領域のうちのｐ型第２主電極領域が上記２個の第２駆動用トンネル電界効果トランジスタのｐ型第２主電極領域に個別に接続され、かつ各々の上記ｎ型第１主電極領域が樹状突起線及び樹状突起線バーに個別接続された第２転送用トンネル電界効果トランジスタと、を有する。
本技術の第１実施形態に係る半導体装置のメモリセルアレイ部の概略構成を示す図である。 図１のメモリセルの等価回路図である。 図１のメモリセルの平面パターンを示す模式的平面図である。 図３のａ３－ａ３線に沿った断面構造を示す模式的断面図である。 図３のｂ３－ｂ３線に沿った断面構造を示す模式的断面図である。 本技術の第２実施形態に係る半導体装置のメモリセルアレイ部の概略構成を示す図である。 図５のメモリセルの等価回路図である。 本技術の第３実施形態に係る半導体装置のメモリセルアレイ部の概略構成を示す図である。 図７のメモリセルの等価回路図である。 本技術の第４実施形態に係る半導体装置のメモリセルアレイ部の概略構成を示す図である。 図９のメモリセルの等価回路図である。 第４実施形態に係るメモリセルの変形例を示す透過回路図である。 第４実施形態に係るメモリセルの変形例を示す透過回路図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
　また、各図面は模式的なものであって、現実のものとは異なる場合がある。また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。すなわち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。以下の実施形態では、半導体層（半導体基板）の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この実施形態１では、６個の電界効果トランジスタと２個の抵抗素子とを有するＳＲＡＭ型のメモリセルについて説明する。
　≪メモリセルアレイ部の構成≫
　本技術の第１実施形態に係る半導体装置１は、図１に示すメモリセルアレイ部２を備えている。図１に示すように、メモリセルアレイ部２には、Ｘ方向及びＹ方向を含む二次元平面において複数のメモリセル３が行列状に配置されている。また、メモリセルアレイ部２には、Ｘ方向に延伸するワード線ＷＬがＹ方向に配列されたメモリセル３毎に配置されている。また、メモリセルアレイ部２には、Ｙ方向に延伸する相補型ビット線（ビット線ＢＬ１及びビット線バーＢＬ２（ＢＬ－））がＸ方向に配列されたメモリセル３毎に配置されている。そして、複数のメモリセル３の各々のメモリセル３は、対応するワード線ＷＬと相補型ビット（ＢＬ１，ＢＬ２）との交差部に配置されている。
　ここで、積和演算処理（ニューラルネットワークでは推論）の際には、メモリセルアレイ部２は積和演算回路として機能し、ワード線ＷＬは、軸索（Ａxon）として機能し、ビット線ＢＬ１及びビット線バーＢＬ２は、樹状突起（Ｄendrite）及び樹状突起バー（Ｄendrite－）として機能する。
　≪メモリセルの構成≫
　図２に示すように、複数のメモリセル３の各々のメモリセル３は、フリップフロップ回路５と、２個の転送用電界効果トランジスタ（トランスファ・ゲート・トランジスタ）Ｑｔ１，Ｑｔ２と、２個の抵抗素子６Ａ，６Ｂとを備えている。
　フリップフロップ回路５は、２個のインバータ回路４ａ及び４ｂを有し、この２個のインバータ回路４ａ，４ｂの入力部４ａ１，４ｂ１及び出力部（記憶ノード部）４ａ２，４ｂ２が交互に交差接合された構成になっている。
　２個のインバータ回路４ａ及び４ｂのうち、一方のインバータ回路４ａは、負荷用電界効果トランジスタ（プルアップ・トランジスタ）Ｑｐ１及び駆動用電界効果トランジスタ（プルダウン・トランジスタ）Ｑｄ１が直列に接続された構成になっている。また、他方のインバータ回路４ｂは、負荷用電界効果トランジスタＱｐ２及び駆動用電界効果トランジスタＱｄ２が直列に接続された構成になっている。
　２個の負荷用電界効果トランジスタＱｐ１及びＱｐ２、２個の駆動用電界効果トランジスタＱｄ１及びＱｄ２、並びに２個の転送用電界効果トランジスタＱｔ１及びＱｔ２は、ゲート絶縁膜と、ゲート電極（制御電極）と、ソース領域及びドレイン領域として機能する一対の第１主電極領域及び第２主電極領域とを有し、ゲート電極に入力されたゲート信号により、第１主電極領域と第２主電極領域との電気的導通が制御される。これらの電界効果トランジスタＱｐ１，Ｑｐ２、Ｑｄ１，Ｑｄ２、Ｑｔ１，Ｑｔ２は、これに限定されないが、例えばゲート絶縁膜が酸化シリコン（ＳｉＯ２）膜で形成されたＭＯＳＦＥＴで構成されている。また、これらの電界効果トランジスタＱｐ１，Ｑｐ２、Ｑｄ１，Ｑｄ２、Ｑｔ１，Ｑｔ２としては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜で形成されたＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。以下、負荷用電界効果トランジスタを単に負荷用ＦＥＴと呼び、駆動用電界効果トランジスタを単に駆動用ＦＥＴと呼び、転送用電界効果トランジスタを単に転送用ＦＥＴと呼ぶこともある。
　２個の負荷用ＦＥＴＱｐ１及びＱｐ２は、ｐチャネル導電型のＭＯＳＦＥＴで構成されている。一方、２個の駆動用ＦＥＴＱｄ１及びＱｄ２、並びに２個の転送用ＦＥＴＱｔ１及びＱｔ２は、ｎチャネル導電型のＭＯＳＦＴＥＴで構成されている。即ち、メモリセル３は、ＣＭＯＳ回路で構成されている。
　図２に示すように、一方のインバータ回路４ａにおいて、負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極は、互いに電気的に接続されて入力部４ａ１を構成している。また、負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々の第１主電極領域（ドレイン領域）は、互いに電気的に接続されて出力部４ａ２を構成している。また、駆動用ＦＥＴＱｄ１の第２主電極領域（ソース領域）は、第１基準電位としてのＶｓｓ電位（例えば０Ｖ）が印加されるグランド配線２８ｃ１（図３参照）と電気的に接続されている。また、負荷用ＦＥＴＱｐ１の第２主電極領域（ソース領域）は、第１基準電位としてのＶｓｓ電位よりも高い第２基準電位としてのＶｄｄ電位（例えば０．５Ｖ～１．２Ｖ）が印加される電源配線２８ｄ（図３参照）と電気的に接続されている。
　図２に示すように、他方のインバータ回路４ｂにおいて、負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極は、互いに電気的に接続されて入力部４ｂ１を構成している。また、負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々の第１主電極領域（ドレイン領域）は、互いに電気的に接続されて出力部４ｂ２を構成している。そして、駆動用ＦＥＴＱｄ２の第２主電極領域（ソース領域）も、駆動用ＦＥＴＱｄ１と同様にＶｓｓ電位が印加されるグランド配線２８ｃ２（図３参照）と電気的に接続され、また、負荷用ＦＥＴＱｐ２の第２主電極領域（ソース領域）も、負荷用ＦＥＴタＱｐ１と同様に、Ｖｄｄ電位が印加される電源配線１８ｄ（図３参照）と電気的に接続されている。
　図２に示すように、２個のインバータ回路４ａ及び４ｂにおいて、一方のインバータ回路４ａの出力部４ａ２は、他方のインバータ回路４ｂの入力部４ｂ１と電気的に接続されている。即ち、一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々の第１主電極領域（ドレイン領域）が他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極と電気的に接続されている。
　また、他方のインバータ回路４ｂの出力部４ｂ２は、一方のインバータ回路４ａの入力部４ａ１と電気的に接続されている。即ち、他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々の第１主電極領域（ドレイン領域）が一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極と電気的に接続されている。
　なお、２個のインバータ回路４ａ及び４ｂの各々の出力部４ａ２，４ｂ２は、メモリセル３の記憶ノード部を構成している。
　２個の転送用ＦＥＴＱｔ１及びＱｔ２において、一方の転送用ＦＥＴＱｔ１は、ゲート電極がワード線ＷＬと電気的に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が一方のインバータ回路４ａの出力部４ａ２と電気的に接続されている。他方の転送用ＦＥＴＱｔ２は、ゲート電極がワード線ＷＬに電気的に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が他方のインバータ回路４ｂの出力部４ｂ２と電気的に接続されている。
　図２に示すように、２個の抵抗素子６Ａ及び６Ｂにおいて、一方の抵抗素子６Ａは、一端側が一方の転送用ＦＥＴＱｔ１の第２主電極領域と電気的に接続され、他端側がビット線ＢＬ１と電気的に接続されている。他方の抵抗素子６Ｂは、一端側が他方の転送用ＦＥＴＱｔ２の第２主電極領域と電気的に接続され、他端側がビット線バーＢＬ２と電気的に接続されている。
　≪メモリセルの具体的な構成≫
　次に、メモリセル３の具体的な構成について、図３、図４Ａ及び図４Ｂを用いて詳細に説明する。
　＜ＦＦＴの構成＞
　一方のインバータ回路４ａにおいて、図３及び図４Ａに示すように、負荷用ＦＥＴＱｐ１は、半導体層１０の主面の分離領域１１で区画された活性領域において、ｎ型半導体領域からなるｎ型ウエル領域１２ａに構成されている。分離領域１１は、これに限定されないが、例えば、半導体層１０の主面から深さ方向に延伸する溝部を形成し、この溝部内に絶縁膜を選択的に埋め込むことによって構築されるＳＴＩ（Shallow Trench Isolation）構造で構成されている。
　負荷用ＦＥＴＱｐ１は、主に、半導体層１０の主面に設けられたゲート絶縁膜１５と、このゲート絶縁膜１５上に設けられたゲート電極１６ｐと、このゲート電極１６ｐ直下のチャネル形成領域を挟んでチャネル長方向に互いに離間して半導体層１０に設けられ、かつソース領域及びドレイン領域として機能する一対の第１主電極領域１７ｐ１及び第２主電極領域１７ｐ２とを備えている。一対の第１及び第２主電極領域１７ｐ１，１７ｐ２は、ｎ型ウエル領域１２ａ内に設けられている。
　一方のインバータ回路４ａにおいて、図３及び図４Ｂに示すように、駆動用ＦＥＴＱｄ１は、半導体層１０の主面の分離領域１１で区画された活性領域において、ｐ型半導体領域からなｐ型ウエル領域１２ｂに構成されている。駆動用ＦＥＴＱｄ１は、主に、半導体層１０の主面に設けられたゲート絶縁膜１５と、このゲート絶縁膜１５上に設けられたゲート電極１６ｄと、このゲート電極１６ｄ直下のチャネル形成領域を挟んでチャネル長方向に互いに離間して半導体層１０に設けられ、かつソース領域及びドレイン領域として機能する一対の第１主電極領域１７ｄ１及び第２主電極領域１７ｄ２とを備えている。一対の第１及び第２主電極領域１７ｄ１，１７ｄ２は、ｐ型ウエル領域１２ｂ内に設けられている。
　図３及び図４Ｂに示すように、一方の転送用ＦＥＴＱｔ１は、半導体層１０の主面の分離領域１１で区画された活性領域において、ｐ型ウエル領域１２ｂに構成されている。一方の転送用ＦＥＴＱｔ１は、主に、半導体層１０の主面に設けられたゲート絶縁膜１５と、このゲート絶縁膜１５上に設けられたゲート電極１６ｔと、このゲート電極１６ｔ直下のチャネル形成領域を挟んでチャネル長方向に互いに離間して半導体層１０に設けられ、かつソース領域及びドレイン領域として機能する一対の第１主電極領域１７ｔ１及び第２主電極領域１７ｔ２とを備えている。一対の第１及び第２主電極領域１７ｔ１，１７ｔ２は、ｐ型ウエル領域１２ｂ内に設けられている。転送用ＦＥＴＱｔ１及び駆動用ＦＥＴＱｄ１は、各々の第１主電極領域１７ｔ１，１７ｄ１を共通化（共有化）した構造になっている。
　半導体層１０は、例えば単結晶シリコンからなるｐ型半導体基板で構成されている。ゲート絶縁膜１５は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。ゲート電極１６ｐ、１６ｄ及び１６ｔは、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜上にシリサイド膜が積層された複合膜で構成されている。
　一対の第１及び第２主電極領域１７ｐ１，１７ｐ２は、例えば、ｐ型半導体領域からなるエクステンション領域と、このエクステンション領域よりも不純物濃度が高いｐ型半導体領域からなるコンタクト領域と、このコンタクト領域上に設けられたシリサイド膜とを含む構成になっている。一対の第１及び第２主電極領域１７ｄ１，１７ｄ２、並びに一対の第１及び第２主電極領域１７ｔ１，１５ｔ２は、例えば、ｎ型半導体領域からなるエクステンション領域と、このエクステンション領域よりも不純物濃度が高いｎ型半導体領域からなるコンタクト領域と、このコンタクト領域上に設けられたシリサイド膜とを含む構成になっている。
　図４Ａ及び図４Ｂに示すように、負荷用ＦＥＴＱｐ１、駆動用ＦＥＴＱｄ１及び転送用ＦＥＴＱｔ１の各々は、半導体層１０上に設けられた層間絶縁膜２１で覆われている。
　他方のインバータ回路４ｂにおいて、転送用ＦＥＴＱｔ２は上述の転送用ＦＥＴＱｔ１と同様の構成になっており、また、駆動用ＦＥＴＱｄ２は上述の駆動用ＦＴＥＱｄ１と同様の構成になっている。そして、他方の転送用ＦＥＴＱｔ２は、上述の転送用ＦＥＴＱｔ１と同様の構成になっている。したがって、負荷用ＦＥＴＱｔ２、駆動用ＦＥＴＱｄ２及び転送用ＦＥＴＱｔ２の具体的な構成についての説明は省略する。
　また、負荷用ＦＥＴＱｐ１，Ｑｐ２、駆動用ＦＥＴＱｄ１，Ｑｄ２、転送用ＦＥＴＱｔ１，Ｑｔ２の各々は、例えばＬＤＤ（Ｌightly Ｄoped Ｄrain）構造及びサリサイド（SALICIDE:Self-Aligned siLICIDE）構造で構成されているが、その具体的な構成についての説明も省略する。
　なお、負荷用ＦＥＴＱｐ２、駆動用ＦＥＴＱｄ２及び転送用ＦＥＴＱ２においても、層間絶縁膜２１で覆われている。
　＜抵抗素子の構成＞
　図４Ｂに示すように、一方の抵抗素子６Ａは、層間絶縁膜２１上に設けられた層間絶縁膜２４に埋め込まれている。抵抗素子６Ａは、これに限定されないが、例えば半導体層１０側から、一端側の第１電極２３ａ、絶縁膜２３ｂ及び他端側の第２電極２３ｃがこの順で積層されたＭＩＭ（Ｍetal Ｉnsulator Ｍetal）構造になっている。第１電極２３ａ及び第２電極２３ｃの各々としては、例えば窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜等の高融点金属化合物膜を用いることができる。絶縁膜２３ｂとしては、例えば、膜厚が１～３ｎｍ程度の酸化シリコン（ＳｉＯ２）膜、酸化アルミニウム（ＡｌＯ２）膜、酸化マグネシウム（ＭｇＯ２）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜等を用いることができる。
　他方の抵抗素子６Ｂは、上述の抵抗素子６Ａと同様の構成になっている。したがって、他方の抵抗素子６Ｂの具体的な構成についての説明は省略する。
　２個の抵抗素子６Ａ及び６Ｂは、小面積で所望の抵抗値を得ることができる。例えば、この抵抗素子６Ａ，６Ｂは、積和演算処理の際に、総計線（Ｓummation Ｌine）としてのビット線に多ビット（例えば１０２４）分の積和電荷を充電する場合に必要な１ＭΩ以上の抵抗値をメモリセル３の占有面積内で形成することができる。しかも、この抵抗素子６Ａ，６Ｂは転送用ＦＥＴＱｔ１，Ｑｔ２上に配置、換言すれば平面視で転送用ＦＥＴＱｔ１，Ｑｔ２と重畳して配置（図３及び図４Ｂ参照）されているので、メモリセル３の平面サイズの増加を抑制することができる。すなわち、この第１実施形態のメモリセル３は、６個のＦＥＴ（Ｑ１，Ｑｐ２、Ｑｄ１，Ｑｄ２、Ｑｔ１，Ｑｔ２）の配置に必要な小面積を維持しながら２個の抵抗素子６Ａ及び６Ｂを備えている。
　２個の抵抗素子６Ａ及び６Ｂの各々の抵抗値は、転送用ＦＥＴＱｔ１，Ｑｔ２のチャネル抵抗値よりも大きいことが好ましく、更には１ＭΩ以上であることがより好ましい。
　＜一方のインバータ回路の構成＞
　図３に示すように、一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極１６ｐ，１６ｄは、一体に成形され、互いに電気的に接続されている。即ち、負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極１６ｐ，１６ｄは、互に接続されて入力部４ａ１（図２参照）を構成している。
　図３及び図４Ａに示すように、負荷用ＦＥＴＱｐ１の第１主電極領域１７ｐ１は、半導体層１０上の層間絶縁膜２１に埋め込まれた導電プラグ２２ａを介して、層間絶縁膜２１上の第１配線層に形成された中継配線２５ａ１と電気的に接続されている。一方、図３及び図４Ｂに示すように、駆動用ＦＥＴＱｄ１及び転送用ＦＴＥＱｔ１の各々の第１主電極領域１７ｄ１，１７ｔ１は、半導体層１０上の層間絶縁膜２１に埋め込まれた導電プラグ２２ｂを介して中継配線２５ａ１と電気的に接続されている。即ち、負荷用ＦＥＴＱｐ１、駆動用ＦＥＴＱｄ１及び転送用ＦＥＴＱｔ１の各々の第１主電極領域１７ｐ１，１７ｄ１，１７ｔ１は、互いに電気的に接続されて出力部４ａ２（図２参照）を構成している。中継配線２５ａ１及び後述する中継配線２５ｃ１～２５ｅ１は、層間絶縁膜２１上の層間絶縁膜２４に埋め込まれている。
　図３及び図４Ｂに示すように、駆動用ＦＥＴＱｄ１の第２主電極領域１７ｄ２は、層間絶縁膜２１に埋め込まれた導電プラグ２２ｃを介して、第１配線層に形成された中継配線２５ｃ１と電気的に接続されている。そして、この中継配線２５ｃ１は、層間絶縁膜２４上の層間絶縁膜２６に埋め込まれた導電プラグ２７ｃを介して、層間絶縁膜２６上の第２配線層に形成されてＹ方向に延伸するグランド配線２８ｃ１と電気的に接続されている。このグランド配線２８ｃ１には、上述の第１基準電位としてのＶｓｓ電位が印加される。即ち、駆動用ＦＥＴＱｄ１の第２主電極領域１７ｄ２は、グランド配線２８ｃ１からＶｓｓ電位が供給される。
　図３及び図４Ａに示すように、転送用ＦＥＴＱｐ１の第２主電極領域１７ｐ２は、層間絶縁膜２１に埋め込まれた導電プラグ２２ｄを介して、第１配線層に形成された中継配線２５ｄ１と電気的に接続されている。そして、この中継配線２５ｄ１は、詳細に図示していないが、層間絶縁膜２６に埋め込まれた導電プラグを介して、層間絶縁膜２６上の第２配線層に形成されてＹ方向に延伸する電源配線２８ｄと電気的に接続されている。この電源配線２８ｄには、上述の第２基準電位としてのＶｄｄ電位が印加される。即ち、負荷用ＦＥＴＱｐ１の第２主電極領域１７ｐ２は、電源配線２８ｄからＶｄｄ電位が供給される。
　図３及び図４Ｂに示すように、転送用ＦＥＴＱｔ１の第２主電極領域１７ｔ２は、層間絶縁膜２１に埋め込まれた導電プラグ２２ｅを介して抵抗素子６Ａの第１電極２３ａと電気的に接続されている。そして、抵抗素子６Ａの第２電極２３ｃは、第１配線層に形成された中継配線２５ｅ１と電気的及び機械的に接続されている。そして、この中継配線２５ｅ１は、詳細に図示していないが、層間絶縁膜２６に埋め込まれた導電プラグを介して、層間絶縁膜２６上の第２配線層に形成されてＹ方向に延伸するビット線ＢＬ１（Ｄendrite）と電気的に接続されている。
　＜他方のインバータ回路＞
　図３に示すように、他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極１６ｐ，１６ｄは、一体に成形され、互いに電気的に接続されている。即ち、負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極１６ｐ，１６ｄは、互いに接続されて入力部４ｂ１（図２参照）を構成している。
　図３に示すように、負荷用ＦＥＴＱｐ２の第１主電極領域１７ｐ２は、詳細に図示していないが、上述の負荷用ＦＥＴＱｐ１と同様に、半導体層１０上の層間絶縁膜２１に埋め込まれた導電プラグを介して、層間絶縁膜２１上の第１配線層に形成された中継配線２５ａ２と電気的に接続されている。一方、駆動用ＦＥＴＱｄ２及び転送用ＦＴＥＱｔ２の各々の第１主電極領域１７ｄ１，１７ｔ１は、詳細に図示していないが、上述の駆動用ＦＥＴＱｄ１及び転送用ＦＥＴＱｔ１と同様に、半導体層１０上の層間絶縁膜２１に埋め込まれた導電プラグを介して中継配線２５ａ２と電気的に接続されている。即ち、負荷用ＦＥＴＱｐ２、駆動用ＦＥＴＱｄ２及び転送用ＦＥＴＱｔ２の各々の第１主電極領域１７ｐ１，１７ｄ１，１７ｔ１は、互いに電気的に接続されて出力部４ｂ２（図２参照）を構成している。中継配線２５ａ２及び後述する中継配線２５ｃ２～２５ｅ２は、層間絶縁膜２１上の層間絶縁膜２４に埋め込まれている。
　図３に示すように、駆動用ＦＥＴＱｄ２の第２主電極領域１７ｄ２は、詳細に図示していないが、上述の駆動用ＦＥＴＱｄ１と同様に、層間絶縁膜２１に埋め込まれた導電プラグを介して、第１配線層に形成された中継配線２５ｃ２と電気的に接続されている。そして、この中継配線２５ｃ２は、層間絶縁膜２４上の層間絶縁膜２６に埋め込まれた導電プラグを介して、層間絶縁膜２６上の第２配線層に形成されてＹ方向に延伸するグランド配線２８ｃ２と電気的に接続されている。このグランド配線２８ｃ２には、上述の第１基準電位としてのＶｓｓ電位（例えば０Ｖ）が印加される。即ち、駆動用ＦＥＴＱｄ２の第２主電極領域１７ｄ２は、グランド配線２８ｃ２からＶｓｓ電位が供給される。
　図３に示すように、負荷用ＦＥＴＱｐ２の第２主電極領域１７ｐ２は、詳細に図示していないが、上述の負荷電界効果トランジスタＱｐ１と同様に、層間絶縁膜２１に埋め込まれた導電プラグを介して、第１配線層に形成された中継配線２５ｄ２と電気的に接続されている。そして、この中継配線２５ｄ２は、層間絶縁膜２６に埋め込まれた導電プラグを介して、層間絶縁膜２６上の第２配線層に形成されてＹ方向に延伸する電源配線２８ｄと電気的に接続されている。即ち、負荷用ＦＥＴＱｐ２の第２主電極領域１７ｐ２は、電源配線２８ｄからＶｄｄ電位が供給される。
　図３に示すように、転送用ＦＥＴＱｔ２の第２主電極領域１７ｔ２は、詳細に図示していないが、上述の転送用ＦＥＴＱｔ１と同様に、層間絶縁膜２１に埋め込まれた導電プラグを介して抵抗素子６Ｂの第１電極２３ａと電気的に接続されている。そして、抵抗素子６Ｂの第２電極２３ｃは、第１配線層に形成された中継配線２５ｅ２と電気的及び機械的に接続されている。そして、この中継配線２５ｅ２は、層間絶縁膜２６に埋め込まれた導電プラグを介して、層間絶縁膜２６上の第２配線層に形成されてＹ方向に延伸するビット線バーＢＬ２（Ｄendrite－）と電気的に接続されている。
　＜２個のインバータ回路＞
　図３に示すように、負荷用ＦＥＴＱｐ１のゲート電極１６ｐは、詳細に図示していないが、層間絶縁膜２１に埋め込まれた導電プラグを介して、中継配線２５ａ２と電気的に接続されている。即ち、一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極１６ｐ及び１６ｄは、他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々の第１主電極領域１７ｐ１，１７ｄ１、並びに他方の転送用ＦＥＴＱｔ２の第１主電極領域１７ｔ１と電気的に接続されている。
　図３に示すように、負荷用ＦＥＴＱｐ２のゲート電極１６ｐは、詳細に図示していないが、層間絶縁膜２１に埋め込まれた導電プラグを介して、中継配線２５ａ１と電気的に接続されている。即ち、他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極１６ｐ及び１６ｄは、一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々の第１主電極領域１７ｐ１，１７ｄ１、並びに一方の転送用ＦＥＴＱｔ１の第１主電極領域１７ｔ１と電気的に接続されている。
　なお、２個の転送用ＦＥＴＱｔ１，Ｑｔ２の各々のゲート電極１６ｐ，１６ｄは、図３には図示していないが、Ｘ方向に延伸するワード線ＷＬと電気的に接続されている。ワード線ＷＬは、例えば第２配線層上に層間絶縁膜を介して設けられた第３配線層に形成されている。
　≪書き込み動作及び積和演算≫
　次に、メモリセル３へデータの書き込み動作及び積和演算について説明する。
　メモリセル３への書き込み動作として、ワード線ＷＬにＶｃｃ電位（例えば１Ｖ）を印加して２個の転送用ＦＥＴＱｔ１，Ｑｔ２をオン状態とし、ビット線ＢＬ１をＶｄｄ電位、ビット線バーＢＬ２をＶｓｓ電位とすることにより、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２がＶｃｃ電位、他方のインバータ回路４ｂの出力部（記憶ノード部）４ｂ２がＶｓｓ電位となり、ワード線ＷＬをＶｓｓ電位にしても、２個のインバータ回路４ａ，４ｂで構成されるフリップフロップ回路５が安定する。
　一方、メモリセルアレイ部２を積和演算回路として使用する積和演算（推論）の際には、メモリセル３のフリップフロップ回路５がデータを記憶している状態で、樹状突起（Ｄendrite）としてのビット線ＢＬ１及び樹状突起バー（Ｄendrite－）としてのビット線バーＢＬ２をＶｃｃ電位（例えば１Ｖ）にプリチャージする。続いて、軸索（Ａxon）としてのワード線ＷＬに逐次、若しくは複数のワード線ＷＬに信号（例えばパルス電圧）を入力する。信号がＶｃｃ電位になった時に２個のインバータ回路４ａ及び４ｂの各々の転送用ＦＥＴＱｔ１，Ｑｔ２がオン状態となり、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２にゲート電極１６ｄが接続された他方のインバータ回路４ｂの駆動用ＦＥＴＱｄ２がオン状態となるので、ビット線バーＢＬ２の電荷はＶｓｓ電位に向かって放電し、電位が下がる。一方、他方のインバータ回路４ｂの出力部４ｂ２にゲート電極１６ｄが接続された一方のインバータ回路４ａの駆動用ＦＥＴＱｄ１はＯＦＦ状態なので、ビット線ＢＬ１の電荷は放電されず、電位は変わらない。
　ここで、ビット線バーＢＬ２（Ｄendrite－）の電位は、抵抗素子６Ｂの抵抗値Ｒとビット線バーＢＬ２に寄生する寄生容量ＣとのＣＲ時定数で変化する。したがって、このＣＲ時定数の応答でビット線ＢＬ１（Ｄendrite）とビット線バーＢＬ２（Ｄendrite－）との電位差を出力、若しくはＡＤ変換することにより、電力効率の高い和積演算を行うことができる。
　なお、和積演算時のワード線ＷＬ、即ち軸索（Ａxon）への入力電位は、Ｖｃｃ電位やメモリセル３のデータの書き込み時にワードＷＬに印加する書き込み電位とは別に任意に設定することができる。負荷用ＦＥＴＱｐ１，Ｑｐ２のコンダクタンスが、抵抗素子６Ａ，６Ｂのコンダクタンスより大きい場合には書き込みを阻害するので、メモリセル３へのデータの書き込みは、Ｖｃｃ電位又はＶｓｓ電位をカット・オフすることで行う。
　≪第１実施形態の主な効果≫
　以上のように、この第１実施形態に係る半導体装置１のメモリセル３は、フリップフロップ回路５と、２個の転送用ＦＥＴＱｔ１及びＱｔ２とを備え、更に２個の抵抗素子６Ａ及び６Ｂを備えている。そして、２個の抵抗素子６Ａ及び６Ｂの各々は、積和演算処理の際に、総計線（Ｓummation Ｌine）としてのビット線に多ビット（例えば１０２４）分の積和電荷を充電する場合に必要な１ＭΩ以上の抵抗値を有してメモリセル３の占有面積内に配置されている。したがって、この第１実施形態に係る半導体装置１によれば、メモリセル３の小面積を維持しつつ、電力効率の高い積和演算を行うことができる。
　〔第２実施形態〕
　この第２実施形態では、１０個の電界効果トランジスタと２個の抵抗素子とを有するＳＲＡＭ型のメモリセルについて説明する。
　≪メモリセルアレイ部の構成≫
　この第２実施形態に係る半導体装置１Ａは、図５に示すメモリセルアレイ部２Ａを備えている。図５に示すように、メモリセルアレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数のメモリセル３Ａが行列状に配置されている。また、メモリセルアレイ部２Ａには、Ｘ方向に延伸するワード線ＷＬがＹ方向に配列されたメモリセル３Ａ毎に配置されている。また、メモリセルアレイ部２Ａには、Ｙ方向に延伸する相補型ビット線（ビット線ＢＬ１及びビット線バーＢＬ２（ＢＬ－））がＸ方向に配列されたメモリセル３Ａ毎に配置されている。また、メモリセルアレイ部２Ａには、Ｙ方向に延伸する相補型樹状突起線（樹状突起線（Ｄendrite Ｌine）ＤＬ１及び樹状突起線バー（Ｄendrite Ｌine－）ＤＬ２）がＸ方向に配列されたメモリセル３Ａ毎に配置されている。そして、複数のメモリセル３Ａの各々のメモリセル３Ａは、対応するワード線ＷＬと相補型ビット線（ＢＬ１，ＢＬ２）及び相補型樹状突起線（ＤＬ１，ＤＬ２）との交差部に配置されている。
　ここで、積和演算処理（ニューラルネットワークでは推論）の際には、メモリセルアレイ部２Ａは積和演算回路として機能し、ワード線ＷＬは、軸索（Ａxon）として機能し、樹状突起線ＤＬ１及び樹状突起線バーＤＬ２は、樹状突起（Ｄendrite）及び樹状突起バー（Ｄendrite－）として機能する。
　≪メモリセルの構成≫
　図６に示すように、複数のメモリセル３Ａの各々のメモリセル３Ａは、フリップフロップ回路５と、第１転送用電界効果トランジスタとしての２個の転送用ＦＥＴＱｔ１及びＱｔ２と、第２転送用電界効果トランジスタとしての２個の転送用ＦＥＴＱｔ３及びＱｔ４と、第２駆動用電界効果トランジスタとしての２個の駆動用ＦＥＴＱｄ３及びＱｄ４と、２個の抵抗素子６Ａ及び６Ｂとを備えている。
　フリップフロップ回路５は、２個のインバータ回路４ａ及び４ｂを有し、この２個のインバータ回路４ａ，４ｂの入力部４ａ１，４ｂ１及び出力部（記憶ノード部）４ａ２，４ｂ２が交互に交差接合された構成になっている。
　２個のインバータ回路４ａ及び４ｂのうち、一方のインバータ回路４ａは、負荷用ＦＥＴ（プルアップ・トランジスタ）Ｑｐ１及び第１駆動用電界効果トランジスタとしての駆動用ＦＥＴ（プルダウン・トランジスタ）Ｑｄ１が直列に接続された構成になっている。また、他方のインバータ回路４ｂは、負荷用ＦＥＴＱｐ２及び第１駆動用電界効果トランジスタとしての駆動用ＦＥＴＱｄ２が直列に接続された構成になっている。
　２個の駆動用ＦＥＴＱｄ３及びＱｄ４、並びに２個の転送用ＦＥＴＱｔ３及びＱｔ４は、２個の駆動用ＦＥＴＱｄ１及びＱｄ２、並びに２個の転送用ＦＥＴＱｔ１及びＱｔ２と同様に、ゲート絶縁膜と、ゲート電極（制御電極）と、ソース領域及びドレイン領域として機能する一対の第１主電極領域及び第２主電極領域とを有し、ゲート電極に入力されたゲート信号により、第１主電極領域と第２主電極領域との電気的導通が制御される。そして、これらのＦＥＴＱｄ３，Ｑｄ４、Ｑｔ３，Ｑｔ４も、例えばｎチャネル導電型のＭＯＳＦＥＴで構成されている。
　図６に示すように、２個の転送用ＦＥＴＱｔ１及びＱｔ２のうちの一方の転送用ＦＥＴＱｔ１は、上述の第１実施形態の転送用ＦＥＴＱｔ１と同様に、ゲート電極がワード線ＷＬと電気的に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が一方のインバータ回路４ａの出力部４ａ２と電気的に接続されている。そして、一方の転送用ＦＥＴＱｔ１は、上述の第１実施形態の転送用ＦＥＴＱｔ１とは異なり、第２主電極領域が抵抗素子６Ａを介することなく、ビット線ＢＬ１と電気的に接続されている。
　図６に示すように、２個の転送用ＦＥＴＱｔ１及びＱｔ２のうちの他方の転送用ＦＥＴＱｔ２は、上述の第１実施形態の転送用ＦＥＴＱｔ２と同様に、ゲート電極がワード線ＷＬと電気的に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が他方のインバータ回路４ｂの出力部４ｂ２と電気的に接続されている。そして、他方の転送用ＦＥＴＱｔ２は、上述の第１実施形態の転送用ＦＥＴＱｔ２とは異なり、第２主電極領域が抵抗素子６Ｂを介することなく、ビット線バーＢＬ２と電気的に接続されている。
　図６に示すように、２個の駆動用ＦＥＴＱｄ３及びＱｄ４のうちの一方の駆動用ＦＥＴＱｄ３は、ゲート電極が一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極と電気的に接続されている。即ち、一方の駆動用ＦＥＴＱｄ３のゲート電極は、一方のインバータ回路４ａの入力部４ａ１と電気的に接続されている。
　図６に示すように、２個の駆動用ＦＥＴＱｄ３及びＱｄ４のうちの他方の駆動用ＦＥＴＱｄ４は、ゲート電極が他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極と電気的に接続されている。即ち、他方の駆動用ＦＥＴＱｄ４のゲート電極は、他方のインバータ回路４ｂの入力部４ｂ１と電気的に接続されている。
　図６に示すように、２個の駆動用ＦＥＴＱｄ３及びＱｄ４の各々第１主電極領域は、第１基準電位としてのＶｓｓ電位が印加されるグランド配線と電気的に接続されている。
　図６に示すように、２個の転送用ＦＥＴＱｔ３及びＱｔ４のうちの一方の転送用ＦＥＴＱｔ３は、ゲート電極がワード線ＷＬと電気的に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が駆動用ＦＥＴＱｄ３の第２主電極領域と電気的に接続されている。そして、一方の転送用ＦＥＴＱｔ３は、第２主電極領域が抵抗素子６Ａの一端側の第１電極と電気的に接続されている。そして、抵抗素子６Ａの他端側の第２主電極は、樹状突起線（Ｄendrite Ｌine）ＤＬ１と電気的に接続されている。
　図６に示すように、２個の転送用ＦＥＴＱｔ３及びＱｔ４のうちの他方の転送用ＦＥＴＱｔ４は、ゲート電極がワード線ＷＬと電気的に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が駆動用ＦＥＴＱｄ４の第２主電極領域と電気的に接続されている。そして、他方の転送用ＦＥＴＱｔ４は、第２主電極領域が抵抗素子６Ｂの一端側の第１電極と電気的に接続されている。そして、抵抗素子６Ｂの他端側の第２主電極は、樹状突起線バー（Ｄendrite Ｌine－）ＤＬ２と電気的に接続されている。
　樹状突起線ＤＬ１及び樹状突起線バーＤＬ２は、図示していないが、例えばビット線ＢＬ１及びビット線バーＢＬ２と同様に、第２配線層に形成されてＹ方向に延伸している。
　この第２実施形態の２個の抵抗素子６Ａ及び６Ｂにおいても、上述の第１実施形態の抵抗素子６Ａ，６Ｂと同様に、ＭＩＭ構造になっており、小面積で所望の抵抗値を得ることができ、メモセルの占有面積内に配置されている。そして、２個の抵抗素子６Ａ及び６Ｂの各々の抵抗値は、転送用ＦＥＴＱｔ３，Ｑｔ４のチャネル抵抗値よりも大きいことが好ましく、更には１ＭΩ以上であることがより好ましい。
　≪書き込み動作及び積和演算≫
　次に、メモリセル３Ａへのデータの書き込み動作及び積和演算について説明する。
　メモリセル３Ａへの書き込み動作として、ワード線ＷＬにＶｃｃ電位（例えば１Ｖ）を印加して２個の転送用ＦＥＴＱｔ１，Ｑｔ２をオン状態とし、ビット線ＢＬ１をＶｃｃ電位、ビット線バーＢＬ２をＶｓｓ電位とすることにより、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２がＶｃｃ電位、他方のインバータ回路４ｂの出力部（記憶ノード部）４ｂ２がＶｓｓ電位となり、ワード線ＷＬをＶｓｓ電位にしても、２個のインバータ回路４ａ，４ｂで構成されるフリップフロップ回路５が安定する。
　一方、メモリセルアレイ部２Ａを積和演算回路として使用する積和演算（推論）の際には、メモリセル３Ａのフリップフロップ回路５がデータを記憶している状態で、樹状突起線ＤＬ１及び樹状突起線バーＤＬ２をＶｃｃ電位（例えば１Ｖ）にプリチャージする。続いて、軸索（Ａxon）としてのワード線ＷＬに逐次、若しくは複数のワード線ＷＬに信号（例えばパルス電圧）を入力する。信号がＶｃｃ電位になった時に２個の転送用ＦＥＴＱｔ３及びＱｔ４がオン状態となり、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２にゲート電極が接続された他方の駆動用ＦＥＴＱｄ４がオン状態となるので、樹状突起線バーＤＬ２の電荷はＶｓｓ電位に向かって放電し、電位が下がる。一方、他方のインバータ回路４ｂの出力部４ｂ２にゲート電極が接続された一方の駆動用ＦＥＴＱｄ３はＯＦＦ状態なので、樹状突起線ＤＬ１の電荷は放電されず、電位は変わらない。
　ここで、樹状突起線バーＤＬ２（Ｄendrite Ｌine－）の電位は、抵抗素子６Ｂの抵抗値Ｒと樹状突起線バーＤＬ２に寄生する寄生容量ＣとのＣＲ時定数で変化する。したがって、このＣＲ時定数の応答で樹状突起線ＤＬ１（Ｄendrite Ｌine）と樹状突起線バーＤＬ２（Ｄendrite Ｌine－）との電位差を出力、若しくはＡＤ変換することにより、電力効率の高い和積演算を行うことができる。
　なお、和積演算時のワード線ＷＬ、即ち軸索（Ａxon）への入力電位は、Ｖｃｃ電位や、メモリセル３Ａのデータの書き込み時にワードＷＬに印加する書き込み電位とは別に任意に設定することができる。メモリセル３Ａのフリップフロップ回路５へのデータの書き込みは、通常、ＳＲＡＭ動作で高速に行う。ＳＲＡＭ動作時のＶｃｃ電位を下げ、負荷用ＦＥＴＱｐ１，Ｑｐ２及び駆動用ＦＴＥＱｄ１，Ｑｄ２の各々の閾値電圧Ｖｔｈを高閾値電圧化することで消費電流を低減することができる。
　≪第２実施形態の主な効果≫
　以上のように、この第２実施形態に係る半導体装置１Ａのメモリセル３Ａは、フリップフロップ回路５と、４個の転送用ＦＥＴＱｔ１、Ｑｔ２、Ｑｔ３及びＱｔ４と、２個の駆動用ＦＥＴＱｄ３及びＱｄ４とを備え、更に２個の抵抗素子６Ａ及び６Ｂを備えている。そして、２個の抵抗素子６Ａ及び６Ｂの各々は、積和演算処理の際に、総計線（Ｓummation Ｌine）としてのビット線に多ビット（例えば１０２４）分の積和電荷を充電する場合に必要な１ＭΩ以上の抵抗値を有してメモリセル３Ａの占有面積内に配置されている。したがって、この第１実施形態に係る半導体装置１Ａによれば、上述の第１実施形態の半導体装置１と同様に、メモリセル３Ａの小面積を維持しつつ、電力効率の高い積和演算を行うことができる。
　〔第３実施形態〕
　この第３実施形態では、９個の電界効果トランジスタと２個の抵抗素子とを有するＳＲＡＭ型のメモリセルについて説明する。
　≪メモリセルアレイ部の構成≫
　この第３実施形態に係る半導体装置１Ｂは、図７に示すメモリセルアレイ部２Ｂを備えている。図７に示すように、メモリセルアレイ部２Ｂには、Ｘ方向及びＹ方向を含む二次元平面において複数のメモリセル３Ｂが行列状に配置されている。また、メモリセルアレイ部２Ｂには、Ｘ方向に延伸するワード線ＷＬ及び軸索線（Ａxon Ｌine）ＡＬがＹ方向に配列されたメモリセル３Ｂ毎に配置されている。また、メモリセルアレイ部２Ｂには、Ｙ方向に延伸するビット線バーＢＬ２（ＢＬ－）がＸ方向に配列されたメモリセル３Ｂに配置されている。また、メモリセルアレイ部２Ｂには、Ｙ方向に延伸する相補型樹状突起線（樹状突起線（Ｄendrite Ｌine）ＤＬ１及び樹状突起線バー（Ｄendrite Ｌine－）ＤＬ２）がＸ方向に配列されたメモリセル３Ｂ毎に配置されている。そして、複数のメモリセル３Ｂの各々のメモリセル３Ｂは、対応するワード線ＷＬと相補型ビット線（ＢＬ１，ＢＬ２）及び樹状突起線ＤＬ２との交差部に配置されている。
　このメモリセルアレイ部２Ｂは、上述の第２実施形態のビッド線ＢＬ１を廃止し、メモリセル３Ｂにデータを書き込みする際に樹状突起線ＤＬ１をビット線として使用する。
　ここで、積和演算処理（ニューラルネットワークでは推論）の際には、メモリセルアレイ部２Ｂは積和演算回路として機能し、軸索線ＡＬは軸索（Ａxon）として機能し、樹状突起線ＤＬ１及び樹状突起線バーＤＬ２は、樹状突起（Ｄendrite）及び樹状突起バー（Ｄendrite－）として機能する。一方、メモリセル３Ｂにデータを書き込む際には、樹状突起線ＤＬ１はビット線として機能する。
　≪メモリセルの構成≫
　図８に示すように、複数のメモリセル３Ｂの各々のメモリセル３Ｂは、フリップフロップ回路５と、第１転送用電界効果トランジスタとしての転送用ＦＥＴＱｔ２と、第２転送用電界効果トランジスタとしての２個の転送用ＦＥＴＱｔ３及びＱｔ４と、第２駆動用電界効果トランジスタとしての２個の駆動用ＦＥＴＱｄ３及びＱｄ４と、２個の抵抗素子６Ａ及び６Ｂとを備えている。このメモリセル３Ｂは、上述の第２実施形態のメモリセル３Ａと基本的に同様の構成になっており、一方の転送用ＦＥＴＱｔ１が廃止されている点と、２個の転送用ＦＥＴＱｔ３及びＱｔ４の各々のゲート電極が軸索線ＡＬと電気的に接続された点が異なっている。その他の構成は、上述の第２実施形態のメモリセル３Ａと同様である。しかしながら、第２実施形態と同様に転送用ＦＥＴＱｔ２を加えることもできる。
　この第３実施形態の２個の抵抗素子６Ａ及び６Ｂにおいても、上述の第１実施形態の抵抗素子６Ａ，６Ｂと同様に、ＭＩＭ構造になっており、小面積で所望の抵抗値を得ることができ、メモセルの占有面積内に配置されている。そして、２個の抵抗素子６Ａ及び６Ｂの各々の抵抗値は、転送用ＦＥＴＱｔ３，Ｑｔ４のチャネル抵抗値よりも大きいことが好ましく、更には１ＭΩ以上であることがより好ましい。
　＜書き込み動作及び積和演算＞
　次に、メモリセル３Ｂへのデータの書き込み動作及び積和演算について説明する。
　メモリセル３Ｂへのデータの書き込み動作として、ワード線ＷＬにＶｃｃ電位（例えば１Ｖ）を印加して転送用ＦＥＴＱｔ２をオン状態とし、ビット線バーＢＬ２をＶｓｓ電位とすることにより、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２がＶｃｃ電位、他方のインバータ回路４ｂの出力部（記憶ノード部）４ｂ２がＶｓｓ電位となり、ワード線ＷＬをＶｓｓ電位にしても、２個のインバータ回路４ａ，４ｂで構成されるフリップフロップ回路５が安定する。ビット線バーＢＬ２をＶｃｃ電位とすることにより、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２がＶｓｓ電位、他方のインバータ回路４ｂの出力部（記憶ノード部）４ｂ２がＶｃｃ電位となり、ワード線ＷＬをＶｓｓ電位にしても、２個のインバータ回路４ａ，４ｂで構成されるフリップフロップ回路５が安定する。
　一方、メモリセルアレイ部２Ｂを積和演算回路として使用する積和演算（推論）の際には、メモリセル３Ｂのフリップフロップ回路５がデータを記憶している状態で、樹状突起線ＤＬ１及び樹状突起線バーＤＬ２をＶｃｃ電位（例えば１Ｖ）にプリチャージする。続いて、軸索（Ａxon）としての軸索線ＡＬに逐次、若しくは複数の軸索線ＡＬに信号（例えばパルス電圧）を入力する。信号がＶｃｃ電位になった時に２個の転送用ＦＥＴＱｔ３及びＱｔ４がオン状態となり、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２にゲート電極１６ｄが接続された他方の駆動用ＦＥＴＱｄ４がオン状態となるので、樹状突起線バーＤＬ２の電荷はＶｓｓ電位に向かって放電し、電位が下がる。一方、他方のインバータ回路４ｂの出力部４ｂ２にゲート電極１６ｄが接続された一方の駆動用ＦＥＴＱｄ３はＯＦＦ状態なので、樹状突起線ＤＬ１の電荷は放電されず、電位は変わらない。
　ここで、樹状突起線バーＤＬ２（Ｄendrite Ｌine－）の電位は、抵抗素子６Ｂの抵抗値Ｒと樹状突起線バーＤＬ２に寄生する寄生容量ＣとのＣＲ時定数で変化する。抵抗素子６Ａ及び６Ｂは積和演算用の駆動用ＦＥＴＱｄ３及びＱｄ４に接続しているため、メモリセル３Ｂのデータ書き込みに影響しない。したがって、このＣＲ時定数の応答で樹状突起線ＤＬ１（Ｄendrite Ｌine）と樹状突起線バーＤＬ２（Ｄendrite Ｌine－）との電位差を出力、若しくはＡＤ変換することにより、電力効率の高い和積演算を行うことができる。
　この第３実施形態のメモリセル３Ｂでは、軸索線ＡＬにＶｃｃ電位が供給されたオン状態でも、ワード線ＷＬは電位が供給されないオフ状態なので、積和演算中もメモリセルの転送用ＦＥＴＱｔ２をオフ状態にすることができ、低消費電力化及びメモリ動作の安定化を図ることができる。
　なお、和積演算時のワード線ＷＬ、即ち軸索（Ａxon）への入力電位は、Ｖｃｃ電位や、メモリセル３Ａのデータの書き込み時にワードＷＬに印加する書き込み電位とは別に任意に設定することができる。メモリセル３Ａのフリップフロップ回路５へのデータの書き込みは、通常、ＳＲＡＭ動作で高速に行う。ＳＲＡＭ動作時のＶｃｃ電位を下げ、転送用ＦＥＴＱｐ１，Ｑｐ２及び駆動用ＦＴＥＱｄ１，Ｑｄ２の各々の閾値電圧Ｖｔｈを高閾値電圧化することで消費電流を低減することができる。
　≪第３実施形態の主な効果≫
　以上のように、この第３実施形態に係る半導体装置１Ｂのメモリセル３Ｂは、フリップフロップ回路５と、３個の転送用ＦＥＴＱｔ２、Ｑｔ３及びＱｔ４と、２個の駆動用ＦＥＴＱｄ３及びＱｄ４とを備え、更に２個の抵抗素子６Ａ及び６Ｂを備えている。そして、２個の抵抗素子６Ａ及び６Ｂの各々は、積和演算処理の際に、総計線（Ｓummation Ｌine）としてのビット線に多ビット（例えば１０２４）分の積和電荷を充電する場合に必要な１ＭΩ以上の抵抗値を有してメモリセル３Ｂの占有面積内に配置されている。したがって、この第３実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態の半導体装置１と同様に、メモリセル３Ｂの小面積を維持しつつ、電力効率の高い積和演算を行うことができる。
　〔第４実施形態〕
　この第４実施形態では、６個の電界効果トランジスタと４個のトンネル電界効果トランジスタとを有するＳＲＡＭ型のメモリセルについて説明する。
　≪メモリセルアレイ部の構成≫
　この第２実施形態に係る半導体装置１Ｃは、図９に示すメモリセルアレイ部２Ｃを備えている。図９に示すように、メモリセルアレイ部２Ｃには、Ｘ方向及びＹ方向を含む二次元平面において複数のメモリセル３Ｃが行列状に配置されている。また、メモリセルアレイ部２Ａには、上述の第２実施形態のメモリセルアレイ部２Ａと同様に、Ｘ方向に延伸するワード線ＷＬがＹ方向に配列されたメモリセル３Ｃ毎に配置され、Ｙ方向に延伸する相補型ビット線（ビット線ＢＬ１及びビット線バーＢＬ２（ＢＬ２－））がＸ方向に配列されたメモリセル３Ｃ毎に配置され、かつＹ方向に延伸する相補型樹状突起線（樹状突起線（Ｄendrite Ｌine）ＤＬ１及び樹状突起線バー（Ｄendrite Ｌine－）ＤＬ２）がＸ方向に配列されたメモリセル３Ｃ毎に配置されている。そして、複数のメモリセル３Ｂの各々のメモリセル３Ｂは、対応するワード線ＷＬと相補型ビット線（ＢＬ１，ＢＬ２）及び相補型樹状突起線（ＤＬ１，ＤＬ２）との交差部に配置されている。
　ここで、積和演算処理（ニューラルネットワークでは推論）の際には、メモリセルアレイ部２Ｃは積和演算回路として機能し、図１０に示す軸索線ＡＬは軸索（Ａxon）として機能し、樹状突起線ＤＬ１及び樹状突起線バーＤＬ２は、樹状突起（Ｄendrite）及び樹状突起バー（Ｄendrite－）として機能する。
　≪メモリセルの構成≫
　図１０に示すように、複数のメモリセル３Ｃの各々のメモリセル３Ｃは、フリップフロップ回路５と、第１転送用電界効果トランジスタとしての２個の転送用ＦＥＴＱｔ１及びＱｔ２と、第２転送用トンネル電界効果トランジスタとしての２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６と、第２駆動用トンネル電界効果トランジスタとしての２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６と、を備えている。このメモリセル３Ｃは、上述の第２実施形態のメモリセル３Ａと基本的に同様の構成になっており、上述の第２実施形態の抵抗素子６Ａ，６Ｂ、駆動用ＦＴＥＱｄ３，Ｑｄ４及び転送用ＦＥＴＱｔ３，Ｑｔ４に換えて駆動用トンネルＦＥＴＱｄ５，Ｑｄ６及び転送用トンネルＦＥＴＱｔ５，Ｑｔ６を備えている。
　２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６は、ゲート電極（制御電極）と、ソース領域及びドレイン領域として機能する一対のｎ型第１主電極領域及びｐ型第２主電極領域とを有し、ゲート電極に入力されたゲート信号により、ｎ型第１主電極領域とｐ型主電極離領域との電気的導通が制御される。
　図１０に示すように、２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６のうちの一方の駆動用トンネルＦＥＴＱｄ５は、ゲート電極が一方のインバータ回路４ａを構成する負荷用ＦＥＴＱｐ１及び駆動用ＦＥＴＱｄ１の各々のゲート電極と電気的に接続されている。即ち、一方の駆動用トンネルＦＥＴＱｄ５のゲート電極は、一方のインバータ回路４ａの入力部４ａ１と電気的に接続されている。
　図１０に示すように、２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６のうちの他方の駆動用トンネルＦＥＴＱｄ６は、ゲート電極が他方のインバータ回路４ｂを構成する負荷用ＦＥＴＱｐ２及び駆動用ＦＥＴＱｄ２の各々のゲート電極と電気的に接続されている。即ち、他方の駆動用トンネルＦＥＴＱｄ６のゲート電極は、他方のインバータ回路４ｂの入力部４ｂ１と電気的に接続されている。
　図１０に示すように、２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６の各々のｎ型第１主電極領域は、軸索線ＡＬと電気的に接続されている。
　図１０に示すように、２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６のうちの一方の転送用ＦＥＴＱｔ５は、ゲート電極がワード線ＷＬと電気的に接続され、ｐ型第２主電極領域が一方の駆動用トンネルＦＥＴＱｄ５のｐ型第２主電極領域と電気的に接続されている。そして、一方の転送用トンネルＦＥＴＱｔ５は、ｎ型第１主電極領域が樹状突起線（Ｄendrite Ｌine）ＤＬ１と電気的に接続されている。
　図１０に示すように、２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６のうちの他方の転送用トンネルＦＥＴＱｔ６は、ゲート電極がワード線ＷＬと電気的に接続され、ｐ型第２主電極領域が他方の駆動用トンネルＦＥＴＱｄ６のｐ型第２主電極領域と電気的に接続されている。そして、他方の転送用トンネルＦＥＴＱｔ６は、ｎ型第１主電極領域が樹状突起線バー（Ｄendrite Ｌine）ＤＬ２と電気的に接続されている。
　図１０に示すように、２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６、並びに２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６は、ソース領域及びドレイン領域として機能する一対の主電極領域がｎ型第１主電極領域及びｐ型第２主電極領域で構成されている。したがって、一方の転送用トンネルＦＥＴＱｔ５と樹状突起線ＤＬ１とを結ぶ導電路にｐｎ型の寄生ダイオードＰＤ１が等価回路的に形成されている。また、他方の転送用トンネルＦＥＴＱｔ６と樹状突起線バーＤＬ２とを結ぶ導電路にｐｎ型の寄生ダイオードＰＤ２が等価回路的に形成されている。
　≪書き込み動作及び積和演算≫
　次に、メモリセル３Ｃへのデータの書き込み動作及び積和演算について説明する。
　メモリセル３Ｃへの書き込み動作として、ワード線ＷＬにＶｃｃ電位（例えば１Ｖ）を印加して２個の転送用ＦＥＴＱｔ１，Ｑｔ２をオン状態とし、ビット線ＢＬ１をＶｃｃ電位、ビット線バーＢＬ２をＶｓｓ電位とすることにより、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２がＶｃｃ電位、他方のインバータ回路４ｂの出力部（記憶ノード部）４ｂ２がＶｓｓ電位となり、ワード線ＷＬをＶｓｓ電位にしても、２個のインバータ回路４ａ，４ｂで構成されるフリップフロップ回路５が安定する。
　一方、メモリセルアレイ部２Ｃを積和演算回路として使用する積和演算（推論）の際には、メモリセル３Ｃのフリップフロップ回路５がデータを記憶している状態で、樹状突起線ＤＬ１及び樹状突起線バーＤＬ２をＶｓｓ電位（例えば０Ｖ）にプリチャージする。続いて、軸索線ＡＬに信号（例えばパルス電圧）を入力する。信号がＶｃｃ電位になった時に、一方のインバータ回路４ａの出力部（記憶ノード部）４ａ２にゲート電極が接続された他方の駆動用トンネルＦＥＴＱｄ６がオン状態なので、樹状突起線バーＤＬ２は軸索線ＡＬから電荷が供給されて充電する。この時、ワード線ＷＬがＶｓｓ電位で他方の転送用トンネルＦＥＴＱｔ６がオフ状態でも、転送用トンネルＦＥＴＱｔ６は、ソース領域（第２主電極領域）側が高電位なため、寄生ダイオードＰＤ２が順方向に動作し、樹状突起線バーＤＬ２の充電は阻害されない。
　一方、他方のインバータ回路４ｂの出力部（記憶ノード部）４ｂ２と電気的に接続された一方の駆動用トンネルＦＥＴＱｄ５はオフ状態なので、樹状突起線ＤＬ１は軸索線ＡＬから電荷が充電されず、電位が保持される。
　樹状突起線バーＤＬ２の電位は、駆動用トンネルＦＥＴＱｄ６及び転送用トンネルＦＥＴＱｔ６の各々のチャネル抵抗値Ｒと樹状突起線はーＤＬ２の寄生容量ＣとのＣＲ時定数で変化する。フリップフロップ回路の記憶ノード部に接続される転送用ＦＥＴは、通常のＭＯＳＦＥＴであるため、メモリセルへのデータの書き込みには影響しない。また、軸索線ＡＬの信号がＶｓｓ電位（グランド電位）になり、樹状突起線バーＤＬ２が高電位であっても、転送用トンネルＦＥＴＱｔ６はオフ状態であり、そして、寄生ダイオードＰＤ２は逆方向となるため、電荷が樹状突起線バーＤＬ２から軸索線ＡＬへ逆流することはない。したがって、このＣＲ時定数の応答で樹状突起線ＤＬ１（Ｄendrite Ｌine）と樹状突起線バーＤＬ２（Ｄendrite Ｌine－）との電位差を出力、若しくはＡＤ変換することにより、電力効率の高い和積演算を行うことができる。
　２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６、並びに２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６は、通常のＭＯＳＦＥＴと比較して、チャネル抵抗値を小面積で大きくすることができる。すなわち、積和演算処理の際に、総計線（Ｓummation Ｌine）としてのビット線に多ビット（例えば１０２４）分の積和電荷を充電する場合に必要な１ＭΩ以上の抵抗値をＭＯＳＦＥＴと比較して小面積で得ることができる。したかって、この第４実施形態に係る半導体装置１Ａにおいても、上述の第１実施形態の半導体装置１と同様に、メモリセル３Ｃの小面積を維持しつつ、電力効率の高い積和演算を行うことができる。
　なお、２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６、並びに２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６のチャネル抵抗値は、転送用ＦＥＴＱｔ３，Ｑｔ４のチャネル抵抗値よりも大きいことが好ましく、更には１ＭΩ以上であることがより好ましい。
　≪変 形 例≫
　＜第１変形例＞
　図１１は、第４実施形態の第１変形例に係るメモリセルの等価回路図である。
　図１１に示すように、メモリセル３Ｃ１は、基本的に上述の第４実施形態のメモリセルと同様の構成になっており、第４実施形態のメモリセルと比較して、図１０に示す２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６を省略した構成になっている。
　即ち、図１１に示すように、第１変形例のメモリセル３Ｃ１は、フリップフロップ回路５と、２個の転送用ＦＥＴＱｔ１及びＱｔ２と、２個の駆動用トンネルＦＥＴＱｄ５及びＱｄ６とを備え、図１０に示す２個の転送用トンネルＦＥＴＱｔ５及びＱｔ６は備えていない。したがって、一方の駆動用トンネルＦＥＴＱｄ５のｐ型第２主電極領域が転送用トンネルＦＥＴを介さずに樹状突起線ＤＬ１と電気的に接続され、他方の駆動用トンネルＦＥＴＱｄ６のｐ型第２主電極領域が転送用トンネルＦＥＴを介さずに樹状突起線バーＤＬ２と電気的に接続されている。
　このように構成された第１変形例のメモリセル３Ｃ１においても、上述の第４実施形態と同様の効果が得られる。
　＜第２変形例＞
　図１２は、第４実施形態の第２変形例に係るメモリセルの等価回路図である。
　図１２に示すように、メモリセル３Ｃ２は、基本的に上述の第４実施形態のメモリセル３Ｃと同様の構成になっており、第４実施形態のメモリセル３Ｃと比較して、図１０に示す他方のインバータ回路４ｂ側の駆動用トンネルＦＥＴＱｄ６及び転送用トンネルＦＥＴＱｔ６を省略した構成になっている。
　即ち、図１２に示すように、第２変形例のメモリセル３Ｃ２は、フリップフロップ回路５と、２個の転送用ＦＥＴＱｔ１及びＱｔ２とを備え、更に１個の駆動用トンネルＦＥＴＱｄ５及び転送用トンネルＦＥＴＱｔ６を備えている。そして、メモリセルアレイ部においては、図１０に示す樹状突起線バーＤＬ２が省略されている。
　このように構成された第２変形例のメモリセル３Ｃ２においても、上述の第４実施形態と同様の効果が得られる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
　前記複数のメモリセルの各々のメモリセルは、
　負荷用電界効果トランジスタ及び駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
　各々のゲート電極がワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路の出力部に個別に接続された２個の転送用電界効果トランジスタと、
　各々の一端側が前記２個の転送用電界効果トランジスタの前記第２主電極領域に個別に接続され、かつ各々の他端側がビット線及びビット線バーに個別に接続された２個の抵抗素子とを有する、半導体装置。
（２）
　前記抵抗素子の抵抗値は、前記転送用電界効果トランジスタのチャネル抵抗値よりも大きい、上記（１）に記載の半導体装置。
（３）
　前記抵抗素子の抵抗値は、１ＭΩ以上である、上記（１）に記載の半導体装置。
（４）
　積和演算を行う際、前記ワード線が軸索、前記ビット線が樹状突起、前記ビット線バーが樹状突起バーとしてそれぞれ機能する、上記（１）又は（２）に記載の半導体装置。
（５）
　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
　前記複数のメモリセルの各々のメモリセルは、
　負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
　各々のゲート電極がワード線に接続され、各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路の出力部に個別に接続され、かつ各々の前記第２主電極領域がビット線及びビット線バーに個別に接続された２個の第１転送用電界効果トランジスタと、
　各々のゲート電極が前記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域同士が接続された２個の第２駆動用電界効果トランジスタと、
　各々のゲート電極が前記ワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個の第２駆動用電界効果トランジスタの第２主電極領域に個別に接続された２個の第２転送用電界効果トランジスタと、
　各々の一端側が前記２個の第２転送用電界効果トランジスタの第２主電極領域に個別に接続され、各々の他端側が樹状突起線及び樹状突起線バーに個別に接続された２個の抵抗素子とを有する、半導体装置。
（６）
　前記抵抗素子の抵抗値は、前記転送用電界効果トランジスタのチャネル抵抗値よりも大きい、上記（５）に記載の半導体装置。
（７）
　前記抵抗素子の抵抗値は、１ＭΩ以上である、上記（５）に記載の半導体装置。
（８）
　積和演算を行う際、前記ワード線が軸索として機能する、上記（５）から（７）の何れかに記載の半導体装置。
（９）
　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
　前記複数のメモリセルの各々のメモリセルは、
　負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
　ゲート電極がワード線に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路のうちの他方のインバータ回路の出力部に接続され、かつ前記第２主電極領域がビット線バーに接続された第１転送用電界効果トランジスタと、
　各々のゲート電極が前記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域同士が接続された２個の第２駆動用電界効果トランジスタと、
　各々のゲート電極が軸索線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個の第２駆動用電界効果トランジスタの第２主電極領域に個別に接続された２個の第２転送用電界効果トランジスタと、
　各々の一端側が前記２個の第２転送用電界効果トランジスタの第２主電極領域に個別に接続され、各々の他端側が樹状突起線及び樹状突起線バーに個別に接続された２個の抵抗素子とを有する、半導体装置。
（１０）
　前記抵抗素子の抵抗値は、前記転送用電界効果トランジスタのチャネル抵抗値よりも大きい、上記（９）に記載の半導体装置。
（１１）
　前記抵抗素子の抵抗値は、１ＭΩ以上である、上記（９）に記載の半導体装置。
（１２）
　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
　前記複数のメモリセルの各々のメモリセルは、
　負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
　各々のゲート電極がワード線に接続され、各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路の出力部に個別に接続され、かつ各々の前記第２主電極領域がビット線及びビット線バーに個別に接続された２個の第１転送用電界効果トランジスタと、
　各々のゲート電極が前記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対のｎ型第１主電極領域及びｐ型第２主電極領域のうちのｎ型第１主電極領域が軸索線と接続された２個の第２駆動用トンネル電界効果トランジスタと、
　各々のゲート電極が前記ワード線に接続され、かつ各々の一対のｎ型第１主電極領域及びｐ型第２主電極領域のうちのｐ型第２主電極領域が前記２個の第２駆動用トンネル電界効果トランジスタのｐ型第２主電極領域に個別に接続され、かつ各々の前記ｎ型第１主電極領域が樹状突起線及び樹状突起線バーに個別に接続された２個の第２転送用トンネル電界効果トランジスタとを有する、半導体装置。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１…半導体装置
　２…メモリセルアレイ部
　３…メモリセル
　４ａ，４ｂ…インバータ回路
　４ａ１，４ｂ１…入力部
　４ａ２，４ｂ２…出力部（記憶ノード部）
　５…フリップフロップ回路
　６Ａ，６Ｂ…抵抗素子
　Ｑｄ１，Ｑｄ２，Ｑｄ３，Ｑｄ４…駆動用電界効果トランジスタ（プルダウン・トランジスタ）
　Ｑｐ１，Ｑｐ２…負荷用電界効果トランジスタ（プルアップ・トランジスタ）
　Ｑｔ１，Ｑｔ２，Ｑｔ３，Ｑｔ４…転送用電界効果トランジスタ（パスゲート・トランジスタ）
　１０…半導体層
　１１…分離領域
　１２ａ…ｎ型ウエル領域
　１２ｂ…ｐ型ウエル領域
　１５…ゲート絶縁膜
　１６ｄ，１６ｐ，１６ｔ…ゲート電極
　１７ｄ１，１７ｐ１，１７ｔ１…第１主電極領域
　１７ｄ２，１７ｐ２，１７ｔ２…第２主電極領域
　２１…層間絶縁膜
　２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ…導電プラグ
　２３ａ…第１電極
　２３ｂ…絶縁膜
　２３ｃ…第２電極
　２４…層間絶縁膜
　２５ａ１，２５ａ２，２５ｃ１，２５ｃ２，２５ｄ１，２５ｄ２，２５ｅ１，２５ｅ２…中継配線
　２６…層間絶縁膜
　２７…導電プラグ
　２８ｃ１，２８ｃ２…グランド配線
　２８ｄ…電源配線
　ＡＬ…軸索線
　ＢＬ１…ビット線，ＢＬ２…ビット線バー
　ＤＬ１…樹状突起線，ＤＬ２…樹状突起線バー
　ＷＬ…ワード線
　Ｑｄ１，Ｑｄ２，Ｑｄ３，Ｑｄ４…駆動用電界効果トランジスタ（駆動用ＦＥＴ）
　Ｑｐ１，Ｑｐ２…負荷用電界効果トランジスタ（駆動用ＦＥＴ）
　Ｑｔ１，Ｑｔ２，Ｑｔ３，Ｑｔ４…転送用電界効果トランジスタ（転送用ＦＥＴ）
　Ｑｄ５，Ｑｄ６…駆動用トンネル電界効果トランジスタ（駆動用トンネルＦＥＴ）
　Ｑｔ５，Ｑｔ６…転送用トンネル電界効果トランジスタ（転送用トンネルＦＥＴ）
　ＰＤ１，ＰＤ２…寄生ダイオード

Claims (12)

  1. 　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
    　前記複数のメモリセルの各々のメモリセルは、
    　負荷用電界効果トランジスタ及び駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
    　各々のゲート電極がワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路の出力部に個別に接続された２個の転送用電界効果トランジスタと、
    　各々の一端側が前記２個の転送用電界効果トランジスタの前記第２主電極領域に個別に接続され、かつ各々の他端側がビット線及びビット線バーに個別に接続された２個の抵抗素子とを有する、半導体装置。
  2. 　前記抵抗素子の抵抗値は、前記転送用電界効果トランジスタのチャネル抵抗値よりも大きい、請求項１に記載の半導体装置。
  3. 　前記抵抗素子の抵抗値は、１ＭΩ以上である、請求項１に記載の半導体装置。
  4. 　積和演算を行う際、前記ワード線が軸索、前記ビット線が樹状突起、前記ビット線バーが樹状突起バーとしてそれぞれ機能する、請求項１に記載の半導体装置。
  5. 　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
    　前記複数のメモリセルの各々のメモリセルは、
    　負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
    　各々のゲート電極がワード線に接続され、各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路の出力部に個別に接続され、かつ各々の前記第２主電極領域がビット線及びビット線バーに個別に接続された２個の第１転送用電界効果トランジスタと、
    　各々のゲート電極が前記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域同士が接続された２個の第２駆動用電界効果トランジスタと、
    　各々のゲート電極が前記ワード線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個の第２駆動用電界効果トランジスタの第２主電極領域に個別に接続された２個の第２転送用電界効果トランジスタと、
    　各々の一端側が前記２個の第２転送用電界効果トランジスタの第２主電極領域に個別に接続され、各々の他端側が樹状突起線及び樹状突起線バーに個別に接続された２個の抵抗素子とを有する、半導体装置。
  6. 　前記抵抗素子の抵抗値は、前記転送用電界効果トランジスタのチャネル抵抗値よりも大きい、請求項５に記載の半導体装置。
  7. 　前記抵抗素子の抵抗値は、１ＭΩ以上である、請求項５に記載の半導体装置。
  8. 　積和演算を行う際、前記ワード線が軸索として機能する、請求項５に記載の半導体装置。
  9. 　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
    　前記複数のメモリセルの各々のメモリセルは、
    　負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
    　ゲート電極がワード線に接続され、一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路のうちの他方のインバータ回路の出力部に接続され、かつ前記第２主電極領域がビット線バーに接続された第１転送用電界効果トランジスタと、
    　各々のゲート電極が前記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域同士が接続された２個の第２駆動用電界効果トランジスタと、
    　各々のゲート電極が軸索線に接続され、かつ各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個の第２駆動用電界効果トランジスタの第２主電極領域に個別に接続された２個の第２転送用電界効果トランジスタと、
    　各々の一端側が前記２個の第２転送用電界効果トランジスタの第２主電極領域に個別に接続され、各々の他端側が樹状突起線及び樹状突起線バーに個別に接続された２個の抵抗素子とを有する、半導体装置。
  10. 　前記抵抗素子の抵抗値は、前記転送用電界効果トランジスタのチャネル抵抗値よりも大きい、請求項９に記載の半導体装置。
  11. 　前記抵抗素子の抵抗値は、１ＭΩ以上である、請求項９に記載の半導体装置。
  12. 　複数のメモリセルが行列状に配置されたメモリセルアレイを備え、
    　前記複数のメモリセルの各々のメモリセルは、
    　負荷用電界効果トランジスタ及び第１駆動用電界効果トランジスタが直列に接続された２個のインバータ回路を含み、前記２個のインバータ回路の入力部及び出力部が互いに交差接合されたフリップフロップ回路と、
    　各々のゲート電極がワード線に接続され、各々の一対の第１及び第２主電極領域のうちの第１主電極領域が前記２個のインバータ回路の出力部に個別に接続され、かつ各々の前記第２主電極領域がビット線及びビット線バーに個別に接続された２個の第１転送用電界効果トランジスタと、
    　各々のゲート電極が前記２個のインバータ回路の入力部に個別に接続され、かつ各々の一対のｎ型第１主電極領域及びｐ型第２主電極領域のうちのｎ型第１主電極領域が軸索線と接続された２個の第２駆動用トンネル電界効果トランジスタと、
    　各々のゲート電極が前記ワード線に接続され、かつ各々の一対のｎ型第１主電極領域及びｐ型第２主電極領域のうちのｐ型第２主電極領域が前記２個の第２駆動用トンネル電界効果トランジスタのｐ型第２主電極領域に個別に接続され、かつ各々の前記ｎ型第１主電極領域が樹状突起線及び樹状突起線バーに個別に接続された２個の第２転送用トンネル電界効果トランジスタとを有する、半導体装置。
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