JP2594931B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2594931B2 JP2594931B2 JP62071411A JP7141187A JP2594931B2 JP 2594931 B2 JP2594931 B2 JP 2594931B2 JP 62071411 A JP62071411 A JP 62071411A JP 7141187 A JP7141187 A JP 7141187A JP 2594931 B2 JP2594931 B2 JP 2594931B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、スタティッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
SRAMのメモリセルは、例えば、２つの高抵抗負荷素子
及び２つの駆動用MISFET（Metal Insulator Semiconduc
tor Field Effect Transistor）で構成されるフリップ
フロップ回路と、その一対の入出力端子に接続される２
つの転送用MISFETとで構成されている。前記高抵抗負荷
素子は、メモリセル面積を縮小して高集積化を図るため
に、電源電圧配線と一体に形成された多結晶シリコン膜
で構成されている。このようなSRAMは、例えば、特開昭
57−130461号公報に記載されている。
及び２つの駆動用MISFET（Metal Insulator Semiconduc
tor Field Effect Transistor）で構成されるフリップ
フロップ回路と、その一対の入出力端子に接続される２
つの転送用MISFETとで構成されている。前記高抵抗負荷
素子は、メモリセル面積を縮小して高集積化を図るため
に、電源電圧配線と一体に形成された多結晶シリコン膜
で構成されている。このようなSRAMは、例えば、特開昭
57−130461号公報に記載されている。
本発明者は、高抵抗負荷型に代表されるSRAMにおける
信頼性の向上、高速化並びに高集積化について検討し
た。
信頼性の向上、高速化並びに高集積化について検討し
た。
高速化のためには、ワード線としてさらに抵抗の小さ
い配線、例えば、アルミニウム層を用いることが好まし
い。また、メモリセルの書込み／読出しのマージンを大
きくし、α線等による情報の反転（ソフトエラー）を防
止するためには、メモリセルへの接地電位供給のための
配線として、抵抗の小さい配線、例えばアルミニウム層
を用いることが好ましい。さらに、これらの要求を同時
に満たすために配線本数の増加、集積度の低下及び製造
プロセスを複雑にすることは、避けることが好ましい。
い配線、例えば、アルミニウム層を用いることが好まし
い。また、メモリセルの書込み／読出しのマージンを大
きくし、α線等による情報の反転（ソフトエラー）を防
止するためには、メモリセルへの接地電位供給のための
配線として、抵抗の小さい配線、例えばアルミニウム層
を用いることが好ましい。さらに、これらの要求を同時
に満たすために配線本数の増加、集積度の低下及び製造
プロセスを複雑にすることは、避けることが好ましい。
なお、アクセス時間の高速化のために、第一のワード
線WLP、二のワード線WLを設け、そしてその第二のワー
ド線WLを基準電圧線GNDおよび電圧線Vccと同一レベル層
にする考えが、特開昭58−165375号公報に開示されてい
る。
線WLP、二のワード線WLを設け、そしてその第二のワー
ド線WLを基準電圧線GNDおよび電圧線Vccと同一レベル層
にする考えが、特開昭58−165375号公報に開示されてい
る。
本発明の目的は、SRAMのような半導体記憶装置の高速
化を計ることにある。
化を計ることにある。
本発明の他の目的は、SRAMのような半導体記憶装置の
信頼性を向上することにある。
信頼性を向上することにある。
本発明の他の目的は、集積度を低下させることなく、
上記の目的を達成できる技術を提供することにある。
上記の目的を達成できる技術を提供することにある。
本発明の他の目的は、半導体記憶装置の消費電力を低
減することにある。
減することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
半導体基体主面上に第一の方向に延在され、一部が転
送用MISFETのゲート電極となる複数の第一ワード線と、
上記半導体基体主面上に第一の方向に延在され、複数の
上記第一ワード線と別層であって、その第一ワード線に
電気的に接続された複数の第二ワード線と、上記半導体
基体主面上に上記第一の方向と直交する第二の方向に延
在され、一部が上記転送用MISFETのソース又はドレイン
領域に電気的に接続された複数のデータ線とを有し、上
記基準電圧配線は、第二ワード線と同層を成し、電源電
圧配線およびデータ線の線幅よりも幅広であって、負荷
素子上に延びてその負荷素子に対するシールド層として
の働きを兼ね、上記第二の方向に延在して成る。
送用MISFETのゲート電極となる複数の第一ワード線と、
上記半導体基体主面上に第一の方向に延在され、複数の
上記第一ワード線と別層であって、その第一ワード線に
電気的に接続された複数の第二ワード線と、上記半導体
基体主面上に上記第一の方向と直交する第二の方向に延
在され、一部が上記転送用MISFETのソース又はドレイン
領域に電気的に接続された複数のデータ線とを有し、上
記基準電圧配線は、第二ワード線と同層を成し、電源電
圧配線およびデータ線の線幅よりも幅広であって、負荷
素子上に延びてその負荷素子に対するシールド層として
の働きを兼ね、上記第二の方向に延在して成る。
上記した手段によれば、第２のワード線の形成により
ワード線の抵抗を下げることができると共に、メモリセ
ルへの固定電位供給配線と第２ワード線とを同一の層と
することにより、製造工程の増加が少なくてすむ。
ワード線の抵抗を下げることができると共に、メモリセ
ルへの固定電位供給配線と第２ワード線とを同一の層と
することにより、製造工程の増加が少なくてすむ。
そして、特にその固定電位供給配線、つまり基準電圧
配線は、電源電圧配線およびデータ線の線幅よりも幅広
く、負荷素子上に延びて意識的に形成したことで、その
基準電圧配線そのものの配線抵抗が低減されて安定な固
定電位となり、そしてその負荷素子に対するシールド層
としての働きを十分兼ねることができる。
配線は、電源電圧配線およびデータ線の線幅よりも幅広
く、負荷素子上に延びて意識的に形成したことで、その
基準電圧配線そのものの配線抵抗が低減されて安定な固
定電位となり、そしてその負荷素子に対するシールド層
としての働きを十分兼ねることができる。
本発明の第１実施例であるSRAMのメモリセルの回路を
第1A図に示す。
第1A図に示す。
SRAMの１つのメモリセルMCは、第1A図で示すように、
一対の相補データ線DL,▲▼と第１ワード線WL
（５）との交差部に設けられている。
一対の相補データ線DL,▲▼と第１ワード線WL
（５）との交差部に設けられている。
前記メモリセルは、フリップフロップ回路と、その一
対の入出力端子と相補データ線DL,▲▼との間に接
続された転送用（メモリセル選択用）MISFETQt1,Qt2と
からなる。MISFETQt1,Qt2のゲートには、第１ワード線W
L（５）が接続される。フリップフロップ回路（ラッチ
回路）は、負荷素子としての高抵抗素子R1及びR2、駆動
用MISFETQd1及びQd2からなる２つのインバータ回路を交
差結合（互いに一方の入力を他方の出力に供給してな
る）してなる。フリップフロップ回路の入力及び出力は
共通とされる。高抵抗素子Ｒは、一端部が電源電圧Vcc
をメモリセルに供給するための配線10Bに接続され、他
端部が駆動用MISFETQdのドレイン領域に接続されてい
る。駆動用MISFETQdのソース領域は、接地電位（基準電
圧）Vssをメモリセルに供給するための配線12Aに接続さ
れている。
対の入出力端子と相補データ線DL,▲▼との間に接
続された転送用（メモリセル選択用）MISFETQt1,Qt2と
からなる。MISFETQt1,Qt2のゲートには、第１ワード線W
L（５）が接続される。フリップフロップ回路（ラッチ
回路）は、負荷素子としての高抵抗素子R1及びR2、駆動
用MISFETQd1及びQd2からなる２つのインバータ回路を交
差結合（互いに一方の入力を他方の出力に供給してな
る）してなる。フリップフロップ回路の入力及び出力は
共通とされる。高抵抗素子Ｒは、一端部が電源電圧Vcc
をメモリセルに供給するための配線10Bに接続され、他
端部が駆動用MISFETQdのドレイン領域に接続されてい
る。駆動用MISFETQdのソース領域は、接地電位（基準電
圧）Vssをメモリセルに供給するための配線12Aに接続さ
れている。
電源電圧配線10Bには、例えば、回路の電源電圧（動
作電圧）Vcc（＝5V）が印加され、基準電圧配線12Aに
は、例えば、回路の接地電圧Vss（＝0V）が供給され
る。
作電圧）Vcc（＝5V）が印加され、基準電圧配線12Aに
は、例えば、回路の接地電圧Vss（＝0V）が供給され
る。
第１ワード線WL（５）は、複数のメモリセルのMISFET
Qt1,Qt2のゲート電極が、一体化され、延在されて、構
成される。第１ワード線WL（５）に平行に第２ワード線
WL（12）が延在される。第２ワード線WL（12）は、本発
明に従って、基準電圧配線12Aと同一のレベルの層で構
成される。
Qt1,Qt2のゲート電極が、一体化され、延在されて、構
成される。第１ワード線WL（５）に平行に第２ワード線
WL（12）が延在される。第２ワード線WL（12）は、本発
明に従って、基準電圧配線12Aと同一のレベルの層で構
成される。
第1B図に示すように、複数の第１ワード線WL（５）
と、複数の相補データ線DL,▲▼と、これらの交点
に対応する複数のメモリセルMCとによって、メモリアレ
イＭ−ARYが構成される。
と、複数の相補データ線DL,▲▼と、これらの交点
に対応する複数のメモリセルMCとによって、メモリアレ
イＭ−ARYが構成される。
この実施例では、第１及び第２ワード線WL（５）及び
WL（12）は、互いにメモリアレイＭ−ARYの外側の両端
で短絡される。換言すれば、１本の第１ワード線WL
（５）は、その抵抗を小さくするために、１本の第２の
ワード線WL（12）によってシャントされる。第１及び第
２ワード線WL（５）及びWL（12）には、この実施例で
は、同一のワード線選択信号が印加される。
WL（12）は、互いにメモリアレイＭ−ARYの外側の両端
で短絡される。換言すれば、１本の第１ワード線WL
（５）は、その抵抗を小さくするために、１本の第２の
ワード線WL（12）によってシャントされる。第１及び第
２ワード線WL（５）及びWL（12）には、この実施例で
は、同一のワード線選択信号が印加される。
本発明の第１実施例であるSRAMのメモリセルを第2A図
（平面図）で示し、第2A図のIII−III線で切った断面を
第３図（断面図）で示す。第2B図は本実施例の概略を示
す模式図であり、第2A図に対応する図である。第４図〜
第６図は、第2A図に示される各導電層の形状等を理解し
易くするために、メモリセルの一部を示す平面図であ
り、第2A図に対応する。第2A図及び第４図〜第６図にお
いて、本実施例の構成をわかり易くするために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
せず、また、データ線DL,▲▼の一部を省略してい
る。
（平面図）で示し、第2A図のIII−III線で切った断面を
第３図（断面図）で示す。第2B図は本実施例の概略を示
す模式図であり、第2A図に対応する図である。第４図〜
第６図は、第2A図に示される各導電層の形状等を理解し
易くするために、メモリセルの一部を示す平面図であ
り、第2A図に対応する。第2A図及び第４図〜第６図にお
いて、本実施例の構成をわかり易くするために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
せず、また、データ線DL,▲▼の一部を省略してい
る。
第2A図、第2B図及び第３図において、１は単結晶シリ
コンからなるp-型の半導体基板（又はウエル領域）であ
る。２はフィールド絶縁膜、３はｐ型のチャネルストッ
パで領域である。
コンからなるp-型の半導体基板（又はウエル領域）であ
る。２はフィールド絶縁膜、３はｐ型のチャネルストッ
パで領域である。
フィールド絶縁膜２は、第２図，第３図及び第４図に
示すように、MISFETQt,Qdの形成領域を取り囲み、その
形状を規定するように、半導体基板１の主面上部に設け
られている。フィールド絶縁膜２は、MISFETQt1（又はQ
t2）及びQd1（又はQd2）を略方形状で構成されるメモリ
セル形成領域の対角線上に互いに分離して配置できるよ
うに、これらの形成領域を規定している。フィールド絶
縁膜２は、MISFETQt2（又はQt1）及びQd2（又はQd1）を
前記対角線と交差する対角線上に一体に構成して配置で
きるように、これらの形成領域を規定している。
示すように、MISFETQt,Qdの形成領域を取り囲み、その
形状を規定するように、半導体基板１の主面上部に設け
られている。フィールド絶縁膜２は、MISFETQt1（又はQ
t2）及びQd1（又はQd2）を略方形状で構成されるメモリ
セル形成領域の対角線上に互いに分離して配置できるよ
うに、これらの形成領域を規定している。フィールド絶
縁膜２は、MISFETQt2（又はQt1）及びQd2（又はQd1）を
前記対角線と交差する対角線上に一体に構成して配置で
きるように、これらの形成領域を規定している。
１個のメモリセルは、第2A図において、その上辺及び
下辺はＸ−Ｘ線によって、その左辺と右辺はＹ−Ｙ線に
よって、規定される。左右に隣接するメモリセルは、Ｙ
−Ｙ線について線対称にされて、くり返し配置される。
例えば、第1B図に示すメモリセルMC00とMC01とは、Ｙ−
Ｙ線について線対称である。上下に隣接するメモリセル
は、基準電圧線12A又は電源電圧線10Bを共有するよう
に、配置される。つまり、第2A図の下辺のＸ−Ｘ線にお
ける点XAを中心として、点対称のメモリセルが、第2A図
のメモリセルと基準電圧線12A（及びソース領域８）を
共有する。例えば、第1B図に示すメモリセルMC00とMC10
とが、この関係にある。このような２つのメモリセルを
１つの単位として、縦方向にくり返し配置される。
下辺はＸ−Ｘ線によって、その左辺と右辺はＹ−Ｙ線に
よって、規定される。左右に隣接するメモリセルは、Ｙ
−Ｙ線について線対称にされて、くり返し配置される。
例えば、第1B図に示すメモリセルMC00とMC01とは、Ｙ−
Ｙ線について線対称である。上下に隣接するメモリセル
は、基準電圧線12A又は電源電圧線10Bを共有するよう
に、配置される。つまり、第2A図の下辺のＸ−Ｘ線にお
ける点XAを中心として、点対称のメモリセルが、第2A図
のメモリセルと基準電圧線12A（及びソース領域８）を
共有する。例えば、第1B図に示すメモリセルMC00とMC10
とが、この関係にある。このような２つのメモリセルを
１つの単位として、縦方向にくり返し配置される。
以上のくり返しのルールに従って、フィールド絶縁膜
２及び他のパターンが形成される。
２及び他のパターンが形成される。
前記チャネルストッパ領域３は、フィールド絶縁膜２
の下部の半導体基板１の主面部に設けられている。
の下部の半導体基板１の主面部に設けられている。
前記フィールド絶縁膜２及びチャネルストッパ領域３
は、半導体素子間を電気的に分離するようになってい
る。
は、半導体素子間を電気的に分離するようになってい
る。
このようにフィールド絶縁膜２で囲まれた領域の半導
体基板１の主面に、第４図に示すように、メモリセルを
構成するMISFETQd1,Qd2,Qt1,Qt2が設けられている。す
なわち、MISFETQd1,Qd2,Qt1,Qt2は、半導体基板１、ゲ
ート絶縁膜４、ゲート電極５、ソース又はドレイン領域
である一対のｎ型の半導体領域６及び１対のn+型の半導
体領域８で構成されている。
体基板１の主面に、第４図に示すように、メモリセルを
構成するMISFETQd1,Qd2,Qt1,Qt2が設けられている。す
なわち、MISFETQd1,Qd2,Qt1,Qt2は、半導体基板１、ゲ
ート絶縁膜４、ゲート電極５、ソース又はドレイン領域
である一対のｎ型の半導体領域６及び１対のn+型の半導
体領域８で構成されている。
前記ゲート絶縁膜４は、半導体基板１の主面に熱酸化
で形成した酸化シリコン膜で構成する。
で形成した酸化シリコン膜で構成する。
ゲート電極５は、CVDで形成された多結晶シリコン膜
とその上部にスパッタで形成された高融点金属シリサイ
ド（MoSi2,TaSi2,TiSi2,WSi2）膜とからなるポリサイド
膜で構成されている。多結晶シリコン膜には、抵抗値を
低減するための不純物（As及び／又はＰ）が導入されて
いる。ゲート電極５は、多結晶シリコン膜、高融点金属
（Mo,Ta,Ti,W）膜又は高融点金属シリサイド膜の単層
膜、或は多結晶シリコン膜の上に高融点金属膜が設けら
れた複合膜で構成してもよい。すなわち、高融点金属及
び／又はシリコンを含む導体層からなる。
とその上部にスパッタで形成された高融点金属シリサイ
ド（MoSi2,TaSi2,TiSi2,WSi2）膜とからなるポリサイド
膜で構成されている。多結晶シリコン膜には、抵抗値を
低減するための不純物（As及び／又はＰ）が導入されて
いる。ゲート電極５は、多結晶シリコン膜、高融点金属
（Mo,Ta,Ti,W）膜又は高融点金属シリサイド膜の単層
膜、或は多結晶シリコン膜の上に高融点金属膜が設けら
れた複合膜で構成してもよい。すなわち、高融点金属及
び／又はシリコンを含む導体層からなる。
MISFETQd1のゲート電極５は、第４図に示すように、
一端部がゲート絶縁膜４に設けられた接続孔4Aを通して
MISFETQt2の一方の半導体領域８と電気的に接続されて
いる。MISFETQd2のゲート電極５は、一端部及び他端部
がおのおの接続孔4Aを通してMISFETQt1及びMISFETQd1の
一方の半導体領域８と電気的に接続されている。すなわ
ち、２つのインバータの交差結合のための配線としてゲ
ート電極５が用いられ、他の配線層は用いられない。
一端部がゲート絶縁膜４に設けられた接続孔4Aを通して
MISFETQt2の一方の半導体領域８と電気的に接続されて
いる。MISFETQd2のゲート電極５は、一端部及び他端部
がおのおの接続孔4Aを通してMISFETQt1及びMISFETQd1の
一方の半導体領域８と電気的に接続されている。すなわ
ち、２つのインバータの交差結合のための配線としてゲ
ート電極５が用いられ、他の配線層は用いられない。
ゲート電極５と同一導電性材料でかつ同一導電層で、
ワード線（WL）５が構成されている。すなわち、ワード
線５は、MISFETQt1,Qt2のゲート電極５と一体に構成さ
れ、フィールド絶縁膜２の上部を列方向に延在して設け
られている。
ワード線（WL）５が構成されている。すなわち、ワード
線５は、MISFETQt1,Qt2のゲート電極５と一体に構成さ
れ、フィールド絶縁膜２の上部を列方向に延在して設け
られている。
半導体領域８は、ソース領域又はドレイン領域の高い
不純物濃度の領域を構成するようになっている。この半
導体領域８は、ゲート電極５の側部に自己整合で構成さ
れたマスク（サイドウオールスペーサ又はサイドウオー
ル絶縁膜）７を用い、イオン打込み技術で不純物を導入
することで構成する。
不純物濃度の領域を構成するようになっている。この半
導体領域８は、ゲート電極５の側部に自己整合で構成さ
れたマスク（サイドウオールスペーサ又はサイドウオー
ル絶縁膜）７を用い、イオン打込み技術で不純物を導入
することで構成する。
半導体領域６は、ソース領域又はドレイン領域の低い
不純物濃度の領域を構成する。半導体領域６は、第４図
では省略されるが、MISFETQt,Qdのチャネル形成領域と
半導体領域８との間に設けられ、公知のLDD（Ｌightly
Ｄoped Ｄrain）構造のMISFETを構成する。これらのMIS
FETは、Single Drain,Double Drain及びその他の公知の
構造であってよい。
不純物濃度の領域を構成する。半導体領域６は、第４図
では省略されるが、MISFETQt,Qdのチャネル形成領域と
半導体領域８との間に設けられ、公知のLDD（Ｌightly
Ｄoped Ｄrain）構造のMISFETを構成する。これらのMIS
FETは、Single Drain,Double Drain及びその他の公知の
構造であってよい。
7Aは絶縁膜であり、ゲート電極５、ワード線５及び半
導体領域８の上部に設けられている。絶縁膜7Aは、例え
ばCVD又は熱酸化による酸化シリコン膜からなる。９は
絶縁膜であり、MISFETQt,Qdを覆うように絶縁膜7Aの上
部に設けられている。絶縁膜９は、例えばCVDによる酸
化シリコン膜からなる。9Aは接続孔であり、所定の半導
体領域８の上部の絶縁膜7A及び９を除去して設けられて
いる。
導体領域８の上部に設けられている。絶縁膜7Aは、例え
ばCVD又は熱酸化による酸化シリコン膜からなる。９は
絶縁膜であり、MISFETQt,Qdを覆うように絶縁膜7Aの上
部に設けられている。絶縁膜９は、例えばCVDによる酸
化シリコン膜からなる。9Aは接続孔であり、所定の半導
体領域８の上部の絶縁膜7A及び９を除去して設けられて
いる。
高抵抗素子（R1,R2）10Aは、第２図，第３図及び第５
図（平面図）で示すように、符号10Aを符した２点鎖線
で囲まれた領域内の絶縁膜９上に設けられている。つま
り、二点鎖線10Aは、後述する配線10B形成のための不純
物を導入するときの、ホトレジスト膜からなるマスクの
形状を示す。二点鎖線10A内には不純物が導入されな
い。高抵抗素子10Aは、一端部が導電層10B及び接続孔9A
を通して半導体領域８と電気的に接続し、他端部が絶縁
膜９上に延在する電源電圧配線10Bと電気的に接続され
ている。電源電圧配線10Bは、高抵抗素子10Aと同一導電
性材料でかつ同一導電層で一体に構成されている。
図（平面図）で示すように、符号10Aを符した２点鎖線
で囲まれた領域内の絶縁膜９上に設けられている。つま
り、二点鎖線10Aは、後述する配線10B形成のための不純
物を導入するときの、ホトレジスト膜からなるマスクの
形状を示す。二点鎖線10A内には不純物が導入されな
い。高抵抗素子10Aは、一端部が導電層10B及び接続孔9A
を通して半導体領域８と電気的に接続し、他端部が絶縁
膜９上に延在する電源電圧配線10Bと電気的に接続され
ている。電源電圧配線10Bは、高抵抗素子10Aと同一導電
性材料でかつ同一導電層で一体に構成されている。
高抵抗素子10A及び電源電圧配線10Bは、多結晶シリコ
ン膜（半導体）で構成されている。すなわち、高抵抗素
子10Aは、第５図に斜線を施して示すように、抵抗値を
低減する不純物が導入されていない多結晶シリコン膜で
構成されている。電源電圧配線10Bは、抵抗値を低減す
るために、例えばｎ型の不純物（As,P）が導入された多
結晶シリコン膜で構成されている。電源電圧用配線10B
には、例えば、不純物が導入されていない多結晶シリコ
ン膜に、５×1015atoms/cm2程度の不純物濃度でヒ素（A
s）をイオン打込み技術で導入することで構成する。
ン膜（半導体）で構成されている。すなわち、高抵抗素
子10Aは、第５図に斜線を施して示すように、抵抗値を
低減する不純物が導入されていない多結晶シリコン膜で
構成されている。電源電圧配線10Bは、抵抗値を低減す
るために、例えばｎ型の不純物（As,P）が導入された多
結晶シリコン膜で構成されている。電源電圧用配線10B
には、例えば、不純物が導入されていない多結晶シリコ
ン膜に、５×1015atoms/cm2程度の不純物濃度でヒ素（A
s）をイオン打込み技術で導入することで構成する。
第2A図、第３図及び第５図から明らかなように、メモ
リセルを小さくするため、抵抗素子R1,R2は実質的にゲ
ート電極５上に形成される。これにより、メモリセル内
にゲート電極５、ゲート絶縁膜９、ソース又はドレイン
領域10B、チャネル領域10Aからなる寄生MISFETが存在す
ることになる。この第１の寄生MISFETは、メモリセルを
構成するフリップフロップ回路の状態を安定にし、また
書込動作を高速に行うのに有効である。
リセルを小さくするため、抵抗素子R1,R2は実質的にゲ
ート電極５上に形成される。これにより、メモリセル内
にゲート電極５、ゲート絶縁膜９、ソース又はドレイン
領域10B、チャネル領域10Aからなる寄生MISFETが存在す
ることになる。この第１の寄生MISFETは、メモリセルを
構成するフリップフロップ回路の状態を安定にし、また
書込動作を高速に行うのに有効である。
なお、高抵抗素子10A及び電源電圧配線10Bは、絶縁膜
９上の単結晶シリコン膜又は非晶質シリコン膜で構成し
てもよい。
９上の単結晶シリコン膜又は非晶質シリコン膜で構成し
てもよい。
11は例えば、CVDによる酸化シリコン膜からなり、高
抵抗素子10A及び電源電圧配線10Bを覆う絶縁膜である。
この絶縁膜11には、MISFETQd及びQtの他方の半導体領域
８の上部の絶縁膜7A,9,11を除去して接続孔11Aが設けら
れている。
抵抗素子10A及び電源電圧配線10Bを覆う絶縁膜である。
この絶縁膜11には、MISFETQd及びQtの他方の半導体領域
８の上部の絶縁膜7A,9,11を除去して接続孔11Aが設けら
れている。
基準電圧配線12Aは、接続孔11Aを通して、MISFETQdの
ソースである半導体領域８と電気的に接続し、絶縁膜11
上部をワード線５と同一方向に延在して設けられてい
る。基準電圧配線12Aは、この実施例において、特に制
限されないが第2A図、第2B図（点線で示す）、第３図及
び第６図で示すように、高抵抗素子（R1,R2）10Aの少な
くとも電源電圧配線10Bに接続された側を覆うように構
成されている。すなわち、後述するように、配線12A
は、メモリセルの基準電圧（例えば、回路の接地電位Vs
s＝0V）を供給するための配線としての働きと、抵抗素
子10Aへの他の配線層（例えば、データ線DL,▲▼）
からの電界を遮断（低減）するためのシールド層として
の働きを持つ。
ソースである半導体領域８と電気的に接続し、絶縁膜11
上部をワード線５と同一方向に延在して設けられてい
る。基準電圧配線12Aは、この実施例において、特に制
限されないが第2A図、第2B図（点線で示す）、第３図及
び第６図で示すように、高抵抗素子（R1,R2）10Aの少な
くとも電源電圧配線10Bに接続された側を覆うように構
成されている。すなわち、後述するように、配線12A
は、メモリセルの基準電圧（例えば、回路の接地電位Vs
s＝0V）を供給するための配線としての働きと、抵抗素
子10Aへの他の配線層（例えば、データ線DL,▲▼）
からの電界を遮断（低減）するためのシールド層として
の働きを持つ。
基準電圧配線12Aは、この実施例では、例えば、アル
ミニウム膜又は添加物（Si,Cu）が含有されたアルミニ
ウム膜で構成する。
ミニウム膜又は添加物（Si,Cu）が含有されたアルミニ
ウム膜で構成する。
このように、高抵抗素子10Aの大部分を覆うように固
定電位が印加された配線12Aを設けることにより、配線1
2Aよりも上層（データ線）からの電界効果の影響を低減
する（シールド効果）ことができる。これにより、デー
タ線をゲート電極とし高抵抗素子10Aをチャネル形成領
域とする第２の寄生MISFETがONすることがなく高抵抗の
抵抗値を高く安定に保つことができる。前記第２寄生MI
SFETは、ゲート絶縁膜を絶縁膜11（及び13）、ゲート電
極をデータ線DL,▲▼（14）、電源電圧配線10Bをド
レイン領域及び導電層10Bをソース領域として構成され
ている。また、しきい値電圧は、寄生MISFETのゲート電
極であるデータ線DL,▲▼に印加される電圧（例え
ば、0V〜5V）よりも高い値で設定することができる。し
たがって、データ線DL,▲▼の電界効果で高抵抗負
荷素子10Aにチャネルが形成されることを防止し、この
高抵抗素子10Aに流れる電流量の変動（増加）を低減す
ることができるので、SRAMの消費電力を低減することが
できる。
定電位が印加された配線12Aを設けることにより、配線1
2Aよりも上層（データ線）からの電界効果の影響を低減
する（シールド効果）ことができる。これにより、デー
タ線をゲート電極とし高抵抗素子10Aをチャネル形成領
域とする第２の寄生MISFETがONすることがなく高抵抗の
抵抗値を高く安定に保つことができる。前記第２寄生MI
SFETは、ゲート絶縁膜を絶縁膜11（及び13）、ゲート電
極をデータ線DL,▲▼（14）、電源電圧配線10Bをド
レイン領域及び導電層10Bをソース領域として構成され
ている。また、しきい値電圧は、寄生MISFETのゲート電
極であるデータ線DL,▲▼に印加される電圧（例え
ば、0V〜5V）よりも高い値で設定することができる。し
たがって、データ線DL,▲▼の電界効果で高抵抗負
荷素子10Aにチャネルが形成されることを防止し、この
高抵抗素子10Aに流れる電流量の変動（増加）を低減す
ることができるので、SRAMの消費電力を低減することが
できる。
配線12Aにより、データ線DL,▲▼だけでなく、SR
AMの装置外部からの高電界効果の影響も低減することが
できる。
AMの装置外部からの高電界効果の影響も低減することが
できる。
配線12Aには基準電圧Vssが印加されており、データ線
の電位が変動してもその電位が安定に保持できるので、
より寄生MISFETのしきい値電圧の変動を低減することが
できる。
の電位が変動してもその電位が安定に保持できるので、
より寄生MISFETのしきい値電圧の変動を低減することが
できる。
つまり、第2A図、あるいは後で説明する第７図に示さ
れているように、基準電圧配線12Aは電源電圧配線10Bお
よびデータ線14の線幅よりも幅広く（図から明らかなよ
うに２本のデータ線14のトータル線幅よりも大きく、つ
まり１本のデータ線幅と比較して２倍以上）しているた
めにその効果は顕著となる。
れているように、基準電圧配線12Aは電源電圧配線10Bお
よびデータ線14の線幅よりも幅広く（図から明らかなよ
うに２本のデータ線14のトータル線幅よりも大きく、つ
まり１本のデータ線幅と比較して２倍以上）しているた
めにその効果は顕著となる。
基準電圧配線12Aをアルミニウム膜等の比抵抗値が小
さな導電性材料で構成することにより、メモリセルに蓄
積された情報の引抜き速度（情報のクリア速度）を速く
することができるので、情報の書込動作の高速化を図る
ことができる。また、同様の理由により、メモリセルに
蓄積された情報の引抜き速度を速くすることができるの
で、情報“1"（ハイレベル：約4V）と情報“0"（ロウレ
ベル:0V）との差すなわち情報“1"又は“0"の判定マー
ジンを大きくすることができる。したがって、情報の読
出動作における誤動作を防止することができるので、SR
AMの電気的信頼性を向上することができる。
さな導電性材料で構成することにより、メモリセルに蓄
積された情報の引抜き速度（情報のクリア速度）を速く
することができるので、情報の書込動作の高速化を図る
ことができる。また、同様の理由により、メモリセルに
蓄積された情報の引抜き速度を速くすることができるの
で、情報“1"（ハイレベル：約4V）と情報“0"（ロウレ
ベル:0V）との差すなわち情報“1"又は“0"の判定マー
ジンを大きくすることができる。したがって、情報の読
出動作における誤動作を防止することができるので、SR
AMの電気的信頼性を向上することができる。
配線層12Aに上述の２つの働きをさせるようにしたこ
とにより、その線幅を極めて広く形成できる。このた
め、配線層12Aの抵抗は殆んど無視でき、メモリセルの
基準電圧供給線として見た時に上記した効果がさらに大
きくなる。
とにより、その線幅を極めて広く形成できる。このた
め、配線層12Aの抵抗は殆んど無視でき、メモリセルの
基準電圧供給線として見た時に上記した効果がさらに大
きくなる。
なお、前記第２の寄生MISFETのしきい値電圧は、その
ドレイン領域近傍のピンチオフ点部分で決定される。し
たがって、前述のように、基準電圧配線12Aは、少なく
とも電源電圧配線10B側の高抵抗素子10Aを覆うように設
ければよい。
ドレイン領域近傍のピンチオフ点部分で決定される。し
たがって、前述のように、基準電圧配線12Aは、少なく
とも電源電圧配線10B側の高抵抗素子10Aを覆うように設
ければよい。
第６図に示すように、前記基準電圧配線12Aと同一導
電性材料でかつ同一層で第２ワード線（WL）12B及び導
電層12Cが設けられている。
電性材料でかつ同一層で第２ワード線（WL）12B及び導
電層12Cが設けられている。
第２ワード線12Bは、基準電圧配線12A及び第１ワード
線５と同一方向に延在して絶縁膜11上部に設けられてい
る。第２ワード線12Bは、つまり、第１層目のアルミニ
ウム層からなる。
線５と同一方向に延在して絶縁膜11上部に設けられてい
る。第２ワード線12Bは、つまり、第１層目のアルミニ
ウム層からなる。
このように、第１ワード線５がそれよりも比抵抗値が
小さな第２ワード線12Bに接続（シャント）されること
により、ワード線全体としての抵抗値を小さくすること
ができるので、情報の書込動作及び読出動作の高速化を
図ることができる。
小さな第２ワード線12Bに接続（シャント）されること
により、ワード線全体としての抵抗値を小さくすること
ができるので、情報の書込動作及び読出動作の高速化を
図ることができる。
第２ワード線12Bが、基準電圧線12Aと同一レベルの層
からなるので、製造プロセスが複雑にならない。
からなるので、製造プロセスが複雑にならない。
第２ワード線12Bは、導電層12Cとの短絡を防止するた
めに第１ワード線５とは重ならない位置に設けられてい
る。メモリセル面積の増加なしで、このようにするた
め、第２ワード線12Bは、導電層10B及び抵抗10A上に配
置される。この配置の実現のため、抵抗10A上の一部
に、シールド層としての配線層12Aが形成されない。
めに第１ワード線５とは重ならない位置に設けられてい
る。メモリセル面積の増加なしで、このようにするた
め、第２ワード線12Bは、導電層10B及び抵抗10A上に配
置される。この配置の実現のため、抵抗10A上の一部
に、シールド層としての配線層12Aが形成されない。
なお、第２ワード線12Bは、メモリアレイＭ−ARY内に
おいて、列方向に配置されたメモリセル毎又は所定数
（例えば8,16又は32個）のメモリセル毎に、絶縁膜11に
設けられた接続孔を通して第１ワード線５と短絡されて
いてもよい。
おいて、列方向に配置されたメモリセル毎又は所定数
（例えば8,16又は32個）のメモリセル毎に、絶縁膜11に
設けられた接続孔を通して第１ワード線５と短絡されて
いてもよい。
前記導電層12Cは、一端部が接続孔11Aを通してMISFET
Qtの他方の半導体領域８と電気的に接続され、他端部が
絶縁膜11上部に延在して設けられている。この導電層12
Cは、MISFETQtの他方の半導体領域８と後述する第２層
目のアルミニウム層からなるデータ線DL,▲▼とを
電気的に接続する。すなわち、導電層12Cは、両者を接
続する接続孔の段差を小さくし、アルミニウムからなる
データ線DL,▲▼のステップカバレッジを向上する
ために形成されている。
Qtの他方の半導体領域８と電気的に接続され、他端部が
絶縁膜11上部に延在して設けられている。この導電層12
Cは、MISFETQtの他方の半導体領域８と後述する第２層
目のアルミニウム層からなるデータ線DL,▲▼とを
電気的に接続する。すなわち、導電層12Cは、両者を接
続する接続孔の段差を小さくし、アルミニウムからなる
データ線DL,▲▼のステップカバレッジを向上する
ために形成されている。
13は例えば、CVDによって形成した酸化シリコン膜か
らなる絶縁膜であり、基準電圧配線12A、ワード線12B及
導電層12Cを覆うように設けられている。13Aは接続孔で
あり、導電層12C上部の絶縁膜13を除去して設けられて
いる。
らなる絶縁膜であり、基準電圧配線12A、ワード線12B及
導電層12Cを覆うように設けられている。13Aは接続孔で
あり、導電層12C上部の絶縁膜13を除去して設けられて
いる。
14はデータ線（DL,▲▼）であり、接続孔13Aを通
して導電層12Cと電気的に接続し、絶縁膜13の上部を行
方向に延在して設けられている。データ線14は、例え
ば、前記基準電圧配線12Aと同一導電性材料（アルミニ
ウム膜）で構成される。
して導電層12Cと電気的に接続し、絶縁膜13の上部を行
方向に延在して設けられている。データ線14は、例え
ば、前記基準電圧配線12Aと同一導電性材料（アルミニ
ウム膜）で構成される。
このように、本実施例のSRAMは、アルミニウム膜の２
層の低抵抗配線で構成されている。そして、第１層目の
低抵抗配線は、基準電圧配線12A、ワード線12B及び導電
層12Cを構成し、第２層目の低抵抗配線は、データ線14
を構成している。
層の低抵抗配線で構成されている。そして、第１層目の
低抵抗配線は、基準電圧配線12A、ワード線12B及び導電
層12Cを構成し、第２層目の低抵抗配線は、データ線14
を構成している。
第７図は、SRAMのメモリセルにおいて、データ線等か
らの電界効果の影響をより低減するとともに、ワード線
抵抗を低減した本発明の他の実施例を示す。
らの電界効果の影響をより低減するとともに、ワード線
抵抗を低減した本発明の他の実施例を示す。
第７図のメモリセルが第2A図と異なる点が以下に説明
される。
される。
第７図のメモリセルにおいて、第２ワード線12Bを第
１ワード線５と略重なる位置に設け、第２ワード線12B
と短絡しない領域まで基準電圧配線12Aを延在して構成
されている。このために、導電層12Cの一方（この実施
例ではデータ線▲▼側）が、第１ワード線５とは反
対側に延在される。つまり、第2A図のメモリセルにおい
て第１ワード線５上に延在された導電層12Cが、反対側
に形成される。この結果、基準電圧配線12Aが、高抵抗
負荷素子（R1,R2）10Aの略全域を覆うように形成するこ
とができる。
１ワード線５と略重なる位置に設け、第２ワード線12B
と短絡しない領域まで基準電圧配線12Aを延在して構成
されている。このために、導電層12Cの一方（この実施
例ではデータ線▲▼側）が、第１ワード線５とは反
対側に延在される。つまり、第2A図のメモリセルにおい
て第１ワード線５上に延在された導電層12Cが、反対側
に形成される。この結果、基準電圧配線12Aが、高抵抗
負荷素子（R1,R2）10Aの略全域を覆うように形成するこ
とができる。
このように、高抵抗素子10Aの略全域を覆うように基
準電圧配線12Aを設けることにより、データ線14又は装
置外部からの電界効果の影響をより低減することができ
るので、内部回路の誤動作を防止するとともにSRAMの消
費電力を低減することができる。
準電圧配線12Aを設けることにより、データ線14又は装
置外部からの電界効果の影響をより低減することができ
るので、内部回路の誤動作を防止するとともにSRAMの消
費電力を低減することができる。
なお、この実施例では、データ線▲▼側の導電層
12Cによって、メモリセル面積が、第2A図のメモリセル
に比べて増加する。
12Cによって、メモリセル面積が、第2A図のメモリセル
に比べて増加する。
本願におい開示された新規な技術によれば、以下に述
べる効果を得ることができる。
べる効果を得ることができる。
（１） 第１ワード線と並列に第２ワード線を接続する
ことにより、ワード線全体としての抵抗を小さくでき
る。特に、第１ワード線の材料より抵抗値の小さい材料
例えばアルミニウムによって第２ワード線を形成するこ
とにより、大きな効果がある。
ことにより、ワード線全体としての抵抗を小さくでき
る。特に、第１ワード線の材料より抵抗値の小さい材料
例えばアルミニウムによって第２ワード線を形成するこ
とにより、大きな効果がある。
（２） 第２ワード線をメモリセル上に形成しているの
で、メモリセル面積の増加なく、高速化ができる。
で、メモリセル面積の増加なく、高速化ができる。
（３） 基準電圧配線が、メモリセルを構成する素子上
にまで形成されるので、その配線幅を広くできる。これ
により、アルミニウムのような低い抵抗の材料の使用と
合せて、極めて小さい抵抗の配線が得られる。従って、
他の配線層を接続（シャント）することによって、抵抗
を小さくすることは、不要になる。
にまで形成されるので、その配線幅を広くできる。これ
により、アルミニウムのような低い抵抗の材料の使用と
合せて、極めて小さい抵抗の配線が得られる。従って、
他の配線層を接続（シャント）することによって、抵抗
を小さくすることは、不要になる。
（４） 第２ワード線と基準電圧配線とが、同一レベル
の層（同一製造工程によって形成される層）からなるの
で、製造プロセスが複雑でない。
の層（同一製造工程によって形成される層）からなるの
で、製造プロセスが複雑でない。
（５） 半導体抵抗素子を有するメモリセルを備えたSR
AMにおいて、データ線等の電界効果の影響を低減する導
電層（シールド層）を、半導体抵抗素子を覆うように設
けたので、半導体抵抗素子に流れる電流量の変動を低減
することができる。これにより、半導体抵抗素子に流れ
る電流量の増加を低減することができるので、消費電力
を低減することができる。
AMにおいて、データ線等の電界効果の影響を低減する導
電層（シールド層）を、半導体抵抗素子を覆うように設
けたので、半導体抵抗素子に流れる電流量の変動を低減
することができる。これにより、半導体抵抗素子に流れ
る電流量の増加を低減することができるので、消費電力
を低減することができる。
（６） シールド層に印加される固定電位が基準電位で
あるので、シールド層の電位を安定にできる。
あるので、シールド層の電位を安定にできる。
（７） シールド層が基準電圧配線からなるので、メモ
リセル面積の増加なく、シールド層及び幅広の基準電圧
配線が形成できる。
リセル面積の増加なく、シールド層及び幅広の基準電圧
配線が形成できる。
（８） 基準電圧配線が幅広で、抵抗値が小さい材料か
らなるので、特に、基準電圧配線でStrageノードの電荷
の引抜きを速くすることができるので、情報の書込動作
の高速化を図ることができる。これにより、情報の判定
マージンを大きくすることができるので、情報の読出動
作における誤動作を防止し、電気的信頼性を向上するこ
とができる。
らなるので、特に、基準電圧配線でStrageノードの電荷
の引抜きを速くすることができるので、情報の書込動作
の高速化を図ることができる。これにより、情報の判定
マージンを大きくすることができるので、情報の読出動
作における誤動作を防止し、電気的信頼性を向上するこ
とができる。
（９） データ線、ワード線及び基準電圧配線を比抵抗
値の小さな導電性材料つまりアルミニウムで構成したの
で、情報の書込動作及び読出動作の高速化を図ることが
できる。
値の小さな導電性材料つまりアルミニウムで構成したの
で、情報の書込動作及び読出動作の高速化を図ることが
できる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
第２ワード線は、第１ワード線に対応してではなく、
第１ワード線の2,4,8,16本等に対応して形成してもよ
い。このとき、第２ワード線はメモリセル上ではない領
域に形成される。
第１ワード線の2,4,8,16本等に対応して形成してもよ
い。このとき、第２ワード線はメモリセル上ではない領
域に形成される。
第8A図及び第8B図は、１本の第２ワード線が４本の第
１ワード線に対して形成された例を示す。
１ワード線に対して形成された例を示す。
第8A図に示すように、メモリセル上には第２層アルミ
ニウム層からなる第２ワード線12Bが形成されない。こ
のことを利用して、第２ワード線と同一層からなる基準
電圧配線12Aが、第７図の例と同じ形状とされる。すな
わち、この基準電圧配線12Aは、高抵抗素子（R1,R2）10
Aの略全域を覆うように設けられている。高抵抗素子10A
の略全域を覆うように基準電圧配線12Aを設けることに
より、データ線14又は装置外部からの電界効果の影響に
より低減することができるので、内部回路の誤動作を防
止するとともに、SRAMの消費電力を低減することができ
る。一方、導電層12Cは、第２ワード線が存在しないこ
とを利用して、第2A図（第６図）の例と同じ形状とされ
る。これにより、消費電力を小さくするために、第７図
の例のようにメモリセル面積が増加するということはな
い。
ニウム層からなる第２ワード線12Bが形成されない。こ
のことを利用して、第２ワード線と同一層からなる基準
電圧配線12Aが、第７図の例と同じ形状とされる。すな
わち、この基準電圧配線12Aは、高抵抗素子（R1,R2）10
Aの略全域を覆うように設けられている。高抵抗素子10A
の略全域を覆うように基準電圧配線12Aを設けることに
より、データ線14又は装置外部からの電界効果の影響に
より低減することができるので、内部回路の誤動作を防
止するとともに、SRAMの消費電力を低減することができ
る。一方、導電層12Cは、第２ワード線が存在しないこ
とを利用して、第2A図（第６図）の例と同じ形状とされ
る。これにより、消費電力を小さくするために、第７図
の例のようにメモリセル面積が増加するということはな
い。
一方、第8A図には示されない第２層アルミニウム層か
らなる第２ワード線（12B）と第１ワード線５との関係
が、第8B図に示される。第8B図において、第１ワード線
は、第２ワード線WLと区別するために、副ワード線又は
分割されたワード線DWLとして示される。第１ワード線D
WLと相補データ線DL,▲▼との交点に対応してメモ
リセルMCが形成される。
らなる第２ワード線（12B）と第１ワード線５との関係
が、第8B図に示される。第8B図において、第１ワード線
は、第２ワード線WLと区別するために、副ワード線又は
分割されたワード線DWLとして示される。第１ワード線D
WLと相補データ線DL,▲▼との交点に対応してメモ
リセルMCが形成される。
図示しない第２ロウデコーダは、ロウアドレス信号の
うちの２ビットを除く信号に基づいて、第２ワード線WL
の選択信号を形成する。第１ロウデコーダXDCR1は、第
２ワード線WLの選択信号と、２ビットのロウアドレス信
号ax0,ax1とに基づいて、第１ワード線DWLの選択信号を
形成する。主ワード線である第２ワード線WLは、複数の
第１ロウデコーダに共通の信号として用いられる。第２
ワード線が低い抵抗値を持ち、かつ、これに付加される
寄生容量が小さいので、高速化ができる。
うちの２ビットを除く信号に基づいて、第２ワード線WL
の選択信号を形成する。第１ロウデコーダXDCR1は、第
２ワード線WLの選択信号と、２ビットのロウアドレス信
号ax0,ax1とに基づいて、第１ワード線DWLの選択信号を
形成する。主ワード線である第２ワード線WLは、複数の
第１ロウデコーダに共通の信号として用いられる。第２
ワード線が低い抵抗値を持ち、かつ、これに付加される
寄生容量が小さいので、高速化ができる。
第２ワード線及び基準電圧配線は、第１層アルミニウ
ム層以外の層で形成してもよい。
ム層以外の層で形成してもよい。
第２ワード線及び基準電圧配線が、第２層アルミニウ
ム層からなっていてもよい。この場合、データ線が第１
層アルミニウム層によって形成される。データ線と半導
体領域８との接続のための導電層は、形成しないが、ま
たは、導電層10Bによって形成される。一方、基準電圧
配線と半導体領域８との接続のために、第１アルミニウ
ム層からなる導電層を、導電層12Cと同様に、形成する
ことが望ましい。
ム層からなっていてもよい。この場合、データ線が第１
層アルミニウム層によって形成される。データ線と半導
体領域８との接続のための導電層は、形成しないが、ま
たは、導電層10Bによって形成される。一方、基準電圧
配線と半導体領域８との接続のために、第１アルミニウ
ム層からなる導電層を、導電層12Cと同様に、形成する
ことが望ましい。
第2A図、第７図、第8A図及び第10図の各例において、
データ線と半導体領域８との接続のための導電層は形成
しなくてもよい。
データ線と半導体領域８との接続のための導電層は形成
しなくてもよい。
本発明は、相補型のMISFETでフリップフロップ回路が
構成されたメモリセルを備えたSRAMに適用してもよい。
特に、ｐチャネルMISFETが、基板上に形成された（多結
晶）シリコン膜を利用して形成される場合には、これを
覆うように、データ線等からの電界効果の影響を低減す
る基準電圧配線を構成すればよい。
構成されたメモリセルを備えたSRAMに適用してもよい。
特に、ｐチャネルMISFETが、基板上に形成された（多結
晶）シリコン膜を利用して形成される場合には、これを
覆うように、データ線等からの電界効果の影響を低減す
る基準電圧配線を構成すればよい。
本発明は、高抵抗負荷素子を半導体基板に設けた細孔
に埋込むように構成したメモリセルを有するSRAMに適用
してもよい。この場合には、電源電圧は半導体基板側か
らメモリセルに供給し、第２ワード線及び基準電圧配線
を比抵抗値が小さな導電層（アルミニウム膜等）で構成
すればよい。
に埋込むように構成したメモリセルを有するSRAMに適用
してもよい。この場合には、電源電圧は半導体基板側か
らメモリセルに供給し、第２ワード線及び基準電圧配線
を比抵抗値が小さな導電層（アルミニウム膜等）で構成
すればよい。
本発明は、第１図の回路において抵抗R1,R2を持たな
いメモリセルを有するSRAMにも適用できる。この場合の
メモリセルの形は、第９図のメモリセルにデータ線（第
2A図に示す。）を加えたものに類似になる。この場合、
抵抗R1,R2と領域８との接続面積が不要なので、その
分、面積を小さくできる。
いメモリセルを有するSRAMにも適用できる。この場合の
メモリセルの形は、第９図のメモリセルにデータ線（第
2A図に示す。）を加えたものに類似になる。この場合、
抵抗R1,R2と領域８との接続面積が不要なので、その
分、面積を小さくできる。
本発明は、デコーダや入出力バッファ等の周辺回路が
バイポーラトランジスタと相補型のMISFETとからいわゆ
るBi−CMOS回路からなっていてもよい。特に、高速化の
ためにバイポーラトランジスタをECL（エミッタ カッ
プルド ロジック）レベルで動作させる場合、上述の各
例において、電源電圧Vcc及び接地電位Vssが、それぞ
れ、接地電位Vss及び負極性の電源電位VEEによって置き
かえられる。
バイポーラトランジスタと相補型のMISFETとからいわゆ
るBi−CMOS回路からなっていてもよい。特に、高速化の
ためにバイポーラトランジスタをECL（エミッタ カッ
プルド ロジック）レベルで動作させる場合、上述の各
例において、電源電圧Vcc及び接地電位Vssが、それぞ
れ、接地電位Vss及び負極性の電源電位VEEによって置き
かえられる。
上述した各実施例を組合せて用いることもできる。例
えば、第8A図の例において、データ線を第１層アルミニ
ウム層で、第２ワード線及び基準電位線を第２層アルミ
ニウム層で形成してもよい。
えば、第8A図の例において、データ線を第１層アルミニ
ウム層で、第２ワード線及び基準電位線を第２層アルミ
ニウム層で形成してもよい。
メモリセルを構成する、MISFET、抵抗等の回路素子
は、種々変形が可能である。
は、種々変形が可能である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、スタティックRAMのメモリセルのMISFETの
ゲート電極を延在することによって構成される第１のワ
ード線とこれとは別の第２のワード線とを有するととも
に、第２のワード線と同一の層でメモリセルへ接地電位
のような固定電位を供給する配線を形成して、製造工程
を増すことなく、高速化を図ることができる。
ゲート電極を延在することによって構成される第１のワ
ード線とこれとは別の第２のワード線とを有するととも
に、第２のワード線と同一の層でメモリセルへ接地電位
のような固定電位を供給する配線を形成して、製造工程
を増すことなく、高速化を図ることができる。
第1A図は、本発明の第１実施例であるSRAMのメモリセル
の回路図、 第1B図は本発明のSRAMのメモリアレイの概念図、 第2A図及び第2B図は、本発明の第１実施例であるSRAMの
メモリモルの平面図及び概念図、 第３図は、第2A図のIII−III線で切った断面図、 第４図乃至第６図は、本発明の第１実施例であるSRAMの
メモリセルの一部を示す平面図、 第７図は、本発明の他の実施例であるSRAMのメモリセル
の平面図、 第8A図及び第8B図は、本発明の他の実施例を示す図。 図中、１……半導体基板、４……ゲート絶縁膜、５……
ゲート電極又はワード線、6,8……半導体領域、10A,R…
…高抵抗負荷素子（半導体抵抗素子）、10B,Vcc……電
源電圧配線、12A,Vss……基準電圧配線、12B,WL……ワ
ード線、12C……ペデスタル用導電層、14,DL……データ
線、Qd……駆動用MISFET、Qt……転送用MISFETである。
の回路図、 第1B図は本発明のSRAMのメモリアレイの概念図、 第2A図及び第2B図は、本発明の第１実施例であるSRAMの
メモリモルの平面図及び概念図、 第３図は、第2A図のIII−III線で切った断面図、 第４図乃至第６図は、本発明の第１実施例であるSRAMの
メモリセルの一部を示す平面図、 第７図は、本発明の他の実施例であるSRAMのメモリセル
の平面図、 第8A図及び第8B図は、本発明の他の実施例を示す図。 図中、１……半導体基板、４……ゲート絶縁膜、５……
ゲート電極又はワード線、6,8……半導体領域、10A,R…
…高抵抗負荷素子（半導体抵抗素子）、10B,Vcc……電
源電圧配線、12A,Vss……基準電圧配線、12B,WL……ワ
ード線、12C……ペデスタル用導電層、14,DL……データ
線、Qd……駆動用MISFET、Qt……転送用MISFETである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 目黒 怜 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭60−4253（ＪＰ，Ａ) 特開 昭56−161668（ＪＰ，Ａ) 特開 昭58−35968（ＪＰ，Ａ) 特開 昭60−245271（ＪＰ，Ａ) 特開 昭54−122984（ＪＰ，Ａ) 特開 昭58−165375（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一対の負荷素子および一対の駆動用MISFET
で構成されるフリップフロップ回路と、その回路の一対
の入出力端子に接続される一対の転送用MISFETとで構成
された複数のメモリセルが半導体基体に設けられ、それ
らのメモリセルに電気的に接続される電源電圧配線およ
び基準電圧配線が上記半導体基体主面上に設けられた半
導体記憶装置であって、 上記半導体基体主面上に第一の方向に延在され、一部が
上記転送用MISFETのゲート電極となる複数の第一ワード
線と、 上記半導体基体主面上に第一の方向に延在され、複数の
上記第一ワード線と別層であって、その第一ワード線に
電気的に接続された複数の第二ワード線と、 上記記半導体基体主面上に上記第一の方向と直交する第
二の方向に延在され、一部が上記転送用MISFETのソース
又はドレイン領域に電気的に接続された複数のデータ線
とを有し、 上記基準電圧配線は、第二ワード線と同層を成し、上記
電源電圧配線および上記データ線の線幅よりも幅広であ
って、上記負荷素子上に延びてその負荷素子に対するシ
ールド層としての働きを兼ね、上記第二の方向に延在し
て成ることを特徴とする半導体記憶装置。 - 【請求項２】一対の負荷素子および一対の駆動用MISFET
で構成されるフリップフロップ回路と、その回路の一対
の入出力端子に接続される一対の転送用MISFETとで構成
された複数のメモリセルが半導体基体に設けられ、それ
らのメモリセルに電気的に接続される電源電圧配線およ
び基準電圧配線が上記半導体基体主面上に設けられた半
導体記憶装置であって、 上記半導体基体主面上に第一の方向に延在され、一部が
上記転送用MISFETのゲート電極となる複数の第一ワード
線と、 上記半導体基体主面上に第一の方向に延在され、複数の
上記第一ワード線と別層であって、その第一ワード線に
対応して電気的に接続された複数の第二ワード線と、 上記記半導体基体主面上に上記第一の方向と直交する第
二の方向に延在され、一部が上記転送用MISFETのソース
又はドレイン領域に電気的に接続された複数のデータ線
とを有し、 上記基準電圧配線は、上記第二ワード線と同層を成し、
上記負荷素子上に延びてその負荷素子に対するシールド
層としての働きを兼ね、上記電源電圧配線および上記デ
ータ線の線幅よりも幅広に上記第二の方向に延在され、
上記負荷素子はその長手方向が前記第一の方向に配列さ
れ、上記データ線が上記負荷素子上部の上記基準電圧配
線上に延在して成ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071411A JP2594931B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071411A JP2594931B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63239862A JPS63239862A (ja) | 1988-10-05 |
| JP2594931B2 true JP2594931B2 (ja) | 1997-03-26 |
Family
ID=13459747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071411A Expired - Fee Related JP2594931B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594931B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122984A (en) * | 1978-03-16 | 1979-09-22 | Nec Corp | Memory unit of integrated circuit |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5835968A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 半導体記憶装置 |
| JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
| JPS60245271A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-03-27 JP JP62071411A patent/JP2594931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63239862A (ja) | 1988-10-05 |
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Legal Events
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|---|---|---|---|
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