JPH0917962A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0917962A JPH0917962A JP7165525A JP16552595A JPH0917962A JP H0917962 A JPH0917962 A JP H0917962A JP 7165525 A JP7165525 A JP 7165525A JP 16552595 A JP16552595 A JP 16552595A JP H0917962 A JPH0917962 A JP H0917962A
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- semiconductor
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Abstract
(57)【要約】
【目的】 ＳＲＡＭを有する半導体集積回路装置のメモ
リセルのサイズを増大させることなく、βレシオを増大
させる。 【構成】 キャリアのモビリティの大きい第１方向と、
キャリアのモビリティの小さい第２方向とを有する半導
体基板２の主面上に、ＳＲＡＭのメモリセルＭＣを構成
するドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電
極７をそのチャネル方向が第１方向に沿うように配置
し、トランスファＭＯＳ・ＦＥＴＱｔ1 のゲート電極１
３をそのチャネル方向が第２方向に沿うように配置し
た。
リセルのサイズを増大させることなく、βレシオを増大
させる。 【構成】 キャリアのモビリティの大きい第１方向と、
キャリアのモビリティの小さい第２方向とを有する半導
体基板２の主面上に、ＳＲＡＭのメモリセルＭＣを構成
するドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電
極７をそのチャネル方向が第１方向に沿うように配置
し、トランスファＭＯＳ・ＦＥＴＱｔ1 のゲート電極１
３をそのチャネル方向が第２方向に沿うように配置し
た。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、例えばＳＲＡＭ（Static RandomAccess Memo
ry ）を有する半導体集積回路装置に適用して有効な技
術に関するものである。
術に関し、例えばＳＲＡＭ（Static RandomAccess Memo
ry ）を有する半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】ＳＲＡＭのメモリセルは、通常、ワード
線と一対の相補性データ線との交差部に配置されたフリ
ップフロップ回路と、２個のトランスファＭＯＳ・ＦＥ
Ｔ（Metal Oxide Semiconductor ・ Field Effect Trans
istor ）とから構成されている。
線と一対の相補性データ線との交差部に配置されたフリ
ップフロップ回路と、２個のトランスファＭＯＳ・ＦＥ
Ｔ（Metal Oxide Semiconductor ・ Field Effect Trans
istor ）とから構成されている。
【０００３】このフリップフロップ回路は、１ビットの
データを記憶する回路であり、通常２つのドライバＭＯ
Ｓ・ＦＥＴを有し、トランスファＭＯＳ・ＦＥＴを介し
てデータ線と電気的に接続されている。トランスファＭ
ＯＳ・ＦＥＴは、データの授受を操作するスイッチング
素子であり、そのゲート電極は、ワード線と電気的に接
続されている。
データを記憶する回路であり、通常２つのドライバＭＯ
Ｓ・ＦＥＴを有し、トランスファＭＯＳ・ＦＥＴを介し
てデータ線と電気的に接続されている。トランスファＭ
ＯＳ・ＦＥＴは、データの授受を操作するスイッチング
素子であり、そのゲート電極は、ワード線と電気的に接
続されている。
【０００４】このフリップロップ回路とデータ線との間
におけるデータの授受は、ワード線（トランスファＭＯ
Ｓ・ＦＥＴのゲート電極）に所定の電圧を印加し、トラ
ンスファＭＯＳ・ＦＥＴをオンすることによって行われ
ている。
におけるデータの授受は、ワード線（トランスファＭＯ
Ｓ・ＦＥＴのゲート電極）に所定の電圧を印加し、トラ
ンスファＭＯＳ・ＦＥＴをオンすることによって行われ
ている。
【０００５】このようなメモリセルを有するＳＲＡＭ
は、記憶ノードにリーク電流があっても、電源が印加さ
れている限り、そのリーク分が負荷を通じて電源から供
給されるので、煩雑なリフレッシュ動作の必要がなく、
しかも動作タイミングが容易なので使い易いこと等か
ら、汎用計算機、大形計算機あるいは端末等に広く使用
されている。
は、記憶ノードにリーク電流があっても、電源が印加さ
れている限り、そのリーク分が負荷を通じて電源から供
給されるので、煩雑なリフレッシュ動作の必要がなく、
しかも動作タイミングが容易なので使い易いこと等か
ら、汎用計算機、大形計算機あるいは端末等に広く使用
されている。
【０００６】ところで、本発明者は、このＳＲＡＭのメ
モリセルを構成するドライバＭＯＳ・ＦＥＴとトランス
ファＭＯＳ・ＦＥＴとの配置について検討した。以下
は、公知とされた技術ではないが、本発明者の検討した
技術であり、その概要は次のとおりである。
モリセルを構成するドライバＭＯＳ・ＦＥＴとトランス
ファＭＯＳ・ＦＥＴとの配置について検討した。以下
は、公知とされた技術ではないが、本発明者の検討した
技術であり、その概要は次のとおりである。
【０００７】ドライバＭＯＳ・ＦＥＴやトランスファＭ
ＯＳ・ＦＥＴが形成される半導体基板としては、（１０
０）面、（３１１）面、（５１１）面または酸化積層欠
陥を抑制する観点から（１００）面を４度傾斜させて形
成された面を素子形成面として用いる半導体基板があ
る。
ＯＳ・ＦＥＴが形成される半導体基板としては、（１０
０）面、（３１１）面、（５１１）面または酸化積層欠
陥を抑制する観点から（１００）面を４度傾斜させて形
成された面を素子形成面として用いる半導体基板があ
る。
【０００８】いずれの半導体基板を用いる場合において
もドライバＭＯＳ・ＦＥＴおよびトランスファＭＯＳ・
ＦＥＴは、その各々のチャネル長の方向が直交するよう
に半導体基板の主面に配置されているが、そのドライバ
ＭＯＳ・ＦＥＴおよびトランスファＭＯＳ・ＦＥＴと半
導体基板との関係を考慮した配置について特に規定が無
く、通常、ドライバＭＯＳ・ＦＥＴおよびトランスファ
ＭＯＳ・ＦＥＴの双方の特性が同じになるように配置さ
れている。
もドライバＭＯＳ・ＦＥＴおよびトランスファＭＯＳ・
ＦＥＴは、その各々のチャネル長の方向が直交するよう
に半導体基板の主面に配置されているが、そのドライバ
ＭＯＳ・ＦＥＴおよびトランスファＭＯＳ・ＦＥＴと半
導体基板との関係を考慮した配置について特に規定が無
く、通常、ドライバＭＯＳ・ＦＥＴおよびトランスファ
ＭＯＳ・ＦＥＴの双方の特性が同じになるように配置さ
れている。
【０００９】なお、ＳＲＡＭを有する半導体集積回路装
置については、例えば特開昭５６−１６１６６８号公報
に記載があり、ＳＲＡＭの高速化技術について開示され
ている。
置については、例えば特開昭５６−１６１６６８号公報
に記載があり、ＳＲＡＭの高速化技術について開示され
ている。
【００１０】
【発明が解決しようとする課題】ところで、高速性が要
求されるＳＲＡＭにおいては、データの読み出しや書き
込み等の信頼性を確保するために、如何にして個々のＳ
ＲＡＭのメモリセルにおける動作安定性を向上させるか
が課題となっている。
求されるＳＲＡＭにおいては、データの読み出しや書き
込み等の信頼性を確保するために、如何にして個々のＳ
ＲＡＭのメモリセルにおける動作安定性を向上させるか
が課題となっている。
【００１１】特に、この課題は、素子や配線等の寸法縮
小に伴い電源電圧を低くする傾向にある近年の半導体集
積回路装置において、電源電圧を低くする分、メモリセ
ルの動作に与える影響も大きいので、重要な課題となっ
ている。
小に伴い電源電圧を低くする傾向にある近年の半導体集
積回路装置において、電源電圧を低くする分、メモリセ
ルの動作に与える影響も大きいので、重要な課題となっ
ている。
【００１２】しかし、上述の発明者が検討したＳＲＡＭ
のメモリセル技術においては、ドライバＭＯＳ・ＦＥＴ
およびトランスファＭＯＳ・ＦＥＴの配置と半導体基板
の性質との関係について、ＳＲＡＭの動作安定性を向上
させる上での充分な考慮がなされておらず、以下の課題
があることを本発明者は見い出した。
のメモリセル技術においては、ドライバＭＯＳ・ＦＥＴ
およびトランスファＭＯＳ・ＦＥＴの配置と半導体基板
の性質との関係について、ＳＲＡＭの動作安定性を向上
させる上での充分な考慮がなされておらず、以下の課題
があることを本発明者は見い出した。
【００１３】すなわち、一般的にＳＲＡＭのメモリセル
の動作を安定させるには、メモリセルを構成するトラン
ジスタの比（ドライバＭＯＳ・ＦＥＴ／トランスファＭ
ＯＳ・ＦＥＴ：以下、βレシオという：β＝（ＤＷ／Ｄ
Ｌ）／（ＴＷ／ＴＬ）、但し、ＤＷ：ドライバＭＯＳ・
ＦＥＴのゲート幅、ＤＬ：ドライバＭＯＳ・ＦＥＴのゲ
ート長、ＴＷ：トランスファＭＯＳ・ＦＥＴのゲート
幅、ＴＬ：トランスファＭＯＳ・ＦＥＴのゲート長）を
大きく取ることが有効であることが知られているが、こ
のβレシオを増大させるためにトランスファＭＯＳ・Ｆ
ＥＴの駆動能力を下げることは、トランスファＭＯＳ・
ＦＥＴに接続されるセンスアンプの動作マージンを狭
め、高速化に不向きであるという問題がある。一方、β
レシオを増大させるためにドライバＭＯＳ・ＦＥＴの駆
動能力を向上させる方法として、ゲート電極におけるチ
ャネル長方向の寸法を大きくする方法があるが、この場
合は、メモリセル面積の増大を招き、チップサイズの増
大を招く問題がある。
の動作を安定させるには、メモリセルを構成するトラン
ジスタの比（ドライバＭＯＳ・ＦＥＴ／トランスファＭ
ＯＳ・ＦＥＴ：以下、βレシオという：β＝（ＤＷ／Ｄ
Ｌ）／（ＴＷ／ＴＬ）、但し、ＤＷ：ドライバＭＯＳ・
ＦＥＴのゲート幅、ＤＬ：ドライバＭＯＳ・ＦＥＴのゲ
ート長、ＴＷ：トランスファＭＯＳ・ＦＥＴのゲート
幅、ＴＬ：トランスファＭＯＳ・ＦＥＴのゲート長）を
大きく取ることが有効であることが知られているが、こ
のβレシオを増大させるためにトランスファＭＯＳ・Ｆ
ＥＴの駆動能力を下げることは、トランスファＭＯＳ・
ＦＥＴに接続されるセンスアンプの動作マージンを狭
め、高速化に不向きであるという問題がある。一方、β
レシオを増大させるためにドライバＭＯＳ・ＦＥＴの駆
動能力を向上させる方法として、ゲート電極におけるチ
ャネル長方向の寸法を大きくする方法があるが、この場
合は、メモリセル面積の増大を招き、チップサイズの増
大を招く問題がある。
【００１４】本発明の目的は、半導体基板上に形成され
る所定のＭＩＳトランジスタのゲート電極におけるチャ
ネル長方向の寸法を大きくすることなく、電流駆動能力
を向上させることのできる技術を提供することにある。
る所定のＭＩＳトランジスタのゲート電極におけるチャ
ネル長方向の寸法を大きくすることなく、電流駆動能力
を向上させることのできる技術を提供することにある。
【００１５】本発明の目的は、ＳＲＡＭを有する半導体
集積回路装置のメモリセルのサイズを増大させることな
く、βレシオを増大させることのできる技術を提供する
ことにある。
集積回路装置のメモリセルのサイズを増大させることな
く、βレシオを増大させることのできる技術を提供する
ことにある。
【００１６】本発明の目的は、ＳＲＡＭを有する半導体
集積回路装置のメモリセルのサイズを増大させることな
く、動作安定性を向上させることのできる技術を提供す
ることにある。
集積回路装置のメモリセルのサイズを増大させることな
く、動作安定性を向上させることのできる技術を提供す
ることにある。
【００１７】本発明の目的は、ＳＲＡＭを有する半導体
集積回路装置のメモリセルのサイズを増大させることな
く、低電圧でも安定動作させることのできる技術を提供
することにある。
集積回路装置のメモリセルのサイズを増大させることな
く、低電圧でも安定動作させることのできる技術を提供
することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２０】すなわち、本発明の半導体集積回路装置
は、キャリアのモビリティが異なる第１方向および第２
方向を有する半導体基板の主面上に、駆動能力の異なる
第１のＭＩＳトランジスタおよび第２のＭＩＳトランジ
スタを設け、前記第１方向におけるキャリアのモビリテ
ィは、前記第２方向におけるキャリアのモビリティより
も大きく、かつ、前記第１のＭＩＳトランジスタは、前
記第２のＭＩＳトランジスタよりも大きな駆動能力を必
要とする半導体集積回路装置であって、前記第１のＭＩ
Ｓトランジスタのゲート電極をそのチャネル長の方向が
前記第１方向に沿うように配置するとともに、前記第２
のＭＩＳトランジスタのゲート電極をそのチャネル長の
方向が前記第２方向に沿うように配置したものである。
は、キャリアのモビリティが異なる第１方向および第２
方向を有する半導体基板の主面上に、駆動能力の異なる
第１のＭＩＳトランジスタおよび第２のＭＩＳトランジ
スタを設け、前記第１方向におけるキャリアのモビリテ
ィは、前記第２方向におけるキャリアのモビリティより
も大きく、かつ、前記第１のＭＩＳトランジスタは、前
記第２のＭＩＳトランジスタよりも大きな駆動能力を必
要とする半導体集積回路装置であって、前記第１のＭＩ
Ｓトランジスタのゲート電極をそのチャネル長の方向が
前記第１方向に沿うように配置するとともに、前記第２
のＭＩＳトランジスタのゲート電極をそのチャネル長の
方向が前記第２方向に沿うように配置したものである。
【００２１】また、本発明の半導体集積回路装置は、キ
ャリアのモビリティが異なる第１方向および第２方向を
有し、かつ、前記第１方向におけるキャリアのモビリテ
ィが前記第２方向におけるキャリアのモビリティよりも
大きくなるように設定された半導体基板の主面上に、ワ
ード線で制御されるトランスファＭＩＳトランジスタお
よびドライバＭＩＳトランジスタによってメモリセルが
構成されたＳＲＡＭを設けてなる半導体集積回路装置で
あって、前記ドライバＭＩＳトランジスタのゲート電極
をそのチャネル長が前記第１方向に沿うように配置する
とともに、前記トランスファＭＩＳトランジスタのゲー
ト電極をそのチャネル長が前記第２方向に沿うように配
置したものである。
ャリアのモビリティが異なる第１方向および第２方向を
有し、かつ、前記第１方向におけるキャリアのモビリテ
ィが前記第２方向におけるキャリアのモビリティよりも
大きくなるように設定された半導体基板の主面上に、ワ
ード線で制御されるトランスファＭＩＳトランジスタお
よびドライバＭＩＳトランジスタによってメモリセルが
構成されたＳＲＡＭを設けてなる半導体集積回路装置で
あって、前記ドライバＭＩＳトランジスタのゲート電極
をそのチャネル長が前記第１方向に沿うように配置する
とともに、前記トランスファＭＩＳトランジスタのゲー
ト電極をそのチャネル長が前記第２方向に沿うように配
置したものである。
【００２２】
【作用】上記した本発明の半導体集積回路装置によれ
ば、第１のＭＩＳトランジスタのゲート電極を、そのチ
ャネル長の方向がキャリアのモビリティの大きい第１方
向に沿うように配置したことにより、第１のＭＩＳトラ
ンジスタのゲート電極におけるチャネル長方向の寸法を
大きくすることなく、第１のＭＩＳトランジスタのチャ
ネル電流を増大させることができ、電流駆動能力を向上
させることが可能となる。
ば、第１のＭＩＳトランジスタのゲート電極を、そのチ
ャネル長の方向がキャリアのモビリティの大きい第１方
向に沿うように配置したことにより、第１のＭＩＳトラ
ンジスタのゲート電極におけるチャネル長方向の寸法を
大きくすることなく、第１のＭＩＳトランジスタのチャ
ネル電流を増大させることができ、電流駆動能力を向上
させることが可能となる。
【００２３】また、上記した本発明の半導体集積回路装
置によれば、ドライバＭＩＳトランジスタをそのチャネ
ル方向が第１方向に沿うように配置し、トランスファＭ
ＩＳトランジスタをそのチャネル方向が第２方向に沿う
ように配置することにより、ドライバＭＩＳトランジス
タ側ではチャネル長方のゲート電極の寸法を大きくする
ことなく、電流駆動能力を向上させることができ、トラ
ンスファＭＩＳトランジスタ側では電流駆動能力を許容
範囲内で小さくすることが可能となる。
置によれば、ドライバＭＩＳトランジスタをそのチャネ
ル方向が第１方向に沿うように配置し、トランスファＭ
ＩＳトランジスタをそのチャネル方向が第２方向に沿う
ように配置することにより、ドライバＭＩＳトランジス
タ側ではチャネル長方のゲート電極の寸法を大きくする
ことなく、電流駆動能力を向上させることができ、トラ
ンスファＭＩＳトランジスタ側では電流駆動能力を許容
範囲内で小さくすることが可能となる。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２５】（実施例１）本実施例１の半導体集積回路
装置は、例えば５１２ＫＢｉｔ×８Ｂｉｔ構成の４Ｍ・
ＳＲＡＭである。このＳＲＡＭが形成された半導体チッ
プを図３に示す。
装置は、例えば５１２ＫＢｉｔ×８Ｂｉｔ構成の４Ｍ・
ＳＲＡＭである。このＳＲＡＭが形成された半導体チッ
プを図３に示す。
【００２６】半導体チップ１は、例えば１７ｍｍ×７ｍ
ｍ程度の長方形状のシリコン（Ｓｉ）単結晶等のような
半導体小片からなる。なお、半導体チップ１は、例えば
ＤＩＰ（Dual Inline Package ）やＳＯＪ（Small Outl
ine J-lead Package）等のような樹脂封止形のパッケー
ジによって封止されている。
ｍ程度の長方形状のシリコン（Ｓｉ）単結晶等のような
半導体小片からなる。なお、半導体チップ１は、例えば
ＤＩＰ（Dual Inline Package ）やＳＯＪ（Small Outl
ine J-lead Package）等のような樹脂封止形のパッケー
ジによって封止されている。
【００２７】半導体チップ１の長辺側の周辺には、複数
のボンディングパッドＢＰが配置されている。このボン
ディングパッドＢＰは、ボンディングワイヤを通じてリ
ードに接続され、上記したパッケージの外部に引き出さ
れるようになっている。
のボンディングパッドＢＰが配置されている。このボン
ディングパッドＢＰは、ボンディングワイヤを通じてリ
ードに接続され、上記したパッケージの外部に引き出さ
れるようになっている。
【００２８】ボンディングパッドＢＰの各々には、例え
ばアドレス信号、チップセレクト信号、アウトプットイ
ネーブル信号およびライトイネーブル信号等のような信
号が伝送される他、電源電圧および基準電圧が印加され
るようになっている。なお、この電源電圧は、例えば５
Ｖ程度に設定されている。また、基準電圧は、例えば０
Ｖに設定されている。
ばアドレス信号、チップセレクト信号、アウトプットイ
ネーブル信号およびライトイネーブル信号等のような信
号が伝送される他、電源電圧および基準電圧が印加され
るようになっている。なお、この電源電圧は、例えば５
Ｖ程度に設定されている。また、基準電圧は、例えば０
Ｖに設定されている。
【００２９】半導体チップ１の中央には、例えば４個の
メモリブロックＬＭＢが半導体チップ１の長辺に沿って
配置されている。そして、個々のメモリブロックＬＭＢ
には、例えば４個の小さなメモリブロックＭＢが図３の
横方向に沿って配置されている。
メモリブロックＬＭＢが半導体チップ１の長辺に沿って
配置されている。そして、個々のメモリブロックＬＭＢ
には、例えば４個の小さなメモリブロックＭＢが図３の
横方向に沿って配置されている。
【００３０】個々のメモリブロックＬＭＢの上側には、
例えばロード回路ＬＯＡＤが配置され、個々のメモリブ
ロックＬＭＢの下側には、例えばＹデコーダ回路ＹＤＥ
Ｃ、Ｙスイッチ回路Ｙ−ＳＷおよびセンスアンプ回路Ｓ
Ａが配置されている。
例えばロード回路ＬＯＡＤが配置され、個々のメモリブ
ロックＬＭＢの下側には、例えばＹデコーダ回路ＹＤＥ
Ｃ、Ｙスイッチ回路Ｙ−ＳＷおよびセンスアンプ回路Ｓ
Ａが配置されている。
【００３１】また、半導体チップ１の両短辺側のメモリ
ブロックＬＭＢと、その各々に隣接するメモリブロック
ＬＭＢとの間には、例えばＸデコーダ回路ＸＤＥＣが配
置されている。
ブロックＬＭＢと、その各々に隣接するメモリブロック
ＬＭＢとの間には、例えばＸデコーダ回路ＸＤＥＣが配
置されている。
【００３２】また、４個のメモリブロックＬＭＢのう
ち、図３の最も右側に配置されたメモリブロックＬＭＢ
には、例えば冗長回路ＳＭＢが配置されている。なお、
図３の符号ＭＷＬはメインワード線を示している。
ち、図３の最も右側に配置されたメモリブロックＬＭＢ
には、例えば冗長回路ＳＭＢが配置されている。なお、
図３の符号ＭＷＬはメインワード線を示している。
【００３３】次に、メモリブロックＬＭＢをさらに分割
したメモリブロックＭＢの要部拡大ブロック図を図４に
示す。
したメモリブロックＭＢの要部拡大ブロック図を図４に
示す。
【００３４】１個のメモリブロックＭＢには、例えば４
個のメモリセルアレイＭＡＹが図４の横方向に沿って配
置されている。すなわち、本実施例１においては、４個
のメモリブロックＬＭＢ（図３参照）の各々を４個のメ
モリブロックＭＢに分割し、さらに、その４個のメモリ
ブロックＭＢの各々を４個のメモリセルアレイＭＡＹに
分割するので、合計６４個のメモリセルアレイＭＡＹが
半導体チップ１の長辺に沿って配置されていることにな
る。
個のメモリセルアレイＭＡＹが図４の横方向に沿って配
置されている。すなわち、本実施例１においては、４個
のメモリブロックＬＭＢ（図３参照）の各々を４個のメ
モリブロックＭＢに分割し、さらに、その４個のメモリ
ブロックＭＢの各々を４個のメモリセルアレイＭＡＹに
分割するので、合計６４個のメモリセルアレイＭＡＹが
半導体チップ１の長辺に沿って配置されていることにな
る。
【００３５】また、メモリブロックＭＢの中央には、ワ
ードデコーダ回路ＷＤＥＣが配置されている。このワー
ドデコーダ回路ＷＤＥＣは、上記したＸデコーダ回路Ｘ
ＤＥＣ（図３参照）によって選択されるようになってい
る。
ードデコーダ回路ＷＤＥＣが配置されている。このワー
ドデコーダ回路ＷＤＥＣは、上記したＸデコーダ回路Ｘ
ＤＥＣ（図３参照）によって選択されるようになってい
る。
【００３６】例えば図３の左側の２個のメモリブロック
ＬＭＢの８個のメモリブロックＭＢにおけるワードデコ
ーダ回路ＷＤＣは、その２個のメモリブロックＬＭＢ間
のＸデコーダ回路ＸＤＥＣで選択され、例えば図３の右
側の２個のメモリブロックＬＭＢの８個のメモリブロッ
クＭＢにおけるワードデコーダ回路ＷＤＣは、その２個
のメモリブロックＬＭＢ間のＸデコーダ回路ＸＤＥＣで
選択されるようになっている。そして、１個のＸデコー
ダ回路ＸＤＥＣは、８個のメモリブロックＭＢの８個の
ワードデコーダ回路ＷＤＥＣのうちの１つを選択するよ
うになっている。
ＬＭＢの８個のメモリブロックＭＢにおけるワードデコ
ーダ回路ＷＤＣは、その２個のメモリブロックＬＭＢ間
のＸデコーダ回路ＸＤＥＣで選択され、例えば図３の右
側の２個のメモリブロックＬＭＢの８個のメモリブロッ
クＭＢにおけるワードデコーダ回路ＷＤＣは、その２個
のメモリブロックＬＭＢ間のＸデコーダ回路ＸＤＥＣで
選択されるようになっている。そして、１個のＸデコー
ダ回路ＸＤＥＣは、８個のメモリブロックＭＢの８個の
ワードデコーダ回路ＷＤＥＣのうちの１つを選択するよ
うになっている。
【００３７】図４において、各々のメモリブロックＭＢ
の上側には、上記したロード回路ＬＯＡＤが個々分割さ
れて配置されている。また、図４において、各々のメモ
リブロックＭＢの下側には、上記したＹデコーダ回路Ｙ
ＤＥＣおよびＹスイッチ回路Ｙ−ＳＷが配置されてい
る。
の上側には、上記したロード回路ＬＯＡＤが個々分割さ
れて配置されている。また、図４において、各々のメモ
リブロックＭＢの下側には、上記したＹデコーダ回路Ｙ
ＤＥＣおよびＹスイッチ回路Ｙ−ＳＷが配置されてい
る。
【００３８】また、各々のメモリブロックＭＢの下側に
は、センスアンプ回路ＳＡが個々分割されて配置されて
いる。このセンスアンプ回路ＳＡは、１個のメモリセル
アレイＭＡＹに対して、例えば４個配置され４Ｂｉｔの
データを１度に出力できるようになっている。
は、センスアンプ回路ＳＡが個々分割されて配置されて
いる。このセンスアンプ回路ＳＡは、１個のメモリセル
アレイＭＡＹに対して、例えば４個配置され４Ｂｉｔの
データを１度に出力できるようになっている。
【００３９】また、ワードデコーダ回路ＷＤＥＣの下側
には、コントロール回路ＣＣが配置されている。また、
図４に示すメモリブロックＭＢにおいて、ワードデコー
ダ回路ＷＤＥＣの左右の各々に配置された２個のメモリ
セルアレイＭＡＹの間には、メモリセルアレイＭＡＹ間
を接続するつなぎセルが配置されている。
には、コントロール回路ＣＣが配置されている。また、
図４に示すメモリブロックＭＢにおいて、ワードデコー
ダ回路ＷＤＥＣの左右の各々に配置された２個のメモリ
セルアレイＭＡＹの間には、メモリセルアレイＭＡＹ間
を接続するつなぎセルが配置されている。
【００４０】次に、個々のメモリセルアレイＭＡＹの要
部拡大図を図５に示す。個々のメモリセルアレイＭＡＹ
は、図５に示すように、さらに、４個のメモリセルアレ
イＳＭＡＹに分割されている。
部拡大図を図５に示す。個々のメモリセルアレイＭＡＹ
は、図５に示すように、さらに、４個のメモリセルアレ
イＳＭＡＹに分割されている。
【００４１】この４個に分割されたメモリセルアレイＳ
ＭＡＹの各々には、例えば１６個のメモリセルＭＣが図
５の横方向に沿って配置されている。すなわち、１個の
メモリセルアレイＭＡＹ（図４参照）には、例えば１６
個のメモリセルＭＣを有するメモリセルアレイＳＭＡＹ
が４個配置されているので、合計６４個のメモリセルＭ
Ｃが図４の横方向に配置されていることになる。また、
１個のメモリセルアレイＭＡＹの図４の縦方向には、例
えば１０２８個（１０２８Ｂｉｔ）のメモリセルＭＣが
配置されている。そして、そのうち、例えば１０２４個
は正規のメモリセルＭＣとなっており、残りの４個は、
例えば冗長用のメモリセルＭＣとなっている。
ＭＡＹの各々には、例えば１６個のメモリセルＭＣが図
５の横方向に沿って配置されている。すなわち、１個の
メモリセルアレイＭＡＹ（図４参照）には、例えば１６
個のメモリセルＭＣを有するメモリセルアレイＳＭＡＹ
が４個配置されているので、合計６４個のメモリセルＭ
Ｃが図４の横方向に配置されていることになる。また、
１個のメモリセルアレイＭＡＹの図４の縦方向には、例
えば１０２８個（１０２８Ｂｉｔ）のメモリセルＭＣが
配置されている。そして、そのうち、例えば１０２４個
は正規のメモリセルＭＣとなっており、残りの４個は、
例えば冗長用のメモリセルＭＣとなっている。
【００４２】また、ワードデコーダ回路ＷＤＣは、メイ
ンワード線ＭＷＬを介してＸデコーダ回路ＸＤＥＣによ
って選択されるようになっている。メインワード線ＭＷ
Ｌは、メモリセルアレイＭＡＹ上を図５の横方向に沿っ
て延在し、例えば４個（４Ｂｉｔ）のメモリセルＭＣ毎
に図５の縦方向に複数配置されている。
ンワード線ＭＷＬを介してＸデコーダ回路ＸＤＥＣによ
って選択されるようになっている。メインワード線ＭＷ
Ｌは、メモリセルアレイＭＡＹ上を図５の横方向に沿っ
て延在し、例えば４個（４Ｂｉｔ）のメモリセルＭＣ毎
に図５の縦方向に複数配置されている。
【００４３】すなわち、メインワード線ＭＷＬは、１個
のメモリブロックＭＢ（図４参照）において、例えばワ
ードデコーダ回路ＷＤＥＣの右側に配置された２個のメ
モリセルアレイＭＡＹの５１２個のメモリセルＭＣを選
択するとともに、左側に配置された２個のメモリセルア
レイＭＡＹの５１２個のメモリセルＭＣを選択し、合計
１０２４個のメモリセルＭＣを選択する。
のメモリブロックＭＢ（図４参照）において、例えばワ
ードデコーダ回路ＷＤＥＣの右側に配置された２個のメ
モリセルアレイＭＡＹの５１２個のメモリセルＭＣを選
択するとともに、左側に配置された２個のメモリセルア
レイＭＡＹの５１２個のメモリセルＭＣを選択し、合計
１０２４個のメモリセルＭＣを選択する。
【００４４】また、ワードデコーダ回路ＷＤＥＣは、そ
れ毎に配置されたアドレス信号線ＡＬによって選択され
るようになっている。アドレス信号線ＡＬは、図５の縦
方向に延在し、図５の横方向に複数本配置されている。
れ毎に配置されたアドレス信号線ＡＬによって選択され
るようになっている。アドレス信号線ＡＬは、図５の縦
方向に延在し、図５の横方向に複数本配置されている。
【００４５】アドレス信号線ＡＬは、メモリブロックＭ
Ｂにおいて、ワードデコーダ回路ＷＤＥＣの右側に配置
された２個のメモリセルアレイＭＡＹのメモリセルＭＣ
を選択するのに８本、左側に配置された２個のメモリセ
ルアレイＭＡＹのメモリセルＭＣを選択するのに８本、
合計１６本配置されている。
Ｂにおいて、ワードデコーダ回路ＷＤＥＣの右側に配置
された２個のメモリセルアレイＭＡＹのメモリセルＭＣ
を選択するのに８本、左側に配置された２個のメモリセ
ルアレイＭＡＹのメモリセルＭＣを選択するのに８本、
合計１６本配置されている。
【００４６】ワードデコーダ回路ＷＤＥＣは、例えば４
個のメモリセルアレイＭＡＹのうちの１個のメモリセル
アレイＭＡＹ上を延在する第１ワード線ＷＬ1 および第
２ワード線ＷＬ2 を選択するようになっている。第１ワ
ード線ＷＬ1 および第２ワード線ＷＬ2 は、メモリセル
アレイＭＡＹ毎（４個のメモリセルアレイＭＡＹ毎）に
配置されている。第１ワード線ＷＬ1 、第２ワード線Ｗ
Ｌ2 の各々は、互いに離間し、かつ、実質的に平行に図
５の横方向に延在する。
個のメモリセルアレイＭＡＹのうちの１個のメモリセル
アレイＭＡＹ上を延在する第１ワード線ＷＬ1 および第
２ワード線ＷＬ2 を選択するようになっている。第１ワ
ード線ＷＬ1 および第２ワード線ＷＬ2 は、メモリセル
アレイＭＡＹ毎（４個のメモリセルアレイＭＡＹ毎）に
配置されている。第１ワード線ＷＬ1 、第２ワード線Ｗ
Ｌ2 の各々は、互いに離間し、かつ、実質的に平行に図
５の横方向に延在する。
【００４７】この第１ワード線ＷＬ1 および第２ワード
線ＷＬ2 は、図６の縦方向に配列された１個のメモリセ
ルＭＣ毎に配置されている。すなわち、１個のメモリセ
ルＭＣには、同一選択信号が印加される２本の第１ワー
ド線ＷＬ1 および第２ワード線ＷＬ2 が延在されてい
る。
線ＷＬ2 は、図６の縦方向に配列された１個のメモリセ
ルＭＣ毎に配置されている。すなわち、１個のメモリセ
ルＭＣには、同一選択信号が印加される２本の第１ワー
ド線ＷＬ1 および第２ワード線ＷＬ2 が延在されてい
る。
【００４８】ワードデコーダ回路ＷＤＥＣの右側に配置
された２個のメモリセルアレイＭＡＹのうち、ワードデ
コーダ回路ＷＤＥＣから離れたメモリセルアレリＭＡＹ
を延在する第１ワード線ＷＬ1 および第２ワード線ＷＬ
2 は、第１サブワード線ＳＷＬ1 を介してワードデコー
ダ回路ＷＤＥＣで選択されるようになっている。また、
ワードデコーダ回路ＷＤＥＣ側のメモリセルアレイＭＡ
Ｙを延在する第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2 は、第２サブワード線ＳＷＬ2 を介してワードデコ
ーダ回路ＷＤＥＣで選択されるようになっている。
された２個のメモリセルアレイＭＡＹのうち、ワードデ
コーダ回路ＷＤＥＣから離れたメモリセルアレリＭＡＹ
を延在する第１ワード線ＷＬ1 および第２ワード線ＷＬ
2 は、第１サブワード線ＳＷＬ1 を介してワードデコー
ダ回路ＷＤＥＣで選択されるようになっている。また、
ワードデコーダ回路ＷＤＥＣ側のメモリセルアレイＭＡ
Ｙを延在する第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2 は、第２サブワード線ＳＷＬ2 を介してワードデコ
ーダ回路ＷＤＥＣで選択されるようになっている。
【００４９】第１サブワード線ＳＷＬ1 、第２サブワー
ド線ＳＷＬ2 の各々は、互いに離間し、かつ、平行に図
５の横方向に延在されている。第１サブワード線ＳＷＬ
1 および第２サブワード線ＳＷＬ2 は、上記した第１ワ
ード線ＷＬ1 および第２ワード線ＷＬ2 と同様に、図５
の縦方向に配置された１個のメモリセルＭＣ毎に配置さ
れている。
ド線ＳＷＬ2 の各々は、互いに離間し、かつ、平行に図
５の横方向に延在されている。第１サブワード線ＳＷＬ
1 および第２サブワード線ＳＷＬ2 は、上記した第１ワ
ード線ＷＬ1 および第２ワード線ＷＬ2 と同様に、図５
の縦方向に配置された１個のメモリセルＭＣ毎に配置さ
れている。
【００５０】第１サブワード線ＳＷＬ1 は、１個のメモ
リセルアレイＭＡＹ上を延在し、その他のメモリセルア
レイＭＡＹに配置された第１ワード線ＷＬ1 および第２
ワード線ＷＬ2 とワードデコーダ回路ＷＤＥＣとを電気
的に接続するようになっている。
リセルアレイＭＡＹ上を延在し、その他のメモリセルア
レイＭＡＹに配置された第１ワード線ＷＬ1 および第２
ワード線ＷＬ2 とワードデコーダ回路ＷＤＥＣとを電気
的に接続するようになっている。
【００５１】ワードデコーダ回路ＷＤＥＣの左側に配置
された２個のメモリセルアレイＭＡＹの各々には、右側
と同様に第１ワード線ＷＬ1 および第２ワード線ＷＬ2
が配置されている。この第１ワード線ＷＬ1 および第２
ワード線ＷＬ2 は、第１サブワード線ＳＷＬ1 または第
２サブワード線ＳＷＬ2 を介してワードデコーダ回路Ｗ
ＤＥＣに電気的に接続されている。なお、第１ワード線
ＷＬＩおよび第２ワード線ＷＬ2 をワードデコーダ回路
ＷＤＥＣに直接電気的に接続しても良い。
された２個のメモリセルアレイＭＡＹの各々には、右側
と同様に第１ワード線ＷＬ1 および第２ワード線ＷＬ2
が配置されている。この第１ワード線ＷＬ1 および第２
ワード線ＷＬ2 は、第１サブワード線ＳＷＬ1 または第
２サブワード線ＳＷＬ2 を介してワードデコーダ回路Ｗ
ＤＥＣに電気的に接続されている。なお、第１ワード線
ＷＬＩおよび第２ワード線ＷＬ2 をワードデコーダ回路
ＷＤＥＣに直接電気的に接続しても良い。
【００５２】メモリセルアレイＭＡＹには、図４および
図５に示すように、相補性データ線ＤＬが配置されてい
る。この相補性データ線ＤＬは、メインワード線ＭＷ
Ｌ、サブワード線ＳＷＬ1 ，ＳＷＬ2 およびワード線Ｗ
Ｌ1 ，ＷＬ2 の各々の延在方向と交差（実質的に直交）
する方向に延在している。また、相補性データ線ＤＬ
は、互いに離間し、かつ、平行に延在する第１データ線
ＤＬ1 および第２データ線ＤＬ2 の２本で構成されてい
る。そして、この相補性データ線ＤＬは、図５の横方向
に配置されたメモリセルＭＣ毎に配置されている。
図５に示すように、相補性データ線ＤＬが配置されてい
る。この相補性データ線ＤＬは、メインワード線ＭＷ
Ｌ、サブワード線ＳＷＬ1 ，ＳＷＬ2 およびワード線Ｗ
Ｌ1 ，ＷＬ2 の各々の延在方向と交差（実質的に直交）
する方向に延在している。また、相補性データ線ＤＬ
は、互いに離間し、かつ、平行に延在する第１データ線
ＤＬ1 および第２データ線ＤＬ2 の２本で構成されてい
る。そして、この相補性データ線ＤＬは、図５の横方向
に配置されたメモリセルＭＣ毎に配置されている。
【００５３】相補性データ線ＤＬの上側の一端側は、ロ
ード回路ＬＯＡＤに電気的に接続されている。また、相
補性データ線ＤＬの下側の他端側は、Ｙスイッチ回路Ｙ
−ＳＷを介してセンスアンプ回路ＳＡと電気的に接続さ
れている。
ード回路ＬＯＡＤに電気的に接続されている。また、相
補性データ線ＤＬの下側の他端側は、Ｙスイッチ回路Ｙ
−ＳＷを介してセンスアンプ回路ＳＡと電気的に接続さ
れている。
【００５４】なお、上記した冗長回路ＳＭＢ（図３参
照）には、冗長用のメモリセルアレイが配置されてい
る。この冗長用のメモリセルアレイには、上述のメモリ
セルアレイＭＡＹに配置されたメモリセルＭＣと同一構
造のメモリセルＭＣが複数個配置されている。冗長用の
メモリセルアレイにおけるメモリセルＭＣは、例えば図
５の横方向に３２個（３２Ｂｉｔ）、縦方向に１０２８
個（１０２８Ｂｉｔ）配置されている。そして、例えば
冗長用のメモリセルアレイの上側には、冗長用のロード
回路が配置され、側部には冗長用のワードデコーダ回路
が配置され、さらに、下側には、冗長用のＹスイッチ回
路Ｙ−ＳＷが配置されている。
照）には、冗長用のメモリセルアレイが配置されてい
る。この冗長用のメモリセルアレイには、上述のメモリ
セルアレイＭＡＹに配置されたメモリセルＭＣと同一構
造のメモリセルＭＣが複数個配置されている。冗長用の
メモリセルアレイにおけるメモリセルＭＣは、例えば図
５の横方向に３２個（３２Ｂｉｔ）、縦方向に１０２８
個（１０２８Ｂｉｔ）配置されている。そして、例えば
冗長用のメモリセルアレイの上側には、冗長用のロード
回路が配置され、側部には冗長用のワードデコーダ回路
が配置され、さらに、下側には、冗長用のＹスイッチ回
路Ｙ−ＳＷが配置されている。
【００５５】次に、メモリセルＭＣの回路図を図６に示
す。メモリセルＭＣは、ワード線ＷＬと相補性データ線
ＤＬとの交差部に配置されている。すなわち、メモリセ
ルＭＣは、第１ワード線ＷＬ1 および第２ワード線ＷＬ
2 と第１データ線ＤＬ1 および第２データ線ＤＬ2 との
交差部に配置されている。
す。メモリセルＭＣは、ワード線ＷＬと相補性データ線
ＤＬとの交差部に配置されている。すなわち、メモリセ
ルＭＣは、第１ワード線ＷＬ1 および第２ワード線ＷＬ
2 と第１データ線ＤＬ1 および第２データ線ＤＬ2 との
交差部に配置されている。
【００５６】メモリセルＭＣは、フリップロップ回路と
２個のトランスファＭＯＳ・ＦＥＴ（第２のＭＩＳトラ
ンジスタ）Ｑｔ1 ，Ｑｔ2 とで構成されている。このフ
リップフロップ回路は、データ蓄積部として構成されて
おり、これによってメモリセルＭＣには、”１”また
は”０”の１Ｂｉｔのデータが記憶されている。
２個のトランスファＭＯＳ・ＦＥＴ（第２のＭＩＳトラ
ンジスタ）Ｑｔ1 ，Ｑｔ2 とで構成されている。このフ
リップフロップ回路は、データ蓄積部として構成されて
おり、これによってメモリセルＭＣには、”１”また
は”０”の１Ｂｉｔのデータが記憶されている。
【００５７】このフリップフロップ回路は、例えば２個
のドライバＭＯＳ・ＦＥＴ（第１のＭＩＳトランジス
タ）Ｑｄ1 ，Ｑｄ2 と、２個の負荷用ＭＯＳ・ＦＥＴＱ
ｐ1 ，Ｑｐ2 とで構成されている。ドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 は、例えばｎチャネル形で構成され
ている。また、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2
は、例えばｐチャネル形で構成されている。すなわち、
本実施例１のＳＲＡＭにおいては、例えば完全ＣＭＯＳ
（Complimentary MOS ）構造のメモリセルＭＣが使用さ
れている。
のドライバＭＯＳ・ＦＥＴ（第１のＭＩＳトランジス
タ）Ｑｄ1 ，Ｑｄ2 と、２個の負荷用ＭＯＳ・ＦＥＴＱ
ｐ1 ，Ｑｐ2 とで構成されている。ドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 は、例えばｎチャネル形で構成され
ている。また、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2
は、例えばｐチャネル形で構成されている。すなわち、
本実施例１のＳＲＡＭにおいては、例えば完全ＣＭＯＳ
（Complimentary MOS ）構造のメモリセルＭＣが使用さ
れている。
【００５８】ドライバＭＯＳ・ＦＥＴＱｄ1 および負荷
用ＭＯＳ・ＦＥＴＱｐ1 は、互いのドレイン領域を接続
し、かつ、互いのゲート電極を接続することで、ＣＭＯ
Ｓ回路を構成している。また、同様に、ドライバＭＯＳ
・ＦＥＴＱｄ2 および負荷用ＭＯＳ・ＦＥＴＱｐ2 は、
互いのドレイン領域を接続し、かつ、互いのゲート電極
を接続することで、ＣＭＯＳ回路を構成している。
用ＭＯＳ・ＦＥＴＱｐ1 は、互いのドレイン領域を接続
し、かつ、互いのゲート電極を接続することで、ＣＭＯ
Ｓ回路を構成している。また、同様に、ドライバＭＯＳ
・ＦＥＴＱｄ2 および負荷用ＭＯＳ・ＦＥＴＱｐ2 は、
互いのドレイン領域を接続し、かつ、互いのゲート電極
を接続することで、ＣＭＯＳ回路を構成している。
【００５９】ドライバＭＯＳ・ＦＥＴＱｄ1 および負荷
用ＭＯＳ・ＦＥＴＱｐ1 の各々のドレイン領域（入出力
端子）は、トランスファＭＯＳ・ＦＥＴＱｔ1 の一方の
半導体領域に電気的に接続されるとともに、ドライバＭ
ＯＳ・ＦＥＴＱｄ2 および負荷用ＭＯＳ・ＦＥＴＱｐ2
の各々のゲート電極に電気的に接続されている。
用ＭＯＳ・ＦＥＴＱｐ1 の各々のドレイン領域（入出力
端子）は、トランスファＭＯＳ・ＦＥＴＱｔ1 の一方の
半導体領域に電気的に接続されるとともに、ドライバＭ
ＯＳ・ＦＥＴＱｄ2 および負荷用ＭＯＳ・ＦＥＴＱｐ2
の各々のゲート電極に電気的に接続されている。
【００６０】ドライバＭＯＳ・ＦＥＴＱｄ2 および負荷
用ＭＯＳ・ＦＥＴＱｐ2 の各々のドレイン領域（入出力
端子）は、トランスファＭＯＳ・ＦＥＴＱｔ2 の一方の
半導体領域に電気的に接続されるとともに、ドライバＭ
ＯＳ・ＦＥＴＱｄ1 および負荷用ＭＯＳ・ＦＥＴＱｐ1
の各々のゲート電極に電気的に接続されている。
用ＭＯＳ・ＦＥＴＱｐ2 の各々のドレイン領域（入出力
端子）は、トランスファＭＯＳ・ＦＥＴＱｔ2 の一方の
半導体領域に電気的に接続されるとともに、ドライバＭ
ＯＳ・ＦＥＴＱｄ1 および負荷用ＭＯＳ・ＦＥＴＱｐ1
の各々のゲート電極に電気的に接続されている。
【００６１】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
各々のソース領域は、基準電圧に電気的に接続されてい
る。この基準電圧は、例えば０Ｖに設定されている。ま
た、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 の各々のソー
ス領域は、上記した電源電圧に電気的に接続されてい
る。この電源電圧は、例えば５Ｖ程度に設定されてい
る。
各々のソース領域は、基準電圧に電気的に接続されてい
る。この基準電圧は、例えば０Ｖに設定されている。ま
た、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 の各々のソー
ス領域は、上記した電源電圧に電気的に接続されてい
る。この電源電圧は、例えば５Ｖ程度に設定されてい
る。
【００６２】また、このフリップフロップ回路の一対の
入出力端子間、すなわち、２つの情報蓄積ノード領域間
には容量素子Ｃが電気的に接続されている。この容量素
子Ｃは、基本的には情報蓄積ノード領域の電荷蓄積量を
増加し、α線ソフトエラー耐圧を高める機能を有してい
る。また、この容量素子Ｃは、各々の電極を２つの情報
蓄積ノード領域間に接続したので、２箇所の情報蓄積ノ
ード領域の各々に独立に２個の容量素子を配置する場合
に比べて、その占有平面を半分にすることができる。し
たがって、ＳＲＡＭの集積度を向上させることが可能に
なっている。
入出力端子間、すなわち、２つの情報蓄積ノード領域間
には容量素子Ｃが電気的に接続されている。この容量素
子Ｃは、基本的には情報蓄積ノード領域の電荷蓄積量を
増加し、α線ソフトエラー耐圧を高める機能を有してい
る。また、この容量素子Ｃは、各々の電極を２つの情報
蓄積ノード領域間に接続したので、２箇所の情報蓄積ノ
ード領域の各々に独立に２個の容量素子を配置する場合
に比べて、その占有平面を半分にすることができる。し
たがって、ＳＲＡＭの集積度を向上させることが可能に
なっている。
【００６３】また、上記したトランスファＭＯＳ・ＦＥ
ＴＱｔ1 ，Ｑｔ2 は、メモリセルＭＣのスイッチング部
として構成されている。トランスファＭＯＳ・ＦＥＴＱ
ｔ1，Ｑｔ2 の各々の一方の半導体領域は、フリップフ
ロップ回路の一対の入出力端子の各々に電気的に接続さ
れ、その各々の他方の半導体領域は、データ線ＤＬ1,DL
2 の各々に電気的に接続されている。さらに、トランス
ファＭＯＳ・ＦＥＴＱｔ1 のゲート電極は、第１ワード
線ＷＬ1 に電気的に接続され、トランスファＭＯＳ・Ｆ
ＥＴＱｔ2 のゲート電極は、第２ワード線ＷＬ2 に電気
的に接続されている。この２個のトランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 は、例えばｎチャネル形で構成さ
れている。
ＴＱｔ1 ，Ｑｔ2 は、メモリセルＭＣのスイッチング部
として構成されている。トランスファＭＯＳ・ＦＥＴＱ
ｔ1，Ｑｔ2 の各々の一方の半導体領域は、フリップフ
ロップ回路の一対の入出力端子の各々に電気的に接続さ
れ、その各々の他方の半導体領域は、データ線ＤＬ1,DL
2 の各々に電気的に接続されている。さらに、トランス
ファＭＯＳ・ＦＥＴＱｔ1 のゲート電極は、第１ワード
線ＷＬ1 に電気的に接続され、トランスファＭＯＳ・Ｆ
ＥＴＱｔ2 のゲート電極は、第２ワード線ＷＬ2 に電気
的に接続されている。この２個のトランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 は、例えばｎチャネル形で構成さ
れている。
【００６４】以上のように構成されたＳＲＡＭは、図３
〜図５に示すように、Ｘデコーダ回路ＸＤＥＣでメイン
ワード線ＭＷＬを介してメモリブロックＬＭＢの複数個
のメモリブロックＭＢにおける１個のワードデコーダ回
路ＷＤＥＣを選択し、この選択されたワードデコーダ回
路ＷＤＥＣでメモリセルアレイＭＡＹの第１ワード線Ｗ
Ｌ1 および第２ワード線ＷＬ2 を選択する。
〜図５に示すように、Ｘデコーダ回路ＸＤＥＣでメイン
ワード線ＭＷＬを介してメモリブロックＬＭＢの複数個
のメモリブロックＭＢにおける１個のワードデコーダ回
路ＷＤＥＣを選択し、この選択されたワードデコーダ回
路ＷＤＥＣでメモリセルアレイＭＡＹの第１ワード線Ｗ
Ｌ1 および第２ワード線ＷＬ2 を選択する。
【００６５】すなわち、ＳＲＡＭは、第１ワード線ＷＬ
1 および第２ワード線ＷＬ2 をその延在方向に複数分割
し、この複数個に分割されたうちの１組の第１ワード線
ＷＬ1 および第２ワード線ＷＬ2 をワードデコーダ回路
ＷＤＥＣおよびＸデコーダ回路ＸＤＥＣで選択する、い
わゆるデバイデッドワードライン方式を採用している。
これにより、選択されたワード線ＷＬの充放電電流を低
減することができるので、消費電力も低減することがで
きるようになっている。
1 および第２ワード線ＷＬ2 をその延在方向に複数分割
し、この複数個に分割されたうちの１組の第１ワード線
ＷＬ1 および第２ワード線ＷＬ2 をワードデコーダ回路
ＷＤＥＣおよびＸデコーダ回路ＸＤＥＣで選択する、い
わゆるデバイデッドワードライン方式を採用している。
これにより、選択されたワード線ＷＬの充放電電流を低
減することができるので、消費電力も低減することがで
きるようになっている。
【００６６】また、本実施例１のＳＲＡＭは、図４およ
び図５に示すように、ワードデコーダ回路ＷＤＥＣの一
端側に配置された２個のうちの一方のメモリセルアレイ
ＭＡＹ上を延在する第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 を第２サブワード線ＳＷＬ2 を介してワード
デコーダ回路ＷＤＥＣに電気的に接続され、他方のメモ
リセルアレイＭＡＹ上に延在される第１ワード線ＷＬ1
および第２ワード線ＷＬ2 を第１サブワード線線ＳＷＬ
1 を介してワードデコーダ回路ＷＤＥＣに接続されてい
る。
び図５に示すように、ワードデコーダ回路ＷＤＥＣの一
端側に配置された２個のうちの一方のメモリセルアレイ
ＭＡＹ上を延在する第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 を第２サブワード線ＳＷＬ2 を介してワード
デコーダ回路ＷＤＥＣに電気的に接続され、他方のメモ
リセルアレイＭＡＹ上に延在される第１ワード線ＷＬ1
および第２ワード線ＷＬ2 を第１サブワード線線ＳＷＬ
1 を介してワードデコーダ回路ＷＤＥＣに接続されてい
る。
【００６７】すなわち、本実施例１のＳＲＡＭは、メモ
リセルアレイＭＡＹに、それ毎に分割されたワード線Ｗ
Ｌおよび複数本のワード線間を接続するサブワード線Ｓ
ＷＬを配置する、いわゆるワードライン方式を採用して
いる。これにより、サブワード線ＳＷＬに相当する分、
ワードデコーダ回路ＷＤＥＣとワード線ＷＬとの間の抵
抗値を低減することができるので、選択されたワード線
ＷＬの充放電速度を早め、ＳＲＡＭの動作速度を向上さ
せることが可能となっている。
リセルアレイＭＡＹに、それ毎に分割されたワード線Ｗ
Ｌおよび複数本のワード線間を接続するサブワード線Ｓ
ＷＬを配置する、いわゆるワードライン方式を採用して
いる。これにより、サブワード線ＳＷＬに相当する分、
ワードデコーダ回路ＷＤＥＣとワード線ＷＬとの間の抵
抗値を低減することができるので、選択されたワード線
ＷＬの充放電速度を早め、ＳＲＡＭの動作速度を向上さ
せることが可能となっている。
【００６８】上記したＸデコーダ回路ＸＤＥＣ、Ｙデコ
ーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスア
ンプ回路ＳＡおよびロード回路ＬＯＡＤ等は、ＳＲＡＭ
の周辺回路を構成する回路であり、メモリセルＭＣへの
データの書き込み動作、保持動作および読み出し動作等
を制御するようになっている。
ーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスア
ンプ回路ＳＡおよびロード回路ＬＯＡＤ等は、ＳＲＡＭ
の周辺回路を構成する回路であり、メモリセルＭＣへの
データの書き込み動作、保持動作および読み出し動作等
を制御するようになっている。
【００６９】次に、このようなＳＲＡＭの入力側および
出力側の静電気破壊防止回路の等価回路を図７および図
８に示す。
出力側の静電気破壊防止回路の等価回路を図７および図
８に示す。
【００７０】本実施例１のＳＲＡＭの入力段には、図７
に示すように、ボンディングパッドＢＰと入力回路ＩＩ
との間に静電気破壊防止回路Ｉが配置されている。入力
回路ＩＩは、例えばｎチャネルＭＯＳ・ＦＥＴおよびｐ
チャネルＭＯＳ・ＦＥＴで形成されたＣＭＯＳインバー
タ回路ＩＮＣで構成されている。
に示すように、ボンディングパッドＢＰと入力回路ＩＩ
との間に静電気破壊防止回路Ｉが配置されている。入力
回路ＩＩは、例えばｎチャネルＭＯＳ・ＦＥＴおよびｐ
チャネルＭＯＳ・ＦＥＴで形成されたＣＭＯＳインバー
タ回路ＩＮＣで構成されている。
【００７１】静電気破壊防止回路Ｉは、ボンディングパ
ッドＢＰに入力された過大電流を緩和させるとともに、
基準電圧側に吸収させることで、入力回路ＩＩの静電破
壊を防止する回路であり、保護抵抗素子Ｒおよびクラン
プ用ＭＯＳ・ＦＥＴＱｎ１で構成されている。
ッドＢＰに入力された過大電流を緩和させるとともに、
基準電圧側に吸収させることで、入力回路ＩＩの静電破
壊を防止する回路であり、保護抵抗素子Ｒおよびクラン
プ用ＭＯＳ・ＦＥＴＱｎ１で構成されている。
【００７２】この保護抵抗素子Ｒは、ボンディングパッ
ドＢＰと入力回路ＩＩとの間に直列に接続されている。
クランプ用ＭＯＳ・ＦＥＴＱｎ１は、例えばｎチャネル
形で構成されている。このクランプ用ＭＯＳ・ＦＥＴＱ
ｎ１は、そのドレイン領域が保護抵抗素子Ｒと入力回路
ＩＩとの間に電気的に接続され、そのゲート電極および
ソース領域が基準電圧に電気的に接続された状態で配置
されている。
ドＢＰと入力回路ＩＩとの間に直列に接続されている。
クランプ用ＭＯＳ・ＦＥＴＱｎ１は、例えばｎチャネル
形で構成されている。このクランプ用ＭＯＳ・ＦＥＴＱ
ｎ１は、そのドレイン領域が保護抵抗素子Ｒと入力回路
ＩＩとの間に電気的に接続され、そのゲート電極および
ソース領域が基準電圧に電気的に接続された状態で配置
されている。
【００７３】本実施例１のＳＲＡＭの出力段には、図８
に示すように、ボンディングパッドＢＰと出力回路ＩＶ
との間に静電気破壊防止回路ＩＩＩが配置されている。
に示すように、ボンディングパッドＢＰと出力回路ＩＶ
との間に静電気破壊防止回路ＩＩＩが配置されている。
【００７４】出力回路ＩＶは、例えば出力用ｎチャネル
ＭＯＳ・ＦＥＴＱｎ２，Ｑｎ３、保護抵抗素子Ｒ、ｎチ
ャネルＭＯＳ・ＦＥＴＱｎ６およびＣＭＯＳインバータ
回路ＯＵＴＣで構成されている。
ＭＯＳ・ＦＥＴＱｎ２，Ｑｎ３、保護抵抗素子Ｒ、ｎチ
ャネルＭＯＳ・ＦＥＴＱｎ６およびＣＭＯＳインバータ
回路ＯＵＴＣで構成されている。
【００７５】出力回路ＩＶの出力用ｎチャネルＭＯＳ・
ＦＥＴＱｎ２，Ｑｎ３の各々のドレイン領域は、ボンデ
ィングパッドＢＰに電気的に接続されている。出力用ｎ
チャネルＭＯＳ・ＦＥＴＱｎ２のゲート電極には、入出
力データ信号Ｄバーが伝送され、そのソース領域には基
準電圧が印加されるようになっている。出力用ｎチャネ
ルＭＯＳ・ＦＥＴＱｎ３ゲート電極には、入出力データ
信号Ｄが伝送され、そのドレイン領域には電源電圧が印
加されるようになっている。
ＦＥＴＱｎ２，Ｑｎ３の各々のドレイン領域は、ボンデ
ィングパッドＢＰに電気的に接続されている。出力用ｎ
チャネルＭＯＳ・ＦＥＴＱｎ２のゲート電極には、入出
力データ信号Ｄバーが伝送され、そのソース領域には基
準電圧が印加されるようになっている。出力用ｎチャネ
ルＭＯＳ・ＦＥＴＱｎ３ゲート電極には、入出力データ
信号Ｄが伝送され、そのドレイン領域には電源電圧が印
加されるようになっている。
【００７６】さらに、出力用ｎチャネルＭＯＳ・ＦＥＴ
Ｑｎ２のドレイン領域および出力用ｎチャネルＭＯＳ・
ＦＥＴＱｎ３のソース領域には、直列に接続された保護
抵抗素子Ｒおよび並列に接続されたｎチャネルＭＯＳ・
ＦＥＴＱｎ６を各々介してＣＭＯＳインバータ回路ＯＵ
ＴＣが電気的に接続されている。
Ｑｎ２のドレイン領域および出力用ｎチャネルＭＯＳ・
ＦＥＴＱｎ３のソース領域には、直列に接続された保護
抵抗素子Ｒおよび並列に接続されたｎチャネルＭＯＳ・
ＦＥＴＱｎ６を各々介してＣＭＯＳインバータ回路ＯＵ
ＴＣが電気的に接続されている。
【００７７】また、ｎチャネルＭＯＳ・ＦＥＴＱｎ６
は、そのドレイン領域が出力用ｎチャネルＭＯＳ・ＦＥ
ＴＱｎ２のドレイン領域および出力用ｎチャネルＭＯＳ
・ＦＥＴＱｎ３のソース領域に電気的に接続され、ゲー
ト電極およびソース領域の各々が基準電圧に電気的に接
続されている。
は、そのドレイン領域が出力用ｎチャネルＭＯＳ・ＦＥ
ＴＱｎ２のドレイン領域および出力用ｎチャネルＭＯＳ
・ＦＥＴＱｎ３のソース領域に電気的に接続され、ゲー
ト電極およびソース領域の各々が基準電圧に電気的に接
続されている。
【００７８】静電気破壊防止回路ＩＩＩは、ボンディン
グパッドＢＰに入力された過大電流を基準電圧側または
電源電圧側に吸収させることで、出力回路ＩＶの静電破
壊を防止する回路であり、クランプ用ＭＯＳ・ＦＥＴＱ
ｎ４，Ｑｎ５およびバイポーラトランジスタＢｉｐで構
成されている。
グパッドＢＰに入力された過大電流を基準電圧側または
電源電圧側に吸収させることで、出力回路ＩＶの静電破
壊を防止する回路であり、クランプ用ＭＯＳ・ＦＥＴＱ
ｎ４，Ｑｎ５およびバイポーラトランジスタＢｉｐで構
成されている。
【００７９】このクランプ用ＭＯＳ・ＦＥＴＱｎ４，Ｑ
ｎ５の各々は、例えばｎチャネル形で構成されている。
このクランプ用ＭＯＳ・ＦＥＴＱｎ４のドレイン領域お
よびクランプ用ＭＯＳ・ＦＥＴＱｎ５のソース領域は、
ボンディングパッドＢＰ、出力回路ＩＶの出力用ｎチャ
ネルＭＯＳ・ＦＥＴＱｎ２のドレイン領域および出力用
ｎチャネルＭＯＳ・ＦＥＴＱｎ３のソース領域の各々の
間に配置され、かつ、各々に電気的に接続されている。
クランプ用ＭＯＳ・ＦＥＴＱｎ４のゲート電極およびソ
ース領域の各々は、基準電圧に電気的に接続された状態
で配置されている。クランプ用ＭＯＳ・ＦＥＴＱｎ５の
ゲート電極は基準電圧に電気的に接続され、そのドレイ
ン領域は、電源電圧に電気的に接続されている。
ｎ５の各々は、例えばｎチャネル形で構成されている。
このクランプ用ＭＯＳ・ＦＥＴＱｎ４のドレイン領域お
よびクランプ用ＭＯＳ・ＦＥＴＱｎ５のソース領域は、
ボンディングパッドＢＰ、出力回路ＩＶの出力用ｎチャ
ネルＭＯＳ・ＦＥＴＱｎ２のドレイン領域および出力用
ｎチャネルＭＯＳ・ＦＥＴＱｎ３のソース領域の各々の
間に配置され、かつ、各々に電気的に接続されている。
クランプ用ＭＯＳ・ＦＥＴＱｎ４のゲート電極およびソ
ース領域の各々は、基準電圧に電気的に接続された状態
で配置されている。クランプ用ＭＯＳ・ＦＥＴＱｎ５の
ゲート電極は基準電圧に電気的に接続され、そのドレイ
ン領域は、電源電圧に電気的に接続されている。
【００８０】バイポーラトランジスタＢｉｐは、例えば
ｎｐｎ形で構成されている。バイポーラトランジスタＢ
ｉＰのエミッタ領域は、ボンディングパッドＢＰ、クラ
ンプ用ＭＯＳ・ＦＥＴＱｎ４のドレイン領域およびクラ
ンプ用ＭＯＳ・ＦＥＴＱｎ５のソース領域の各々の間に
配置され各々に電気的に接続されている。バイポーラト
ランジスタＢｉｐのベース領域には、入出力データ信号
が伝送され、エミッタ領域には電源電圧が印加されるよ
うになっている。
ｎｐｎ形で構成されている。バイポーラトランジスタＢ
ｉＰのエミッタ領域は、ボンディングパッドＢＰ、クラ
ンプ用ＭＯＳ・ＦＥＴＱｎ４のドレイン領域およびクラ
ンプ用ＭＯＳ・ＦＥＴＱｎ５のソース領域の各々の間に
配置され各々に電気的に接続されている。バイポーラト
ランジスタＢｉｐのベース領域には、入出力データ信号
が伝送され、エミッタ領域には電源電圧が印加されるよ
うになっている。
【００８１】次に、ＳＲＡＭのメモリセルＭＣの具体的
構造を説明する。ここで、メモリセルＭＣの完成状態の
平面図を図１に示す。また、図１のＩＩ−ＩＩ線の断面
図を図２に示す。さらに、メモリセルＭＣの製造工程段
階における平面図を図９〜図１３に示す。
構造を説明する。ここで、メモリセルＭＣの完成状態の
平面図を図１に示す。また、図１のＩＩ−ＩＩ線の断面
図を図２に示す。さらに、メモリセルＭＣの製造工程段
階における平面図を図９〜図１３に示す。
【００８２】図１および図２に示すように、半導体チッ
プ１を構成する半導体基板２は、例えばｎ- 形のＳｉ単
結晶からなり、その主面の一部には、例えばｐ- 形のウ
エル３ｐが形成されている。ｐ- 形のウエル３ｐは、例
えばｎチャネル形のＭＩＳ・ＦＥＴＱｎの形成領域、す
なわち、メモリセルアレイＭＡＹ（図４参照）の形成領
域および周辺回路領域の一部の領域において形成されて
いる。
プ１を構成する半導体基板２は、例えばｎ- 形のＳｉ単
結晶からなり、その主面の一部には、例えばｐ- 形のウ
エル３ｐが形成されている。ｐ- 形のウエル３ｐは、例
えばｎチャネル形のＭＩＳ・ＦＥＴＱｎの形成領域、す
なわち、メモリセルアレイＭＡＹ（図４参照）の形成領
域および周辺回路領域の一部の領域において形成されて
いる。
【００８３】また、後述するように、半導体基板１Ｓの
他の領域には、例えばｎ- 形のウエルが形成されてい
る。このｎ- 形のウエルは、ｐチャネルＭＯＳ・ＦＥＴ
の形成領域、すなわち、周辺回路の他の領域において形
成されている。
他の領域には、例えばｎ- 形のウエルが形成されてい
る。このｎ- 形のウエルは、ｐチャネルＭＯＳ・ＦＥＴ
の形成領域、すなわち、周辺回路の他の領域において形
成されている。
【００８４】ｐ- 形のウエル３ｐの非活性領域の主面上
には、素子分離用のフィールド絶縁膜４が形成されてい
る。フィールド絶縁膜４は、例えば二酸化シリコン（Ｓ
ｉＯ2 ）からなり、その下層にはｐ形のチャネルストッ
パ領域５が形成されている。
には、素子分離用のフィールド絶縁膜４が形成されてい
る。フィールド絶縁膜４は、例えば二酸化シリコン（Ｓ
ｉＯ2 ）からなり、その下層にはｐ形のチャネルストッ
パ領域５が形成されている。
【００８５】同様に、ｎ- 形のウエルの非活性領域の主
面上には、素子分離用のフィールド絶縁膜４が形成され
ている。しかし、このフィールド絶縁膜４の下層側は反
転し難いことから製造プロセスを簡単にするためにチャ
ネルストッパ領域を設けていない。
面上には、素子分離用のフィールド絶縁膜４が形成され
ている。しかし、このフィールド絶縁膜４の下層側は反
転し難いことから製造プロセスを簡単にするためにチャ
ネルストッパ領域を設けていない。
【００８６】メモリセルＭＣは、ｐ- 形のウエル３ｐに
おける活性領域に形成されている。メモリセルＭＣを構
成する２個のドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
各々は、図２に示すように、ｐ- 形のウエル３ｐ上に形
成されている。
おける活性領域に形成されている。メモリセルＭＣを構
成する２個のドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
各々は、図２に示すように、ｐ- 形のウエル３ｐ上に形
成されている。
【００８７】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
各々は、ｐ- 形のウエル３ｐ、その上部に形成されたソ
ース領域およびドレイン領域、ｐ- 形のウエル３ｐの上
面に形成されたゲート絶縁膜６、その上面に形成された
ゲート電極７で構成されている。
各々は、ｐ- 形のウエル３ｐ、その上部に形成されたソ
ース領域およびドレイン領域、ｐ- 形のウエル３ｐの上
面に形成されたゲート絶縁膜６、その上面に形成された
ゲート電極７で構成されている。
【００８８】このドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ
2 のゲート電極７は、その各々のゲート長の方向が、ワ
ード線ＷＬの延在方向と一致するように配置されてい
る。フィールド絶縁膜４およびチャネルストッパ領域５
は、主に、このドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2
のゲート幅方向を規定する位置に形成されている。
2 のゲート電極７は、その各々のゲート長の方向が、ワ
ード線ＷＬの延在方向と一致するように配置されてい
る。フィールド絶縁膜４およびチャネルストッパ領域５
は、主に、このドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2
のゲート幅方向を規定する位置に形成されている。
【００８９】このゲート電極７の一端側は、少なくとも
製造プロセスにおけるマスク合わせ余裕寸法に相当する
分、フィールド絶縁膜４上に突出している。ドライバＭ
ＯＳ・ＦＥＴＱｄ1 のゲート電極７の他端側は、フィー
ルド絶縁膜４上を介してドライバＭＯＳ・ＦＥＴＱｄ2
のドレイン領域上まで突出している。同様に、ドライバ
ＭＯＳ・ＦＥＴＱｄ2 のゲート電極７の他端側は、フィ
ールド絶縁膜４上を介してドライバＭＯＳ・ＦＥＴＱｄ
1 のドレイン領域上まで突出している。
製造プロセスにおけるマスク合わせ余裕寸法に相当する
分、フィールド絶縁膜４上に突出している。ドライバＭ
ＯＳ・ＦＥＴＱｄ1 のゲート電極７の他端側は、フィー
ルド絶縁膜４上を介してドライバＭＯＳ・ＦＥＴＱｄ2
のドレイン領域上まで突出している。同様に、ドライバ
ＭＯＳ・ＦＥＴＱｄ2 のゲート電極７の他端側は、フィ
ールド絶縁膜４上を介してドライバＭＯＳ・ＦＥＴＱｄ
1 のドレイン領域上まで突出している。
【００９０】ゲート電極７は、例えばリンまたはヒ素
（Ａｓ）等のようなｎ形不純物が導入された低抵抗ポリ
シリコンからなる。ゲート電極７は、単層膜でも良い
が、単層膜上にタングステンシリサイド等のようなシリ
サイド膜を堆積してなる積層膜を用いても良い。単層膜
を用いた場合は、膜厚を薄くできるので、下地の層間絶
縁膜表面を平坦にすることができる。
（Ａｓ）等のようなｎ形不純物が導入された低抵抗ポリ
シリコンからなる。ゲート電極７は、単層膜でも良い
が、単層膜上にタングステンシリサイド等のようなシリ
サイド膜を堆積してなる積層膜を用いても良い。単層膜
を用いた場合は、膜厚を薄くできるので、下地の層間絶
縁膜表面を平坦にすることができる。
【００９１】ゲート電極７の表面には、その表面の酸化
を防止するため、例えば窒化シリコンからなる絶縁膜８
Ａが被覆され、さらに、その上面には、例えばＳｉＯ2
からなる絶縁膜８が被覆されている。
を防止するため、例えば窒化シリコンからなる絶縁膜８
Ａが被覆され、さらに、その上面には、例えばＳｉＯ2
からなる絶縁膜８が被覆されている。
【００９２】また、ゲート電極７の側面には、サイドウ
ォール９が形成されている。サイドウォール９は、例え
ばＳｉＯ2 からなり、ゲート電極７の側面に自己整合的
に形成されている。
ォール９が形成されている。サイドウォール９は、例え
ばＳｉＯ2 からなり、ゲート電極７の側面に自己整合的
に形成されている。
【００９３】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
ｐ- 形のウエル３ｐは、チャネル領域を形成する領域で
ある。ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各々の
ソース領域およびドレイン領域は、不純物濃度の低いｎ
形の半導体領域１０と、その主面部に設けられた不純物
濃度の高いｎ+ 形の半導体領域１１とで構成されてい
る。
ｐ- 形のウエル３ｐは、チャネル領域を形成する領域で
ある。ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各々の
ソース領域およびドレイン領域は、不純物濃度の低いｎ
形の半導体領域１０と、その主面部に設けられた不純物
濃度の高いｎ+ 形の半導体領域１１とで構成されてい
る。
【００９４】すなわち、ドライバＭＯＳ・ＦＥＴＱｄ1
，Ｑｄ2 は、いわゆる２重ドレイン（ＤＤＤ：Double
Diffused Drain ）構造を備えている。なお、このＤＤ
Ｄ構造の形成領域を、図９の符号ＤＤＤで示してある。
，Ｑｄ2 は、いわゆる２重ドレイン（ＤＤＤ：Double
Diffused Drain ）構造を備えている。なお、このＤＤ
Ｄ構造の形成領域を、図９の符号ＤＤＤで示してある。
【００９５】このｎ形の半導体領域１０には、例えばｎ
形不純物のリンが導入されている。また、ｎ+ 形の半導
体領域１１には、例えば拡散速度がリンよりも遅いＡｓ
等が導入されている。
形不純物のリンが導入されている。また、ｎ+ 形の半導
体領域１１には、例えば拡散速度がリンよりも遅いＡｓ
等が導入されている。
【００９６】ここで、同一工程時に同一マスクを用いて
２種類のｎ形不純物を導入した場合、ｎ形の半導体領域
１０およびｎ+ 形の半導体領域１１の各々の拡散距離
は、その２種類のｎ形不純物の拡散速度に律則される。
このドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各々にお
いて、ｎ+ 形の半導体領域１１とチャネル領域との間に
おけるｎ形の半導体領域１０のゲート長方向の実質的な
寸法は、ｎ形の半導体領域１０の拡散距離からｎ+ 形の
半導体領域１１の拡散距離を差し引いた寸法に相当す
る。
２種類のｎ形不純物を導入した場合、ｎ形の半導体領域
１０およびｎ+ 形の半導体領域１１の各々の拡散距離
は、その２種類のｎ形不純物の拡散速度に律則される。
このドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各々にお
いて、ｎ+ 形の半導体領域１１とチャネル領域との間に
おけるｎ形の半導体領域１０のゲート長方向の実質的な
寸法は、ｎ形の半導体領域１０の拡散距離からｎ+ 形の
半導体領域１１の拡散距離を差し引いた寸法に相当す
る。
【００９７】このｎ形の半導体領域１０は、ゲート長方
向の実質的な寸法が後述するＬＤＤ（Lightly Doped Dr
ain ）構造の低不純物濃度の半導体領域におけるゲート
長方向の寸法よりも小さく、しかもＬＤＤ構造の低不純
物濃度のｎ形半導体領域に比べて不純物濃度が高い。し
たがって、ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各
々は、チャネル領域におけるｎ形半導体領域１０に付加
される寄生抵抗がＬＤＤ構造とした場合よりも小さいの
で、後述するＬＤＤ構造のトランスファＭＯＳ・ＦＥＴ
Ｑｔ1 ，Ｑｔ2 に比べて駆動能力が大きくなっている。
向の実質的な寸法が後述するＬＤＤ（Lightly Doped Dr
ain ）構造の低不純物濃度の半導体領域におけるゲート
長方向の寸法よりも小さく、しかもＬＤＤ構造の低不純
物濃度のｎ形半導体領域に比べて不純物濃度が高い。し
たがって、ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各
々は、チャネル領域におけるｎ形半導体領域１０に付加
される寄生抵抗がＬＤＤ構造とした場合よりも小さいの
で、後述するＬＤＤ構造のトランスファＭＯＳ・ＦＥＴ
Ｑｔ1 ，Ｑｔ2 に比べて駆動能力が大きくなっている。
【００９８】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2
は、図９に示すように、メモリセルＭＣの中心点ＣＰを
対称点として互いに点対称となるように配置されてい
る。なお、中心点ＣＰは説明上便宜的に示した点であ
り、実際にＳＲＡＭのメモリセルＭＣに形成されるもの
ではない。また、互いに隣接するメモリセルＭＣのソー
ス領域は、一体的に形成されており、これにより、複数
のメモリセルＭＣの全体的な占有面積が縮小されてい
る。
は、図９に示すように、メモリセルＭＣの中心点ＣＰを
対称点として互いに点対称となるように配置されてい
る。なお、中心点ＣＰは説明上便宜的に示した点であ
り、実際にＳＲＡＭのメモリセルＭＣに形成されるもの
ではない。また、互いに隣接するメモリセルＭＣのソー
ス領域は、一体的に形成されており、これにより、複数
のメモリセルＭＣの全体的な占有面積が縮小されてい
る。
【００９９】一方、メモリセルＭＣの２個のトランスフ
ァＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 は、図１、図２および
図１０に示すように、フィールド絶縁膜４で周囲を規定
された領域内にいおいて、ｐ- 形のウエル３ｐの主面に
形成されている。
ァＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 は、図１、図２および
図１０に示すように、フィールド絶縁膜４で周囲を規定
された領域内にいおいて、ｐ- 形のウエル３ｐの主面に
形成されている。
【０１００】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 の各々は、ｐ- 形のウエル３ｐ、その上部に形成され
たソース領域およびドレイン領域、ｐ- 形のウエル３ｐ
の上面に形成されたゲート絶縁膜１２、その上面に形成
されたゲート電極１３で構成されている。
2 の各々は、ｐ- 形のウエル３ｐ、その上部に形成され
たソース領域およびドレイン領域、ｐ- 形のウエル３ｐ
の上面に形成されたゲート絶縁膜１２、その上面に形成
されたゲート電極１３で構成されている。
【０１０１】このトランスファＭＯＳ・ＦＥＴＱｔ1 ，
Ｑｔ2 のゲート電極１３は、その各々のゲート長の方向
が、データ線ＤＬの延在方向と一致するように配置され
ている。すなわち、トランスファＭＯＳ・ＦＥＴＱｔ1
，Ｑｔ2 の各々のゲート長方向とドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 のゲート長方向とは、ほぼ直角に交
差するようになっている。
Ｑｔ2 のゲート電極１３は、その各々のゲート長の方向
が、データ線ＤＬの延在方向と一致するように配置され
ている。すなわち、トランスファＭＯＳ・ＦＥＴＱｔ1
，Ｑｔ2 の各々のゲート長方向とドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 のゲート長方向とは、ほぼ直角に交
差するようになっている。
【０１０２】ここでのフィールド絶縁膜４およびチャネ
ルストッパ領域５は、主に、このトランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅方向を規定する位置に
形成されている。
ルストッパ領域５は、主に、このトランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅方向を規定する位置に
形成されている。
【０１０３】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のゲート電極１３は、第２層目のゲート形成工程で形
成されており、例えば低抵抗ポリシリコン膜１３Ａ上に
高融点金属シリサイド膜１３Ｂが堆積された積層構造と
なっている。
2 のゲート電極１３は、第２層目のゲート形成工程で形
成されており、例えば低抵抗ポリシリコン膜１３Ａ上に
高融点金属シリサイド膜１３Ｂが堆積された積層構造と
なっている。
【０１０４】この下層の低抵抗ポリシリコン膜１３Ａに
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。また、上層の高融点金属シリサイド膜１３Ｂは、例
えばタングステンシリサイドが使用されている。これに
より、信号伝達速度を速くすることができる。なお、高
融点金属シリサイド膜１３Ｂは、これに限定されるもの
ではなく種々変更可能であり、例えばモリブデンシリサ
イド、チタンシリサイドまたはタンタルシリサイドでも
良い。なお、符号１４は、低抵抗ポリシリコン膜１３Ａ
等に穿孔された接続孔である。
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。また、上層の高融点金属シリサイド膜１３Ｂは、例
えばタングステンシリサイドが使用されている。これに
より、信号伝達速度を速くすることができる。なお、高
融点金属シリサイド膜１３Ｂは、これに限定されるもの
ではなく種々変更可能であり、例えばモリブデンシリサ
イド、チタンシリサイドまたはタンタルシリサイドでも
良い。なお、符号１４は、低抵抗ポリシリコン膜１３Ａ
等に穿孔された接続孔である。
【０１０５】このゲート電極１３のゲート幅寸法は、上
記したドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート
電極７のゲート幅寸法よりも小さくなっている。すなわ
ち、トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動
能力を許容される範囲で、ドライバＭＯＳ・ＦＥＴＱｄ
1 ，Ｑｄ2 よりも小さくすることで、βレシオを稼ぎ、
メモリセルＭＣの動作安定性を向上させるためである。
記したドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート
電極７のゲート幅寸法よりも小さくなっている。すなわ
ち、トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動
能力を許容される範囲で、ドライバＭＯＳ・ＦＥＴＱｄ
1 ，Ｑｄ2 よりも小さくすることで、βレシオを稼ぎ、
メモリセルＭＣの動作安定性を向上させるためである。
【０１０６】このゲート電極１３の上部には、例えばＳ
ｉＯ2 からなる絶縁膜１５が形成されている。この絶縁
膜１５は、上記したゲート電極７上の絶縁膜８よりも厚
く形成されている。
ｉＯ2 からなる絶縁膜１５が形成されている。この絶縁
膜１５は、上記したゲート電極７上の絶縁膜８よりも厚
く形成されている。
【０１０７】また、ゲート電極１３の側面には、サイド
ウォール１６が形成されている。このサイドウォール１
６は、例えばＳｉＯ2 からなり、ゲート電極１３の側面
に自己整合的に形成せれている。
ウォール１６が形成されている。このサイドウォール１
６は、例えばＳｉＯ2 からなり、ゲート電極１３の側面
に自己整合的に形成せれている。
【０１０８】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のｐ- 形のウエル３ｐは、チャネル領域を形成する領
域である。トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2
の各々のソース領域およびドレイン領域は、不純物濃度
の低いｎ形の半導体領域１７と、その外側に設けられた
不純物濃度の高いｎ+ 形の半導体領域１８とで構成され
ている。
2 のｐ- 形のウエル３ｐは、チャネル領域を形成する領
域である。トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2
の各々のソース領域およびドレイン領域は、不純物濃度
の低いｎ形の半導体領域１７と、その外側に設けられた
不純物濃度の高いｎ+ 形の半導体領域１８とで構成され
ている。
【０１０９】すなわち、トランスファＭＯＳ・ＦＥＴＱ
ｔ1 ，Ｑｔ2 は、いわゆるＬＤＤ構造を備えている。こ
れにより、ドレイン領域の近傍における電界強度を緩和
できるので、ホットキャリアの発生量を低減することが
でき、経時的なしきい値電圧の変動を抑制することがで
きる。
ｔ1 ，Ｑｔ2 は、いわゆるＬＤＤ構造を備えている。こ
れにより、ドレイン領域の近傍における電界強度を緩和
できるので、ホットキャリアの発生量を低減することが
でき、経時的なしきい値電圧の変動を抑制することがで
きる。
【０１１０】このｎ形の半導体領域１７は、例えばｎ形
不純物のリンが導入されてなり、ゲート電極１３に対し
て自己整合的に形成されている。また、ｎ+ 形の半導体
領域１８は、接合深さを浅くする観点から、例えば拡散
速度がリンよりも遅いＡｓ等が導入されてなり、サイド
ウォール１６に対して自己整合的に形成されている。
不純物のリンが導入されてなり、ゲート電極１３に対し
て自己整合的に形成されている。また、ｎ+ 形の半導体
領域１８は、接合深さを浅くする観点から、例えば拡散
速度がリンよりも遅いＡｓ等が導入されてなり、サイド
ウォール１６に対して自己整合的に形成されている。
【０１１１】トランスファＭＯＳ・ＦＥＴＱｔ1 の一方
のソース領域またはドレイン領域は、図１０に示すよう
に、ドライバＭＯＳ・ＦＥＴＱｄ1 のドレイン領域と一
体的に形成されている。このようなトランスファＭＯＳ
・ＦＥＴＱｔ1 とドライバＭＯＳ・ＦＥＴＱｄ1 の一体
的に形成された活性領域は、例えば平面Ｌ字状に形成さ
れている。
のソース領域またはドレイン領域は、図１０に示すよう
に、ドライバＭＯＳ・ＦＥＴＱｄ1 のドレイン領域と一
体的に形成されている。このようなトランスファＭＯＳ
・ＦＥＴＱｔ1 とドライバＭＯＳ・ＦＥＴＱｄ1 の一体
的に形成された活性領域は、例えば平面Ｌ字状に形成さ
れている。
【０１１２】同様に、トランスファＭＯＳ・ＦＥＴＱｔ
2 の一方のソース領域またはドレイン領域は、ドライバ
ＭＯＳ・ＦＥＴＱｄ1 のドレイン領域と一体的に形成さ
れている。このようなトランスファＭＯＳ・ＦＥＴＱｔ
2 とドライバＭＯＳ・ＦＥＴＱｄ2 の一体的に形成され
た活性領域は、例えば平面Ｌ字状に形成されている。
2 の一方のソース領域またはドレイン領域は、ドライバ
ＭＯＳ・ＦＥＴＱｄ1 のドレイン領域と一体的に形成さ
れている。このようなトランスファＭＯＳ・ＦＥＴＱｔ
2 とドライバＭＯＳ・ＦＥＴＱｄ2 の一体的に形成され
た活性領域は、例えば平面Ｌ字状に形成されている。
【０１１３】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 の各々の活性領域は、メモリセルＭＣ内の中心点ＣＰ
を対称点として互いに対称となるように配置されてい
る。このようなトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑ
ｔ2 の各々の間には、ドライバＭＯＳ・ＦＥＴＱｄ1 ，
Ｑｄ2 が配置されており、このドライバＭＯＳ・ＦＥＴ
Ｑｄ1 ，Ｑｄ2 の各々が互いに向かい合って配置されて
いる。
2 の各々の活性領域は、メモリセルＭＣ内の中心点ＣＰ
を対称点として互いに対称となるように配置されてい
る。このようなトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑ
ｔ2 の各々の間には、ドライバＭＯＳ・ＦＥＴＱｄ1 ，
Ｑｄ2 が配置されており、このドライバＭＯＳ・ＦＥＴ
Ｑｄ1 ，Ｑｄ2 の各々が互いに向かい合って配置されて
いる。
【０１１４】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 の各々のゲート電極１３は、図１、図２および図１０
に示すように、そのゲート幅方向において、それぞれ第
１ワード線ＷＬ1 および第２ワード線ＷＬ2 と一体的に
形成されている。すなわち、このゲート電極１３は、第
１ワード線ＷＬ1 および第２ワード線ＷＬの一部でもあ
る。
2 の各々のゲート電極１３は、図１、図２および図１０
に示すように、そのゲート幅方向において、それぞれ第
１ワード線ＷＬ1 および第２ワード線ＷＬ2 と一体的に
形成されている。すなわち、このゲート電極１３は、第
１ワード線ＷＬ1 および第２ワード線ＷＬの一部でもあ
る。
【０１１５】第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2 の間には、基準電圧を供給する配線が配置されてい
る。この基準電圧用の配線ＶSSは、１個のメモリセルＭ
Ｃ毎に１本配置され、第１ワード線ＷＬ1 および第２ワ
ード線ＷＬ2 と同一の導電材料で同一層に形成されてい
る。そして、この基準電圧用の配線ＶSSは、ドライバＭ
ＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のソース領域（ｎ+ 形の半
導体領域１１）に接続孔１４を通じて電気的に接続され
ており、共通のソース線として機能している。
Ｌ2 の間には、基準電圧を供給する配線が配置されてい
る。この基準電圧用の配線ＶSSは、１個のメモリセルＭ
Ｃ毎に１本配置され、第１ワード線ＷＬ1 および第２ワ
ード線ＷＬ2 と同一の導電材料で同一層に形成されてい
る。そして、この基準電圧用の配線ＶSSは、ドライバＭ
ＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のソース領域（ｎ+ 形の半
導体領域１１）に接続孔１４を通じて電気的に接続され
ており、共通のソース線として機能している。
【０１１６】本実施例１では、メモリセルＭＣのドライ
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７、トラ
ンスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１
３（第１ワード線ＷＬ1 および第２ワード線ＷＬ2 ）の
各々を異なる配線層に形成し、ドライバＭＯＳ・ＦＥＴ
Ｑｄ1 ，Ｑｄ2 およびトランスファＭＯＳ・ＦＥＴＱｔ
1 ，Ｑｔ2 の各々のゲート長方向を交差させて配置さ
せ、さらに、第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2 をドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート
電極７の一部に交差させてある。これにより、ドライバ
ＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の一部と、第１ワード線
ＷＬ1 および第２ワード線ＷＬ2 の一部とを重ね合わせ
てある分、メモリセルＭＣの占有面積を縮小できるよう
になっている。
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７、トラ
ンスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１
３（第１ワード線ＷＬ1 および第２ワード線ＷＬ2 ）の
各々を異なる配線層に形成し、ドライバＭＯＳ・ＦＥＴ
Ｑｄ1 ，Ｑｄ2 およびトランスファＭＯＳ・ＦＥＴＱｔ
1 ，Ｑｔ2 の各々のゲート長方向を交差させて配置さ
せ、さらに、第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2 をドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート
電極７の一部に交差させてある。これにより、ドライバ
ＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の一部と、第１ワード線
ＷＬ1 および第２ワード線ＷＬ2 の一部とを重ね合わせ
てある分、メモリセルＭＣの占有面積を縮小できるよう
になっている。
【０１１７】また、メモリセルＭＣのドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７および基準電圧用
の配線ＶSSの各々を異なる配線層に形成し、基準電圧用
の配線ＶSSをドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
ゲート長方向に延在させ、かつ、ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 のゲート電極７の一部に交差させて配
置したことにより、その重ね合わせてある分、メモリセ
ルＭＣの占有面積を縮小できるようになっている。
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７および基準電圧用
の配線ＶSSの各々を異なる配線層に形成し、基準電圧用
の配線ＶSSをドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
ゲート長方向に延在させ、かつ、ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 のゲート電極７の一部に交差させて配
置したことにより、その重ね合わせてある分、メモリセ
ルＭＣの占有面積を縮小できるようになっている。
【０１１８】また、第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 の一部を高融点金属シリサイド膜１３Ｂで構
成したことにより、第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 の抵抗値を低減することができるので、メモ
リセルＭＣの書き込み動作や読み出し動作を速めること
ができ、ＳＲＡＭの動作速度を向上させることができる
ようになっている。
ド線ＷＬ2 の一部を高融点金属シリサイド膜１３Ｂで構
成したことにより、第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 の抵抗値を低減することができるので、メモ
リセルＭＣの書き込み動作や読み出し動作を速めること
ができ、ＳＲＡＭの動作速度を向上させることができる
ようになっている。
【０１１９】また、トランスファＭＯＳ・ＦＥＴＱｔ1
，Ｑｔ2 の各々のゲート幅寸法を、ドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅寸法よりも小さくした
ことにより、トランスファＭＯＳ・ＦＥＴＱｔ1 および
ドライバＭＯＳ・ＦＥＴＱｄ1と、トランスファＭＯＳ
・ＦＥＴＱｔ2 およびドライバＭＯＳ・ＦＥＴＱｄ2 と
の間隔をドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各々
の素子分離領域の寸法で一義的に律則させることができ
るので、その間隔を無駄な寸法（ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 のゲート幅寸法とトランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅寸法との差に相当す
る空領域）を排除できるので、メモリセルＭＣの占有面
積を縮小できるようになっている。
，Ｑｔ2 の各々のゲート幅寸法を、ドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅寸法よりも小さくした
ことにより、トランスファＭＯＳ・ＦＥＴＱｔ1 および
ドライバＭＯＳ・ＦＥＴＱｄ1と、トランスファＭＯＳ
・ＦＥＴＱｔ2 およびドライバＭＯＳ・ＦＥＴＱｄ2 と
の間隔をドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の各々
の素子分離領域の寸法で一義的に律則させることができ
るので、その間隔を無駄な寸法（ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 のゲート幅寸法とトランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅寸法との差に相当す
る空領域）を排除できるので、メモリセルＭＣの占有面
積を縮小できるようになっている。
【０１２０】また、メモリセルＭＣにおけるトランスフ
ァＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３を、
ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７
の上層にそれに比べて厚い膜厚で形成されている。
ァＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３を、
ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７
の上層にそれに比べて厚い膜厚で形成されている。
【０１２１】これにより、トランスファＭＯＳ・ＦＥＴ
Ｑｔ1 ，Ｑｔ2 およびドライバＭＯＳ・ＦＥＴＱｄ1 ，
Ｑｄ2 の一部を重ね合わせることができるので、メモリ
セルＭＣの占有面積を縮小できるようになっている。ま
た、第１ワード線ＷＬ1 および第２ワード線ＷＬ2 の断
面積を増加させることができ、その抵抗を下げることが
できるので、メモリセルＭＣの書き込み動作および読み
出し動作を向上させ、ＳＲＡＭ全体の動作速度を向上さ
せることができるようになっている。
Ｑｔ1 ，Ｑｔ2 およびドライバＭＯＳ・ＦＥＴＱｄ1 ，
Ｑｄ2 の一部を重ね合わせることができるので、メモリ
セルＭＣの占有面積を縮小できるようになっている。ま
た、第１ワード線ＷＬ1 および第２ワード線ＷＬ2 の断
面積を増加させることができ、その抵抗を下げることが
できるので、メモリセルＭＣの書き込み動作および読み
出し動作を向上させ、ＳＲＡＭ全体の動作速度を向上さ
せることができるようになっている。
【０１２２】また、トランスファＭＯＳ・ＦＥＴＱｔ1
，Ｑｔ2 をＬＤＤ構造とし、ドライバＭＯＳ・ＦＥＴ
Ｑｄ1 ，Ｑｄ2 をＤＤＤ構造とすることにより、ドライ
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の駆動能力をトランス
ファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動能力よりも大
きくすることができ、メモリセルＭＣにおける実行的な
βレシオを向上させることができるので、メモリセルＭ
Ｃの動作安定性を向上させることが可能となっている。
，Ｑｔ2 をＬＤＤ構造とし、ドライバＭＯＳ・ＦＥＴ
Ｑｄ1 ，Ｑｄ2 をＤＤＤ構造とすることにより、ドライ
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の駆動能力をトランス
ファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動能力よりも大
きくすることができ、メモリセルＭＣにおける実行的な
βレシオを向上させることができるので、メモリセルＭ
Ｃの動作安定性を向上させることが可能となっている。
【０１２３】容量素子Ｃは、図１、図２および図１１に
示すように、ゲート電極７の一部で構成された第１電極
と、その上層の絶縁膜２１と、その上層の第２電極２３
ｃとから構成されている。すなわち、容量素子Ｃは、例
えばスタックド（積層）構造となっている。メモリセル
ＭＣには、主に２個の容量素子Ｃが配置され、この２個
の容量素子ＣはメモリセルＭＣの情報蓄積ノード領域間
に直列に接続されている。
示すように、ゲート電極７の一部で構成された第１電極
と、その上層の絶縁膜２１と、その上層の第２電極２３
ｃとから構成されている。すなわち、容量素子Ｃは、例
えばスタックド（積層）構造となっている。メモリセル
ＭＣには、主に２個の容量素子Ｃが配置され、この２個
の容量素子ＣはメモリセルＭＣの情報蓄積ノード領域間
に直列に接続されている。
【０１２４】絶縁膜２１は、例えばＳｉＯ等からなり、
そのうち、第１ワード線ＷＬ1 と基準電圧用の配線ＶSS
および第２ワード線ＷＬ2 と基準電圧用の配線ＶSSとで
規定される領域が容量素子Ｃの実質的な誘電体膜として
機能している。
そのうち、第１ワード線ＷＬ1 と基準電圧用の配線ＶSS
および第２ワード線ＷＬ2 と基準電圧用の配線ＶSSとで
規定される領域が容量素子Ｃの実質的な誘電体膜として
機能している。
【０１２５】第２電極２３ｃは、例えばｎ形不純物のリ
ンまたはＡｓが導入された単層の低抵抗ポリシリコンか
らなり、第３層目のゲート材形成工程で形成されてい
る。この第２電極２３ｃは、負荷用ＭＯＳ・ＦＥＴＱｐ
1 ，Ｑｐ2 のゲート電極にもなっている。また、第２電
極２３は、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のドレ
イン領域とトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2
の一方の半導体領域、ドライバＭＯＳ・ＦＥＴＱｄのド
レイン領域およびゲート電極７とを接続する導電層にも
なっている。この導電層は、接続孔２２を通じてそのド
レイン領域、その一方の半導体領域、ドレイン領域およ
びゲート電極７に電気的に接続されている。この導電層
は、ゲート絶縁膜２４を構成する絶縁膜に穿孔された接
続孔２５を通じて上層の負荷用ＭＯＳ・ＦＥＴＱｐ1 ，
Ｑｐ2 のドレイン領域（ｐ形の半導体領域２６Ｐ）と電
気的に接続されている。
ンまたはＡｓが導入された単層の低抵抗ポリシリコンか
らなり、第３層目のゲート材形成工程で形成されてい
る。この第２電極２３ｃは、負荷用ＭＯＳ・ＦＥＴＱｐ
1 ，Ｑｐ2 のゲート電極にもなっている。また、第２電
極２３は、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のドレ
イン領域とトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2
の一方の半導体領域、ドライバＭＯＳ・ＦＥＴＱｄのド
レイン領域およびゲート電極７とを接続する導電層にも
なっている。この導電層は、接続孔２２を通じてそのド
レイン領域、その一方の半導体領域、ドレイン領域およ
びゲート電極７に電気的に接続されている。この導電層
は、ゲート絶縁膜２４を構成する絶縁膜に穿孔された接
続孔２５を通じて上層の負荷用ＭＯＳ・ＦＥＴＱｐ1 ，
Ｑｐ2 のドレイン領域（ｐ形の半導体領域２６Ｐ）と電
気的に接続されている。
【０１２６】このメモリセルＭＣの負荷用ＭＯＳ・ＦＥ
ＴＱｐ1 ，Ｑｐ2 は、図１、図２および図１２に示すよ
うに、ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の上層に
形成されている。負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2
の各々は、そのゲート長方向が、ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 の各々のゲート長方向に直交するよう
に配置されている。この負荷用ＭＯＳ・ＦＥＴＱｐ1 ，
Ｑｐ2 は、主に、ゲート電極２３、ゲート絶縁膜２４、
ｎ形のチャネル形成領域２６Ｎ、ソース領域を形成する
半導体領域２６Ｐを有している。
ＴＱｐ1 ，Ｑｐ2 は、図１、図２および図１２に示すよ
うに、ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の上層に
形成されている。負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2
の各々は、そのゲート長方向が、ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 の各々のゲート長方向に直交するよう
に配置されている。この負荷用ＭＯＳ・ＦＥＴＱｐ1 ，
Ｑｐ2 は、主に、ゲート電極２３、ゲート絶縁膜２４、
ｎ形のチャネル形成領域２６Ｎ、ソース領域を形成する
半導体領域２６Ｐを有している。
【０１２７】ドライバＭＯＳ・ＦＥＴＱｄ1 側に配置さ
れた容量素子Ｃの第２電極を構成する導電層２３は、負
荷用ＭＯＳ・ＦＥＴＱｐ2 のゲート電極を構成し、ドラ
イバＭＯＳ・ＦＥＴＱｄ2 側に配置された容量素子Ｃの
第２電極を構成する導電層２３は、負荷用ＭＯＳ・ＦＥ
ＴＱｐ1 のゲート電極を構成するようになっている。ゲ
ート絶縁膜２４は、例えばＳｉＯ2 からなり、ゲート電
極を構成する導電層２３上に形成されている。
れた容量素子Ｃの第２電極を構成する導電層２３は、負
荷用ＭＯＳ・ＦＥＴＱｐ2 のゲート電極を構成し、ドラ
イバＭＯＳ・ＦＥＴＱｄ2 側に配置された容量素子Ｃの
第２電極を構成する導電層２３は、負荷用ＭＯＳ・ＦＥ
ＴＱｐ1 のゲート電極を構成するようになっている。ゲ
ート絶縁膜２４は、例えばＳｉＯ2 からなり、ゲート電
極を構成する導電層２３上に形成されている。
【０１２８】ｎ形のチャネル形成領域２６Ｎは、ゲート
絶縁膜２４上に、そのゲート長方向がドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅方向とほぼ一致するよ
うに形成されている。このｎ形のチャネル形成領域２６
Ｎは、例えば低抵抗ポリシリコンからなり、第４層目の
ゲート材料形成工程で形成されている。このｎ形のチャ
ネル形成領域２６Ｎには、負荷用ＭＯＳ・ＦＥＴＱｐ1
，Ｑｐ2 のしきい値電圧をエンハンスメント形に設定
するために、例えばｎ形不純物のリンが導入されてい
る。
絶縁膜２４上に、そのゲート長方向がドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅方向とほぼ一致するよ
うに形成されている。このｎ形のチャネル形成領域２６
Ｎは、例えば低抵抗ポリシリコンからなり、第４層目の
ゲート材料形成工程で形成されている。このｎ形のチャ
ネル形成領域２６Ｎには、負荷用ＭＯＳ・ＦＥＴＱｐ1
，Ｑｐ2 のしきい値電圧をエンハンスメント形に設定
するために、例えばｎ形不純物のリンが導入されてい
る。
【０１２９】ソース領域およびドレイン領域を構成する
半導体領域２６Ｐには、例えばｐ形不純物のホウ素が導
入されている。すなわち、この半導体領域２６Ｐは、第
４層目のゲート材料形成工程で形成されたポリシリコン
に、例えばｐ形不純物のホウ素が導入されて形成されて
いる。なお、このｎ形の半導体領域２６Ｐの一部は、電
源電圧用の配線ＶCCとしても使用されている。
半導体領域２６Ｐには、例えばｐ形不純物のホウ素が導
入されている。すなわち、この半導体領域２６Ｐは、第
４層目のゲート材料形成工程で形成されたポリシリコン
に、例えばｐ形不純物のホウ素が導入されて形成されて
いる。なお、このｎ形の半導体領域２６Ｐの一部は、電
源電圧用の配線ＶCCとしても使用されている。
【０１３０】このような半導体基板２上には、層間絶縁
膜２７が堆積されており、これによってドライバＭＯＳ
・ＦＥＴＱｄ1 ，Ｑｄ2 、トランスファＭＯＳ・ＦＥＴ
Ｑｔ1 ，Ｑｔ2 および容量素子Ｃが被覆されている。層
間絶縁膜２７は、例えばＳｉＯ2 からなる絶縁膜２７Ａ
と、例えばＢＰＳＧ（Boro Phospho Silicate Glass）
からなる絶縁膜２７Ｂとが下層から順に堆積されてな
る。
膜２７が堆積されており、これによってドライバＭＯＳ
・ＦＥＴＱｄ1 ，Ｑｄ2 、トランスファＭＯＳ・ＦＥＴ
Ｑｔ1 ，Ｑｔ2 および容量素子Ｃが被覆されている。層
間絶縁膜２７は、例えばＳｉＯ2 からなる絶縁膜２７Ａ
と、例えばＢＰＳＧ（Boro Phospho Silicate Glass）
からなる絶縁膜２７Ｂとが下層から順に堆積されてな
る。
【０１３１】この層間絶縁膜２７の所定の位置には接続
孔２８が穿孔されている。層間絶縁膜２７上に形成され
た導電層２９は、その接続孔２８を通じて下層の導電層
２３と電気的に接続されている。導電層２９は、例えば
タングステンからなり、図１、図２および図１３に示す
ように、上記したメインワード線ＭＷＬやサブワード線
ＳＷＬを構成している。
孔２８が穿孔されている。層間絶縁膜２７上に形成され
た導電層２９は、その接続孔２８を通じて下層の導電層
２３と電気的に接続されている。導電層２９は、例えば
タングステンからなり、図１、図２および図１３に示す
ように、上記したメインワード線ＭＷＬやサブワード線
ＳＷＬを構成している。
【０１３２】また、層間絶縁膜２７上には層間絶縁膜３
０が形成されており、これによって導電層２９が被覆さ
れている。層間絶縁膜３０は、絶縁膜３０Ａ〜３０Ｃが
下層から順に堆積されてなる。絶縁膜３０Ａ，３０Ｃ
は、例えばＣＶＤ法等によって堆積されたＳｉＯ2 等か
らなる。絶縁膜３０Ｂは、例えばＳＯＧ（Spin On Glas
s ）法によって堆積されたＳｉＯ2 等からなる。
０が形成されており、これによって導電層２９が被覆さ
れている。層間絶縁膜３０は、絶縁膜３０Ａ〜３０Ｃが
下層から順に堆積されてなる。絶縁膜３０Ａ，３０Ｃ
は、例えばＣＶＤ法等によって堆積されたＳｉＯ2 等か
らなる。絶縁膜３０Ｂは、例えばＳＯＧ（Spin On Glas
s ）法によって堆積されたＳｉＯ2 等からなる。
【０１３３】この層間絶縁膜２７，３０には、導電層２
９に達する接続孔３１が穿孔されており、層間絶縁膜３
０上に形成された導電層３３は、その接続孔３１内の埋
め込み用導体３２を通じて下層の導電層２９と電気的に
接続されている。
９に達する接続孔３１が穿孔されており、層間絶縁膜３
０上に形成された導電層３３は、その接続孔３１内の埋
め込み用導体３２を通じて下層の導電層２９と電気的に
接続されている。
【０１３４】この導電層３３は、導電層３３Ａと、その
上層に堆積された導電層３３Ｂとからなり、上記した第
１データ線ＤＬ1 および第２データ線ＤＬ2 を構成して
いる。この導電層３３Ａは、バリアを形成するための膜
であり、例えばチタンタングステン（ＴｉＷ）等からな
り、導電層３３Ｂは、アルミニウム（Ａｌ）−Ｓｉ−銅
（Ｃｕ）合金等からなる。また、埋め込み用導体３２
は、例えばタングステン等からなる。
上層に堆積された導電層３３Ｂとからなり、上記した第
１データ線ＤＬ1 および第２データ線ＤＬ2 を構成して
いる。この導電層３３Ａは、バリアを形成するための膜
であり、例えばチタンタングステン（ＴｉＷ）等からな
り、導電層３３Ｂは、アルミニウム（Ａｌ）−Ｓｉ−銅
（Ｃｕ）合金等からなる。また、埋め込み用導体３２
は、例えばタングステン等からなる。
【０１３５】層間絶縁膜３０上には、表面保護膜３４が
堆積されており、これによって導電層３３が被覆されて
いる。表面保護膜３４は、例えばＳｉＯ2 からなる絶縁
膜上に窒化シリコンからなる絶縁膜が堆積され、さらに
その上に樹脂膜が堆積されて形成されている。
堆積されており、これによって導電層３３が被覆されて
いる。表面保護膜３４は、例えばＳｉＯ2 からなる絶縁
膜上に窒化シリコンからなる絶縁膜が堆積され、さらに
その上に樹脂膜が堆積されて形成されている。
【０１３６】一方、本実施例１のＳＲＡＭの周辺回路を
図１４および図１５に示す。ＳＲＡＭの周辺回路は、Ｃ
ＭＯＳ回路で構成されている。このＣＭＯＳ回路のう
ち、ｎチャネル形のＭＯＳ・ＦＥＴＱｎは、フィールド
絶縁膜４およびチャネルストッパ領域５で周囲を規定さ
れた領域内において、ｐ- 形のウエル３ｐの活性領域の
主面に形成されている。
図１４および図１５に示す。ＳＲＡＭの周辺回路は、Ｃ
ＭＯＳ回路で構成されている。このＣＭＯＳ回路のう
ち、ｎチャネル形のＭＯＳ・ＦＥＴＱｎは、フィールド
絶縁膜４およびチャネルストッパ領域５で周囲を規定さ
れた領域内において、ｐ- 形のウエル３ｐの活性領域の
主面に形成されている。
【０１３７】このＭＯＳ・ＦＥＴＱｎは、主に、ｐ- 形
のウエル３ｐ、ゲート絶縁膜１２、ゲート電極１３、ソ
ース領域およびドレイン領域で構成される。ｐ- 形のウ
エル３ｐは、チャネル領域となっている。ゲート電極１
３は、メモリセルＭＣ（図２参照）のトランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）のゲート電極１
３と同一導電層で形成されている。
のウエル３ｐ、ゲート絶縁膜１２、ゲート電極１３、ソ
ース領域およびドレイン領域で構成される。ｐ- 形のウ
エル３ｐは、チャネル領域となっている。ゲート電極１
３は、メモリセルＭＣ（図２参照）のトランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）のゲート電極１
３と同一導電層で形成されている。
【０１３８】このソース領域およびドレイン領域は、各
々の低不純物濃度のｎ形の半導体領域１７および高不純
物濃度のｎ+ 形の半導体領域１８とで形成されている。
すなわち、ＭＯＳ・ＦＥＴＱｎは、トランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）と同様に、ＬＤＤ
構造となっている。
々の低不純物濃度のｎ形の半導体領域１７および高不純
物濃度のｎ+ 形の半導体領域１８とで形成されている。
すなわち、ＭＯＳ・ＦＥＴＱｎは、トランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）と同様に、ＬＤＤ
構造となっている。
【０１３９】このｎ+ 形の半導体領域１８には、導電層
２９が電気的に接続されている。この導電層２９は、層
間絶縁膜２７等に形成された接続孔２８を通じてｎ+ 形
の半導体領域１８に接続されている。また、導電層２９
は、層間絶縁膜３０に穿孔された接続孔３１内に埋め込
まれた埋め込み導体３２を通じて導電層３３と電気的に
接続されている。
２９が電気的に接続されている。この導電層２９は、層
間絶縁膜２７等に形成された接続孔２８を通じてｎ+ 形
の半導体領域１８に接続されている。また、導電層２９
は、層間絶縁膜３０に穿孔された接続孔３１内に埋め込
まれた埋め込み導体３２を通じて導電層３３と電気的に
接続されている。
【０１４０】また、ＣＭＯＳ回路のうち、ｐチャネル形
のＭＯＳ・ＦＥＴＱｐは、フィールド絶縁膜４およびチ
ャネルストッパ領域５で周囲を規定された領域内におい
て、ｎ- 形のウエル３ｎの活性領域の主面に形成されて
いる。
のＭＯＳ・ＦＥＴＱｐは、フィールド絶縁膜４およびチ
ャネルストッパ領域５で周囲を規定された領域内におい
て、ｎ- 形のウエル３ｎの活性領域の主面に形成されて
いる。
【０１４１】このＭＯＳ・ＦＥＴＱｐは、主に、ｎ- 形
のウエル３ｎ、ゲート絶縁膜１２、ゲート電極１３、ソ
ース領域およびドレイン領域で構成される。ｎ- 形のウ
エル３ｎは、チャネル領域となっている。ゲート電極１
３は、メモリセルＭＣ（図２参照）のトランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）のゲート電極１
３と同一導電層で形成されている。
のウエル３ｎ、ゲート絶縁膜１２、ゲート電極１３、ソ
ース領域およびドレイン領域で構成される。ｎ- 形のウ
エル３ｎは、チャネル領域となっている。ゲート電極１
３は、メモリセルＭＣ（図２参照）のトランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）のゲート電極１
３と同一導電層で形成されている。
【０１４２】このソース領域およびドレイン領域は、各
々の低不純物濃度のｎ形の半導体領域１９および高不純
物濃度のｎ+ 形の半導体領域２０とで形成されている。
すなわち、ＭＯＳ・ＦＥＴＱｎは、トランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）と同様に、ＬＤＤ
構造となっている。
々の低不純物濃度のｎ形の半導体領域１９および高不純
物濃度のｎ+ 形の半導体領域２０とで形成されている。
すなわち、ＭＯＳ・ＦＥＴＱｎは、トランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 （図２参照）と同様に、ＬＤＤ
構造となっている。
【０１４３】このｐ+ 形の半導体領域２０には、導電層
２９が電気的に接続されている。この導電層２９は、層
間絶縁膜２７等に形成された接続孔２８を通じてｎ+ 形
の半導体領域１８に接続されている。また、導電層２９
は、層間絶縁膜３０に穿孔された接続孔３１内に埋め込
まれた埋め込み導体３２を通じて導電層３３と電気的に
接続されている。
２９が電気的に接続されている。この導電層２９は、層
間絶縁膜２７等に形成された接続孔２８を通じてｎ+ 形
の半導体領域１８に接続されている。また、導電層２９
は、層間絶縁膜３０に穿孔された接続孔３１内に埋め込
まれた埋め込み導体３２を通じて導電層３３と電気的に
接続されている。
【０１４４】ところで、本実施例１においては、半導体
基板２を構成するＳｉ単結晶の（１００）面が、例えば
半導体基板２の主面に対して４度傾斜した状態となって
いる。そして、これにより、半導体基板２の主面には、
その主面に沿って平行に、キャリアのモビリティが大き
な第１方向と、キャリアのモビリティが小さい第２方向
とが存在するようになっている。
基板２を構成するＳｉ単結晶の（１００）面が、例えば
半導体基板２の主面に対して４度傾斜した状態となって
いる。そして、これにより、半導体基板２の主面には、
その主面に沿って平行に、キャリアのモビリティが大き
な第１方向と、キャリアのモビリティが小さい第２方向
とが存在するようになっている。
【０１４５】また、このような半導体基板２の主面で
は、酸化積層欠陥等が生じ難いことが一般的に知られて
おり、この主面上にＳＲＡＭ素子を形成することは、Ｓ
ＲＡＭの信頼性を向上させる上でも有効である。
は、酸化積層欠陥等が生じ難いことが一般的に知られて
おり、この主面上にＳＲＡＭ素子を形成することは、Ｓ
ＲＡＭの信頼性を向上させる上でも有効である。
【０１４６】ここで、半導体チップ１（図３参照）を構
成する半導体基板２の製造工程中における半導体ウエハ
２Ｗの平面図を図１６に示す。
成する半導体基板２の製造工程中における半導体ウエハ
２Ｗの平面図を図１６に示す。
【０１４７】半導体ウエハ２Ｗは、例えばＳｉ単結晶か
らなり、その一部には基準面となるオリエンテーション
フラット面（以下、単にオリフラ面という）ＯＦが形成
されている。この半導体ウエハ２Ｗには、複数の半導体
チップ１（図３参照）が規則的に形成されている。同図
中の軸Ｘは、そのオリフラ面ＯＦの切断線に平行な方向
を示し、軸Ｙは軸Ｘに対して直交する方向を示してい
る。
らなり、その一部には基準面となるオリエンテーション
フラット面（以下、単にオリフラ面という）ＯＦが形成
されている。この半導体ウエハ２Ｗには、複数の半導体
チップ１（図３参照）が規則的に形成されている。同図
中の軸Ｘは、そのオリフラ面ＯＦの切断線に平行な方向
を示し、軸Ｙは軸Ｘに対して直交する方向を示してい
る。
【０１４８】同図中の矢印Ａは、半導体基板２の主面に
対して４度傾斜する（１００）面の結晶面方位を示して
いる。本実施例１においては、この（１００）面の結晶
面方位が、例えばオリフラ面ＯＦの切断線に対して直交
するように（すなわち、９０度の角度をなすように）設
定されている。
対して４度傾斜する（１００）面の結晶面方位を示して
いる。本実施例１においては、この（１００）面の結晶
面方位が、例えばオリフラ面ＯＦの切断線に対して直交
するように（すなわち、９０度の角度をなすように）設
定されている。
【０１４９】ただし、その交差角度は、９０度に限定さ
れるものではなくπ／４（４５度、１３５度、２２５
度、３１５度）以外の角度であれば種々変更可能であ
る。その理由は、π／４にすると、その結晶方位と軸Ｘ
の方向との交差角度と、その結晶方位と軸Ｙの方向との
交差角度とが等しくなり、キャリアのモビリティが軸Ｘ
の方向と軸Ｙの方向とで等しくなってしまうからであ
る。
れるものではなくπ／４（４５度、１３５度、２２５
度、３１５度）以外の角度であれば種々変更可能であ
る。その理由は、π／４にすると、その結晶方位と軸Ｘ
の方向との交差角度と、その結晶方位と軸Ｙの方向との
交差角度とが等しくなり、キャリアのモビリティが軸Ｘ
の方向と軸Ｙの方向とで等しくなってしまうからであ
る。
【０１５０】ここで、半導体ウエハ２Ｗをその軸Ｘの方
向および軸Ｙの方向に水平に切断した場合における断面
図をそれぞれ図１７および図１８に示す。
向および軸Ｙの方向に水平に切断した場合における断面
図をそれぞれ図１７および図１８に示す。
【０１５１】軸Ｘの方向においては、図１７に示すよう
に、半導体基板２の主面は平坦となっており、Ｓｉ原子
２atm が半導体基板２の主面に沿って一直線上に整列し
た状態で配置されている。このため、軸Ｘの方向（ここ
ではオリフラ面ＯＦの切断線に対して平行な方向）は、
キャリアのモビリティが大きい。したがって、ここで
は、軸Ｘの方向が上記した第１方向となっている。
に、半導体基板２の主面は平坦となっており、Ｓｉ原子
２atm が半導体基板２の主面に沿って一直線上に整列し
た状態で配置されている。このため、軸Ｘの方向（ここ
ではオリフラ面ＯＦの切断線に対して平行な方向）は、
キャリアのモビリティが大きい。したがって、ここで
は、軸Ｘの方向が上記した第１方向となっている。
【０１５２】一方、軸Ｙの方向においては、図１８に示
すように、結晶面が４度傾斜しているために、半導体基
板２の主面は微細な段差を持った鋸の歯のような形状に
なっている。このため、軸Ｙの方向は、キャリアのモビ
リティが軸Ｘの方向に比べて小さくなる。したがって、
ここでは、軸Ｘの方向に直交する軸Ｙの方向が上記した
第２方向となる。
すように、結晶面が４度傾斜しているために、半導体基
板２の主面は微細な段差を持った鋸の歯のような形状に
なっている。このため、軸Ｙの方向は、キャリアのモビ
リティが軸Ｘの方向に比べて小さくなる。したがって、
ここでは、軸Ｘの方向に直交する軸Ｙの方向が上記した
第２方向となる。
【０１５３】ところで、本実施例１においては、図２等
に示したドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲー
ト電極７を、そのチャネル方向（チャネル電流の流れる
方向）が第１方向（軸Ｘの方向（図１６参照））と一致
するように配置してある。これを図１９および図２０に
よって説明する。なお、図１９および図２０においては
図面を見易くするためハッチングを付していない。
に示したドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲー
ト電極７を、そのチャネル方向（チャネル電流の流れる
方向）が第１方向（軸Ｘの方向（図１６参照））と一致
するように配置してある。これを図１９および図２０に
よって説明する。なお、図１９および図２０においては
図面を見易くするためハッチングを付していない。
【０１５４】図１９は、ドライバＭＯＳ・ＦＥＴＱｄ1
，Ｑｄ2 のチャネル長方向に水平に半導体基板２を切
断した場合の断面を模式的に示す図であり、図２０はド
ライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅方向に
水平に半導体基板２を切断した場合の断面を模式的に示
す図である。
，Ｑｄ2 のチャネル長方向に水平に半導体基板２を切
断した場合の断面を模式的に示す図であり、図２０はド
ライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅方向に
水平に半導体基板２を切断した場合の断面を模式的に示
す図である。
【０１５５】図１９に示すように、ドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 のチャネル方向における半導体基板
２の主面は、平坦となっており、Ｓｉ原子２atm が整列
している。このため、ドライバＭＯＳ・ＦＥＴＱｄ1 ，
Ｑｄ2 のチャネル方向は、キャリアのモビリティが大き
いため、そのチャネル領域の単位面積に単位時間当りに
流れる電流の量を増大させることができ、その駆動能力
を向上させることが可能となっている。
ＥＴＱｄ1 ，Ｑｄ2 のチャネル方向における半導体基板
２の主面は、平坦となっており、Ｓｉ原子２atm が整列
している。このため、ドライバＭＯＳ・ＦＥＴＱｄ1 ，
Ｑｄ2 のチャネル方向は、キャリアのモビリティが大き
いため、そのチャネル領域の単位面積に単位時間当りに
流れる電流の量を増大させることができ、その駆動能力
を向上させることが可能となっている。
【０１５６】また、図２０に示すように、ドライバＭＯ
Ｓ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅方向における半導
体基板２の主面は、微細な段差が形成されているが、こ
の方向におけるキャリアの移動は、ドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 の駆動能力の上で問題にならないと
考えられる。
Ｓ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート幅方向における半導
体基板２の主面は、微細な段差が形成されているが、こ
の方向におけるキャリアの移動は、ドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 の駆動能力の上で問題にならないと
考えられる。
【０１５７】また、本実施例１においては、図２等に示
したトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲー
ト電極１３を、そのチャネル方向（チャネル電流の流れ
る方向）が第２方向（軸Ｙの方向（図１６参照））と一
致するように配置してある。これを図２１および図２２
によって説明する。
したトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲー
ト電極１３を、そのチャネル方向（チャネル電流の流れ
る方向）が第２方向（軸Ｙの方向（図１６参照））と一
致するように配置してある。これを図２１および図２２
によって説明する。
【０１５８】図２１は、トランスファＭＯＳ・ＦＥＴＱ
ｔ1 ，Ｑｔ2 のチャネル長方向に水平に半導体基板２を
切断した場合の断面を模式的に示す図であり、図２２は
トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅
方向に水平に半導体基板２を切断した場合の断面を模式
的に示す図である。
ｔ1 ，Ｑｔ2 のチャネル長方向に水平に半導体基板２を
切断した場合の断面を模式的に示す図であり、図２２は
トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅
方向に水平に半導体基板２を切断した場合の断面を模式
的に示す図である。
【０１５９】図２１に示すように、トランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 のチャネル方向における半導体
基板２の主面は、微細な段差が形成され鋸の歯のように
形成されている。このため、トランスファＭＯＳ・ＦＥ
ＴＱｔ1 ，Ｑｔ2 のチャネル方向は、トランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ2 の種々の寸法をドライバＭＯ
Ｓ・ＦＥＴＱｄ1 ，Ｑｄ2 と等しくしたとしても、キャ
リアのモビリティがドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑ
ｄ2 のチャネル方向よりも小さいため、そのチャネル領
域の単位面積に単位時間当りに流れる電流の量が少なく
なり、その駆動能力が小さくなる。
・ＦＥＴＱｔ1 ，Ｑｔ2 のチャネル方向における半導体
基板２の主面は、微細な段差が形成され鋸の歯のように
形成されている。このため、トランスファＭＯＳ・ＦＥ
ＴＱｔ1 ，Ｑｔ2 のチャネル方向は、トランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ2 の種々の寸法をドライバＭＯ
Ｓ・ＦＥＴＱｄ1 ，Ｑｄ2 と等しくしたとしても、キャ
リアのモビリティがドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑ
ｄ2 のチャネル方向よりも小さいため、そのチャネル領
域の単位面積に単位時間当りに流れる電流の量が少なく
なり、その駆動能力が小さくなる。
【０１６０】また、図２２に示すように、トランスファ
ＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅方向における
半導体基板２の主面は、平坦となっていてＳｉ原子２at
m が整列しているが、この方向におけるキャリアの移動
は、トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動
能力の上でほとんど関係ないと考えられる。
ＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のゲート幅方向における
半導体基板２の主面は、平坦となっていてＳｉ原子２at
m が整列しているが、この方向におけるキャリアの移動
は、トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動
能力の上でほとんど関係ないと考えられる。
【０１６１】すなわち、本実施例１においては、ドライ
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の面積
等を大きくすることなく、ドライバＭＯＳ・ＦＥＴＱｄ
1 ，Ｑｄ2 の駆動能力を向上させつつ、トランスファＭ
ＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2の駆動能力を許容範囲内に
おいて下げることができるので、ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 とトランスファＭＯＳ・ＦＥＴＱｔ1
，Ｑｔ2 との比で表すことができるβレシオを大きく
することができるので、メモリセルＭＣの占有面積の増
大を招くことなく、メモリセルＭＣの動作安定性を向上
させることが可能となっている。
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の面積
等を大きくすることなく、ドライバＭＯＳ・ＦＥＴＱｄ
1 ，Ｑｄ2 の駆動能力を向上させつつ、トランスファＭ
ＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2の駆動能力を許容範囲内に
おいて下げることができるので、ドライバＭＯＳ・ＦＥ
ＴＱｄ1 ，Ｑｄ2 とトランスファＭＯＳ・ＦＥＴＱｔ1
，Ｑｔ2 との比で表すことができるβレシオを大きく
することができるので、メモリセルＭＣの占有面積の増
大を招くことなく、メモリセルＭＣの動作安定性を向上
させることが可能となっている。
【０１６２】また、本実施例１においては、周辺回路を
構成するＣＭＯＳインバータのＭＯＳ・ＦＥＴＱｎ，Ｑ
ｐ（図１４、図１５参照）についても上記のような配置
に工夫がなされている。
構成するＣＭＯＳインバータのＭＯＳ・ＦＥＴＱｎ，Ｑ
ｐ（図１４、図１５参照）についても上記のような配置
に工夫がなされている。
【０１６３】すなわち、ｐチャネル形のＭＯＳ・ＦＥＴ
Ｑｐのゲート電極１３は、そのチャネル方向が第１方向
（軸Ｘの方向）に沿うように配置され、ｎチャネル形の
ＭＯＳ・ＦＥＴＱｎのゲート電極１３は、そのチャネル
方向が第２方向（軸Ｙの方向）に沿うように配置されて
いる。
Ｑｐのゲート電極１３は、そのチャネル方向が第１方向
（軸Ｘの方向）に沿うように配置され、ｎチャネル形の
ＭＯＳ・ＦＥＴＱｎのゲート電極１３は、そのチャネル
方向が第２方向（軸Ｙの方向）に沿うように配置されて
いる。
【０１６４】ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、通
常、駆動能力を上げるためにそのゲート電極１３のチャ
ネル方向の寸法を増大させなければならないが、本実施
例１の場合、そのゲート電極１３のチャネル方向の寸法
を増大させることなく、駆動能力を向上させることが可
能となっている。また、ｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎの駆動能力を下げることが可能となっている。これ
により、これらＭＯＳ・ＦＥＴＱｎ，Ｑｐで構成される
ＣＭＯＳインバータの占有面積の増大を招くことなく、
動作安定性を向上させることが可能となっている。
常、駆動能力を上げるためにそのゲート電極１３のチャ
ネル方向の寸法を増大させなければならないが、本実施
例１の場合、そのゲート電極１３のチャネル方向の寸法
を増大させることなく、駆動能力を向上させることが可
能となっている。また、ｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎの駆動能力を下げることが可能となっている。これ
により、これらＭＯＳ・ＦＥＴＱｎ，Ｑｐで構成される
ＣＭＯＳインバータの占有面積の増大を招くことなく、
動作安定性を向上させることが可能となっている。
【０１６５】次に、本実施例１の半導体集積回路装置の
製造方法の例を図２３〜図２７によって説明する。
製造方法の例を図２３〜図２７によって説明する。
【０１６６】まず、図２３に示すように、例えばｎ- 形
のＳｉ単結晶からなる半導体基板２の主面上に、例えば
厚さ４０〜５０ｎｍ程度のＳｉＯ2 からなる絶縁膜を熱
酸化法等によって形成した後、その絶縁膜上に、例えば
厚さ４０〜６０ｎｍ程度の窒化シリコンからなる耐酸化
性の絶縁膜をＣＶＤ法等によって形成する。
のＳｉ単結晶からなる半導体基板２の主面上に、例えば
厚さ４０〜５０ｎｍ程度のＳｉＯ2 からなる絶縁膜を熱
酸化法等によって形成した後、その絶縁膜上に、例えば
厚さ４０〜６０ｎｍ程度の窒化シリコンからなる耐酸化
性の絶縁膜をＣＶＤ法等によって形成する。
【０１６７】続いて、その耐酸化性の絶縁膜を、半導体
基板２のｐ- 形のウエル３ｐ形成領域上にのみ残るよう
にフォトリソグラフィ技術によってパターニングした
後、その絶縁膜をマスクとして半導体基板２の上部に、
例えばｎ形不純物のリンをイオン注入法等によって導入
する。
基板２のｐ- 形のウエル３ｐ形成領域上にのみ残るよう
にフォトリソグラフィ技術によってパターニングした
後、その絶縁膜をマスクとして半導体基板２の上部に、
例えばｎ形不純物のリンをイオン注入法等によって導入
する。
【０１６８】その後、半導体基板２に対して熱酸化処理
を施すことにより、例えば厚さ１３０〜１４０ｎｍ程度
の絶縁膜を形成した後、耐酸化性の絶縁膜を除去する。
を施すことにより、例えば厚さ１３０〜１４０ｎｍ程度
の絶縁膜を形成した後、耐酸化性の絶縁膜を除去する。
【０１６９】次いで、その絶縁膜をマスクとして、半導
体基板２のｐ- 形のウエル３ｐの形成領域に、例えばｐ
形不純物のＢＦ2 をイオン注入法等によって導入した
後、その半導体基板２に対して、例えば１２００℃、１
００〜１８０分程度の熱処理を施すことにより、その半
導体基板２に導入されたｐ形不純物およびｎ形不純物を
引き伸ばし拡散する。これにより、ｐ- 形のウエル３ｐ
およびｎ- 形のウエルを半導体基板２に形成する。
体基板２のｐ- 形のウエル３ｐの形成領域に、例えばｐ
形不純物のＢＦ2 をイオン注入法等によって導入した
後、その半導体基板２に対して、例えば１２００℃、１
００〜１８０分程度の熱処理を施すことにより、その半
導体基板２に導入されたｐ形不純物およびｎ形不純物を
引き伸ばし拡散する。これにより、ｐ- 形のウエル３ｐ
およびｎ- 形のウエルを半導体基板２に形成する。
【０１７０】続いて、半導体基板２のｐ- 形のウエル３
ｐおよびｎ- 形のウエル上の絶縁膜を除去した後、その
ｐ- 形のウエル３ｐおよびｎ- 形のウエル上に、例えば
厚さ１０〜１５ｎｍ程度のＳｉＯ2 からなる絶縁膜を熱
酸化法等によって新たに形成する。
ｐおよびｎ- 形のウエル上の絶縁膜を除去した後、その
ｐ- 形のウエル３ｐおよびｎ- 形のウエル上に、例えば
厚さ１０〜１５ｎｍ程度のＳｉＯ2 からなる絶縁膜を熱
酸化法等によって新たに形成する。
【０１７１】その後、そのｐ- 形のウエル３ｐおよびｎ
- 形のウエルの活性領域上に、例えば厚さ１００〜１５
０ｎｍ程度の窒化シリコンからなる絶縁膜をＣＶＤ法等
によって堆積した後、その絶縁膜をフォトリソグラフィ
技術によってパターニングする。
- 形のウエルの活性領域上に、例えば厚さ１００〜１５
０ｎｍ程度の窒化シリコンからなる絶縁膜をＣＶＤ法等
によって堆積した後、その絶縁膜をフォトリソグラフィ
技術によってパターニングする。
【０１７２】次いで、窒化シリコンからなる絶縁膜のパ
ターンから露出する部分に、例えばＳｉＯ2 からなる絶
縁膜を熱酸化法等によって形成した後、その窒化シリコ
ンからなる絶縁膜をマスクとして、ｐ- 形のウエル３ｐ
の非活性領域に、例えばｐ形不純物のＢＦ2 をイオン注
入法等によって導入する。
ターンから露出する部分に、例えばＳｉＯ2 からなる絶
縁膜を熱酸化法等によって形成した後、その窒化シリコ
ンからなる絶縁膜をマスクとして、ｐ- 形のウエル３ｐ
の非活性領域に、例えばｐ形不純物のＢＦ2 をイオン注
入法等によって導入する。
【０１７３】続いて、半導体基板２に対してＬＯＣＯＳ
（Local Oxidization of Silicon）処理を施すことによ
り、例えば厚さ４００〜５００ｎｍ程度のＳｉＯ2 から
なるフィールド絶縁膜４を形成するとともに、フィール
ド絶縁膜４の下層にチャネルストッパ領域５を形成す
る。
（Local Oxidization of Silicon）処理を施すことによ
り、例えば厚さ４００〜５００ｎｍ程度のＳｉＯ2 から
なるフィールド絶縁膜４を形成するとともに、フィール
ド絶縁膜４の下層にチャネルストッパ領域５を形成す
る。
【０１７４】その後、耐酸化性の絶縁膜を除去した後、
ｐ- 形のウエル３ｐおよびｎ- 形のウエルの活性領域上
の絶縁膜を除去する。これにより、ｐ- 形のウエル３ｐ
およびｎ- 形のウエルの半導体基板２面が露出する。
ｐ- 形のウエル３ｐおよびｎ- 形のウエルの活性領域上
の絶縁膜を除去する。これにより、ｐ- 形のウエル３ｐ
およびｎ- 形のウエルの半導体基板２面が露出する。
【０１７５】次いで、ｐ- 形のウエル３ｐおよびｎ- 形
のウエルの活性領域上に、不純物導入時の汚染防止等を
目的として、例えば厚さ１８〜２０ｎｍの程度ＳｉＯ2
等からなる絶縁膜を熱酸化法等によって形成した後、半
導体基板２にしきい値電圧を設定するための不純物を導
入する。
のウエルの活性領域上に、不純物導入時の汚染防止等を
目的として、例えば厚さ１８〜２０ｎｍの程度ＳｉＯ2
等からなる絶縁膜を熱酸化法等によって形成した後、半
導体基板２にしきい値電圧を設定するための不純物を導
入する。
【０１７６】続いて、ｐ- 形のウエル３ｐおよびｎ- 形
のウエルの活性領域上の絶縁膜を除去し、半導体基板２
面を露出させた後、図２４に示すように、例えば厚さ１
３〜１４ｎｍ程度のＳｉＯ2 等からなるゲート絶縁膜６
を熱酸化法等によって形成する。
のウエルの活性領域上の絶縁膜を除去し、半導体基板２
面を露出させた後、図２４に示すように、例えば厚さ１
３〜１４ｎｍ程度のＳｉＯ2 等からなるゲート絶縁膜６
を熱酸化法等によって形成する。
【０１７７】その後、半導体基板２上に、例えばｎ形不
純物のリンを含有する厚さ１００ｎｍ程度の低抵抗ポリ
シリコンからなる導体膜をＣＶＤ法等によて堆積した
後、半導体基板２に対して、例えば窒素ガス雰囲気中に
おいて７００〜９５０℃程度の熱処理を８〜１２分程度
施すことにより、その導体膜に導入された不純物を活性
化する。
純物のリンを含有する厚さ１００ｎｍ程度の低抵抗ポリ
シリコンからなる導体膜をＣＶＤ法等によて堆積した
後、半導体基板２に対して、例えば窒素ガス雰囲気中に
おいて７００〜９５０℃程度の熱処理を８〜１２分程度
施すことにより、その導体膜に導入された不純物を活性
化する。
【０１７８】次いで、半導体基板２上に、例えば厚さ３
〜１０ｎｍ程度の窒化シリコンからなる絶縁膜８ＡをＣ
ＶＤ法等によって形成した後、その上に、例えば厚さ１
２０〜１４０ｎｍ程度のＳｉＯ2 からなる絶縁膜８をＣ
ＶＤ法等によって堆積する。
〜１０ｎｍ程度の窒化シリコンからなる絶縁膜８ＡをＣ
ＶＤ法等によって形成した後、その上に、例えば厚さ１
２０〜１４０ｎｍ程度のＳｉＯ2 からなる絶縁膜８をＣ
ＶＤ法等によって堆積する。
【０１７９】続いて、絶縁膜８，８Ａおよび導体膜をフ
ォトリソグラフィ技術およびドライエッチング技術を用
いて順次パターニングすることにより、その導体膜から
なるゲート電極７を形成する。
ォトリソグラフィ技術およびドライエッチング技術を用
いて順次パターニングすることにより、その導体膜から
なるゲート電極７を形成する。
【０１８０】このゲート電極７は、ドライバＭＯＳ・Ｆ
ＥＴＱｄ1 ，Ｑｄ2 、静電気破壊防止回路Ｉのクランプ
用ＭＯＳ・ＦＥＴＱｎ１、静電気破壊防止回路ＩＩＩの
クランプ用ＭＯＳ・ＦＥＴＱｎ４，Ｑｎ５、出力回路Ｉ
Ｖの出力用ｎチャネルＭＯＳ・ＦＥＴＱｎ２，Ｑｎ３、
ｎチャネルＭＯＳ・ＦＥＴＱｎ６の各々のゲート電極と
して使用される。また、容量素子の第１電極も兼ねてい
る領域もある。
ＥＴＱｄ1 ，Ｑｄ2 、静電気破壊防止回路Ｉのクランプ
用ＭＯＳ・ＦＥＴＱｎ１、静電気破壊防止回路ＩＩＩの
クランプ用ＭＯＳ・ＦＥＴＱｎ４，Ｑｎ５、出力回路Ｉ
Ｖの出力用ｎチャネルＭＯＳ・ＦＥＴＱｎ２，Ｑｎ３、
ｎチャネルＭＯＳ・ＦＥＴＱｎ６の各々のゲート電極と
して使用される。また、容量素子の第１電極も兼ねてい
る領域もある。
【０１８１】その後、図２５に示すように、ゲート電極
７および絶縁膜８の側壁に、例えばＳｉＯ2 からなるサ
イドウォール９を形成した後、トランスファＭＯＳ・Ｆ
ＥＴ、周辺回路のｎチャネルＭＯＳ・ＦＥＴ、ｐチャネ
ルＭＯＳ・ＦＥＴの各々（２重ドレイン構造の形成領域
は除く）の形成領域において、不純物導入用マスク３５
を形成する。なお、この不純物導入用マスク３５は、例
えばフォトレジスト膜からなり、図９の符号ＤＤＤで示
した一点鎖線に囲まれた領域外に形成される。
７および絶縁膜８の側壁に、例えばＳｉＯ2 からなるサ
イドウォール９を形成した後、トランスファＭＯＳ・Ｆ
ＥＴ、周辺回路のｎチャネルＭＯＳ・ＦＥＴ、ｐチャネ
ルＭＯＳ・ＦＥＴの各々（２重ドレイン構造の形成領域
は除く）の形成領域において、不純物導入用マスク３５
を形成する。なお、この不純物導入用マスク３５は、例
えばフォトレジスト膜からなり、図９の符号ＤＤＤで示
した一点鎖線に囲まれた領域外に形成される。
【０１８２】次いで、不純物導入用マスク３５を使用し
て、ドライバＭＯＳ・ＦＥＴＱｄ1，Ｑｄ2 の形成領域
におけるｐ- 形のウエル３ｐに、例えば異なる２種類の
ｎ形不純物を導入する。この際、同時に、この２種類の
ｎ形不純物は、静電気破壊防止回路Ｉ，ＩＩＩ、出力回
路ＩＶの各々の２重ドレイン構造を形成するｎチャネル
形のＭＩＳ・ＦＥＴの形成領域にも導入される。この２
種類の不純物の一方は、例えばリンであり、他方は、リ
ンに比べて拡散速度の遅い、例えばＡｓが使用されてい
る。
て、ドライバＭＯＳ・ＦＥＴＱｄ1，Ｑｄ2 の形成領域
におけるｐ- 形のウエル３ｐに、例えば異なる２種類の
ｎ形不純物を導入する。この際、同時に、この２種類の
ｎ形不純物は、静電気破壊防止回路Ｉ，ＩＩＩ、出力回
路ＩＶの各々の２重ドレイン構造を形成するｎチャネル
形のＭＩＳ・ＦＥＴの形成領域にも導入される。この２
種類の不純物の一方は、例えばリンであり、他方は、リ
ンに比べて拡散速度の遅い、例えばＡｓが使用されてい
る。
【０１８３】続いて、この２種類のｎ形不純物の引き伸
ばし拡散処理を施すことにより、半導体基板２の上部
に、低不純物濃度のｎ形の半導体領域１０および高不純
物濃度のｎ+ 形の半導体領域１１を形成する。
ばし拡散処理を施すことにより、半導体基板２の上部
に、低不純物濃度のｎ形の半導体領域１０および高不純
物濃度のｎ+ 形の半導体領域１１を形成する。
【０１８４】これにより、ドライバＭＯＳ・ＦＥＴＱｄ
1 ，Ｑｄ2 を半導体基板２上に形成する。また、静電気
破壊防止回路Ｉ，ＩＩＩ、出力回路ＩＶのＭＯＳ・ＦＥ
ＴＱｎ１〜Ｑｎ６（図７および図８参照）も半導体基板
２上に形成する。
1 ，Ｑｄ2 を半導体基板２上に形成する。また、静電気
破壊防止回路Ｉ，ＩＩＩ、出力回路ＩＶのＭＯＳ・ＦＥ
ＴＱｎ１〜Ｑｎ６（図７および図８参照）も半導体基板
２上に形成する。
【０１８５】その後、トランスファＭＯＳ・ＦＥＴ、周
辺回路のＭＯＳ・ＦＥＴの各々の形成領域においてｐ-
形のウエル３ｐおよびｎ- 形のウエルにしきい値電圧調
整用の不純物を導入する。
辺回路のＭＯＳ・ＦＥＴの各々の形成領域においてｐ-
形のウエル３ｐおよびｎ- 形のウエルにしきい値電圧調
整用の不純物を導入する。
【０１８６】次いで、トランスファＭＯＳ・ＦＥＴ、周
辺回路のＭＯＳ・ＦＥＴの各々の形成領域においてｐ-
形のウエル３ｐおよびｎ- 形のウエル上の絶縁膜を除去
し、露出させた後、図２６に示すように、例えば厚さ１
３〜１４ｎｍ程度のＳｉＯ2からなるゲート絶縁膜１２
を熱酸化法等によって形成する。
辺回路のＭＯＳ・ＦＥＴの各々の形成領域においてｐ-
形のウエル３ｐおよびｎ- 形のウエル上の絶縁膜を除去
し、露出させた後、図２６に示すように、例えば厚さ１
３〜１４ｎｍ程度のＳｉＯ2からなるゲート絶縁膜１２
を熱酸化法等によって形成する。
【０１８７】続いて、半導体基板２上に、例えば厚さ１
０〜１００ｎｍ程度の低抵抗ポリシリコン膜１３ＡをＣ
ＶＤ法等によって堆積した後、その低抵抗ポリシリコン
膜１３Ａの一部およびその下層のゲート絶縁膜１２をフ
ォトリソグラフィ技術によって除去することにより接続
孔１４を穿孔する。
０〜１００ｎｍ程度の低抵抗ポリシリコン膜１３ＡをＣ
ＶＤ法等によって堆積した後、その低抵抗ポリシリコン
膜１３Ａの一部およびその下層のゲート絶縁膜１２をフ
ォトリソグラフィ技術によって除去することにより接続
孔１４を穿孔する。
【０１８８】その後、半導体基板２上に、例えば厚さ８
０〜１００ｎｍ程度のタングステンシリサイド（ＷＳｉ
2 ）からなる高融点金属シリサイド膜１３ＢをＣＶＤ法
またはスパッタリング法等によって堆積した後、例えば
厚さ２００〜３００ｎｍ程度のＳｉＯ2 からなる絶縁膜
１５をＣＶＤ法等によって堆積する。
０〜１００ｎｍ程度のタングステンシリサイド（ＷＳｉ
2 ）からなる高融点金属シリサイド膜１３ＢをＣＶＤ法
またはスパッタリング法等によって堆積した後、例えば
厚さ２００〜３００ｎｍ程度のＳｉＯ2 からなる絶縁膜
１５をＣＶＤ法等によって堆積する。
【０１８９】次いで、絶縁膜１５、高融点金属シリサイ
ド膜１３Ｂ、低抵抗ポリシリコン膜１３Ａの各々をフォ
トリソグラフィ技術によってパターニングし、低抵抗ポ
リシリコン膜１３Ａおよび高融点金属シリサイド膜１３
Ｂからなるゲート電極１３を形成する。
ド膜１３Ｂ、低抵抗ポリシリコン膜１３Ａの各々をフォ
トリソグラフィ技術によってパターニングし、低抵抗ポ
リシリコン膜１３Ａおよび高融点金属シリサイド膜１３
Ｂからなるゲート電極１３を形成する。
【０１９０】このゲート電極１３は、トランスファＭＯ
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ、周辺回路のＭＯＳ・ＦＥＴＱ
ｎ，Ｑｐ（図１４および図１５参照）のゲート電極とし
て使用する。また、ゲート電極１３の形成と同時にワー
ド線ＷＬ（１３）および基準電圧用の配線ＶSSも形成さ
れる。
Ｓ・ＦＥＴＱｔ1 ，Ｑｔ、周辺回路のＭＯＳ・ＦＥＴＱ
ｎ，Ｑｐ（図１４および図１５参照）のゲート電極とし
て使用する。また、ゲート電極１３の形成と同時にワー
ド線ＷＬ（１３）および基準電圧用の配線ＶSSも形成さ
れる。
【０１９１】続いて、トランスファＭＯＳ・ＦＥＴＱｔ
1 ，Ｑｔ、周辺回路のＭＯＳ・ＦＥＴＱｎ，Ｑｐ（図１
４および図１５参照）の形成領域におけるｐ- 形のウエ
ル３ｐに、ＬＤＤ構造を構成する低不純物濃度のｎ形の
半導体領域を形成するために、例えばｎ形不純物のリン
をイオン注入法等によって導入する。
1 ，Ｑｔ、周辺回路のＭＯＳ・ＦＥＴＱｎ，Ｑｐ（図１
４および図１５参照）の形成領域におけるｐ- 形のウエ
ル３ｐに、ＬＤＤ構造を構成する低不純物濃度のｎ形の
半導体領域を形成するために、例えばｎ形不純物のリン
をイオン注入法等によって導入する。
【０１９２】その後、半導体基板２に対して熱処理を施
すことにより、そのｎ形不純物を引き伸ばし、図２７に
示すように、ｎ形の半導体領域１７を形成した後、周辺
回路のｐチャネル形のＭＯＳ・ＦＥＴＱｐ（図１４参
照）の形成領域に、例えばｐ形不純物のＢＦ2 をイオン
注入法等によって導入する。これにより、ｐ形の半導体
領域１９（図１４参照）が形成される。
すことにより、そのｎ形不純物を引き伸ばし、図２７に
示すように、ｎ形の半導体領域１７を形成した後、周辺
回路のｐチャネル形のＭＯＳ・ＦＥＴＱｐ（図１４参
照）の形成領域に、例えばｐ形不純物のＢＦ2 をイオン
注入法等によって導入する。これにより、ｐ形の半導体
領域１９（図１４参照）が形成される。
【０１９３】次いで、ゲート電極１３および絶縁膜１５
の側面にサイドウォール１６を形成した後、トランスフ
ァＭＯＳ・ＦＥＴＱｔ1 、周辺回路のＭＯＳ・ＦＥＴＱ
ｎ（図１４および図１５参照）の形成領域におけるｐ-
形のウエル３ｐに、例えばｐ形不純物のＡｓをイオン注
入法等によって導入する。
の側面にサイドウォール１６を形成した後、トランスフ
ァＭＯＳ・ＦＥＴＱｔ1 、周辺回路のＭＯＳ・ＦＥＴＱ
ｎ（図１４および図１５参照）の形成領域におけるｐ-
形のウエル３ｐに、例えばｐ形不純物のＡｓをイオン注
入法等によって導入する。
【０１９４】続いて、周辺回路のｐチャネル形のＭＯＳ
・ＦＥＴＱｐ（図１４参照）の形成領域において、ｎ-
形のウエル３ｎに、例えばｐ形不純物のＢＦ2 をイオン
注入法等によって注入する。
・ＦＥＴＱｐ（図１４参照）の形成領域において、ｎ-
形のウエル３ｎに、例えばｐ形不純物のＢＦ2 をイオン
注入法等によって注入する。
【０１９５】その後、半導体基板２に対して、例えば窒
素ガス雰囲気中において、９００〜１０００℃程度の熱
処理を１〜３分程度施すことにより、ｎ形不純物および
ｐ形不純物を引き伸ばし拡散して、ｎ+ 形の半導体領域
１８およびｐ+ 形の半導体領域２０を形成する。
素ガス雰囲気中において、９００〜１０００℃程度の熱
処理を１〜３分程度施すことにより、ｎ形不純物および
ｐ形不純物を引き伸ばし拡散して、ｎ+ 形の半導体領域
１８およびｐ+ 形の半導体領域２０を形成する。
【０１９６】これにより、トランスファＭＯＳ・ＦＥＴ
Ｑｔ1 ，Ｑｔ2 が半導体基板２上に形成されるととも
に、図１４に示すＬＤＤ構造を有するＭＯＳ・ＦＥＴＱ
ｎ，Ｑｐが形成される。
Ｑｔ1 ，Ｑｔ2 が半導体基板２上に形成されるととも
に、図１４に示すＬＤＤ構造を有するＭＯＳ・ＦＥＴＱ
ｎ，Ｑｐが形成される。
【０１９７】このようにして、上記したように、キャリ
アのモビリティが異なる第１方向（図１６の軸Ｘの方
向）および第２方向（図１６の軸Ｙの方向）を有する半
導体基板２上に、メモリセルＭＣを構成するドライバＭ
ＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 およびトランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 を形成する。なお、これ以降
は、通常のＳＲＡＭプロセスに従って半導体集積回路装
置を製造する。
アのモビリティが異なる第１方向（図１６の軸Ｘの方
向）および第２方向（図１６の軸Ｙの方向）を有する半
導体基板２上に、メモリセルＭＣを構成するドライバＭ
ＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 およびトランスファＭＯＳ
・ＦＥＴＱｔ1 ，Ｑｔ2 を形成する。なお、これ以降
は、通常のＳＲＡＭプロセスに従って半導体集積回路装
置を製造する。
【０１９８】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【０１９９】(1).ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ
2 のゲート電極７を、そのチャネル方向が第１方向（軸
Ｘの方向（図１６参照））と一致するように配置したこ
とにより、そのチャネル領域の単位面積に単位時間当り
に流れる電流の量を増大させることができ、その駆動能
力を向上させることが可能となる。
2 のゲート電極７を、そのチャネル方向が第１方向（軸
Ｘの方向（図１６参照））と一致するように配置したこ
とにより、そのチャネル領域の単位面積に単位時間当り
に流れる電流の量を増大させることができ、その駆動能
力を向上させることが可能となる。
【０２００】(2).トランスファＭＯＳ・ＦＥＴＱｔ1 ，
Ｑｔ2 のゲート電極１３を、そのチャネル方向が第２方
向（軸Ｙの方向（図１６参照））と一致するように配置
したことにより、そのチャネル領域の単位面積に単位時
間当りに流れる電流の量が少なくなり、その駆動能力を
小さくすることが可能となる。
Ｑｔ2 のゲート電極１３を、そのチャネル方向が第２方
向（軸Ｙの方向（図１６参照））と一致するように配置
したことにより、そのチャネル領域の単位面積に単位時
間当りに流れる電流の量が少なくなり、その駆動能力を
小さくすることが可能となる。
【０２０１】(3).上記(1) および(2) により、ドライバ
ＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の面積等
を大きくすることなく、ドライバＭＯＳ・ＦＥＴＱｄ1
，Ｑｄ2 の駆動能力を向上させつつ、トランスファＭ
ＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動能力を許容範囲内に
おいて下げることができるので、βレシオを大きくする
ことができるので、メモリセルＭＣの占有面積の増大を
招くことなく、メモリセルＭＣの動作安定性を向上させ
ることが可能となる。
ＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の面積等
を大きくすることなく、ドライバＭＯＳ・ＦＥＴＱｄ1
，Ｑｄ2 の駆動能力を向上させつつ、トランスファＭ
ＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の駆動能力を許容範囲内に
おいて下げることができるので、βレシオを大きくする
ことができるので、メモリセルＭＣの占有面積の増大を
招くことなく、メモリセルＭＣの動作安定性を向上させ
ることが可能となる。
【０２０２】(4).周辺回路を構成するＣＭＯＳインバー
タ回路のｐチャネル形のＭＯＳ・ＦＥＴＱｐのゲート電
極１３を第１方向（軸Ｘの方向）に沿うように配置し、
ｎチャネル形のＭＯＳ・ＦＥＴＱｎのゲート電極１３を
第２方向（軸Ｙの方向）に沿うように配置することによ
り、ゲート電極１３のチャネル方向の寸法を増大させる
ことなく、駆動能力を向上させることができ、ｎチャネ
ル形のＭＯＳ・ＦＥＴＱｎの駆動能力を下げることがで
きるので、そのＣＭＯＳインバータ回路の占有面積を増
大させることなく、動作安定性を向上させることが可能
となる。
タ回路のｐチャネル形のＭＯＳ・ＦＥＴＱｐのゲート電
極１３を第１方向（軸Ｘの方向）に沿うように配置し、
ｎチャネル形のＭＯＳ・ＦＥＴＱｎのゲート電極１３を
第２方向（軸Ｙの方向）に沿うように配置することによ
り、ゲート電極１３のチャネル方向の寸法を増大させる
ことなく、駆動能力を向上させることができ、ｎチャネ
ル形のＭＯＳ・ＦＥＴＱｎの駆動能力を下げることがで
きるので、そのＣＭＯＳインバータ回路の占有面積を増
大させることなく、動作安定性を向上させることが可能
となる。
【０２０３】(5).上記(3) および(4) により、ＳＲＡＭ
のメモリセルＭＣおよび周辺回路の動作安定性を向上さ
せることができるので、信頼性の高いＳＲＡＭを提供す
ることが可能となる。
のメモリセルＭＣおよび周辺回路の動作安定性を向上さ
せることができるので、信頼性の高いＳＲＡＭを提供す
ることが可能となる。
【０２０４】（実施例２）次に、本発明の他の実施例で
ある半導体集積回路装置を説明する。
ある半導体集積回路装置を説明する。
【０２０５】図２８は本実施例２のＳＲＡＭのメモリセ
ルＭＣの等価回路図である。図示のように、本実施例２
のＳＲＡＭのメモリセルＭＣは、一対の相補性データ線
（データ線ＤＬ1 ，データ線ＤＬ2 ）とワード線ＷＬと
の交差部に配置された一対のドライバＭＯＳ・ＦＥＴＱ
ｄ1 ，Ｑｄ2 、一対の負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑ
ｐ2 および一対のトランスファＭＯＳ・ＦＥＴＱｔ1 ，
Ｑｔ2 で構成されている。
ルＭＣの等価回路図である。図示のように、本実施例２
のＳＲＡＭのメモリセルＭＣは、一対の相補性データ線
（データ線ＤＬ1 ，データ線ＤＬ2 ）とワード線ＷＬと
の交差部に配置された一対のドライバＭＯＳ・ＦＥＴＱ
ｄ1 ，Ｑｄ2 、一対の負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑ
ｐ2 および一対のトランスファＭＯＳ・ＦＥＴＱｔ1 ，
Ｑｔ2 で構成されている。
【０２０６】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 お
よびトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 はｎチ
ャネル型で構成され、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑ
ｐ2はｐチャネル型で構成されている。すなわち、この
メモリセルは、４個のｎチャネル型ＭＯＳ・ＦＥＴと２
個のｐチャネル型ＭＯＳ・ＦＥＴとを使った完全ＣＭＯ
Ｓ型で構成されている。
よびトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 はｎチ
ャネル型で構成され、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑ
ｐ2はｐチャネル型で構成されている。すなわち、この
メモリセルは、４個のｎチャネル型ＭＯＳ・ＦＥＴと２
個のｐチャネル型ＭＯＳ・ＦＥＴとを使った完全ＣＭＯ
Ｓ型で構成されている。
【０２０７】上記メモリセルＭＣを構成する６個のＭＯ
Ｓ・ＦＥＴのうち、ドライバＭＯＳ・ＦＥＴＱｄ1 と負
荷用ＭＯＳ・ＦＥＴＱｐ1 とはＣＭＯＳインバータ（Ｉ
ＮＶ1)を構成し、ドライバＭＯＳ・ＦＥＴＱｄ2 と負荷
用ＭＯＳ・ＦＥＴＱｐ2 とはＣＭＯＳインバータ（ＩＮ
Ｖ2)を構成している。この一対のＣＭＯＳインバータ
（ＩＮＶ1 ，ＩＮＶ2)の相互の入出力端子（蓄積ノード
Ｎ1 ，Ｎ2 ）間は、一対の局所配線Ｌ1 ，Ｌ2 を介して
交差結合し、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。
Ｓ・ＦＥＴのうち、ドライバＭＯＳ・ＦＥＴＱｄ1 と負
荷用ＭＯＳ・ＦＥＴＱｐ1 とはＣＭＯＳインバータ（Ｉ
ＮＶ1)を構成し、ドライバＭＯＳ・ＦＥＴＱｄ2 と負荷
用ＭＯＳ・ＦＥＴＱｐ2 とはＣＭＯＳインバータ（ＩＮ
Ｖ2)を構成している。この一対のＣＭＯＳインバータ
（ＩＮＶ1 ，ＩＮＶ2)の相互の入出力端子（蓄積ノード
Ｎ1 ，Ｎ2 ）間は、一対の局所配線Ｌ1 ，Ｌ2 を介して
交差結合し、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。
【０２０８】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＮ1 ）はトランスファＭＯＳ・ＦＥＴ
Ｑｔ1 のソース領域に接続され、他方の入出力端子（蓄
積ノードＮ2 ）はトランスファＭＯＳ・ＦＥＴＱｔ2 の
ソース領域に接続されている。トランスファＭＯＳ・Ｆ
ＥＴＱｔ1 のドレイン領域はデータ線ＤＬ1 に接続さ
れ、トランスファＭＯＳ・ＦＥＴＱｔ2 のドレイン領域
はデータ線ＤＬ2 に接続されている。
端子（蓄積ノードＮ1 ）はトランスファＭＯＳ・ＦＥＴ
Ｑｔ1 のソース領域に接続され、他方の入出力端子（蓄
積ノードＮ2 ）はトランスファＭＯＳ・ＦＥＴＱｔ2 の
ソース領域に接続されている。トランスファＭＯＳ・Ｆ
ＥＴＱｔ1 のドレイン領域はデータ線ＤＬ1 に接続さ
れ、トランスファＭＯＳ・ＦＥＴＱｔ2 のドレイン領域
はデータ線ＤＬ2 に接続されている。
【０２０９】また、フリップフロップ回路の一端（負荷
用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のソース領域）は電源
電圧用の配線ＶCCに接続され、他端（ドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のソース領域）は基準電圧用の配
線ＶSSに接続されている。電源電圧（ＶCC) は、前記実
施例１と同様、例えば５Ｖであり、基準電圧（ＶSS)
は、例えば０Ｖ（ＧＮＤ電位）である。
用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のソース領域）は電源
電圧用の配線ＶCCに接続され、他端（ドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のソース領域）は基準電圧用の配
線ＶSSに接続されている。電源電圧（ＶCC) は、前記実
施例１と同様、例えば５Ｖであり、基準電圧（ＶSS)
は、例えば０Ｖ（ＧＮＤ電位）である。
【０２１０】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＮ1 が高電位
（“Ｈ”）であるときは、ドライバＭＯＳ・ＦＥＴＱｄ
2 がＯＮになるので、他方のＣＭＯＳインバータ（ＩＮ
Ｖ2)の蓄積ノードＮ2 が低電位（“Ｌ”）になる。従っ
て、ドライバＭＯＳ・ＦＥＴＱｄ1 がＯＦＦになり、蓄
積ノードＮ1 の高電位（“Ｈ”）が保持される。すなわ
ち、一対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮＶ2)を
交差結合させたラッチ回路によって相互の蓄積ノードＮ
1 ，Ｎ2 の状態が保持され、電源電圧が印加されている
間、情報が保存される。
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＮ1 が高電位
（“Ｈ”）であるときは、ドライバＭＯＳ・ＦＥＴＱｄ
2 がＯＮになるので、他方のＣＭＯＳインバータ（ＩＮ
Ｖ2)の蓄積ノードＮ2 が低電位（“Ｌ”）になる。従っ
て、ドライバＭＯＳ・ＦＥＴＱｄ1 がＯＦＦになり、蓄
積ノードＮ1 の高電位（“Ｈ”）が保持される。すなわ
ち、一対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮＶ2)を
交差結合させたラッチ回路によって相互の蓄積ノードＮ
1 ，Ｎ2 の状態が保持され、電源電圧が印加されている
間、情報が保存される。
【０２１１】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のそれぞれのゲート電極にはワード線ＷＬが接続さ
れ、このワード線ＷＬによってトランスファＭＯＳ・Ｆ
ＥＴＱｔ1 ，Ｑｔ2 の導通、非導通が制御される。すな
わち、ワード線ＷＬが高電位（“Ｈ”）であるときは、
トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 がＯＮにな
り、ラッチ回路と相補性データ線（データ線ＤＬ1 ，Ｄ
Ｌ2 ）とが電気的に接続されるので、蓄積ノードＮ1 ，
Ｎ2 の電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ
1 ，ＤＬ2 に現れ、メモリセルの情報として読み出され
る。
2 のそれぞれのゲート電極にはワード線ＷＬが接続さ
れ、このワード線ＷＬによってトランスファＭＯＳ・Ｆ
ＥＴＱｔ1 ，Ｑｔ2 の導通、非導通が制御される。すな
わち、ワード線ＷＬが高電位（“Ｈ”）であるときは、
トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 がＯＮにな
り、ラッチ回路と相補性データ線（データ線ＤＬ1 ，Ｄ
Ｌ2 ）とが電気的に接続されるので、蓄積ノードＮ1 ，
Ｎ2 の電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ
1 ，ＤＬ2 に現れ、メモリセルの情報として読み出され
る。
【０２１２】メモリセルＭＣに情報を書き込むには、ワ
ード線ＷＬを“Ｈ”電位レベル、トランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ1
，ＤＬ2 の情報を蓄積ノードＮ1 ，Ｎ2 に伝達する。
また、メモリセルＭＣの情報を読み出すには、同じくワ
ード線ＷＬを“Ｈ”電位レベル、トランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 をＯＮ状態にして蓄積ノードＮ1
，Ｎ2 の情報をデータ線ＤＬ1 ，ＤＬ2 に伝達する。
ード線ＷＬを“Ｈ”電位レベル、トランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ1
，ＤＬ2 の情報を蓄積ノードＮ1 ，Ｎ2 に伝達する。
また、メモリセルＭＣの情報を読み出すには、同じくワ
ード線ＷＬを“Ｈ”電位レベル、トランスファＭＯＳ・
ＦＥＴＱｔ1 ，Ｑｔ2 をＯＮ状態にして蓄積ノードＮ1
，Ｎ2 の情報をデータ線ＤＬ1 ，ＤＬ2 に伝達する。
【０２１３】次に、上記メモリセルＭＣの具体的な構成
を図２９（メモリセルＭＣの略１個分を示す半導体基板
２の平面図）、図３０（図１のＸＸＸ−ＸＸＸ線におけ
る半導体基板２の断面図）および図３１〜図３４を用い
て説明する。なお、図２９および図３１〜図３４にはメ
モリセルＭＣの導電層のみを図示し、素子分離用にフィ
ールド絶縁膜や層間絶縁膜などの絶縁膜は図示しない。
を図２９（メモリセルＭＣの略１個分を示す半導体基板
２の平面図）、図３０（図１のＸＸＸ−ＸＸＸ線におけ
る半導体基板２の断面図）および図３１〜図３４を用い
て説明する。なお、図２９および図３１〜図３４にはメ
モリセルＭＣの導電層のみを図示し、素子分離用にフィ
ールド絶縁膜や層間絶縁膜などの絶縁膜は図示しない。
【０２１４】メモリセルＭＣを構成する６個のＭＯＳ・
ＦＥＴは、ｐ- 形の半導体基板２のフィールド絶縁膜４
で周囲を囲まれた活性領域に形成されている。ｎチャネ
ル型で構成されるドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ
2 およびトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれはｐ- 形のウエル３ｐの活性領域に形成され、
ｐチャネル型で構成される負荷用ＭＯＳ・ＦＥＴＱｐ1
，Ｑｐ2 はｎ- 形のウエル３ｎの活性領域に形成され
ている。ｐ- 形のウエル３ｐ、ｎ- 形のウエル３ｎのそ
れぞれは、半導体基板２上に形成されたｐ形のエピタキ
シャルシリコン層Ｅｐｉの主面に形成されている。
ＦＥＴは、ｐ- 形の半導体基板２のフィールド絶縁膜４
で周囲を囲まれた活性領域に形成されている。ｎチャネ
ル型で構成されるドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ
2 およびトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれはｐ- 形のウエル３ｐの活性領域に形成され、
ｐチャネル型で構成される負荷用ＭＯＳ・ＦＥＴＱｐ1
，Ｑｐ2 はｎ- 形のウエル３ｎの活性領域に形成され
ている。ｐ- 形のウエル３ｐ、ｎ- 形のウエル３ｎのそ
れぞれは、半導体基板２上に形成されたｐ形のエピタキ
シャルシリコン層Ｅｐｉの主面に形成されている。
【０２１５】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 お
よびトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の配置
の仕方は前記実施例１と同様である。すなわち、ドライ
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 は、そのゲート電極を
そのチャネル方向がキャリアのモビリティの大きい方向
に沿うように配置し、トランスファＭＯＳ・ＦＥＴＱｔ
1 ，Ｑｔ2 は、そのゲート電極１３をそのチャネル方向
がキャリアのモビリティの小さい方向に沿うように配置
してある。
よびトランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の配置
の仕方は前記実施例１と同様である。すなわち、ドライ
バＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 は、そのゲート電極を
そのチャネル方向がキャリアのモビリティの大きい方向
に沿うように配置し、トランスファＭＯＳ・ＦＥＴＱｔ
1 ，Ｑｔ2 は、そのゲート電極１３をそのチャネル方向
がキャリアのモビリティの小さい方向に沿うように配置
してある。
【０２１６】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 は、ワード線ＷＬと一体に構成されたゲート電極１３
を有している。このゲート電極１３（ワード線ＷＬ）
は、ポリシリコン膜（またはポリシリコン膜と高融点金
属シリサイド膜とを積層したポリサイド膜）で構成さ
れ、酸化シリコン膜で構成されたゲート絶縁膜１２の上
に形成されている。
2 は、ワード線ＷＬと一体に構成されたゲート電極１３
を有している。このゲート電極１３（ワード線ＷＬ）
は、ポリシリコン膜（またはポリシリコン膜と高融点金
属シリサイド膜とを積層したポリサイド膜）で構成さ
れ、酸化シリコン膜で構成されたゲート絶縁膜１２の上
に形成されている。
【０２１７】上記トランスファＭＯＳ・ＦＥＴＱｔ1 ，
Ｑｔ2 のそれぞれのソース領域、ドレイン領域は、ｐ-
形のウエル３ｐの活性領域に形成された低不純物濃度の
ｎ-形の半導体領域１７および高不純物濃度のｎ+ 形の
半導体領域１８で構成されている。すなわち、トランス
ファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのソース
領域、ドレイン領域は、ＬＤＤ構造で構成されている。
Ｑｔ2 のそれぞれのソース領域、ドレイン領域は、ｐ-
形のウエル３ｐの活性領域に形成された低不純物濃度の
ｎ-形の半導体領域１７および高不純物濃度のｎ+ 形の
半導体領域１８で構成されている。すなわち、トランス
ファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのソース
領域、ドレイン領域は、ＬＤＤ構造で構成されている。
【０２１８】フリップフロップ回路の一方のＣＭＯＳイ
ンバータ（ＩＮＶ1)を構成するドライバＭＯＳ・ＦＥＴ
Ｑｄ1 および負荷用ＭＯＳ・ＦＥＴＱｐ1 は、共通のゲ
ート電極３６ａを有しており、他方のＣＭＯＳインバー
タ（ＩＮＶ2)を構成するドライバＭＯＳ・ＦＥＴＱｄ2
および負荷用ＭＯＳ・ＦＥＴＱｐ2 は、共通のゲート電
極３６ｂを有している。これらのゲート電極３６ａ，３
６ｂは、前記トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のゲート電極１３（ワード線ＷＬ）と同じ低抵抗ポリ
シリコン膜で構成され、ゲート絶縁膜１２の上に形成さ
れている。ゲート電極１３（ワード線ＷＬ）およびゲー
ト電極３６ａ，３６ｂを構成する低抵抗ポリシリコン膜
には、ｎ形の不純物（例えばリン（Ｐ））が導入されて
いる。
ンバータ（ＩＮＶ1)を構成するドライバＭＯＳ・ＦＥＴ
Ｑｄ1 および負荷用ＭＯＳ・ＦＥＴＱｐ1 は、共通のゲ
ート電極３６ａを有しており、他方のＣＭＯＳインバー
タ（ＩＮＶ2)を構成するドライバＭＯＳ・ＦＥＴＱｄ2
および負荷用ＭＯＳ・ＦＥＴＱｐ2 は、共通のゲート電
極３６ｂを有している。これらのゲート電極３６ａ，３
６ｂは、前記トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のゲート電極１３（ワード線ＷＬ）と同じ低抵抗ポリ
シリコン膜で構成され、ゲート絶縁膜１２の上に形成さ
れている。ゲート電極１３（ワード線ＷＬ）およびゲー
ト電極３６ａ，３６ｂを構成する低抵抗ポリシリコン膜
には、ｎ形の不純物（例えばリン（Ｐ））が導入されて
いる。
【０２１９】ドライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 の
それぞれのソース領域、ドレイン領域は、ｐ- 形のウエ
ル３ｐの活性領域に形成された低不純物濃度のｎ- 形の
半導体領域１７および高不純物濃度のｎ+ 形の半導体領
域１８で構成されている。すなわち、ドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域、ドレイ
ン領域は、ＬＤＤ構造で構成されている。また、負荷用
ＭＯＳ・ＦＥＴＱｐ1,Qp2 のそれぞれのソース領域、ド
レイン領域は、ｎ- 形のウエル３ｎの活性領域に形成さ
れた低不純物濃度のｐ- 形の半導体領域３７および高不
純物濃度のｐ+ 形の半導体領域３８で構成されている。
すなわち、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。
それぞれのソース領域、ドレイン領域は、ｐ- 形のウエ
ル３ｐの活性領域に形成された低不純物濃度のｎ- 形の
半導体領域１７および高不純物濃度のｎ+ 形の半導体領
域１８で構成されている。すなわち、ドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域、ドレイ
ン領域は、ＬＤＤ構造で構成されている。また、負荷用
ＭＯＳ・ＦＥＴＱｐ1,Qp2 のそれぞれのソース領域、ド
レイン領域は、ｎ- 形のウエル３ｎの活性領域に形成さ
れた低不純物濃度のｐ- 形の半導体領域３７および高不
純物濃度のｐ+ 形の半導体領域３８で構成されている。
すなわち、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。
【０２２０】メモリセルＭＣを構成する上記６個のＭＯ
Ｓ・ＦＥＴの上層には、ゲート電極（１３，３６ａ，３
６ｂ）の上部および側壁を覆う酸化シリコンの絶縁膜３
９およびサイドウォール１６を介して一対の局所配線Ｌ
1 ，Ｌ2 が形成されている。この一対の局所配線Ｌ1 ，
Ｌ2 は、ポリシリコン膜と高融点金属膜とを半導体基板
２上で反応させて形成した高融点金属シリサイド層、例
えばコバルトシリサイド（ＣｏＳｉX ) 膜で構成されて
いる。後述するように、一対の局所配線Ｌ1 ，Ｌ2 は、
サイドウォール１６に対して自己整合的に形成される。
また、サイドウォール１６は、ゲート電極（１３，３６
ａ，３６ｂ）に対して自己整合的に形成される。
Ｓ・ＦＥＴの上層には、ゲート電極（１３，３６ａ，３
６ｂ）の上部および側壁を覆う酸化シリコンの絶縁膜３
９およびサイドウォール１６を介して一対の局所配線Ｌ
1 ，Ｌ2 が形成されている。この一対の局所配線Ｌ1 ，
Ｌ2 は、ポリシリコン膜と高融点金属膜とを半導体基板
２上で反応させて形成した高融点金属シリサイド層、例
えばコバルトシリサイド（ＣｏＳｉX ) 膜で構成されて
いる。後述するように、一対の局所配線Ｌ1 ，Ｌ2 は、
サイドウォール１６に対して自己整合的に形成される。
また、サイドウォール１６は、ゲート電極（１３，３６
ａ，３６ｂ）に対して自己整合的に形成される。
【０２２１】一方の局所配線Ｌ1 は、負荷用ＭＯＳ・Ｆ
ＥＴＱｐ1 のドレイン領域（ｐ+ 形の半導体領域３８）
およびドライバＭＯＳ・ＦＥＴＱｄ1 のドレイン領域
(ｎ+形の半導体領域１８）に接続され、かつ絶縁膜３９
に開孔された接続孔４０を通じてドライバＭＯＳ・ＦＥ
ＴＱｄ2 および負荷用ＭＯＳ・ＦＥＴＱｐ2 のゲート電
極３６ｂに接続されている。他方の局所配線Ｌ2 は、負
荷用ＭＯＳ・ＦＥＴＱｐ2 のドレイン領域（ｐ+ 形の半
導体領域３８）およびドライバＭＯＳ・ＦＥＴＱｄ2 の
ドレイン領域 (ｎ+ 形の半導体領域１８）に接続され、
かつ絶縁膜３９に開孔された接続孔４０を通じてドライ
バＭＯＳ・ＦＥＴＱｄ1 および負荷用ＭＯＳ・ＦＥＴＱ
ｐ1 のゲート電極３６ａに接続されている。
ＥＴＱｐ1 のドレイン領域（ｐ+ 形の半導体領域３８）
およびドライバＭＯＳ・ＦＥＴＱｄ1 のドレイン領域
(ｎ+形の半導体領域１８）に接続され、かつ絶縁膜３９
に開孔された接続孔４０を通じてドライバＭＯＳ・ＦＥ
ＴＱｄ2 および負荷用ＭＯＳ・ＦＥＴＱｐ2 のゲート電
極３６ｂに接続されている。他方の局所配線Ｌ2 は、負
荷用ＭＯＳ・ＦＥＴＱｐ2 のドレイン領域（ｐ+ 形の半
導体領域３８）およびドライバＭＯＳ・ＦＥＴＱｄ2 の
ドレイン領域 (ｎ+ 形の半導体領域１８）に接続され、
かつ絶縁膜３９に開孔された接続孔４０を通じてドライ
バＭＯＳ・ＦＥＴＱｄ1 および負荷用ＭＯＳ・ＦＥＴＱ
ｐ1 のゲート電極３６ａに接続されている。
【０２２２】トランスファＭＯＳ・ＦＥＴＱｔ1 のドレ
イン領域（ｎ+ 形の半導体領域１８）の表面には、高融
点金属シリサイド層、例えばコバルトシリサイド層４１
が形成され、トランスファＭＯＳ・ＦＥＴＱｔ2 のドレ
イン領域（ｎ+ 形の半導体領域１８）の表面にはこれと
同じコバルトシリサイド層４１が形成されている。
イン領域（ｎ+ 形の半導体領域１８）の表面には、高融
点金属シリサイド層、例えばコバルトシリサイド層４１
が形成され、トランスファＭＯＳ・ＦＥＴＱｔ2 のドレ
イン領域（ｎ+ 形の半導体領域１８）の表面にはこれと
同じコバルトシリサイド層４１が形成されている。
【０２２３】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のドレイン領域には、このコバルトシリサイド層４１
を介してデータ線ＤＬ1 ，ＤＬ2 が接続される。コバル
トシリサイド層４１は、後述するように局所配線Ｌ1 ，
Ｌ2 と同一の工程で形成される。
2 のドレイン領域には、このコバルトシリサイド層４１
を介してデータ線ＤＬ1 ，ＤＬ2 が接続される。コバル
トシリサイド層４１は、後述するように局所配線Ｌ1 ，
Ｌ2 と同一の工程で形成される。
【０２２４】負荷用ＭＯＳ・ＦＥＴＱｐ1 のソース領域
（ｐ+ 形の半導体領域３８）およびこのソース領域に隣
接して形成されたｎ+ 形の半導体領域４２の表面には、
高融点金属シリサイド層、例えばコバルトシリサイド層
４３が形成され、負荷用ＭＯＳ・ＦＥＴＱｐ2 のソース
領域（ｐ+ 形の半導体領域３８）およびこのソース領域
に隣接して形成されたｎ+ 形の半導体領域１８の表面に
もこれと同じコバルトシリサイド層４３が形成されてい
る。
（ｐ+ 形の半導体領域３８）およびこのソース領域に隣
接して形成されたｎ+ 形の半導体領域４２の表面には、
高融点金属シリサイド層、例えばコバルトシリサイド層
４３が形成され、負荷用ＭＯＳ・ＦＥＴＱｐ2 のソース
領域（ｐ+ 形の半導体領域３８）およびこのソース領域
に隣接して形成されたｎ+ 形の半導体領域１８の表面に
もこれと同じコバルトシリサイド層４３が形成されてい
る。
【０２２５】負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ2 のソ
ース領域およびｎ+ 形の半導体領域１８のそれぞれに
は、後述する電源電圧用の配線を通じて電源電圧（ＶC
C) が供給される。コバルトシリサイド層４３は、後述
するように局所配線Ｌ1 ，Ｌ2 およびコバルトシリサイ
ド層４１と同一の工程で形成される。
ース領域およびｎ+ 形の半導体領域１８のそれぞれに
は、後述する電源電圧用の配線を通じて電源電圧（ＶC
C) が供給される。コバルトシリサイド層４３は、後述
するように局所配線Ｌ1 ，Ｌ2 およびコバルトシリサイ
ド層４１と同一の工程で形成される。
【０２２６】図３１および図３２は、上記一対の局所配
線Ｌ1 ，Ｌ2 およびその下層のゲート電極３６ａ，３６
ｂのレイアウトを示す平面図である。
線Ｌ1 ，Ｌ2 およびその下層のゲート電極３６ａ，３６
ｂのレイアウトを示す平面図である。
【０２２７】図４に示すように、一方の局所配線Ｌ1
は、その一部がゲート電極３６ａと重なるように延在
し、他方の局所配線Ｌ2 は、その一部がゲート電極３６
ｂと重なるように延在している。局所配線Ｌ1 ，Ｌ2
は、その一部をゲート電極１３（ワード線ＷＬ）と重な
るように延在させてもよい。
は、その一部がゲート電極３６ａと重なるように延在
し、他方の局所配線Ｌ2 は、その一部がゲート電極３６
ｂと重なるように延在している。局所配線Ｌ1 ，Ｌ2
は、その一部をゲート電極１３（ワード線ＷＬ）と重な
るように延在させてもよい。
【０２２８】このように、本実施例２のＳＲＡＭのメモ
リセルは、局所配線Ｌ1 ，Ｌ2 の一部をレイアウトが許
容する範囲で可能な限り、（ドライバＭＯＳ・ＦＥＴＱ
ｄ１、負荷用ＭＯＳ・ＦＥＴＱｐ１ の）ゲート電極３
６ａ、（ドライバＭＯＳ・ＦＥＴＱｄ2 、負荷用ＭＯＳ
・ＦＥＴＱｐ2 の）ゲート電極３６ｂあるいは（トラン
スファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の）ゲート電極１
３（ワード線ＷＬ）と重なるように配置する。この構成
により、蓄積ノード容量のゲート容量成分（Ｃ1)（図２
８参照）を増やすことができるので、メモリセルＭＣの
蓄積ノード容量を増やしてα線ソフトエラー耐性を向上
させることができる。
リセルは、局所配線Ｌ1 ，Ｌ2 の一部をレイアウトが許
容する範囲で可能な限り、（ドライバＭＯＳ・ＦＥＴＱ
ｄ１、負荷用ＭＯＳ・ＦＥＴＱｐ１ の）ゲート電極３
６ａ、（ドライバＭＯＳ・ＦＥＴＱｄ2 、負荷用ＭＯＳ
・ＦＥＴＱｐ2 の）ゲート電極３６ｂあるいは（トラン
スファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2 の）ゲート電極１
３（ワード線ＷＬ）と重なるように配置する。この構成
により、蓄積ノード容量のゲート容量成分（Ｃ1)（図２
８参照）を増やすことができるので、メモリセルＭＣの
蓄積ノード容量を増やしてα線ソフトエラー耐性を向上
させることができる。
【０２２９】また、図３２の網掛けパターンで示すよう
に、一方の局所配線Ｌ1 は、その一部がメモリセルＭＣ
の蓄積ノードＮ1 を構成する半導体領域（ドライバＭＯ
Ｓ・ＦＥＴＱｄ1 のｎ+ 形の半導体領域１８および負荷
用ＭＯＳ・ＦＥＴＱｐ1 のｐ+ 形の半導体領域３８）と
重なるように延在し、他方の局所配線Ｌ2 は、その一部
がメモリセルの蓄積ノードＮ2 を構成する半導体領域
（ドライバＭＯＳ・ＦＥＴＱｄ2 のｎ+ 形の半導体領域
１８および負荷用ＭＯＳ・ＦＥＴＱｐ2 のｐ+ 形の半導
体領域３８）と重なるように延在している。
に、一方の局所配線Ｌ1 は、その一部がメモリセルＭＣ
の蓄積ノードＮ1 を構成する半導体領域（ドライバＭＯ
Ｓ・ＦＥＴＱｄ1 のｎ+ 形の半導体領域１８および負荷
用ＭＯＳ・ＦＥＴＱｐ1 のｐ+ 形の半導体領域３８）と
重なるように延在し、他方の局所配線Ｌ2 は、その一部
がメモリセルの蓄積ノードＮ2 を構成する半導体領域
（ドライバＭＯＳ・ＦＥＴＱｄ2 のｎ+ 形の半導体領域
１８および負荷用ＭＯＳ・ＦＥＴＱｐ2 のｐ+ 形の半導
体領域３８）と重なるように延在している。
【０２３０】すなわち、本実施例のＳＲＡＭのメモリセ
ルＭＣは、局所配線Ｌ1 ，Ｌ2 の一部をメモリセルＭＣ
の蓄積ノードＮ1 ，Ｎ2 と重なるように配置する。この
構成により、蓄積ノード容量の拡散層容量成分を増やす
ことができるので、メモリセルＭＣの蓄積ノード容量を
増やしてα線ソフトエラー耐性を向上させることができ
る。
ルＭＣは、局所配線Ｌ1 ，Ｌ2 の一部をメモリセルＭＣ
の蓄積ノードＮ1 ，Ｎ2 と重なるように配置する。この
構成により、蓄積ノード容量の拡散層容量成分を増やす
ことができるので、メモリセルＭＣの蓄積ノード容量を
増やしてα線ソフトエラー耐性を向上させることができ
る。
【０２３１】上記局所配線Ｌ1 ，Ｌ2 の上層には、酸化
シリコン膜と窒化シリコン膜との積層膜で構成された薄
い絶縁膜４４を介して基準電圧用の配線ＶSS（４５）が
形成されている。この基準電圧用の配線ＶSS（４５）
は、局所配線Ｌ1 ，Ｌ2 の上部を覆うように配置されて
いる。基準電圧用の配線ＶSS（４５）は、ｎ形の不純物
（例えばＰ）を導入したポリシリコン膜で構成され、絶
縁膜４４および絶縁膜（ゲート絶縁膜１２と同層の絶縁
膜）に開孔された接続孔４６（図２９参照）を通じてド
ライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソー
ス領域（ｎ+ 形の半導体領域１８）に接続されている。
シリコン膜と窒化シリコン膜との積層膜で構成された薄
い絶縁膜４４を介して基準電圧用の配線ＶSS（４５）が
形成されている。この基準電圧用の配線ＶSS（４５）
は、局所配線Ｌ1 ，Ｌ2 の上部を覆うように配置されて
いる。基準電圧用の配線ＶSS（４５）は、ｎ形の不純物
（例えばＰ）を導入したポリシリコン膜で構成され、絶
縁膜４４および絶縁膜（ゲート絶縁膜１２と同層の絶縁
膜）に開孔された接続孔４６（図２９参照）を通じてド
ライバＭＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソー
ス領域（ｎ+ 形の半導体領域１８）に接続されている。
【０２３２】トランスファＭＯＳ・ＦＥＴＱｔ1 ，Ｑｔ
2 のドレイン領域（ｎ+ 形の半導体領域１８）の上層に
は、上記基準電圧用の配線ＶSS（４５）と同じポリシリ
コン膜で構成されたパッド層４７が形成されている。こ
のパッド層４７は、絶縁膜４４に開孔された接続孔４８
を通じて前記コバルトシリサイド層４１と電気的に接続
されている。
2 のドレイン領域（ｎ+ 形の半導体領域１８）の上層に
は、上記基準電圧用の配線ＶSS（４５）と同じポリシリ
コン膜で構成されたパッド層４７が形成されている。こ
のパッド層４７は、絶縁膜４４に開孔された接続孔４８
を通じて前記コバルトシリサイド層４１と電気的に接続
されている。
【０２３３】また、負荷用ＭＯＳ・ＦＥＴＱｐ1 ，Ｑｐ
2 のそれぞれのソース領域（ｐ+ 形の半導体領域３８）
の上層には、上記基準電圧用の配線ＶSS（４５）と同じ
ポリシリコン膜で構成されたパッド層４９が形成されて
いる。このパッド層４９は、絶縁膜４４に開孔された接
続孔５０を通じて前記コバルトシリサイド層４３と電気
的に接続されている。
2 のそれぞれのソース領域（ｐ+ 形の半導体領域３８）
の上層には、上記基準電圧用の配線ＶSS（４５）と同じ
ポリシリコン膜で構成されたパッド層４９が形成されて
いる。このパッド層４９は、絶縁膜４４に開孔された接
続孔５０を通じて前記コバルトシリサイド層４３と電気
的に接続されている。
【０２３４】図３３は、上記基準電圧用の配線ＶSS（４
５）およびその下層の局所配線Ｌ1，Ｌ2 のレイアウト
を示す平面図、図３４は同じく斜視図である。
５）およびその下層の局所配線Ｌ1，Ｌ2 のレイアウト
を示す平面図、図３４は同じく斜視図である。
【０２３５】図示のように、基準電圧用の配線ＶSS（４
５）は、局所配線Ｌ1 ，Ｌ2 の上層のほぼ全域を覆うよ
うに形成されている。すなわち、本実施例２のＳＲＡＭ
のメモリセルは、局所配線Ｌ1 ，Ｌ2 の上層に形成され
る基準電圧用の配線ＶSS（４５）をこの局所配線Ｌ1 ，
Ｌ2 と重なるように配置する。この構成により、基準電
圧用の配線ＶSS（４５）、局所配線Ｌ1 ，Ｌ2 およびそ
れらを挟む薄い絶縁膜４４で容量（Ｃ2)（図２８参照）
が形成されるので、局所配線Ｌ1 ，Ｌ2 に接続された蓄
積ノードＮ1 ，Ｎ2 の容量を増大させることができ、メ
モリセルＭＣのα線ソフトエラー耐性を向上させること
ができる。
５）は、局所配線Ｌ1 ，Ｌ2 の上層のほぼ全域を覆うよ
うに形成されている。すなわち、本実施例２のＳＲＡＭ
のメモリセルは、局所配線Ｌ1 ，Ｌ2 の上層に形成され
る基準電圧用の配線ＶSS（４５）をこの局所配線Ｌ1 ，
Ｌ2 と重なるように配置する。この構成により、基準電
圧用の配線ＶSS（４５）、局所配線Ｌ1 ，Ｌ2 およびそ
れらを挟む薄い絶縁膜４４で容量（Ｃ2)（図２８参照）
が形成されるので、局所配線Ｌ1 ，Ｌ2 に接続された蓄
積ノードＮ1 ，Ｎ2 の容量を増大させることができ、メ
モリセルＭＣのα線ソフトエラー耐性を向上させること
ができる。
【０２３６】上記基準電圧用の配線ＶSS（４５）の上層
には、層間絶縁膜５１を介して第１層目のメタル配線が
形成されている。層間絶縁膜５１は、例えば酸化シリコ
ン膜とＢＰＳＧ(Boro Phospho Silicate Glass) 膜との
積層膜で構成されている。
には、層間絶縁膜５１を介して第１層目のメタル配線が
形成されている。層間絶縁膜５１は、例えば酸化シリコ
ン膜とＢＰＳＧ(Boro Phospho Silicate Glass) 膜との
積層膜で構成されている。
【０２３７】第１層目のメタル配線は、例えばＡｌ合金
で構成され、電源電圧用の配線ＶCC（５２）、サブ基準
電圧用の配線５３、サブワード線（またはデバイデッド
ワード線）５４およびパッド層５５などを構成してい
る。
で構成され、電源電圧用の配線ＶCC（５２）、サブ基準
電圧用の配線５３、サブワード線（またはデバイデッド
ワード線）５４およびパッド層５５などを構成してい
る。
【０２３８】電源電圧線５２は、層間絶縁膜５１に開孔
された接続孔５６を通じて前記パッド層４９と電気的に
接続されている。サブ基準電圧用の配線５３は、層間絶
縁膜５１に開孔された接続孔５７（図２９参照）を通じ
て基準電圧用の配線ＶSS（４５）と電気的に接続されて
いる。
された接続孔５６を通じて前記パッド層４９と電気的に
接続されている。サブ基準電圧用の配線５３は、層間絶
縁膜５１に開孔された接続孔５７（図２９参照）を通じ
て基準電圧用の配線ＶSS（４５）と電気的に接続されて
いる。
【０２３９】サブワード線５４は、層間絶縁膜５１、絶
縁膜４４，３９に開孔された接続孔（図示せず）を通じ
て前記ワード線ＷＬと電気的に接続されている。パッド
層５５は、層間絶縁膜５１に開孔された接続孔５８を通
じて前記パッド層４７と電気的に接続されている。
縁膜４４，３９に開孔された接続孔（図示せず）を通じ
て前記ワード線ＷＬと電気的に接続されている。パッド
層５５は、層間絶縁膜５１に開孔された接続孔５８を通
じて前記パッド層４７と電気的に接続されている。
【０２４０】このように、本実施例２のＳＲＡＭのメモ
リセルＭＣは、ポリシリコン膜で構成された基準電圧用
の配線ＶSS（４５）の上層に、ポリシリコンよりも低抵
抗のＡｌで構成されたサブ基準電圧用の配線５３を配置
し、それぞれのメモリセルに少なくとも１個以上設けた
接続孔５７を通じてサブ基準電圧用の配線５３から基準
電圧用の配線ＶSS（４５）に給電を行う。この構成によ
り、メモリセルＭＣごとに基準電圧（ＶSS) の給電が可
能となるので、基準電圧（ＶSS) を安定化することがで
きる。この結果、電源電圧（ＶCC) の最小値（ＶCC.mi
n) が向上し、メモリセルＭＣのα線ソフトエラー耐性
を向上させることができる。
リセルＭＣは、ポリシリコン膜で構成された基準電圧用
の配線ＶSS（４５）の上層に、ポリシリコンよりも低抵
抗のＡｌで構成されたサブ基準電圧用の配線５３を配置
し、それぞれのメモリセルに少なくとも１個以上設けた
接続孔５７を通じてサブ基準電圧用の配線５３から基準
電圧用の配線ＶSS（４５）に給電を行う。この構成によ
り、メモリセルＭＣごとに基準電圧（ＶSS) の給電が可
能となるので、基準電圧（ＶSS) を安定化することがで
きる。この結果、電源電圧（ＶCC) の最小値（ＶCC.mi
n) が向上し、メモリセルＭＣのα線ソフトエラー耐性
を向上させることができる。
【０２４１】また、本実施例のＳＲＡＭのメモリセルＭ
Ｃは、図２９に示すように、サブ基準電圧用の配線５３
と基準電圧用の配線ＶSS（４５）とを接続する前記接続
孔５７と、基準電圧用の配線ＶSS（４５）とドライバＭ
ＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2のソース領域（ｎ+ 形の半
導体領域１８）とを接続する前記接続孔４６とを離間し
て配置する。この構成により、接続孔４６，５７の重な
りによる段差が回避され、接続孔形成領域を平坦化する
ことができるので、接続孔４６，５７のコンタクト抵抗
を低減してメモリセルの高速動作、低電圧動作を実現す
ることができる。
Ｃは、図２９に示すように、サブ基準電圧用の配線５３
と基準電圧用の配線ＶSS（４５）とを接続する前記接続
孔５７と、基準電圧用の配線ＶSS（４５）とドライバＭ
ＯＳ・ＦＥＴＱｄ1 ，Ｑｄ2のソース領域（ｎ+ 形の半
導体領域１８）とを接続する前記接続孔４６とを離間し
て配置する。この構成により、接続孔４６，５７の重な
りによる段差が回避され、接続孔形成領域を平坦化する
ことができるので、接続孔４６，５７のコンタクト抵抗
を低減してメモリセルの高速動作、低電圧動作を実現す
ることができる。
【０２４２】上記第１層目のメタル配線の上層には、層
間絶縁膜５９を介して第２層目のメタル配線が形成され
ている。層間絶縁膜５８は、下層から順に酸化シリコン
膜５９ａ、スピンオングラス(Spin On Glass) 膜５９
ｂ、酸化シリコン膜５９ｃを積層した３層膜で構成され
ている。第２層目のメタル配線は、例えばＡｌ合金で構
成され、前記データ線ＤＬ1 ，ＤＬ2 を構成している。
このデータ線ＤＬ1 ，ＤＬ2 は、層間絶縁膜５９に開孔
された接続孔を通じて前記パッド層５５と電気的に接続
されている。
間絶縁膜５９を介して第２層目のメタル配線が形成され
ている。層間絶縁膜５８は、下層から順に酸化シリコン
膜５９ａ、スピンオングラス(Spin On Glass) 膜５９
ｂ、酸化シリコン膜５９ｃを積層した３層膜で構成され
ている。第２層目のメタル配線は、例えばＡｌ合金で構
成され、前記データ線ＤＬ1 ，ＤＬ2 を構成している。
このデータ線ＤＬ1 ，ＤＬ2 は、層間絶縁膜５９に開孔
された接続孔を通じて前記パッド層５５と電気的に接続
されている。
【０２４３】このような負荷用ＭＯＳ・ＦＥＴＱｐ1 ，
Ｑｐ2 を半導体基板２上に設けたＳＲＡＭを有する半導
体集積回路装置においても、前記実施例１と同様の効果
を得ることが可能となっている。
Ｑｐ2 を半導体基板２上に設けたＳＲＡＭを有する半導
体集積回路装置においても、前記実施例１と同様の効果
を得ることが可能となっている。
【０２４４】（実施例３）次に、本発明の他の実施例で
ある半導体集積回路装置について説明する。
ある半導体集積回路装置について説明する。
【０２４５】図３５は、本実施例３で用いる半導体基板
２の結晶構造を模式的に示す図である。
２の結晶構造を模式的に示す図である。
【０２４６】なお、図中の軸Ｘおよび軸Ｙは、前記図１
６に示したのと同じである。すなわち、この場合も半導
体基板２の傾斜している結晶面の結晶面方位をオリフラ
面ＯＦ（図１６参照）に対してπ／４以外の角度を付け
た状態で交差させていることになる。
６に示したのと同じである。すなわち、この場合も半導
体基板２の傾斜している結晶面の結晶面方位をオリフラ
面ＯＦ（図１６参照）に対してπ／４以外の角度を付け
た状態で交差させていることになる。
【０２４７】本実施例３においては、半導体基板２の主
面として、例えば（３１１）面を使用している。この場
合、図３５の軸Ｘの方向は、キャリアのモビリティが大
きく、軸Ｙの方向は、キャリアのモビリティが比較して
小さい。
面として、例えば（３１１）面を使用している。この場
合、図３５の軸Ｘの方向は、キャリアのモビリティが大
きく、軸Ｙの方向は、キャリアのモビリティが比較して
小さい。
【０２４８】図３６は、このような半導体基板２の主面
上にＳＲＡＭを構成するＭＯＳ・ＦＥＴを配置した場合
を模式的に示した図である。なお、図３６においては、
図面を見易くするため、ＭＯＳ・ＦＥＴのソース領域お
よびドレイン領域を形成するｎ+ 形の半導体領域１０，
１８に斜線が付してある。
上にＳＲＡＭを構成するＭＯＳ・ＦＥＴを配置した場合
を模式的に示した図である。なお、図３６においては、
図面を見易くするため、ＭＯＳ・ＦＥＴのソース領域お
よびドレイン領域を形成するｎ+ 形の半導体領域１０，
１８に斜線が付してある。
【０２４９】本実施例３においては、図３６に示すよう
に、例えばメモリセルＭＣを構成するドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７を、そのチャネル
方向が軸Ｘの方向に沿うように配置し、トランスファＭ
ＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2のゲート電極１３を、その
チャネル方向が軸Ｙの方向に沿うように配置してある。
に、例えばメモリセルＭＣを構成するドライバＭＯＳ・
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７を、そのチャネル
方向が軸Ｘの方向に沿うように配置し、トランスファＭ
ＯＳ・ＦＥＴＱｔ1 ，Ｑｔ2のゲート電極１３を、その
チャネル方向が軸Ｙの方向に沿うように配置してある。
【０２５０】また、ＳＲＡＭの周辺回路を構成するＭＯ
Ｓ・ＦＥＴにおいても、必要ならば高い駆動能力を必要
とするＭＯＳ・ＦＥＴのゲート電極をそのチャネル方向
が軸Ｘの方向に沿うように配置しても良い。これらによ
り、前記実施例１と同様の効果を得ることが可能となっ
ている。
Ｓ・ＦＥＴにおいても、必要ならば高い駆動能力を必要
とするＭＯＳ・ＦＥＴのゲート電極をそのチャネル方向
が軸Ｘの方向に沿うように配置しても良い。これらによ
り、前記実施例１と同様の効果を得ることが可能となっ
ている。
【０２５１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０２５２】例えば前記実施例１〜３においては、半導
体基板をＳｉ単結晶とした場合について説明したが、こ
れに限定されるものではなく、例えばＧａＡｓ等からな
る化合物半導体基板を用いても良い。
体基板をＳｉ単結晶とした場合について説明したが、こ
れに限定されるものではなく、例えばＧａＡｓ等からな
る化合物半導体基板を用いても良い。
【０２５３】また、前記実施例１〜３においては、結晶
面方位をオリフラ面に対してπ／４以外の角度を付けて
交差させるようにしたが、これに限定されるものではな
く、例えばこのような角度を付けなくても良い。このよ
うな場合は、露光装置側を第１方向および第２方向に対
応させて露光処理することで、ゲート電極パターンを形
成すれば良い。
面方位をオリフラ面に対してπ／４以外の角度を付けて
交差させるようにしたが、これに限定されるものではな
く、例えばこのような角度を付けなくても良い。このよ
うな場合は、露光装置側を第１方向および第２方向に対
応させて露光処理することで、ゲート電極パターンを形
成すれば良い。
【０２５４】また、前記実施例１〜３においては、周辺
回路をＣＭＯＳ回路で構成した場合について説明した
が、これに限定されるものではなく、例えばｎチャネル
ＭＯＳ・ＦＥＴのみで構成しても良いし、バイポーラト
ランジスタとＣＭＯＳ回路とを用いたＢｉＣＭＯＳ回路
で構成しても良い。
回路をＣＭＯＳ回路で構成した場合について説明した
が、これに限定されるものではなく、例えばｎチャネル
ＭＯＳ・ＦＥＴのみで構成しても良いし、バイポーラト
ランジスタとＣＭＯＳ回路とを用いたＢｉＣＭＯＳ回路
で構成しても良い。
【０２５５】また、前記実施例１〜３においては、周辺
回路のインバータ回路をＣＭＯＳ回路で構成した場合に
ついて説明したが、これに限定されるものではなく、例
えばそのインバータ回路をｎチャネル形のＭＯＳ・ＦＥ
Ｔのみで構成しても良い。この場合、電源電圧側に接続
されるＭＯＳ・ＦＥＥのチャネル方向を、キャリアのモ
ビリティの大きい第１方向に沿うように配置する。
回路のインバータ回路をＣＭＯＳ回路で構成した場合に
ついて説明したが、これに限定されるものではなく、例
えばそのインバータ回路をｎチャネル形のＭＯＳ・ＦＥ
Ｔのみで構成しても良い。この場合、電源電圧側に接続
されるＭＯＳ・ＦＥＥのチャネル方向を、キャリアのモ
ビリティの大きい第１方向に沿うように配置する。
【０２５６】また、前記実施例１〜３においては、ＳＲ
ＡＭの周辺回路を構成するインバータ回路に本発明を適
用した場合について説明したが、これに限定されるもの
ではなく、例えば論理回路等に設けられるインバータ回
路や他の半導体メモリ回路に設けられるインバータ回路
に適用することも可能である。
ＡＭの周辺回路を構成するインバータ回路に本発明を適
用した場合について説明したが、これに限定されるもの
ではなく、例えば論理回路等に設けられるインバータ回
路や他の半導体メモリ回路に設けられるインバータ回路
に適用することも可能である。
【０２５７】また、前記実施例３においては、（３１
１）面を主面とする半導体基板を用いた場合について説
明したが、これに限定されるものではなく、例えば（１
１０）面または（５１１）面を主面とする半導体基板を
用いても良い。この場合もキャリアのモビリティの大き
い方向にドライバＭＯＳ・ＦＥＴのチャネル方向が沿う
ように配置し、キャリアのモビリティの小さい方向にト
ランスファＭＯＳ・ＦＥＴのチャネル方向が沿うように
配置する。
１）面を主面とする半導体基板を用いた場合について説
明したが、これに限定されるものではなく、例えば（１
１０）面または（５１１）面を主面とする半導体基板を
用いても良い。この場合もキャリアのモビリティの大き
い方向にドライバＭＯＳ・ＦＥＴのチャネル方向が沿う
ように配置し、キャリアのモビリティの小さい方向にト
ランスファＭＯＳ・ＦＥＴのチャネル方向が沿うように
配置する。
【０２５８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えば同一半導体基板上に論理
回路とＳＲＡＭとを設けた論理付ＳＲＡＭ等のような他
の半導体集積回路装置に適用することも可能である。
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えば同一半導体基板上に論理
回路とＳＲＡＭとを設けた論理付ＳＲＡＭ等のような他
の半導体集積回路装置に適用することも可能である。
【０２５９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０２６０】(1).本発明の半導体集積回路装置によれ
ば、第１のＭＩＳトランジスタのゲート電極を、そのチ
ャネル長の方向がキャリアのモビリティの大きい第１方
向に沿うように配置したことにより、第１のＭＩＳトラ
ンジスタのゲート電極におけるチャネル長方向の寸法を
大きくすることなく、第１のＭＩＳトランジスタのチャ
ネル電流を増大させることができ、電流駆動能力を向上
させることが可能となる。
ば、第１のＭＩＳトランジスタのゲート電極を、そのチ
ャネル長の方向がキャリアのモビリティの大きい第１方
向に沿うように配置したことにより、第１のＭＩＳトラ
ンジスタのゲート電極におけるチャネル長方向の寸法を
大きくすることなく、第１のＭＩＳトランジスタのチャ
ネル電流を増大させることができ、電流駆動能力を向上
させることが可能となる。
【０２６１】(2).本発明の半導体集積回路装置によれ
ば、例えばドライバＭＩＳトランジスタをそのチャネル
方向が第１方向に沿うように配置し、トランスファＭＩ
Ｓトランジスタをそのチャネル方向が第２方向に沿うよ
うに配置することにより、ドライバＭＩＳトランジスタ
側ではチャネル長方向のゲート電極の寸法を大きくする
ことなく、電流駆動能力を向上させることができ、トラ
ンスファＭＩＳトランジスタ側では駆動能力を許容範囲
内で小さくすることが可能となる。
ば、例えばドライバＭＩＳトランジスタをそのチャネル
方向が第１方向に沿うように配置し、トランスファＭＩ
Ｓトランジスタをそのチャネル方向が第２方向に沿うよ
うに配置することにより、ドライバＭＩＳトランジスタ
側ではチャネル長方向のゲート電極の寸法を大きくする
ことなく、電流駆動能力を向上させることができ、トラ
ンスファＭＩＳトランジスタ側では駆動能力を許容範囲
内で小さくすることが可能となる。
【０２６２】(3).上記(2) により、ドライバＭＩＳトラ
ンジスタとトランスファＭＩＳトランジスタとで構成さ
れるメモリセルの占有面積を増大させることなく、βレ
シオを向上させることが可能となる。
ンジスタとトランスファＭＩＳトランジスタとで構成さ
れるメモリセルの占有面積を増大させることなく、βレ
シオを向上させることが可能となる。
【０２６３】(4).上記(2) ，(3) により、ドライバＭＩ
ＳトランジスタとトランスファＭＩＳトランジスタとで
構成されるメモリセルの占有面積を増大させることな
く、動作安定性を向上させることが可能となる。
ＳトランジスタとトランスファＭＩＳトランジスタとで
構成されるメモリセルの占有面積を増大させることな
く、動作安定性を向上させることが可能となる。
【０２６４】(5).上記(4) により、ドライバＭＩＳトラ
ンジスタとトランスファＭＩＳトランジスタとで構成さ
れるメモリセルの占有面積を増大させることなく、低電
圧でも安定動作させることが可能となる。
ンジスタとトランスファＭＩＳトランジスタとで構成さ
れるメモリセルの占有面積を増大させることなく、低電
圧でも安定動作させることが可能となる。
【０２６５】(6).上記(2) 〜(5) により、ＳＲＡＭを有
する半導体集積回路装置のチップサイズを増大させるこ
となく、動作信頼性を向上させることが可能となる。
する半導体集積回路装置のチップサイズを増大させるこ
となく、動作信頼性を向上させることが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
メモリセルの平面図である。
メモリセルの平面図である。
【図２】図１のＩＩ−ＩＩ線の断面図である。
【図３】図１の半導体集積回路装置のチップレイアウト
を示す平面図である。
を示す平面図である。
【図４】図１の半導体集積回路装置の要部拡大ブロック
図である。
図である。
【図５】図１の半導体集積回路装置の要部拡大ブロック
図である。
図である。
【図６】図１のメモリセルの回路図である。
【図７】図１の半導体集積回路装置の入出力部の等価回
路図である。
路図である。
【図８】図１の半導体集積回路装置の入出力部の等価回
路図である。
路図である。
【図９】図１の半導体集積回路装置の製造工程中におけ
るメモリセルの平面図である。
るメモリセルの平面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中におけるメモリセルの平面図である。
工程中におけるメモリセルの平面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中におけるメモリセルの平面図である。
造工程中におけるメモリセルの平面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中におけるメモリセルの平面図である。
造工程中におけるメモリセルの平面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中におけるメモリセルの平面図である。
造工程中におけるメモリセルの平面図である。
【図１４】図１の半導体集積回路装置の周辺回路の断面
図である。
図である。
【図１５】図１の半導体集積回路装置の周辺回路の断面
図である。
図である。
【図１６】図１の半導体集積回路装置の製造工程中にお
ける半導体ウエハの平面図である。
ける半導体ウエハの平面図である。
【図１７】図１６の半導体ウエハの軸Ｘ方向に水平な切
断面の模式図である。
断面の模式図である。
【図１８】図１６の半導体ウエハの軸Ｙ方向に水平な切
断面の模式図である。
断面の模式図である。
【図１９】図１の半導体集積回路装置のメモリセルを構
成するドライバＭＯＳトランジスタを半導体基板上に設
けた場合の模式図である。
成するドライバＭＯＳトランジスタを半導体基板上に設
けた場合の模式図である。
【図２０】図１の半導体集積回路装置のメモリセルを構
成するドライバＭＯＳトランジスタを半導体基板上に設
けた場合の模式図である。
成するドライバＭＯＳトランジスタを半導体基板上に設
けた場合の模式図である。
【図２１】図１の半導体集積回路装置のメモリセルを構
成するトランスファＭＯＳトランジスタを半導体基板上
に設けた場合の模式図である。
成するトランスファＭＯＳトランジスタを半導体基板上
に設けた場合の模式図である。
【図２２】図１の半導体集積回路装置のメモリセルを構
成するトランスファＭＯＳトランジスタを半導体基板上
に設けた場合の模式図である。
成するトランスファＭＯＳトランジスタを半導体基板上
に設けた場合の模式図である。
【図２３】図１の半導体集積回路装置の製造工程中にお
けるメモリセルの断面図である。
けるメモリセルの断面図である。
【図２４】図１の半導体集積回路装置の図２３に続く製
造工程中におけるメモリセルの断面図である。
造工程中におけるメモリセルの断面図である。
【図２５】図１の半導体集積回路装置の図２４に続く製
造工程中におけるメモリセルの断面図である。
造工程中におけるメモリセルの断面図である。
【図２６】図１の半導体集積回路装置の図２５に続く製
造工程中におけるメモリセルの断面図である。
造工程中におけるメモリセルの断面図である。
【図２７】図１の半導体集積回路装置の図２６に続く製
造工程中におけるメモリセルの断面図である。
造工程中におけるメモリセルの断面図である。
【図２８】本発明の他の実施例である半導体集積回路装
置のメモリセルの回路図である。
置のメモリセルの回路図である。
【図２９】図２８の半導体集積回路装置のメモリセルの
平面図である。
平面図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線の断面図である。
【図３１】図２８の半導体集積回路装置のメモリセルに
おける局所配線とゲート電極との重なりを示す平面図で
ある。
おける局所配線とゲート電極との重なりを示す平面図で
ある。
【図３２】図２８の半導体集積回路装置のメモリセルに
おける局所配線と蓄積ノードとの重なりを示す平面図で
ある。
おける局所配線と蓄積ノードとの重なりを示す平面図で
ある。
【図３３】図２８の半導体集積回路装置のメモリセルに
おける局所配線と基準電圧用の配線との重なりを示す平
面図である。
おける局所配線と基準電圧用の配線との重なりを示す平
面図である。
【図３４】図２８の半導体集積回路装置のメモリセルに
おける局所配線と基準電圧用の配線との重なりを示す斜
視図である。
おける局所配線と基準電圧用の配線との重なりを示す斜
視図である。
【図３５】本発明の他の実施例である半導体集積回路装
置に用いる半導体基板を模式的に示した斜視図である。
置に用いる半導体基板を模式的に示した斜視図である。
【図３６】図３５上にＭＯＳ・ＦＥＴを形成した場合を
模式的に示した斜視図である。
模式的に示した斜視図である。
１ 半導体チップ ２ 半導体基板 ２Ｗ 半導体ウエハ ３ｐ ｐ- 形のウエル ３ｎ ｎ- 形のウエル ４ フィールド絶縁膜 ５ チャネルストッパ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８，８Ａ 絶縁膜 ９ サイドウォール １０ 半導体領域 １１ 半導体領域 １２ ゲート絶縁膜 １３ ゲート電極 １４ 接続孔 １５ 絶縁膜 １６ サイドウォール １７ 半導体領域 １８ 半導体領域 １９ 半導体領域 ２０ 半導体領域 ２１ 絶縁膜 ２２ 接続孔 ２３ ゲート電極 ２３ｃ 第２電極 ２４ ゲート絶縁膜 ２５ 接続孔 ２６ｎ 半導体領域 ２６ｐ 半導体領域 ２７ 層間絶縁膜 ２８ 接続孔 ２９ 導電層 ３０ 層間絶縁膜 ３１ 接続孔 ３２ 埋め込み用導体 ３３ 導電層 ３４ 表面保護膜 ３５ 不純物導入用マスク ３６ａ，３６ｂ ゲート電極 ３７ 半導体領域 ３８ 半導体領域 ３９ 絶縁膜 ４０ 接続孔 ４１ コバルトシリサイド層 ４２ 半導体領域 ４３ コバルトシリサイド層 ４４ 絶縁膜 ４５ 配線 ４６ 接続孔 ４７ パッド層 ４８ 接続孔 ４９ パッド層 ５０ 接続孔 ５１ 層間絶縁膜 ５２ 電源電圧線 ５３ 配線 ５４ サブワード線 ５５ パッド層 ５６〜５８ 接続孔 ５９ 層間絶縁膜 ６０ 接続孔 Ｑｄ1 ，Ｑｄ2 ドライバＭＯＳ・ＦＥＴ（第１のＭＩ
Ｓトランジスタ） Ｑｔ1 ，Ｑｔ2 トランスファＭＯＳ・ＦＥＴ（第２の
ＭＩＳＩトランジスタ） Ｑｐ1 ，Ｑｐ2 負荷用ＭＯＳ・ＦＥＴ Ｃ 容量素子 ＭＢ メモリブロック ＬＭＢ メモリブロック ＭＡＹ メモリセルアレイ ＭＣ メモリセル ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 Ｙ−ＳＷ Ｙスイッチ回路 ＬＯＡＤ ロード回路 ＷＤＥＣ ワードデコーダ回路 ＳＡ センスアンプ回路 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＳＷＬ サブワード線 ＤＬ，ＤＬ1 ，ＤＬ2 データ線 ＢＰ ボンディングパッド ＯＦ オリエンテーションフラット面（基準面）
Ｓトランジスタ） Ｑｔ1 ，Ｑｔ2 トランスファＭＯＳ・ＦＥＴ（第２の
ＭＩＳＩトランジスタ） Ｑｐ1 ，Ｑｐ2 負荷用ＭＯＳ・ＦＥＴ Ｃ 容量素子 ＭＢ メモリブロック ＬＭＢ メモリブロック ＭＡＹ メモリセルアレイ ＭＣ メモリセル ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 Ｙ−ＳＷ Ｙスイッチ回路 ＬＯＡＤ ロード回路 ＷＤＥＣ ワードデコーダ回路 ＳＡ センスアンプ回路 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＳＷＬ サブワード線 ＤＬ，ＤＬ1 ，ＤＬ2 データ線 ＢＰ ボンディングパッド ＯＦ オリエンテーションフラット面（基準面）
Claims (18)
- 【請求項１】 キャリアのモビリティが異なる第１方向
および第２方向を有する半導体基板の主面上に、駆動能
力の異なる第１のＭＩＳトランジスタおよび第２のＭＩ
Ｓトランジスタを設け、前記第１方向におけるキャリア
のモビリティは、前記第２方向におけるキャリアのモビ
リティよりも大きく、かつ、前記第１のＭＩＳトランジ
スタは、前記第２のＭＩＳトランジスタよりも大きな駆
動能力を必要とする半導体集積回路装置であって、前記
第１のＭＩＳトランジスタのゲート電極をそのチャネル
長の方向が前記第１方向に沿うように配置するととも
に、前記第２のＭＩＳトランジスタのゲート電極をその
チャネル長の方向が前記第２方向に沿うように配置した
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記半導体基板の結晶面方位が前記半導体基板の
主面に対して所定角度傾けてあることを特徴とする半導
体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記所定角度が４度であることを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項２記載の半導体集積回路装置にお
いて、前記半導体基板を構成する半導体ウエハ段階にお
ける主面は、その結晶面方位が、前記半導体ウエハの基
準面に対してπ／４以外の角度で交差するように設定さ
れていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記半導体基板は、その主面が（１１０）面、
（３１１）面または（５１１）面の半導体基板であるこ
とを特徴とする半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、前記半導体基板を構成する半導体ウエハ段階にお
ける主面は、その所定の結晶面方位が、前記半導体ウエ
ハの基準面に対してπ／４以外の角度で交差するように
設定されていることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、前記半導体基板がシリコン単結晶または化合物半
導体であることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置にお
いて、前記第１のＭＩＳトランジスタおよび前記第２の
ＭＩＳトランジスタによってインバータ回路を構成した
ことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項８記載の半導体集積回路装置にお
いて、前記第１のＭＩＳトランジスタは、電源電圧側に
接続されたＭＩＳトランジスタであり、前記第２のＭＩ
Ｓトランジスタは、基準電圧側に接続されたＭＩＳトラ
ンジスタであることを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項８記載の半導体集積回路装置に
おいて、前記インバータ回路はＣＭＯＳ回路によって構
成されており、前記第１のＭＩＳトランジスタは前記Ｃ
ＭＯＳ回路を構成するｐチャネル形のＭＩＳトランジス
タであり、前記第２のＭＩＳトランジスタは前記ＣＭＯ
Ｓ回路を構成するｎチャネル形のＭＩＳトランジスタで
あることを特徴とする半導体集積回路装置。 - 【請求項１１】 キャリアのモビリティが異なる第１方
向および第２方向を有し、かつ、前記第１方向における
キャリアのモビリティが前記第２方向におけるキャリア
のモビリティよりも大きくなるように設定された半導体
基板の主面上に、ワード線で制御されるトランスファＭ
ＩＳトランジスタおよびドライバＭＩＳトランジスタに
よってメモリセルが構成されたＳＲＡＭを設けてなる半
導体集積回路装置であって、前記ドライバＭＩＳトラン
ジスタのゲート電極をそのチャネル長が前記第１方向に
沿うように配置するとともに、前記トランスファＭＩＳ
トランジスタのゲート電極をそのチャネル長が前記第２
方向に沿うように配置したことを特徴とする半導体集積
回路装置。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
において、前記半導体基板の結晶面方位が前記半導体基
板の主面に対して所定角度傾けてあることを特徴とする
半導体集積回路装置。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
において、前記所定角度が４度であることを特徴とする
半導体集積回路装置。 - 【請求項１４】 請求項１１記載の半導体集積回路装置
において、前記半導体基板を構成する半導体ウエハ段階
における主面は、その結晶面方位が、前記半導体ウエハ
の基準面に対してπ／４以外の角度で交差するように設
定されていることを特徴とする半導体集積回路装置。 - 【請求項１５】 請求項１１記載の半導体集積回路装置
において、前記半導体基板は、その主面が（１１０）
面、（３１１）面または（５１１）面の半導体基板であ
ることを特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
において、前記半導体基板を構成する半導体ウエハ段階
における主面は、その結晶面方位が、前記半導体ウエハ
の基準面に対してπ／４以外の角度で交差するように設
定されていることを特徴とする半導体集積回路装置。 - 【請求項１７】 請求項１１記載の半導体集積回路装置
において、前記ＳＲＡＭの周辺回路を構成するＭＩＳト
ランジスタのうち、大きな駆動能力を必要とするＭＩＳ
トランジスタのゲート電極をそのチャネル長が前記第１
方向に沿うように配置したことを特徴とする半導体集積
回路装置。 - 【請求項１８】 請求項１１記載の半導体集積回路装置
において、前記半導体基板がシリコン単結晶または化合
物半導体であることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7165525A JPH0917962A (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7165525A JPH0917962A (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917962A true JPH0917962A (ja) | 1997-01-17 |
Family
ID=15814053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7165525A Pending JPH0917962A (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528897B2 (en) | 2000-11-29 | 2003-03-04 | Seiko Epson Corporation | Semiconductor memory device |
| JP2006157044A (ja) * | 2001-01-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2010206097A (ja) * | 2009-03-05 | 2010-09-16 | Toshiba Corp | 半導体素子及び半導体装置 |
-
1995
- 1995-06-30 JP JP7165525A patent/JPH0917962A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528897B2 (en) | 2000-11-29 | 2003-03-04 | Seiko Epson Corporation | Semiconductor memory device |
| JP2006157044A (ja) * | 2001-01-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2010206097A (ja) * | 2009-03-05 | 2010-09-16 | Toshiba Corp | 半導体素子及び半導体装置 |
| US8013396B2 (en) | 2009-03-05 | 2011-09-06 | Kabushiki Kaisha Toshiba | Semiconductor component and semiconductor device |
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