JP3381935B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP3381935B2
JP3381935B2 JP02017592A JP2017592A JP3381935B2 JP 3381935 B2 JP3381935 B2 JP 3381935B2 JP 02017592 A JP02017592 A JP 02017592A JP 2017592 A JP2017592 A JP 2017592A JP 3381935 B2 JP3381935 B2 JP 3381935B2
Authority
JP
Japan
Prior art keywords
region
memory cell
misfet
transfer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02017592A
Other languages
English (en)
Other versions
JPH05218353A (ja
Inventor
康司 山▲崎▼
繁 本城
修二 池田
英明 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP02017592A priority Critical patent/JP3381935B2/ja
Priority to US07/861,366 priority patent/US5396100A/en
Priority to KR1019920005437A priority patent/KR100229984B1/ko
Priority to TW081102565A priority patent/TW198771B/zh
Publication of JPH05218353A publication Critical patent/JPH05218353A/ja
Application granted granted Critical
Publication of JP3381935B2 publication Critical patent/JP3381935B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍem
ory)を備えた半導体集積回路装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】特開平３−２３４０５５号公報に揮発性
半導体記憶装置としてのＳＲＡＭが記載されている。こ
の種のＳＲＡＭは相補性データ線とワード線との交差部
毎に１〔bit〕 の情報を記憶するメモリセルが配置され
る。
【０００３】前記メモリセルはフリップフロップ回路及
び２個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemicon
ductor Ｆield Ｅffect Ｔransistor)で構成される。転
送用ＭＯＳＦＥＴは、フリップフロップ回路の入出力端
子に一方の半導体領域を接続し、相補性データ線に他方
の半導体領域を接続する。この転送用ＭＯＳＦＥＴは、
ゲート電極をワード線に接続し、このワード線で導通、
非導通が制御される。フリップフロップ回路は、情報蓄
積部として構成され、２個の駆動用ＭＯＳＦＥＴ及び２
個の負荷用ＭＯＳＦＥＴで構成される。駆動用ＭＯＳＦ
ＥＴは、一方の転送用ＭＯＳＦＥＴの一方の半導体領域
にドレイン領域を接続し、基準電圧線（ソース線）にソ
ース領域を接続する。駆動用ＭＯＳＦＥＴのゲート電極
は他方の転送用ＭＯＳＦＥＴの一方の半導体領域に接続
される。負荷用ＭＯＳＦＥＴは、一方の転送用ＭＯＳＦ
ＥＴの一方の半導体領域にドレイン領域を接続し、電源
電圧配線（ソース線）にソース領域を接続する。
【０００４】前記メモリセルは、２個のうち、一方の転
送用ＭＯＳＦＥＴの活性領域及びゲート電極を含む平面
形状に対して他方の転送用ＭＯＳＦＥＴの平面形状が点
対称で構成される。メモリセルの一方の転送用ＭＯＳＦ
ＥＴのゲート幅方向（又はゲート長方向）は他方の転送
用ＭＯＳＦＥＴのゲート幅方向（又はゲート長方向）に
対して平行に設定される。
【０００５】また、メモリセルは、同様に、２個のう
ち、一方の駆動用ＭＯＳＦＥＴの活性領域及びゲート電
極を含む平面形状に対して他方の駆動用ＭＯＳＦＥＴの
平面形状が点対称で構成される。メモリセルの一方の駆
動用ＭＯＳＦＥＴのゲート幅方向（又はゲート長方向）
は他方の駆動用ＭＯＳＦＥＴのゲート幅方向（又はゲー
ト長方向）に対して平行に設定されるとともに、転送用
ＭＯＳＦＥＴのゲート幅方向に対して垂直に設定され
る。
【０００６】メモリセルの一方の転送用ＭＯＳＦＥＴの
一方の半導体領域、一方の駆動用ＭＯＳＦＥＴのドレイ
ン領域の夫々は一体に構成され、一方の半導体領域、ド
レイン領域の夫々の周囲を取り囲み規定する素子分離絶
縁膜の一部が省略される。一体化された領域を除き、一
方の転送用ＭＯＳＦＥＴ、一方の駆動用ＭＯＳＦＥＴの
夫々の周囲つまり活性領域の周囲は素子分離絶縁膜で取
り囲まれ規定される。同様に、メモリセルの他方の転送
用ＭＯＳＦＥＴの一方の半導体領域、他方の駆動用ＭＯ
ＳＦＥＴのドレイン領域の夫々は一体に構成され、他方
の転送用ＭＯＳＦＥＴ、他方の駆動用ＭＯＳＦＥＴの夫
々は素子分離絶縁膜で周囲が規定される。
【０００７】メモリセルの負荷用ＭＯＳＦＥＴは駆動用
ＭＯＳＦＥＴの上部に絶縁膜を介在して配置される。
【０００８】前記メモリセルは、転送用ＭＯＳＦＥＴの
ゲート幅方向と一致する方向（Ｘ方向）に複数個配列さ
れるとともに、転送用ＭＯＳＦＥＴのゲート長方向と一
致する方向（Ｙ方向）に複数個配列される。表現を変え
れば、メモリセルは、駆動用ＭＯＳＦＥＴのゲート幅方
向と一致する方向（Ｙ方向）に複数個配列されるととも
に、駆動用ＭＯＳＦＥＴのゲート長方向と一致する方向
（Ｘ方向）に複数個配列される。つまり、前記メモリセ
ルは、マトリックス状に複数個配列され、メモリセルア
レイを構成する。
【０００９】ＳＲＡＭは、メモリセルアレイの周囲に配
置される周辺回路が相補型ＭＯＳＦＥＴ（Ｃomplementa
ry Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔr
ansistor）で構成される場合、ウエル構造が採用され
る。周辺回路は、デコーダ回路、ドライバー回路、セン
スアンプ回路等、メモリセルアレイに配列されたメモリ
セルの回路動作を直接制御する直接周辺回路、入出力回
路、アドレスバッファ回路等、前記直接周辺回路の回路
動作を制御する間接周辺回路のいずれも含む。ツインウ
エル構造が採用される場合、周辺回路の回路動作でメモ
リセルに記憶された情報に変動を与えない目的で、周辺
回路が配置されるウエル領域に対して、メモリセルアレ
イは電気的に独立に設定されたウエル領域に配置され
る。
【００１０】メモリセルアレイが配置されたウエル領域
は、前記メモリセルアレイの外周領域であって、前記ウ
エル領域の周辺領域にガードリング領域が配置される。
ガードリング領域は、ウエル領域の素子分離絶縁膜で幅
方向が規定された活性領域の主面に配置された半導体領
域を主体に構成される。このガードリング領域を構成す
る半導体領域は、前記ウエル領域と同一導電型でかつ高
い不純物濃度で構成され、固定の電源が供給される。ガ
ードリング領域はウエル領域への固定電源の供給を主目
的として構成される。
【００１１】また、メモリセルアレイが配置されたウエ
ル領域は、メモリセルアレイの中央領域での電位変動を
抑制する目的で、固定の電源を供給する領域所謂ウエル
コンタクト領域が配置される。通常、ウエルコンタクト
領域は、１個のメモリセルアレイを複数個に分割し、複
数個のサブメモリセルアレイを構成し、このサブメモリ
セルアレイ間に配置される。
【００１２】なお、シングルウエル構造が採用される場
合は、メモリセルアレイはウエル領域又は半導体基板に
配置される。
【００１３】
【発明が解決しようとする課題】本発明者は、前述のＳ
ＲＡＭの開発に先立ち、以下の点について配慮がなされ
ていないことを見出した。
【００１４】（１）前述のＳＲＡＭのメモリセルアレイ
において、複数個のメモリセルは、メモリセルの転送用
ＭＯＳＦＥＴ及び駆動用ＭＯＳＦＥＴがＸ方向、Ｙ方向
の夫々の配列方向にメモリセル毎に線対称に設定され配
列される。つまり、メモリセルアレイの中央領域は、メ
モリセルの配列方向において、メモリセルの転送用ＭＯ
ＳＦＥＴ、駆動用ＭＯＳＦＥＴの夫々が配置されると、
素子分離絶縁膜を介在し、配列方向の次段のメモリセル
の駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴの夫々が配
置され、メモリセルの配列には周期性（規則性）があ
る。
【００１５】一方、メモリセルアレイの端部つまりガー
ドリング領域に隣接する領域、サブメモリセルアレイの
端部つまりウエルコンタクト領域に隣接する領域におい
ては、メモリセルの配列が途切れ、メモリセルの配列の
周期性に乱れが発生する。
【００１６】メモリセルの転送用ＭＯＳＦＥＴ、駆動用
ＭＯＳＦＥＴは、以下の製造プロセスを経て形成され
る。
【００１７】まず、半導体基板の主面にウエル領域を形
成した後に、ウエル領域の主面の非活性領域に素子分離
絶縁膜を形成し、ウエル領域の主面に素子分離絶縁膜で
周囲を規定された活性領域を形成する。素子分離絶縁膜
は周知の基板（ウエル領域）表面の選択酸化法で形成さ
れる。
【００１８】つまり、最初に、ウエル領域の主面上に酸
化珪素膜、窒化珪素膜、所謂ポジティブ型感光性樹脂膜
の夫々を順次形成する。次に、露光処理を施し、感光性
樹脂膜の非活性領域の部分を露光し、この後、現像処理
を施し、感光性樹脂膜の露光された部分を除去する。こ
の結果、感光性樹脂膜の活性領域に残存する部分がエッ
チングマスクとして形成される。次に、前記エッチング
マスクを使用し、窒化珪素膜にエッチングを施してパタ
ーンニングを行い、窒化珪素膜の非活性領域の部分が除
去し、窒化珪素膜の活性領域に残存する部分が酸化マス
クとして形成される。次に、前記エッチングマスクを除
去し、露出する酸化マスクを使用し、熱酸化処理を施す
ことにより、ウエル領域の非活性領域の主面に酸化珪素
膜で形成される素子分離絶縁膜が形成される。この素子
分離絶縁膜の形成後、酸化マスクは除去される。
【００１９】次に、前記ウエル領域の主面の活性領域に
駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴの夫々を形成
する。駆動用ＭＯＳＦＥＴは、ゲート絶縁膜、ゲート電
極、ソース領域及びドレイン領域の夫々を順次形成する
ことにより形成される。駆動用ＭＯＳＦＥＴのゲート電
極はＳＲＡＭの製造プロセスの第１層目ゲート電極材形
成工程において形成される。転送用ＭＯＳＦＥＴは、ゲ
ート絶縁膜、ゲート電極及びワード線、ソース領域及び
ドレイン領域の夫々を順次形成することにより形成され
る。転送用ＭＯＳＦＥＴのゲート電極はＳＲＡＭの製造
プロセスの第２層目ゲート電極材形成工程において形成
される。
【００２０】次に、前記駆動用ＭＯＳＦＥＴ及び転送用
ＭＯＳＦＥＴの上部に負荷用ＭＯＳＦＥを形成する。
【００２１】次に、前記負荷用ＭＯＳＦＥＴの上部にワ
ード線（メインワード線、サブワード線）、相補性デー
タ線の夫々を形成する。これらの一連の形成工程が終了
すると、ＳＲＡＭは完成する。
【００２２】しかしながら、前述のＳＲＡＭの製造プロ
セスの素子分離絶縁膜の形成工程において、メモリセル
アレイの端部つまりメモリセルの配列が途切れ周期性が
乱れる領域で、感光性樹脂膜すなわちエッチングマスク
側面がだれる現象が発生した。本来、エッチングマスク
は下地の窒化珪素膜の表面に対してほぼ垂直な急峻な側
面に加工されるはずであるが、エッチングマスク側面に
だれが発生すると、結果的にエッチングマスクの平面サ
イズが露光時のフォトマスク（レチクル）からの転写サ
イズに比べて増大する。
【００２３】本発明者は不良解析を行ったが、現在のと
ころ、原因が不明であるが、前述の周期性が途切れ周期
性が乱れる領域で感光性樹脂膜に何らかの応力が発生す
るのではないかと推定している。
【００２４】このため、メモリセルアレイの端部におい
て、メモリセル特にガードリング領域やウエルコンタク
ト領域に最も隣接する駆動用ＭＯＳＦＥＴや転送用ＭＯ
ＳＦＥＴの活性領域のサイズが、メモリセルアレイの中
央領域に配置されるメモリセルのそれに比べて変化す
る。具体的には、メモリセルアレイの端部のメモリセル
において、１個のメモリセル内の一方の駆動用ＭＯＳＦ
ＥＴ、一方の転送用ＭＯＳＦＥＴの夫々の活性領域のサ
イズが他方の駆動用ＭＯＳＦＥＴ、他方の転送用ＭＯＳ
ＦＥＴのそれに比べて大きくなる。特に、ＳＲＡＭにお
いては、駆動用ＭＯＳＦＥＴのゲート幅寸法の変化、ゲ
ート長寸法の変化、転送用ＭＯＳＦＥＴのゲート幅寸法
の変化、ゲート長寸法の変化の夫々はβレシオを劣化す
る。βレシオは以下の式で与えられる。
【００２５】
【数１】
【００２６】但し、ＤＷ ： 駆動用ＭＯＳＦＥＴのゲー
ト幅 ＤＬ ： 駆動用ＭＯＳＦＥＴのゲート長 ＴＷ ： 転送用ＭＯＳＦＥＴのゲート幅 ＴＬ ： 転送用ＭＯＳＦＥＴのゲート長。
【００２７】前記βレシオの劣化は、メモリセルに記憶
される情報がハイレベル側、ロウレベル側のいずれかに
偏りを生じ、メモリセルの情報保持特性（Ｖｃｃ min/m
ax特性）を劣化する。また、この結果、ＳＲＡＭの情報
書込み動作や情報読出し動作に誤動作が発生し、回路動
作上の信頼性が劣化する。
【００２８】（２）また、前述の周期性が乱れた領域に
おいては、素子分離絶縁膜を形成する際に使用する熱酸
化マスクを形成する工程つまり窒化珪素膜のパターンニ
ング工程でもエッチング特性が変動する。同様に、前記
素子分離絶縁膜を形成する工程に限らず、メモリセルの
駆動用ＭＯＳＦＥＴのゲート電極のパターンニング工
程、転送用ＭＯＳＦＥＴのゲート電極のパターンニング
工程のいずれにおいても、周期性が乱れる領域で加工寸
法に変動を生じる。これらの変動は、前記問題点（１）
と同様に、メモリセルのβレシオを劣化し、メモリセル
の情報保持特性を劣化するので、ＳＲＡＭの回路動作上
の信頼性が劣化する。
【００２９】（３）前記問題点（１）、問題点（２）の
夫々を解決する技術として、メモリセルアレイの端部と
ガードリング領域又はウエルコンタクト領域との間に、
回路動作が行われないダミーとしてのメモリセルを配置
することが考えられる。しかしながら、ダミーメモリセ
ルの配置は、結果的にメモリセルアレイの総合的な占有
面積を増加することになり、ＳＲＡＭの集積度が低下す
る。
【００３０】本発明の目的は以下のとおりである。
【００３１】（１）ＳＲＡＭを備えた半導体集積回路装
置において、前記ＳＲＡＭのメモリセルアレイの端部に
配置されたメモリセルの情報保持特性を向上し、ＳＲＡ
Ｍの回路動作上の信頼性を向上する。
【００３２】（２）ＳＲＡＭを備えた半導体集積回路装
置において、前記目的（１）を達成するとともに、ＳＲ
ＡＭの集積度を向上する。
【００３３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００３４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００３５】（１）素子分離絶縁膜でいずれもゲート幅
が規定される２個の転送用ＭＩＳＦＥＴ（Ｍetal Ｉnsu
lator Ｓemiconductor Ｆield Ｅffect Ｔransistor)を
有するメモリセルが前記ゲート幅方向と一致する方向に
複数個配列され、この複数個配列されるメモリセルのう
ち、配列方向の初段、終段の少なくともいずれか一方の
メモリセルの一方の転送用ＭＩＳＦＥＴ、この一方の転
送用ＭＩＳＦＥＴのゲート幅方向に一致する方向に配置
されかつ前記複数個配列されたメモリセルの外周領域に
配置された基板に固定電位を供給する半導体領域の夫々
の間が素子分離絶縁膜を介在し離隔される、ＳＲＡＭを
備えた半導体集積回路装置において、前記配列方向の初
段、終段のいずれかのメモリセルの一方の転送用ＭＩＳ
ＦＥＴのゲート幅を規定する素子分離絶縁膜と前記基板
に固定電位を供給する半導体領域との間に活性領域を配
置し、前記一方の転送用ＭＩＳＦＥＴと前記半導体領域
との間の離隔寸法に比べて、この一方の転送用ＭＩＳＦ
ＥＴと前記半導体領域との間に配置される前記素子分離
絶縁膜の前記離隔の方向と一致する方向の幅寸法を小さ
くする。
【００３６】（２）素子分離絶縁膜でいずれもゲート幅
が規定される２個の転送用ＭＩＳＦＥＴを有するメモリ
セルが前記ゲート幅方向と一致する方向に複数個配列さ
れ、この複数個配列されるメモリセルのうち、配列方向
の初段、終段の少なくともいずれか一方のメモリセルの
一方の転送用ＭＩＳＦＥＴ、この一方の転送用ＭＩＳＦ
ＥＴのゲート幅方向に一致する方向に配置されかつ前記
複数個配列されたメモリセルの外周領域に配置された基
板に固定電位を供給する半導体領域の夫々の間が素子分
離絶縁膜を介在し離隔される、ＳＲＡＭを備えた半導体
集積回路装置において、前記配列方向の初段、終段のい
ずれかのメモリセルの一方の転送用ＭＩＳＦＥＴのチャ
ネル形成領域と前記基板に固定電位を供給する半導体領
域との間の素子分離絶縁膜の前記ゲート幅方向に一致す
る方向の幅寸法、前記配列方向の初段、終段のいずれか
のメモリセルの他方の転送用ＭＩＳＦＥＴのチャネル形
成領域と配列方向の初段の次段、終段の前段のいずれか
のメモリセルの他方の転送用ＭＩＳＦＥＴのチャネル形
成領域との間の素子分離絶縁膜の前記ゲート幅方向と一
致する方向の幅寸法の夫々が実質的に同一寸法で構成さ
れる。
【００３７】（３）前記手段（１）又は手段（２）に記
載される、前記配列方向の初段、終段のいずれかのメモ
リセルの一方の転送用ＭＩＳＦＥＴ、他方の転送用ＭＩ
ＳＦＥＴの夫々のゲート幅寸法が実質的に同一寸法で構
成される。
【００３８】（４）前記手段（１）乃至手段（３）に記
載されるいずれかの配列方向の初段、終段のいずれかの
メモリセルの一方の転送用ＭＩＳＦＥＴのゲート幅を規
定する素子分離絶縁膜の幅寸法又は一方の転送用ＭＩＳ
ＦＥＴのゲート幅寸法、配列方向の初段の次段、終段の
前段のいずれかのメモリセルの一方の転送用ＭＩＳＦＥ
Ｔのゲート幅を規定する素子分離絶縁膜の幅寸法又は一
方の転送用ＭＩＳＦＥＴのゲート幅寸法の夫々が実質的
に同一寸法で構成される。
【００３９】（５）前記手段（１）乃至手段（４）のい
ずれかに記載される、基板に固定電位を供給する半導体
領域は、前記複数個配列されるメモリセルの周囲を取り
囲むガードリング領域である、又は複数個配列されるメ
モリセルの周囲に前記配列方向若しくはこの配列方向と
交差する方向に沿って所定間隔で配置された基板接続領
域（基板コンタクト領域又はウエルコンタクト領域）で
ある。
【００４０】（６）素子分離絶縁膜でいずれもゲート幅
が規定される２個の駆動用ＭＩＳＦＥＴを有するメモリ
セルが前記ゲート幅方向と一致する方向に複数個配列さ
れ、この複数個配列されるメモリセルのうち、配列方向
の初段、終段の少なくともいずれか一方のメモリセルの
一方の駆動用ＭＩＳＦＥＴ、この一方の駆動用ＭＩＳＦ
ＥＴのゲート幅方向に一致する方向に配置されかつ前記
複数個配列されたメモリセルの外周領域に配置された基
板に固定電位を供給する半導体領域の夫々の間が素子分
離絶縁膜を介在し離隔される、ＳＲＡＭを備えた半導体
集積回路装置において、前記配列方向の初段、終段のい
ずれかのメモリセルの一方の駆動用ＭＩＳＦＥＴのゲー
ト幅を規定する素子分離絶縁膜と前記基板に固定電位を
供給する半導体領域との間に活性領域を配置し、前記一
方の駆動用ＭＩＳＦＥＴと前記半導体領域との間の離隔
寸法に比べて、この一方の駆動用ＭＩＳＦＥＴと前記半
導体領域との間に配置される前記素子分離絶縁膜の前記
離隔の方向と一致する方向の幅寸法を小さくする。
【００４１】（７）素子分離絶縁膜でいずれもゲート幅
が規定される２個の駆動用ＭＩＳＦＥＴを有するメモリ
セルが前記ゲート幅方向と一致する方向に複数個配列さ
れ、この複数個配列されるメモリセルのうち、配列方向
の初段、終段の少なくともいずれか一方のメモリセルの
一方の駆動用ＭＩＳＦＥＴ、この一方の駆動用ＭＩＳＦ
ＥＴのゲート幅方向に一致する方向に配置されかつ前記
複数個配列されたメモリセルの外周領域に配置された基
板に固定電位を供給する半導体領域の夫々の間が素子分
離絶縁膜を介在し離隔される、ＳＲＡＭを備えた半導体
集積回路装置において、前記配列方向の初段、終段のい
ずれかのメモリセルの一方の駆動用ＭＩＳＦＥＴのチャ
ネル形成領域と前記基板に固定電位を供給する半導体領
域との間の素子分離絶縁膜の前記ゲート幅方向に一致す
る方向の幅寸法、前記配列方向の初段、終段のいずれか
のメモリセルの他方の駆動用ＭＩＳＦＥＴのチャネル形
成領域と配列方向の初段の次段、終段の前段のいずれか
のメモリセルの他方の駆動用ＭＩＳＦＥＴのチャネル形
成領域との間の素子分離絶縁膜の前記ゲート幅方向と一
致する方向の幅寸法の夫々が実質的に同一寸法で構成さ
れる。
【００４２】（８）前記手段（６）又は手段（７）に記
載される、前記配列方向の初段、終段のいずれかのメモ
リセルの一方の駆動用ＭＩＳＦＥＴ、他方の駆動用ＭＩ
ＳＦＥＴの夫々のゲート幅寸法が実質的に同一寸法で構
成される。
【００４３】（９）前記手段（６）乃至手段（８）に記
載されるいずれかの配列方向の初段、終段のいずれかの
メモリセルの一方の駆動用ＭＩＳＦＥＴのゲート幅を規
定する素子分離絶縁膜の幅寸法又は一方の駆動用ＭＩＳ
ＦＥＴのゲート幅寸法、配列方向の初段の次段、終段の
前段のいずれかのメモリセルの一方の駆動用ＭＩＳＦＥ
Ｔのゲート幅を規定する素子分離絶縁膜の幅寸法又は一
方の駆動用ＭＩＳＦＥＴのゲート幅寸法の夫々が実質的
に同一寸法で構成される。
【００４４】（１０）前記手段（６）乃至手段（９）の
いずれかに記載される、基板に固定電位を供給する半導
体領域は、前記複数個配列されるメモリセルの周囲を取
り囲むガードリング領域である。
【００４５】（１１）素子分離絶縁膜でいずれもゲート
幅が規定される２個の転送用ＭＩＳＦＥＴを有するメモ
リセルが前記ゲート長方向と一致する方向に複数個配列
され、このゲート長方向と一致する方向に複数個配列さ
れたメモリセルの夫々に沿った一側に素子分離絶縁膜を
介在し基板に固定電位を供給する半導体領域が配置され
る、ＳＲＡＭを備えた半導体集積回路装置において、前
記ゲート長方向と一致する方向に複数個配列されたメモ
リセルの夫々の一方の転送用ＭＩＳＦＥＴのゲート幅を
規定する素子分離絶縁膜とこの複数個配列されたメモリ
セルの一側に沿って配置された基板に固定電位を供給す
る半導体領域との間に、前記一方の転送用ＭＩＳＦＥＴ
が配置される活性領域の形状と同一形状若しくは近似し
た形状の活性領域又はこの活性領域の一部が配置され
る。
【００４６】（１２）いずれもソース領域又はドレイン
領域の周囲の形状が素子分離絶縁膜で規定される２個の
転送用ＭＩＳＦＥＴを有するメモリセルがゲート幅方向
と一致する方向に複数個配列され、このゲート幅方向と
一致する方向に複数個配列されたメモリセルの夫々に沿
った一側に素子分離絶縁膜を介在し基板に固定電位を供
給する半導体領域が配置される、ＳＲＡＭを備えた半導
体集積回路装置において、前記ゲート幅方向と一致する
方向に複数個配列されたメモリセルの夫々の一方の転送
用ＭＩＳＦＥＴのソース領域又はドレイン領域とこの複
数個配列されたメモリセルの一側に沿って配置された基
板に固定電位を供給する半導体領域との間に、前記一方
の転送用ＭＩＳＦＥＴが配置される活性領域の形状と同
一形状若しくは近似した形状の活性領域又はこの活性領
域の一部が配置される。
【００４７】（１３）素子分離絶縁膜でいずれもゲート
幅が規定される２個の駆動用ＭＩＳＦＥＴを有するメモ
リセルがゲート長方向と一致する方向に複数個配列さ
れ、このゲート長方向と一致する方向に複数個配列され
たメモリセルの夫々に沿った一側に素子分離絶縁膜を介
在し基板に固定電位を供給する半導体領域が配置され
る、ＳＲＡＭを備えた半導体集積回路装置において、前
記ゲート長方向と一致する方向に複数個配列されたメモ
リセルの夫々の一方の駆動用ＭＩＳＦＥＴのゲート幅を
規定する素子分離絶縁膜とこの複数個配列されたメモリ
セルの一側に沿って配置された基板に固定電位を供給す
る半導体領域との間に、前記一方の駆動用ＭＩＳＦＥＴ
が配置される活性領域の形状と同一形状若しくは近似し
た形状の活性領域又はこの活性領域の一部が配置され
る。
【００４８】（１４）いずれもソース領域の周囲の形状
が素子分離絶縁膜で規定される２個の駆動用ＭＩＳＦＥ
Ｔを有するメモリセルがゲート幅方向と一致する方向に
複数個配列され、このゲート幅方向と一致する方向に複
数個配列されたメモリセルの夫々に沿った一側に素子分
離絶縁膜を介在し基板に固定電位を供給する半導体領域
が配置される、ＳＲＡＭを備えた半導体集積回路装置に
おいて、前記ゲート幅方向と一致する方向に複数個配列
されたメモリセルの夫々の一方の駆動用ＭＩＳＦＥＴの
ソース領域とこの複数個配列されたメモリセルの一側に
沿って配置された基板に固定電位を供給する半導体領域
との間に、前記一方の駆動用ＭＩＳＦＥＴが配置される
活性領域の形状と同一形状若しくは近似した形状の活性
領域又はこの活性領域の一部が配置される。
【００４９】（１５）一方の駆動用ＭＩＳＦＥＴの平面
形状に対して他方の駆動用ＭＩＳＦＥＴの平面形状が点
対称で構成され、かつ前記一方の駆動用ＭＩＳＦＥＴの
ゲート長方向、他方の駆動用ＭＩＳＦＥＴのゲート長方
向の夫々が相互に実質的に平行をなすメモリセルが、前
記ゲート長方向と一致する方向にメモリセルの２個の駆
動用ＭＩＳＦＥＴをメモリセル毎に交互に線対称で配置
しながら複数個配列される、ＳＲＡＭを備えた半導体集
積回路装置において、前記複数個配列されるメモリセル
のうち、配列方向の初段又は終段のメモリセルの前記配
列方向と一致する方向の外周領域に、前記配列方向の初
段又は終段のメモリセルの少なくとも一方の駆動用ＭＩ
ＳＦＥＴのゲート電極の前記外周領域側の一側に所定寸
法だけ離隔して対向し、この離隔寸法が前記配列方向の
初段又は終段のメモリセルの少なくとも他方の駆動用Ｍ
ＩＳＦＥＴのゲート電極と配列方向の初段の次段又は終
段の前段のメモリセルの少なくとも他方の駆動用ＭＩＳ
ＦＥＴのゲート電極との離隔寸法と実質的に同一寸法に
設定され、しかも前記一方、他方の駆動用ＭＩＳＦＥＴ
の夫々のゲート電極と同一層で形成されるダミー電極層
を配置する。
【００５０】（１６）前記手段（１５）に記載されるダ
ミー電極層は固定電位が印加される。
【００５１】（１７）一方の転送用ＭＩＳＦＥＴの平面
形状に対して他方の転送用ＭＩＳＦＥＴの平面形状が点
対称で構成され、かつ前記一方の転送用ＭＩＳＦＥＴの
ゲート長方向、他方の転送用ＭＩＳＦＥＴのゲート長方
向の夫々が相互に実質的に平行をなすメモリセルが、前
記ゲート長方向と一致する方向にメモリセルの２個の転
送用ＭＩＳＦＥＴをメモリセル毎に交互に線対称で配置
しながら複数個配列される、ＳＲＡＭを備えた半導体集
積回路装置において、前記複数個配列されるメモリセル
のうち、配列方向の初段又は終段のメモリセルの前記配
列方向と一致する方向の外周領域に、前記配列方向の初
段又は終段のメモリセルの少なくとも一方の転送用ＭＩ
ＳＦＥＴのゲート電極の前記外周領域側の一側に所定寸
法だけ離隔して対向し、この離隔寸法が前記配列方向の
初段又は終段のメモリセルの少なくとも他方の転送用Ｍ
ＩＳＦＥＴのゲート電極と配列方向の初段の次段又は終
段の前段のメモリセルの少なくとも他方の転送用ＭＩＳ
ＦＥＴのゲート電極との離隔寸法と実質的に同一寸法に
設定され、しかも前記一方、他方の転送用ＭＩＳＦＥＴ
の夫々のゲート電極と同一層で形成されるダミー電極層
を配置する。
【００５２】（１８）前記手段（１）乃至手段（１４）
に記載されるいずれかのメモリセルは、一方の転送用Ｍ
ＩＳＦＥＴの平面形状に対して他方の転送用ＭＩＳＦＥ
Ｔの平面形状が点対称で構成され、かつ前記一方の転送
用ＭＩＳＦＥＴのゲート長方向、他方の転送用ＭＩＳＦ
ＥＴのゲート長方向の夫々が相互に実質的に平行をなし
て構成される、又は一方の駆動用ＭＩＳＦＥＴの平面形
状に対して他方の駆動用ＭＩＳＦＥＴの平面形状が点対
称で構成され、かつ前記一方の駆動用ＭＩＳＦＥＴのゲ
ート長方向、他方の駆動用ＭＩＳＦＥＴのゲート長方向
の夫々が相互に実質的に平行をなして構成される。
【００５３】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （Ａ）前記配列方向の初段、終段のいずれかのメモリセ
ルの一方の転送用ＭＩＳＦＥＴと基板に固定電位を供給
する半導体領域との間の素子分離絶縁膜（端部）の幅寸
法が活性領域を配置した分小さくされ、この素子分離絶
縁膜（端部）の幅寸法が、配列方向の初段、終段のいず
れかのメモリセルの他方の転送用ＭＩＳＦＥＴと配列方
向の初段の次段、終段の前段のいずれかのメモリセルの
転送用ＭＩＳＦＥＴとの間の素子分離絶縁膜（内部）の
幅寸法と同等に又は近似できるので、配列方向の初段、
終段のいずれかのメモリセルの一方の転送用ＭＩＳＦＥ
Ｔのゲート幅を規定する素子分離絶縁膜、他方の転送用
ＭＩＳＦＥＴのゲート幅を規定する素子分離絶縁膜の夫
々の幅寸法の周期性を維持し、配列方向の初段、終段の
いずれかのメモリセルの２個の転送用ＭＩＳＦＥＴの夫
々のゲート幅寸法を均一化できる。 （Ｂ）前記作用効果（Ａ）に基づき、配列方向の初段、
終段のいずれかのメモリセルの一方の転送用ＭＩＳＦＥ
Ｔ及びそれに接続される駆動用ＭＩＳＦＥＴで与えられ
るβレシオ、他方の転送用ＭＩＳＦＥＴ及びそれに接続
される駆動用ＭＩＳＦＥＴで与えられるβレシオの夫々
を均一化でき、メモリセルの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。
【００５４】上述した手段（２）によれば、以下の作用
効果が得られる。 （Ａ）前記配列方向の初段、終段のいずれかのメモリセ
ルの一方の転送用ＭＩＳＦＥＴと基板に固定電位を供給
する半導体領域との間の素子分離絶縁膜（端部）の幅寸
法、配列方向の初段、終段のいずれかのメモリセルの他
方の転送用ＭＩＳＦＥＴと配列方向の初段の次段、終段
の前段のいずれかのメモリセルの他方の転送用ＭＩＳＦ
ＥＴとの間の素子分離絶縁膜（内部）の幅寸法とが実質
的に同一寸法で構成され、配列方向の初段、終段のいず
れかのメモリセルの一方の転送用ＭＩＳＦＥＴのゲート
幅を規定する素子分離絶縁膜、他方の転送用ＭＩＳＦＥ
Ｔのゲート幅を規定する素子分離絶縁膜の夫々の幅寸法
の周期性を維持し、配列方向の初段、終段のいずれかの
メモリセルの２個の転送用ＭＩＳＦＥＴの夫々のゲート
幅寸法を均一化できる。 （Ｂ）前記作用効果（Ａ）に基づき、配列方向の初段、
終段のいずれかのメモリセルの一方の転送用ＭＩＳＦＥ
Ｔ及びそれに接続される駆動用ＭＩＳＦＥＴで与えられ
るβレシオ、他方の転送用ＭＩＳＦＥＴ及びそれに接続
される駆動用ＭＩＳＦＥＴで与えられるβレシオの夫々
を均一化でき、メモリセルの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。
【００５５】上述した手段（３）によれば、前記配列方
向の初段、終段のいずれかのメモリセルの一方の転送用
ＭＩＳＦＥＴ及びそれに接続される駆動用ＭＩＳＦＥＴ
で与えられるβレシオ、他方の転送用ＭＩＳＦＥＴ及び
それに接続される駆動用ＭＩＳＦＥＴで与えられるβレ
シオの夫々を均一化でき、メモリセルの情報保持特性を
向上できるので、ＳＲＡＭの回路動作上の信頼性を向上
できる。
【００５６】上述した手段（４）によれば、前記配列方
向の初段、終段のいずれかのメモリセルのβレシオ、配
列方向の初段の次段、終段の前段のいずれかのメモリセ
ルのβレシオの夫々が均一化でき、両者のメモリセルの
夫々の情報保持特性を均一化できるので、ＳＲＡＭの回
路動作上の信頼性をより一層向上できる（いずれかの情
報保持特性が劣化した場合、この情報保持特性が劣化し
たメモリセルでＳＲＡＭのシステム全体の情報保持特性
が決定されるが、これを防止できる）。
【００５７】上述した手段（６）によれば、以下の作用
効果が得られる。 （Ａ）前記配列方向の初段、終段のいずれかのメモリセ
ルの一方の駆動用ＭＩＳＦＥＴと基板に固定電位を供給
する半導体領域との間の素子分離絶縁膜（端部）の幅寸
法が活性領域を配置した分小さくされ、この素子分離絶
縁膜（端部）の幅寸法が、配列方向の初段、終段のいず
れかのメモリセルの他方の駆動用ＭＩＳＦＥＴと配列方
向の初段の次段、終段の前段のいずれかのメモリセルの
駆動用ＭＩＳＦＥＴとの間の素子分離絶縁膜（内部）の
幅寸法と同等に又は近似できるので、配列方向の初段、
終段のいずれかのメモリセルの一方の駆動用ＭＩＳＦＥ
Ｔのゲート幅を規定する素子分離絶縁膜、他方の駆動用
ＭＩＳＦＥＴのゲート幅を規定する素子分離絶縁膜の夫
々の幅寸法の周期性を維持し、配列方向の初段、終段の
いずれかのメモリセルの２個の駆動用ＭＩＳＦＥＴの夫
々のゲート幅寸法を均一化できる。 （Ｂ）前記作用効果（Ａ）に基づき、配列方向の初段、
終段のいずれかのメモリセルの一方の駆動用ＭＩＳＦＥ
Ｔ及びそれに接続される転送用ＭＩＳＦＥＴで与えられ
るβレシオ、他方の駆動用ＭＩＳＦＥＴ及びそれに接続
される転送用ＭＩＳＦＥＴで与えられるβレシオの夫々
を均一化でき、メモリセルの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。
【００５８】上述した手段（７）によれば、以下の作用
効果が得られる。 （Ａ）前記配列方向の初段、終段のいずれかのメモリセ
ルの一方の駆動用ＭＩＳＦＥＴと基板に固定電位を供給
する半導体領域との間の素子分離絶縁膜（端部）の幅寸
法、配列方向の初段、終段のいずれかのメモリセルの他
方の駆動用ＭＩＳＦＥＴと配列方向の初段の次段、終段
の前段のいずれかのメモリセルの他方の駆動用ＭＩＳＦ
ＥＴとの間の素子分離絶縁膜（内部）の幅寸法とが実質
的に同一寸法で構成され、配列方向の初段、終段のいず
れかのメモリセルの一方の駆動用ＭＩＳＦＥＴのゲート
幅を規定する素子分離絶縁膜、他方の駆動用ＭＩＳＦＥ
Ｔのゲート幅を規定する素子分離絶縁膜の夫々の幅寸法
の周期性を維持し、配列方向の初段、終段のいずれかの
メモリセルの２個の駆動用ＭＩＳＦＥＴの夫々のゲート
幅寸法を均一化できる。 （Ｂ）前記作用効果（Ａ）に基づき、配列方向の初段、
終段のいずれかのメモリセルの一方の駆動用ＭＩＳＦＥ
Ｔ及びそれに接続される転送用ＭＩＳＦＥＴで与えられ
るβレシオ、他方の駆動用ＭＩＳＦＥＴ及びそれに接続
される転送用ＭＩＳＦＥＴで与えられるβレシオの夫々
を均一化でき、メモリセルの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。
【００５９】上述した手段（８）によれば、前記配列方
向の初段、終段のいずれかのメモリセルの一方の駆動用
ＭＩＳＦＥＴ及びそれに接続される転送用ＭＩＳＦＥＴ
で与えられるβレシオ、他方の駆動用ＭＩＳＦＥＴ及び
それに接続される転送用ＭＩＳＦＥＴで与えられるβレ
シオの夫々を均一化でき、メモリセルの情報保持特性を
向上できるので、ＳＲＡＭの回路動作上の信頼性を向上
できる。
【００６０】上述した手段（９）によれば、前記配列方
向の初段、終段のいずれかのメモリセルのβレシオ、配
列方向の初段の次段、終段の前段のいずれかのメモリセ
ルのβレシオの夫々が均一化でき、両者のメモリセルの
夫々の情報保持特性を均一化できるので、ＳＲＡＭの回
路動作上の信頼性をより一層向上できる（いずれかの情
報保持特性が劣化した場合、この情報保持特性が劣化し
たメモリセルでＳＲＡＭのシステム全体の情報保持特性
が決定されるが、これを防止できる）。
【００６１】上述した手段（１１）によれば、以下の作
用効果が得られる。 （Ａ）前記ゲート長方向と一致する方向に複数個配列さ
れるメモリセルの夫々の一方の転送用ＭＩＳＦＥＴと基
板に固定電位を供給する半導体領域との間の素子分離絶
縁膜の幅寸法が活性領域又はその一部を配置した分小さ
くされ、この素子分離絶縁膜（端部）の幅寸法が、メモ
リセルの他方の転送用ＭＩＳＦＥＴとゲート幅方向に配
置される次段の他のメモリセルの他方の転送用ＭＩＳＦ
ＥＴとの間の素子分離絶縁膜（内部）の幅寸法と同等に
又は近似できるので、ゲート長方向と一致する方向に複
数個配列されたメモリセルの夫々の一方の転送用ＭＩＳ
ＦＥＴのゲート幅を規定する素子分離絶縁膜、他方の転
送用ＭＩＳＦＥＴのゲート幅を規定する素子分離絶縁膜
の夫々の幅寸法の周期性を維持し、ゲート長方向と一致
する方向に複数個配列されたメモリセルの２個の転送用
ＭＩＳＦＥＴの夫々のゲート幅寸法を均一化できる。 （Ｂ）前記作用効果（Ａ）に基づき、ゲート長方向と一
致する方向に複数個配列されるメモリセルの夫々の一方
の転送用ＭＩＳＦＥＴ及びそれに接続される駆動用ＭＩ
ＳＦＥＴで与えられるβレシオ、他方の転送用ＭＩＳＦ
ＥＴ及びそれに接続される駆動用ＭＩＳＦＥＴで与えら
れるβレシオの夫々を均一化でき、メモリセルの情報保
持特性を向上できるので、ＳＲＡＭの回路動作上の信頼
性を向上できる。
【００６２】上述した手段（１２）によれば、以下の作
用効果が得られる。 （Ａ）前記ゲート幅方向と一致する方向に複数個配列さ
れるメモリセルの一方の転送用ＭＩＳＦＥＴのデータ線
に接続されるソース領域又はドレイン領域と基板に固定
電位を供給する半導体領域との間の素子分離絶縁膜（端
部）の幅寸法が活性領域又はその一部を配置した分小さ
くされ、この素子分離絶縁膜（端部）の幅寸法が、メモ
リセルの他方の転送用ＭＩＳＦＥＴとゲート長方向に配
置される次段の他のメモリセルの他方の転送用ＭＩＳＦ
ＥＴとの間の素子分離絶縁膜（内部）の幅寸法と同等に
又は近似できるので、ゲート幅方向と一致する方向に複
数個配列されたメモリセルの夫々の一方の転送用ＭＩＳ
ＦＥＴのソース領域又はドレイン領域の周囲を規定する
素子分離絶縁膜、他方の転送用ＭＩＳＦＥＴのソース領
域又はドレイン領域の周囲を規定する素子分離絶縁膜の
夫々の幅寸法の周期性を維持し、ゲート幅方向と一致す
る方向に複数個配列されたメモリセルの２個の転送用Ｍ
ＩＳＦＥＴの夫々のソース領域又はドレイン領域の形状
を均一化できる。（Ｂ）前記作用効果（Ａ）に基づき、
前記ゲート幅方向と一致する方向に複数個配列されるメ
モリセルの夫々の一方の転送用ＭＩＳＦＥＴのソース領
域又はドレイン領域とデータ線との間の導通不良、接続
抵抗値の変動等を防止できる。
【００６３】上述した手段（１３）によれば、以下の作
用効果が得られる。 （Ａ）前記ゲート長方向と一致する方向に複数個配列さ
れるメモリセルの夫々の一方の駆動用ＭＩＳＦＥＴと基
板に固定電位を供給する半導体領域との間の素子分離絶
縁膜の幅寸法が活性領域又はその一部を配置した分小さ
くされ、この素子分離絶縁膜（端部）の幅寸法が、メモ
リセルの他方の駆動用ＭＩＳＦＥＴとゲート幅方向に配
置される次段の他のメモリセルの他方の駆動用ＭＩＳＦ
ＥＴとの間の素子分離絶縁膜（内部）の幅寸法と同等に
又は近似できるので、ゲート長方向と一致する方向に複
数個配列されたメモリセルの夫々の一方の駆動用ＭＩＳ
ＦＥＴのゲート幅を規定する素子分離絶縁膜、他方の駆
動用ＭＩＳＦＥＴのゲート幅を規定する素子分離絶縁膜
の夫々の幅寸法の周期性を維持し、ゲート長方向と一致
する方向に複数個配列されたメモリセルの２個の駆動用
ＭＩＳＦＥＴの夫々のゲート幅寸法を均一化できる。 （Ｂ）前記作用効果（Ａ）に基づき、ゲート長方向と一
致する方向に複数個配列されるメモリセルの夫々の一方
の駆動用ＭＩＳＦＥＴ及びそれに接続される転送用ＭＩ
ＳＦＥＴで与えられるβレシオ、他方の駆動用ＭＩＳＦ
ＥＴ及びそれに接続される転送用ＭＩＳＦＥＴで与えら
れるβレシオの夫々を均一化でき、メモリセルの情報保
持特性を向上できるので、ＳＲＡＭの回路動作上の信頼
性を向上できる。
【００６４】上述した手段（１４）によれば、以下の作
用効果が得られる。 （Ａ）前記ゲート幅方向と一致する方向に複数個配列さ
れるメモリセルの一方の駆動用ＭＩＳＦＥＴの基準電圧
線に接続されるソース領域が基板に固定電位を供給する
半導体領域との間に活性領域又はその一部を配置した分
大きくされ、このソース領域を規定する素子分離絶縁膜
（端部）の前記ゲート幅方向と一致する方向の幅寸法
が、メモリセルの他方の駆動用ＭＩＳＦＥＴと次段の他
のメモリセルの他方の駆動用ＭＩＳＦＥＴの夫々のソー
ス領域を規定する素子分離絶縁膜（内部）の幅寸法と同
等に又は近似できるので、ゲート幅方向と一致する方向
に複数個配列されたメモリセルの夫々の一方の駆動用Ｍ
ＩＳＦＥＴのソース領域の周囲を規定する素子分離絶縁
膜、他方の駆動用ＭＩＳＦＥＴのソース領域の周囲を規
定する素子分離絶縁膜の夫々の幅寸法の周期性を維持
し、ゲート幅方向と一致する方向に複数個配列されたメ
モリセルの２個の駆動用ＭＩＳＦＥＴの夫々のソース領
域の形状を均一化できる。 （Ｂ）この結果、前記ゲート幅と一致する方向に複数個
配列されたメモリセルＭＣの一方の駆動用ＭＩＳＦＥＴ
のソース領域と基準電圧線との接続不良を防止できる。
【００６５】上述した手段（１５）によれば、以下の作
用効果が得られる。 （Ａ）前記配列方向の初段、終段のいずれかのメモリセ
ルの少なくとも一方の駆動用ＭＩＳＦＥＴのゲート電極
とダミー電極層との間の離隔寸法、配列方向の初段又は
終段のメモリセルの少なくとも他方の駆動用ＭＩＳＦＥ
Ｔのゲート電極と配列方向の初段の次段又は終段の前段
のメモリセルの少なくとも他方の駆動用ＭＩＳＦＥＴの
ゲート電極との間の離隔寸法の夫々を実質的に同一寸法
に設定し、前記一方の駆動用ＭＩＳＦＥＴのゲート電極
とダミー電極層との間隔、他方の駆動用ＭＩＳＦＥＴの
ゲート電極間の間隔の夫々を均一化できるので、周期性
を維持し、配列方向の初段又は終段のメモリセルの少な
くとも一方の駆動用ＭＩＳＦＥＴのゲート長寸法、他方
の駆動用ＭＩＳＦＥＴのゲート長寸法の夫々を均一化で
きる。 （Ｂ）前記作用効果（Ａ）に基づき、配列方向の初段、
終段のいずれかのメモリセルの一方の駆動用ＭＩＳＦＥ
Ｔ及びそれに接続される転送用ＭＩＳＦＥＴで与えられ
るβレシオ、他方の駆動用ＭＩＳＦＥＴ及びそれに接続
される転送用ＭＩＳＦＥＴで与えられるβレシオの夫々
を均一化でき、メモリセルの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。 （Ｃ）前記配列方向の初段又は終段のメモリセルの２個
の駆動用ＭＩＳＦＥＴの夫々は相互に点対称で構成され
（２個の駆動用ＭＩＳＦＥＴの夫々の平面形状は同一形
状で構成され）、一方の駆動用ＭＩＳＦＥＴ及びそれに
接続される転送用ＭＩＳＦＥＴで与えられるβレシオ、
他方の駆動用ＭＩＳＦＥＴ及びそれに接続される転送用
ＭＩＳＦＥＴで与えられるβレシオの夫々を均一化し易
いので、メモリセルの情報保持特性をより一層向上し、
ＳＲＡＭの回路動作上の信頼性をより一層向上できる。
【００６６】上述した手段（１６）によれば、前記ダミ
ー電極層が帯電される等の現象を防止できるので、ＳＲ
ＡＭの製造上の信頼性、使用上の信頼性等を向上でき
る。
【００６７】上述した手段（１７）によれば、以下の作
用効果が得られる。 （Ａ）前記配列方向の初段、終段のいずれかのメモリセ
ルの少なくとも一方の転送用ＭＩＳＦＥＴのゲート電極
とダミー電極層との間の離隔寸法、配列方向の初段又は
終段のメモリセルの少なくとも他方の転送用ＭＩＳＦＥ
Ｔのゲート電極と配列方向の初段の次段又は終段の前段
のメモリセルの少なくとも他方の転送用ＭＩＳＦＥＴの
ゲート電極との間の離隔寸法の夫々を実質的に同一寸法
に設定し、前記一方の転送用ＭＩＳＦＥＴのゲート電極
とダミー電極層との間隔、他方の転送用ＭＩＳＦＥＴの
ゲート電極間の間隔の夫々を均一化できるので、周期性
を維持し、配列方向の初段又は終段のメモリセルの少な
くとも一方の転送用ＭＩＳＦＥＴのゲート長寸法、他方
の転送用ＭＩＳＦＥＴのゲート長寸法の夫々を均一化で
きる。 （Ｂ）前記作用効果（Ａ）に基づき、配列方向の初段、
終段のいずれかのメモリセルの一方の転送用ＭＩＳＦＥ
Ｔ及びそれに接続される駆動用ＭＩＳＦＥＴで与えられ
るβレシオ、他方の転送用ＭＩＳＦＥＴ及びそれに接続
される駆動用ＭＩＳＦＥＴで与えられるβレシオの夫々
を均一化でき、メモリセルの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。
【００６８】上述した手段（１８）によれば、前記配列
方向の初段又は終段のメモリセルの２個の転送用ＭＩＳ
ＦＥＴの夫々は相互に点対称で構成され（夫々、同一平
面形状で構成され）、又はメモリセルの２個の駆動用Ｍ
ＩＳＦＥＴの夫々は相互に点対称で構成され（夫々、同
一平面形状で構成され）、一方の転送用ＭＩＳＦＥＴ及
びそれに接続される一方の駆動用ＭＩＳＦＥＴで与えら
れるβレシオ、他方の転送用ＭＩＳＦＥＴ及びそれに接
続される他方の駆動用ＭＩＳＦＥＴで与えられるβレシ
オの夫々を均一化し易いので、メモリセルの情報保持特
性をより一層向上し、ＳＲＡＭの回路動作上の信頼性を
より一層向上できる。
【００６９】以下、本発明の構成について、一実施例と
ともに説明する。
【００７０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００７１】
【実施例】（実 施 例 １） 本発明の実施例１であるＳＲＡＭの全体の概略構成を図
１（チップレイアウト図）で示す。
【００７２】図１に示すＳＲＡＭ（半導体ペレット）は
５１２〔Ｋword〕×８〔bit〕 構成を採用する４〔Ｍbi
t〕 の大容量で構成される。このＳＲＡＭは、図示しな
いが、ＤＩＰ，ＳＯＰ等、リードが対向する２辺に配列
されるデュアルインライン方式を採用する樹脂封止型半
導体装置（パッケージ）に封止される。ＳＲＡＭは平面
形状がスリムな長方形状で構成される。本実施例のＳＲ
ＡＭは長方形状の長辺が１７〔ｍｍ〕、短辺が７〔ｍ
ｍ〕で夫々構成される。
【００７３】前記ＳＲＡＭの長方形状の互いに対向する
長辺に沿った周辺領域の夫々には複数個の外部端子（ボ
ンディングパッド）ＢＰが配置される。この外部端子Ｂ
Ｐは前述のリードの内部リード（インナーリード）に接
続される。複数個の外部端子ＢＰの夫々には、例えばア
ドレス信号、チップセレクト信号、アウトプットイネー
ブル信号、ライトイネーブル信号、入出力データ信号の
夫々が印加される。また、外部端子ＢＰには電源電圧Ｖ
cc、基準電圧Ｖssの夫々が印加される。電源電圧Ｖccは
例えば回路の動作電圧５〔Ｖ〕、基準電圧Ｖssは例えば
回路の接地電圧０〔Ｖ〕である。
【００７４】ＳＲＡＭの中央部には２個のメモリブロッ
クＭＢ１及びＭＢ２が配置される。この２個のメモリブ
ロックＭＢ１、ＭＢ２の夫々はＳＲＡＭの長方形状の長
辺に沿って（図１中、左側の短辺から右側の短辺に向っ
てＸ方向に）順次配置される。一方のメモリブロックＭ
Ｂ１は、同図１に示すように、８個のメモリマットＭＭ
に分割される。この８個に分割されたメモリマットＭＭ
の夫々はメモリブロックＭＢ１内においてＸ方向に配列
される。同様に、他方のメモリブロックＭＢ２は８個の
メモリマットＭＭに分割される。この８個に分割された
メモリマットＭＭの夫々はメモリブロックＭＢ２内にお
いてＸ方向に配列される。
【００７５】図１中、ＳＲＡＭのメモリブロックＭＢ１
の左側に配置された４個のメモリマットＭＭ、右側に配
置された４個のメモリマットＭＭの夫々の上側にはロー
ド回路ＬＯＡＤが配置される。左側に配置された４個の
メモリマットＭＭ、右側に配置された４個のメモリマッ
トＭＭの夫々の下側にはＹデコーダ回路ＹＤＥＣ、Ｙス
イッチ回路Ｙ−ＳＷ、センスアンプ回路ＳＡの夫々が配
置される。左側に配置された４個のメモリマットＭＭ、
右側に配置された４個のメモリマットＭＭの夫々の間に
はＸデコーダ回路ＸＤＥＣが配置される。
【００７６】また、メモリブロックＭＢ２の左側に配置
された４個のメモリマットＭＭ、右側に配置された４個
のメモリマットＭＭの夫々は、上側にロード回路ＬＯＡ
Ｄが配置され、下側にＹデコーダ回路ＹＤＥＣ、Ｙスイ
ッチ回路Ｙ−ＳＷ、センスアンプ回路ＳＡの夫々が配置
される。左側に配置された４個のメモリマットＭＭ、右
側に配置された４個のメモリマットＭＭの夫々の間には
Ｘデコーダ回路ＸＤＥＣが配置される。
【００７７】前記２個のメモリブロックＭＢ１及びＭＢ
２のうち、ＳＲＡＭの右側に配置されたメモリブロック
ＭＢ２の右側、つまりＳＲＡＭの最も右側には冗長回路
ＳＭＢが配置される。
【００７８】前記メモリブロックＭＢ１を８個に分割し
たメモリマットＭＭの夫々、メモリブロックＭＢ２を８
個に分割したメモリマットＭＭの夫々は、図２（Ａ）
（要部拡大ブロック図）に示すように、４個のメモリセ
ルアレイＭＡＹで構成される。この４個のメモリセルア
レイＭＡＹの夫々はメモリマットＭＭにおいてＸ方向に
配列される。つまり、ＳＲＡＭは、２個のメモリブロッ
クＭＢの夫々を夫々８個のメモリマットＭＭに分割し、
この８個のメモリマットＭＭの夫々を夫々４個のメモリ
セルアレイＭＡＹで構成したので、合計、６４個のメモ
リセルアレイＭＡＹを配置する。この６４個のメモリセ
ルアレイＭＡＹはＸ方向に（ＳＲＡＭの長方形状の長辺
に沿って）配列される。
【００７９】前記６４個のメモリセルアレイＭＡＹのう
ち、１個のメモリセルアレイＭＡＹは、図３（要部拡大
ブロック図）に示すように、さらに４個のサブメモリセ
ルアレイＳＭＡＹに分割される。この４個に分割された
サブメモリセルアレイＳＭＡＹの夫々はＸ方向に配列さ
れる。サブメモリセルアレイＳＭＡＹはＸ方向（ワード
線延在方向）に配列された１６個のメモリセルＭＣで構
成される。つまり、１個のメモリセルアレイＭＡＹは、
Ｘ方向に１６個のメモリセルＭＣを配列したサブメモリ
セルアレイＳＭＡＹを４個配置するので、合計、６４個
（６４〔bit〕）のメモリセルＭＣが配列される。ま
た、１個のメモリセルアレイＭＡＹは、Ｙ方向（相補性
データ線延在方向）に１０２８個（１０２８〔bit〕 ）
のメモリセルＭＣが配列される。Ｙ方向に配列された１
０２８個のメモリセルＭＣのうち、１０２４個（１０２
４〔bit〕 ）は正規の（実際に情報を記憶する）メモリ
セルＭＣとして構成され、残りの４個（４〔bit〕 ）は
冗長用のメモリセルＭＣとして構成される。
【００８０】前記図２（Ａ）及び図３に示すように、１
個のメモリマットＭＭの左側の２個のメモリセルアレイ
ＭＡＹと右側の２個のメモリセルアレイＭＡＹとの間に
はワードドライバー回路ＷＤＲが配置される。前記図１
に示すＳＲＡＭの左側に配置されたメモリブロックＭＢ
１の合計８個のメモリマットＭＭの夫々のワードドライ
バー回路ＷＤＲは、左側の４個のメモリマットＭＭと右
側の４個のメモリマットＭＭとの間に配置されたＸデコ
ーダ回路ＸＤＥＣで選択される。同様に、ＳＲＡＭの右
側に配置されたメモリブロックＭＢ２の合計８個のメモ
リマットＭＭの夫々のワードドライバー回路ＷＤＲは、
左側の４個のメモリマットＭＭと右側の４個のメモリマ
ットＭＭとの間に配置されたＸデコーダ回路ＸＤＥＣで
選択される。つまり、１個のＸデコーダ回路ＸＤＥＣは
８個のメモリマットＭＭの合計８個のワードドライバー
回路ＷＤＲのうちの１個を選択する。
【００８１】前記図３に示すように、ワードドライバー
回路ＷＤＲはメインワード線ＭＷＬを介してＸデコーダ
回路ＸＤＥＣで選択される。また、ワードドライバー回
路ＷＤＲはそれ毎に配置されたアドレス信号線ＡＬで選
択される。前記メインワード線ＭＷＬは、メモリセルア
レイＭＡＹ上をＸ方向に延在し、４個（４〔bit〕 )の
メモリセルＭＣ毎にＹ方向に複数本配置される。つま
り、メインワード線ＭＷＬは、１個のメモリマットＭＭ
において、ワードドライバー回路ＷＤＲの右側に配置さ
れた２個のメモリセルアレイＭＡＹの５１２個のメモリ
セルＭＣ、左側に配置された２個のメモリセルアレイＭ
ＡＹの５１２個のメモリセルＭＣ、合計１０２４個のメ
モリセルＭＣを選択する。アドレス信号線ＡＬは、Ｙ方
向に延在し、Ｘ方向に複数本配置される。アドレス信号
線ＡＬは、メモリマットＭＭにおいて、ワードドライバ
ー回路ＷＤＲの右側に配置された２個のメモリセルアレ
イＭＡＹのメモリセルＭＣを選択するのに８本、左側に
配置された２個のメモリセルアレイＭＡＹに配置された
２個のメモリセルアレイＭＡＹのメモリセルＭＣを選択
するのに８本、合計１６本配置される。
【００８２】前記図２（Ａ）及び図３に示すように、メ
モリマットＭＭにおいて、ワードドライバー回路ＷＤＲ
は、４個のメモリセルアレイＭＡＹのうちの１つのメモ
リセルアレイＭＡＹ上を延在する第１ワード線ＷＬ１及
び第２ワード線ＷＬ２を選択する。第１ワード線ＷＬ１
及び第２ワード線ＷＬ２はメモリセルアレイＭＡＹ毎
（４個のサブメモリセルアレイＳＭＡＹ毎）に配置され
る。第１ワード線ＷＬ１、第２ワード線ＷＬ２の夫々は
互いに離隔し、かつ実質的に平行にＸ方向に延在する。
この第１ワード線ＷＬ１及び第２ワード線ＷＬ２はＹ方
向に配列された１個のメモリセルＭＣ毎に配置される。
つまり、１個のメモリセルＭＣには同一選択信号が印加
される２本の第１ワード線ＷＬ１及び第２ワード線ＷＬ
２が接続される。
【００８３】前記図２（Ａ）、図３の夫々に示すワード
ドライバー回路ＷＤＲの右側に配置された２個のメモリ
セルアレイＭＡＹのうち、ワードドライバー回路ＷＤＲ
に近い側のメモリセルアレイＭＡＹを延在する第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２は第２サブワード線
ＳＷＬ２を介してワードドライバー回路ＷＤＲで選択さ
れる。ワードドライバー回路ＷＤＲから遠く離れたメモ
リセルアレイＭＡＹを延在する第１ワード線ＷＬ１及び
第２ワード線ＷＬ２は第１サブワード線ＳＷＬ１を介し
てワードドライバー回路ＷＤＲで選択される。第１サブ
ワード線ＳＷＬ１、第２サブワード線ＳＷＬ２の夫々は
互いに離隔し、かつ平行にＸ方向に延在する。第１サブ
ワード線ＳＷＬ１及び第２サブワード線ＳＷＬ２は、前
記第１ワード線ＷＬ１及び第２ワード線ＷＬ２と同様
に、Ｙ方向に配列された１個のメモリセルＭＣ毎に配置
される。前記第１サブワード線ＳＷＬ１は、ワードドラ
イバー回路ＷＤＲに近い側の１個のメモリセルアレイＭ
ＡＹ上を延在し、遠く離れた他のメモリセルアレイＭＡ
Ｙに配置された第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２とワードドライバー回路ＷＤＲとの間を接続する。
【００８４】ワードドライバー回路ＷＤＲの左側に配置
された２個のメモリセルアレイＭＡＹの夫々には右側と
同様に第１ワード線ＷＬ１及び第２ワード線ＷＬ２が配
置される。この第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２は第１サブワード線ＳＷＬ１又は第２サブワード線
ＳＷＬ２を介してワードドライバー回路ＷＤＲに接続さ
れる。なお、本発明は、第２サブワード線ＳＷＬ２の長
さが第１サブワード線ＳＷＬ１に比べて短いので、この
第２サブワード線ＳＷＬ２を廃止し、ワードドライバー
回路ＷＤＲに近い側のメモリセルアレイＭＡＹに配置さ
れた第１ワード線ＷＬ１及び第２ワード線ＷＬ２を直接
ワードドライバー回路ＷＤＲに接続してもよい。
【００８５】前記図２（Ａ）に示すように、メモリマッ
トＭＭにおいて、４個のメモリセルアレイＭＡＹの夫々
の上側には夫々毎に分割されたロード回路ＬＯＡＤが配
置される。４個のメモリセルアレイＭＡＹの夫々の下側
には夫々毎に分割されたＹデコーダ回路ＹＤＥＣ及びＹ
スイッチ回路Ｙ−ＳＷが配置される。また、４個のメモ
リセルアレイＭＡＹの夫々の下側には夫々毎に分割され
たセンスアンプ回路ＳＡが配置される。このセンスアン
プ回路ＳＡは、１個のメモリセルアレイＭＡＹに対して
４個配置され、４〔bit〕 の情報（４個のメモリセルＭ
Ｃに記憶された情報）を一度に出力できる。前記ワード
ドライバー回路ＷＤＲの下側にはコントロール回路ＣＣ
が配置される。また、図２（Ａ）に示すメモリマットＭ
Ｍにおいて、ワードドライバー回路ＷＤＲの左側、右側
の夫々に配置された２個のメモリセルアレイＭＡＹ間に
は、後述するが（図２１乃至図２４参照）、メモリセル
アレイＭＡＹ間を接続するつなぎセルが配置される。
【００８６】前記図２（Ａ）及び図３に示すように、メ
モリマットＭＭにおいて、メモリセルアレイＭＡＹには
相補性データ線ＤＬが配置される。相補性データ線ＤＬ
は、前記メインワード線ＭＷＬ、サブワード線ＳＷＬ、
ワード線ＷＬの夫々の延在方向と交差（実質的に直交）
するＹ方向に延在する。相補性データ線ＤＬは互いに離
隔しかつ平行にＹ方向に延在する第１データ線ＤＬ１及
び第２データ線ＤＬ２の２本で構成される。この相補性
データ線ＤＬは、図３に示すように、Ｘ方向に配列され
たメモリセルＭＣ毎に配置される。相補性データ線ＤＬ
の上側の一端側はロード回路ＬＯＡＤ回路に接続され
る。相補性データ線ＤＬの下側の他端側はＹスイッチ回
路Ｙ−ＳＷ回路を介してセンスアンプ回路ＳＡに接続さ
れる。
【００８７】前記図１に示すＳＲＡＭのメモリブロック
ＭＢの右側に配置された冗長回路ＳＭＢには、図２
（Ｂ）（要部拡大ブロック図）に示すように、冗長用メ
モリセルアレイＭＡＹＳが配置される。この冗長用メモ
リセルアレイＭＡＹＳには前述のメモリセルアレイＭＡ
Ｙに配置されたメモリセルＭＣと同一構造の冗長用メモ
リセルＭＣが複数個配置される。これに限定されない
が、冗長用メモリセルアレイＭＡＹＳは、Ｘ方向に３２
個（３２〔bit〕 ）の冗長用メモリセルＭＣを配列し、
Ｙ方向に１０２４個（１０２４〔bit〕 ）の冗長用メモ
リセルＭＣを配列する。
【００８８】前記冗長用メモリセルアレイＭＡＹＳの上
側には同図２（Ｂ）に示すように冗長用ロード回路ＬＯ
ＡＤが配置される。冗長用メモリセルアレイＭＡＹＳの
左側には冗長用ワードドライバー回路ＷＤＲＳが配置さ
れる。冗長用メモリセルアレイＭＡＹＳの下側には冗長
用Ｙスイッチ回路Ｙ−ＳＷが配置される。
【００８９】前記ＳＲＡＭに搭載される直接周辺回路及
び間接周辺回路を含む周辺回路、サブメモリセルアレイ
ＳＭＡＹに配列されるメモリセルＭＣの夫々は基本的に
相補型ＭＩＳＦＥＴで構成される。具体的なＳＲＡＭの
断面構造は後述するが（図６参照）、ＳＲＡＭは、単結
晶珪素からなるｎ- 型半導体基板１を主体に構成され、
このｎ- 型半導体基板１の主面の互いに異なる領域にｎ
- 型ウエル領域（Ｎｗｅｌｌ）３、ｐ- 型ウエル領域
（Ｐｗｅｌｌ）２の夫々が配置されるツインウエル構造
が採用される。
【００９０】前記図３及び図４（要部拡大ブロック図）
に示すように、前記ＳＲＡＭのメモリマットＭＭにおい
て、ワードドライバー回路ＷＤＲの左側に配置された２
個のメモリセルアレイＭＡＹは１個のｐ- 型ウエル領域
２に配置される。メモリセルアレイＭＡＹ（この場合、
実質的にメモリセルＭＣが配置された領域を示す）の外
周囲であって、ｐ- 型ウエル領域２の周辺領域にはこの
ｐ- 型ウエル領域２の輪郭に沿って平面リング形状で形
成されるガードリング領域Ｐ−ＧＲが配置される。この
ガードリング領域Ｐ−ＧＲはｐ- 型ウエル領域２に固定
の基準電圧Ｖssを供給する。
【００９１】前記ワードドライバー回路ＷＤＲの左側に
配置された２個のメモリセルアレイＭＡＹの夫々の間に
おいて、ｐ- 型ウエル領域２の主面にはウエルコンタク
ト領域ＰＷＣ１が配置される。このウエルコンタクト領
域ＰＷＣ１は、Ｙ方向において、複数個のメモリセルＭ
Ｃ毎に１個の割合（例えば、２個のメモリセルＭＣ毎に
１個の割合）で配置され、複数個配列される。
【００９２】同様に、前記メモリマットＭＭにおいて、
ワードドライバー回路ＷＤＲの右側に配置された２個の
メモリセルアレイＭＡＹは１個のｐ- 型ウエル領域２に
配置される。このｐ- 型ウエル領域２の周辺領域にはガ
ードリング領域Ｐ−ＧＲが配置され、固定の基準電圧Ｖ
ssが供給される。ワードドライバー回路ＷＤＲの右側に
配置された２個のメモリセルアレイＭＡＹの夫々の間に
おいて、ｐ- 型ウエル領域２の主面にはウエルコンタク
ト領域ＰＷＣ１が配置される。
【００９３】また、同図３及び図４に示すように、メモ
リセルアレイＭＡＹにおいて、４個に分割されたサブメ
モリセルアレイＳＭＡＹの夫々の間にはウエルコンタク
ト領域ＰＷＣ２が配置される。このウエルコンタクト領
域ＰＷＣ２は、前述のウエルコンタクト領域ＰＷＣ１と
同様に、Ｙ方向において、複数個のメモリセルＭＣ毎に
１個の割合（例えば、２個のメモリセルＭＣ毎に１個の
割合）で配置され、複数個配列される。
【００９４】前記メモリセルアレイＭＡＹ間に配置され
るウエルコンタクト領域ＰＷＣ１、サブメモリセルアレ
イＳＭＡＹ間に配置されるウエルコンタクト領域ＰＷＣ
２の夫々は、ｐ- 型ウエル領域２に固定の基準電圧Ｖss
を供給し、このｐ- 型ウエル領域２の電位を安定化する
目的で配置される。
【００９５】図４に示すように、メモリマットＭＭのワ
ードドライバー回路ＷＤＲが配置される領域にはｐ- 型
ウエル領域２、ｎ- 型ウエル領域３の夫々がＸ方向にお
いて複数個交互に配置される。このワードドライバー回
路ＷＤＲが配置されるｐ- 型ウエル領域２の周辺領域に
はガードリング領域Ｐ−ＧＲが配置され、ｎ- 型ウエル
領域３の周辺領域にはガードリング領域Ｎ−ＧＲが配置
される。
【００９６】前記図３に示すメモリセルアレイＭＡＹの
サブメモリセルアレイＳＭＡＹに配置された１個のメモ
リセルＭＣは、図５（回路図）に示すように、ワード線
ＷＬと相補性データ線ＤＬとの交差部毎に配置される。
つまり、メモリセルＭＣは第１ワード線ＷＬ１及び第２
ワード線ＷＬ２と第１データ線ＤＬ１及び第２データ線
ＤＬ２との交差部に配置される。メモリセルＭＣはフリ
ップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ１及
びＱｔ２とで構成される。フリップフロップ回路は情報
蓄積部として構成され、このメモリセルＭＣは１〔bi
t〕の情報“１”又は“０”を記憶する。
【００９７】前記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々はフリップフロップ回路の
一対の入出力端子の夫々に一方の半導体領域を接続す
る。転送用ＭＩＳＦＥＴＱｔ１の他方の半導体領域は第
１データ線ＤＬ１に接続され、ゲート電極は第１ワード
線ＷＬ１に接続される。転送用ＭＩＳＦＥＴＱｔ２の他
方の半導体領域は第２データ線ＤＬ２に接続され、ゲー
ト電極は第２ワード線ＷＬ２に接続される。この２個の
転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々はｎチャネ
ル型で構成される。
【００９８】前記フリップフロップ回路は２個の駆動用
ＭＩＳＦＥＴＱｄ１及びＱｄ２と２個の負荷用ＭＩＳＦ
ＥＴＱｐ１及びＱｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル型で構成され
る。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチャ
ネル型で構成される。つまり、本実施例のＳＲＡＭのメ
モリセルＭＣは完全相補型ＭＩＳＦＥＴ（所謂フルＣＭ
ＯＳ）構造で構成される。
【００９９】前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用Ｍ
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域を接続
し、かつ互いのゲート電極を接続し、相補型ＭＩＳＦＥ
Ｔを構成する。同様に、駆動用ＭＩＳＦＥＴＱｄ２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々は、互いのドレイン領域
を接続し、かつ互いのゲート電極を接続し、相補型ＭＩ
ＳＦＥＴを構成する。駆動用ＭＩＳＦＥＴＱｄ１、負荷
用ＭＩＳＦＥＴＱｐ１の夫々のドレイン領域（入出力端
子）は、転送用ＭＩＳＦＥＴＱｔ１の一方の半導体領域
に接続されるとともに、駆動用ＭＩＳＦＥＴＱｄ２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々のゲート電極に接続され
る。駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱ
ｐ２の夫々のドレイン領域（入出力端子）は、転送用Ｍ
ＩＳＦＥＴＱｔ２の一方の半導体領域に接続されるとと
もに、駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴ
Ｑｐ１の夫々のゲート電極に接続される。駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域は基準電圧Ｖ
ss（例えば０〔Ｖ〕）に接続される。負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々のソース領域は電源電圧Ｖcc
（例えば５〔Ｖ〕）に接続される。
【０１００】前記メモリセルＭＣのフリップフロップ回
路の一対の入出力端子間、つまり２つの情報蓄積ノード
領域間には容量素子Ｃが構成される。容量素子Ｃは、一
方の電極を一方の情報蓄積ノード領域に、他方の電極を
他方の情報蓄積ノード領域に夫々接続する。この容量素
子Ｃは、基本的には情報蓄積ノード領域の電荷蓄積量を
増加し、α線ソフトエラー耐性を高める目的で構成され
る。また、容量素子Ｃは、夫々の電極を２つの情報蓄積
ノード領域の間に接続したので、２個所の情報蓄積ノー
ド領域の夫々に独立に２個の容量素子を構成する場合に
比べて、約半分の平面々積で構成できる。つまり、この
容量素子Ｃは、メモリセルＭＣの占有面積を縮小できる
ので、ＳＲＡＭの集積度を向上できる。
【０１０１】このように構成されるＳＲＡＭは、まず、
前記図１、図２（Ａ）及び図３に示すように、Ｘデコー
ダ回路ＸＤＥＣでＹ方向に配置された２５６本のうちの
１本のメインワード線ＭＷＬが選択されるとともに、メ
モリブロックＭＢの複数個のメモリマットＭＭに配置さ
れた複数個のワードドライバー回路ＷＤＲのうちの１個
が選択される。このメインワード線ＭＷＬ、ワードドラ
イバー回路ＷＤＲの夫々の選択により、１個のメモリマ
ットＭＭのワードドライバー回路ＷＤＲの右側に延在す
る４組のサブワード線ＳＷＬ及び左側に延在する４組の
サブワード線ＳＷＬが選択される。そして、選択された
ワードドライバー回路ＷＤＲヘのアドレス信号（Ｙ系ア
ドレス信号）に基づき、ワードドライバー回路ＷＤＲの
右側、左側のいずれかの４組のサブワード線ＳＷＬのう
ちのいずれか１本のサブワード線ＳＷＬが選択され、こ
のサブワード線ＳＷＬに接続され、かつ１個のサブメモ
リセルアレイＳＭＡＹを延在する２本の第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２が選択される。つまり、Ｓ
ＲＡＭは、第１ワード線ＷＬ１及び第２ワード線ＷＬ２
をその延在方向に複数個分割し、この複数個に分割され
たうちの１組の第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２をワードドライバー回路ＷＤＲ及びＸデコーダ回路
ＸＤＥＣで選択する、デバイデッドワードライン方式が
採用される。デバイデッドワードライン方式の採用は、
選択されたワード線ＷＬの充放電々流量を低減できるの
で、ＳＲＡＭの低消費電力化が図れる。
【０１０２】また、ＳＲＡＭは、前記図２（Ａ）及び図
３に示すように、前記ワードドライバー回路ＷＤＲの一
端側に配置された２個のうちの一方のメモリセルアレイ
ＭＡＹを延在する第１ワード線ＷＬ１及び第２ワード線
ＷＬ２を第２サブワード線ＳＷＬ２を介してワードドラ
イバー回路ＷＤＲに接続し、他方のメモリセルアレイＭ
ＡＹを延在する第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２を第１サブワード線ＳＷＬ１を介してワードドライ
バー回路ＷＤＲに接続する。つまり、ＳＲＡＭは、メモ
リセルアレイＭＡＹにそれ毎に分割されたワード線ＷＬ
及び分割された複数本のワード線ＷＬ間を接続するサブ
ワード線ＳＷＬを配置する、ダブルワードライン方式が
採用される。ダブルワードライン方式の採用は、サブワ
ード線ＳＷＬに相当する分、ワードドライバー回路ＷＤ
Ｒとワード線ＷＬとの間の抵抗値を低減できるので、選
択されたワード線ＷＬの充放電速度を速め、ＳＲＡＭの
回路動作速度の高速化が図れる。
【０１０３】前記ＳＲＡＭのメモリセルアレイＭＡＹの
周辺領域に配置されたＸデコーダ回路ＸＤＥＣ、Ｙデコ
ーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスア
ンプ回路ＳＡ、ロード回路ＬＯＡＤ等はＳＲＡＭの周辺
回路を構成する。この周辺回路はメモリセルＭＣの情報
の書込み動作、情報の保持動作、情報の読出し動作等を
制御する。
【０１０４】次に、前記ＳＲＡＭのメモリセルＭＣ及び
メモリセルアレイＭＡＹの具体的構造について説明す
る。メモリセルＭＣの完成状態の平面構造は図７（平面
図）に、製造プロセス中の各製造工程毎に示す平面構造
は図８及び図９（平面図）に夫々示す。メモリセルＭＣ
の完成状態の断面構造は図６（図７のＩーＩ切断線で切
った断面図）に示す。
【０１０５】図６及び図７に示すように、ＳＲＡＭは単
結晶珪素からなるｎ- 型半導体基板１を主体に構成され
る。このｎ- 型半導体基板１のメモリセルアレイＭＡＹ
の領域の主面部にはｐ- 型ウエル領域２が構成される。
ｐ- 型ウエル領域２は、メモリセルアレイＭＡＹの領域
に限らず、前述のように、周辺回路のｎチャネルＭＩＳ
ＦＥＴの形成領域等に構成される。また、ｎ- 型半導体
基板１の主面部のｐ-型ウエル領域２が配置される領域
以外の領域、つまりｐチャネルＭＩＳＦＥＴの形成領域
等にはｎ- 型ウエル領域３が構成される。
【０１０６】前記メモリセルアレイＭＡＹが配置された
ｐ- 型ウエル領域２の非活性領域の主面上には素子分離
絶縁膜（フィールド酸化珪素膜）４が構成される。ま
た、前記ｐ- 型ウエル領域２の非活性領域の主面部つま
り素子分離絶縁膜４下にはｐ型チャネルストッパ領域５
が構成される。同様に、図６及び図７においては図示し
ていないが、ｎ- 型ウエル領域３の非活性領域の主面上
には素子分離絶縁膜４が構成される（図３３参照）。ｎ
- 型ウエル領域３の非活性領域の主面部は、ｐ-型ウエ
ル領域２に比べて反転領域が発生しにくく、素子分離が
確実に行えるので、製造プロセスを簡略する目的で、基
本的にチャネルストッパ領域は設けない。
【０１０７】前記ＳＲＡＭの１個のメモリセルＭＣはｐ
- 型ウエル領域２の活性領域の主面に構成される。活性
領域は素子分離絶縁膜４（特に、素子分離絶縁膜４の端
部）及びｐ型チャネルストッパ領域５で周囲を囲まれ規
定された領域内に構成される。メモリセルＭＣのうち、
２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、図
６、図７、図８及び図９に示すように、素子分離絶縁膜
４で周囲を規定された領域内において、ｐ- 型ウエル領
域２の主面に構成される。駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々は、主にｐ- 型ウエル領域２、ゲート絶縁
膜６、ゲート電極７、ソース領域及びドレイン領域を主
体に構成される。
【０１０８】前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々は夫々のゲート長（Ｌｇ）方向を実質的に平行に設
定し、夫々のゲート長方向はＸ方向（又はワード線ＷＬ
の延在方向）に一致する。前記素子分離絶縁膜４（及び
ｐ型チャネルストッパ領域５）は主にこの駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅（Ｌｗ）を規定
する位置に構成される。
【０１０９】前記ｐ- 型ウエル領域２は駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々のチャネル形成領域を構成す
る。
【０１１０】ゲート電極７は活性領域においてｐ- 型ウ
エル領域２のチャネル形成領域上にゲート絶縁膜６を介
して構成される。ゲート電極７の一端側は、少なくとも
製造プロセスにおけるマスク合せ余裕寸法に相当する
分、素子分離絶縁膜４上にＹ方向に突出する。駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート電極７の他端側は素子分離絶
縁膜４上を通って駆動用ＭＩＳＦＥＴＱｄ２のドレイン
領域上までＹ方向に延在する。同様に、駆動用ＭＩＳＦ
ＥＴＱｄ２のゲート電極７の一端側は素子分離絶縁膜４
上に突出し、他端側は素子分離絶縁膜４上を通って駆動
用ＭＩＳＦＥＴＱｄ１のドレイン領域上までＹ方向に延
在する。
【０１１１】ゲート電極７は、第１層目のゲート材形成
工程で形成され、例えば単層構造の多結晶珪素膜で形成
される。この多結晶珪素膜には抵抗値を低減するｎ型不
純物例えばＰ（又はＡｓ）が導入される。単層構造で構
成されるゲート電極７は、その膜厚を薄膜化できるの
で、上層の導電層の下地となる層間絶縁膜の表面の平担
化を図れる。
【０１１２】ソース領域、ドレイン領域の夫々は夫々低
い不純物濃度のｎ型半導体領域１０及びその主面部に設
けられた高い不純物濃度のｎ+ 型半導体領域１１で構成
される。この不純物濃度が異なる２種類のｎ型半導体領
域１０、ｎ+ 型半導体領域１１の夫々は、前記ゲート電
極７のゲート長方向の側部において、このゲート電極７
（正確にはゲート電極７と後述するサイドウォールスペ
ーサ９）に対して自己整合で形成される。つまり、駆動
用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域、ド
レイン領域の夫々は所謂２重ドレイン（ＤＤＤ：Ｄoubl
e Ｄiffused Ｄrain）構造で構成される。この２重ドレ
イン構造のソース領域、ドレイン領域の夫々は、ｐ- 型
ウエル領域２の活性領域の主面部において、図８に符号
ＤＤＤを付けて示す一点鎖線で囲まれた領域内に構成さ
れる。
【０１１３】前記ソース領域、ドレイン領域の夫々はｎ
型半導体領域１０が例えばｎ型不純物であるＰで形成さ
れる。ｎ+ 型半導体領域１１は、前記Ｐに比べて拡散速
度が遅いｎ型不純物であるＡｓで形成する。製造プロセ
スにおいて、同一マスクを使用して同一製造工程で２種
類のｎ型不純物を導入した場合、ｎ型半導体領域１０、
ｎ+ 型半導体領域１１の夫々の拡散距離の差は２種類の
ｎ型不純物の夫々の拡散速度差に律則される。２重ドレ
イン構造を採用する駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２
の夫々において、ｎ+ 型半導体領域１１とチャネル形成
領域との間のｎ型半導体領域１０のゲート長方向の実質
的な寸法は、ｎ型半導体領域１０の拡散距離からｎ+ 型
半導体領域１１の拡散距離を差し引いた寸法に相当す
る。このｎ型半導体領域１０は、ゲート長方向の実質的
な寸法が後述するＬＤＤ(ＬightlyＤoped Ｄrain)構造
の低い不純物濃度のｎ型半導体領域（１７）のゲート長
方向の寸法に比べて小さく、しかもＬＤＤ構造の低い不
純物濃度のｎ型半導体領域（１７）に比べて不純物濃度
が高い。つまり、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々は、ソース領域−ドレイン領域間の電流経路におい
て、ｎ型半導体領域１０に付加される寄生抵抗がＬＤＤ
構造のｎ型半導体領域（１７）に比べて小さいので、後
述するＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々に比べて駆動能力（ドライバビリテ
ィ）が高い。
【０１１４】前記ゲート電極７のゲート長方向の側壁に
はサイドウォールスペーサ９が構成される。サイドウォ
ールスペーサ９は、ゲート電極７に対して自己整合で形
成され、例えば酸化珪素膜等の絶縁膜で形成される。
【０１１５】前記ゲート電極７上部の上層の導電層（１
３）が配置された領域には、符号を付けないが、２層の
絶縁膜が順次積層される。この２層の絶縁膜のうち、下
側の絶縁膜は、ゲート電極７の表面の酸化を防止する酸
化マスクとして構成され、例えば窒化珪素膜で形成され
る。上側の絶縁膜は、主に下層のゲート電極７、上層の
導電層（１３）の夫々を電気的に分離し、例えば酸化珪
素膜で形成される。
【０１１６】前記メモリセルＭＣは図７及び図８に符号
ＭＣを付けて二点鎖線で囲まれた平面形状が長方形状で
規定される領域内において配置される。メモリセルＭＣ
の一方の駆動用ＭＩＳＦＥＴＱｄ１の平面形状はメモリ
セルＭＣの中心点ＣＰ（長方形状の対角線の交点）に対
する駆動用ＭＩＳＦＥＴＱｄ２の平面形状の点対称で構
成される。なお、前記中心点ＣＰは、説明の便宜上示さ
れる点であり、ＳＲＡＭのメモリセルＭＣに実際にパタ
ーンとして形成した点ではない。
【０１１７】図７及び図８に示すように、メモリセルア
レイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ
２の夫々の平面形状は、この駆動用ＭＩＳＦＥＴＱｄの
ゲート長方向と一致するＸ方向に隣接する他のメモリセ
ルＭＣとの間のＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対す
る、前記他のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の平面形状の線対称で構成される。同
様に、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、Ｑ
ｄ２の夫々の平面形状は、この駆動用ＭＩＳＦＥＴＱｄ
のゲート幅方向と一致するＹ方向に隣接する他のメモリ
セルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対す
る、前記他のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の平面形状の線対称で構成される。つ
まり、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄはＸ方
向、Ｙ方向の夫々においてメモリセルＭＣの配列のメモ
リセルＭＣ毎に線対称の形状で構成される。
【０１１８】Ｘ方向に配列されたメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのうち、隣接するメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄの夫々の互いに向い合うソース
領域同士は一体に構成される（図１１参照）。つまり、
隣接する一方のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄのソース領域で他方のメモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄのソース領域を構成し、駆動用ＭＩＳＦＥＴ
Ｑｄのソース領域の占有面積を縮小する。また、一方の
メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース領域
とそれと向い合う他方のメモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄのソース領域との間には素子分離絶縁膜４
（及びｐ型チャネルストッパ領域５）を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルＭ
Ｃの占有面積を縮小できる。
【０１１９】前記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々は、図６、図７、図８及び
図９に示すように、素子分離絶縁膜４で周囲を規定され
た領域内において、ｐ- 型ウエル領域２の主面に構成さ
れる。転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々は、主
にｐ- 型ウエル領域２、ゲート絶縁膜１２、ゲート電極
１３、ソース領域及びドレイン領域を主体に構成され
る。
【０１２０】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々は夫々のゲート長（Ｌｇ）方向を実質的に平行に設
定し、夫々のゲート長方向はＹ方向（又は相補性データ
線ＤＬの延在方向）に一致する。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ１、Ｑｔ２の夫々のゲート長方向と駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２のゲート長方向とはほぼ直
角に交差する。前記素子分離絶縁膜４（及びｐ型チャネ
ルストッパ領域５）は主にこの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々のゲート幅（Ｌｗ）を規定する位置に
構成される。
【０１２１】前記ｐ- 型ウエル領域２は転送用ＭＩＳＦ
ＥＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域を構成す
る。
【０１２２】ゲート電極１３は活性領域においてｐ- 型
ウエル領域２のチャネル形成領域上にゲート絶縁膜１２
を介して構成される。ゲート電極１３は、第２層目のゲ
ート材形成工程で形成され、例えば多結晶珪素膜１３
Ａ、多結晶珪素膜１３Ｂ及び高融点金属珪化膜１３Ｃの
夫々を順次積層した３層の積層構造（所謂ポリサイド構
造）で構成される。下層の多結晶珪素膜１３Ａには抵抗
値を低減するｎ型不純物例えばＰ（又はＡｓ）が導入さ
れる。中間層の多結晶珪素膜１３Ｂには抵抗値を低減す
るｎ型不純物例えばＰ（又はＡｓ）が導入される。上層
の高融点金属珪化膜１３Ｃは例えばＷＳｉｘ（ｘは例え
ば２）で形成される。このゲート電極１３は、上層の高
融点金属珪化膜１３Ｃの比抵抗値が下層の多結晶珪素膜
１３Ａ、中間層の多結晶珪素膜１３Ｂの夫々に比べて小
さいので、信号伝達速度の高速化を図れる。また、ゲー
ト電極１３は、多結晶珪素膜１３Ａ、多結晶珪素膜１３
Ｂ及び高融点金属珪化膜１３Ｃの積層構造で構成され、
合計の断面々積を増加し、抵抗値を低減できるので、信
号伝達速度の高速化をより一層図れる。なお、前記ゲー
ト電極１３の上層の高融点金属珪化膜１３Ｃは前記ＷＳ
ｉｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又はＴａＳｉｘを使
用してもよい。
【０１２３】前記ゲート電極１３のゲート幅寸法は、図
８に示すように、前記駆動用ＭＩＳＦＥＴＱｄのゲート
電極７のゲート幅寸法に比べて小さく構成される。すな
わち、転送用ＭＩＳＦＥＴＱｔは駆動用ＭＩＳＦＥＴＱ
ｄに比べて駆動能力を小さく構成し、βレシオを稼ぐこ
とができるので、メモリセルＭＣは情報蓄積ノード領域
に記憶された情報を安定に保持できる。
【０１２４】前記ソース領域、ドレイン領域の夫々は、
図６に示すように、高い不純物濃度のｎ+ 型半導体領域
１８及びそれとチャネル形成領域との間に設けられた低
い不純物濃度のｎ型半導体領域１７で構成される。この
不純物濃度が異なる２種類のうち、ｎ型半導体領域１７
はゲート電極１３のゲート長方向の側部においてこのゲ
ート電極１３に対して自己整合で形成される。ｎ型半導
体領域１７は、チャネル形成領域とのｐｎ接合部におい
て不純物濃度勾配が緩くなる、ｎ型不純物例えばＰで形
成される。ｎ+ 型半導体領域１８はゲート電極１３のゲ
ート長方向の側部においてサイドウォールスペーサ１６
に対して自己整合で形成される。ｎ+ 型半導体領域１８
は、ｐ- 型ウエル領域２との接合部の深さ（接合深さ：
ｘｊ）を浅くできるｎ型不純物例えばＡｓで形成され
る。つまり、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々
はＬＤＤ構造で構成される。このＬＤＤ構造を採用する
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々は、ドレイン
領域の近傍において電界強度を緩和できるので、ホット
キャリアの発生量を低減し、経時的なしきい値電圧の変
動を低減できる。
【０１２５】前記サイドウォールスペーサ１６はゲート
電極１３の側壁にそれに対して自己整合で形成される。
サイドウォールスペーサ１６は例えば酸化珪素膜等の絶
縁膜で形成される。
【０１２６】前記ゲート電極１３上部には絶縁膜１５が
構成される。絶縁膜１５は、主に下層のゲート電極１
３、上層の導電層（２３）の夫々を電気的に分離し、例
えば酸化珪素膜で形成される。この絶縁膜１５は、前記
ゲート電極７の上部に設けられた絶縁膜に比べて厚い膜
厚で形成される。
【０１２７】前記図８に示すように、転送用ＭＩＳＦＥ
ＴＱｔ１の一方のソース領域又はドレイン領域は、駆動
用ＭＩＳＦＥＴＱｄ１のドレイン領域に一体に構成され
る。転送用ＭＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱ
ｄ１の夫々は夫々のゲート長方向（又はゲート幅方向）
を交差させているので、一体に構成された部分を中心
に、駆動用ＭＩＳＦＥＴＱｄ１の活性領域はＸ方向（ゲ
ート長方向と一致する方向）に向って、転送用ＭＩＳＦ
ＥＴＱｔ１の活性領域はＹ方向（ゲート長方向と一致す
る方向）に向って夫々形成される。すなわち、転送用Ｍ
ＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ１の夫々の
活性領域は平面形状がほぼＬ字形状で構成される。同様
に、前記転送用ＭＩＳＦＥＴＱｔ２の一方のソース領域
又はドレイン領域は、駆動用ＭＩＳＦＥＴＱｄ２のドレ
イン領域に一体に構成される。すなわち、転送用ＭＩＳ
ＦＥＴＱｔ２、駆動用ＭＩＳＦＥＴＱｄ２の夫々の活性
領域は平面形状がほぼＬ字形状で構成される。素子分離
絶縁膜４（及びｐ型チャネルストッパ領域５）は、一体
に構成された転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳ
ＦＥＴＱｄの外周囲つまり前述のＬ字形状の活性領域の
周囲に沿ってこの領域を規定する位置に構成される。
【０１２８】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々の平面形状は、メモリセルＭＣ内において、前記駆
動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の関係と同様
に、中心点ＣＰに対して点対称で構成される。すなわ
ち、図８に示すように、メモリセルＭＣは、転送用ＭＩ
ＳＦＥＴＱｔ１及びそれに一体化された駆動用ＭＩＳＦ
ＥＴＱｄ１、転送用ＭＩＳＦＥＴＱｔ２及びそれに一体
化された駆動用ＭＩＳＦＥＴＱｄ２の夫々が中心点ＣＰ
に対して点対称で構成される（メモリセル内点対称形
状）。メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔ１及
び駆動用ＭＩＳＦＥＴＱｄ１、転送用ＭＩＳＦＥＴＱｔ
２及び駆動用ＭＩＳＦＥＴＱｄ２の夫々の平面形状が、
アンバランスな形状でなく、同一形状で構成される。メ
モリセルＭＣは、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々の間に駆動用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置
し、この駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々を向
い合せて配置する。つまり、メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔ１及び駆動用ＭＩＳＦＥＴＱｄ１、転送
用ＭＩＳＦＥＴＱｔ２及び駆動用ＭＩＳＦＥＴＱｄ２の
夫々は、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の間
に配置される素子分離絶縁膜４及びｐ型チャネルストッ
パ領域５のみで分離され、この素子分離絶縁膜４の幅寸
法のみで離隔寸法が律則される。
【０１２９】図７及び図８に示すように、メモリセルア
レイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２の夫々の平面形状は、この転送用ＭＩＳＦＥＴＱｔの
ゲート長方向と一致するＹ方向に隣接する他のメモリセ
ルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対す
る、前記他のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々の平面形状の線対称で構成される。同
様に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２の夫々の平面形状は、この転送用ＭＩＳＦＥＴＱｔ
のゲート幅方向と一致するＸ方向に隣接する他のメモリ
セルＭＣとの間のＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対す
る、前記他のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々の平面形状の線対称で構成される。つ
まり、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔはＸ方
向、Ｙ方向の夫々においてメモリセルＭＣの配列のメモ
リセルＭＣ毎に線対称の形状で構成される。
【０１３０】Ｙ方向に配列されたメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔのうち、隣接するメモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔの夫々の互いに向い合う他方の
ドレイン領域又はソース領域同士は一体に構成される
（図１２参照）。つまり、隣接する一方のメモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又は
ソース領域で他方のメモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔの他方のドレイン領域又はソース領域を構成し、
転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソー
ス領域の占有面積が縮小できる。また、一方のメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域
又はソース領域とそれと向い合う他方のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソ
ース領域との間には素子分離絶縁膜４を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルＭ
Ｃの占有面積が縮小できる。
【０１３１】前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２の夫々のゲート電極１３は、前記図７及
び図８に示すように、そのゲート幅方向と一致するＸ方
向において、ワード線（ＷＬ）１３に接続される。ワー
ド線１３は、ゲート電極１３と一体に構成され、同一導
電層で構成される。メモリセルＭＣのうち、転送用ＭＩ
ＳＦＥＴＱｔ１のゲート電極１３には第１ワード線（Ｗ
Ｌ１）１３が接続され、第１ワード線１３は素子分離絶
縁膜４上をＸ方向に実質的に直線で延在する。転送用Ｍ
ＩＳＦＥＴＱｔ２のゲート電極１３には第２ワード線
（ＷＬ２）１３が接続され、第２ワード線１３はＸ方向
に実質的に直線で延在する。つまり、１個のメモリセル
ＭＣには、互いに離隔し、かつ同一Ｘ方向に平行に延在
する２本の第１ワード線１３及び第２ワード線１３が配
置される。メモリセルアレイＭＡＹにおいて、前記第１
ワード線１３及び第２ワード線１３の平面形状は、前述
のＸ１−Ｘ３軸、Ｘ２−Ｘ４軸の夫々に対して、Ｘ方向
に線対称で構成される。また、第１ワード線１３及び第
２ワード線１３の平面形状は、Ｘ１−Ｘ２軸、Ｘ３−Ｘ
４軸の夫々に対して、Ｙ方向に線対称で構成される。
【０１３２】前記第１ワード線（ＷＬ１）１３は、図６
及び図８に示すように、メモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７のゲート幅方向と一致する
方向において素子分離絶縁膜４上に突出する部分と交差
する。同様に、第２ワード線（ＷＬ２）は、駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７のゲート幅方向と一致す
る方向において素子分離絶縁膜４上に突出する部分と交
差する。
【０１３３】また、前記メモリセルＭＣに配置された第
１ワード線（ＷＬ１）１３、第２ワード線（ＷＬ２）１
３の夫々の間には基準電圧線（ソース線：Ｖss）１３が
配置される。基準電圧線１３は、メモリセルＭＣにおい
て１本配置され、メモリセルＭＣの駆動用ＭＩＳＦＥＴ
Ｑｄ１及びＱｄ２に共通のソース線として構成される。
基準電圧線１３は、前記ワード線１３と同一導電層で構
成され、このワード線１３と離隔し、かつ素子分離絶縁
膜４上をＸ方向に実質的に直線で延在する。メモリセル
アレイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、基準電圧線１３の平面形状は、Ｘ１−Ｘ３軸、Ｘ２
−Ｘ４軸の夫々に対して、Ｘ方向に線対称で構成され
る。また、基準電圧線１３の平面形状は、Ｘ１−Ｘ２
軸、Ｘ３−Ｘ４軸の夫々に対して、Ｙ方向に線対称で構
成される。
【０１３４】前記基準電圧線１３は、図６及び図８に示
すように、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の間の素子分離絶縁膜４上において、
この駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲート
電極７のゲート幅方向と一致する方向に突出する部分と
交差する。
【０１３５】前記基準電圧線１３は、図６、図７及び図
８に示すように、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々のソース領域（ｎ+ 型半導体領域１１）に接続され
る。基準電圧線１３は、特に図８に示すように、駆動用
ＭＩＳＦＥＴＱｄのソース領域上に転送用ＭＩＳＦＥＴ
Ｑｔのゲート絶縁膜１２を形成する工程と同一工程で形
成される絶縁膜１２に形成された接続孔１４を通して接
続される。基準電圧線１３は前述のように３層の積層構
造で構成され、前記接続孔１４は基準電圧線１３の下層
の多結晶珪素膜１３Ａを形成した後にこの多結晶珪素膜
１３Ａにも形成される。つまり、基準電圧線１３は、前
記下層の多結晶珪素膜１３Ａ及びその下層の絶縁膜１２
に形成された接続孔１４を通して、中間層の多結晶珪素
膜１３Ｂを直接ソース領域に接続し、この中間層の多結
晶珪素膜１３Ｂを通して上層の高融点金属珪化膜１３Ｃ
がソース領域に接続される。
【０１３６】この基準電圧線１３の駆動用ＭＩＳＦＥＴ
Ｑｄのソース領域への接続構造は、後に製造プロセスの
説明において形成工程の順序は説明するが、下層の多結
晶珪素膜１３Ａを形成した後に、この下層の多結晶珪素
膜１３Ａ及び絶縁膜１２に接続孔１４を形成するので、
フォトリソグラフィ技術及びエッチング技術を行う際
に、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の表面
を下層の多結晶珪素膜１３Ａで保護できる。つまり、転
送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の劣化が防止
できるので、ゲート絶縁膜１２の絶縁耐圧を向上でき
る。
【０１３７】また、基準電圧線１３の駆動用ＭＩＳＦＥ
ＴＱｄのソース領域への接続構造は、前記ソース領域と
上層の高融点金属珪化膜１３Ｃとの直接の接続を廃止
し、両者間に中間層の多結晶珪素膜１３Ｂを介在したの
で、ソース領域と基準電圧線１３との接触抵抗値を低減
できる。基準電圧線１３の中間層の多結晶珪素膜１３Ｂ
は、この接触抵抗値を低減する目的で、下層の多結晶珪
素膜１３Ａに比べて抵抗値を低減する不純物が多く導入
される。逆に、基準電圧線１３の下層の多結晶珪素膜１
３Ａは、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の
絶縁耐圧を向上する目的で、中間層の多結晶珪素膜１３
Ｂに比べて抵抗値を低減する不純物が少なく導入され
る。
【０１３８】前記メモリセルＭＣに配置された容量素子
Ｃは、図６、図７及び図９に示すように、主に第１電極
７、誘電体膜２１、第２電極２３の夫々を順次積層して
構成される。つまり、容量素子Ｃはスタックド（積層）
構造で構成される。メモリセルＭＣには主に２個の容量
素子Ｃが配置され、この２個の容量素子Ｃはメモリセル
ＭＣの情報蓄積ノード領域間に並列に接続され配置され
る。
【０１３９】前記容量素子Ｃの第１電極７は駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極（第１層目のゲート材形成工
程で形成された多結晶珪素膜）の一部で構成される。つ
まり、メモリセルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７は２個のうちの一方の容量素子Ｃの第
１電極７を構成する。他方の駆動用ＭＩＳＦＥＴＱｄ２
のゲート電極７は他方の容量素子Ｃの第１電極７を構成
する。
【０１４０】誘電体膜２１は前記第１電極（ゲート電
極）７上に構成される。誘電体膜２１は、第１電極７以
外の領域にも構成されるが、第１電極７上において、第
１ワード線（ＷＬ１）１３、基準電圧線１３の夫々で規
定される領域、及び第２ワード線（ＷＬ２）１３、基準
電圧線１３の夫々で規定される領域が容量素子Ｃの実質
的な誘電体膜２１として使用される。この誘電体膜２１
は例えば酸化珪素膜で形成される。
【０１４１】第２電極２３は前記第１電極７上に誘電体
膜２１を介して構成される。第２電極２３は前記誘電体
膜２１とほぼ同様にワード線（ＷＬ）１３、基準電圧線
１３の夫々で規定される領域が容量素子Ｃの実質的な第
２電極２３として使用される。第２電極２３は、第３層
目のゲート材形成工程で形成され、例えば単層の多結晶
珪素膜で形成される。この多結晶珪素膜には抵抗値を低
減するｎ型不純物例えばＰ（又はＡｓ）が導入される。
【０１４２】つまり、前記容量素子Ｃは、駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７を第１電極７とし、駆動用
ＭＩＳＦＥＴＱｄ１の領域に配置された容量素子Ｃと、
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７を第１電極７
とし、駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された容
量素子Ｃとで構成される。この容量素子Ｃの第２電極２
３は、後述するが、負荷用ＭＩＳＦＥＴＱｐのゲート電
極２３としても構成される。また、容量素子Ｃの第２電
極２３は、負荷用ＭＩＳＦＥＴＱｐのドレイン領域（実
際にはｎ型チャネル形成領域２６Ｎ）と転送用ＭＩＳＦ
ＥＴＱｔの一方の半導体領域、駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域、駆動用ＭＩＳＦＥＴＱｄのゲート電極
７の夫々とを接続する導電層（中間導電層若しくは連結
用導電層）２３としても構成される。
【０１４３】前記駆動用ＭＩＳＦＥＴＱｄ１の領域に配
置された一方の容量素子Ｃの第２電極２３は、駆動用Ｍ
ＩＳＦＥＴＱｄ１のドレイン領域（１１）、転送用ＭＩ
ＳＦＥＴＱｔ１の一方の半導体領域（１８）、駆動用Ｍ
ＩＳＦＥＴＱｄ２のゲート電極７の夫々に接続される。
これらの接続は、容量素子Ｃの第２電極２３を駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート長方向と一致するＸ方向に引
き出した、前記第２電極２３と同一層でかつ一体に構成
された導電層２３で行われる。導電層２３は、絶縁膜
（誘電体膜２１と同一層）２１、絶縁膜１２等を除去し
て形成された接続孔２２を通して、前記ドレイン領域
（１１）、一方の半導体領域（１８）、ゲート電極７の
夫々に接続される。同様に、前記駆動用ＭＩＳＦＥＴＱ
ｄ２の領域に配置された他方の容量素子Ｃの第２電極２
３は、駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域（１
１）、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域
（１８）、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極７の
夫々に接続される。これらの接続は、容量素子Ｃの第２
電極２３を駆動用ＭＩＳＦＥＴＱｄ２のゲート長方向と
一致する方向に引き出した導電層２３で行われる。導電
層２３は接続孔２２を通して前記ドレイン領域（１
１）、一方の半導体領域（１８）、ゲート電極７の夫々
に接続される。
【０１４４】前記メモリセルアレイＭＡＹ又はサブメモ
リセルアレイＳＭＡＹにおいて、Ｘ方向に配列されたメ
モリセルＭＣの容量素子Ｃは、図７及び図９に示すＸ１
−Ｘ３軸又はＸ２−Ｘ４軸に対して、第２電極２３（及
び導電層２３）の平面形状が線対称で構成される。ま
た、Ｙ方向に配列されたメモリセルＭＣの容量素子Ｃ
は、前述の駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩＳＦ
ＥＴＱｔの線対称の配列と異なり、第２電極２３の平面
形状が非線対称で構成される。つまり、Ｘ方向に配列さ
れた複数個のメモリセルＭＣの夫々の容量素子Ｃの第２
電極２３の配列に対して、Ｙ方向に隣接する次段のＸ方
向に配列された複数個のメモリセルＭＣの容量素子Ｃ
は、前記前段の第２電極２３と同様に、第２電極２３の
平面形状をＸ方向に線対称で構成するとともに、第２電
極２３の平面形状が前記前段のメモリセルＭＣの配列に
対して１個のメモリセルＭＣ分（１メモリセルピッチ
分）だけＸ方向にずらして構成される。メモリセルアレ
イＭＡＹにおいて、前述のメモリセルＭＣの容量素子Ｃ
の第２電極２３（及び導電層２３）の配列は、後述する
が、主に第２電極２３の上層に形成される電源電圧線
（Ｖcc：２６Ｐ）及び負荷用ＭＩＳＦＥＴＱｐの平面形
状がＹ方向に対して非線対称で構成されるので、これに
律則され非線対称で構成される。
【０１４５】前記メモリセルＭＣの２個の負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２の夫々は、図６、図７及び図９に
示すように、駆動用ＭＩＳＦＥＴＱｄの領域上に構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１は駆動用ＭＩＳＦＥＴ
Ｑｄ２の領域上に構成され、負荷用ＭＩＳＦＥＴＱｐ２
は駆動用ＭＩＳＦＥＴＱｄ１上に構成される。負荷用Ｍ
ＩＳＦＥＴＱｐ１、Ｑｐ２の夫々は駆動用ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２の夫々のゲート長方向と一致する方向に
ゲート長方向をほぼ直交させ配置される。この負荷用Ｍ
ＩＳＦＥＴＱｐ１、Ｑｐ２の夫々は、主にｎ型チャネル
形成領域２６Ｎ、ゲート絶縁膜２４、ゲート電極２３、
ソース領域２６Ｐ及びドレイン領域２６Ｐで構成され
る。
【０１４６】前記ゲート電極２３は前記容量素子Ｃの第
２電極（第３層目のゲート材形成工程で形成される多結
晶珪素膜）２３で構成される。つまり、駆動用ＭＩＳＦ
ＥＴＱｄ１の領域に配置された一方の容量素子Ｃの第２
電極２３は負荷用ＭＩＳＦＥＴＱｐ２のゲート電極２３
を構成する。駆動用ＭＩＳＦＥＴＱｄ２の領域に配置さ
れた他方の容量素子Ｃの第２電極２３は負荷用ＭＩＳＦ
ＥＴＱｐ１のゲート電極２３を構成する。
【０１４７】前記ゲート絶縁膜２４は前記ゲート電極２
３上に構成される。ゲート絶縁膜２４は例えば酸化珪素
膜で構成される。
【０１４８】ｎ型チャネル形成領域２６Ｎは前記ゲート
電極２３上にゲート絶縁膜２４を介して構成される。ｎ
型チャネル形成領域２６Ｎはそのゲート長方向を駆動用
ＭＩＳＦＥＴＱｄのゲート幅方向と一致する方向にほぼ
一致させ配置される。ｎ型チャネル形成領域２６Ｎは、
第４層目のゲート材形成工程で形成され、例えば多結晶
珪素膜で構成される。多結晶珪素膜には負荷用ＭＩＳＦ
ＥＴＱｐのしきい値電圧をエンハンスメント型に設定す
るｎ型不純物（例えばＰ）が導入される。負荷用ＭＩＳ
ＦＥＴＱｐは、動作時（ＯＮ動作時）、情報蓄積ノード
領域に電源電圧Ｖccを充分に供給でき、情報を安定に保
持できる。また、負荷用ＭＩＳＦＥＴＱｐは、非動作時
（ＯＦＦ動作時）、情報蓄積ノード領域への電源電圧Ｖ
ccの供給をほぼ確実に遮断できるので、スタンバイ電流
量が低減でき、低消費電力化が図れる。この点、負荷用
ＭＩＳＦＥＴＱｐは負荷用高抵抗素子に比べて異なる
（負荷用高抵抗素子は常時微小電流が流れる）。
【０１４９】前記ソース領域２６Ｐは前記ｎ型チャネル
形成領域２６Ｎの一端側（ソース領域側）に一体に構成
されかつ同一導電層で形成されたｐ型導電層（２６Ｐ）
で構成される。つまり、ソース領域（ｐ型導電層）２６
Ｐは第４層目のゲート材形成工程で形成された多結晶珪
素膜で形成され、多結晶珪素膜にはｐ型不純物（例えば
ＢＦ2 ）が導入される。ソース領域２６Ｐは、図９に符
号２６ｐを付けて一点鎖線で囲まれた領域内において構
成される（一部は電源電圧線２６Ｐとして構成され
る）。前記ドレイン領域２６Ｐは、ｎ型チャネル形成領
域２６Ｎの他端側（ドレイン側）に一体に構成され、ソ
ース領域２６Ｐと同様に、同一導電層で形成されたｐ型
導電層（２６Ｐ）で構成される。ドレイン領域２６Ｐは
符号２６Ｐを付けて一点鎖線で囲まれた領域内において
構成される。つまり、後述する製造プロセスにおいて
は、一点鎖線で囲まれた領域２６Ｐ内に、ソース領域及
びドレイン領域２６Ｐを形成するｐ型不純物が導入さ
れ、それ以外の領域はｎ型チャネル形成領域２６Ｎとし
て構成される。
【０１５０】前記負荷用ＭＩＳＦＥＴＱｐ１のドレイン
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ１の一方の半導
体領域、駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域及び
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７に接続され
る。同様に、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域
２６Ｐは、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領
域、駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域及び駆動
用ＭＩＳＦＥＴＱｄ１のゲート電極７に接続される。こ
れらの接続は前記導電層２３を介して行われる。
【０１５１】また、負荷用ＭＩＳＦＥＴＱｐのドレイン
領域２６Ｐはｎ型チャネル形成領域２６Ｎを介してゲー
ト電極２３から離隔される。換言すれば、負荷用ＭＩＳ
ＦＥＴＱｐはゲート電極２３とドレイン領域２６Ｐとが
重なりを持たずに離隔される。つまり、負荷用ＭＩＳＦ
ＥＴＱｐのドレイン領域２６Ｐ側はオフセット構造で構
成される。このオフセット構造の負荷用ＭＩＳＦＥＴＱ
ｐはｎ型チャネル形成領域２６Ｎ−ドレイン領域２６Ｐ
間のブレークダウン耐圧を向上できる。すなわち、この
オフセット構造は、ドレイン領域２６Ｐとゲート電極２
３によってチャージが誘起されるｎ型チャネル形成領域
２６Ｎとを離隔することによって、ドレイン領域２６Ｐ
とｎ型チャネル形成領域２６Ｎとのｐｎ接合部のブレー
クダウン耐圧を向上できる。本実施例の場合、負荷用Ｍ
ＩＳＦＥＴＱｐは 約０.６〔μｍ〕又はそれ以上の寸法
のオフセット寸法（離隔寸法）で構成される。
【０１５２】前記導電層２３は前述のように容量素子Ｃ
の第２電極２３を引き出して構成される（第３層目のゲ
ート材形成工程で形成された多結晶珪素膜）。導電層２
３は負荷用ＭＩＳＦＥＴＱｐのゲート電極２３と同一導
電層で形成される。この導電層２３は層間絶縁膜２４に
形成された接続孔２５を通して上層の負荷用ＭＩＳＦＥ
ＴＱｐのｐ型ドレイン領域２６Ｐに接続される。また、
前述のように、導電層２３は接続孔２２を通して転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域、駆動用ＭＩＳＦ
ＥＴＱｄのドレイン領域及びゲート電極７に接続され
る。このように構成される導電層２３は、導電層２３の
膜厚、及び導電層２３の上側の接続孔２５の位置と下側
の接続孔２２の位置との間の寸法に相当する分、負荷用
ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐの他端側、転送
用ＭＩＳＦＥＴＱｔの一方の半導体領域（１８）及び駆
動用ＭＩＳＦＥＴＱｄのドレイン領域（１１）の夫々の
間を離隔できる。導電層２３はｎ型不純物が導入された
多結晶珪素膜で形成されるので、前記ｐ型ドレイン領域
２６Ｐを形成するｐ型不純物の前記一方の半導体領域
(１８)、ドレイン領域(１１)の夫々への拡散距離を導電
層２３で増加できる。つまり、導電層２３は、転送用Ｍ
ＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のチャ
ネル形成領域に、負荷用ＭＩＳＦＥＴＱｐのドレイン領
域２６Ｐのｐ型不純物が拡散されることを低減し、転送
用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々の
しきい値電圧の変動を防止できる。前記導電層２３は、
負荷用ＭＩＳＦＥＴＱｐのゲート電極２３、容量素子Ｃ
の第２電極２３又はそれから引き出された導電層２３と
同一導電層（同一製造工程）で形成されるので、構造上
導電層数を低減でき、又、製造プロセスの製造工程数を
低減できる。
【０１５３】図６、図７及び図９に示すように、前記負
荷用ＭＩＳＦＥＴＱｐのソース領域（ｐ型導電層２６
Ｐ）には電源電圧線（Ｖcc）２６Ｐが接続される。電源
電圧線２６Ｐは前記ソース領域であるｐ型導電層２６Ｐ
と一体に構成されかつ同一導電層で構成される。つま
り、電源電圧線２６Ｐは第４層目のゲート材形成工程で
形成された多結晶珪素膜で形成され、この多結晶珪素膜
には抵抗値を低減するｐ型不純物（例えばＢＦ2 ）が導
入される。
【０１５４】前記電源電圧線（Ｖcc）２６Ｐはメモリセ
ルＭＣ内に２本配置される。この２本の電源電圧線２６
Ｐは、メモリセルアレイＭＡＹ又はサブメモリセルアレ
イＳＭＡＹにおいて、互いに離隔しかつ同一のＸ方向に
ほぼ平行に延在する。メモリセルＭＣに配置される一方
の電源電圧線２６Ｐは、負荷用ＭＩＳＦＥＴＱｐ２のソ
ース領域と一体に構成され、第１ワード線（ＷＬ１）１
３上をその延在方向と一致する方向に沿って延在する。
他方の電源電圧線２６Ｐは、負荷用ＭＩＳＦＥＴＱｐ１
のソース領域と一体に構成され、第２ワード線（ＷＬ
２）１３上をその延在方向と一致する方向に沿って延在
する。
【０１５５】前記図７及び図９に示すように、メモリセ
ルＭＣにおいて、一方の電源電圧線２６ＰはＸ方向に延
在するとともに、転送用ＭＩＳＦＥＴＱｔ１の他方の半
導体領域（１８）と相補性データ線ＤＬの第１データ線
（ＤＬ１：３３）との接続部分（後述する中間導電層２
９）をＹ方向に迂回する。つまり、一方の電源電圧線２
６Ｐは、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ１と
前記接続部分との間を通過せず、この接続部分とＹ方向
に隣接する（図９中、上側に配置された）他のメモリセ
ルＭＣの負荷用ＭＩＳＦＥＴＱｐ１との間を通過し迂回
する。また、一方の電源電圧線２６Ｐは前記Ｙ方向に隣
接する（図９中、上側に配置された）他のメモリセルＭ
Ｃの一方の電源電圧線２６Ｐと兼用される。他方の電源
電圧線２６Ｐは、同様に、Ｘ方向に延在するとともに、
転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域（１８）
と相補性データ線ＤＬの第２データ線（ＤＬ２：３３）
との接続部分（後述する中間導電層２９）をＹ方向に迂
回する。他方の電源電圧線２６ＰはメモリセルＭＣの負
荷用ＭＩＳＦＥＴＱｐ２と前記接続部分との間を迂回
し、この接続部分とＹ方向に隣接する（図９中、下側に
配置された）他のメモリセルＭＣの負荷用ＭＩＳＦＥＴ
Ｑｐ２との間は通過しない。また、同様に他方の電源電
圧線２６Ｐは前記Ｙ方向に隣接する（図９中、下側に配
置された）他のメモリセルＭＣの他方の電源電圧線２６
Ｐと兼用される。つまり、１個のメモリセルＭＣには２
本の電源電圧線２６Ｐが配置されるが、この２本の電源
電圧線２６Ｐの夫々はＹ方向の上下に隣接する他のメモ
リセルＭＣの夫々の電源電圧線２６Ｐと兼用されるの
で、１個のメモリセルＭＣには実質的に１本の電源電圧
線２６Ｐが配置されることになる。
【０１５６】前記メモリセルＭＣに配置された２本の電
源電圧線２６Ｐは、前記メモリセルアレイＭＡＹ又はサ
ブメモリセルアレイＳＭＡＹにおいて、図９に示すＸ１
−Ｘ３軸又はＸ２−Ｘ４軸に対して、平面形状がＸ方向
に線対称で構成される。また、メモリセルＭＣに配置さ
れた２本の電源電圧線２６Ｐは、前述の駆動用ＭＩＳＦ
ＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの線対称の配列と
異なり、かつ容量素子Ｃの第２電極２３の配列と同様
に、平面形状がＹ方向に非線対称で構成される。つま
り、Ｘ方向に配列された複数個のメモリセルＭＣを延在
する電源電圧線２６Ｐの平面形状に対して、Ｙ方向に隣
接する次段のＸ方向に配列されたメモリセルＭＣを延在
する電源電圧線２６Ｐは、前記前段のメモリセルＭＣを
延在する電源電圧線２６Ｐと同様にＸ方向に線対称で構
成されるとともに、前記前段のメモリセルＭＣを延在す
る電源電圧線２６Ｐに対して１個のメモリセルＭＣ分
（１メモリセルピッチ）だけ列方向にずらして構成され
る。メモリセルアレイＭＡＹ又はサブメモリセルアレイ
ＳＭＡＹにおいて、電源電圧線２６Ｐの転送用ＭＩＳＦ
ＥＴＱｔの他方の半導体領域と相補性データ線ＤＬとの
接続部分（中間導電層２９）の迂回は同一Ｙ方向である
上側ですべて行われる。
【０１５７】前述のメモリセルＭＣに配置された容量素
子Ｃのうち、駆動用ＭＩＳＦＥＴＱｄ１上に配置された
容量素子Ｃの第２電極２３（及び導電層２３）は、図９
に示すように、一方の電源電圧線２６Ｐを前記接続部分
（中間導電層２９）において、上側の他のメモリセルＭ
Ｃへ迂回させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐ
１との間の離隔寸法を縮小しているので、この縮小した
寸法に相当する分、メモリセルＭＣの平面形状が縮小さ
れる。また、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
２上に配置された容量素子Ｃの第２電極２３（及び導電
層２３）は、他方の電源電圧線２６Ｐを前記接続部分
（中間導電層２９）において、このメモリセルＭＣ内へ
迂回させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐ２と
の間に他方の電源電圧線２６Ｐを通過させるので、この
他方の電源電圧線２６Ｐの通過に相当する分、メモリセ
ルＭＣの平面形状が増大する。つまり、電源電圧線２６
Ｐは、集積度を向上する目的でメモリセルＭＣ上を必ず
延在する（メモリセルＭＣの占有面積を利用する）の
で、この電源電圧線２６ＰがメモリセルＭＣ上を迂回す
る側である、駆動用ＭＩＳＦＥＴＱｄ２上に配置された
容量素子Ｃの第２電極２３（及び導電層２３）の平面形
状を基準にした場合、駆動用ＭＩＳＦＥＴＱｄ１上に配
置された容量素子Ｃの第２電極２３（及び導電層２３）
の平面形状は電源電圧線２６ＰがメモリセルＭＣ上を迂
回しないので縮小される。したがって、メモリセルＭＣ
の容量素子Ｃの第２電極２３（及び導電層２３）は、Ｘ
方向（Ｘ１−Ｘ２軸又はＸ３−Ｘ４軸）に線対称で配置
した場合には、駆動用ＭＩＳＦＥＴＱｄ２上に配置され
る第２電極２３の平面形状ですべての（駆動用ＭＩＳＦ
ＥＴＱｄ１上の）第２電極２３の平面形状が律則され、
メモリセルＭＣの占有面積が増大するが、前述のよう
に、電源電圧線２６ＰはＹ方向に非線対称で配置される
ことにより、駆動用ＭＩＳＦＥＴＱｄ１上の第２電極２
３の平面形状が縮小され、この縮小に相当する分、メモ
リセルＭＣの占有面積が縮小できる。
【０１５８】前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域（１８）は、図６及び図７に示
すように、相補性データ線（ＤＬ）３３に接続される。
メモリセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ１は相
補性データ線３３の第１データ線（ＤＬ１）に接続され
る。他方の転送用ＭＩＳＦＥＴＱｔ２は相補性データ線
３３の第２データ線（ＤＬ２）に接続される。この転送
用ＭＩＳＦＥＴＱｔの他方の半導体領域、相補性データ
線３３の夫々の接続は、下層側から上層側に向って順次
積層された中間導電層２３、２９の夫々を介して行われ
る。
【０１５９】前記中間導電層２３は、図６、図７及び図
９に示すように、層間絶縁膜２１上に構成される。この
中間導電層２３の一部は、サイドウォールスペーサ１６
で規定された領域内において、前記層間絶縁膜２１に形
成された接続孔２２を通して転送用ＭＩＳＦＥＴＱｔの
他方の半導体領域（１８）に接続される。前記接続孔２
２はサイドウォールスペーサ１６で規定される領域より
も大きい（ゲート電極１２側に大きい）開口サイズで構
成される。前記サイドウォールスペーサ１６は前述のよ
うに転送用ＭＩＳＦＥＴＱｔのゲート電極１２の側壁に
それに対して自己整合で形成される。つまり、中間導電
層２３の一部はサイドウォールスペーサ１６に律則され
た位置にかつそれに対して自己整合で転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域に接続される。中間導電層２
３の他部は、少なくとも、この中間導電層２３と上層の
中間導電層２９との製造プロセスのマスク合せ余裕寸法
に相当する分、層間絶縁膜２１上に引き出される。この
中間導電層２３は、転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域、中間導電層２３の夫々に製造プロセスのマス
ク合せずれが生じる場合でも、このマスク合せずれを吸
収し、転送用ＭＩＳＦＥＴＱｔの他方の半導体領域にそ
れに対して自己整合で中間導電層２３を見かけ上接続で
きる。
【０１６０】前記中間導電層２３は前記負荷用ＭＩＳＦ
ＥＴＱｐのゲート電極２３、容量素子Ｃの第２電極２
３、導電層２３の夫々と同一導電層で構成される。つま
り、第３層目のゲート材形成工程で形成される多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物が導入される。
【０１６１】前記中間導電層２９は、図６及び図７に示
すように、層間絶縁膜２７上に構成される。中間導電層
２９の一端側は層間絶縁膜２７に形成された接続孔２８
を通して前記中間導電層２３に接続される。この中間導
電層２３は前述のように転送用ＭＩＳＦＥＴＱｔの他方
の半導体領域に接続される。中間導電層２９の他端側
は、Ｘ方向に引き出され、層間絶縁膜３０に形成された
接続孔３１を通して相補性データ線３３に接続される。
【０１６２】前記転送用ＭＩＳＦＥＴＱｔ１の他方の半
導体領域に一端側が接続される中間導電層２９は、転送
用ＭＩＳＦＥＴＱｔ２の他方の半導体領域上をＹ方向に
延在する相補性データ線３３のうちの第１データ線（Ｄ
Ｌ１）３３下までＸ方向に引き出され、この引き出され
た領域において第１データ線３３に接続される。同様
に、転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域に一
端側が接続される中間導電層２９は、転送用ＭＩＳＦＥ
ＴＱｔ１の他方の半導体領域上をＹ方向に延在する相補
性データ線３３のうちの第２データ線（ＤＬ２）３３下
までＸ方向に引き出され、この引き出された領域におい
て第２データ線３３に接続される。つまり、中間導電層
２９は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々とそれとＸ方向において反転位置に延在す
る第１データ線３３、第２データ線３３の夫々とを接続
する交差配線構造を構成する。
【０１６３】中間導電層２９は、その形成方法について
は後述するが、製造プロセスの第１層目の金属材形成工
程で形成された高融点金属膜例えばＷ膜で形成される。
このＷ膜は前記多結晶珪素膜、高融点金属珪化膜の夫々
に比べて比抵抗値が小さい。
【０１６４】この中間導電層２９の下地となる層間絶縁
膜２７は、図６に示すように、酸化珪素膜２７Ａ、ＢＰ
ＳＧ膜２７Ｂの夫々を順次積層した複合膜で構成され
る。層間絶縁膜２７の上層のＢＰＳＧ膜２７Ｂは、グラ
スフローが施され、表面に平担化処理が施される。
【０１６５】前記層間絶縁膜３０は、図６に示すよう
に、堆積型の酸化珪素膜３０Ａ、塗布型の酸化珪素膜３
０Ｂ、堆積型の酸化珪素膜３０Ｃの夫々を順次積層した
３層の積層構造で構成される。下層の酸化珪素膜３０
Ａ、上層の酸化珪素膜３０Ｃの夫々は、後述するが、テ
トラエソキシシラン（ＴＥＯＳ:Ｔetra Ｅthoxy Ｓilan
e）ガスをソースガスとするプラズマＣＶＤ法で堆積さ
れる。下層の酸化珪素膜３０Ａは、下地の段差形状に沿
って均一な膜厚で堆積され、特に下地の段差形状の凹部
分において、この凹部分の上側でのオーバーハング形状
が発生しずらい。つまり、下層の酸化珪素膜３０Ａは前
記オーバーハング形状に基づく巣の発生を低減できる。
中間層の酸化珪素膜３０Ｂは、スピンオングラス（Ｓpi
n Ｏn Ｇlass）法で塗布され、ベーク処理が施された
後、全面エッチング（エッチバック）される。この中間
層の酸化珪素膜３０Ｂは、下層の酸化珪素膜３０Ａの表
面の段差形状部分に集中的に形成され（残存し）、層間
絶縁膜３０の表面の平担化を図れる。中間層の酸化珪素
膜３０Ｂは、基本的に前述の中間導電層２９と相補性デ
ータ線３３とを接続する接続孔３１の領域を除く、下層
の酸化珪素膜３０Ａの表面上の段差部分に形成される。
つまり、中間層の酸化珪素膜３０Ｂが含有する水分に基
づく、相補性データ線（アルミニウム合金）３３の腐食
が防止できる。上層の酸化珪素膜３０Ｃは、中間層であ
る酸化珪素膜３０Ｂの表面を被覆し、この酸化珪素膜３
０Ｂの膜質の劣化を防止できる。
【０１６６】前記相補性データ線（ＤＬ）３３は、図６
に示すように、層間絶縁膜３０上に構成される。この相
補性データ線３３は前記接続孔３１を通して中間導電層
２９の引き出された部分に接続される。相補性データ線
３３は製造プロセスの第２層目の金属材形成工程で形成
される。相補性データ線３３は下層の金属膜３３Ａ、中
間層のアルミニウム合金膜３３Ｂ、上層の金属膜３３Ｃ
の夫々を順次積層した３層の積層構造で構成される。前
記下層の金属膜３３Ａは、基本的に、転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域（１８）や中間導電層２３の
珪素（Ｓｉ）、中間層のアルミニウム合金膜３３Ｂのア
ルミニウム（ＡＬ）の夫々の相互拡散を防止し、所謂ア
ロイスパイクを防止するバリアメタル膜として形成す
る。下層の金属膜３３Ａは例えばＴｉＷ膜で形成する。
前記中間層のアルミニウム合金膜３３Ｂは多結晶珪素
膜、高融点金属膜、高融点金属珪化膜の夫々に比べて比
抵抗値が小さい。アルミニウム合金膜３３ＢはＣｕ、Ｓ
ｉの少なくともいずれか一方が添加されたアルミニウム
で構成される。Ｃｕは基本的にエレクトロマイグレーシ
ョン耐性を向上できる作用を有する。Ｓｉは基本的にア
ロイスパイクを防止できる作用を有する。上層の金属膜
３３Ｃは、基本的に、中間層のアルミニウム合金膜３３
Ｂのアルミニウムヒルロック現象を防止することを目的
として構成される。また、上層の金属膜３３Ｃは、フォ
トリソグラフィ技術でのパターンニングの際の露光工程
において、中間層のアルミニウム合金膜３３Ｂの表面の
反射率を低減し、回析現象（ハレーション）を防止する
目的で形成される。
【０１６７】なお、相補性データ線３３は、アルミニウ
ム合金膜３３Ｂをアルミニウム膜で、或いは下層の金属
膜３３Ａを廃止して単層のアルミニウム合金膜で構成し
てもよい。
【０１６８】前記相補性データ線３３は、図７に示すよ
うに、メモリセルＭＣ上をＹ方向に延在する。相補性デ
ータ線３３のうちの一方の第１データ線（ＤＬ１）３３
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、転送用
ＭＩＳＦＥＴＱｔ２及び負荷用ＭＩＳＦＥＴＱｐ２上を
Ｙ方向に延在する。他方の第２データ線（ＤＬ２）３３
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ２、転送用
ＭＩＳＦＥＴＱｔ１及び負荷用ＭＩＳＦＥＴＱｐ１上を
Ｙ方向に延在する。つまり、相補性データ線３３の第１
データ線３３、第２データ線３３の夫々は互いに離隔し
かつほぼ平行にＹ方向に延在する。
【０１６９】同図７に示すように、メモリセルアレイＭ
ＡＹ又はサブメモリセルアレイＭＡＹにおいて、Ｘ方向
に配列されたメモリセルＭＣの相補性データ線３３の平
面形状はＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対して線対称
で配置される。Ｙ方向に配列されたメモリセルＭＣの相
補性データ線３３の平面形状はＸ１−Ｘ２軸又はＸ３−
Ｘ４軸に対して線対称で配置される。
【０１７０】前記メモリセルＭＣ上には、図６及び図７
に示すように、メインワード線（ＭＷＬ）２９及びサブ
ワード線（ＳＷＬ１）２９が配置される。メインワード
線２９、サブワード線２９の夫々は、同一導電層（第１
層目の金属材形成工程で形成される高融点金属膜）で構
成され、前記中間導電層２９と同一導電層で構成され
る。つまり、メインワード線２９、サブワード線２９の
夫々はワード線（ＷＬ）１３と相補性データ線３３との
間の層に構成される。メインワード線２９、サブワード
線２９の夫々は、メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ１に接続される中間導電層２９と転送用ＭＩＳＦＥ
ＴＱｔ２に接続される中間導電層２９との間に配置され
る。メインワード線２９、サブワード線２９の夫々は互
いに離隔し、かつメモリセルアレイＭＡＹをほぼ平行に
Ｘ方向に延在する。
【０１７１】前述の図２（Ａ）及び図３に示すように、
メインワード線２９はＹ方向に配列された４個（４〔bi
t〕 ）のメモリセルＭＣ毎に１本配置される。１本のメ
インワード線２９は、前記図１に示すメモリブロックＭ
Ｂの４個のメモリマットＭＭの合計１６個のメモリセル
アレイＭＡＹ上を延在するので、抵抗値を低減する目的
でサブワード線２９に比べて配線幅寸法が太く構成され
る。
【０１７２】サブワード線（ＳＷＬ１）２９は、前述の
図２（Ａ）及び図３に示すように、メモリマットＭＭの
ワードドライバー回路ＷＤＲに近接する側に配置された
メモリセルアレイＭＡＹにおいて、Ｙ方向に配列された
１個のメモリセルＭＣ毎に１本配置される。サブワード
線２９は、１個のメモリセルアレイＭＡＹを延在する程
度の長さで、前記メインワード線２９に比べて延在する
長さが短いので、メインワード線２９に比べて配線幅寸
法が細く構成される。図６及び図７に示すように、メイ
ンワード線２９、サブワード線２９の夫々は、メモリセ
ルＭＣに接続される基準電圧線（Ｖss）１３をワード線
（ＷＬ）１３と同一導電層で構成し、この基準電圧線１
３を延在させていた導電層を空領域としたので、この空
領域（２本の配線を配置できる程度の領域）を利用して
配置される。つまり、メモリセルＭＣは、ワード線（Ｗ
Ｌ）１３及び基準電圧線１３の他に、Ｘ方向にデバイデ
ッドワードライン方式で使用するメインワード線２９及
びダブルワードライン方式で使用するサブワード線２９
の２本のワード線が延在できる。
【０１７３】前記メモリセルＭＣの相補性データ線３３
上を含む基板全面（外部端子ＢＰの領域は除く）には、
図６に示すように、ファイナルパッシベーション膜（最
終保護膜）３４が構成される。このファイナルパッシベ
ーション膜３４は、その構造を詳細に示さないが、酸化
珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層した３層
の積層構造で構成される。
【０１７４】ファイナルパッシベーション膜３４の下層
の酸化珪素膜は、さらに３層の積層構造で構成され、前
記層間絶縁膜３０と同様の構造で構成される。すなわ
ち、下層の酸化珪素膜は、テトラエソキシシランガスを
ソースガスとするＣＶＤ法で堆積された酸化珪素膜、塗
布後にエッチングが施された酸化珪素膜、テトラエソキ
シシランガスをソースガスとするＣＶＤ法で堆積された
酸化珪素膜の夫々で形成される。つまり、下層の酸化珪
素膜は、表面の平担化を図り、上層の窒化珪素膜に巣が
発生することを防止する。中間層の窒化珪素膜はプラズ
マＣＶＤ法で形成される。この中間層の窒化珪素膜は耐
湿性を高める作用がある。上層の樹脂膜は例えばポリイ
ミド系樹脂で形成される。この樹脂膜は、樹脂封止型半
導体装置の樹脂封止部に微量に含有される放射性元素か
ら放出されるα線を遮蔽し、ＳＲＡＭのα線ソフトエラ
ー耐性を向上できる。また、樹脂膜は、前記樹脂封止部
に含有されるフィラーでファイナルパッシベーション膜
３４等の層間膜にクラックが発生することを防止する。
【０１７５】次に、ＳＲＡＭのメモリブロックＭＢ、メ
モリマットＭＭ、メモリセルアレイＭＡＹ、サブメモリ
セルアレイＳＭＡＹの夫々の周辺領域（端部）に配置さ
れたメモリセルＭＣの構造及びその周辺構造について説
明する。
【０１７６】まず、前記図１に示すＳＲＡＭの左側に配
置されたメモリブロックＭＢ１の左下端部、つまり図２
（Ａ）に示すメモリマットＭＭの最も左側に配置された
メモリセルアレイＭＡＹ又はサブメモリセルアレイＳＭ
ＡＹの左下端部、図１中、図２（Ａ）中の夫々において
符号Ａを付け破線で囲まれたＡ領域について説明する。
このＡ領域のメモリセルＭＣの構造及びその周辺構造は
図１０乃至図１２（Ａ領域の拡大平面図）及び図１３乃
至図１６（Ａ領域の平面図）に示す。図１０は素子分離
絶縁膜４で周囲の形状を規定された活性領域の平面形状
を示す。図１１は前記活性領域に重ね合せた駆動用ＭＩ
ＳＦＥＴＱｄの平面形状を示す。図１２は前記活性領域
及び駆動用ＭＩＳＦＥＴＱｄに重ね合せた転送用ＭＩＳ
ＦＥＴＱｔの平面形状を示す。図１３は素子分離絶縁膜
４で周囲の形状を規定された活性領域の平面形状を示
す。図１４は前記活性領域に重ね合せた駆動用ＭＩＳＦ
ＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの平面形状を示
す。図１５は前記活性領域に重ね合せた容量素子Ｃ及び
負荷用ＭＩＳＦＥＴＱｐの平面形状を示す。図１６は前
記活性領域に重ね合せたサブワード線（ＳＷＬ）２９、
メインワード線（ＭＷＬ）２９及び相補性データ線（Ｄ
Ｌ）３３の平面形状を示す。
【０１７７】前記図１０及び図１３に示すように、メモ
リセルアレイＭＡＹ又はサブメモリセルアレイＳＭＡＹ
の中央領域において、Ｘ方向及びＹ方向に隣接する４個
のメモリセルＭＣの一部の活性領域は一体に構成され、
平面形状がリング形状で構成される。具体的には、同図
１０及び図１３に符号ＭＣ２を付けて示すメモリセルＭ
Ｃ２を中心として、このメモリセルＭＣ２、その右側に
隣接するメモリセルＭＣ、これら２個のメモリセルＭＣ
の下側に隣接する２個のメモリセルＭＣ、合計４個のメ
モリセルＭＣにおいて、４個のメモリセルＭＣの夫々の
一方の転送用ＭＩＳＦＥＴＱｔ及び一方の駆動用ＭＩＳ
ＦＥＴＱｄ、合計４個の転送用ＭＩＳＦＥＴＱｔ及び４
個の駆動用ＭＩＳＦＥＴＱｄの活性領域は一体に構成さ
れ、リング形状の活性領域が構成される（図１０）にお
いて一部を塗りつぶした領域）。
【０１７８】換言すれば、前記４個の転送用ＭＩＳＦＥ
ＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々（合計８
個のＭＩＳＦＥＴ）は、互いに向い合うソース領域又は
ドレイン領域を一体に構成し、電気的にも直列接続され
たリング形状で構成される。つまり、Ｘ方向、Ｙ方向の
夫々に隣接する４個のメモリセルＭＣにおいて、メモリ
セルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成される一方のＬ字形状の活性領域
を互いに連続させ、かつ活性領域の延在する方向（直列
に接続された複数個のＭＩＳＦＥＴのゲート長方向と一
致する方向）に終端がなく、活性領域のパターンが閉じ
るリング形状で構成される。リング形状の活性領域の互
いに対向する内枠側、外枠側の夫々（転送用ＭＩＳＦＥ
ＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のゲート幅を規
定する領域）は素子分離絶縁膜４及びｐ型チャネルスト
ッパ領域５で規定される。前記４個のメモリセルＭＣの
夫々の転送用ＭＩＳＦＥＴＱｔはゲート長方向をＹ方向
に一致させ、駆動用ＭＩＳＦＥＴＱｄはゲート長方向を
Ｘ方向に一致させているので、前記リング形状は円形状
や楕円形状よりもむしろ方形状（長方形状）に近い平面
形状で構成される。
【０１７９】前記リング形状で構成された活性領域はＸ
方向（転送用ＭＩＳＦＥＴＱｔのゲート幅方向又は駆動
用ＭＩＳＦＥＴＱｄのゲート長方向と一致する方向）に
同一形状でかつ同一ピッチで複数個配列される。このＸ
方向に隣接する複数個のリング形状の活性領域の夫々の
間は、素子分離絶縁膜４（及びｐ型チャネルストッパ領
域５）が配置され、電気的に分離される。リング形状の
活性領域のＹ方向（転送用ＭＩＳＦＥＴＱｔのゲート長
方向又は駆動用ＭＩＳＦＥＴＱｄのゲート幅方向と一致
する方向）に隣接する次段のリング形状の活性領域は、
前段の配列と同様に、Ｘ方向に同一形状でかつ同一ピッ
チで複数個配列されるとともに、前段の配列に対してＸ
方向に２分の１ピッチ（ハーフピッチ）だけずらして配
列される。つまり、前記リング形状の活性領域は、図１
０及び図１３に示すように、メモリセルアレイＭＡＹ
（又はサブメモリセルアレイＳＭＡＹ）において千鳥り
形状に周期性を確保し配列される。
【０１８０】前記図１０及び図１３に示すように、メモ
リセルアレイＭＡＹ（又サブメモリセルアレイＳＭＡ
Ｙ）の終端、つまりメモリセルアレイＭＡＹの左下端部
であって、メモリセルアレイＭＡＹの外周囲に配置され
たガードリング領域Ｐ−ＧＲに近接する領域において
は、前記リング形状の活性領域の配列の周期性の乱れを
緩めるレイアウトが施される。
【０１８１】図１０及び図１３に示すように、メモリセ
ルアレイＭＡＹにおいて、Ｘ方向、Ｙ方向の夫々に配列
される複数個のメモリセルＭＣの夫々のうち、いずれの
配列方向においても端部となる位置（左下端部）にはメ
モリセルＭＣ１が配置される。このメモリセルＭＣ１
は、メモリセルアレイＭＡＹの中央領域に配列されたリ
ング形状の活性領域の上側半分が存在するほぼ２分の１
の半リング形状の活性領域の左側半分、左側半分が存在
するほぼ２分の１の半リング形状の活性領域の下側半分
の夫々に転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥ
Ｔが配置される。
【０１８２】このメモリセルＭＣ１の他方の転送用ＭＩ
ＳＦＥＴＱｔ２が配置される活性領域特にそのゲート幅
Ｌ1 は、図１０、図１３及び図３３（図１３乃至図１６
のII−II切断線で切った断面図）に示すように、素子分
離絶縁膜４（及びｐ型チャネルストッパ領域５）で規定
される。同様に、メモリセルＭＣ１の一方の転送用ＭＩ
ＳＦＥＴＱｔ１が配置される活性領域特にそのゲート幅
Ｌ2 は素子分離絶縁膜４で規定される。このメモリセル
ＭＣ１の一方の転送用ＭＩＳＦＥＴＱｔ１のゲート幅Ｌ
2 、他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｌ1 の
夫々は基本的に同一寸法で構成される（メモリセルＭＣ
１内の２個の転送用ＭＩＳＦＥＴＱｔのゲート幅は同一
寸法で構成される）。
【０１８３】また、メモリセルＭＣ１の一方の転送用Ｍ
ＩＳＦＥＴＱｔ１のゲート幅Ｌ2 、他方の転送用ＭＩＳ
ＦＥＴＱｔ２のゲート幅Ｌ1 の夫々はメモリセルアレイ
ＭＡＹの中央領域に配置される他のメモリセルＭＣのそ
れ（例えばＭＣ２のゲート幅Ｌ11）と同様に同一寸法で
構成される（メモリセルＭＣ１及び他のメモリセルＭＣ
の個々の転送用ＭＩＳＦＥＴＱｔのゲート幅はすべて同
一寸法で構成される）。つまり、メモリセルアレイＭＡ
Ｙの端部に配置されるメモリセルＭＣ１の転送用ＭＩＳ
ＦＥＴＱｔのゲート幅は、メモリセルＭＣ１内において
も、メモリセルアレイＭＡＹの中央領域に配置される他
のメモリセルＭＣとの間においても、同一寸法で構成さ
れ、活性領域の形状の周期性が確保される。
【０１８４】前記メモリセルＭＣ１の他方の転送用ＭＩ
ＳＦＥＴＱｔ２のゲート幅Ｌ1 を規定するリング形状の
活性領域の外枠側に位置する（他方の転送用ＭＩＳＦＥ
ＴＱｔ２とガードリングＰ−Ｇｒとの間に位置する）素
子分離絶縁膜４のＸ方向と一致する方向の幅寸法Ｌ3 は
一方の転送用ＭＩＳＦＥＴＱｔ１のゲート幅Ｌ2 を規定
する同一位置の素子分離絶縁膜４の幅寸法Ｌ4 と同一寸
法で構成される。つまり、メモリセルＭＣ１内の２個の
転送用ＭＩＳＦＥＴＱｔのゲート幅を規定する素子分離
絶縁膜４の幅寸法は同一寸法で構成される。また、メモ
リセルＭＣ１の一方の転送用ＭＩＳＦＥＴＱｔ１のゲー
ト幅Ｌ2 を規定する素子分離絶縁膜４の幅寸法Ｌ4 、他
方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｌ1 を規定す
る素子分離絶縁膜４の幅寸法Ｌ3 の夫々は、メモリセル
アレイＭＡＹの中央領域に配置される他のメモリセルＭ
Ｃのそれと同様に同一寸法で構成される。つまり、メモ
リセルＭＣ１及び他のメモリセルＭＣの個々の転送用Ｍ
ＩＳＦＥＴＱｔのゲート幅を規定する素子分離絶縁膜４
の幅寸法はすべて同一寸法で構成される。すなわち、同
様に、メモリセルアレイＭＡＹの端部に配置されるメモ
リセルＭＣ１の転送用ＭＩＳＦＥＴＱｔのゲート幅を規
定する素子分離絶縁膜４の幅寸法は、メモリセルＭＣ１
内においても、メモリセルアレイＭＡＹの中央領域に配
置される他のメモリセルＭＣとの間においても、同一寸
法で構成され、活性領域の形状の周期性が確保される。
【０１８５】前記メモリセルＭＣ１の他方の転送用ＭＩ
ＳＦＥＴＱｔ２のゲート幅Ｌ1 を規定する素子分離絶縁
膜４の幅寸法Ｌ3 は、この素子分離絶縁膜４とガードリ
ング領域Ｐ−ＧＲとの間に活性領域（ダミー活性領域、
図１０において一部を塗りつぶした領域）４Ｄ１を配置
し、他の素子分離絶縁膜４の幅寸法Ｌ4 等と同一寸法に
構成される。この活性領域４Ｄ１はＸ方向と一致する方
向に寸法Ｌ5 を有する。つまり、表現を変えれば、メモ
リセルＭＣ１の他方の転送用ＭＩＳＦＥＴＱｔ２のゲー
ト幅Ｌ1 を規定する素子分離絶縁膜４の幅寸法Ｌ3 は、
他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｌ1 を規定
する部分とガードリング領域Ｐ−ＧＲとの間の寸法（素
子分離絶縁膜４の幅寸法Ｌ3 に活性領域４Ｄ１の寸法Ｌ
5 を加算した寸法）に比べて小さく構成される。
【０１８６】前記素子分離絶縁膜４とガードリング領域
Ｐ−ＧＲとの間に配置された活性領域４Ｄ１は、その平
面形状（輪郭）がメモリセルＭＣ１の他方の転送用ＭＩ
ＳＦＥＴＱｔ２及び他方の駆動用ＭＩＳＦＥＴＱｄ２が
配置される活性領域（Ｌ字形状）の平面形状に対して、
Ｘ方向に線対称で配置された形状と同一形状又はその一
部の形状で構成される。つまり、活性領域４Ｄ１は、メ
モリセルアレイＭＡＹの中央領域に配列される複数個の
メモリセルＭＣの活性領域の形状の周期性をメモリセル
アレイＭＡＹの端部で確保できる。
【０１８７】前記図１０に示す前記メモリセルＭＣ１の
一方の転送用ＭＩＳＦＥＴＱｔ１のゲート幅Ｌ2 を規定
するリング形状の活性領域の内枠側に位置する（一方の
転送用ＭＩＳＦＥＴＱｔ１とガードリングＰ−Ｇｒとの
間に位置する）素子分離絶縁膜４のＸ方向と一致する方
向の幅寸法Ｌ12は、この素子分離絶縁膜４のＸ方向と一
致する方向の寸法がガードリング領域Ｐ−ＧＲ側に引き
伸ばされ、他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅
Ｌ1 を規定する同一位置の素子分離絶縁膜４の幅寸法Ｌ
13と同一寸法で構成される。つまり、メモリセルＭＣ１
内の２個の転送用ＭＩＳＦＥＴＱｔのゲート幅を規定す
る素子分離絶縁膜４の幅寸法は同一寸法で構成される。
また、メモリセルＭＣ１の一方の転送用ＭＩＳＦＥＴＱ
ｔのゲート幅Ｌ2 を規定する素子分離絶縁膜４の幅寸法
Ｌ12、他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｌ1
を規定する素子分離絶縁膜４の幅寸法Ｌ13の夫々は、メ
モリセルアレイＭＡＹの中央領域に配置される他のメモ
リセルＭＣのそれと同様に同一寸法で構成される。つま
り、メモリセルＭＣ１及び他のメモリセルＭＣの個々の
転送用ＭＩＳＦＥＴＱｔのゲート幅を規定する素子分離
絶縁膜４の幅寸法はすべて同一寸法で構成される。すな
わち、同様に、メモリセルアレイＭＡＹの端部に配置さ
れるメモリセルＭＣ１の転送用ＭＩＳＦＥＴＱｔのゲー
ト幅を規定する素子分離絶縁膜４の幅寸法は、メモリセ
ルＭＣ１内においても、メモリセルアレイＭＡＹの中央
領域に配置される他のメモリセルＭＣとの間において
も、同一寸法で構成され、活性領域の形状の周期性が確
保される。
【０１８８】一方、前記メモリセルＭＣ１の他方の駆動
用ＭＩＳＦＥＴＱｄ２が配置される活性領域特にそのゲ
ート幅Ｌ6 は、図１０及び図１３に示すように、素子分
離絶縁膜４（及びｐ型チャネルストッパ領域５）で規定
される。同様に、メモリセルＭＣ１の一方の駆動用ＭＩ
ＳＦＥＴＱｄ１が配置される活性領域特にそのゲート幅
Ｌ7 は素子分離絶縁膜４で規定される。このメモリセル
ＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１のゲート幅Ｌ
7 、他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート幅Ｌ6 の
夫々は基本的に同一寸法で構成される（メモリセルＭＣ
１内の２個の駆動用ＭＩＳＦＥＴＱｄのゲート幅は同一
寸法で構成される）。
【０１８９】また、メモリセルＭＣ１の一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート幅Ｌ7 、他方の駆動用ＭＩＳ
ＦＥＴＱｄ２のゲート幅Ｌ6 の夫々はメモリセルアレイ
ＭＡＹの中央領域に配置される他のメモリセルＭＣのそ
れと同様に同一寸法で構成される（メモリセルＭＣ１及
び他のメモリセルＭＣの個々の駆動用ＭＩＳＦＥＴＱｄ
のゲート幅はすべて同一寸法で構成される）。つまり、
メモリセルアレイＭＡＹの端部に配置されるメモリセル
ＭＣ１の駆動用ＭＩＳＦＥＴＱｄのゲート幅は、メモリ
セルＭＣ１内においても、メモリセルアレイＭＡＹの中
央領域に配置される他のメモリセルＭＣとの間において
も、同一寸法で構成され、活性領域の形状の周期性が確
保される。
【０１９０】前記メモリセルＭＣ１の他方の駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート幅Ｌ6 を規定するリング形状の
活性領域の内枠側に位置する（他方の駆動用ＭＩＳＦＥ
ＴＱｄ２とガードリングＰ−Ｇｒとの間に位置する）素
子分離絶縁膜４のＹ方向と一致する方向の幅寸法Ｌ8 は
一方の駆動用ＭＩＳＦＥＴＱｄ１のゲート幅Ｌ7 を規定
する同一位置の素子分離絶縁膜４の幅寸法Ｌ9 と同一寸
法で構成される。つまり、メモリセルＭＣ１内の２個の
駆動用ＭＩＳＦＥＴＱｄのゲート幅を規定する素子分離
絶縁膜４の幅寸法は同一寸法で構成される。また、メモ
リセルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１のゲー
ト幅Ｌ7 を規定する素子分離絶縁膜４の幅寸法Ｌ9 、他
方の駆動用ＭＩＳＦＥＴＱｄ２のゲート幅Ｌ6 を規定す
る素子分離絶縁膜４の幅寸法Ｌ8 の夫々は、メモリセル
アレイＭＡＹの中央領域に配置される他のメモリセルＭ
Ｃのそれと同様に同一寸法で構成される。つまり、メモ
リセルＭＣ１及び他のメモリセルＭＣの個々の駆動用Ｍ
ＩＳＦＥＴＱｄのゲート幅を規定する素子分離絶縁膜４
の幅寸法はすべて同一寸法で構成される。すなわち、同
様に、メモリセルアレイＭＡＹの端部に配置されるメモ
リセルＭＣ１の駆動用ＭＩＳＦＥＴＱｄのゲート幅を規
定する素子分離絶縁膜４の幅寸法は、メモリセルＭＣ１
内においても、メモリセルアレイＭＡＹの中央領域に配
置される他のメモリセルＭＣとの間においても、同一寸
法で構成され、活性領域の形状の周期性が確保される。
【０１９１】前記メモリセルＭＣ１の他方の駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート幅Ｌ6 を規定する素子分離絶縁
膜４の幅寸法Ｌ8 は、この素子分離絶縁膜４とガードリ
ング領域Ｐ−ＧＲとの間に活性領域（ダミー活性領域、
図１０において一部を塗りつぶした領域）４Ｄ２を配置
し、他の素子分離絶縁膜４の幅寸法Ｌ9 等と同一寸法に
構成される。この活性領域４Ｄ２はＹ方向と一致する方
向に寸法Ｌ10を有する。つまり、表現を変えれば、メモ
リセルＭＣ１の他方の駆動用ＭＩＳＦＥＴＱｄ２のゲー
ト幅Ｌ6 を規定する素子分離絶縁膜４の幅寸法Ｌ10は、
他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート幅Ｌ6 を規定
する部分とガードリング領域Ｐ−ＧＲとの間の寸法（素
子分離絶縁膜４の幅寸法Ｌ8 に活性領域４Ｄ２の寸法Ｌ
10を加算した寸法）に比べて小さく構成される。
【０１９２】前述の活性領域４Ｄ１と同様に、前記素子
分離絶縁膜４とガードリング領域Ｐ−ＧＲとの間に配置
された活性領域４Ｄ２は、その平面形状（輪郭）がメモ
リセルＭＣ１の他方の駆動用ＭＩＳＦＥＴＱｄ２が配置
される活性領域の平面形状に対して、Ｙ方向に線対称で
配置された形状と同一形状又はその一部の形状で構成さ
れる。つまり、活性領域４Ｄ２は、メモリセルアレイＭ
ＡＹの中央領域に配列される複数個のメモリセルＭＣの
活性領域の形状の周期性をメモリセルアレイＭＡＹの端
部で確保できる。
【０１９３】前述のメモリセルアレイＭＡＹの左下端部
のメモリセルＭＣ１を含む、メモリセルアレイＭＡＹの
下端部にこのメモリセルアレイＭＡＹの周囲に沿って配
列された複数個のメモリセルＭＣの夫々の他方の転送用
ＭＩＳＦＥＴＱｔ２の他方の半導体領域（１８）と素子
分離絶縁膜４との間には、図１０に示すように、活性領
域（ダミー活性領域）４Ｄ３が配置される。この活性領
域４Ｄ３は、他方の転送用ＭＩＳＦＥＴＱｔ２の他方の
半導体領域が配置される活性領域をＹ方向に線対称で配
置した形状と同一形状又はその一部の形状で構成され
る。つまり、活性領域４Ｄ３は、メモリセルアレイＭＡ
Ｙの中央領域に配列される複数個のメモリセルＭＣの活
性領域の形状の周期性をメモリセルアレイＭＡＹの端部
で確保できる。この活性領域４Ｄ３は、周期性の乱れに
基づく他方の転送用ＭＩＳＦＥＴＱｔ２の他方の半導体
領域が配置される活性領域の形状の変動を防止し、他方
の転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域と相補
性データ線（ＤＬ）３３との間の接続不良を防止でき
る。
【０１９４】また、メモリセルアレイＭＡＹの左下端部
のメモリセルＭＣ１を含む、メモリセルアレイＭＡＹの
左端部にこのメモリセルアレイＭＡＹの周囲に沿って配
列された複数個のメモリセルＭＣの夫々の一方の駆動用
ＭＩＳＦＥＴＱｄ１のソース領域（１１）とガードリン
グＰ−ＧＲとの間には、図１０に示すように、活性領域
（ダミー活性領域）４Ｄ４が配置される。この活性領域
４Ｄ４は、一方の駆動用ＭＩＳＦＥＴＱｄ１のソース領
域が配置される活性領域をＸ方向に線対称で配置した形
状と同一形状又はその一部の形状で構成される。つま
り、活性領域４Ｄ４は、メモリセルアレイＭＡＹの中央
領域に配列される複数個のメモリセルＭＣの活性領域の
形状の周期性をメモリセルアレイＭＡＹの端部で確保で
きる。この活性領域４Ｄ４は、周期性の乱れに基づく一
方の駆動用ＭＩＳＦＥＴＱｄ１のソース領域が配置され
る活性領域の形状の変動を防止し、一方の駆動用ＭＩＳ
ＦＥＴＱｄ１のソース領域と基準電圧線（Ｖss)１３と
の間の接続不良を防止できる。
【０１９５】前記図４に示すメモリマットＭＭの２個の
メモリセルアレイＭＡＹの周囲を取り囲むガードリング
領域Ｐ−ＧＲは、図１０、図１３及び図３３に示すよう
に、ｐ- 型ウエル領域２の主面の周辺領域において、素
子分離絶縁膜４で周囲を規定された（一部は活性領域４
Ｄで規定された）領域に構成される。ガードリング領域
Ｐ−ＧＲは、ｐ- 型ウエル領域２の主面部に形成された
ｐ+ 型半導体領域４０を主体に構成され、ｐ- 型ウエル
領域２に固定の基準電圧Ｖssを供給する。
【０１９６】前述のメモリセルアレイＭＡＹの端部に配
置される、活性領域の形状の周期性を確保する活性領域
４Ｄ１、４Ｄ２、４Ｄ４の夫々が配置される領域は、製
造プロセスにおいて、ガードリング領域Ｐ−ＧＲのｐ+
型半導体領域４０のｐ型不純物を導入する際のマスクの
製造プロセス上の合せずれを吸収できる領域としても使
用される。つまり、メモリセルアレイＭＡＹの周辺領域
に合せずれ量に相当する余分な領域が廃止できる（活性
領域４Ｄと兼用できる）ので、実効的なメモリセルアレ
イＭＡＹの占有面積を縮小でき、ＳＲＡＭの集積度を向
上できる。
【０１９７】前記ガードリング領域Ｐ−ＧＲは、図１６
及び図３３に示すように、基準電圧線（Ｖss）２９を介
在して基準電圧線（Ｖss）３３が電気的に接続される。
基準電圧線２９は、前述のメインワード線（ＭＷＬ）２
９、サブワード線（ＳＷＬ）２９等と同一導電層で形成
され、メモリセルアレイＭＡＹの周囲に沿って延在す
る。基準電圧線２９は層間絶縁膜２７に形成された接続
孔２８を通してガードリング領域Ｐ−ＧＲに接続され
る。基準電圧線３３は相補性データ線（ＤＬ）３３と同
一導電層で形成される。メモリセルアレイＭＡＹ内は相
補性データ線３３がＹ方向に延在するので、基準電圧線
３３は、相補性データ線３３との接触を避けるためにＹ
方向に延在する。基準電圧線３３は層間絶縁膜３０に形
成された接続孔３１を通して下層の基準電圧線２９に接
続される。
【０１９８】また、図１０、図１３及び図３３に示すよ
うに、メモリセルアレイＭＡＹが配置されたｐ- 型ウエ
ル領域２の外周囲にはｎ- 型ウエル領域３が構成され、
このｎ- 型ウエル領域３の周辺領域にはガードリング領
域Ｎ−ＧＲが配置される。ガードリング領域Ｎ−ＧＲ
は、ｎ- 型ウエル領域３の主面の周辺領域において、素
子分離絶縁膜４で周囲を規定された領域に構成される。
ガードリング領域Ｎ−ＧＲは、ｎ- 型ウエル領域３の主
面部に形成されたｎ+ 型半導体領域１１及び１８を主体
に構成され、ｎ- 型ウエル領域３に固定の電源電圧Ｖcc
を供給する。
【０１９９】前記ガードリング領域Ｎ−ＧＲは電源電圧
線（Ｖcc）２９を介在して電源電圧線（Ｖcc）３３が電
気的に接続される。この電源電圧線２９は基準電圧線２
９と同一導電層で形成され、電源電圧線３３は基準電圧
線３３と同一導電層で形成される。
【０２００】前記メモリセルアレイＭＡＹの左下端部の
メモリセルＭＣ１は、図１１及び図１４に示すように、
一方の駆動用ＭＩＳＦＥＴＱｄ１のゲート長Ｆ1 、他方
の駆動用ＭＩＳＦＥＴＱｄ２のゲート長Ｆ2 の夫々が基
本的に同一寸法で構成される（メモリセルＭＣ１内の２
個の駆動用ＭＩＳＦＥＴＱｄのゲート長は同一寸法で構
成される）。表現を変えれば、メモリセルＭＣ１の一方
の駆動用ＭＩＳＦＥＴＱｄ１のチャネル長（ソース領域
のｎ型半導体領域１０とドレイン領域のｎ型半導体領域
１０との間の寸法）は他方の駆動用ＭＩＳＦＥＴＱｄ２
のチャネル長と同一寸法で構成される。
【０２０１】また、メモリセルＭＣ１の一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート長Ｆ1 、他方の駆動用ＭＩＳ
ＦＥＴＱｄ２のゲート長Ｆ2 の夫々はメモリセルアレイ
ＭＡＹの中央領域に配置される他のメモリセルＭＣ（例
えば、メモリセルＭＣ２の一方の駆動用ＭＩＳＦＥＴＱ
ｄ１のゲート長Ｆ5 ）のそれと同様に同一寸法で構成さ
れる。つまり、メモリセルＭＣ１及び他のメモリセルＭ
Ｃの個々の駆動用ＭＩＳＦＥＴＱｄのゲート長はすべて
同一寸法で構成される。すなわち、メモリセルアレイＭ
ＡＹの端部に配置されるメモリセルＭＣ１の駆動用ＭＩ
ＳＦＥＴＱｄのゲート長は、メモリセルＭＣ１内におい
ても、メモリセルアレイＭＡＹの中央領域に配置される
他のメモリセルＭＣとの間においても、同一寸法で構成
され、活性領域の形状の周期性が確保される。
【０２０２】前記メモリセルＭＣ１の他方の駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７、そのゲート長方向と一
致する方向（Ｘ方向）において、図１０，図１１，図１
２中、右側に隣接し配置された他のメモリセルＭＣの他
方の駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７の夫々の
間は離隔寸法Ｆ4 をもって離隔される。メモリセルＭＣ
１の一方の駆動用ＭＩＳＦＥＴＱｄ１はメモリセルアレ
イＭＡＹの端部に配置され、このメモリセルＭＣ１のＸ
方向の左側に隣接する位置にはメモリセルＭＣが配置さ
れないが、メモリセルＭＣ１の一方の駆動用ＭＩＳＦＥ
ＴＱｄ１のゲート電極７に対向する位置にダミーゲート
電極７Ｄ（図１１中、塗りつぶした領域）が配置され
る。ダミーゲート電極７ＤはメモリセルＭＣの一方の駆
動用ＭＩＳＦＥＴＱｄ１のゲート電極７をＸ方向に線対
称で配置した平面形状又はその一部を有する平面形状で
構成される。ダミーゲート電極７Ｄ、一方の駆動用ＭＩ
ＳＦＥＴＱｄ１のゲート電極７の夫々の間の離隔寸法Ｆ
3 は前述のメモリセルＭＣ１の他方の駆動用ＭＩＳＦＥ
ＴＱｄ２のゲート電極７と他のメモリセルＭＣの他方の
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７との間の離隔
寸法Ｆ4 と同一寸法で構成される。
【０２０３】つまり、ダミーゲート電極７Ｄは、メモリ
セルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１のゲート
電極７との間の離隔寸法Ｆ3 をメモリセルアレイＭＡＹ
の中央領域での同一位置の離隔寸法（例えば離隔寸法Ｆ
4 、Ｆ6 等）と同一寸法に構成し、メモリセルアレイＭ
ＡＹの端部での離隔寸法の周期性の乱れを防止できる。
このダミーゲート電極７ＤはメモリセルＭＣの駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７と同一導電層で形成さ
れ、メモリセルアレイＭＡＹの左端にＹ方向に配列され
た複数個のメモリセルＭＣ毎に配置される。この複数個
のダミーゲート電極７Ｄは、複数個毎に又はすべてが一
体に構成され、帯電等の不良原因を排除する目的で基準
電圧（Ｖss）が印加される。図１６に示すように、ダミ
ーゲート電極７Ｄはガードリング領域Ｐ−ＧＲの上部を
延在する基準電圧線３３から基準電圧線２９を通して基
準電圧が供給される。つまり、ダミーゲート電極７Ｄ
は、見かけ上、メモリセルアレイＭＡＹの左端にＹ方向
に延在する基準電圧線（Ｖss）として構成される。
【０２０４】メモリセルアレイＭＡＹの下端は、本実施
例においては、図１１及び図１４に示すように、ダミー
ゲート電極７Ｄを配置しない。メモリセルアレイＭＡＹ
の下端に配置されるメモリセルＭＣの他方の駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７のゲート幅方向と一致す
る方向の端部（図１１中、下端部）は素子分離絶縁膜４
の表面上に寸法Ｆ7 をもって突出させ、この突出した部
分において、ゲート電極７のＹ方向の平面形状の変動を
吸収できるので、ダミーゲート電極７Ｄは配置しない。
なお、ゲート電極７の平面形状の変動を吸収しきれない
場合は、ダミーゲート電極７Ｄと同様の機能を有するダ
ミーゲート電極をメモリセルアレイＭＡＹの下端に沿っ
て配置してもよい。
【０２０５】前記メモリセルアレイＭＡＹの左端部にお
いて、メモリセルＭＣ１等、Ｙ方向に配列された複数個
のメモリセルＭＣ毎に接続されるワード線（ＷＬ）１３
のＸ方向の左端部は、図１２、図１４及び図３３に示す
ように、ダミーワード線１３Ｄ１（図１２中、塗りつぶ
した領域）が構成される。このダミーワード線１３Ｄ１
はメモリセルアレイＭＡＹの端部に位置するワード線１
３の左端部の位置を余分に長くした領域（同一導電層）
で構成される。本来のワード線１３の左端部の位置は、
少なくとも、製造プロセス中のＸ方向のマスク合せずれ
が発生しても、活性領域（例えば、メモリセルＭＣ１の
他方の転送用ＭＩＳＦＥＴＱｔ２が配置される活性領
域）を露出しない位置に設定される。ダミーワード線１
３Ｄ１は、前述の活性領域（ダミー活性領域）４Ｄ、ダ
ミーゲート電極７Ｄの夫々と同様に、ワード線１３の平
面形状の周期性を確保し（ワード線１３の場合は連続性
を維持し）、図１２に示すように、例えばメモリセルＭ
Ｃ１の他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｓ1
の変動を防止できる。つまり、ダミーワード線１３Ｄ１
は、メモリセルＭＣ１の他方の転送用ＭＩＳＦＥＴＱｔ
２のゲート幅Ｓ1 、一方の転送用ＭＩＳＦＥＴＱｔ１の
ゲート幅Ｓ2 の夫々を同一寸法で構成できる（メモリセ
ルＭＣ１内の２個の転送用ＭＩＳＦＥＴＱｔのゲート幅
は同一寸法で構成される）。
【０２０６】また、ダミーワード線１３Ｄ１は、メモリ
セルＭＣ１の一方の転送用ＭＩＳＦＥＴＱｔ１のゲート
幅Ｓ1 、他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｓ
2 の夫々をメモリセルアレイＭＡＹの中央領域に配置さ
れる他のメモリセルＭＣのそれと同一寸法で構成でき
る。
【０２０７】また、前記メモリセルアレイＭＡＹの左端
部において、メモリセルＭＣ１等、Ｙ方向に配列された
複数個のメモリセルＭＣ毎に接続される基準電圧線（Ｖ
ss）１３のＸ方向の左端部は、図１２及び図１４に示す
ように、ダミー基準電圧線１３Ｄ２（図１２中、塗りつ
ぶした領域）が構成される。このダミー基準電圧線１３
Ｄ２はメモリセルアレイＭＡＹの端部に位置する基準電
圧線１３の左端部の位置を余分に長くした領域（同一導
電層）で構成される。本来の基準電圧線１３の左端部の
位置は、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのソ
ース領域（１１）との接続領域を含む位置に設定され
る。ダミー基準電圧線１３Ｄ２は、前述の活性領域（ダ
ミー活性領域）４Ｄ３、４Ｄ４の夫々と同様に、基準電
圧線１３の平面形状の周期性を確保し（基準電圧線１３
の場合は連続性を維持し）、図１２に示すように、例え
ばメモリセルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１
のソース領域の活性領域の平面形状の変動（特に、接続
孔１４の平面形状の変動）を防止できる。
【０２０８】また、ダミー基準電圧線１３Ｄ２は、図１
６に示すように、ガードリング領域Ｐ−ＧＲの上部に配
置される基準電圧線３３と重復する位置に配置される。
基準電圧線３３は、基準電圧線２９、重復した領域のダ
ミー基準電圧線１３Ｄ２の夫々を通して基準電圧線１３
に基準電圧（Ｖss）を供給する。つまり、ダミー基準電
圧線１３Ｄ２は、基準電圧線３３（実際には基準電圧線
２９）との接続領域としても構成される。
【０２０９】なお、本発明は、メモリセルアレイＭＡＹ
の下端部にワード線１３のＹ方向の配列の周期性を確保
する目的で、図１２に符号１３Ｄ３を付けて二点鎖線で
示すダミーワード線を配置してもよい。
【０２１０】次に、前記図３及び図４に示すＳＲＡＭの
メモリマットＭＭの複数個のサブメモリセルアレイＳＭ
ＡＹ間、図３中、符号Ｅを付け破線で囲まれたＥ領域、
つまりウエルコンタクト領域ＰＷＣ２について説明す
る。このＥ領域のメモリセルＭＣの構造及びその周辺構
造は図１７，図１８，図１９，図２０（Ｅ領域の平面
図）及び図３４（図１７，図１８，図１９，図２０のII
I−III切断線で切った断面図）に示す。図１７は素子分
離絶縁膜４で周囲の形状を規定された活性領域の平面形
状を示す。図１８は前記活性領域に重ね合せた駆動用Ｍ
ＩＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの平面形状
を示す。図１９は前記活性領域に重ね合せた容量素子Ｃ
及び負荷用ＭＩＳＦＥＴＱｐの平面形状を示す。図２０
は前記活性領域に重ね合せたサブワード線（ＳＷＬ）２
９、メインワード線（ＭＷＬ）２９及び相補性データ線
（ＤＬ）３３の平面形状を示す。
【０２１１】図１７に示すように、複数個のサブメモリ
セルアレイＳＭＡＹ間にはウエルコンタクト領域ＰＷＣ
２が配置される。図１７乃至図２０に示す右側に配置さ
れたサブメモリセルアレイＳＭＡＹの右側端部、左側に
配置されたサブメモリセルアレイＳＭＡＹの右側端部の
夫々に配置されるメモリセルＭＣ、つまりウエルコンタ
クト領域ＰＷＣ２のＸ方向の両側に夫々配置されるメモ
リセルＭＣの構造は前述のＡ領域に配置されたメモリセ
ルＭＣ１と実質的に同一構造で構成される。つまり、サ
ブメモリセルアレイＳＭＡＹの右側端部、左側端部の夫
々に配置されるメモリセルＭＣは、図１７に示すように
活性領域（ダミー活性領域）４Ｄが構成され、図１８に
示すようにダミーゲート電極７Ｄ、ダミーワード線１３
Ｄ１及びダミー基準電圧線（Ｖss）１３Ｄ２が構成され
る。
【０２１２】前記ウエルコンタクト領域ＰＷＣ２は、図
１７，図１８，図１９，図２０及び図３４に示すよう
に、ｐ- 型ウエル領域２の主面の素子分離絶縁膜４及び
ダミーゲート電極７Ｄに形成された開口で周囲を規定さ
れた活性領域（この活性領域は、図１７に示すように、
活性領域４Ｄ１に一体に構成される）に形成されたｐ+
型半導体領域４０を主体に構成される。ウエルコンタク
ト領域ＰＷＣ２のｐ+ 型半導体領域４０は、図２０及び
図３４に示すように、２個のサブメモリセルアレイＳＭ
ＡＹ間をＹ方向に延在する基準電圧線（Ｖss）３３に中
間導電層２９を通して電気的に接続され、基準電圧（Ｖ
ss）が供給される。
【０２１３】前記ウエルコンタクト領域ＰＷＣ２のＸ方
向の寸法ＰＷＣ２は、図１７に示すように、メモリセル
ＭＣのＸ方向におけるセルピッチＣＰと実質的に同一又
はセルピッチＣＰに比べて小さく構成される。サブメモ
リセルアレイＳＭＡＹのメモリセルＭＣの配列の周期性
を維持する目的で、前述のリング形状の活性領域をＸ方
向に配列し、この１個のリング形状の活性領域において
ウエルコンタクト領域ＰＷＣ２を構成した場合には、ウ
エルコンタクト領域ＰＷＣ２のＸ方向の寸法ＰＷＣ２は
セルピッチＣＰに比べて大きくなる。本実施例のウエル
コンタクト領域ＰＷＣ２は、２個のサブメモリセルアレ
イＳＭＡＹの夫々の端部に活性領域（ダミー活性領域）
４Ｄを付加した状態で、２個のサブメモリセルアレイＳ
ＭＡＹ間を一旦素子分離絶縁膜４で分離し、この素子分
離絶縁膜４の一部を廃止した活性領域に構成される。つ
まり、ウエルコンタクト領域ＰＷＣ２は、活性領域４Ｄ
間を分離する程度の素子分離絶縁膜４の幅寸法に等しい
寸法（Ｘ方向）で構成され、前述のように、セルピッチ
ＣＰと実質的に同一又はそれに比べて小さく構成できる
ので、ウエルコンタクト領域ＰＷＣ２の占有面積を縮小
でき、ＳＲＡＭの集積度を向上できる。
【０２１４】また、前記ウエルコンタクト領域ＰＷＣ２
が配置された領域は、図１８に示すように、２個のサブ
メモリセルアレイＳＭＡＹの夫々に延在するワード線１
３の夫々の接続領域（つなぎ領域）、夫々に延在する基
準電圧線１３の夫々の接続領域として使用される。２個
のサブメモリセルアレイＳＭＡＹの夫々に延在するワー
ド線１３の夫々の接続はダミーワード線１３Ｄ１を使用
し（兼用し）行われる。２個のサブメモリセルアレイＳ
ＭＡＹの夫々に延在する基準電圧線１３の夫々の接続は
ダミー基準電圧線１３Ｄ２を使用し（兼用し）行われ
る。
【０２１５】同様に、前記ウエルコンタクト領域ＰＷＣ
２が配置された領域は、図１９に示すように、２個のサ
ブメモリセルアレイＳＭＡＹの夫々に延在する電源電圧
線（Ｖcc）２６Ｐの夫々の接続領域として使用される。
また、ウエルコンタクト領域ＰＷＣ２が配置された領域
は、図２０に示すように、２個のサブメモリセルアレイ
ＳＭＡＹの夫々に延在するサブワード線（ＳＷＬ）２９
の夫々の接続領域（通過領域）、メインワード線（ＭＷ
Ｌ）２９の夫々の接続領域（通過領域）として夫々使用
される。
【０２１６】すなわち、このウエルコンタクト領域ＰＷ
Ｃ２が配置される領域は、このウエルコンタクト領域Ｐ
ＷＣの配置にとどまらず、多目的で使用される（複数の
層の配置の占有面積を相互に兼用する）ので、ＳＲＡＭ
の集積度を向上できる。
【０２１７】次に、前記図２（Ａ）及び図４に示すＳＲ
ＡＭのメモリマットＭＭの複数個のメモリセルアレイＭ
ＡＹ間、図２（Ａ）中、符号Ｃを付け破線で囲まれたＣ
領域、つまりウエルコンタクト領域ＰＷＣ１について説
明する。このＣ領域のメモリセルＭＣの構造及びその周
辺構造は図２１乃至図２４（Ｃ領域の平面図）に示す。
図２１は素子分離絶縁膜４で周囲の形状を規定された活
性領域の平面形状を示す。図２２は前記活性領域に重ね
合せた駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴ
Ｑｔの平面形状を示す。図２３は前記活性領域に重ね合
せた容量素子Ｃ及び負荷用ＭＩＳＦＥＴＱｐの平面形状
を示す。図２４は前記活性領域に重ね合せたサブワード
線（ＳＷＬ）２９、メインワード線（ＭＷＬ）２９及び
相補性データ線（ＤＬ）３３の平面形状を示す。
【０２１８】図２１乃至図２４に示すように、複数個の
メモリセルアレイＭＡＹ間にはウエルコンタクト領域Ｐ
ＷＣ１が配置される。図２１乃至図２４に示す右側に配
置されたメモリセルアレイＭＡＹの右側端部、左側に配
置されたメモリセルアレイＭＡＹの右側端部の夫々に配
置されるメモリセルＭＣ、つまりウエルコンタクト領域
ＰＷＣ１のＸ方向の両側に夫々配置されるメモリセルＭ
Ｃの構造は前述のＡ領域に配置されたメモリセルＭＣ１
と実質的に同一構造で構成される。また、ウエルコンタ
クト領域ＰＷＣ１の構造は前述のＥ領域（サブメモリセ
ルアレイＳＭＡＹ間）に配置されるウエルコンタクト領
域ＰＷＣ２の構造と実質的に同一構造で構成される。つ
まり、前記ウエルコンタクト領域ＰＷＣ１は、図２１乃
至図２４に示すように、素子分離絶縁膜４で周囲を規定
された活性領域において、ｐ- 型ウエル領域２の主面部
に形成されたｐ+ 型半導体領域４０を主体に構成され、
基準電圧（Ｖss）が供給される。
【０２１９】このウエルコンタクト領域ＰＷＣ１は、基
本的にはウエルコンタクト領域ＰＷＣ２と同一構造で構
成されるが、図２２に示す左側に配置されるメモリセル
アレイＭＡＹをＸ方向に延在する２本の第１ワード線
（ＷＬ１）１３、第２ワード線（ＷＬ２）１３の夫々の
接続領域として使用され、この２本のワード線１３が図
２４に示すサブワード線（ＳＷＬ１）２９に接続される
領域として使用される。つまり、ウエルコンタクト領域
ＰＷＣ１は、図２１に示すように、この領域の寸法ＰＷ
Ｃ１が前述のウエルコンタクト領域ＰＷＣ２、セルピッ
チＣＰのいずれに比べても大きく構成される。
【０２２０】次に、前記図２（Ａ）に示すＳＲＡＭのメ
モリマットＭＭのメモリセルアレイＭＡＹの右下端部、
図２（Ａ）中、符号Ｄを付け破線で囲まれたＤ領域、つ
まりメモリセルアレイＭＡＹのワードドライバー回路Ｗ
ＤＲに近接する端部に配置されるメモリセルＭＣの構造
及びその周辺構造について説明する。このＤ領域のメモ
リセルＭＣの構造及びその周辺構造は図２５乃至図２８
（Ｄ領域の平面図）に示す。図２５は素子分離絶縁膜４
で周囲の形状を規定された活性領域の平面形状を示す。
図２６は前記活性領域に重ね合せた駆動用ＭＩＳＦＥＴ
Ｑｄ及び転送用ＭＩＳＦＥＴＱｔの平面形状を示す。図
２７は前記活性領域に重ね合せた容量素子Ｃ及び負荷用
ＭＩＳＦＥＴＱｐの平面形状を示す。図２８は前記活性
領域に重ね合せたサブワード線（ＳＷＬ）２９、メイン
ワード線（ＭＷＬ）２９及び相補性データ線（ＤＬ）３
３の平面形状を示す。
【０２２１】図２５乃至図２８に示すように、メモリセ
ルアレイＭＡＹの右下端部に配置されるメモリセルＭＣ
は前述のウエルコンタクト領域ＰＷＣ１に類似した平面
形状で構成される。このメモリセルアレイＭＡＹの右側
端部は、その外周囲にＹ方向にガードリング領域Ｐ−Ｇ
Ｒが延在するので、本来なら前述のＡ領域に配置される
メモリセルＭＣと同一構造で構成される。ところが、ウ
エルコンタクト領域ＰＷＣ１の領域と同様に、図２６に
示すように、２本の第１ワード線（ＷＬ１）１３、第２
ワード線（ＷＬ２）１３の夫々の接続領域として使用さ
れ、かつ図２８に示すように、２本のワード線１３、サ
ブワード線（ＳＷＬ２）２９の夫々の接続領域として使
用されるので、メモリセルアレイＭＡＹの右側端部はウ
エルコンタクト領域ＰＷＣ１と類似する。つまり、この
メモリセルアレイＭＡＹの右側端部に配置されるメモリ
セルＭＣはガードリング領域Ｐ−ＧＲとの間において活
性領域（ダミー活性領域）４Ｄ等が付加されるが、この
メモリセルＭＣとガードリング領域Ｐ−ＧＲとの間の素
子分離絶縁膜４の幅寸法は、前述の接続領域に相当する
分、大きく構成される。
【０２２２】次に、前記図１に示すＳＲＡＭの左側に配
置されたメモリブロックＭＢ１において、Ｘデコーダ回
路ＸＤＥＣの左側に配置されたメモリマットＭＭのメモ
リセルアレイＭＡＹの右下端部、図１中、符号Ｂを付け
破線で囲まれたＢ領域、つまりメモリセルアレイＭＡＹ
のＸデコーダ回路ＸＤＥＣに近接する端部に配置される
メモリセルＭＣの構造及びその周辺構造について説明す
る。このＢ領域のメモリセルＭＣの構造及びその周辺構
造は図２９乃至図３２（Ｂ領域の平面図）に示す。図２
９は素子分離絶縁膜４で周囲の形状を規定された活性領
域の平面形状を示す。図３０は前記活性領域に重ね合せ
た駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔ
の平面形状を示す。図３１は前記活性領域に重ね合せた
容量素子Ｃ及び負荷用ＭＩＳＦＥＴＱｐの平面形状を示
す。図３２は前記活性領域に重ね合せたサブワード線
（ＳＷＬ）２９、メインワード線（ＭＷＬ）２９及び相
補性データ線（ＤＬ）３３の平面形状を示す。
【０２２３】図２９乃至図３２に示すように、メモリセ
ルアレイＭＡＹの右下端部に配置されるメモリセルＭＣ
は前述のＤ領域（メモリセルアレイＭＡＹのワードドラ
イバー回路ＷＤＲに近接する領域）に類似した平面形状
で構成される。基本的には、このメモリセルアレイＭＡ
Ｙの右側端部は、その外周囲にＹ方向にガードリング領
域Ｐ−ＧＲが延在する。このメモリセルアレイＭＡＹと
Ｘデコーダ回路ＸＤＥＣとの間には２本のワード線１３
の接続領域、２本のワード線１３とサブワード線２９と
の接続領域の夫々が配置されないので、この接続領域に
相当する分、メモリセルアレイＭＡＹとＸデコーダ回路
ＸＤＥＣとの間の素子分離絶縁膜４の幅寸法は小さく構
成される。
【０２２４】前述したＳＲＡＭのＡ領域、Ｂ領域、Ｃ領
域、Ｄ領域、Ｅ領域の夫々の領域以外の領域について
は、これらの領域のいずれかと実質的に同一若しくは類
似した構造（Ｘ方向、Ｙ方向のいずれかの方向に線対称
で配置される場合を含む）で構成される。
【０２２５】次に、前述のＳＲＡＭの具体的な製造方法
について、図３５，３７，３９，４１，４３，４５，４
７（メモリセルアレイの中央領域において各工程毎に示
す要部断面図）及び図３６，３８，４０，４２，４４，
４６，４８（メモリセルアレイの周辺領域であるＡ領域
において各工程毎に示す要部断面図）を用いて簡単に説
明する。
【０２２６】《ウエル形成工程》 まず、単結晶珪素からなるｎ- 型半導体基板１を用意す
る（図３５及び図３６参照）。
【０２２７】次に、前記ｎ- 型半導体基板１の主面上に
酸化珪素膜４２Ａを形成する。酸化珪素膜４２Ａは、例
えば熱酸化法で形成し、約４０〜５０〔ｎｍ〕の膜厚で
形成する。
【０２２８】次に、前記ｎ- 型半導体基板１のｐ- 型ウ
エル領域２の形成領域の主面上に前記酸化珪素膜４２Ａ
を介して窒化珪素膜を形成する。この窒化珪素膜は不純
物導入マスク及び耐酸化マスクとして使用される。窒化
珪素膜は、例えばＣＶＤ法で堆積し、約４０〜６０〔ｎ
ｍ〕の膜厚で形成される。窒化珪素膜は、その堆積後に
フォトリソグラフィ技術で形成されたマスクを使用し、
エッチング技術によってパターンニングされる。
【０２２９】次に、前記窒化珪素膜を不純物導入マスク
として使用し、ｎ- 型半導体基板１のｎ- 型ウエル領域
３の形成領域の主面部に、ｎ型不純物を導入する。ｎ型
不純物としては例えばＰを使用する。Ｐは、イオン打込
み技術を使用し、１２０〜１３０〔ＫｅＶ〕程度のエネ
ルギで１０13〔atoms/cm2〕程度の不純物濃度で導入さ
れる。Ｐは前記酸化珪素膜４２Ａを通してｎ- 型半導体
基板１の主面部に導入される。
【０２３０】次に、前記ｎ- 型半導体基板１のｎ- 型ウ
エル領域３の形成領域の主面上に形成された酸化珪素膜
４２Ａを成長し、膜厚の厚い酸化珪素膜４２Ｂを形成す
る。この酸化珪素膜４２Ｂの成長は前記窒化珪素膜を耐
酸化マスクとして使用した熱酸化法で行う。酸化珪素膜
４２Ｂは約１３０〜１４０〔ｎｍ〕の膜厚に成長させ
る。
【０２３１】次に、前記窒化珪素膜を除去する。そし
て、前記成長させた酸化珪素膜４２Ｂを不純物導入マス
クとして使用し、ｎ- 型半導体基板１のｐ- 型ウエル領
域２の形成領域の主面部にｐ型不純物を導入する。ｐ型
不純物としては例えばＢＦ2 を使用する。ＢＦ2 は、イ
オン打込み技術を使用し、６０〔ＫｅＶ〕程度のエネル
ギで１０12〜１０13〔atoms/cm2〕程度の不純物濃度で
導入される。ＢＦ2 は前記酸化珪素膜４２Ａを通してｎ
- 型半導体基板１の主面部に導入される。
【０２３２】次に、前記ｎ- 型半導体基板１の主面部に
導入されたｐ型不純物、ｎ型不純物の夫々に引き伸し拡
散を施し、図３５及び図３６に示すように、前記ｐ型不
純物でｐ- 型ウエル領域２、ｎ型不純物でｎ- 型ウエル
領域３の夫々を形成する。不純物の引き伸し拡散は例え
ば１１００〜１３００〔℃〕の高温度で約１００〜２０
０〔分〕行う。このｐ- 型ウエル領域２、ｎ- 型ウエル
領域３の夫々を形成することにより、同図３５及び図３
６に示すツインウエル構造のｎ- 型半導体基板１が完成
する。
【０２３３】《素子分離領域の形成工程》 次に、前記ｎ- 型半導体基板１のｐ- 型ウエル領域２の
主面上の酸化珪素膜４２Ａ、ｎ- 型ウエル領域３の主面
上の酸化珪素膜４２Ｂの夫々を除去する。
【０２３４】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３の夫々の主面上に新たに酸化珪素膜４２Ｃを
形成する。酸化珪素膜４２Ｃは、熱酸化法で形成し、例
えば約１５〜２０〔ｎｍ〕の膜厚で形成する。
【０２３５】次に、前述のｐ- 型ウエル領域２、ｎ- 型
ウエル領域３の夫々の活性領域の形成領域の主面上に窒
化珪素膜４３を形成する（図３７及び図３８参照）。窒
化珪素膜４３は不純物導入マスク及び耐酸化マスクとし
て使用される。窒化珪素膜４３は、例えばＣＶＤ法で堆
積し、約１００〜１５０〔ｎｍ〕の膜厚で形成する。窒
化珪素膜４３は、図３７及び図３８に符号４３を付け一
点鎖線で示す、堆積後にフォトリソグラフィ技術で形成
されるマスク（感光性樹脂膜）４４を使用し、エッチン
グ技術でパターンニングされる。
【０２３６】このとき、前述のＡ領域（Ｂ領域乃至Ｅ領
域も同様）において、図３８に示すメモリセルアレイＭ
ＡＹの端部に配置されたメモリセルＭＣ（特に、メモリ
セルＭＣ１）の他方の転送用ＭＩＳＦＥＴＱｔ２が配置
される活性領域とガードリング領域Ｐ−ＧＲとの間の非
活性領域（素子分離絶縁膜４が形成される領域、前記図
１０参照）の幅寸法Ｌ3 が、メモリセルアレイＭＡＹの
端部での周期性を確保する目的でメモリセルアレイＭＡ
Ｙの中央領域の非活性領域の同一位置の幅寸法と実質的
に同一寸法で形成される。この結果、同図３８に符号４
４Ａを付け破線で示す、周期性の乱れによる何らかの応
力がメモリセルＭＣ１の他方の転送用ＭＩＳＦＥＴＱｔ
２が配置される活性領域を規定するマスク４４に作用し
なくなり、このマスク４４の側面のだれ４４Ａを低減
し、マスク４４の側面を急峻な形状に加工できる。つま
り、メモリセルＭＣ１の他方の転送用ＭＩＳＦＥＴＱｔ
２が配置される活性領域のゲート幅Ｌ1 は、このメモリ
セルＭＣ１内の一方の転送用ＭＩＳＦＥＴＱｔ１のゲー
ト幅Ｌ2 や他のメモリセルＭＣのそれと同一寸法で形成
できる。
【０２３７】なお、前記マスク４４の側面のだれ４４Ａ
に相当する現象は、このマスク４４の加工工程だけに限
られるものではなく、マスク４４を使用した下層の窒化
珪素膜４３のパターンニング工程、素子分離絶縁膜４の
形成工程等の種々の工程においても同様に発生する。ま
た、前記マスク４４の加工工程、つまりフォトリソグラ
フィ技術によるマスク４４の形成工程は、通常、感光性
樹脂膜の塗布工程、ベーク処理による感光性樹脂膜の硬
化工程、露光工程及び現像工程を含む。
【０２３８】前記窒化珪素膜４３をパターンニングした
後、前記マスク４４を除去する。
【０２３９】次に、前記窒化珪素膜４３がパターンニン
グされると、この窒化珪素膜４３から露出する非活性領
域において、酸化珪素膜４２Ｃ又はその一部が除去され
るので、この非活性領域に新たに酸化珪素膜４２Ｃを再
度形成する。この新たに形成された酸化珪素膜４２Ｃ
は、例えば熱酸化法で形成し、約８〜１２〔ｎｍ〕の膜
厚で形成する。この新たに形成された酸化珪素膜４２Ｃ
は、窒化珪素膜４３をパターンニングした際のエッチン
グダメージの除去、不純物導入の際の汚染防止等の目的
で形成される。
【０２４０】次に、前記窒化珪素膜４３を不純物導入マ
スクとして使用し、図３７及び図３８に示すように、ｐ
- 型ウエル領域２の非活性領域（素子分離領域）の形成
領域にｐ型不純物を導入する。ｐ型不純物としては例え
ばＢＦ2 を使用する。ＢＦ2は、イオン打込み技術を使
用し、３０〜５０〔ＫｅＶ〕程度のエネルギで１０12〜
１０13〔atoms/cm2〕程度の不純物濃度で導入される。
ＢＦ2 は前記酸化珪素膜４２Ｃを通してｐ- 型ウエル領
域２の主面部に導入される。
【０２４１】次に、前記窒化珪素膜４３を耐酸化マスク
として使用し、ｐ- 型ウエル領域２、ｎ- 型ウエル領域
３の夫々の非活性領域の主面上の酸化珪素膜４２Ｃを成
長させ、素子分離絶縁膜４を形成する（図３９及び図４
０参照）。前記素子分離絶縁膜４は、例えば熱酸化法
（基板の選択熱酸化法）で形成された酸化珪素膜で形成
され、約４００〜５００〔ｎｍ〕の膜厚で形成される。
【０２４２】前述のように、Ａ領域等、メモリセルアレ
イＭＡＹの端部に配置されるメモリセルＭＣ１の他方の
転送用ＭＩＳＦＥＴＱｔ２が配置される活性領域を規定
する素子分離絶縁膜４の幅寸法Ｌ3 はメモリセルセルア
レイＭＡＹの中央領域の素子分離絶縁膜４の同一位置の
幅寸法と同一寸法で形成され、メモリセルアレイＭＡＹ
の端部での周期性が確保できるので、前記メモリセルＭ
Ｃ１の他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｌ1
は他のゲート幅と同一寸法に形成できる。つまり、素子
分離絶縁膜４が形成されることにより、前記図１０、図
１３、図１７、図２１、図２５、図２９、図３３の夫々
に示す活性領域（ダミー活性領域）４Ｄが形成される。
【０２４３】前記素子分離絶縁膜４を形成する熱処理工
程が施されると、予じめｐ- 型ウエル領域２の非活性領
域に導入されたｐ型不純物に引き伸し拡散が施され、ｐ
型チャネルストッパ領域５が形成される。
【０２４４】前記素子分離絶縁膜４及びｐ型チャネルス
トッパ領域５を形成した後に、耐酸化マスクとして使用
した窒化珪素膜４３を除去する。
【０２４５】《第１ゲート絶縁膜の形成工程》 次に、前記ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜４２Ｃを除去す
る。この酸化珪素膜４２Ｃを除去する工程により、ｐ-
型ウエル領域２、ｎ- 型ウエル領域３の夫々の活性領域
の主面が露出する。
【０２４６】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３の夫々の活性領域の主面上に新たに酸化珪素
膜を形成する。酸化珪素膜は主に不純物導入の際の汚染
防止、及び前記窒化珪素膜の除去の際に除去しきれない
素子分離絶縁膜４の端部の窒化珪素膜所謂ホワイトリボ
ンの除去を目的として形成する。酸化珪素膜は、例えば
熱酸化法で形成され、約１８〜２０〔ｎｍ〕の膜厚で形
成する。
【０２４７】次に、ｐ- 型ウエル領域２、ｎ- 型ウエル
領域３の夫々の活性領域の主面部に、しきい値電圧調整
用不純物を導入する。しきい値電圧調整用不純物として
はｐ型不純物例えばＢＦ2 を使用する。このＢＦ2 は、
イオン打込み技術を使用し、４０〜５０〔ＫｅＶ〕程度
のエネルギで約１０12〜１０13〔atoms/cm2〕程度の不
純物濃度で導入される。このＢＦ2 は前記酸化珪素膜を
通してｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫々
の主面部に導入される。
【０２４８】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３の夫々の活性領域の主面上の酸化珪素膜を除
去し、このｐ- 型ウエル領域２、ｎ- 型ウエル領域３の
夫々の活性領域の主面を露出する。この後、図３９及び
図４０に示すように、このｐ- 型ウエル領域２、ｎ- 型
ウエル領域３の夫々の活性領域の主面上にゲート絶縁膜
６を形成する。ゲート絶縁膜６は、熱酸化法で形成し、
約１３〜１５〔ｎｍ〕の膜厚で形成する。ゲート絶縁膜
６は、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ、図示
しないが、ＳＲＡＭの外部端子と入力段回路との間に挿
入される静電気破壊防止回路（クランプ用ＭＩＳＦＥ
Ｔ）や出力段回路を構成するｎチャネルＭＩＳＦＥＴＱ
ｎの夫々のゲート絶縁膜として使用される。
【０２４９】《第１層目ゲート材の形成工程》 次に、前記ゲート絶縁膜６上を含む基板全面に多結晶珪
素膜（７）を堆積する。この多結晶珪素膜は第１層目の
ゲート材形成工程により形成される。多結晶珪素膜は、
ＣＶＤ法で堆積し、この堆積中に抵抗値を低減する不純
物を導入した所謂ドープドポリシリコンで形成される。
この多結晶珪素膜はジシラン（Ｓｉ2Ｈ6）及びフォスフ
ィン（ＰＨ3 ）をソースガスとするＣＶＤ法で堆積され
る。本実施例の場合、前記多結晶珪素膜はｎ型不純物で
あるＰが導入され、Ｐは約１０20〜１０21〔atoms/c
m3〕の不純物濃度に導入される。また、この多結晶珪素
膜はＭＩＳＦＥＴのゲート電極７、容量素子Ｃの第１電
極７の夫々として使用する場合において比較的薄い膜厚
約１００〔ｎｍ〕の膜厚で形成される。多結晶珪素膜
は、ＭＩＳＦＥＴのゲート電極７等として使用する場合
に動作速度を損なわない程度において、その上層に形成
される誘電体膜（２１）又は下地のゲート絶縁膜（６）
の絶縁耐圧を確保でき、薄膜化による上層の平担化が図
れる。
【０２５０】前記第１層目のゲート材形成工程で形成さ
れた多結晶珪素膜を形成した後に、この多結晶珪素膜に
熱処理が施される。この熱処理は、例えば窒素（Ｎ2 ）
ガス中、７００〜９５０〔℃〕の温度で８〜１２〔分〕
程度行い、多結晶珪素膜に導入されたＰの活性化及び膜
質の安定化を図る。
【０２５１】次に、前記多結晶珪素膜上を含む基板全面
に絶縁膜（符号を付けない）を形成する。この絶縁膜は
下層の多結晶珪素膜、上層の導電層（１３）の夫々を電
気的に分離する。絶縁膜は無機シラン（ＳｉＨ4又はＳ
ｉＨ2Ｃｌ2 ）をソースガス、酸化窒素（Ｎ2Ｏ ）ガス
をキャリアガスとするＣＶＤ法で堆積された酸化珪素膜
で形成する。酸化珪素膜は約８００〔℃〕の温度で堆積
される。絶縁膜は約１３０〜１６０〔ｎｍ〕の膜厚で形
成される。
【０２５２】次に、前記絶縁膜、多結晶珪素膜の夫々を
順次パターンニングし、多結晶珪素膜により、ゲート電
極７を形成する（図４１及び図４２参照）。パターンニ
ングは、フォトリソグラフィ技術で形成されたマスクを
使用し、例えばＲＩＥ等の異方性エッチングで行う。ゲ
ート電極７は駆動用ＭＩＳＦＥＴＱｄ等のゲート電極７
として構成される。また、ゲート電極７を形成する工程
と同一工程により、前記図１１、図１４、図１８、図２
２、図２６、図３０、図３４の夫々に示すダミーゲート
電極７Ｄが形成される。
【０２５３】《第１ソース領域及びドレイン領域の形成
工程》 次に、前記ゲート電極７及びその上部に形成された絶縁
膜の側壁にサイドウォールスペーサ９を形成する。サイ
ドウォールスペーサ９は、前記絶縁膜上を含む基板全面
に酸化珪素膜を堆積し、この堆積した膜厚に相当する
分、この酸化珪素膜の全面をエッチングすることにより
形成される。酸化珪素膜は、前述と同様に、無機シラン
ガスをソースガスとするＣＶＤ法で堆積され、例えば１
４０〜１６０〔ｎｍ〕の膜厚で形成する。エッチングは
ＲＩＥ等の異方性エッチングを使用する。
【０２５４】次に、前記サイドウォールスペーサ９を形
成するエッチングの際に、ゲート電極７及びサイドウォ
ールスペーサ９が形成された以外の領域のｐ- 型ウエル
領域２、ｎ- 型ウエル領域３の夫々の活性領域の主面が
露出するので、この露出した領域に酸化珪素膜（符号は
付けない）を形成する。この酸化珪素膜は主に不純物導
入の際の汚染防止、不純物導入に基づく活性領域の主面
のダメージの防止等の目的で使用される。この酸化珪素
膜は、例えば熱酸化法で形成され、約１０〜３０〔ｎ
ｍ〕の膜厚で形成する。
【０２５５】次に、図示しないが、メモリセルアレイＭ
ＡＹの転送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネル
ＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々
（２重ドレイン構造の形成領域は除く）の形成領域にお
いて、不純物導入マスクを形成する。メモリセルアレイ
ＭＡＹにおいて、不純物導入マスクは、前記図８に符号
ＤＤＤを付けて一点鎖線で囲まれた領域外に形成され
る。不純物導入マスクは例えばフォトリソグラフィ技術
で形成される。
【０２５６】次に、前記不純物導入マスクを使用し、図
４１及び図４２に示すように、メモリセルアレイＭＡＹ
の駆動用ＭＩＳＦＥＴＱｄの形成領域において、ｐ- 型
ウエル領域２の主面部にｎ型不純物を導入する。このｎ
型不純物は、主に２重ドレイン構造を採用する駆動用Ｍ
ＩＳＦＥＴＱｄのソース領域、ドレイン領域の夫々の低
い不純物濃度のｎ型半導体領域１０を形成し、拡散速度
が速いＰを使用する。Ｐは、イオン打込み技術を使用
し、約３０〜４０〔ＫｅＶ〕程度のエネルギで約１０14
〜１０15〔atoms/cm2〕程度の不純物濃度で導入され
る。Ｐの導入に際しては、前記不純物導入マスク（ＤＤ
Ｄ）とともに、ゲート電極７及びその側壁に形成された
サイドウォールスペーサ９も不純物導入マスクとして使
用される。
【０２５７】前記Ｐの夫々の導入後、前記不純物導入マ
スクは除去される。
【０２５８】次に、前記ｎ型不純物としてのＰに引き伸
し拡散を施し、図４１及び図４２に示すように、低い不
純物濃度のｎ型半導体領域１０を形成する。このｎ型半
導体領域１０は、サイドウォールスペーサ９を不純物導
入マスクとして使用するので、駆動用ＭＩＳＦＥＴＱｄ
の形成領域において、チャネル形成領域側への拡散量が
サイドウォールスペーサ９で律則される。つまり、ｎ型
半導体領域１０は、ゲート電極７を不純物導入マスクと
して使用した場合に比べて、サイドウォールスペーサ９
の膜厚に相当する分、チャネル形成領域側への拡散量を
低減できる。このチャネル形成領域側への拡散量の低減
は、駆動用ＭＩＳＦＥＴＱｄの実効的なゲート長寸法
（チャネル長寸法）を増加できるので、駆動用ＭＩＳＦ
ＥＴＱｄの短チャネル効果を防止できる。
【０２５９】《第２ゲート絶縁膜の形成工程》 次に、メモリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱ
ｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネ
ルＭＩＳＦＥＴＱｐの夫々の形成領域において、ｐ- 型
ウエル領域２、ｎ- 型ウエル領域３の夫々の活性領域の
主面部にしきい値電圧調整用不純物を導入する。しきい
値電圧調整用不純物としてはｐ型不純物例えばＢＦ2 を
使用する。ＢＦ2 は、イオン打込み法を使用し、約４０
〜６０〔ＫｅＶ〕程度のエネルギで約１０12〜１０
13〔atoms/cm2〕程度の不純物濃度で導入される。ＢＦ2
は活性領域の主面上に形成された酸化珪素膜を通して
ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫々の主面
部に導入される。
【０２６０】次に、前記メモリセルアレイＭＡＹの転送
用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥ
ＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形成領域
において、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去し、その主
面を露出する。
【０２６１】次に、この露出されたｐ- 型ウエル領域
２、ｎ- 型ウエル領域３の夫々の活性領域の主面上にゲ
ート絶縁膜１２を形成する。ゲート絶縁膜１２は、熱酸
化法で形成し、約１３〜１４〔ｎｍ〕の膜厚で形成す
る。ゲート絶縁膜１２は、メモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱ
ｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート絶縁膜
として使用される。
【０２６２】《第２層目ゲート材の形成工程》 次に、前記ゲート絶縁膜１２上を含む基板全面に多結晶
珪素膜１３Ａ（３層構造の電極層のうちの下層）を堆積
する。この多結晶珪素膜１３Ａは第２層目のゲート材形
成工程により形成される。多結晶珪素膜１３Ａは、前記
ゲート電極７の多結晶珪素膜と同様に、Ｓｉ2Ｈ6及びＰ
Ｈ3 をソースガスとするＣＶＤ法で堆積される。本実施
例の場合、多結晶珪素膜１３Ａは、下地のゲート絶縁膜
１３Ａの絶縁耐圧を向上する目的で、約２×１０20〔at
oms/cm3〕の不純物濃度にＰを導入する。また、多結晶
珪素膜１３Ａは、上層の平担化を図る目的で、約３０〜
５０〔ｎｍ〕の薄い膜厚で形成される。
【０２６３】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース領域（１０）
上、ソース領域と基準電圧線（Ｖss、１３）との接続領
域において、多結晶珪素膜１３Ａ、その下層のゲート絶
縁膜１２の夫々を順次除去し、接続孔１４を形成する。
接続孔１４は、フォトリソグラフィ技術で形成されたマ
スクを使用し、例えばＲＩＥ等の異方性エッチングを施
して形成する。この接続孔１４は駆動用ＭＩＳＦＥＴＱ
ｄのソース領域、基準電圧線（１３）の夫々の間を接続
する。清浄なゲート絶縁膜１２を形成した後に、直接、
ゲート絶縁膜１２上に多結晶珪素膜１３Ａを形成し、こ
の後に接続孔１４を形成するので、前記接続孔１４を形
成するマスクは直接ゲート絶縁膜１２の表面に接触しな
い。つまり、この接続孔１４を形成する工程は、マスク
の形成及びマスクの剥離に基づく、ゲート絶縁膜１２の
汚染を生じないので、ゲート絶縁膜１２の絶縁耐圧が劣
化しない。
【０２６４】次に、前記多結晶珪素膜１３Ａ上を含む基
板全面に、多結晶珪素膜１３Ｂ、高融点金属珪化膜１３
Ｃの夫々を順次形成する。この多結晶珪素膜１３Ｂは第
２層目のゲート材形成工程により形成される。多結晶珪
素膜１３Ｂは、前記ゲート電極７の多結晶珪素膜と同様
に、Ｓｉ2Ｈ6及びＰＨ3 をソースガスとするＣＶＤ法で
堆積される。本実施例の場合、多結晶珪素膜１３Ｂは、
基準電圧線（１３）として直接ソース領域（１０）の表
面に接続されるので、この接続の際の接触抵抗値を向上
する目的で、約４×１０20〔atoms/cm3〕の不純物濃度
にＰを導入する。つまり、中間層の多結晶珪素膜１３Ｂ
は下層の多結晶珪素膜１３Ａに導入されるＰの不純物濃
度に比べて高い不純物濃度にＰが導入される。また、多
結晶珪素膜１３Ｂは、上層の平担化を図る目的で、約３
０〜５０〔ｎｍ〕の薄い膜厚で形成される。前記高融点
金属珪化膜１３Ｃは第２層目のゲート材形成工程で形成
される。高融点金属珪化膜１３Ｃの一部は、前記接続孔
１４を通し、中間層の多結晶珪素膜１３Ｂを介在し、駆
動用ＭＩＳＦＥＴＱｄのソース領域に接続される。高融
点金属珪化膜１３ＣはＣＶＤ法又はスパッタ法で堆積し
たＷＳｉ2 で形成する。ＷＳｉ2 は量産的には安定性の
高いゲート材である。高融点金属珪化膜１３Ｃは、比抵
抗値が多結晶珪素膜１３Ａ、１３Ｂの夫々に比べて小さ
いので、又上層の段差形状の成長を抑えるために、約８
０〜１００〔ｎｍ〕の比較的薄い膜厚で形成される。
【０２６５】次に、前記高融点金属珪化膜１３Ｃ上を含
む基板全面に絶縁膜１５を形成する。この絶縁膜１５は
例えば２００〜３００〔ｎｍ〕の膜厚で形成される。絶
縁膜１５は、例えば有機シラン（Ｓｉ(ＯＣ2Ｈ5）4）を
ソースガスとする、高温度（例えば７００〜８５０
〔℃〕）、低圧力（例えば １.０〔torr〕）のＣＶＤ法
で堆積された酸化珪素膜で形成する。
【０２６６】次に、前記絶縁膜１５、高融点金属珪化膜
１３Ｃ、多結晶珪素膜１３Ｂ、多結晶珪素膜１３Ａの夫
々に順次パターンニングを施し、多結晶珪素膜１３Ａ、
１３Ｂ及び高融点金属珪化膜１３Ｃで構成された積層構
造のゲート電極１３を形成する。ゲート電極１３はメモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチ
ャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ
の夫々のゲート電極として使用される。また、ゲート電
極１３を形成する工程と同一製造工程で、ワード線（Ｗ
Ｌ）１３、基準電圧線（Ｖss）１３の夫々が形成される
（図４３及び図４４参照）。前記パターンニングは、フ
ォトリソグラフィ技術で形成されたマスクを使用し、Ｒ
ＩＥ等の異方性エッチングで行う。また、ゲート電極１
３を形成する工程により、前記図１２、図１４、図１
８、図２２、図２６、図３０、図３３の夫々に示すダミ
ーワード線１３Ｄ１及びダミー基準電圧線１３Ｄ２が形
成される。
【０２６７】《第２ソース領域及びドレイン領域の形成
工程》 次に、メモリセルアレイＭＡＹのメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ、周辺回
路のｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領域にお
いて、ｐ- 型ウエル領域２の活性領域の主面部に、ｎ型
不純物を導入する。このｎ型不純物は、ＬＤＤ構造の低
い不純物濃度のｎ型半導体領域（１７）を形成する目的
で導入され、ドレイン領域近傍での電界強度を弱めるた
めに、不純物濃度勾配がＡｓに比べて緩いＰを使用す
る。Ｐは、イオン打込み技術を使用し、約４０〜６０
〔ＫｅＶ〕程度のエネルギで約１０13〔atoms/cm2〕程
度の不純物濃度で導入される。Ｐは、メモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔ、ｎチャネルＭＩＳＦＥＴＱｎ
の夫々の形成領域においてゲート電極１３を不純物導入
マスクとして、駆動用ＭＩＳＦＥＴＱｄの形成領域にお
いてゲート電極７を不純物導入マスクとして夫々使用
し、このゲート電極１３、７の夫々に対して自己整合で
導入される。
【０２６８】この後、熱処理を施し、前記Ｐに引き伸し
拡散を施し、低い不純物濃度のｎ型半導体領域１７を形
成する（図４３及び図４４参照）。熱処理は、例えば、
アルゴン（Ａｒ）中、９００〜１０００〔℃〕の高温度
で約１５〜２５〔分〕行う。この熱処理に基づき、前記
ｎ型半導体領域１７は、転送用ＭＩＳＦＥＴＱｔ、ｎチ
ャネルＭＩＳＦＥＴＱｎの夫々のチャネル形成領域側へ
の拡散量が増加し、製造プロセスの完了後にゲート電極
１３に適度に重なり合う。
【０２６９】次に、図示しないが、周辺回路のｐチャネ
ルＭＩＳＦＥＴＱｐの形成領域において、ｎ- 型ウエル
領域３の活性領域の主面部に、ｐ型不純物を導入する。
このｐ型不純物はＬＤＤ構造の低い不純物濃度のｐ型半
導体領域を形成する目的で導入される。ｐ型不純物はＢ
Ｆ2 を使用する。ＢＦ2 は、イオン打込み技術を使用
し、約４０〔ＫｅＶ〕程度のエネルギで約１０12〜１０
13〔atoms/cm2〕程度の不純物濃度で導入される。ＢＦ2
は、ゲート電極１３を不純物導入マスクとして使用
し、このゲート電極１３に対して自己整合で導入され
る。このｐ型不純物の導入により、ｐチャネルＭＩＳＦ
ＥＴＱｐのＬＤＤ構造を構成する低い不純物濃度のｐ型
半導体領域が形成される。ｐ型不純物はｎ型不純物に比
べて拡散速度が速いので、ｐ型半導体領域は、熱処理を
施さなくても、ゲート電極１３と充分な重なり合いを形
成できる。
【０２７０】次に、前述のゲート電極１３、絶縁膜１５
の夫々の側壁にサイドウォールスペーサ１６を形成す
る。サイドウォールスペーサ１６は、絶縁膜１５上を含
む基板全面に酸化珪素膜を堆積し、この堆積した膜厚に
相当する分、この酸化珪素膜の全面をエッチングするこ
とにより形成される。酸化珪素膜は、前述と同様に無機
シランガスをソースガスとするＣＶＤ法で堆積され、例
えば２５０〜３００〔ｎｍ〕の膜厚で形成する。エッチ
ングはＲＩＥ等の異方性エッチングを使用する。
【０２７１】次に、サイドウォールスペーサ１６を形成
するエッチングの際に、ゲート電極１３及びサイドウォ
ールスペーサ１６が形成された以外の領域のｐ- 型ウエ
ル領域２、ｎ- 型ウエル領域３の夫々の活性領域の主面
が露出するので、この露出した領域に酸化珪素膜（符号
は付けない）を形成する。この酸化珪素膜は、主に不純
物導入の際の汚染防止、不純物導入に基づく活性領域の
主面のダメージ防止等の目的で使用される。この酸化珪
素膜は、例えば熱酸化法で形成され、約１０〜２０〔ｎ
ｍ〕の膜厚で形成する。
【０２７２】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴ
Ｑｄ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々の
形成領域において、ｐ- 型ウエル領域２の活性領域の主
面部にｎ型不純物を導入する。ｎ型不純物は、ｐｎ接合
深さを浅くする目的で、Ｐに比べて拡散速度が遅いＡｓ
を使用する。Ａｓは、イオン打込み技術を使用し、約３
０〜５０〔ＫｅＶ〕程度のエネルギで約１０15〜１０16
〔atoms/cm2〕程度の不純物濃度で導入される。このＡ
ｓは、ゲート電極７、１２、サイドウォールスペーサ９
及び１６を不純物導入マスクとして使用し、これらに対
して自己整合で導入される。
【０２７３】この後、熱処理を施し、前記ｎ型不純物に
引き伸し拡散を施し、高い不純物濃度のｎ+ 型半導体領
域１１、１８の夫々を形成する。熱処理は、例えば窒素
ガス中、８００〜９００〔℃〕の高温度で約１５〜２０
〔分〕行う。前記ｎ+ 型半導体領域１１、１８の夫々は
ソース領域及びドレイン領域として使用される。図４３
及び図４４に示すように、前記ｎ+ 型半導体領域１１を
形成する工程により、メモリセルＭＣのＤＤＤ構造を採
用する駆動用ＭＩＳＦＥＴＱｄが完成し、ｎ+型半導体
領域１８を形成する工程により、ＬＤＤ構造を採用する
転送用ＭＩＳＦＥＴＱｔが完成する。また、ｎ+ 型半導
体領域１８を形成する工程により、周辺回路のＬＤＤ構
造を採用するｎチャネルＭＩＳＦＥＴＱｎが完成する。
また、同図４３及び図４４に示すように、前記ｎ+ 型半
導体領域１１及び１８を形成することにより、ｎ- 型ウ
エル領域３の周辺領域に配置されるｎ+ 型半導体領域１
１及び１８で形成されるガードリング領域Ｎ−ＧＲが完
成する。
【０２７４】《第３層目のゲート材形成工程》 次に、基板全面にエッチングを施し、主に、メモリセル
アレイＭＡＹのメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７上に形成された絶縁膜を除去する。こ
の絶縁膜の除去は、前記ゲート電極１３、ワード線１
３、基準電圧線１３の夫々の上部に形成された絶縁膜１
５及びサイドウォールスペーサ１６をエッチングマスク
として使用して行われる（それらマスクに規定された領
域が除去される）。つまり、ゲート電極１３、ワード線
１３、基準電圧線１３の夫々の下部に存在する絶縁膜は
残存する。この絶縁膜の除去は主にメモリセルＭＣの容
量素子Ｃの第１電極７となる駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の表面を露出する目的で行われる。ゲート
電極７つまり第１電極７の上部の絶縁膜は前述のように
酸化珪素膜で形成され、ゲート電極１３等の上部の絶縁
膜１５及びサイドウォールスペーサ１６は前述のように
酸化珪素膜で形成され、エッチング速度差は確保できな
いが、絶縁膜１５及びサイドウォールスペーサ１６の膜
厚が厚く形成されるので、この絶縁膜１５及びサイドウ
ォールスペーサ１６を残存し、第１電極７上の絶縁膜の
みを除去できる。
【０２７５】次に、前記ゲート電極７つまり第１電極７
の露出された表面上を含む基板全面に絶縁膜２１を形成
する。この絶縁膜２１は主にメモリセルＭＣの容量素子
Ｃの誘電体膜２１として使用される。絶縁膜２１は例え
ば無機シランをソースガスとするＣＶＤ法で堆積した酸
化珪素膜で形成する。容量素子Ｃの第１電極７は、Ｓｉ
2Ｈ6をソースガスとするＣＶＤ法で堆積され、表面を平
担化できるので、絶縁膜２１は絶縁耐圧を向上でき、そ
の結果、絶縁膜２１の膜厚は薄くできる。また、絶縁膜
２１は、単層の酸化珪素膜で形成されるので薄い膜厚で
形成でき、例えば約４０〜５０〔ｎｍ〕の薄い膜厚で形
成される。
【０２７６】次に、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔの一方の半導体領域（１８）及び他方の半導体領
域（１８）上において、前記絶縁膜２１及びその下層の
絶縁膜を除去し、接続孔２２を形成する（図４５参
照）。転送用ＭＩＳＦＥＴＱｔの一方の半導体領域上に
形成された接続孔２２は、この一方の半導体領域、駆動
用ＭＩＳＦＥＴＱｄのドレイン領域（１１）、ゲート電
極７、容量素子Ｃの第２電極（２３）の夫々を接続する
目的で形成される。転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域上に形成された接続孔２２は、この他方の半導
体領域、中間導電層（２３）の夫々を接続する目的で形
成される。この後者の絶縁膜２２に形成される接続孔２
２は、転送用ＭＩＳＦＥＴＱｔのゲート電極１３の側壁
に設けられたサイドウォールスペーサ１６よりもゲート
電極１３側に大きい開口サイズで形成される。つまり、
絶縁膜２１に形成された接続孔２２内にはサイドウォー
ルスペーサ１６の表面が露出し、他方の半導体領域（１
８）上の実質的な接続孔２２の開口サイズはサイドウォ
ールスペーサ１６で規定される。したがって、実質的な
接続孔２２のゲート電極１３側の開口位置は、サイドウ
ォールスペーサ１６がゲート電極１３に対して自己整合
で形成されるので、結果的にゲート電極１３に対して自
己整合で規定される。
【０２７７】次に、前記誘電体膜となる絶縁膜２１上を
含む基板全面に多結晶珪素膜２３を堆積する。この多結
晶珪素膜２３は第３層目のゲート材形成工程で形成され
る。多結晶珪素膜２３の一部は前記接続孔２２を通して
前記転送用ＭＩＳＦＥＴＱｔの半導体領域、駆動用ＭＩ
ＳＦＥＴＱｄのドレイン領域及びゲート電極７に接続さ
れる。この多結晶珪素膜２３は負荷用ＭＩＳＦＥＴＱｐ
のゲート電極（２３）、容量素子Ｃの第２電極（２
３）、導電層（２３）、中間導電層（２３）の夫々とし
て使用される。特に、多結晶珪素膜２３は、前記負荷用
ＭＩＳＦＥＴＱｐのゲート電極（２３）及び容量素子Ｃ
の第２電極（２３）として使用されるので、前述と同様
に、Ｓｉ2Ｈ6及びＰＨ3 をソースガスとするＣＶＤ法で
堆積される（ドープドポリシリコン）。多結晶珪素膜２
３は、上層の段差形状の成長を抑えるために、例えば６
０〜８０〔ｎｍ〕の薄い膜厚で形成され、１０20〜１０
21〔atoms/cm3〕程度の不純物濃度にＰが導入される。
【０２７８】この後、熱処理を施し、多結晶珪素膜２３
に導入されたＰの活性化を行う。この熱処理は窒素ガス
中、７００〜９００〔℃〕度の高温度で約２０〔分〕行
う。
【０２７９】次に、前記多結晶珪素膜２３にパターンニ
ングを施し、負荷用ＭＩＳＦＥＴＱｐのゲート電極２
３、容量素子Ｃの第２電極２３、導電層２３、中間導電
層２３の夫々を形成する。多結晶珪素膜２３のパターン
ニングは、例えばフォトリソグラフィ技術で形成された
マスクを使用し、ＲＩＥ等の異方性エッチングを施して
形成する。
【０２８０】前記第２電極２３を形成する工程により、
第１電極７、誘電体膜２１、第２電極２３の夫々を順次
積層した容量素子Ｃが完成する。
【０２８１】《第３ソース領域及びドレイン領域の形成
工程》 次に、図示しないが、周辺回路のｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域において、ｎ- 型ウエル領域３の活性
領域の主面部にｐ型不純物を導入する。ｐ型不純物はＢ
Ｆ2 を使用する。ＢＦ2 は、イオン打込み技術を使用
し、約５０〜７０〔ＫｅＶ〕程度のエネルギで約１０15
〜１０16〔atoms/cm2〕程度の不純物濃度で導入され
る。ＢＦ2 は、ゲート電極１３及びサイドウォールスペ
ーサ１６を不純物導入マスクとして使用し、このゲート
電極１３及びサイドウォールスペーサ１６に対して自己
整合で導入される。このｐ型不純物を導入することによ
り、高い不純物濃度のｐ+ 型半導体領域４０が形成さ
れ、周辺回路のＬＤＤ構造を採用するｐチャネルＭＩＳ
ＦＥＴＱｐが完成する。また、前記ｐ+ 型半導体領域４
０はメモリセルアレイＭＡＹの外周囲であってｐ- 型ウ
エル領域２の周辺領域の主面部にも形成され、このｐ+
型半導体領域４０はガードリング領域Ｐ−ＧＲを形成す
る（図４６参照）。
【０２８２】次に、前記負荷用ＭＩＳＦＥＴＱｐのゲー
ト電極２３、容量素子Ｃの第２電極２３、導電層２３、
中間導電層２３の夫々の側壁にサイドウォールスペーサ
（符号を付けない）を形成する（図４５及び図４６参
照）。このサイドウォールスペーサは、前記ゲート電極
２３、第２電極２３等の側壁の急峻な段差形状を緩和
し、上層の平担化（特に、負荷用ＭＩＳＦＥＴＱｐのチ
ャネル形成領域２６Ｎを含む第４層目ゲート材の平担
化）を図る目的で形成される。サイドウォールスペーサ
は、ゲート電極２３の上層を含む基板全面に酸化珪素膜
を堆積し、この堆積した膜厚に相当する分、ＲＩＥ等の
異方性エッチングを施すことで形成する。サイドウォー
ルスペーサの酸化珪素膜は、例えば無機シランをソース
ガスとするＣＶＤ法で堆積され、８０〜１２０〔ｎｍ〕
程度の膜厚で堆積される。
【０２８３】《第３ゲート絶縁膜の形成工程》 次に、前記ゲート電極２３、第２電極２３、導電層２
３、中間導電層２３の夫々の上部を含む基板全面に絶縁
膜２４を形成する。絶縁膜２４は、下層の前記ゲート電
極２３等の導電層、上層の導電層（２６）の夫々を電気
的に分離するとともに、負荷用ＭＩＳＦＥＴＱｐのゲー
ト絶縁膜２４として使用される。絶縁膜２４は、前述の
容量素子Ｃの誘電体膜２１等と同様に、無機シランガス
をソースガスとするＣＶＤ法で堆積した酸化珪素膜で形
成する。絶縁膜２４は、絶縁耐圧を確保するとともに、
負荷用ＭＩＳＦＥＴＱｐの導通特性（ＯＮ特性）を確保
する目的で、約５０〜７０〔ｎｍ〕程度の膜厚で形成す
る。
【０２８４】《第４層目のゲート材形成工程》 次に、メモリセルアレイＭＡＹのメモリセルＭＣの導電
層２３の上部において、前記絶縁膜２４に接続孔２５を
形成する。接続孔２５は下層の導電層２３、上層の導電
層（２６、実際には負荷用ＭＩＳＦＥＴＱｐのｎ型チャ
ネル形成領域２６Ｎ）の夫々を接続する目的で形成され
る。
【０２８５】次に、前記絶縁膜２４上を含む基板全面に
多結晶珪素膜を形成する。この多結晶珪素膜は第４層目
のゲート材形成工程により形成される。多結晶珪素膜は
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域（２６
Ｎ）、ソース領域（２６Ｐ）、電源電圧線（Ｖcc：２６
Ｐ）の夫々を形成する。多結晶珪素膜は、前述の多結晶
珪素膜（７、１３Ａ、１３Ｂ、２３の夫々）と異なり、
Ｓｉ2Ｈ6をソースガスとするＣＶＤ法で堆積した所謂ノ
ンドープドポリシリコンで形成する。この多結晶珪素膜
は例えば３０〜５０〔ｎｍ〕程度の薄い膜厚で形成す
る。つまり、多結晶珪素膜は、結晶粒が膜厚の均一性に
影響を及ぼさない膜厚よりも厚い膜厚で形成され、かつ
負荷用ＭＩＳＦＥＴＱｐのリーク電流を低減できる膜厚
よりも薄い膜厚で形成される。
【０２８６】《第４ソース領域及びドレイン領域の形成
工程》 次に、図示しないが、前記多結晶珪素膜（２６）上に絶
縁膜を形成する。この絶縁膜は、不純物導入の際の汚染
防止、表面のダメージの緩和等を目的として形成され
る。絶縁膜は、例えば熱酸化法で形成した酸化珪素膜で
形成し、約４〜６〔ｎｍ〕程度の薄い膜厚で形成する。
【０２８７】次に、前記多結晶珪素膜の全面にしきい値
電圧調整用不純物を導入する。このしきい値電圧調整用
不純物はｎ型不純物例えばＰを使用する。Ｐは負荷用Ｍ
ＩＳＦＥＴＱｐのしきい値電圧をエンハンスメント型に
する目的で導入される。エンハンスメント型のしきい値
電圧は約１０17〜１０18〔atoms/cm3〕の不純物濃度で
得られる。したがって、Ｐは、イオン打込み技術を使用
し、約２０〜４０〔ＫｅＶ〕程度のエネルギで約１０12
〜１０13〔atoms/cm2〕程度の不純物濃度で導入され
る。多結晶珪素膜に導入されるＰの不純物濃度が１０18
〔atoms/cm3〕を越えた場合、多結晶珪素膜はしきい値
電圧が上昇する（絶対値で大きくなる）ので高抵抗素子
として作用する。つまり、負荷用ＭＩＳＦＥＴＱｐは、
非導通時（ＯＦＦ時）において、ｎ型チャネル形成領域
（２６Ｎ）でのリーク電流分に相当する電流しかメモリ
セルＭＣの情報蓄積ノード領域に電源電圧Ｖccを供給で
きないので、情報の保持特性が劣化する。また、多結晶
珪素膜に導入されるＰの不純物濃度をさらに増加し、し
きい値電圧を上昇させると、リーク電流量が増大する。
このリーク電流の増大は消費電力化の妨げになる。前記
しきい値電圧調整用不純物を導入する工程により、ｎ型
チャネル形成領域２６Ｎが形成される（図４５及び図４
６参照）。
【０２８８】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの負荷用ＭＩＳＦＥＴＱｐのソース領域（２６
Ｐ）の形成領域及び電源電圧線（Ｖcc：２６Ｐ）の形成
領域において、前記多結晶珪素膜（２６）にｐ型不純物
を導入する。ｐ型不純物は、例えばＢＦ2 を使用し、前
記図７及び図９に符号２６Ｐを付けて一点鎖線で囲まれ
た領域内に導入される。このＢＦ2 は、イオン打込み技
術を使用し、約２０〜４０〔ＫｅＶ〕程度のエネルギで
約１０14〜１０15〔atoms/cm2〕程度の不純物濃度で導
入される。ｐ型不純物の導入に際してはフォトリソグラ
フィ技術で形成されたマスクを使用する。
【０２８９】次に、図４５及び図４６に示すように、前
記多結晶珪素膜にパターンニングを施し、ｎ型チャネル
形成領域２６Ｎ、ソース領域２６Ｐ、電源電圧線２６Ｐ
の夫々を形成する。多結晶珪素膜のパターンニングは、
例えばフォトリソグラフィ技術で形成されたマスクを使
用し、ＲＩＥ等の異方性エッチングで行う。前記ｎ型チ
ャネル形成領域２６Ｎ及びソース領域２６Ｐが形成され
ると、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐが完成
する。また、この負荷用ＭＩＳＦＥＴＱｐの完成によ
り、メモリセルＭＣが完成する。
【０２９０】《第１層目金属配線形成工程》 次に、前記メモリセルＭＣ上を含む基板全面に層間絶縁
膜２７を形成する。層間絶縁膜２７は酸化珪素膜２７
Ａ、ＢＰＳＧ膜２７Ｂの夫々を順次積層した２層の積層
構造で構成される。
【０２９１】下層の酸化珪素膜２７Ａは上層のＢＰＳＧ
膜２７Ｂに含有されるＢ、Ｐの夫々の下層側への漏れを
防止する目的で形成される。酸化珪素膜２７Ａは例えば
Ｓｉ(ＯＣ2Ｈ5)4 をソースガスとする、高温度（例えば
６００〜８００〔℃〕）、低圧力（例えば １.０〔tor
r〕）のＣＶＤ法で堆積される。酸化珪素膜２７Ａは例
えば１４０〜１６０〔ｎｍ〕の膜厚で形成される。
【０２９２】上層のＢＰＳＧ膜２７Ｂは表面を平担化し
て上層の段差形状の成長を抑える目的で形成される。Ｂ
ＰＳＧ膜２７Ｂは主に無機シラン（例えばＳｉＨ4 ）を
ソースガスとするＣＶＤ法で堆積される。このＢＰＳＧ
膜２７Ｂは、例えば２８０〜３２０〔ｎｍ〕の膜厚で堆
積後、グラスフローを施し、表面が平担化される。グラ
スフローは、例えば窒素ガス中、８００〜９００〔℃〕
の高温度で約１０〔分〕行う。
【０２９３】次に、前記層間絶縁膜２７に接続孔２８を
形成する。接続孔２８は、メモリセルアレイＭＡＹにお
いて、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
の半導体領域（１８）上に形成された中間導電層２３上
に形成される（図４５参照）。また、接続孔２８は、メ
モリセルアレイＭＡＹの周辺領域、つまりガードリング
領域Ｐ−ＧＲのｐ+ 型半導体領域４０の上部、ガードリ
ング領域Ｎ−ＧＲのｎ+ 型半導体領域１１及び１８の上
部の夫々にも形成される。接続孔２８は、フォトリソグ
ラフィ技術で形成されたマスクを使用し、ＲＩＥ等の異
方性エッチングで形成する。
【０２９４】次に、前記層間絶縁膜２７上を含む基板全
面に高融点金属膜２９を形成する。高融点金属膜２９は
第１層目の金属配線形成工程で形成される。この高融点
金属膜２９は例えばスパッタ法で堆積したＷ膜で形成す
る。Ｗ膜は、ＣＶＤ法で堆積した場合、段差形状部分で
のステップカバレッジは良好であるが、層間絶縁膜２７
の表面から剥がれ易い。スパッタ法で堆積されるＷ膜
は、層間絶縁膜２７の表面での接着性が高い利点がある
が、ステップカバレッジが悪く、しかも膜厚が厚いと内
部応力が増大する欠点がある。そこで、本実施例のＳＲ
ＡＭは、Ｗ膜の接着性が高い利点を生かし、Ｗ膜の下地
の層間絶縁膜２７の表面を平担化して（ＢＰＳＧ膜２７
Ｂを使用しグラスフローを施す）ステップカバレッジに
対処し、Ｗ膜を薄膜化して内部応力に対処する。Ｗ膜は
金属配線としては薄い例えば２８０〜３２０〔ｎｍ〕の
膜厚で形成する。
【０２９５】次に、前記高融点金属膜２９にパターンニ
ングを施し、メモリセルアレイＭＡＹにおいて、メイン
ワード線（ＭＷＬ）２９、サブワード線（ＳＷＬ）２
９、中間導電層２９の夫々を形成する（図４７参照）。
前記中間導電層２９の一部は接続孔２８を通して下層の
中間導電層２３に接続される。この中間導電層２３はメ
モリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導体
領域（１８）に接続される。また、メモリセルアレイＭ
ＡＹ以外の領域において、例えばガードリング領域Ｐ−
ＧＲのｐ+ 型半導体領域４０の上部においては基準電圧
線（Ｖss）２９として形成され、ガードリング領域Ｎ−
ＧＲのｎ+ 型半導体領域１１及び１８の上部においては
電源電圧線（Ｖcc）２９として形成される（図４８参
照）。前記高融点金属膜２９のパターンニングは、例え
ばフォトリソグラフィ技術で形成されたマスクを使用
し、異方性エッチングで行う。
【０２９６】《第２層目金属配線の形成工程》 次に、前記メインワード線２９、サブワード線２９、中
間導電層２９等の上部を含む基板全面に層間絶縁膜３０
を形成する。層間絶縁膜３０は、酸化珪素膜３０Ａ、酸
化珪素膜３０Ｂ、酸化珪素膜３０Ｃの夫々を順次積層し
た３層の積層構造で形成される。
【０２９７】下層の酸化珪素膜３０Ａはテトラエソキシ
シランガス（ＴＥＯＳ：Ｓｉ(ＯＣ2Ｈ5）4）をソースガ
スとするプラズマＣＶＤ法で堆積される。酸化珪素膜３
０Ａは、平担部、段差部の夫々での膜厚を均一に形成で
き、例えばメインワード線２９、サブワード線２９の夫
々の間の凹部（最小配線間隔に相当する）を埋込みその
表面上を平担化する場合に、オーバーハング形状がほと
んど発生しないので、所謂巣の発生が生じない。この酸
化珪素膜３０Ａは、前記最小配線間隔を埋込みその表面
を平担化する目的で、最小配線間隔の２分の１以上の膜
厚、例えば４００〜６００〔ｎｍ〕程度の膜厚で形成す
る。
【０２９８】中間層の酸化珪素膜３０Ｂは、スピンオン
グラス法を使用し、例えば２００〜３００〔ｎｍ〕の膜
厚で塗布し、ベーク処理を施した後、全面エッチングさ
れる。この酸化珪素膜３０Ｂは主に層間絶縁膜３０の表
面の平担化を目的として形成される。前記全面エッチン
グは、下層の導電層（２９）、上層の導電層（３３）の
夫々の接続部分（接続孔３１内）には残存させず、かつ
段差部分に残存させる条件下で行われる。
【０２９９】上層の酸化珪素膜３０Ｃは、下層の酸化珪
素膜３０Ａと同様に、テトラエソキシシランガスをソー
スガスとするプラズマＣＶＤ法で堆積される。この酸化
珪素膜３０Ｃは例えば３００〜５００〔ｎｍ〕の膜厚で
形成する。酸化珪素膜３０Ｃは、主に、層間絶縁膜３０
としての上下配線層間の絶縁分離に必要な膜厚を確保す
るとともに、中間層の酸化珪素膜３０Ｂを被覆し、この
中間層の酸化珪素膜３０Ｂの膜質の劣化を防止する目的
で形成される。
【０３００】次に、前記層間絶縁膜３０に接続孔３１を
形成する。接続孔３１は、例えばフォトリソグラフィ技
術で形成されたマスクを使用し、ＲＩＥ等の異方性エッ
チングで形成する。
【０３０１】次に、図４７及び図４８に示すように、メ
モリセルアレイＭＡＹにおいて、前記層間絶縁膜３０上
に相補性データ線（ＤＬ）３３を形成する。また、メモ
リセルアレイＭＡＹの周辺領域において、例えばガード
リング領域Ｐ−ＧＲのｐ+ 型半導体領域４０上において
基準電圧線（Ｖss）３３、ガードリング領域Ｎ−ＧＲの
ｎ+ 型半導体領域１１及び１８上において電源電圧線
（Ｖcc）３３の夫々を形成する。
【０３０２】前記相補性データ線３３（及び配線３３）
は第２層目の金属配線形成工程で形成される。相補性デ
ータ線３３は接続孔３１を通して下層の中間導電層２９
に接続される。相補性データ線３３は、下層の金属膜３
３Ａ、中間層のアルミニウム合金膜３３Ｂ、上層の金属
膜３３Ｃの夫々を順次積層した２層の積層構造で形成さ
れる。下層の金属膜３３Ａは、例えばスパッタ法で堆積
されたＴｉＷ膜で形成され、約３０〜５０〔ｎｍ〕程度
の膜厚で形成される。この下層の金属膜３３Ａは、主に
バリアメタル膜として機能するので、ＴｉＷ膜以外の
膜、例えばＴｉＮ膜等で形成してもよい。この中間層の
アルミニウム合金膜３３Ｂは、スパッタ法で堆積され
た、Ｃｕ、Ｓｉの少なくともいずれか一方が添加された
アルミニウムで形成され、約７００〜９００〔ｎｍ〕程
度の膜厚で形成される。上層の金属膜３３Ｃは、例えば
スパッタ法で堆積されたＴｉＷ膜で形成され、約１５０
〜２５０〔ｎｍ〕程度の膜厚で形成される。この上層の
金属膜３３Ｃは、主に中間層のアルミニウム合金膜３３
Ｂをパターンニングする際の回析現象を防止する（光反
射率を低下し、ハレーション効果を防止する）目的で、
又アルミニウムヒルロックを防止する目的で形成され
る。
【０３０３】《ファイナルパッシベーション膜の形成工
程》 次に、前述の図６、図３３及び図３４に示すように、前
記相補性データ線３３上を含む基板全面にファイナルパ
ッシベーション膜３４を形成する。ファイナルパッシベ
ーション膜３４は、詳細な構造を示していないが、酸化
珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層した３層
の積層構造で構成される。
【０３０４】下層の酸化珪素膜は、さらに３層の積層構
造で形成され、前述の層間絶縁膜３０と同様の構造で形
成される。つまり、下層の酸化珪素膜は、テトラエソキ
シシランガスをソースガスとするプラズマＣＶＤ法で堆
積した酸化珪素膜、塗布後にエッチングされ段差部にの
み残存させた酸化珪素膜、テトラエソキシシランガスを
ソースガスとするプラズマＣＶＤ法で堆積した酸化珪素
膜の夫々を順次積層し形成される。下層の酸化珪素膜の
下層、上層の夫々の酸化珪素膜は、相補性データ線３３
のアルミニウム合金膜３３Ｂを形成した後に形成される
ので、低温度例えば約４００〔℃〕以下で生成できる前
述のＣＶＤ法を使用する。この下層の酸化珪素膜の下層
の酸化珪素膜は例えば４００〜６００〔ｎｍ〕程度の膜
厚で形成され、中間層の酸化珪素膜は２００〜３００
〔ｎｍ〕程度の膜厚で形成され、上層の酸化珪素膜は７
００〜９００〔ｎｍ〕程度の膜厚で形成される。
【０３０５】中間層の窒化珪素膜は主に耐湿性を向上す
る目的で形成される。この中間層の窒化珪素膜は、例え
ばプラズマＣＶＤ法で堆積され、１.０〜１.４〔μｍ〕
の膜厚で形成される。
【０３０６】上層の樹脂膜は、例えばポリイミド系樹脂
膜で形成され、主にα線を遮蔽する目的で形成される。
この上層の樹脂膜は例えば２.２〜２.４〔μｍ〕の膜厚
で形成される。
【０３０７】これら一連の製造プロセスが施されると、
本実施例のＳＲＡＭは完成する。
【０３０８】前述の本実施例のＳＲＡＭによれば、以下
の作用効果が得られる。
【０３０９】（１）素子分離絶縁膜４でいずれもゲート
幅が規定される２個の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２の夫々を有するメモリセルＭＣが前記ゲート幅方向
（Ｘ方向）と一致する方向に複数個配列され、この複数
個配列されるメモリセルＭＣのうち、配列方向の初段、
終段の少なくともいずれか一方のメモリセルＭＣ１の他
方の転送用ＭＩＳＦＥＴＱｔ２、この他方の転送用ＭＩ
ＳＦＥＴＱｔ２のゲート幅方向に一致する方向に配置さ
れかつ前記複数個配列されたメモリセルＭＣの外周領域
に配置されたｐ- 型ウエル領域２（基板）に基準電位
（Ｖss）を供給するｐ+ 型半導体領域４０（ガードリン
グ領域Ｐ−ＧＲ又はウエルコンタクト領域ＰＷＣ１若し
くはＰＷＣ２）の夫々の間が素子分離絶縁膜４を介在し
離隔される、ＳＲＡＭにおいて、前記配列方向の初段、
終段のいずれかのメモリセルＭＣ１の他方の転送用ＭＩ
ＳＦＥＴＱｔ２のゲート幅Ｌ1 を規定する素子分離絶縁
膜４と前記ｐ+ 型半導体領域４０との間に活性領域（ダ
ミー活性領域）４Ｄ１を配置し、前記他方の転送用ＭＩ
ＳＦＥＴＱｔ２と前記ｐ+ 型半導体領域４０との間の離
隔寸法（Ｌ5 にＬ3 を加算した寸法）に比べて、この他
方の転送用ＭＩＳＦＥＴＱｔ２と前記ｐ+ 型半導体領域
４０との間に配置される前記素子分離絶縁膜４の前記離
隔の方向と一致する方向の幅寸法Ｌ3 を小さくする（前
記図１０参照）。
【０３１０】この構成により、（Ａ）前記配列方向の初
段、終段のいずれかのメモリセルＭＣ１の他方の転送用
ＭＩＳＦＥＴＱｔ２とｐ+ 型半導体領域４０との間の素
子分離絶縁膜（端部）４の幅寸法Ｌ3 が活性領域４Ｄ１
を配置した分小さくされ、この素子分離絶縁膜（端部）
の幅寸法Ｌ3 が、配列方向の初段、終段のいずれかのメ
モリセルＭＣ１の一方の転送用ＭＩＳＦＥＴＱｔ１と配
列方向の初段の次段、終段の前段のいずれかのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔとの間の素子分離絶縁
膜（内部）４の幅寸法Ｌ4 と同等に又は近似できるの
で、配列方向の初段、終段のいずれかのメモリセルＭＣ
の一方の転送用ＭＩＳＦＥＴＱｔ１のゲート幅Ｌ2 を規
定する素子分離絶縁膜４、他方の転送用ＭＩＳＦＥＴＱ
ｔ２のゲート幅Ｌ1 を規定する素子分離絶縁膜４の夫々
の幅寸法Ｌ4 、Ｌ3 の周期性を維持し、配列方向の初
段、終段のいずれかのメモリセルＭＣ１の２個の転送用
ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々のゲート幅寸法Ｌ
1 、Ｌ2 を均一化できる。（Ｂ）また、前記作用効果
（Ａ）に基づき、配列方向の初段、終段のいずれかのメ
モリセルＭＣ１の一方の転送用ＭＩＳＦＥＴＱｔ１及び
それに接続される一方の駆動用ＭＩＳＦＥＴＱｄ１で与
えられるβレシオ、他方の転送用ＭＩＳＦＥＴＱｔ２及
びそれに接続される他方の駆動用ＭＩＳＦＥＴＱｄ２で
与えられるβレシオの夫々を均一化でき、メモリセルＭ
Ｃ１の情報保持特性を向上できるので、ＳＲＡＭの回路
動作上の信頼性を向上できる。
【０３１１】（２）素子分離絶縁膜４でいずれもゲート
幅が規定される２個の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２を有するメモリセルＭＣが前記ゲート幅方向と一致す
る方向に複数個配列され、この複数個配列されるメモリ
セルＭＣのうち、配列方向の初段、終段の少なくともい
ずれか一方のメモリセルＭＣの他方の転送用ＭＩＳＦＥ
ＴＱｔ２、この他方の転送用ＭＩＳＦＥＴＱｔ２のゲー
ト幅方向に一致する方向に配置されかつ前記複数個配列
されたメモリセルＭＣの外周領域に配置されたｐ- 型ウ
エル領域２に基準電位を供給するｐ+ 型半導体領域４０
の夫々の間が素子分離絶縁膜４を介在し離隔される、Ｓ
ＲＡＭにおいて、前記配列方向の初段、終段のいずれか
のメモリセルＭＣの他方の転送用ＭＩＳＦＥＴＱｔ２の
チャネル形成領域と前記ｐ+ 型半導体領域４０との間の
素子分離絶縁膜４の前記ゲート幅方向に一致する方向の
幅寸法Ｌ3 、前記配列方向の初段、終段のいずれかのメ
モリセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ１のチャ
ネル形成領域と配列方向の初段の次段、終段の前段のい
ずれかのメモリセルＭＣの一方の転送用ＭＩＳＦＥＴＱ
ｔ１のチャネル形成領域との間の素子分離絶縁膜４の前
記ゲート幅方向と一致する方向の幅寸法Ｌ4 の夫々が実
質的に同一寸法で構成される（前記図１０参照）。
【０３１２】この構成により、（Ａ）前記配列方向の初
段、終段のいずれかのメモリセルＭＣ１の他方の転送用
ＭＩＳＦＥＴＱｔ２とｐ+ 型半導体領域４０との間の素
子分離絶縁膜（端部）４の幅寸法Ｌ3 、配列方向の初
段、終段のいずれかのメモリセルＭＣ１の一方の転送用
ＭＩＳＦＥＴＱｔ１と配列方向の初段の次段、終段の前
段のいずれかのメモリセルＭＣの一方の転送用ＭＩＳＦ
ＥＴＱｔ１との間の素子分離絶縁膜（内部）の幅寸法Ｌ
4 とが実質的に同一寸法で構成され、配列方向の初段、
終段のいずれかのメモリセルＭＣ１の他方の転送用ＭＩ
ＳＦＥＴＱｔ２のゲート幅Ｌ1 を規定する素子分離絶縁
膜４、一方の転送用ＭＩＳＦＥＴＱｔ１のゲート幅Ｌ2
を規定する素子分離絶縁膜４の夫々の幅寸法Ｌ3 、Ｌ4
の周期性を維持し、配列方向の初段、終段のいずれかの
メモリセルＭＣ１の２個の転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々のゲート幅寸法Ｌ2 、Ｌ1 を均一化でき
る。（Ｂ）また、前記作用効果（Ａ）に基づき、配列方
向の初段、終段のいずれかのメモリセルＭＣの一方の転
送用ＭＩＳＦＥＴＱｔ１及びそれに接続される一方の駆
動用ＭＩＳＦＥＴＱｄ１で与えられるβレシオ、他方の
転送用ＭＩＳＦＥＴＱｔ２及びそれに接続される他方の
駆動用ＭＩＳＦＥＴＱｄ２で与えられるβレシオの夫々
を均一化でき、メモリセルＭＣ１の情報保持特性を向上
できるので、ＳＲＡＭの回路動作上の信頼性を向上でき
る。
【０３１３】（３）前記手段（１）又は手段（２）に記
載される、前記配列方向の初段、終段のいずれかのメモ
リセルＭＣ１の一方の転送用ＭＩＳＦＥＴＱｔ１、他方
の転送用ＭＩＳＦＥＴＱｔ２の夫々のゲート幅寸法Ｌ
2 、Ｌ1 が実質的に同一寸法で構成される。
【０３１４】この構成により、前記配列方向の初段、終
段のいずれかのメモリセルＭＣ１の一方の転送用ＭＩＳ
ＦＥＴＱｔ１及びそれに接続される一方の駆動用ＭＩＳ
ＦＥＴＱｄ１で与えられるβレシオ、他方の転送用ＭＩ
ＳＦＥＴＱｔ２及びそれに接続される駆動用ＭＩＳＦＥ
ＴＱｄ２で与えられるβレシオの夫々を均一化でき、メ
モリセルＭＣ１の情報保持特性を向上できるので、ＳＲ
ＡＭの回路動作上の信頼性を向上できる。
【０３１５】（４）前記手段（１）乃至手段（３）に記
載されるいずれかの配列方向の初段、終段のいずれかの
メモリセルＭＣ１の他方の転送用ＭＩＳＦＥＴＱｔ２の
ゲート幅Ｌ1 を規定する素子分離絶縁膜４の幅寸法Ｌ3
又は他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅寸法Ｌ
1 、配列方向の初段の次段、終段の前段のいずれかのメ
モリセルＭＣの他方の転送用ＭＩＳＦＥＴＱｔ２のゲー
ト幅Ｌ11を規定する素子分離絶縁膜４の幅寸法Ｌ4 又は
他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅寸法Ｌ11の
夫々が実質的に同一寸法で構成される。
【０３１６】この構成により、前記配列方向の初段、終
段のいずれかのメモリセルＭＣ１のβレシオ、配列方向
の初段の次段、終段の前段のいずれかのメモリセルＭＣ
のβレシオの夫々が均一化でき、両者のメモリセルＭＣ
１、ＭＣの夫々の情報保持特性を均一化できるので、Ｓ
ＲＡＭの回路動作上の信頼性をより一層向上できる（い
ずれかの情報保持特性が劣化した場合、この情報保持特
性が劣化したメモリセルＭＣ１又はＭＣでＳＲＡＭのシ
ステム全体の情報保持特性が決定されるが、これを防止
できる）。
【０３１７】（５）前記手段（１）乃至手段（４）のい
ずれかに記載される、ｐ- 型ウエル領域２に基準電位を
供給するｐ+ 型半導体領域４０は、前記複数個配列され
るメモリセルＭＣの周囲を取り囲むガードリング領域Ｐ
−ＧＲである、又は複数個配列されるメモリセルＭＣの
周囲に前記配列方向若しくはこの配列方向と交差する方
向に沿って所定間隔で配置されたウエルコンタクト領域
ＰＷＣ１若しくはＰＷＣ２である。
【０３１８】（６）素子分離絶縁膜４でいずれもゲート
幅が規定される２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ
２を有するメモリセルＭＣが前記ゲート幅方向と一致す
る方向（Ｙ方向）に複数個配列され、この複数個配列さ
れるメモリセルＭＣのうち、配列方向の初段、終段の少
なくともいずれか一方のメモリセルＭＣ１の他方の駆動
用ＭＩＳＦＥＴＱｄ２、この他方の駆動用ＭＩＳＦＥＴ
Ｑｄ２のゲート幅方向に一致する方向に配置されかつ前
記複数個配列されたメモリセルＭＣの外周領域に配置さ
れたｐ- 型ウエル領域２に基準電位を供給するｐ+ 型半
導体領域４０の夫々の間が素子分離絶縁膜４を介在し離
隔される、ＳＲＡＭにおいて、前記配列方向の初段、終
段のいずれかのメモリセルＭＣ１の他方の駆動用ＭＩＳ
ＦＥＴＱｄ２のゲート幅Ｌ6 を規定する素子分離絶縁膜
４と前記ｐ+ 型半導体領域４０との間に活性領域（ダミ
ー活性領域）４Ｄ２を配置し、前記他方の駆動用ＭＩＳ
ＦＥＴＱｄ２と前記ｐ+ 型半導体領域４０との間の離隔
寸法（Ｌ10にＬ8 を加算した寸法）に比べて、この他方
の駆動用ＭＩＳＦＥＴＱｄ２と前記ｐ+ 型半導体領域４
０との間に配置される前記素子分離絶縁膜４の前記離隔
の方向と一致する方向の幅寸法Ｌ8 を小さくする（前記
図１０参照）。
【０３１９】この構成により、（Ａ）前記配列方向の初
段、終段のいずれかのメモリセルＭＣ１の他方の駆動用
ＭＩＳＦＥＴＱｄ２とｐ+ 型半導体領域４０との間の素
子分離絶縁膜（端部）４の幅寸法Ｌ8 が活性領域４Ｄ２
を配置した分小さくされ、この素子分離絶縁膜（端部）
４の幅寸法Ｌ8 が、配列方向の初段、終段のいずれかの
メモリセルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１と
配列方向の初段の次段、終段の前段のいずれかのメモリ
セルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ１との間の素
子分離絶縁膜（内部）４の幅寸法Ｌ9 と同等に又は近似
できるので、配列方向の初段、終段のいずれかのメモリ
セルＭＣ１の他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート
幅Ｌ6 を規定する素子分離絶縁膜４、一方の駆動用ＭＩ
ＳＦＥＴＱｄ１のゲート幅Ｌ7 を規定する素子分離絶縁
膜４の夫々の幅寸法Ｌ8 、Ｌ9 の周期性を維持し、配列
方向の初段、終段のいずれかのメモリセルＭＣ１の２個
の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅
寸法Ｌ7 、Ｌ6 を均一化できる。（Ｂ）また、前記作用
効果（Ａ）に基づき、配列方向の初段、終段のいずれか
のメモリセルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１
及びそれに接続される一方の転送用ＭＩＳＦＥＴＱｔ１
で与えられるβレシオ、他方の駆動用ＭＩＳＦＥＴＱｄ
２及びそれに接続される他方の転送用ＭＩＳＦＥＴＱｔ
２で与えられるβレシオの夫々を均一化でき、メモリセ
ルＭＣ１の情報保持特性を向上できるので、ＳＲＡＭの
回路動作上の信頼性を向上できる。
【０３２０】（７）素子分離絶縁膜４でいずれもゲート
幅が規定される２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ
２を有するメモリセルＭＣが前記ゲート幅方向と一致す
る方向に複数個配列され、この複数個配列されるメモリ
セルＭＣのうち、配列方向の初段、終段の少なくともい
ずれか一方のメモリセルＭＣ１の他方の駆動用ＭＩＳＦ
ＥＴＱｄ２、この他方の駆動用ＭＩＳＦＥＴＱｄ２のゲ
ート幅方向に一致する方向に配置されかつ前記複数個配
列されたメモリセルＭＣの外周領域に配置されたｐ- 型
ウエル領域２に基準電位を供給するｐ+ 型半導体領域４
０の夫々の間が素子分離絶縁膜４を介在し離隔される、
ＳＲＡＭにおいて、前記配列方向の初段、終段のいずれ
かのメモリセルＭＣ１の他方の駆動用ＭＩＳＦＥＴＱｄ
２のチャネル形成領域と前記ｐ+ 型半導体領域４０との
間の素子分離絶縁膜４の前記ゲート幅方向に一致する方
向の幅寸法Ｌ8 、前記配列方向の初段、終段のいずれか
のメモリセルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１
のチャネル形成領域と配列方向の初段の次段、終段の前
段のいずれかのメモリセルＭＣの一方の駆動用ＭＩＳＦ
ＥＴＱｄ１のチャネル形成領域との間の素子分離絶縁膜
４の前記ゲート幅方向と一致する方向の幅寸法Ｌ9 の夫
々が実質的に同一寸法で構成される。
【０３２１】この構成により、（Ａ）前記配列方向の初
段、終段のいずれかのメモリセルＭＣ１の他方の駆動用
ＭＩＳＦＥＴＱｄ２とｐ+ 型半導体領域４０との間の素
子分離絶縁膜（端部）４の幅寸法Ｌ8 、配列方向の初
段、終段のいずれかのメモリセルＭＣ１の一方の駆動用
ＭＩＳＦＥＴＱｄ１と配列方向の初段の次段、終段の前
段のいずれかのメモリセルＭＣの一方の駆動用ＭＩＳＦ
ＥＴＱｄ１との間の素子分離絶縁膜（内部）４の幅寸法
Ｌ9 とが実質的に同一寸法で構成され、配列方向の初
段、終段のいずれかのメモリセルＭＣ１の他方の駆動用
ＭＩＳＦＥＴＱｄ２のゲート幅Ｌ6 を規定する素子分離
絶縁膜４、一方の駆動用ＭＩＳＦＥＴＱｄ１のゲート幅
Ｌ7 を規定する素子分離絶縁膜４の夫々の幅寸法Ｌ8 、
Ｌ9 の周期性を維持し、配列方向の初段、終段のいずれ
かのメモリセルＭＣ１の２個の駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々のゲート幅寸法Ｌ7 、Ｌ6 を均一化で
きる。（Ｂ）また、前記作用効果（Ａ）に基づき、配列
方向の初段、終段のいずれかのメモリセルＭＣ１の一方
の駆動用ＭＩＳＦＥＴＱｄ１及びそれに接続される一方
の転送用ＭＩＳＦＥＴＱｔ１で与えられるβレシオ、他
方の駆動用ＭＩＳＦＥＴＱｄ２及びそれに接続される他
方の転送用ＭＩＳＦＥＴＱｔ２で与えられるβレシオの
夫々を均一化でき、メモリセルＭＣ１の情報保持特性を
向上できるので、ＳＲＡＭの回路動作上の信頼性を向上
できる。
【０３２２】（８）前記手段（６）又は手段（７）に記
載される、前記配列方向の初段、終段のいずれかのメモ
リセルＭＣ１の一方の駆動用ＭＩＳＦＥＴＱｄ１、他方
の駆動用ＭＩＳＦＥＴＱｄ２の夫々のゲート幅寸法Ｌ
7 、Ｌ6 が実質的に同一寸法で構成される。
【０３２３】この構成により、前記配列方向の初段、終
段のいずれかのメモリセルＭＣ１の一方の駆動用ＭＩＳ
ＦＥＴＱｄ１及びそれに接続される一方の転送用ＭＩＳ
ＦＥＴＱｔ１で与えられるβレシオ、他方の駆動用ＭＩ
ＳＦＥＴＱｄ１及びそれに接続される他方の転送用ＭＩ
ＳＦＥＴＱｔ２で与えられるβレシオの夫々を均一化で
き、メモリセルＭＣ１の情報保持特性を向上できるの
で、ＳＲＡＭの回路動作上の信頼性を向上できる。
【０３２４】（９）前記手段（６）乃至手段（８）に記
載されるいずれかの配列方向の初段、終段のいずれかの
メモリセルＭＣ１の他方の駆動用ＭＩＳＦＥＴＱｄ２の
ゲート幅Ｌ6 を規定する素子分離絶縁膜４の幅寸法Ｌ8
又は他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート幅寸法Ｌ
6 、配列方向の初段の次段、終段の前段のいずれかのメ
モリセルＭＣの他方の駆動用ＭＩＳＦＥＴＱｄ２のゲー
ト幅を規定する素子分離絶縁膜４の幅寸法又は他方の駆
動用ＭＩＳＦＥＴＱｄ２のゲート幅寸法の夫々が実質的
に同一寸法で構成される。
【０３２５】この構成により、前記配列方向の初段、終
段のいずれかのメモリセルＭＣ１のβレシオ、配列方向
の初段の次段、終段の前段のいずれかのメモリセルＭＣ
のβレシオの夫々が均一化でき、両者のメモリセルＭＣ
１、ＭＣの夫々の情報保持特性を均一化できるので、Ｓ
ＲＡＭの回路動作上の信頼性をより一層向上できる。
【０３２６】（１０）前記手段（６）乃至手段（９）の
いずれかに記載される、ｐ- 型ウエル領域２に基準電位
を供給するｐ+ 型半導体領域４０は、前記複数個配列さ
れるメモリセルＭＣの周囲を取り囲むガードリング領域
Ｐ−ＧＲである。
【０３２７】（１１）素子分離絶縁膜４でいずれもゲー
ト幅が規定される２個の転送用ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２を有するメモリセルＭＣが前記ゲート長方向と一致
する方向（Ｙ方向）に複数個配列され、このゲート長方
向と一致する方向に複数個配列されたメモリセルＭＣの
夫々に沿った一側に素子分離絶縁膜４を介在しｐ- 型ウ
エル領域２に基準電位を供給するｐ+ 型半導体領域４０
が配置される、ＳＲＡＭにおいて、前記ゲート長方向と
一致する方向に複数個配列されたメモリセルＭＣの夫々
の他方の転送用ＭＩＳＦＥＴＱｔ２のゲート幅Ｌ1 を規
定する素子分離絶縁膜４とこの複数個配列されたメモリ
セルＭＣの一側に沿って配置されたｐ+ 型半導体領域４
０との間に、前記他方の転送用ＭＩＳＦＥＴＱｔ２が配
置される活性領域の形状と同一形状若しくは近似した形
状の活性領域又はこの活性領域の一部（ダミー活性領
域）４Ｄ１が配置される（前記図１０参照）。
【０３２８】この構成により、（Ａ）前記ゲート長方向
と一致する方向に複数個配列されるメモリセルＭＣの夫
々の他方の転送用ＭＩＳＦＥＴＱｔ２とｐ+ 型半導体領
域４０との間の素子分離絶縁膜４の幅寸法Ｌ3 が活性領
域又はその一部４Ｄ１を配置した分（寸法Ｌ5 に相当す
る分）小さくされ、この素子分離絶縁膜（端部）４の幅
寸法Ｌ3 が、メモリセルＭＣ１の一方の転送用ＭＩＳＦ
ＥＴＱｔ１とゲート幅方向に配置される次段の他のメモ
リセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ１との間の
素子分離絶縁膜（内部）４の幅寸法Ｌ4 と同等に又は近
似できるので、ゲート長方向と一致する方向に複数個配
列されたメモリセルＭＣの夫々の他方の転送用ＭＩＳＦ
ＥＴＱｔ２のゲート幅Ｌ1 を規定する素子分離絶縁膜
４、一方の転送用ＭＩＳＦＥＴＱｔ１のゲート幅Ｌ2 を
規定する素子分離絶縁膜４の夫々の幅寸法Ｌ3 、Ｌ4 の
周期性を維持し、ゲート長方向と一致する方向に複数個
配列されたメモリセルＭＣの２個の転送用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２の夫々のゲート幅寸法Ｌ2 、Ｌ1 を均一
化できる。（Ｂ）また、前記作用効果（Ａ）に基づき、
ゲート長方向と一致する方向に複数個配列されるメモリ
セルＭＣの夫々の一方の転送用ＭＩＳＦＥＴＱｔ１及び
それに接続される一方の駆動用ＭＩＳＦＥＴＱｄ１で与
えられるβレシオ、他方の転送用ＭＩＳＦＥＴＱｔ２及
びそれに接続される他方の駆動用ＭＩＳＦＥＴＱｄ２で
与えられるβレシオの夫々を均一化でき、メモリセルＭ
Ｃの情報保持特性を向上できるので、ＳＲＡＭの回路動
作上の信頼性を向上できる。
【０３２９】（１２）いずれもソース領域又はドレイン
領域（１８）の周囲の形状が素子分離絶縁膜４で規定さ
れる２個の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２を有する
メモリセルＭＣがゲート幅方向と一致する方向（Ｘ方
向）に複数個配列され、このゲート幅方向と一致する方
向に複数個配列されたメモリセルＭＣの夫々に沿った一
側に素子分離絶縁膜４を介在しｐ- 型ウエル領域２に基
準電位を供給するｐ+ 型半導体領域４０が配置される、
ＳＲＡＭにおいて、前記ゲート幅方向と一致する方向に
複数個配列されたメモリセルＭＣの夫々の他方の転送用
ＭＩＳＦＥＴＱｔ２のソース領域又はドレイン領域とこ
の複数個配列されたメモリセルＭＣの一側に沿って配置
されたｐ+ 型半導体領域４０との間に、前記他方の転送
用ＭＩＳＦＥＴＱｔ２が配置される活性領域の形状と同
一形状若しくは近似した形状の活性領域又はこの活性領
域の一部（ダミー活性領域）４Ｄ３が配置される。
【０３３０】この構成により、（Ａ）前記ゲート幅方向
と一致する方向に複数個配列されるメモリセルＭＣの他
方の転送用ＭＩＳＦＥＴＱｔ２の相補性データ線（Ｄ
Ｌ，３３）に接続されるソース領域又はドレイン領域と
ｐ+ 型半導体領域４０との間の素子分離絶縁膜（端部）
４の幅寸法が活性領域又はその一部４Ｄ３を配置した分
小さくされ、この素子分離絶縁膜（端部）４の幅寸法
が、メモリセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ１
とゲート長方向に配置される次段の他のメモリセルＭＣ
の一方の転送用ＭＩＳＦＥＴＱｔ１との間の素子分離絶
縁膜（内部）４の幅寸法と同等に又は近似できるので、
ゲート幅方向と一致する方向に複数個配列されたメモリ
セルＭＣの夫々の他方の転送用ＭＩＳＦＥＴＱｔ２のソ
ース領域又はドレイン領域の周囲を規定する素子分離絶
縁膜４、一方の転送用ＭＩＳＦＥＴＱｔ１のソース領域
又はドレイン領域の周囲を規定する素子分離絶縁膜４の
夫々の幅寸法の周期性を維持し、ゲート幅方向と一致す
る方向に複数個配列されたメモリセルＭＣの２個の転送
用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々のソース領域又は
ドレイン領域の形状を均一化できる。（Ｂ）また、前記
作用効果（Ａ）に基づき、前記ゲート幅方向と一致する
方向に複数個配列されるメモリセルＭＣの夫々の他方の
転送用ＭＩＳＦＥＴＱｔ２のソース領域又はドレイン領
域と相補性データ線との間の導通不良、接続抵抗値の変
動等を防止できる。
【０３３１】（１３）素子分離絶縁膜４でいずれもゲー
ト幅が規定される２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑ
ｄ２を有するメモリセルＭＣがゲート長方向と一致する
方向に複数個配列され、このゲート長方向と一致する方
向に複数個配列されたメモリセルＭＣの夫々に沿った一
側に素子分離絶縁膜４を介在しｐ- 型ウエル領域２に基
準電位を供給するｐ+ 型半導体領域４０が配置される、
ＳＲＡＭにおいて、前記ゲート長方向と一致する方向に
複数個配列されたメモリセルＭＣの夫々の他方の駆動用
ＭＩＳＦＥＴＱｄ２のゲート幅Ｌ6 を規定する素子分離
絶縁膜４とこの複数個配列されたメモリセルＭＣの一側
に沿って配置されたｐ+ 型半導体領域４０との間に、前
記他方の駆動用ＭＩＳＦＥＴＱｄ２が配置される活性領
域の形状と同一形状若しくは近似した形状の活性領域又
はこの活性領域の一部（ダミー活性領域）４Ｄ２が配置
される（前記図１０参照）。
【０３３２】この構成により、（Ａ）前記ゲート長方向
と一致する方向に複数個配列されるメモリセルＭＣの夫
々の他方の駆動用ＭＩＳＦＥＴＱｄ２とｐ+ 型半導体領
域４０との間の素子分離絶縁膜４の幅寸法Ｌ8 が活性領
域又はその一部４Ｄ２を配置した分小さくされ、この素
子分離絶縁膜（端部）４の幅寸法Ｌ8 が、メモリセルＭ
Ｃの一方の駆動用ＭＩＳＦＥＴＱｄ１とゲート幅方向に
配置される次段の他のメモリセルＭＣの一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１との間の素子分離絶縁膜（内部）の幅
寸法Ｌ9 と同等に又は近似できるので、ゲート長方向と
一致する方向に複数個配列されたメモリセルＭＣの夫々
の他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート幅Ｌ6 を規
定する素子分離絶縁膜４、一方の駆動用ＭＩＳＦＥＴＱ
ｄ１のゲート幅Ｌ7 を規定する素子分離絶縁膜４の夫々
の幅寸法Ｌ8 、Ｌ9 の周期性を維持し、ゲート長方向と
一致する方向に複数個配列されたメモリセルＭＣの２個
の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅
寸法Ｌ7 、Ｌ6 を均一化できる。（Ｂ）また、前記作用
効果（Ａ）に基づき、ゲート長方向と一致する方向に複
数個配列されるメモリセルＭＣの夫々の一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１及びそれに接続される一方の転送用Ｍ
ＩＳＦＥＴＱｔ１で与えられるβレシオ、他方の駆動用
ＭＩＳＦＥＴＱｄ２及びそれに接続される他方の転送用
ＭＩＳＦＥＴＱｔ２で与えられるβレシオの夫々を均一
化でき、メモリセルＭＣの情報保持特性を向上できるの
で、ＳＲＡＭの回路動作上の信頼性を向上できる。
【０３３３】（１４）いずれもソース領域（１１）の周
囲の形状が素子分離絶縁膜４で規定される２個の駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２を有するメモリセルＭＣが
ゲート幅方向と一致する方向に複数個配列され、このゲ
ート幅方向と一致する方向（Ｙ方向）に複数個配列され
たメモリセルＭＣの夫々に沿った一側に素子分離絶縁膜
４を介在しｐ- 型ウエル領域２に基準電位を供給するｐ
+ 型半導体領域４０が配置される、ＳＲＡＭにおいて、
前記ゲート幅方向と一致する方向に複数個配列されたメ
モリセルＭＣの夫々の一方の駆動用ＭＩＳＦＥＴＱｄ１
のソース領域とこの複数個配列されたメモリセルＭＣの
一側に沿って配置されたｐ+ 型半導体領域４０との間
に、前記一方の駆動用ＭＩＳＦＥＴＱｄ１が配置される
活性領域の形状と同一形状若しくは近似した形状の活性
領域又はこの活性領域の一部（ダミー活性領域）４Ｄ４
が配置される。
【０３３４】この構成により、（Ａ）前記ゲート幅方向
と一致する方向に複数個配列されるメモリセルＭＣの一
方の駆動用ＭＩＳＦＥＴＱｄ１の基準電圧線（Ｖss）１
３に接続されるソース領域がｐ+ 型半導体領域４０との
間に活性領域又はその一部４Ｄ４を配置した分大きくさ
れ、このソース領域を規定する素子分離絶縁膜（端部）
の前記ゲート幅方向と一致する方向の幅寸法Ｌ12が、メ
モリセルＭＣの他方の駆動用ＭＩＳＦＥＴＱｄ２と次段
の他のメモリセルＭＣの他方の駆動用ＭＩＳＦＥＴＱｄ
２の夫々のソース領域を規定する素子分離絶縁膜（内
部）の幅寸法Ｌ13と同等に又は近似できるので、ゲート
幅方向と一致する方向に複数個配列されたメモリセルＭ
Ｃの夫々の一方の駆動用ＭＩＳＦＥＴＱｄ１のソース領
域の周囲を規定する素子分離絶縁膜４、他方の駆動用Ｍ
ＩＳＦＥＴＱｄ２のソース領域の周囲を規定する素子分
離絶縁膜４の夫々の幅寸法の周期性を維持し、ゲート幅
方向と一致する方向に複数個配列されたメモリセルＭＣ
の２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソ
ース領域の形状を均一化できる。（Ｂ）この結果、前記
ゲート幅方向と一致する方向に複数個配列されるメモリ
セルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ１のソース領
域と基準電圧線１３との接続不良を防止できる。
【０３３５】（１５）一方の駆動用ＭＩＳＦＥＴＱｄ１
の平面形状に対して他方の駆動用ＭＩＳＦＥＴＱｄ２の
平面形状が点対称で構成され、かつ前記一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート長方向、他方の駆動用ＭＩＳ
ＦＥＴＱｄ２のゲート長方向の夫々が相互に実質的に平
行をなすメモリセルＭＣが、前記ゲート長方向と一致す
る方向にメモリセルＭＣの２個の駆動用ＭＩＳＦＥＴＱ
ｄ１、Ｑｄ２をメモリセルＭＣ毎に交互に線対称で配置
しながら複数個配列される、ＳＲＡＭにおいて、前記複
数個配列されるメモリセルＭＣのうち、配列方向の初段
又は終段のメモリセルＭＣ１の前記配列方向と一致する
方向の外周領域に、前記配列方向の初段又は終段のメモ
リセルＭＣ１の少なくとも一方の駆動用ＭＩＳＦＥＴＱ
ｄ１のゲート電極７の前記外周領域側の一側に所定寸法
Ｆ3 だけ離隔して対向し、この離隔寸法Ｆ3 が前記配列
方向の初段又は終段のメモリセルＭＣ１の少なくとも他
方の駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７と配列方
向の初段の次段又は終段の前段のメモリセルＭＣの少な
くとも他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７
との離隔寸法Ｆ4 と実質的に同一寸法に設定され、しか
も前記一方、他方の駆動用ＭＩＳＦＥＴＱｄの夫々のゲ
ート電極７と同一層で形成されるダミーゲート電極層７
Ｄを配置する。
【０３３６】この構成により、（Ａ）前記配列方向の初
段、終段のいずれかのメモリセルＭＣの少なくとも一方
の駆動用ＭＩＳＦＥＴＱｄ１のゲート電極７とダミーゲ
ート電極層７Ｄとの間の離隔寸法Ｆ3 、配列方向の初段
又は終段のメモリセルＭＣの少なくとも他方の駆動用Ｍ
ＩＳＦＥＴＱｄ２のゲート電極７と配列方向の初段の次
段又は終段の前段のメモリセルＭＣの少なくとも他方の
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７との間の離隔
寸法Ｆ4 の夫々を実質的に同一寸法に設定し、前記一方
の駆動用ＭＩＳＦＥＴＱｄ１のゲート電極７とダミーゲ
ート電極層７Ｄとの間隔、他方の駆動用ＭＩＳＦＥＴＱ
ｄ２のゲート電極７間の間隔の夫々を均一化できるの
で、周期性を維持し、配列方向の初段又は終段のメモリ
セルＭＣの少なくとも一方の駆動用ＭＩＳＦＥＴＱｄ１
のゲート長寸法Ｆ1 、他方の駆動用ＭＩＳＦＥＴＱｄ２
のゲート長寸法Ｆ2 の夫々を均一化できる。（Ｂ）ま
た、前記作用効果（Ａ）に基づき、配列方向の初段、終
段のいずれかのメモリセルＭＣの一方の駆動用ＭＩＳＦ
ＥＴＱｄ１及びそれに接続される一方の転送用ＭＩＳＦ
ＥＴＱｔ１で与えられるβレシオ、他方の駆動用ＭＩＳ
ＦＥＴＱｄ２及びそれに接続される他方の転送用ＭＩＳ
ＦＥＴＱｔ２で与えられるβレシオの夫々を均一化で
き、メモリセルＭＣの情報保持特性を向上できるので、
ＳＲＡＭの回路動作上の信頼性を向上できる。（Ｃ）ま
た、前記配列方向の初段又は終段のメモリセルＭＣの２
個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は相互に
点対称で構成され（２個の駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々の平面形状が同一形状で構成され）、一方
の駆動用ＭＩＳＦＥＴＱｄ１及びそれに接続される一方
の転送用ＭＩＳＦＥＴＱｔ１で与えられるβレシオ、他
方の駆動用ＭＩＳＦＥＴＱｄ２及びそれに接続される他
方の転送用ＭＩＳＦＥＴＱｔ２で与えられるβレシオの
夫々を均一化し易いので、メモリセルＭＣの情報保持特
性をより一層向上し、ＳＲＡＭの回路動作上の信頼性を
より一層向上できる。
【０３３７】（１６）前記手段（１５）に記載されるダ
ミーゲート電極層７Ｄは基準電位（固定電位）が印加さ
れる。
【０３３８】この構成により、前記ダミーゲート電極層
７Ｄが帯電される等の現象を防止できるので、ＳＲＡＭ
の製造上の信頼性、使用上の信頼性等を向上できる。
【０３３９】（１７）一方の転送用ＭＩＳＦＥＴＱｔ１
の平面形状に対して他方の転送用ＭＩＳＦＥＴＱｔ２の
平面形状が点対称で構成され、かつ前記一方の転送用Ｍ
ＩＳＦＥＴＱｔ１のゲート長方向、他方の転送用ＭＩＳ
ＦＥＴＱｔ２のゲート長方向の夫々が相互に実質的に平
行をなすメモリセルＭＣが、前記ゲート長方向と一致す
る方向にメモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱ
ｔ１、Ｑｔ２をメモリセルＭＣ毎に交互に線対称で配置
しながら複数個配列される、ＳＲＡＭにおいて、前記複
数個配列されるメモリセルＭＣのうち、配列方向の初段
又は終段のメモリセルＭＣの前記配列方向と一致する方
向の外周領域に、前記配列方向の初段又は終段のメモリ
セルＭＣの少なくとも他方の転送用ＭＩＳＦＥＴＱｔ２
のゲート電極１３の前記外周領域側の一側に所定寸法だ
け離隔して対向し、この離隔寸法が前記配列方向の初段
又は終段のメモリセルＭＣの少なくとも一方の転送用Ｍ
ＩＳＦＥＴＱｔ１のゲート電極１３と配列方向の初段の
次段又は終段の前段のメモリセルＭＣの少なくとも一方
の転送用ＭＩＳＦＥＴＱｔ１のゲート電極１３との離隔
寸法と実質的に同一寸法に設定され、しかも前記一方、
他方の転送用ＭＩＳＦＥＴＱｔの夫々のゲート電極１３
と同一層で形成されるダミー電極層（ダミーワード線）
１３Ｄ３を配置する。
【０３４０】この構成により、（Ａ）前記配列方向の初
段、終段のいずれかのメモリセルＭＣの少なくとも他方
の転送用ＭＩＳＦＥＴＱｔ２のゲート電極１３とダミー
電極層１３Ｄ３との間の離隔寸法、配列方向の初段又は
終段のメモリセルＭＣの少なくとも一方の転送用ＭＩＳ
ＦＥＴＱｔ１のゲート電極１３と配列方向の初段の次段
又は終段の前段のメモリセルＭＣの少なくとも一方の転
送用ＭＩＳＦＥＴＱｔ１のゲート電極１３との間（ワー
ド線１３間）の離隔寸法の夫々を実質的に同一寸法に設
定し、前記他方の転送用ＭＩＳＦＥＴＱｔ２のゲート電
極１３とダミー電極層１３Ｄ３との間隔、一方の転送用
ＭＩＳＦＥＴＱｔ１のゲート電極１３間の間隔の夫々を
均一化できるので、周期性を維持し、配列方向の初段又
は終段のメモリセルＭＣの少なくとも他方の転送用ＭＩ
ＳＦＥＴＱｔ２のゲート長寸法、一方の転送用ＭＩＳＦ
ＥＴＱｔ１のゲート長寸法の夫々を均一化できる。
（Ｂ）また、前記作用効果（Ａ）に基づき、配列方向の
初段、終段のいずれかのメモリセルＭＣの一方の転送用
ＭＩＳＦＥＴＱｔ１及びそれに接続される一方の駆動用
ＭＩＳＦＥＴＱｄ１で与えられるβレシオ、他方の転送
用ＭＩＳＦＥＴＱｔ２及びそれに接続される他方の駆動
用ＭＩＳＦＥＴＱｄ２で与えられるβレシオの夫々を均
一化でき、メモリセルＭＣの情報保持特性を向上できる
ので、ＳＲＡＭの回路動作上の信頼性を向上できる。
【０３４１】（１８）前記手段（１）乃至手段（１４）
に記載されるいずれかのメモリセルＭＣは、一方の転送
用ＭＩＳＦＥＴＱｔ１の平面形状に対して他方の転送用
ＭＩＳＦＥＴＱｔ２の平面形状が点対称で構成され、か
つ前記一方の転送用ＭＩＳＦＥＴＱｔ１のゲート長方
向、他方の転送用ＭＩＳＦＥＴＱｔ２のゲート長方向の
夫々が相互に実質的に平行をなして構成される、又は一
方の駆動用ＭＩＳＦＥＴＱｄ１の平面形状に対して他方
の駆動用ＭＩＳＦＥＴＱｄ２の平面形状が点対称で構成
され、かつ前記一方の駆動用ＭＩＳＦＥＴＱｄ１のゲー
ト長方向、他方の駆動用ＭＩＳＦＥＴＱｄ２のゲート長
方向の夫々が相互に実質的に平行をなして構成される。
【０３４２】この構成により、前記配列方向の初段又は
終段のメモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔ
の夫々は相互に点対称で構成され（夫々、同一平面形状
で構成され）、又はメモリセルＭＣの２個の駆動用ＭＩ
ＳＦＥＴＱｄの夫々は相互に点対称で構成され（夫々、
同一平面形状で構成され）、一方の転送用ＭＩＳＦＥＴ
Ｑｔ１及びそれに接続される一方の駆動用ＭＩＳＦＥＴ
Ｑｄ１で与えられるβレシオ、他方の転送用ＭＩＳＦＥ
ＴＱｔ２及びそれに接続される他方の駆動用ＭＩＳＦＥ
ＴＱｄ２で与えられるβレシオの夫々を均一化し易いの
で、メモリセルＭＣの情報保持特性をより一層向上し、
ＳＲＡＭの回路動作上の信頼性をより一層向上できる。
【０３４３】（実 施 例 ２） 本実施例２は、前述のＳＲＡＭのメモリセルアレイにポ
テンシャルバリア領域を構成した、本発明の第２実施例
である。
【０３４４】本発明の実施例２であるＳＲＡＭの断面構
造について、図４９及び図５０を使用し、簡単に説明す
る。図４９はＳＲＡＭのメモリセルアレイの中央領域の
要部断面図である。図５０はＳＲＡＭのメモリセルアレ
イの周辺領域の要部断面図である。
【０３４５】図４９及び図５０に示すように、ＳＲＡＭ
のメモリセルアレイＭＡＹにおいて、ｐ- 型ウエル領域
２の内部にはポテンシャルバリア領域（ｐ+ 型半導体領
域）４５が構成される。このポテンシャルバリア領域４
５は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの一部
下の領域及び駆動用ＭＩＳＦＥＴＱｄ下の領域、少なく
とも情報蓄積ノード領域下に構成される。ポテンシャル
バリア領域４５は、ｐ- 型ウエル領域２と同一導電型で
形成され、かつｐ- 型ウエル領域２に比べて高い不純物
濃度に設定される。ポテンシャルバリア領域４５は、ｐ
- 型ウエル領域２の内部（ポテンシャルバリア領域４５
よりも深い領域）やｎ- 型半導体基板１の内部で発生す
る少数キャリアが情報蓄積ノード領域で捕獲されること
を防止し、ＳＲＡＭのα線ソフトエラー耐性を向上でき
る。また、ポテンシャルバリア領域４５は、メモリセル
ＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱ
ｄの夫々に付加される接合容量を増加し、情報蓄積ノー
ド領域に蓄積される情報電荷量を増加できる。
【０３４６】前述のポテンシャルバリア領域４５は、前
記実施例１の製造プロセスの図４１及び図４２に示すＤ
ＤＤ構造を形成する低い不純物濃度のｎ型半導体領域１
０を形成した後に、図５１（メモリセルアレイの中央領
域での所定工程における要部断面図）及び図５２（メモ
リセルアレイの周辺領域での所定工程における要部断面
図）に示すように形成される。
【０３４７】つまり、まず、同図５１，図５２に示すよ
うに、フォトリソグラフィ技術を使用し、マスク４６を
形成する。このマスク４６は、図５３（Ａ領域での所定
工程における平面図）及び図５４（Ｃ領域での所定工程
における平面図）に示すように、メモリセルアレイＭＡ
Ｙの中央領域は平面形状の周期性が確保され、メモリセ
ルアレイＭＡＹの周辺領域においてもダミーマスク４６
Ｄが付加され、メモリセルアレイＭＡＹの端部に配置さ
れるメモリセルＭＣの領域においての平面形状の周期性
が確保される。
【０３４８】次に、前記マスク４６及びダミーマスク４
６Ｄを使用し、前記図５１及び図５２に示すように、メ
モリセルアレイＭＡＹが配置されるｐ- 型ウエル領域２
の内部にｐ型不純物を導入する。ｐ型不純物としては例
えばＢが使用され、このＢは、イオン打込み技術を使用
し、２００〜２５０〔ＫｅＶ〕のエネルギで約１０
13〔atoms/cm2〕程度の不純物濃度で導入される。この
ｐ型不純物の導入後、マスク４６及びダミーマスク４６
Ｄは除去される。
【０３４９】この後の製造プロセスは、前述の実施例１
と同様であるので、本実施例においては省略する。
【０３５０】このように、前述のポテンシャルバリア領
域４５を形成するマスク４６において、メモリセルアレ
イＭＡＹの端部にダミーマスク４６Ｄを付加することに
より、メモリセルアレイＭＡＹの端部に配置されるメモ
リセルＭＣのβレシオの変動を低減できるので、ＳＲＡ
Ｍの回路動作上の信頼性を向上できる。
【０３５１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０３５２】例えば、本発明は、前述のＳＲＡＭのメモ
リセルの負荷素子として高抵抗素子を使用した場合にも
適用できる。つまり、本発明は、前述の実施例と同様
に、メモリセルアレイの端部での活性領域、半導体領
域、導電層（ゲート電極等）、素子分離絶縁膜等の周期
性を少なくとも確保できればβレシオを向上できるの
で、メモリセルの負荷素子として高抵抗素子を使用して
も直接βレシオには影響を与えず、本発明はメモリセル
に高抵抗素子を組込んだＳＲＡＭにも適用できる。ま
た、この結果、本発明は、前述のＳＲＡＭにおいて、製
造工程における第３層目ゲート材形成工程及びそれ以後
の層に、メモリセルアレイの端部での周期性を確保でき
る手段を設けてもよい。
【０３５３】また、本発明は、マイクロプロセッサ等の
半導体集積回路装置に搭載されるＳＲＡＭに適用しても
よい。
【０３５４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０３５５】（１）ＳＲＡＭを備えた半導体集積回路装
置において、前記ＳＲＡＭのメモリセルアレイの端部に
配置されたメモリセルの情報保持特性を向上でき、ＳＲ
ＡＭの回路動作上の信頼性を向上できる。
【０３５６】（２）ＳＲＡＭを備えた半導体集積回路装
置において、前記効果（１）の他に、ＳＲＡＭの集積度
を向上できる。
【図面の簡単な説明】
【図１】 本発明の実施例１のＳＲＡＭのチップレイア
ウト図。
【図２】 （Ａ）及び（Ｂ）は前記ＳＲＡＭの要部拡大
ブロック図。
【図３】 前記ＳＲＡＭの要部拡大ブロック。
【図４】 前記ＳＲＡＭの要部拡大ブロック。
【図５】 前記ＳＲＡＭのメモリセルの回路図。
【図６】 前記メモリセルの断面図。
【図７】 前記メモリセルの平面図。
【図８】 前記メモリセルを工程毎に示す平面図。
【図９】 前記メモリセルを工程毎に示す平面図。
【図１０】 アレイ端部を工程毎に示す平面図。
【図１１】 アレイ端部を工程毎に示す平面図。
【図１２】 アレイ端部を工程毎に示す平面図。
【図１３】 アレイ端部を工程毎に示す平面図。
【図１４】 アレイ端部を工程毎に示す平面図。
【図１５】 アレイ端部を工程毎に示す平面図。
【図１６】 アレイ端部を工程毎に示す平面図。
【図１７】 アレイ端部を工程毎に示す平面図。
【図１８】 アレイ端部を工程毎に示す平面図。
【図１９】 アレイ端部を工程毎に示す平面図。
【図２０】 アレイ端部を工程毎に示す平面図。
【図２１】 アレイ端部を工程毎に示す平面図。
【図２２】 アレイ端部を工程毎に示す平面図。
【図２３】 アレイ端部を工程毎に示す平面図。
【図２４】 アレイ端部を工程毎に示す平面図。
【図２５】 アレイ端部を工程毎に示す平面図。
【図２６】 アレイ端部を工程毎に示す平面図。
【図２７】 アレイ端部を工程毎に示す平面図。
【図２８】 アレイ端部を工程毎に示す平面図。
【図２９】 アレイ端部を工程毎に示す平面図。
【図３０】 アレイ端部を工程毎に示す平面図。
【図３１】 アレイ端部を工程毎に示す平面図。
【図３２】 アレイ端部を工程毎に示す平面図。
【図３３】 前記ＳＲＡＭのアレイ端部の断面図。
【図３４】 前記ＳＲＡＭのアレイ端部の断面図。
【図３５】 メモリセルを工程毎に示す断面図。
【図３６】 アレイ端部を工程毎に示す断面図。
【図３７】 メモリセルを工程毎に示す断面図。
【図３８】 アレイ端部を工程毎に示す断面図。
【図３９】 メモリセルを工程毎に示す断面図。
【図４０】 アレイ端部を工程毎に示す断面図。
【図４１】 メモリセルを工程毎に示す断面図。
【図４２】 アレイ端部を工程毎に示す断面図。
【図４３】 メモリセルを工程毎に示す断面図。
【図４４】 アレイ端部を工程毎に示す断面図。
【図４５】 メモリセルを工程毎に示す断面図。
【図４６】 アレイ端部を工程毎に示す断面図。
【図４７】 メモリセルを工程毎に示す断面図。
【図４８】 アレイ端部を工程毎に示す断面図。
【図４９】 本発明の実施例２であるＳＲＡＭのメモリ
セルの断面図。
【図５０】 アレイ端部の断面図。
【図５１】 前記メモリセルの所定工程での断面図。
【図５２】 アレイ端部の所定工程での断面図。
【図５３】 アレイ端部における所定工程での平面図。
【図５４】 アレイ端部における所定工程での平面図。
【符号の説明】
１…半導体基板、２，３…ウエル領域、４…素子分離絶
縁膜、５…チャネルストッパ領域、４Ｄ…活性領域（ダ
ミー活性領域）、６，１２，２４…ゲート絶縁膜、７…
ゲート電極、７Ｄ…ダミー電極層、１３…ゲート電極，
ワード線又は配線、１３Ｄ…ダミー電極層、１０，１
１，１７，１８，４０…半導体領域、２３，２６，２
９，３３…導電層又は配線、２１，２７，３０…層間絶
縁膜、ＭＣ…メモリセル、Ｑｔ…転送用ＭＩＳＦＥＴ、
Ｑｄ…駆動用ＭＩＳＦＥＴ、Ｑｐ…負荷用ＭＩＳＦＥ
Ｔ、Ｃ…容量素子、ＷＬ…ワード線、ＤＬ…データ線、
Ｇｒ…ガードリング領域、４５…ポテンシャルバリア領
域、４６…マスク、４６Ｄ…ダミーマスク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本城 繁 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平４−211169（ＪＰ，Ａ) 特開 平３−234055（ＪＰ，Ａ) 特開 昭59−56757（ＪＰ，Ａ) 特開 昭54−104290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/76 H01L 27/11

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】４辺を有する第１領域に配列上に形成され
    た複数のメモリセルからなるメモリセルアレイと、 上記第１領域を囲むガードリング領域とを有し、 上記第１領域内にはウエルコンタクト領域が設けられ、 上記ウエルコンタクト領域に隣接するメモリセルの構造
    は、上記ウエルコンタクト領域に隣接しないメモリセル
    の構造と等しく、 上記ガードリング領域と上記メモリセルアレイの境界は
    凹凸を有する ことを特徴とする半導体集積回路装置。
  2. 【請求項２】上記複数のメモリセルは、半導体基板内に
    それぞれ第１と第２転送用ＭＩＳＦＥＴと、第１と第２
    駆動用ＭＩＳＦＥＴとを形成するＳＲＡＭメモリセルで
    あって、 上記ウエルコンタクト領域に隣接するメモリセルの第１
    と第２転送ＭＩＳＦＥＴのゲート幅は、それぞれ上記ウ
    エルコンタクト領域に隣接しないメモリセルの第１と第
    ２転送ＭＩＳＦＥＴのゲート幅と等しいことを特徴とす
    る請求項１に記載の半導体集積回路装置。
  3. 【請求項３】上記ウエルコンタクト領域に隣接するメモ
    リセルの第１と第２転送ＭＩＳＦＥＴの活性領域の形状
    は、それぞれ上記ウエルコンタクト領域に隣接しないメ
    モリセルの第１と第２転送ＭＩＳＦＥＴの活性領域の形
    状と等しいことを特徴とする請求項２に記載の半導体集
    積回路装置。
  4. 【請求項４】上記複数のメモリセルにおいて、 上記第１転送用ＭＩＳＦＥＴの平面形状と、上記第２転
    送用ＭＩＳＦＥＴの平面形状とは前記メモリセルの中心
    点に対して点対称で構成され、 上記第１駆動用ＭＩＳＦＥＴの平面形状と、上記第２駆
    動用ＭＩＳＦＥＴの平面形状とは、前記メモリセルの中
    心点に対して点対称で構成されている ことを特徴とする
    請求項２乃至請求項３の何れか一項に記載の半導体集積
    回路装置。
  5. 【請求項５】４辺を有する第１領域に形成された複数の
    ＳＲＡＭメモリセルからなるメモリセルアレイと、 上記第１領域を囲むガードリング領域とを有し、 上記第１領域内にはウエルコンタクト領域が設けられ、 上記複数のＳＲＡＭメモリセルは、半導体基板内にそれ
    ぞれ第１と第２転送用ＭＩＳＦＥＴと、第１と第２駆動
    用ＭＩＳＦＥＴとを形成し、 上記第１転送用ＭＩＳＦＥＴの平面形状と、上記第２転
    送用ＭＩＳＦＥＴの平面形状とは前記メモリセルの中心
    点に対して点対称で構成され、 上記第１駆動用ＭＩＳＦＥＴの平面形状と、上記第２駆
    動用ＭＩＳＦＥＴの平面形状とは、前記メモリセルの中
    心点に対して点対称で構成され、 上記ウエルコンタクト領域に隣接するメモリセルの第１
    と第２転送用ＭＩＳＦＥＴのゲート幅は、それぞれ上記
    ウエルコンタクト領域に隣接しないメモリセルの第１と
    第２転送用ＭＩＳＦＥＴのゲート幅と等しく、 上記ウエルコンタクト領域に隣接するメモリセルの第１
    と第２転送用ＭＩＳＦＥＴの活性領域の形状は、それぞ
    れ上記ウエルコンタクト領域に隣接しないメモリセルの
    第１と第２転送用ＭＩＳＦＥＴの活性領域の形状と等し
    い ことを特徴とする半導体集積回路装置。
  6. 【請求項６】上記ガードリング領域と上記メモリセルア
    レイの境界は凹凸を有することを特徴とする請求項５に
    記載の半導体集積回路装置。
  7. 【請求項７】４辺を有する第１領域に配列上に形成さ
    れ、複数のメモリセルと複数のデータ線と複数のワード
    線とを具備するメモリセルアレイと、 上記第１領域を囲むガードリング領域と、 上記ガードリング領域と接する素子分離絶縁膜の上を延
    在し、上記複数のメモリセルを構成するＭＩＳＦＥＴの
    ゲート電極と同一導電層で形成された配線とを有し、 上記第１領域内にはウエルコンタクト領域が設けられ、 上記ウエルコンタクト領域に隣接するメモリセルの構造
    は、上記ウエルコンタクト領域に隣接しないメモリセル
    の構造と等しく、 上記配線には第１電圧が供給され、半導体基板と水平な
    面での形状に凹凸があることを特徴とする半導体集積回
    路装置。
  8. 【請求項８】上記複数のメモリセルは、それぞれ第１と
    第２転送用ＭＩＳＦＥＴと、第１と第２駆動用ＭＩＳＦ
    ＥＴと、第１と第２負荷用ＭＩＳＦＥＴとを具備するこ
    とを特徴とする請求項７に記載の半導体集積回路装置。
  9. 【請求項９】上記複数のメモリセルにおいて、 上記第１転送用ＭＩＳＦＥＴの平面形状と、上記第２転
    送用ＭＩＳＦＥＴの平面形状とは前記メモリセルの中心
    点に対して点対称で構成され、 上記第１駆動用ＭＩＳＦＥＴの平面形状と、上記第２駆
    動用ＭＩＳＦＥＴの平面形状とは、前記メモリセルの中
    心点に対して点対称で構成されていることを特徴とする
    請求項８に記載の半導体集積回路装置。
  10. 【請求項１０】上記半導体集積回路装置は上記複数のワ
    ード線を駆動するワードドライバ回路をさらに有し、 上記ワードドライバ回路はｐ型半導体領域とｎ型半導体
    領域とが交互に配置された領域に配置されていることを
    特徴とする請求項７乃至請求項９の何れか一項に記載の
    半導体集積回路装置。
JP02017592A 1991-04-05 1992-02-05 半導体集積回路装置 Expired - Fee Related JP3381935B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP02017592A JP3381935B2 (ja) 1992-02-05 1992-02-05 半導体集積回路装置
US07/861,366 US5396100A (en) 1991-04-05 1992-03-31 Semiconductor integrated circuit device having a compact arrangement of SRAM cells
KR1019920005437A KR100229984B1 (ko) 1991-04-05 1992-04-01 반도체 집적회로장치
TW081102565A TW198771B (ja) 1991-04-05 1992-04-02

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02017592A JP3381935B2 (ja) 1992-02-05 1992-02-05 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH05218353A JPH05218353A (ja) 1993-08-27
JP3381935B2 true JP3381935B2 (ja) 2003-03-04

Family

ID=12019845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02017592A Expired - Fee Related JP3381935B2 (ja) 1991-04-05 1992-02-05 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JP3381935B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19607047C2 (de) * 1996-02-24 1999-03-25 Gen Semiconductor Ireland Macr Verfahren zum Herstellen von Halbleiterelementen mit aktiven Strukturen
JP4536314B2 (ja) * 2002-06-18 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Also Published As

Publication number Publication date
JPH05218353A (ja) 1993-08-27

Similar Documents

Publication Publication Date Title
KR100229984B1 (ko) 반도체 집적회로장치
KR100201182B1 (ko) 반도체집적회로장치
US20040145004A1 (en) Method of manufacturing semiconductor integrated circuit device having capacitor element
US4962052A (en) Method for producing semiconductor integrated circuit device
JP3813638B2 (ja) 半導体集積回路装置およびその製造方法
JPH04342164A (ja) 半導体集積回路装置の形成方法
US5572480A (en) Semiconductor integrated circuit device and process for fabricating the same
JPH08250605A (ja) 半導体集積回路装置
JP3381935B2 (ja) 半導体集積回路装置
JP2866390B2 (ja) 半導体集積回路装置の製造方法
JPH09321152A (ja) 半導体装置
JP2749689B2 (ja) 半導体集積回路装置及びその製造方法
JP2749687B2 (ja) 半導体集積回路装置及びその製造方法
JP2769011B2 (ja) 半導体集積回路装置
JPH05299611A (ja) 半導体集積回路装置の形成方法
JPH05299610A (ja) 半導体集積回路装置及びその形成方法
JP3779734B2 (ja) 半導体集積回路装置およびその製造方法
JPH0945869A (ja) 半導体集積回路装置及びその製造方法
JP2749688B2 (ja) 半導体集積回路装置
JPH0793380B2 (ja) 半導体装置
JP3088728B2 (ja) 半導体集積回路装置及びその製造方法
JPH0917962A (ja) 半導体集積回路装置
JPH0851145A (ja) 半導体装置及びその製造方法
JP3967746B2 (ja) 半導体集積回路装置及びその製造方法
JPS602781B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021203

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071220

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081220

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081220

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees