JP2749687B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Description
〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、SRAM
（Static Random Access Memory）を有する半導体集積
回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 揮発性の半導体記憶装置としてのSRAMは相補型データ
線とワード線との交差部にメモリセルを配置する。メモ
リセルはフリップフロップ回路及び２個の転送用MISFET
で構成される。転送用MISFETは、フリップフロップ回路
の入出力端子に一方の半導体領域を接続し、相補性デー
タ線に他方の半導体領域を接続する。この転送用MISFET
は、ゲート電極をワード線に接続し、このワード線で導
通、非導通を制御する。フリップフロップ回路は、情報
蓄積部として構成され、２個の駆動用MISFET及び２個の
負荷用抵抗素子で構成される。駆動用MISFETは、一方の
転送用MISFETの一方の半導体領域にドレイン領域を接続
し、基準電圧線（ソース線）にソース領域を接続する。
駆動用MISFETのゲート電極は他方の転送用MISFETの一方
の半導体領域に接続される。負荷用抵抗素子は、一方の
転送用MISFETの一方の半導体領域に一端側を接続し、電
源電圧配線（ソース線）にソース領域を接続する。この
種のSRAMのメモリセルは、駆動用MISFETの上部に負荷用
抵抗素子を配置し、メモリセルの占有面積を縮小できる
ので、SRAMの高集積化を図れる。メモリセルには１［bi
t］の情報が記憶できる。 SRAMは情報の大容量化を図ることを目的として高集積
化がなされる。このSRAMの高集積化に最適な技術が特開
昭63-193558号公報に記載される。この技術は、メモリ
セルの一方の転送用MISFETの一方の半導体領域と一方の
駆動用MISFETのドレイン領域とを一体に構成する。一方
の転送用MISFET、一方の駆動用MISFETの夫々のゲート長
方向は一致される。同様に、メモリセルの他方の転送用
MISFETの一方の半導体領域と他方の駆動用MISFETのドレ
イン領域は一体に構成される。他方の転送用MISFETは一
方の駆動用MISFETにそのゲート幅方向において対向させ
て配置される。他方の駆動用MISFETは一方の転送用MISF
ETにそのゲート幅方向において対向させて配置される。
つまり、メモリセルは、一方の転送用MISFET及び駆動用
MISFET、他方の転送用MISFET及び駆動用MISFETの夫々の
平面形状が、両者間の中心点に対して互いに点対称形状
で構成される。一方の駆動用MISFETのゲート電極は、そ
の一端をゲート幅方向に延在し、他方の転送用MISFETの
一方の半導体領域及び他方の駆動用MISFETのドレイン領
域に接続される。同様に、他方の駆動用MISFETのゲート
電極は、その一端をゲート幅方向に延在し、一方の転送
用MISFETの一方の半導体領域及び一方の駆動用MISFETの
ドレイン領域に接続される。一方の駆動用MISFET、他方
の駆動用MISFETの夫々のゲート電極は同一導電層（製造
プロセスにおいて同一製造工程）で構成される。これら
の接続構造はメモリセル内の交差配線構造を構成する。
前記一方の転送用MISFET、他方の転送用MISFETの夫々の
ゲート電極は、同一導電層で構成され、前記駆動用MISF
ETのゲート電極と別の上層に（製造プロセスにおいて別
の製造工程で）形成される。メモリセルに接続されるワ
ード線は転送用MISFETのゲート電極と同一導電層で構成
れかつそれに一体に構成される。このワード線は、メモ
リセル間において、メモリセルの転送用MISFET、駆動用
MISFETの夫々のゲート幅方向と同一方向に延在する。メ
モリセルの一方の転送用MISFET、他方の転送用MISFETの
夫々は互いに点対称で配置されるので、ワード線は、メ
モリセル内において、前記延在する方向と交差する方向
（ゲート長方向）に引き回される。このワード線は、一
方の転送用MISFET及び駆動用MISFETと他方の転送用MISF
ET及び駆動用MISFETとの間の素子分離絶縁膜上に延在す
る。 この公報に記載された技術は、メモリセルの駆動用MI
SFETのゲート電極、ワード線の夫々を別々の導電層で構
成し、両者が重ね合せられるので、メモリセルの占有面
積を縮小し、SRAMの高集積化を図れる。 〔発明が解決しようとする課題〕 本発明者は、SRAMの開発に先立ち、次の問題点が生じ
ることを見出した。 （１） 前記ワード線は、メモリセル内において、交差
配線構造を構成する駆動用MISFETのゲート電極の一端側
の延在部分と交差する。しかしながら、メモリセルの一
方の転送用MISFET及び駆動用MISFETと他方の転送用MISF
ET及び駆動用MISFETとの間には前記ワード線を引き回す
領域が必要となる。このため、メモリセル内にワード線
を引き回す領域に相当する分、メモリセルの占有面積が
増加するので、SRAMの集積度が低下する。 （２） また、前記ワード線は、メモリセル間を延在す
る方向、メモリセル内を引き回す方向の夫々が相違す
る。このため、メモリセルアレイを延在する前記ワード
線の実効的な長さが長くなり、ワード線の抵抗値が増大
するので、メモリセルの情報の書込み動作、情報読出し
動作が遅くなり、SRAMの動作速度が低下する。 （３） また、通常、前記メモリセルは、βレシオを稼
ぐ目的で、転送用MISFETのゲート幅寸法に比べて駆動用
MISFETのゲート幅寸法を大きく構成する。メモリセル内
において、一方の転送用MISFET及び駆動用MISFET、他方
の転送用MISFET及び駆動用MISFETの夫々のゲート幅方向
の離隔寸法はゲート幅寸法が大きい一方、他方の夫々の
駆動用MISFETの離隔寸法で律則される。つまり、駆動用
MISFETのゲート幅寸法との差に相当する分、一方、他方
の夫々の転送用MISFET間の離隔寸法内に無駄な空領域が
発生する。このため、メモリセルの占有面積が増大し、
SRAMの集積度が低下する。 （４） また、前記メモリセルは、転送用MISFET、駆動
用MISFETの夫々のゲート電極を別々の導電層で構成する
ので、段差形状が大きくなる。この段差形状は、上層の
導電層例えばデータ線の下地絶縁膜の表面の段差形状と
して成長し、データ線に断線不良又はショート不良を生
じるので、SRAMの電気的信頼性が低下する。 本発明の目的は下記のとおりである。 （１） SRAMを有する半導体集積回路装置において、集
積度を向上することが可能な技術を提供することにあ
る。 （２） SRAMを有する半導体集積回路装置において、動
作速度の高速化を図ることが可能な技術を提供すること
にある。 （３） SRAMを有する半導体集積回路装置において、動
作上の信頼性を向上することが可能な技術を提供するこ
とにある。 （４） SRAMを有する半導体集積回路装置において、消
費電力を低減することが可能な技術を提供することにあ
る。 （５） SRAMを有する半導体集積回路装置において、耐
ソフトエラー耐圧を向上することが可能な技術を提供す
ることにある。 （６） SRAMを有する半導体集積回路装置において、電
気的信頼性を向上することが可能な技術を提供すること
にある。 （７） SRAMを有する半導体集積回路装置において、静
電気破壊耐圧を向上することが可能な技術を提供するこ
とにある。 （８） SRAMを有する半導体集積回路装置において、製
造プロセス上の歩留りを向上することが可能な技術を提
供することにある。 （９） SRAMを有する半導体集積回路装置において、製
造プロセスの製造工程数を低減することが可能な技術を
提供することにある。 （10） 前記（１）乃至（９）の目的のうち、２つ以上
の目的を同時に達成することが可能な技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 （１） 転送用MISFET及び駆動用MISFETでメモリセルが
構成されるSRAMを有する半導体集積回路装置において、
前記メモリセルの転送用MISFETのゲート電極を前記駆動
用MISFETのゲート電極の上層にそれに比べて厚い膜厚で
構成する。 （２） 転送用MISFET及び駆動用MISFETで構成されるメ
モリセルがワード線、データ線の夫々に接続されるSRAM
を有する半導体集積回路装置において、前記メモリセル
の転送用MISFETのゲート電極、前記ワード線の夫々を同
一層で、かつ前記駆動用MISFETのゲート電極の上層にそ
れに比べて厚い膜厚で構成する。 （３） 前記手段（１）又は（２）の駆動用MISFETのゲ
ート電極は多結晶珪素膜の単層構造で構成され、前記転
送用MISFETのゲート電極は多結晶珪素膜及びその上部に
設けられた高融点金属珪化膜で形成された積層構造で構
成される。 （４） 転送用MISFET及び駆動用MISFETで構成されるメ
モリセルがワード線、データ線、ソース線の夫々に接続
されたSRAMを有する半導体集積回路装置において、前記
メモリセルの転送用MISFETのゲート電極、前記ワード
線、前記ソース線の夫々を同一層で、かつ前記駆動用MI
SFETのゲート電極と異なる層にそれに比べて比抵抗値が
小さい導電層で構成する。 （５） 転送用MISFET及び駆動用MISFETでメモリセルが
構成されるSRAMを有する半導体集積回路装置において、
前記メモリセルの転送用MISFETをLDD構造で構成し、前
記駆動用MISFETを２重ドレイン構造で構成する。 （６） 前記手段（５）のメモリセルのLDD構造の転送
用MISFETは、低濃度の半導体領域のゲート電極端からチ
ャネル形成領域側への拡散量（ゲート電極とLDD部との
重ね合せ量）を0.05〔μｍ〕以上で短チャネル効果が生
じないまでの範囲に設定される。 （７） ２個の駆動用MISFET及び２個の負荷用MISFETで
メモリセルが構成されるSRAMを有する半導体集積回路装
置において、前記メモリセルの一方の駆動用MISFETの上
部に、この一方の駆動用MISFETの第１ゲート電極、一方
の負荷用MISFETの第２ゲート電極の夫々を対向させ、一
方の負荷用MISFETを設け、この一方の負荷用MISFETのド
レイン領域を、一方の又は他方の負荷用MISFETの第２ゲ
ート電極と同一導電層で形成された中間導電層を介在さ
せ、他方の駆動用MISFETのドレイン領域に接続する。 （８） 前記手段（７）のメモリセルの負荷用MISFETの
ドレイン領域側をオフセット構造で構成する。 （９） CVD法で堆積した珪素膜でチャネル形成領域、
ソース領域及びドレイン領域を形成した負荷用MISFETで
メモリセルを構成するSRAMを有する半導体集積回路装置
において、前記メモリセルの負荷用MISFETのチャネル形
成領域に、チャネル導電型と反対導電型不純物を導入す
る。 （10） メモリセルの転送用MISFETの上部にこの転送用
MISFETの一方の半導体領域に接続される相補性データ線
が延在されるSRAMを有する半導体集積回路装置におい
て、前記メモリセルの一方の転送用MISFETの一方の半導
体領域に、中間導電層を介在させ、他方の転送用MISFET
の上部を延在する相補性データ線の一方のデータ線を接
続すると共に、前記他方の転送用MISFETの一方の半導体
領域に、中間導電層を介在させ、一方の転送用MISFETの
上部を延在する相補性データ線の他方のデータ線を接続
する。 （11） 前記手段（10）の相補性データ線はアルミニウ
ム或はアルミニウム合金又はバリア性金属とアルミニウ
ム合金との積層構造で構成され、前記中間導電層は高融
点金属膜で構成される。 〔作用〕 上述した手段（１）によれば、前記メモリセルの転送
用MISFET、駆動用MISFETの夫々の領域を重ね合せられる
ので、メモリセルの占有面積を縮小し、SRAMの集積度を
向上できると共に、駆動用MISFETのゲート電極（メモリ
セルの最下層）の膜厚を薄くし、上層の段差形状の成長
を低減し、平坦化できるので、上層配線の断線不良等を
低減し、SRAMの電気的信頼性を向上できる。 上述した手段（２）によれば、前記手段（１）の効果
の他に、前記ワード線の断面々積を増加し、このワード
線の抵抗値を低減できるので、メモリセルの情報書込み
動作及び情報読出し動作を速め、SRAMの動作速度の高速
化を図れる。 上述して手段（３）によれば、前記積層構造は前記多
結晶珪素膜の単層膜に比べて比抵抗値が小さいので、よ
りSRAMの動作速度の高速化を図れる。 上述した手段（４）によれば、前記ワード線、ソース
線の夫々の比抵抗値を低減できる（及び積層構造で膜厚
を稼ぎその比抵抗値を低減できる）ので、メモリセルの
情報書込み動作及び情報読出し動作を速め、SRAMの動作
速度の高速化を図れる。 上述した手段（５）によれば、前記メモリセルの駆動
用MISFETの相互コンダクタンスを転送用MISFETの相互コ
ンダクタンスに比べて大きくし、実効的なβレシオを大
きくできるので、駆動用MISFETの占有面積を縮小してメ
モリセルの占有面積を縮小でき、SRAMの集積度を向上で
きる。また、前記実効的なβレシオを大きくし、メモリ
セルの情報蓄積ノードに保持された情報の安定性を向上
できるので、メモリセルの誤動作を低減し、SRAMの動作
上の信頼性を向上できる。 上述した手段（６）によれば、前記転送用MISFETのゲ
ート電極と前記低濃度の半導体領域（LDD部）との重ね
合せ量（オーバラップ量）を増加し、ドレイン領域の近
傍に発生する電界強度を弱められるので、ホットキャリ
アの発生量を低減して転送用MISFETの経時的なしきい値
電圧の劣化を低減し、SRAMの電気的信頼性を向上でき
る。 上述した手段（７）によれば、前記メモリセルの一方
の負荷用MISFETのドレイン領域と他方の駆動用MISFETの
ドレイン領域との間の距離を前記中間導電層で離隔し、
前記一方の負荷用MISFETのドレイン領域を形成する不純
物の他方の駆動用MISFETのドレイン領域への拡散を防止
できるので、前記他方の駆動用MISFETへの前記不純物の
拡散に基くしきい値電圧の変動の防止等、SRAMの電気的
特性を向上できる。 上述した手段（８）によれば、前記手段（７）の効果
の他に、前記負荷用MISFETのソース領域−ドレイン領域
間のリーク電流を低減できるので、SRAMのスタンバイ電
流量を低減できる。 上述した手段（９）によれば、前記メモリセルの負荷
用MISFETのしきい値電圧を絶対値で大きくし、しきい値
電圧をエンハンスメント型に設定し、負荷用MISFETのO
N,OFF制御を確実に行えるので、電源電圧線からメモリ
セルの情報蓄積ノードへの電源電圧の供給が確実に行
え、情報を安定に保持できると共に、無駄な電流の供給
（リーク電流）を低減し、バッテリィバックアップ方式
を採用するSRAMのスタンバイ電流量を低減できる。 上述した手段（10）によれば、前記メモリセルの転送
用MISFETの配列と相補性データ線の配列といを反転さ
せ、この反転させた距離に相当する分、前記中間導電層
で引き回し、転送用MISFETの一方の半導体領域と相補性
データ線との接続距離を長くしたので、前記転送用MISF
ETの一方の半導体領域の珪素と相補性データ線の金属と
の相互拡散を防止し、アロイスパイクの防止等、SRAMの
電気的信頼性を向上できる。 上述した手段（11）によれば、前記アルミニウム系の
金属は比抵抗値が他の高融点金属や珪素に比べて小く、
相補性データ線の抵抗値を低減できるので、相補性デー
タ線での情報の伝達速度を速め、SRAMの動作速度の高速
化を図れると共に、前記中間導電層の高融点金属膜はバ
リア性を有するので、前述のアロイスパイクをより防止
できる。 以下、本発明の構成について、完全CMOS構造のメモリ
セルで構成されたSRAMに本発明を適用した一実施例とと
もに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 本発明の一実施例であるSRAMの全体の概略構成を第３
図（チップレイアウト図）で示す。 第３図に示すSRAM（半導体ペレット）１は512［Kbi
t］×８［bit］構成を採用する４［Mbit］の大容量で構
成される。このSRAM1は、図示しないが、DIP,SOJ等、リ
ードが対向する２辺に配列されるデュアルインライン方
式を採用する樹脂封止型半導体装置で封止される。SRAM
1は平面形状がスリムな長方形状で構成される。例えばS
RAM1は長方形状の長辺が17［mm］、短辺が７［mm］で構
成される。 前記SRAM1の長方形状の互いに対向する長辺に沿った
周辺領域の夫々には複数個の外部端子（ボンディングパ
ッド）BPが配置される。この外部端子BPは前述のリード
（インナーリード）に接続される。複数個の外部端子BP
の夫々には、例えばアドレス信号、チップセレクト信
号、アウトプットイネーブル信号、ライトイネーブル信
号、入出力データ信号の夫々が印加される。また、外部
端子BPには電源電圧Vcc、基準電圧Vssの夫々が印加され
る。電源電圧Vccは例えば回路の動作電圧５［Ｖ］、基
準電圧Vssは例えば回路の接地電圧０［Ｖ］である。 SRAM1の中央部には４個のメモリブロックLMBが配置さ
れる。この４個のメモリブロックLMBの夫々はSRAM1の長
方形状の長辺に沿って（第３図中、左側の短辺から右側
の短辺に向って列方向に）配置される。４個のメモリブ
ロックLMB夫々は、同第３図に示すように、４個のメモ
リブロックMBに分割される。この４個に分割されたメモ
リブロックMBはメモリブロックLMB内において列方向に
配列される。 同第３図中、SRAM1の４個のメモリブロックLMBの夫々
上側にロード回路LOADが配置される。４個のメモリブロ
ックLMBの夫々の下側にはＹデコーダ回路YDEC、Ｙスイ
ッチ回路Ｙ−SW、センスアンプ回路SAの夫々が配置され
る。４個のメモリブロックLMBのうち、SRAM1の長方形状
の左側に配置された２個のメモリブロックLMB間にはＸ
デコーダ回路XDECが配置される。同様に、右側に配置さ
れた２個のメモリブロックLMB間にはＸデコーダ回路XDE
Cが配置される。 前記４個のメモリブロックLMBのうち、SRAM1の最も右
側に配置されたメモリブロックLMBの右側には冗長回路S
MBが配置される。 前記メモリブロックLMBを４個に分割したメモリブロ
ックMBの夫々は、第４図（要部拡大ブロック図）に示す
ように、４個のメモリセルアレイMAYで構成される。こ
の４個のメモリセルアレイMAYの夫々はメモリブロックM
Bにおいて列方向に配列される。つまり、SRAM1は、４個
のメモリブロックLMBの夫々を４個のメモリブロックMB
に分割し、この４個のメモリブロックMBの夫々を４個の
メモリセルアレイMAYで構成したので、合計、64個のメ
モリセルアレイMAYを配置する。この64個のメモリセル
アレイMAYは列方向に配列される。 前記１個のメモリセルアレイMAYは、第６図（要部拡
大ブロック図）に示すように、さらに４個のメモリセル
アレイSMAYに分割される。この４個に分割されたメモリ
セルアレイSMAYの夫々は列方向に配列される。メモリセ
ルアレイSMAYは列方向（ワード線延在方向）に配列され
た16個のメモリセルMCで構成される。つまり、１個のメ
モリセルアレイMAYは、列方向に16個のメモリセルMCを
配列した４個のメモリセルアレイSMAYを配置するので、
合計、64個（64［bit］）のメモリセルMCを配列する。
また、１個のメモリセルアレイMAYは、行方向（相補性
データ線延在方向）に1028個（1028［bit］）のメモリ
セルMCを配列する。行方向に配列された1028個のメモリ
セルMCのうち、1024個（1024［bit］）は正規のメモリ
セルMCとして構成し、４個（４［bit］）は冗長用のメ
モリセルMCとして構成される。 前記第４図に示すように、メモリブロックMB内の左側
の２個のメモリセルアレイMAYと右側の２個のメモリセ
ルアレイMAYとの間にはワードデコーダ回路WDECが配置
される。第３図に示すSRAM1の左側に配置された２個の
メモリブロックLMBの合計８個のメモリブロックMBのワ
ードデコーダ回路WDECは、この２個のメモリブロックLM
B間に配置されたＸデコーダ回路XDECで選択される。同
様に、右側に配置された２個のメモリブロックLMBの合
計８個のメモリブロックMBのワードデコーダ回路WDEC
は、この２個のメモリブロックLMB間に配置されたＸデ
コーダ回路XDECで選択される。つまり、１個のＸデコー
ダ回路XDECは８個のメモリブロックMBの合計８個のワー
ドデコーダ回路WDECのうちの１つを選択する。 第６図に示すように、ワードデコーダ回路WDECはメイ
ンワード線MWLを介してＸデコーダ回路XDECで選択され
る。また、ワードデコーダ回路WDECはそれ毎に配置され
たアドレス信号ALで選択される。前記メインワード線MW
Lは、メモリセルアレイMAY上を列方向に延在し、４個
（４［bit］）のメモリセルMC毎に行方向に複数本配置
される。つまり、メインワード線MWLは、１個のメモリ
ブロックMBにおいて、ワードデコーダ回路WDCの右側に
配置された２個のメモリセルアレイMAYの512個のメモリ
セルMC、左側に配置された２個のメモリセルアレイMAY
の512個のメモリセルMC、合計1024個のメモリセルMCを
選択する。アドレス信号線ALは、行方向に延在し、列方
向に複数本配置される。アドレス信号線ALは、メモリブ
ロックMBにおいて、ワードデコーダ回路WDECの右側に配
置された２個のメモリセルアレイMAYのメモリセルMCを
選択するのに８本、左側に配置された２個のメモリセル
アレイMAYに配置された２個のメモリセルアレイMAYのメ
モリセルMCを選択するのに８本、合計16本配置される。 前記第４図及び第６図に示すように、メモリブロック
MBにおいて、ワードデコーダ回路WDECは、４個のメモリ
セルアレイMAYのうちの１つのメモリセルアレイMAY上を
延在する第１ワード線WL1及び第２ワード線WL2を選択す
る。第１ワード線WL1及び第２ワード線WL2はメモリセル
アレイMAY毎（４個のメモリセルアレイSMAY毎）に配置
される。第１ワード線WL1、第２ワード線WL2の夫々は互
いに離隔し、かつ実質的に平行に列方向に延在する。こ
の第１ワード線WL1及び第２ワード線WL2は行方向に配列
された１個のメモリセルMC毎に配置される。つまり、１
個のメモリセルMCには同一選択信号が印加される２本の
第１ワード線WL1及び第２ワード線WL2が延在する。 前記ワードデコーダ回路WDECの右側に配置された２個
のメモリセルアレイMAYのうち、ワードデコーダ回路WDE
C側のメモリセルアレイMAYを延在する第１ワード線WL1
及び第２ワード線WL2は第２サブワード線SWL2を介して
ワードデコーダ回路WDECで選択される。ワードデコーダ
回路WDECから離れたメモリセルアレイMAYを延在する第
１ワード線WL1及び第２ワード線WL2は第１サブワード線
SWL1を介してワードデコーダ回路WDECで選択される。第
１サブワード線SWL1、第２サブワード線SWL2の夫々は互
いに離隔し、かつ平行に列方向に延在する。第１サブワ
ード線SWL1及び第２サブワード線SWL2は、前記第１ワー
ド線WL1及び第２ワード線WL2と同様に、行方向に配列さ
れた１個のメモリセルMC毎に配置される。前記第１サブ
ワード線SWL1は、１個のメモリセルアレイMAY上を延在
し、その他のメモリセルアレイMAYに配置された第１ワ
ード線WL1及び第２ワード線WL2とワードデコーダ回路WD
ECとを接続する。ワードデコーダ回路WDECの左側に配置
された２個のメモリセルアレイMAYの夫々には右側と同
様に第１ワード線WL1及び第２ワード線WL2が配置され
る。この第１ワード線WL1及び第２ワード線WL2は第１サ
ブワード線SWL1又は第２サブワード線SWL2を介してワー
ドデコーダ回路WDECに接続される。なお、本発明は、第
２サブワード線SWL2の長さが第１サブワード線SWL1に比
べて短いので、この第２サブワード線SWL2を廃止し、第
１ワード線WL1及び第２ワード線WL2を直接ワードデコー
ダ回路WDECに接続してもよい。 前記第４図に示すように、メモリブロックMBにおい
て、４個のメモリセルアレイMAYの夫々の上側には夫々
毎に分割されたロード回路LOADが配置される。４個のメ
モリセルアレイMAYの夫々の下側には夫々毎に分割され
たＹデコーダ回路YDEC及びＹスイッチ回路Ｙ−SWが配置
される。また、４個のメモリセルアレイMAYの夫々の下
側には夫々毎に分割されたセンスアンプ回路SAが配置さ
れる。このセンスアンプ回路SAは、１個のメモリセルア
レイMAYに対して４個配置され、４［bit］の情報を一度
に出力できる。前記ワードデコーダ回路WDECの下側には
コントロール回路CCが配置される。また、第４図に示す
メモリブロックMBにおいて、ワードデコーダ回路WDECの
左側、右側の夫々に配置された２個のメモリセルアレイ
MAY間には、図示しないが、メモリセルアレイMAY間に接
続するつなぎセルが配置される。 前記第４図及び第６図に示すように、メモリブロック
MBにおいて、メモリセルアレイMAYには相補性データ線D
Lが配置される。相補性データ線DLは、前記メインワー
ド線MWL、サブワード線SWL、ワード線WLの夫々の延在方
向と交差（実質的に直交）する行方向に延在する。相補
性データ線DLは互いに離隔しかつ平行に行方向に延在す
る第１データ線DL1及び第２データ線DL2の２本で構成さ
れる。この相補性データ線DLは、第６図に示すように、
列方向に配列されたメモリセルMC毎に配置される。相補
性データ線DLの上側の一端側はロード回路LOAD回路に接
続される。相補性データ線DLの下側の他端側はＹスイッ
チ回路Ｙ−SW回路を介してセンスアンプ回路SAに接続さ
れる。 前記第３図に示すSRAM1のメモリブロックLMBの右側に
配置された冗長回路SMBには、第５図（要部拡大ブロッ
ク図）に示すように、冗長用メモリセルアレイMAYSが配
置される。この冗長用メモリセルアレイMAYSには前述の
メモリセルアレイMAYに配置されたメモリセルMCと同一
構造のメモリセルMCが複数個配置される。これに限定さ
れないが、冗長用メモリセルアレイMAYSは、列方向に32
個（32［bit］）のメモリセルMCを配列し、行方向に102
8個（1028［bit］）のメモリセルMCを配列する。 前記冗長用メモリセルアレイMAYSの上側には同第５図
に示すように冗長用ロード回路LOADが配置される。冗長
用メモリセルアレイMAYSの左側には冗長用ワードデコー
ダ回路WDECSが配置される。冗長用メモリセルアレイMAY
Sの下側には冗長用Ｙスイッチ回路Ｙ−SWが配置され
る。 前記メモリセルアレイMAYに配置されたメモリセルMC
は、第７図（回路図）に示すように、ワード線WLと相補
性データ線DLとの交差部に配置される。つまり、メモリ
セルMCは第１ワード線WL1及び第２ワード線WL2と第１デ
ータ線DL1及び第２データ線DL2との交差部に配置され
る。メモリセルMCはフリップフロップ回路と２個の転送
用MISFETQt1及びQt2とで構成される。フリップフロップ
回路は情報蓄積部として構成され、このメモリセルMCは
１［bit］の“1"又は“0"情報を記憶する。 前記メモリセルMCの２個の転送用MISFETQt1、Qt2の夫
々はフリップフロップ回路の一対の入出力端子の夫々に
一方の半導体領域を接続する。転送用MISFETQt1の他方
の半導体領域はデータ線DL1に接続され、ゲート電極は
第１ワード線WL1に接続される。転送用MISFETQt2の他方
の半導体領域はデータ線DL2に接続され、ゲート電極は
第２ワード線WL2に接続される。この２個の転送用MISFE
TQt1、Qt2の夫々はｎチャネル型で構成される。 前記フリップフロップ回路は２個の駆動用MISFETQd1
及びQd2と２個の負荷用MISFETQp1及びQP2とで構成され
る。駆動用MISFETQd1、Qd2の夫々はｎチャネル型で構成
される。負荷用MISFETQp1、Qp2の夫々はｐチャネル型で
構成される。つまり、本実施例のSRAM1のメモリセルMC
は完全CMOS構造で構成される。 前記駆動用MISFETQd1、負荷用MISFETQp1の夫々は、互
いのドレイン領域を接続し、かつ互いのゲート電極を接
続し、CMOSを構成する。同様に、駆動用MISFETQd2、負
荷用MISFETQp2の夫々は、互いのドレイン領域を接続
し、かつ互いのゲート電極を接続し、CMOSを構成する。
駆動用MISFETQd1、負荷用MISFETQp1の夫々のドレイン領
域（入出力端子）は、転送用MISFETQt1の一方の半導体
領域に接続されると共に、駆動用MISFETQd2、負荷用MIS
FETQp2の夫々のゲート電極に接続される。駆動用MISFET
Qd2、負荷用MISFETQp2の夫々のドレイン領域（入出力端
子）は、転送用MISFETQt2の一方の半導体領域に接続さ
れると共に、駆動用MISFETQd1、負荷用MISFETQp1の夫々
のゲート電極に接続される。駆動用MISFETQd1、Qd2の夫
々のソース領域は基準電圧Vss（例えば０［Ｖ］）に接
続される。負荷用MISFETQp1、Qp2の夫々のソース領域は
電源電圧Vcc（例えば５［Ｖ］）に接続される。 前記メモリセルMCのフリップフロップ回路の一対の入
出力端子間、つまり２つの情報蓄積ノード領域間には容
量素子Ｃが構成される。容量素子Ｃは、一方の電極を一
方の情報蓄積ノード領域に、他方の電極を他方の情報蓄
積ノード領域に夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノード領域の電荷蓄積量を増加し、α線
ソフトエラー耐圧を高める目的で構成される。また、容
量素子Ｃは、夫々の電極を２つの情報蓄積ノード領域の
間に接続したので、２個所の情報蓄積ノード領域の夫々
に独立に２個の容量素子を構成する場合に比べて、約半
分の平面々積で構成できる。つまり、この容量素子Ｃ
は、メモリセルMCの占有面積を縮小できるので、SRAM1
の集積度を向上できる。 このように構成されるSRAM1は、前記第３図、第４図
及び第６図に示すように、Ｘデコーダ回路XDECでメイン
ワード線MWLを介してメモリブロックLMBの複数個のメモ
リブロックMBに配置されたワードデコーダ回路WDECのう
ちの１つを選択し、この選択されたワードデコーダ回路
WDECでメモリセルアレイMAYの第１ワード線WL1及び第２
ワード線WL2を選択する。つまり、SRAM1は、第１ワード
線WL1及び第２ワード線WL2をその延在方向に複数個分割
し、この複数個に分割されたうちの１組の第１ワード線
WL1及び第２ワード線WL2をワードデコーダ回路WDEC及び
Ｘデコーダ回路XDECで選択する、デバイデッドワードラ
イン方式を採用する。 また、SRAM1は、前記第４図及び第６図に示すよう
に、前記ワードデコーダ回路WDECの一端側に配置された
２個のうちの一方のメモリセルアレイMAYを延在する第
１ワード線WL1及び第２ワード線WL2を第２サブワード線
SWL2を介してワードデコーダ回路WDECに接続し、他方の
メモリセルアレイMAYを延在する第１ワード線WL1及び第
２ワード線WL2を第１サブワード線SWL1を介してワード
デコーダ回路WDECに接続する。つまり、SRAM1は、メモ
リセルアレイMAYにそれ毎に分割されたワード線WL及び
分割された複数本のワード線WL間を接続するサブワード
線SWLを配置する、ダブルワードライン方式を採用す
る。 このように、（Ａ−９）メモリセルアレイMAYに配列
されたメモリセルMCがワード線WLを介在させてＸデコー
ダ回路XDECで選択されるSRAM1において、Ｘデコーダ回
路XDECと、このＸデコーダ回路XDECにメインワード線MW
Lを介在させて接続されかつ選択される、前記メインワ
ード線MWLの延在方向に配置されたワードデコーダ回路W
DECと、このワードデコーダ回路WDECに第１のワード線W
L（WL1及びWL2）を介在させて、又は第２サブワード線S
WL2、第１のワード線WLの夫々を順次介在させて接続さ
れかつ選択されるメモリセルMCが配列された第１メモリ
セルアレイMAY、及び前記ワードデコーダ回路WDECに前
記第１メモリセルアレイMAY上を第１のワード線WL又は
第２サブワード線SWL2と同一延在方向に延在する第１サ
ブワード線SWL1、第２のワード線WL（WL1及びWL2）の夫
々を順次介在させて接続されかつ選択されるメモリセル
MCが配列された第２メモリセルアレイMAYとを備える。
この構成により、前記Ｘデコーダ回路XDECで選択され
た、ワードデコーダ回路WDECに接続される第１メモリセ
ルアレイMAYの第１のワード線WL又は第２メモリセルア
レイMAYの第２のワード線WLのみを選択する（立上げ
る）デバイデットワードライン方式を採用したので、こ
の選択されたワード線WLの充放電々流量を低減し、SRAM
1の低消費電力化を図れる。また、この効果と共に、前
記ワードデコーダ回路WDECで選択される第１メモリセル
アレイMAYの第１のワード線WL、第２メモリセルアレイM
AYの第２のワード線WLの夫々をメモリセルアレイMAY毎
に分割し、第１のワード線WL、第２のワード線WLの夫々
の長さを短くしかつ夫々をサブワード線SWLを介在して
ワードデコーダ回路WDECに接続したダブルワードライン
方式を採用したので、サブワード線SWLに相当する分、
ワードデコーダ回路WDECとワード線WLとの間の抵抗値を
低減し、選択されたワード線WLの充放電速度を速め、SR
AM1の動作速度の高速化を図れる。 前記SRAM1のメモリセルアレイMAYの周辺領域に配置さ
れたＸデコーダ回路XDEC、Ｙデコーダ回路YDEC、Ｙスイ
ッチ回路Ｙ−SW、センスアンプ回路SA、ロード回路LOAD
等は周辺回路を構成する。この周辺回路はメモリセルMC
の情報の書込み動作、情報の保持動作、情報の読出し動
作等を制御する。 前記SRAM1の外部端子BPと前記周辺回路の入力段回
路、出力段回路の夫々との間には静電気破壊防止回路が
配置される。SRAM1の入力段側の構成は第８図（等価回
路図）に、出力段側の構成は第９図（等価回路図）に夫
々示す。 第８図に示すように、SRAM1の入力段側において、外
部端子（入力用外部端子）BPと入力段回路IIとの間には
静電気破壊防止回路Ｉが配置される。入力段回路IIはｎ
チャネルMISFET及びｐチャネルMISFETで形成されたCMOS
インバータ回路INCで構成される。静電気破壊防止回路
Ｉは保護抵抗素子Ｒ及びクランプ用MISFETQn1で構成さ
れる。前記保護抵抗素子Ｒは外部端子BP、入力段回路II
の夫々の間に直列に挿入される。クランプ用MISFETQn1
はｎチャネルMISFETで構成される。このクランプ用MISF
ETQn1は、保護抵抗素子Ｒ、入力段回路IIの夫々の間に
夫々にドレイン領域を接続し、ゲート電極、ソース領域
の夫々を基準電圧Vssに接続し配置される。静電気破壊
防止回路１は、外部端子BPに入力された過大電流をなま
らせると共に基準電圧Vss側に吸収し、入力段回路IIの
静電気破壊を防止できる。 第９図に示すように、SRAM1の出力段側において、外
部端子（出力用外部端子）BPと出力段回路IVとの間には
静電気破壊防止回路IIIが配置される。出力段回路IV
は、出力用ｎチャネルMISFETQn2、Qn3、抵抗素子Ｒ、ｎ
チャネルMISFETQn6、CMOSインバータ回路OUTCで構成さ
れる。出力段回路IVの出力用ｎチャネルMISFETQn2のド
レイン領域、Qn3のソース領域の夫々は外部端子BPに接
続される。出力用ｎチャネルMISFETQn2のゲート電極は
入出力データ信号Ｄ、ソース領域は基準電圧Vssの夫々
が印加される。出力用ｎチャネルMISFETQn3のゲート電
極は入出力データ信号Ｄ、ドレイン領域は電源電圧Vcc
の夫々が印加される。この出力用ｎチャネルMISFETQn2
のドレイン領域及びQn3のソース領域には直列に接続さ
れた抵抗素子Ｒ、並列に接続されたｎチャネルMISFETQn
6の夫々を介してCMOSインバータ回路OUTCが接続され
る。ｎチャネルMISFETQn6は、ドレイン領域を前記出力
用ｎチャネルMISFETQn2のドレイン領域及びQn3のソース
領域に接続し、ゲート電極、ソース領域の夫々を基準電
圧Vssに接続する。静電気破壊防止回路IIIは、クランプ
用MISFETQn4、Qn5及びバイポーラトランジスタBiTで構
成される。この静電気破壊防止回路IIIのクランプ用MIS
FETQn4、Qn5の夫々はｎチャネル型で構成される。クラ
ンプ用MISFETQn4のドレイン領域及びQn5のソース領域
は、外部端子BP、出力段回路IVの出力用ｎチャネルMISF
ETQn2のドレイン領域及びQn3のソース領域の夫々の間に
配置されかつ夫々に接続される。クランプ用MISFETQn4
のゲート電極、ソース領域の夫々は基準電圧Vssに接続
される。クランプ用MISFETQn5のゲート電極は基準電圧V
ss、ドレイン領域は電源電圧Vccに夫々接続される。バ
イポーラトランジスタBiTはnpn型で構成される。バイポ
ーラトランジスタBiTのエミッタ領域は外部端子BP、ク
ランプ用MISFETQn4のドレイン領域及びQn5のソース領域
の夫々の間に配置され夫々に接続される。ベース領域に
は入出力データ信号Ｄが印加される。エミッタ領域には
電源電圧Vccが接続される。この静電気破壊防止回路III
は、外部端子BPに入力された過大電流を基準電圧Vss側
に又は電源電圧Vcc側に吸収し、出力段回路IVの静電気
破壊を防止できる。 次に、前記SRAM1のメモリセルMC及びメモリセルアレ
イMAYの具体的構造について説明する。メモリセルMCの
完成状態の平面構造は第２図（平面図）に、製造プロセ
ス中の各製造工程毎の平面構造は第10図乃至第14図（平
面図）に夫々示す。メモリセルMCの完成状態の断面構造
は第１図（第２図のＩ−Ｉ切断線で切った断面図）に示
す。また、メモリセルアレイMAYにおいて、製造プロセ
ス中の各製造工程で形成される層の平面構造を第15図乃
至第20図（平面図）で示す。 第１図及び第２図に示すように、SRAM1は単結晶珪素
からなるｎ-型半導体基板１で構成される。このｎ-型半
導体基板１の一部の領域の主面部にはｐ-型ウエル領域
２が構成される。ｎ-型半導体基板１の他の領域の主面
部にはｎ-型ウエル領域３が構成される（第21図参
照）。ｐ-型ウエル領域２はｎチャネルMISFETQnの形成
領域つまりメモリセルアレイMAYの形成領域及び周辺回
路の一部の領域において構成される。ｎ-型ウエル領域
３はｐチャネルMISFETQpの形成領域つまり周辺回路の他
の領域において構成される。 前記ｐ-型ウエル領域２の非活性領域の主面上には素
子分離絶縁膜（フィールド酸化膜）４が構成される。ま
た、ｐ-型ウエル領域２の非活性領域の主面部、つまり
素子分離絶縁膜４下にはｐ型チャネルストッパ領域５が
構成される。同様に、ｎ-型ウエル領域３の非活性領域
の主面上には素子分離絶縁膜４が構成される（第21図参
照）。ｎ-型ウエル領域３の非活性領域の主面部は、ｐ-
ウエル領域２に比べて反転領域が発生しにくく、素子分
離が確実に行えるので、製造プロセスを簡単化するため
に基本的にチャネルストッパ領域は設けない。 前記SRAM1の１個のメモリセルMCはｐ-型ウエル領域２
の活性領域の主面に構成される。メモリセルMCのうち、
２個の駆動用MISFETQd1、Qd2の夫々は、第１図、第２
図、第10図及び第16図に示すように、素子分離絶縁膜４
で周囲を規定された領域内において、ｐ-型ウエル領域
２の主面に構成される。駆動用MISFETQd1、Qd2の夫々
は、主にｐ-型ウエル領域２、ゲート絶縁膜６、ゲート
電極７、ソース領域及びドレイン領域で構成される。 前記駆動用MISFETQd1、Qd2の夫々はゲート長（Lg）方
向と列方向（ワード線WLの延在方向はＸ方向）とを一致
させ配置される。前記素子分離絶縁膜４（及びｐ型チャ
ネルストッパ領域５）は主にこの駆動用MISFETQd1、Qd2
の夫々のゲート幅（Lw）方向を規定する位置に構成され
る。 前記ｐ-型ウエル領域２は駆動用MISFETQd1、Qd2の夫
々のチャネル形成領域を構成する。 ゲート電極７は活性領域においてｐ-型ウエル領域２
のチャネル形成領域上にゲート絶縁膜６を介して構成さ
れる。ゲート電極７の一端側は、少なくとも製造プロセ
スにおけるマスク合せ余裕寸法に相当する分、素子分絶
縁膜４上を行方向に突出する。駆動用MISFETQd1のゲー
ト電極７の他端側は素子分離絶縁膜４上を介して駆動用
MISFETQd2のドレイン領域上まで行方向に突出する。同
様に、駆動用MISFETQd2のゲート電極７の他端側は素子
分離絶縁膜４上を介して駆動用MISFETQd1のドレイン領
域上まで行方向に突出する。 ゲート電極７は、第１層目のゲート材形成工程で形成
され、例えば単層構造の多結晶珪素膜で形成される。こ
の多結晶珪素膜には抵抗値を低減するｎ型不純物例えば
Ｐ（又はAs）が導入される。単層構造で構成されるゲー
ト電極７は、その膜厚を薄膜化できるので、上層の導電
層の下地となる層間絶縁膜の表面の平坦化を図れる。 ソース領域、ドレイン領域の夫々は低い不純物濃度の
ｎ型半導体領域10及びその主面部に設けられた高い不純
物濃度のｎ+型半導体領域11で構成される。この不純物
濃度が異なる２種類のｎ型半導体領域10、ｎ+型半導体
領域11の夫々は、前記ゲート電極７のゲート長方向の側
部において、このゲート電極７（正確にはゲート電極７
と後述するサイドウォールスペーサ９）に対して自己整
合で形成される。つまり、駆動用MISFETQd1、Qd2の夫々
のソース領域及びドレイン領域は所謂２重ドレイン（DD
D:Double Diffused Drain）構造で構成される。この２
重ドレイン構造のソース領域、ドレイン領域の夫々は、
ｐ-型ウエル領域２の活性領域の主面部において、第10
図に符号DDDを付けて示す一点鎖線で囲まれた領域内に
構成される。 前記ソース領域、ドレイン領域の夫々はｎ型半導体領
域10をｎ型不純物例えばＰで形成する。ｎ+型半導体領
域11は、前記Ｐに比べて拡散速度が遅いｎ型不純物、例
えばAsで形成する。製造プロセスにおいて、同一マスク
を使用して同一製造工程で２種類のｎ型不純物を導入し
た場合、ｎ+半導体領域11、ｎ型半導体領域10の夫々の
拡散距離は２種類のｎ型不純物の夫々の拡散速度に律則
される。２重ドレイン構造を採用する駆動用MISFETQd
1、Qd2の夫々において、ｎ+型半導体領域11とチャネル
形成領域との間のｎ型半導体領域10のゲート長方向の実
質的な寸法は、ｎ型半導体領域10の拡散距離からｎ+型
半導体領域11の拡散距離を差し引いた寸法に相当する。
このｎ型半導体領域10は、ゲート長方向の実質的な寸法
が後述するLDD（Lightly Doped Drain）構造の低い不純
物濃度のｎ型半導体領域（17）のゲート長方向の寸法に
比べて小さく、しかもLDD構造の低い不純物濃度のｎ型
半導体領域（17）に比べて不純物濃度が高い。つまり、
駆動用MISFETQd1、Qd2の夫々は、ソース領域−ドレイン
領域間の電流経路において、ｎ型半導体領域10に付加さ
れる寄生抵抗がLDD構造のｎ型半導体領域（17）に比べ
て小さいので、後述するLDD構造を採用する転送用MISFE
TQt1、Qt2の夫々に比べて駆動能力（ドライバビリテ
ィ）が高い。 前記ゲート電極７のゲート長方向の側壁にはサイドウ
ォールスペーサ９が構成される。サイドウォールスペー
サ９は、ゲート電極７に対して自己整合で形成され、例
えば酸化珪素膜等の絶縁膜で形成される。 前記ゲート電極７上部の上層の導電層（13）が配置さ
れた領域には絶縁膜8A、８の夫々が順次積層される。上
側の絶縁膜８は、主に下層のゲート電極７、上層の導電
層（13）の夫々を電気的に分離し、例えば酸化珪素膜で
形成される。下側の絶縁膜8Aは、ゲート電極７の表面の
酸化を防止する酸化マスクとして構成され、例えば窒化
珪素膜で形成される。 前記メモリセルMCは第10図に符号MCを付けて二点鎖線
で囲まれた平面形状が長方形状で規定される領域内にお
いて配置される。メモリセルMCの一方の駆動用MISFETQd
1の平面形状はメモリセルMCの中心点CP（長方形状の対
角線の交点）に対する駆動用MISFETQd2の平面形状の点
対称で構成される。なお、前記中心点CPは、説明の便宜
上示される点であり、SRAM1のメモリセルMCに実際に形
成した点ではない。 第16図に示すように、メモリセルアレイMAYでのメモ
リセルMCの配列において、メモリセルMCの駆動用MISFET
Qd1、Qd2の夫々の平面形状は、列方向に隣接する他のメ
モリセルMCとの間のY1-Y3軸又はY2-Y4軸に対する、前記
他のメモリセルMCの駆動用MISFETQd1、Qd2の夫々の平面
形状の線対称で構成される。同様に、メモリセルMCの駆
動用MISFETQd1、Qd2の夫々の平面形状は、行方向に隣接
する他のメモリセルMCとの間のX1-X2軸又はX3-X4軸に対
する、前記他のメモリセルMCの駆動用MISFETQd1、Qd2の
夫々の平面形状の線対称で構成される。つまり、メモリ
セルMCの駆動用MISFETQdは列方向、行方向の夫々におい
て線対称の形状で構成される。 列方向に配列されたメモリセルMCの駆動用MISFETQdの
うち、隣接するメモリセルMCの駆動用MISFETQdの夫々の
互いに向い合うソース領域は一体に構成される。つま
り、隣接する一方のメモリセルMCの駆動用MISFETQdのソ
ース領域で他方のメモリセルMCの駆動用MISFETQdのソー
ス領域を構成し、駆動用MISFETQdのソース領域の占有面
積を縮小する。また、一方のメモリセルMCの駆動用MISF
ETQdのソース領域とそれと向い合う他方のメモリセルMC
の駆動用MISFETQdのソース領域との間には素子分離絶縁
膜４を介在しないので、この素子分離絶縁膜４に相当す
る分、メモリセルMCの占有面積を縮小できる。 前記メモリセルMCの２個の転送用MISFETQt1、Qt2の夫
々は、第１図、第２図、第11図及び第17図に示すよう
に、素子分離絶縁膜４で周囲を規定された領域内におい
て、ｐ-ウエル領域２の主面に構成される。転送用MISFE
TQt1、Qt2の夫々は、主にｐ-型ウエル領域２、ゲート絶
縁膜12、ゲート電極13、ソース領域及びドレイン領域で
構成される。 前記転送用MISFETQt1、Qt2の夫々はゲート長方向と行
方向（相補性データ線DLの延在方向又はＹ方向）とを一
致させ配置される。すなわち、転送用MISFETQt1、Qt2の
夫々のゲート長方向と駆動用MISFETQd1、Qd2のゲート長
方向とはほぼ直角に交差する。前記素子分離絶縁膜４
（及びｐ型チャネルストッパ領域５）は主にこの転送用
MISFETQt1、Qt2の夫々のゲート幅（Lw）方向を規定する
位置に構成される。 前記ｐ-型ウエル領域２は転送用MISFETQt1、Qt2の夫
々のチャネル形成領域を構成する。 ゲート電極13は活性領域においてｐ-型ウエル領域２
のチャネル形成領域上にゲート絶縁膜12を介して構成さ
れる。ゲート電極13は、第２層目のゲート材形成工程で
形成され、例えば多結晶珪素膜13A及びその上に高融点
金属珪化膜13Bを設けた積層構造（ポリサイド構造）で
構成される。下層の多結晶珪素膜13Aには抵抗値を低減
するｎ型不純物例えばＰ（又はAs）が導入される。上層
の高融点金属珪化膜13Bは例えばWSix（ｘは例えば２）
で形成される。このゲート電極13は、上層の高融点金属
珪化膜13Bの比抵抗値が下層の多結晶珪素膜13Aに比べて
小さいので、信号伝達速度の高速化を図れる。また、ゲ
ート電極13は、多結晶珪素膜13A及び高融点金属珪化膜1
3Bの積層構造で構成され、合計の断面々積を増加し、抵
抗値を低減できるので、信号伝達速度の高速化を図れ
る。なお、前記ゲート電極13の上層の高融点金属珪化膜
13Bは前記WSixの他にMoSix、TiSix又はTaSixを使用して
もよい。 前記ゲート電極13のゲート幅寸法は前記駆動用MISFET
Qdのゲート電極７のゲート幅寸法に比べて小さく構成さ
れる。すなわち、転送用MISFETQtは駆動用MISFETQdに比
べて駆動能力を小さくし構成し、βレシオを稼ぐことが
できるので、メモリセルMCは情報蓄積ノード領域に記憶
された情報を安定に保持できる。 ソース領域、ドレイン領域の夫々は高い不純物濃度の
ｎ+型半導体領域18及びそれとチャネル形成領域との間
に設けられた低い不純物濃度のｎ型半導体領域17で構成
される。この不純物濃度が異なる２種類のうち、ｎ型半
導体領域17はゲート電極13のゲート長方向の側部におい
てこのゲート電極13に対して自己整合で形成される。ｎ
型半導体領域17は、チャネル形成領域とのpn接合部にお
いて不純物濃度勾配が緩くなる、ｎ型不純物例えばＰで
形成される。ｎ+半導体領域18はゲート電極13のゲート
長方向の側部においてサイドウォールスペーサ16に対し
て自己整合で形成される。ｎ+型半導体領域18は、ｐ-型
ウエル領域２との接合部の深さ（接合深さ:xj）を浅く
できるｎ型不純物例えばAsで形成される。つまり、転送
用MISFETQt1、Qt2の夫々はLDD構造で構成される。このL
DD構造を採用する転送用MISFETQt1、Qt2の夫々は、ドレ
イン領域の近傍において電界強度を緩和できるので、ホ
ットキャリアの発生量を低減し、経時的なしきい値電圧
の変動を低減できる。 前記サイドウォールスペーサ16はゲート電極13の側壁
にそれに対して自己整合で形成される。サイドウォール
スペーサ13は例えば酸化珪素膜等の絶縁膜で形成され
る。 前記ゲート電極13上部には絶縁膜15が構成される。絶
縁膜15は、主に下層のゲート電極13、上層の導電層（2
3）の夫々を電気的に分離し、例えば酸化珪素膜で形成
される。この絶縁膜15は、前記ゲート電極７の上部に設
けられた絶縁膜８に比べて厚い膜厚で形成される。 前記転送用MISFETQt1の一方のソース領域又はドレイ
ン領域は、第11図に示すように、駆動用MISFETQd1のド
レイン領域に一体に構成される。転送用MISFETQt1、駆
動用MISFETQd1の夫々はゲート長方向を交差させている
ので、一体に構成された部分を中心に、駆動用MISFETQd
1の活性領域は列方向（ゲート長方向）に向って、転送
用MISFETQt1の活性領域は行方向（ゲート長方向）に向
って夫々形成される。すなわち、転送用MISFETQt1、駆
動用MISFETQd1の夫々の活性領域は平面形状がほぼＬ字
形状で構成される。同様に、前記転送用MISFETQt2の一
方のソース領域又はドレイン領域は、駆動用MISFETQd2
のドレイン領域に一体に構成される。すなわち、転送用
MISFETQt2、駆動用MISFETQd2の夫々の活性領域は平面形
状がほぼＬ字形状で構成される。 前記転送用MISFETQt1、Qt2の夫々の平面形状は、メモ
リセルMC内において、前記駆動用MISFETQd1、Qd2の夫々
と同様に、中心点CPに対して点対称で構成される。すな
わち、第11図に示すように、メモリセルMCは、転送用MI
SFETQt1及びそれに一体化された駆動用MISFETQd1、転送
用MISFETQt2及びそれに一体化された駆動用MISFETQd2の
夫々を中心点CPに対して点対称で構成する（メモリセル
内点対称）。メモリセルMCは、転送用MISFETQt1、Qt2の
夫々の間に駆動用MISFETQd1及びQd2を配置し、この駆動
用MISFETQd1、Qd2の夫々を向い合せて配置する。つま
り、メモリセルMCの転送用MISFETQt1及び駆動用MISFETQ
d1、転送用MISFETQt2及び駆動用MISFETQd2の夫々は、駆
動用MISFETQd1、Qd2の夫々の間の離隔寸法のみで離隔寸
法を律則する。この離隔領域には素子分離絶縁膜４及び
ｐ型チャネルストッパ領域５が配置される。 第17図に示されるように、メモリセルアレイMAYでの
メモリセルMCの配列において、メモリセルMCの転送用MI
SFETQt1、Qt2の夫々の平面形状は、列方向に隣接する他
のメモリセルMCとの間のY1-Y3軸又はY2-Y4軸に対する、
前記他のメモリセルMCの転送用MISFETQt1、Qt2の夫々の
平面形状の線対称で構成される。同様に、メモリセルMC
の転送用MISFETQt1、Qt2の夫々の平面形状は、行方向に
隣接する他のメモリセルMCとの間のX1-X2軸又はX3-X4軸
に対する、前記他のメモリセルMCの転送用MISFETQt1、Q
t2の夫々の平面形状の線対称で構成される。つまり、メ
モリセルMCの転送用MISFETQtは列方向、行方向の夫々に
おいて線対称の形状で構成される。 行方向に配列されたメモリセルMCの転送用MISFETQtの
うち、隣接するメモリセルMCの転送用MISFETQtの夫々の
互いに向い合う他方のドレイン領域又はソース領域は一
体に構成される。つまり、隣接する一方のメモリセルMC
の転送用MISFETQtの他方のドレイン領域又はソース領域
で他方のメモリセルMCの転送用MISFETQtの他方のドレイ
ン領域又はソース領域を構成し、転送用MISFETQtの他方
のドレイン領域又はソース領域の占有面積を縮小する。
また、一方のメモリセルMCの転送用MISFETQtの他方のド
レイン領域又はソース領域とそれと向い合う他方のメモ
リセルMCの転送用MISFETQtの他方のドレイン領域又はソ
ース領域との間には素子分離絶縁膜４を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルMC
の占有面積を縮小できる。 前記第11図、第15図乃至第17図の夫々に示すように、
メモリセルアレイMAにおいて、列方向及び行方向に隣接
する４個のメモリセルMCの一部の活性領域は一体に構成
され、平面形状がリング形状で構成される。具体的に
は、第15図に示すように、例えば座標（X1,Y1）を中心
として、列方向に配列されかつ隣接する２個のメモリセ
ルMC及びこの２個のメモリセルMCと行方向に配列されか
つ隣接する２個のメモリセルMC、合計４個のメモリセル
MCにおいて、４個のメモリセルMCの夫々の一方の転送用
MISFETQt及び一方の駆動用MISFETQd、合計４個の転送用
MISFETQt及び４個の駆動用MISFETQdの活性領域を一体に
構成し、リング形状の活性領域が構成される（一部を塗
りつぶした領域）。換言すれば、前記４個の転送用MISF
ETQt、４個の駆動用MISFETQdの夫々（合計８個のMISFE
T）は、互いに向い合うソース領域又はドレイン領域を
一体に構成し、直列接続されたリング形状の構成され
る。つまり、列方向、行方向の夫々に隣接する４個のメ
モリセルMCにおいて、メモリセルMCの一方の転送用MISF
ETQt及び駆動用MISFETQdで構成される一方のＬ字形状の
活性領域を互いに連続させ、かつ活性領域の延在する方
向（ゲート長方向）に終端がなく、活性領域のパターン
が閉じるリング形状で構成される。リング形状の活性領
域の互いに対向する内枠側、外枠側の夫々（転送用MISF
ET、駆動用MISFETQdの夫々のゲート幅方向を規定する領
域）は素子分離絶縁膜４及びｐ型チャネルストッパ領域
５で規定される。前記４個のメモリセルMCの夫々の転送
用MISFETQtはゲート長方向を行方向に一致させ、駆動用
MISFETQdはゲート長方向を列方向に一致させているの
で、前記リング形状は平面方形状（長方形状）で構成さ
れる。 前記リング形状で構成された活性領域は列方向に同一
形状でかつ同一ピッチで複数個配列され、列方向に隣接
する活性領域は素子分離絶縁膜４を介して互いに離隔さ
れる。このリング形状の活性領域の行方向に隣接する次
段のリング形状の活性領域は、前段の配列と同様に、列
方向に同一形状でかつ同一ピッチで複数個配列されると
共に、前段の配列に対して列方向に２分の１ピッチだけ
ずらして配列される。つまり、前記リング形状の活性領
域は、メモリセルアレイMAYにおいて、第15図に示す千
鳥り配列となる。 メモリセルアレイMAYの終端、つまりメモリセルアレ
イMAYの周辺回路との境界領域となる周辺において、前
記リング形状の活性領域の平面形状には、第15図に示す
ように、余裕寸法Ｌが確保される。メモリセルアレイMA
Yの終端のリング形状の活性領域は、メモリセルアレイM
AYの中央部分に配列されたリング形状の活性領域のほぼ
２分の１の半リング形状で構成される。この半リング形
状の活性領域は、単純にレイアウトルールに基き形成し
た場合には、同第15図に示すように、隣接するメモリセ
ルMCとの共用の領域（例えばソース線又は相補性データ
線DLとの接続領域）を含む点線Ｅで示す形状で形成され
る。メモリセルアレイMAYの終端の半リング形状の活性
領域は、その延在方向（ゲート長方向）に終端が存在
し、活性領域のパターンが閉じていないので、この領域
に前記点線Ｅで示す形状よりも大きくなる前記余裕寸法
Ｌが付加される。この余裕寸法Ｌは、製造プロセスにお
いて素子分離絶縁膜４を形成した際に発生するバーズビ
ークのゲート長方向の寸法に相当する寸法、又はそれ以
上の寸法である。 前記メモリセルMCの転送用MISFETQt1、Qt2の夫々のゲ
ート電極13は、前記第１図、第２図、第11図及び第17図
に示すように、そのゲート幅方向において、ワード線
（WL）13に接続される。ワード線13は、ゲート電極13と
一体に構成され、同一導電層で構成される。メモリセル
MCのうち、転送用MISFETQt1のゲート電極13には第１ワ
ード線（WL1）13が接続され、第１ワード線13は第17図
に示すように素子分離絶縁膜４上に列方向に実質的に直
線で延在する。転送用MISFETQt2のゲート電極13には第
２ワード線（WL2）13が接続され、第２ワード線13は同
第17図に示すように列方向に実質的に直線で延在する。
つまり、１個のメモリセルMCには、互いに離隔し、かつ
同一列方向に平行に延在する２本の第１ワード線13及び
第２ワード線13が配置される。メモリセルアレイMAYに
おいて、前記第１ワード線13及び第２ワード線13の平面
形状は、前述のY1-Y3軸、Y2-Y4軸の夫々に対して、列方
向に線対称で構成される。また、第１ワード線13及び第
２ワード線13の平面形状は、X1-X2軸、X3-X4軸の夫々に
対して、行方向に線対称で構成される。 前記第１ワード線（WL1）13は、第１図、第２図及び
第11図に示すように、メモリセルMCの駆動用MISFETQd1
のゲート電極７のゲート幅方向の素子分離絶縁膜４上に
突出する部分と交差する。同様に、第２ワード線（WL
2）は、駆動用MISFETQd2のゲート電極７のゲート幅方向
の素子分離絶縁膜４上に突出する部分と交差する。 また、前記メモリセルMCに配置された第１ワード線
（WL1）13、第２ワード線（WL2）13の夫々の間には基準
電圧線（ソース線:Vss）13が配置される。基準電圧線13
は、メモリセルMCにおいて１本配置され、メモリセルMC
の駆動用MISFETQd1及びQd2に共通のソース線として構成
される。基準電圧線13は、前記ワード線13と同一導電層
で構成され、このワード線13と離隔し、かつ素子分離絶
縁膜４上を列方向に実質的に直線で平行に延在する。メ
モリセルアレイMAYにおいて、基準電圧線13の平面形状
は、Y1-Y3軸、Y2-Y4軸の夫々に対して、列方向に線対称
で構成される。また、基準電圧線13の平面形状は、X1-X
2軸、X3-X4軸の夫々に対して、行方向に線対称で構成さ
れる。 前記基準電圧線13は、第１図、第２図及び第11図に示
すように、メモリセルMCの駆動用MISFETQd1、Qd2の夫々
のゲート電極７のゲート幅方向の素子分離絶縁膜４上に
突出する部分と交差する。 前記基準電圧線13は、第１図、第２図、第11図及び第
17図に示すように、駆動用MISFETQd1、Qd2の夫々のソー
ス領域（ｎ+型半導体領域11に接続される。基準電圧線1
3はソース領域上のゲート絶縁膜12と同一層の絶縁膜12
に形成された接続孔14を通して接続される。基準電圧線
13は下層の多結晶珪素膜13Aに形成された接続孔14及び
前記絶縁膜12に形成された接続孔14の夫々を通して上層
の高融点金属珪化膜13Bをソース領域であるｎ+半導体領
域11に直接々続する。 このように、（Ａ−１）ワード線（WL）13で制御され
る転送用MISFETQt及び駆動用MISFETQdでメモリセルMCが
構成されたSRAM1において、前記メモリセルMCの駆動用M
ISFETQdのゲート電極７、転送用MISFETQtのゲート電極1
3及びワード線13の夫々を異なる導電層で構成し、前記
駆動用MISFETQd、転送用MISFETQtの夫々を互いにゲート
長方向を交差させて配置し、前記ワード線13を駆動用MI
SFETQdのゲート電極７のゲート長方向に延在させ、かつ
この駆動用MISFETQdのゲート電極７の一部に交差させ
る。この構成により、前記メモリセルMCの駆動用MISFET
Qdの占有面積、前記ワード線13の占有面積の夫々の一部
を重ね合せ、この重ね合せた領域に相当する分に、駆動
用MISFETQdのゲート幅方向においてメモリセルMCの占有
面積を縮小できるので、SRAM1の集積度を向上できる。 また、（Ａ−２）前記構成（Ａ−１）に加えて、ワー
ド線13は多結晶珪素膜13A及びその上部に設けられた高
融点金属珪化膜13Bで形成された積層構造（複合膜）で
構成され、駆動用MISFETQdのゲート電極７は多結晶珪素
膜の単層構造（単層膜）で構成される。この構成によ
り、前記効果の他に、前記積層構造は前記多結晶珪素膜
の単層構造に比べて比抵抗値が小さく（多結晶珪素膜に
比べて高融点金属珪化膜13Bの比抵抗値が小さく）、ワ
ード線13の抵抗値を低減できるので、メモリセルMCの情
報書込み動作及び情報読出し動作を速め、SRAM1の動作
速度の高速化を図れる。さらに、前記積層構造は前記多
結晶珪素膜の単層構造に比べて断面々積を増加し、ワー
ド線13の抵抗値を低減できるので、同様に、SRAM1の動
作速度の高速化を図れる。 また、（Ａ−３）ワード線（WL）13で制御される２個
の転送用MISFETQtでメモリセルMCが構成されたSRAM1に
おいて、前記メモリセルMCの２個の転送用MISFETQt1の
ゲート電極13、転送用MISFETQt2のゲート電極13の夫々
に２本の第１ワード線（WL1）13、第２ワード線（WL2）
13の夫々を接続する。この構成により、前記メモリセル
MCの２個の転送用MISFETQt1のゲート電極13、転送用MIS
FETQt2のゲート電極13の夫々に２本の第１ワード線13、
第２ワード線13の夫々を接続するだけで、２個の転送用
MISFETQt1のゲート電極13、転送用MISFETQt2のゲート電
極13の夫々の間を接続するメモリセルMC内のワード線13
の引き回し（メモリセル当り１本のワード線の場合）を
排除できるので、前記２本の第１ワード線13、第２ワー
ド線13の夫々をほぼ直線で延在しかつメモリセルアレイ
MAYでの長さを短くし、第１ワード線13、第２ワード線1
3の夫々の抵抗値を低減できる。この結果、メモリセルM
Cの情報の書込み動作及び読出し動作を速め、SRAM1の動
作速度の高速化を図れる。 また、（Ａ−４）ワード線（WL）13で制御される２個
の転送用MISFETQt及び基準電圧線13（ソース線:Vss）に
接続される２個の駆動用MISFETQdでメモリセルMCが構成
されたSRAM1において、前記メモリセルMCの２個の転送
用MISFETQt1、Qt2の夫々のゲート電極13の夫々に、互い
に離隔しかつ同一方向に延在する２本の第１ワード線
（WL1）13、第２ワード線（WL2）13の夫々を接続し、こ
の２本の第１ワード線13、第２ワード線13の夫々で規定
された領域内に前記２個の駆動用MISFETQd1及びQd2を配
置すると共に前記基準電圧線13を配置する。この構成に
より、前記構成（Ａ−３）の効果の他に、メモリセルMC
内のワード線13の引き回しが排除されたことで、メモリ
セルMC内の２本の第１ワード線13、第２ワード線13の夫
々の間の空領域（メモリセルMCの中央部）に基準電圧線
13を配置できる。この結果、２個の駆動用MISFETQd1、Q
d2の夫々のソース領域と基準電圧線13との接続距離を短
縮し、駆動用MISFETQd1、Qd2の夫々のソース領域の電位
の浮きを低減できるので、メモリセルMCの情報保持の安
定性を向上し、SRAM1の動作上の信頼性を向上できる。
また、前記メモリセルMCの２個の駆動用MISFETQd1、Qd2
の夫々の間に１本の基準電圧線13を配置し、１本の基準
電圧線13を駆動用MISFETQd1、Qd2の夫々に共通配線とし
て使用するので、１本の基準電圧線13に相当する分、メ
モリセルMCの占有面積を縮小し、SRAM1の集積度を向上
できる。 また、（Ａ−５）前記構成（Ａ−４）の前記２本のワ
ード線（WL1、WL2）13、基準電圧線13の夫々は同一導電
層で構成され、かつ同一列方向に延在させる。この構成
により、前記基準電圧線13、駆動用MISFETQdのソース領
域（ｎ+型半導体領域11）の夫々を異なる導電層で構成
し、駆動用MISFETQdの占有面積内に基準電圧線13を延在
できるので、基準電圧線13の占有面積、基準電圧線（ソ
ース線）と駆動用MISFETQdとの素子分離領域（素子分離
絶縁膜４）の夫々に相当する分、メモリセルMCの占有面
積を縮小でき、SRAM1の集積度を向上できる。 また、（Ａ−６）ワード線（WL）13で制御される２個
の転送用MISFETQt及び２個の駆動用MISFETQdでメモリセ
ルMCが構成されたSRAM1において、前記メモリセルMCの
転送用MISFETQt1のゲート電極13に第１ワード線（WL1）
13を接続すると共に、転送用MISFETQt2のゲート電極13
に前記第１ワード線13と離隔しかつ同一方向に延在する
第２ワード線（WL2）13を接続し、前記第１ワード線1
3、第２ワード線13の夫々の間に、前記転送用MISFETQt1
の一方の半導体領域にドレイン領域が接続された駆動用
MISFETQd1及び転送用MISFETQt2の一方の半導体領域にド
レイン領域が接続された駆動用MISFETQd2を配置し、前
記メモリセルMCの中心点CPに対して、転送用MISFETQt1
及び駆動用MISFETQd1の平面形状を、転送用MISFETQt2及
び駆動用MISFETQd2の平面形状の点対称で構成する。こ
の構成により、前記メモリセルMC内、特に転送用MISFET
Qt1と転送用MISFETQt2との間に、駆動用MISFETQd1と駆
動用MISFETQd2との間の夫々において、フォトリソグラ
フィ技術の露光中の回折現象（ハレーション）、エッチ
ング液の回り込み等、製造プロセスの条件を均一化で
き、各素子の寸法のばらつきを低減できるので、各素子
の寸法を縮小してメモリセルMCの占有面積を縮小し、SR
AM1の集積度を向上できる。 また、（Ａ−７）前記構成（Ａ−６）の転送用MISFET
Qt1、Qt2の夫々のゲート幅寸法は、駆動用MISFETQd1、Q
d2の夫々のゲート幅寸法に比べて小さく構成される。こ
の構成により、前記メモリセルMC内の転送用MISFETQt1
及び駆動用MISFETQd1と転送用MISFETQt2及び駆動用MISF
ETQd2との間に離隔寸法を駆動用MISFETQd1、Qd2の夫々
の素子分離領域の寸法で一義的に律則し、前記離隔寸法
から無駄な寸法（駆動用MISFETQdのゲート幅寸法と転送
用MISFETQtのゲート幅寸法との差に相当する空領域）を
排除できるので、メモリセルMCの占有面積を縮小し、SR
AM1の集積度を向上できる。 また、（Ａ−８）転送用MISFETQt及び基準電圧線（ソ
ース線）13が接続された駆動用MISFETQdでメモリセルMC
が構成されたSRAM1において、前記メモリセルMCの駆動
用MISFETQdのゲート電極７、基準電圧線13の夫々を異な
る導電層で構成し、前記基準電圧線13を前記駆動用MISF
ETQdのゲート電極７のゲート長方向に延在させ、かつこ
の駆動用MISFETQdのゲート電極７の一部に交差させる。
この構成により、前記メモリセルMCの駆動用MISFETQdの
占有面積、前記基準電圧線13の占有面積の夫々の一部を
重ね合せ、この重ね合せた領域に相当する分、駆動用MI
SFETQdのゲート幅方向においてメモリセルMCの占有面積
を縮小できるので、SRAM1の集積度を向上できる。 また、（Ａ−13）前記構成（Ａ−６）のメモリセルMC
は、前記第１ワード線（WL）13及び第２ワード線（WL）
13の延在する列方向に配列された隣接する他の第１のメ
モリセルMCとの間の前記第１及び第２ワード線13と交差
する第１軸（Y1-Y3軸又はY2-Y4軸）を中心に、前記第１
のメモリセルMCの平面形状に線対称の平面形状で構成さ
れ、前記メモリセルMCは、前記第１及び第２ワード線13
の延在する列方向と交差する行方向に配列された隣接す
る他の第２のメモリセルMCとの間の前記第１及び第２ワ
ード線13に平行な第２軸（X1-X2軸又はX3-X4軸）を中心
に、前記第２のメモリセルMCの平面形状に線対称の平面
形状で構成される。この構成により、前記メモリセルMC
の転送用MISFETQt、駆動用MISFETQdの夫々の一方の半導
体領域を、隣接する第１のメモリセルMC、第２のメモリ
セルMCの夫々のそれと兼用し、メモリセルMCの占有面積
を縮小できるので、SRAM1の集積度を向上できる。さら
に、前記メモリセルMC、隣接する第１のメモリセルMC、
第２のメモリセルMCの夫々において、フォトリソグラフ
ィ技術の露光中の回折現象、エッチング液の回り込み
等、製造プロセスの条件を均一化し、各素子の寸法のば
らつきを低減できるので、各素子の寸法を縮小してメモ
リセルMCの占有面積を縮小し、よりSRAM1の集積度を向
上できる。 また、（Ｂ−１）転送用MISFETQt及び駆動用MISFETQd
でメモリセルMCが構成されるSRAM1において、前記メモ
リセルMCの転送用MISFETQtのゲート電極13を前記駆動用
MISFETQdのゲート電極７の上層にそれに比べて厚い膜厚
で構成する。この構成により、前記メモリセルMCの転送
用MISFETQt、駆動用MISFETQdの夫々の領域を重ね合せら
れる（Qdのゲート電極７とQtのゲート電極13に一体化さ
れたワード線13とを重ね合せられる）ので、メモリセル
MCの占有面積を縮小し、SRAM1の集積度を向上できると
共に、駆動用MISFETQdのゲート電極（メモリセルの最下
層）７の膜厚を薄くし、上層の段差形状の成長を低減
し、平坦化できるので、上層配線（ゲート電極13、ワー
ド線13、基準電圧線13の夫々又はその上層配線）の断線
不良等を低減し、SRAM1の電気的信頼性を向上できる。 また、（Ｂ−２）転送用MISFETQt及び駆動用MISFETQd
で構成されるメモリセルMCがワード線（WL）13、データ
線（DL:33）の夫々に接続されるSRAM1において、前記メ
モリセルMCの転送用MISFETQtのゲート電極13、前記ワー
ド線13の夫々を同一層で、かつ前記駆動用MISFETQdのゲ
ート電極７の上層にそれに比べて厚い膜厚で構成する。
この構成により、前記構成（Ｂ−１）の効果の他に、前
記ワード線13の断面々積を増加し、このワード線13の抵
抗値を低減できるので、メモリセルMCの情報書込み動作
及び情報読出し動作を速め、SRAM1の動作速度の高速化
を図れる。 また、（Ｂ−３）前記構成（Ｂ−１）又は（Ｂ−２）
の駆動用MISFETQdのゲート電極７は多結晶珪素膜の単層
構造で構成し、前記転送用MISFETQtのゲート電極13は多
結晶珪素膜13A及びその上部に設けられた高融点金属珪
化膜13Bで形成された積層構造で構成される。この構成
により、前記ゲート電極13の積層構造は前記ゲート電極
７の多結晶珪素膜の単層構造に比べて比抵抗値が小さい
ので、よりSRAM1の動作速度の高速化を図れる。 また、（Ｂ−４）転送用MISFETQt及び駆動用MISFETQd
で構成されるメモリセルMCがワード線（WL）13、データ
線（DL:33）、基準電圧線（ソース線:Vss）13の夫々に
接続されたSRAM1において、前記メモリセルMCの転送用M
ISFETQtのゲート電極13、前記ワード線13、前記基準電
圧線13の夫々を同一導電層で、かつ前記駆動用MISFETQd
のゲート電極７と異なる層にそれに比べて比抵抗値が小
さい導電層（ポリサイド構造）で構成する。この構成に
より、前記ワード線13、基準電圧線13の夫々の比抵抗値
を低減できる（及び積層構造で膜厚を稼ぎその抵抗値を
低減できる）ので、メモリセルMCの情報書込み動作及び
情報読出し動作を速め、SRAM1の動作速度の高速化を図
れる。 また、（Ｂ−５）転送用MISFETQt及び駆動用MISFETQd
でメモリセルMCが構成されるSRAM1において、前記メモ
リセルMCの転送用MISFETQtをLDD構造で構成し、前記駆
動用MISFETQdを２重ドレイン（DDD）構造で構成する。
この構成により、前記メモリセルMCの駆動用MISFETQdの
駆動能力（単位コンダクタンスgm）を転送用MISFETQtの
駆動能力（単位gm）に比べて大きくし、メモリセルMCの
実効的なβレシオを大きくできるので、駆動用MISFETQd
の占有面積を縮小してメモリセルMCの占有面積を縮小で
き、SRAM1の集積度を向上できる。さらに、前記メモリ
セルMCの実効的なβレシオを大きくしたことにより、メ
モリセルMCの情報蓄積ノード領域に保持された情報の安
定性を向上できるので、メモリセルMCの誤動作を低減
し、SRAM1の動作上の信頼性を向上できる。 前記メモリセルMCに配置された容量素子Ｃは、第１
図、第２図、第12図及び第18図に示すように、主に第１
電極７、誘電体膜21、第１電極23の夫々を順次積層して
構成される。つまり、容量素子Ｃはスタックド（積層）
構造で構成される。メモリセルMCには主に２個の容量素
子Ｃが配置され、この２個の容量素子ＣはメモリセルMC
の情報蓄積ノード領域間に直列に接続され配置される。 前記第１電極７は駆動用MISFETQdのゲート電極（第１
層目のゲート材形成工程で形成された多結晶珪素膜）の
一部で構成される。つまり、メモリセルMCの一方の駆動
用MISFETQd1のゲート電極７は２個のうちの一方の容量
素子Ｃの第１電極７を構成する。他方の駆動用MISFETQd
2のゲート電極７は他方の容量素子Ｃの第１電極７を構
成する。 誘電体膜21は前記第１電極（ゲート電極）７上に構成
される、誘電体膜21は、第１電極７以外の領域にも構成
されるが、第１電極７上において、第１ワード線（WL
1）13、基準電圧線13の夫々で規定される領域、及び第
２ワード線（WL2）13、基準電圧線13の夫々で規定され
る領域が容量素子Ｃの実質的な誘電体膜として使用され
る。この誘電体膜21は例えば酸化珪素膜で形成される。 第２電極23は前記第１電極７上に誘電体膜21を介して
構成される。第２電極23は前記誘電体膜21とほぼ同様に
ワード線（WL）13、基準電圧線13の夫々で規定される領
域が容量素子Ｃの実質的な第２電極として使用される。
第２電極23は、第３層目のゲート材形成工程で形成さ
れ、例えば単層の多結晶珪素膜で形成される。多結晶珪
素膜には抵抗値を低減するｎ型不純物例えばＰ（又はA
s）が導入される。 つまり、前記容量素子Ｃは、駆動用MISFETQd1のゲー
ト電極７を第１電極７とし、駆動用MISFETQd1の領域に
配置された容量素子Ｃと、駆動用MISFETQd2のゲート電
極７を第１電極７とし、駆動用MISFETQd2の領域に配置
された容量素子Ｃとで構成される。この容量素子Ｃの第
２電極23は、後述するが、負荷用MISFETQpのゲート電極
23としても構成される。また、容量素子Ｃの第２電極23
は、負荷用MISFETQpのドレイン領域（実際にはｎ型チャ
ネル形成領域26N）と転送用MISFETQtの一方の半導体領
域、駆動用MISFETQdのドレイン領域、駆動用MISFETQdの
ゲート電極７の夫々とを接続する導電層（中間導電層）
23としても構成される。 前記駆動用MISFETQd1の領域に配置された一方の容量
素子Ｃの第２電極23は、駆動用MISFETQd1のドレイン領
域（11）、転送用MISFETQt1の一方の半導体領域（1
8）、駆動用MISFETQd2のゲート電極７の夫々に接続され
る。これらの接続は、容量素子Ｃの第２電極23を駆動用
MISFETQd1のゲート長方向（列方向）に引き出した、前
記第２電極23と同一層でかつ一体に構成された導電層23
で行われる。導電層23は、絶縁膜（誘電体膜21と同一
層）21、絶縁膜８、絶縁膜12の夫々を除去して形成され
た接続孔22を通して、前記ドレイン領域、一方の半導体
領域、ゲート電極７の夫々に接続される。同様に、前記
駆動用MISFETQd2の領域に配置された他方の容量素子Ｃ
の第２電極23は、駆動用MISFETQd2のドレイン領域（1
1）、転送用MISFETQt2の一方の半導体領域（18）、駆動
用MISFETQd1のゲート電極７の夫々に接続される。これ
らの接続は、容量素子Ｃの第２電極23を駆動用MISFETQd
2のゲート長方向に引き出した導電層23で行われる。導
電層23は接続孔22を通して前記ドレイン領域、一方の半
導体領域、ゲート電極７の夫々に接続される。 前記メモリセルアレイMAYにおいて、列方向に配列さ
れたメモリセルMCの容量素子Ｃは、第18図に示すよう
に、Y1-Y3軸又はY2-Y4軸に対して、第２電極23（及び導
電層23）の平面形状を線対称で構成する。また、行方向
に配列されたメモリセルMCの容量素子Ｃは、前述の駆動
用MISFETQd及び転送用MISFETQtの線対称の配列と異な
り、第２電極23の平面形状を非線対称で構成する。つま
り、列方向に配列されたメモリセルMCの容量素子Ｃの第
２電極23の配列に対して、行方向に隣接する次段の列方
向に配列されたメモリセルMCの容量素子Ｃは、前記前段
の第２電極23と同様に、第２電極23の平面形状を列方向
に線対称で構成すると共に、第２電極23の平面形状を前
記前段のメモリセルMCの配列に対して１個のメモリセル
MC分（１メモリセルピッチ）だけ列方向にずらして構成
される。メモリセルアレイMAYにおいて、前述のメモリ
セルMCの容量素子Ｃの第２電極23（及び導電層23）の配
列は、後述するが、主に第２電極23の上層に形成される
電源電圧線（Vcc:26P）及び負荷用MISFETQpの平面形状
が行方向に対して非線対称で構成されるので、これに律
則される。 前記メモリセルMCの２個の負荷用MISFETQp1、Qp2の夫
々は、第１図、第２図、第13図及び第19図に示すよう
に、駆動用MISFETQdの領域上に構成される。負荷用MISF
ETQp1は駆動用MISFETQd2の領域上に構成され、負荷用MI
SFETQp2は駆動用MISFETQd1上に構成される。負荷用MISF
ETQp1、Qp2の夫々は駆動用MISFETQd1、Qd2の夫々のゲー
ト長方向にゲート長方向をほぼ直交させ配置される。こ
の負荷用MISFETQp1、Qp2の夫々は、主にｎ型チャネル形
成領域26N、ゲート絶縁膜24、ゲート電極23、ソース領
域26P及びドレイン領域26Pで構成される。 前記ゲート電極23は前記容量素子Ｃの第２電極（第３
層目のゲート材形成工程で形成される多結晶珪素膜）23
で構成される。つまり、駆動用MISFETQd1の領域に配置
された一方の容量素子Ｃの第２電極23は駆動用MISFETQp
2のゲート電極23を構成する。駆動用MISFETQd2の領域に
配置された他方の容量素子Ｃの第２電極23は負荷用MISF
ETQp1のゲート電極23を構成する。 前記ゲート絶縁膜24は前記ゲート電極23上に構成され
る。ゲート絶縁膜24は例えば酸化珪素膜で構成される。 ｎ型チャネル形成領域26Nは前記ゲート電極23上にゲ
ート絶縁膜24を介して構成される。ｎ型チャネル形成領
域26Nはそのゲート長方向を駆動用MISFETQdのゲート幅
方向にほぼ一致させ配置される。ｎ型チャネル形成領域
26Nは、第４層目のゲート材形成工程で形成され、例え
ば多結晶珪素膜で構成される。多結晶珪素膜には負荷用
MISFETQpのしきい値電圧をエンハンスメント型に設定す
るｎ型不純物（例えばＰ）が導入される。負荷用MISFET
Qpは、動作時（ON動作時）、情報蓄積ノード領域に電源
電圧Vccを充分に供給できるので、情報の安定な保持が
できる。また、負荷用MISFETQpは、非動作時（OFF動作
時）、情報蓄積ノード領域への電源電圧Vccの供給をほ
ぼ確実に遮断できるので、スタンバイ電流量を低減し、
低消費電力化が図れる。この点、負荷用MISFETQpは負荷
用高抵抗素子に比べて異なる。 前記ソース領域26Pは前記ｎ型チャネル形成領域26Nの
一端側（ソース領域側）に一体に構成されかつ同一導電
層で形成されたｐ型導電層（26P）で構成される。つま
り、ソース領域（ｐ型導電層）26Pは第４層目のゲート
材形成工程で形成された多結晶珪素膜で形成され、この
多結晶珪素膜にはｐ型不純物（例えばBF2）が導入され
る。ソース領域26Pは、第２図、第13図及び第19図に符
号26pを付けて二点鎖線で囲まれた領域内において（一
部は電源電圧線26Pとして構成される）構成される。前
記ドレイン領域26Pは、ｎ型チャネル形成領域26Nの他端
側（ドレイン側）に一体に構成され、ソース領域26Pと
同様に、同一導電層で形成されたｐ型導電層（26P）で
構成される。ドレイン領域26Pは符号26pを付けて二点鎖
線で囲まれた領域内において構成される。つまり、後述
する製造プロセスにおいては、二点鎖線で囲まれた領域
26p内に、ソース領域及びドレイン領域26Pを形成するｐ
型不純物が導入され、それ以外の領域はｎ型チャネル形
成領域26Nとして構成される。 前記負荷用MISFETQp1のドレイン領域26Pは、転送用MI
SFETQt1の一方の半導体領域、駆動用MISFETQd1のドレイ
ン領域及び駆動用MISFETQd2のゲート電極７に接続され
る。同様に、負荷用MISFETQp2のドレイン領域26Pは、転
送用MISFETQt2の一方の半導体領域、駆動用MISFETQd2の
ドレイン領域及び駆動用MISFETQd1のゲート電極７に接
続される。これらの接続は前記導電層23を介して行われ
る。 また、負荷用MISFETQpのドレイン領域26Pはｎ型チャ
ネル形成領域26Nを介してゲート電極23から離隔され
る。換言すれば、負荷用MISFETQpはゲート電極23とドレ
イン領域26Pとが重なりを持たずに離隔される。つま
り、負荷用MISFETQpのドレイン領域26P側はオフセット
構造で構成される。このオフセット構造の負荷用MISFET
Qpはｎ型チャネル形成領域26N−ドレイン領域26P間のブ
レークダウン耐圧を向上できる。すなわち、このオフセ
ット構造は、ドレイン領域26Pとゲート電極23によって
チャージが誘起されるｎ型チャネル形成領域26Nとを離
隔することによって、ドレイン領域26Pとｎ型チャネル
形成領域26Nとのpn接合部のブレークダウン耐圧を向上
できる。本実施例の場合、負荷用MISFETQpは約0.6［μ
ｍ］又はそれ以上の寸法のオフセット寸法（離隔寸法）
で構成される。 前記導電層23は前述のように容量素子Ｃの第２電極23
を引き出して構成される（第３層目のゲート材形成工程
で形成された多結晶珪素膜）。導電層23は負荷用MISFET
Qpのゲート電極23と同一導電層で形成される。この導電
層23は層間絶縁膜24に形成された接続孔25を通して上層
の負荷用MISFETQpのｐ型ドレイン領域26Pに接続され
る。また、前述のように、導電層23は接続孔22を通して
転送用MISFETQtの一方の半導体領域、駆動用MISFETQdの
ドレイン領域及びゲート電極７に接続される。このよう
に構成される導電層23は、導電層23の膜厚、及び導電層
23の上側の接続孔25の位置と下側の接続孔22の位置との
間の寸法に相当する分、負荷用MISFETQpのドレイン領域
26Pの他端側、転送用MISFETQtの一方の半導体領域（1
8）及び駆動用MISFETQdのドレイン領域（11）の夫々の
間を離隔できる。導電層23はｎ型不純物が導入された多
結晶珪素膜で形成されるので、前記ｐ型ドレイン領域26
Pを形成するｐ型不純物の前記一方の半導体領域（1
8）、ドレイン領域（11）の夫々への拡散距離を導電層2
3で増加できる。つまり、導電層23は、転送用MISFETQ
t、駆動用MISFETQdの夫々のチャネル形成領域に、負荷
用MISFETQpのドレイン領域26Pのｐ型不純物が拡散され
ることを低減し、転送用MISFETQt、駆動用MISFETQdの夫
々のしきい値電圧の変動を防止できる。前記導電層23
は、負荷用MISFETQpのゲート電極23、容量素子Ｃの第２
電極23又はそれから引き出された導電層23と同一導電層
（同一製造工程）で形成されるので、構造上導電層数を
低減できる。また、導電層23は製造プロセスの製造工程
数を低減できる。 このように、（Ｂ−７）２個の駆動用MISFETQd及び２
個の負荷用MISFETQpでメモリセルMCが構成されるSRAM1
において、前記メモリセルMCの一方の駆動用MISFETQdの
上部に、この一方の駆動用MISFETQdのゲート電極７、一
方の負荷用MISFETQpのゲート電極23の夫々を対向させ、
一方の負荷用MISFETQpを設け、この一方の負荷用MISFET
Qpのドレイン領域26Pを、一方の又は他方の負荷用MISFE
TQpのゲート電極23と同一導電層で形成された導電層
（中間導電層）23を介在させ、他方の駆動用MISFETQdの
ドレイン領域（11）に接続する。この構成により、前記
メモリセルMCの一方の負荷用MISFETQpのドレイン領域26
Pと他方の駆動用MISFETQdのドレイン領域との間の距離
を前記導電層23で離隔し、前記一方の負荷用MISFETQpの
ドレイン領域26Pを形成するｐ型不純物の他方の駆動用M
ISFETQdのドレイン領域への拡散を防止できるので、前
記他方の駆動用MISFETQdへの前記ｐ型不純物の拡散に基
くしきい値電圧の変動の防止等、SRAM1の電気的特性を
向上できる。さらに、同様に、前記一方の負荷用MISFET
Qpのｐ型ドレイン領域26pは導電層（中間導電層）23を
介して他方の転送用MISFETQtの一方の半導体領域（18）
にも接続されるので、この転送用MISFETQtのしきい値電
圧の変動も防止できる。 また、（Ｂ−８）前記構成（Ｂ−７）のメモリセルMC
の負荷用MISFETQpのドレイン領域26Pをオフセット構造
で構成する。この構成により、前記負荷用MISFETQpのド
レイン領域26P−ｎ型チャネル形成領域26N間のブレーク
ダウン耐圧を向上し、負荷用MISFETQpの占有面積を縮小
できるので、メモリセルMCの占有面積を縮小し、SRAM1
の集積度を向上できる。 前記負荷用MISFETQpのソース領域（ｐ型導電層26P）
には電源電圧線（Vcc）26Pが接続される。電源電圧線26
Pは前記ソース領域であるｐ型導電層26Pと一体に構成さ
れかつ同一導電層で構成される。つまり、電源電圧線26
Pは第４層目のゲート材形成工程で形成された多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｐ型不純物（例えばBF2）が導入される。 前記電源電圧線26PはメモリセルMC内に２本配置され
る。この２本の電源電圧線26Pは、メモリセルアレイMAY
において、第19図に示すように、互いに離隔しかつ同一
列方向をほぼ平行に延在する。メモリセルMCに配置され
る一方の電源電圧線26Pは、負荷用MISFETQp2のソース領
域と一体に構成され、第１ワード線（WL1）13上をそれ
に沿って延在する。他方の電源電圧線26Pは、負荷用MIS
FETQp1のソース領域と一体に構成され、第２ワード線
（WL2）13上をそれに沿って延在する。 前記第13図及び第19図に示すように、メモリセルMCに
おいて、一方の電源電圧線26Pは列方向に延在すると共
に、転送用MISFETQt1の他方の半導体領域（18）と相補
性データ線DLの第１データ線（DL1:33）との接続部分
（後述する中間導電層23）を列方向に迂回する。つま
り、一方の電源電圧線26Pは、メモリセルMCの負荷用MIS
FETQp1と前記接続部分との間を通過せず、この接続部分
と行方向に隣接する（上側に配置された）他のメモリセ
ルMCの負荷用MISFETQp1との間を迂回する。また、一方
の電源電圧線26Pは前記行方向に隣接する（上側に配置
された）他のメモリセルMCの一方の電源電圧線26Pと兼
用される。他方の電源電圧線26Pは、同様に列方向に延
在すると共に、転送用MISFETQt2の他方の半導体領域（1
8）と相補性データ線DLの第２データ線（DL2:33）との
接続部分（後述する中間導電層23）を列方向に迂回す
る。他方の電源電圧線26PはメモリセルMCの負荷用MISFE
TQp2と前記接続部分との間を迂回し、この接続部分と行
方向に隣接する（下側に配置された）他のメモリセルMC
の負荷用MISFETQp2との間は通過しない。また、同様に
他方の電源電圧線26Pは前記行方向に隣接する（下側に
配置された）他のメモリセルMCの他方の電源電圧線26P
と兼用される。つまり、１個のメモリセルMCには２本の
電源電圧線26Pが配置されるが、この２本の電源電圧線2
6Pの夫々は列方向の上下に隣接する他のメモリセルMCの
夫々の電源電圧線26Pと兼用されるので、１個のメモリ
セルMCには実質的に１本の電源電圧線26Pが配置される
ことになる。 前記メモリセルMCに配置された２本の電源電圧線26P
は、第19図に示すように、前記メモリセルアレイMAYの
列方向において、Y1-Y3軸又はY2-Y4軸に対して、平面形
状を線対称で構成する。また、メモリセルMCに配置され
た２本の電源電圧線26は、メモリセルアレイMAYの行方
向において、前述の駆動用MISFETQd及び転送用MISFETQt
の線対称の配列と異なり、かつ容量素子Ｃの第２電極23
の配列と同様に、平面形状を非線対称で構成する。つま
り、列方向に配列されたメモリセルMCを延在する電源電
圧線26Pの平面形状に対して、行方向に隣接する次段の
列方向に配列されたメモリセルMCを延在する電源電圧線
26Pは、前記前段のメモリセルMCを延在する電源電圧線2
6Pと同様に、列方向に線対称で構成すると共に、前記前
段のメモリセルMCを延在する電源電圧線26Pに対して１
個のメモリセルMC分（１メモリセルピッチ）だけ列方向
にずらして構成される。メモリセルアレイMAYにおい
て、電源電圧線26Pの転送用MISFETQtの他方の半導体領
域と相補性データ線DLとの接続部分（中間導電層23）の
迂回は同一行方向である上側に行われる。つまり、電源
電圧線26Pは、第19図に示すように、前記接続部分をす
べて上側に迂回する。 このように、（Ａ−14）前記構成（Ａ−13）のメモリ
セルMCの転送用MISFETQt1の他方の半導体領域（18）に
相補性データ線DLの第１データ線（DL1:38）が接続さ
れ、転送用MISFETQt2の他方の半導体領域に相補性デー
タ線DLの第２データ線（DL2:33）が接続され、前記第１
ワード線（WL1）13に沿い、前記転送用MISFETQt1の他方
の半導体領域と第１データ線（DL1）との接続部（中間
導電層23）を迂回し、かつ前記転送用MISFETQt2の一方
の半導体領域（18）に負荷用MISFETQp2を介して接続さ
れる第１の電源電圧線（ソース線）26Pを延在させ、前
記第２ワード線（WL2）13に沿い、前記転送用MISFETQt2
の他方の半導体領域と第２データ線（DL2）との接続部
（中間導電層23）を前記第１の電源電圧線26Pと同一の
方向に迂回し、かつ前記転送用MISFETQt1の一方の半導
体領域に負荷用MISFETQp1を介して接続される第２の電
源電圧線（ソース線）26Pを延在させる。すなわち、
（Ａ−15）前記構成（Ａ−14）のメモリセルMCに配置さ
れた２本の電源電圧線26Pは、メモリセルアレイMAYにお
いて、列方向（Y1-Y3軸又はY2-Y4軸）に線対称で構成さ
れ、行方向（X1-X2軸又はXX3-X4軸）に非線対称で構成
される。この構成により、前記転送用MISFETQtの他方の
半導体領域と相補性データ線DLとの接続部（中間導電層
23）において、２本の電源電圧線26Pを一方向（上側）
のみに迂回させ、前記接続部と負荷用MISFETQp1との間
に一方の電源電圧線26P（又は前記接続部と負荷用MISFE
TQp2との間に他方の電源電圧線26）が配置されないの
で、前記一方の電源電圧線26Pが配置されない分、前記
メモリセルMCの前記接続部と負荷用MISFETQp1との間の
占有面積を縮小し、SRAM1の集積度を向上できる。な
お、この効果は、メモリセルMCの負荷用MISFETQpを負荷
用高抵抗素子に変えた場合においても同様に得ることが
できる。 前述のメモリセルMCに配置された容量素子Ｃのうち、
駆動用MISFETQd1上に配置された容量素子Ｃの第２電極2
3（及び導電層23）は、第13図に示すように、一方の電
源電圧線26Pを前記接続部分（中間導電層23）におい
て、上側の他のメモリセルMCに迂回させ、前記接続部分
と負荷用MISFETQp1との間の離隔寸法を縮小しているの
で、この縮小した寸法に相当する分、平面形状が縮小さ
れる。また、メモリセルMCの駆動用MISFETQd2上に配置
された容量素子Ｃの第２電極23（及び導電層23）は、他
方の電源電圧線26Pを前記接続部分（中間導電層23）に
おいて、このメモリセルMCに迂回させ、前記接続部分と
負荷用MISFETQp2との間に他方の電源電圧線26Pを通過さ
せたので、この他方の電源電圧線26Pの通過に相当する
分、平面形状が増大する。つまり、電源電圧線26Pは集
積度を向上する目的でメモリセルMC上を必ず延在するの
で、この電源電圧線26PがメモリセルMC上に迂回する側
である、駆動用MISFETQd2上に配置された容量素子Ｃの
第２電極23（及び導電層23）の平面形状を基準にした場
合、駆動用MISFETQd1上に配置された容量素子Ｃの第２
電極23（及び導電層23）の平面形状は縮小される。した
がって、メモリセルMCの容量素子Ｃの第２電極23（及び
導電層23）は、行方向（X1-X2軸又はX3-X4軸）に線対称
で配置した場合には、駆動用MISFETQd2上に配置される
第２電極23の平面形状ですべての第２電極23の平面形状
が律則され、メモリセルMCの占有面積が増大するが、前
述のように、電源電圧線26Pの配置に対応させて、行方
向に非線対称で配置することにより、駆動用MISFETQd1
上の第２電極23の平面形状の縮小に相当する分、メモリ
セルMCの占有面積を縮小できる。 このように、（Ａ−16）前記構成（Ａ−15）のメモリ
セルMCの負荷用MISFETQp1、Qp2の夫々のゲート電極23
（容量素子Ｃの第２電極23及び導電層23）の平面形状
は、前記列方向に線対称で構成され、前記行方向に非線
対称で構成される。この構成により、メモリセルMCの２
個の負荷用MISFETQpのうち、負荷用MISFETQp2のゲート
電極23（第２電極23及び導電層23）の平面形状を縮小で
きるので、この縮小に相当する分、メモリセルMCの占有
面積を縮小し、SRAM1の集積度を向上できる。 前記メモリセルMCの転送用MISFETQtの他方の半導体領
域（18）は、第１図、第２図、第14図及び第20図に示す
ように、相補性データ線（DL）33に接続される。メモリ
セルMCの一方の転送用MISFETQt1は相補性データ線33の
第１データ線（DL1）33に接続される。他方の転送用MIS
FETQt2は相補性データ線33の第２データ線（DL2）に接
続される。この転送用MISFETQtの他方の半導体領域、相
補性データ線33の夫々の接続は、下層側から上層側に向
って順次積層された中間導電層23、29、埋込型電極32の
夫々を介して行われる。 前記中間導電層23は、第１図、第２図、第12図及び第
18図に示すように、層間絶縁膜21上に構成される。この
中間導電層23の一部は、サイドウォールスペーサ16で規
定された領域内において、前記層間絶縁膜21に形成され
た接続孔22を通して転送用MISFETQtの他方の半導体領域
（18）に接続される。前記接続孔22はサイドウォールス
ペーサ16で規定される領域よりも大きい（ゲート電極13
側に大きい）開口サイズで構成される。前記サイドウォ
ールスペーサ16は前述のように転送用MISFETQtのゲート
電極13の側壁にそれに対して自己整合で形成される。つ
まり、中間導電層23の一部はサイドウォールスペーサ16
に律則された位置にかつそれに対して自己整合で転送用
MISFETQtの他方の半導体領域に接続される。中間導電層
23の他部は、少なくとも、この中間導電層23と上層の中
間導電層29との製造プロセスのマスク合せ余裕寸法に相
当する分、層間絶縁膜21上に引き出される。この中間導
電層23は、転送用MISFETQtの他方の半導体領域、中間導
電層29の夫々に製造プロセスのマスク合せずれが生じる
場合でも、このマスク合せずれを吸収し、転送用MISFET
Qtの他方の半導体領域にそれに対して自己整合で中間導
電層29を見かけ上接続できる。 前記中間導電層23は前記負荷用MISFETQpのゲート電極
23、容量素子Ｃの第２電極23、導電層23の夫々と同一導
電層で構成される。つまり、第３層目のゲート材形成工
程で形成される多結晶珪素膜で形成され、この多結晶珪
素膜には抵抗値を低減するｎ型不純物が導入される。 前記中間導電層29は、第１図、第２図、第14図及び第
20図に示すように、層間絶縁膜27上に構成される。中間
導電層29の一端側は層間絶縁膜27に形成された接続孔28
を通して前記中間導電層23に接続される。この中間導電
層23は前述のように転送用MISFETQtの他方の半導体領域
に接続される。中間導電層29の他端側は、列方向に引き
出され、層間絶縁膜30に形成された接続孔31内に埋込ま
れた埋込型電極32に接続される。この埋込型電極32は相
補性データ線33に接続される。 前記転送用MISFETQt1の他方の半導体領域に一端側が
接続される中間導電層29は、転送用MISFETQt2の他方の
半導体領域上を行方向に延在する相補性データ線33のう
ちの第１データ線（DL1）33下まで列方向に引き出さ
れ、この引き出された領域において第１データ線33に接
続される。同様に、転送用MISFETQt2の他方の半導体領
域に一端側が接続される中間導電層29は、転送用MISFET
Qt1の他方の半導体領域上を行方向に延在する相補性デ
ータ線33のうちの第２データ線（DL2）33下まで列方向
に引き出され、この引き出された領域において第２デー
タ線33に接続される。つまり、中間導電層29は、メモリ
セルMCの転送用MISFETQt1、Qt2の夫々とそれと列方向に
おいて反転位置に延在する第１データ線33、第２データ
線33の夫々とを接続する交差配線構造を構成する。 中間導電層29は、その形成方法については後述する
が、製造プロセスの第１層目の金属材形成工程で形成さ
れた高融点金属膜例えばＷ膜で形成される。このＷ膜は
前述の多結晶珪素膜、高融点金属珪化膜の夫々に比べて
比抵抗値が小さい。 この中間導電層29の下地となる層間絶縁膜27は酸化珪
素膜27A、BPSG膜27Bの夫々を順次積層した複合膜で構成
される。層間絶縁膜27の上層のBPSG膜27Bは、グラスフ
ローが施され、表面に平坦化処理が施される。 前記埋込型電極32は、層間絶縁膜30に形成された接続
孔31内において、中間導電層29上に選択的に構成され
る。この埋込型電極32は、接続孔31で発生する急峻な段
差形状を吸収し、上層の相補性データ線33の断線不良を
防止できる。 層間絶縁膜30は、第１図に示すように、堆積型の酸化
珪素膜30A、塗布型の酸化珪素膜30B、堆積型の酸化珪素
膜30Cの夫々を順次積層した３層の積層構造で構成され
る。下層の酸化珪素膜30A、上層の酸化珪素膜30Cの夫々
は、後述するが、テトラエソキシシラン（TEOS:Tetra E
thoxy Silane）ガスをソースガスとするプラズマCVD法
で堆積される。下層の酸化珪素膜30Aは、下地の段差形
状に沿って均一な膜厚で堆積され、特に下地の段差形状
の凹部分において、この凹部分の上側でのオーバーハン
グ形状が発生しずらい。つまり、下層の酸化珪素膜30A
は前記オーバーハング形状に基く巣の発生を低減でき
る。中間層の酸化珪素膜30Bは、スピンオングラス（Spi
n On Glass）法で塗布され、ベーク処理が施された後、
全面エッチング（エッチバック）される。この中間層の
酸化珪素膜30Bは、下層の酸化珪素膜30Aの表面の段差形
状部分に集中的に形成され（残存し）、層間絶縁膜30の
表面の平坦化を図れる。中間層の酸化珪素膜30Bは、基
本的に前述の中間導電層29と相補性データ線33とを接続
する接続孔31の領域を除く、下層の酸化珪素膜30Aの表
面上の段差部分に形成される。つまり、中間層の酸化珪
素膜30Bが含有する水分に基く、相補性データ線（アル
ミニウム合金）33の腐食が防止できる。上層の酸化珪素
膜30Cは、中間層である酸化珪素膜30Bの表面を被覆し、
この酸化珪素膜30Bの膜質の劣化を防止できる。 前記相補性データ線（DL）33は、第１図に示すよう
に、層間絶縁膜30上に構成される。この相補性データ線
33は前記接続孔31内に埋込まれた埋込用電極32に接続さ
れる。相補性データ線33は製造プロセスの第２層目の金
属材形成工程で形成される。相補性データ線33はバリア
性金属膜33A、アルミニウム合金膜33Bの夫々を順次積層
した２層の積層構造で構成される。前記バリア性金属膜
33Aは、基本的に、転送用MISFETQtの他方の半導体領域
（18）や中間導電層23の珪素（Si）、アルミニウム合金
膜33Bのアルミニウム（Al）の夫々の相互拡散を防止
し、所謂アロイスパイクを防止する。また、バリア性金
属膜33Aは下層の埋込用電極32との接続性が良好の金属
材で構成する。バリア性金属膜33Aは例えばTiW膜で形成
する。前記アルミニウム合金膜33Bは多結晶珪素膜、高
金融点金属膜、高融点金属珪化膜の夫々に比べて比抵抗
値が小さい。アルミニウム合金膜33BはCu及びSiを添加
したアルミニウムで構成される。Cuは基本的にエレクト
ロマイグレーション耐圧を向上できる作用をする。Siは
基本的にアロイスパイクを防止できる作用を有する。ま
た、相補性データ線33は、アルミニウム合金膜33Bをア
ルミニウム膜で、或は下層のバリア性金属膜33Aを廃止
して単層のアルミニウム合金膜で構成してもよい。 前記相補性データ線33は、第２図及び第20図に示すよ
うに、メモリセルMC上を行方向に延在する。相補性デー
タ線33のうちの一方の第１データ線（DL1）33はメモリ
セルMCの駆動用MISFETQd1、転送用MISFETQt2及び負荷用
MISFETQp2上を行方向に延在する。他方の第２データ線
（DL2）33はメモリセルMCの駆動用MISFETQd2、転送用MI
SFETQt1及び負荷用MISFETQp1上を行方向に延在する。つ
まり、相補性データ線33の一方データ線33、第２データ
線33の夫々は互いに離隔しかつほぼ平行に行方向に延在
する。 同第２図及び第20図に示すように、メモリセルアレイ
MCにおいて、列方向に配列されたメモリセルMCの相補性
データ線33の平面形状はY1-Y3軸又はY2-Y4軸に対して線
対称で配置される。行方向に配列されたメモリセルMCの
相補性データ線33の平面形状はX1-X2軸又はX3-X4軸に対
して線対称で配置される。 このように、（Ｂ−10）メモリセルMCの転送用MISFET
Qtの上部にこの転送用MISFETQtの他方の半導体領域（1
8）に接続される相補性データ線（DL）33が延在されるS
RAM1において、前記メモリセルMCの一方の転送用MISFET
Qt1の他方の半導体領域（18）に、中間導電層29を介在
させ、他方の転送用MISFETQt2の上部を延在する相補性
データ線33の一方の第１データ線（DL1）33を接続する
と共に、前記他方の転送用MISFETQt2の他方の半導体領
域に、中間導電層29を介在させ、一方の転送用MISFETQt
1の上部を延在する相補性データ線33の他方の第２デー
タ線（DL2）33を接続する。この構成により、前記メモ
リセルMCの転送用MISFETQtの配列と相補性データ線33の
配列とを反転させ、この反転させた距離に相当する分、
前記中間導電層29で引き回し、転送用MISFETQtの他方の
半導体領域と相補性データ線33との接続距離を長くした
ので、前記転送用MISFETQtの他方の半導体領域の珪素と
相補性データ線33の金属（アルミニウム合金膜33BのA
l）との相互拡散を防止し、アロイスパイクの防止等、S
RAM1の電気的信頼性を向上できる。 また、（Ｂ−11）前記構成（Ｂ−10）の相補性データ
線33はバリア性金属膜（例えばTiW）33Aとアルミニウム
合金膜33Bとの積層構造で構成され、前記中間導電層29
は高融点金属膜（Ｗ）で構成される。この構成により、
前記アルミニウム合金膜33Bは比抵抗値が他の高融点金
属膜や多結晶珪素膜に比べて小さく、相補性データ線33
の抵抗値を低減できるので、相補性データ線33での情報
の伝達速度を速め、SRAM1の動作速度の高速化を図れる
と共に、前記中間導電層29の高融点金属膜はバリア性を
有するので、前述のアロイスパイクをより防止できる。 前記メモリセルMC上には、第１図、第２図、第14図及
び第20図に示すように、メインワード線（MWL）29及び
サブワード線（SWL1）29が配置される。メインワード線
29、サブワード線29の夫々は、同一導電層（第１層目の
金属材形成工程で形成される高融点金属膜）で構成さ
れ、前記中間導電層29と同一導電層で構成される。つま
り、メインワード線29、サブワード線29の夫々はワード
線（WL）13と相補性データ線33との間の層に構成され
る。メインワード線29、サブワード線29の夫々は、メモ
リセルMCの転送用MISFETQt1に接続される中間導電層29
と転送用MISFETQt2に接続される中間導電層29との間に
配置される。メインワード線29、サブワード線29の夫々
は互いに離隔し、かつメモリセルアレイMAYをほぼ平行
に列方向に延在する。 前述の第３図、第４図及び第６図に示すように、メイ
ンワード線29は行方向に配列された４個（４［bit］）
のメモリセルMC毎に１本配置される。メインワード線29
は、４個のメモリブロックMBの合計16個のメモリセルア
レイMAY上を延在するので、抵抗値を低減する目的でサ
ブワード線29に比べて配線幅寸法を太く構成する。 サブワード線（SWL1）29は、前述の第４図及び第６図
に示すように、メモリブロックMBのワードデコーダ回路
WDECに近接する側に配置されたメモリセルアレイMAYに
おいて、行方向に配列された１個のメモリセルMC毎に１
本配置される。サブワード線29は、１個のメモリセルア
レイMAYを延在する程度の長さで、前記メインワード線2
9に比べて延在する長さが短いので、メインワード線29
に比べて配線幅寸法を細く構成する。 メインワード線29、サブワード線29の夫々は、メモリ
セルMCに接続される基準電圧線（Vss）13をワード線（W
L）13と同一導電層で構成し、この基準電圧線13を延在
させていた導電層を空領域としたので、この空領域（２
本の配線を配置できる程度の領域）を利用して配置され
る。つまり、メモリセルMCは、ワード線（WL）13及び基
準電圧線13の他に、列方向にデバイデッドワードライン
方式で使用するメインワード線29及びダブルワードライ
ン方式で使用するサブワード線29の２本のワード線を延
在できる。 このように、（Ａ−10）前記構成（Ａ−９）の第１ワ
ード線（WL1）13及び第２ワード線（WL2）13は同一導電
層で構成され、前記メインワード線（MWL）29、第１サ
ブワード線（SWL1）29及び第２サブワード線（SWL2）29
は前記第１ワード線13及び第２ワード線13と別層の同一
導電層で構成され、かつ第１ワード線13及び第２ワード
線13に比べて比抵抗値が小さい材料で構成される。この
構成により、前記メインワード線29、サブワード線29及
びワード線13の３種類のワード線を２層の導電層で構成
したので、導電層数を低減し、SRAM1の多層配線構造を
簡単化できると共に、動作速度を律則するメインワード
線29、サブワード線29の夫々の比抵抗値を低減し、夫々
の充放電速度を速めたので、SRAM1の動作速度の高速化
を図れる。 また、（Ａ−11）列方向の延在するワード線13及び基
準電圧線（Vss）13と前記列方向と交差する行方向に延
在する相補性データ線33との交差領域にメモリセルMCが
配置されるSRAM1において、前記基準電圧線13を前記ワ
ード線（WL）13と同一導電層で構成し、前記相補性デー
タ線33の第１データ線（DL1）33及び第２データ線（DL
2）33を前記ワード線13及び基準電圧線13と別層の同一
導電層で構成し、前記ワード線13及び基準電圧線13と前
記相補性データ線33との間の同一導電層に、前記ワード
線13及び基準電圧線13と同一列方向に延在する、デバイ
デッドワードライン方式の採用で使用されるメインワー
ド線（MWL）29及びダブルワードライン方式の採用で使
用されるサブワード線（SWL）29の２本のワード線を構
成する。この構成により、前記基準電圧線13をワード線
13と同一導電層で構成し、基準電圧線13を延在させてい
た導電層に少なくとも２本の配線を延在できる空領域が
できるので、この空領域にメインワード線29及びサブワ
ード線29の２本のワード線を延在させ、この２本のワー
ド線を延在させる占有面積に相当する分、SRAM1の集積
度を向上できる。言換えれば、メモリセルアレイMAY上
にその占有面積を増加せずに前記メインワード線29及び
サブワード線29を延在できるので、SRAM1にデバイデッ
ドワードライン方式及びダブルワードライン方式を同時
に採用できる。 前記メモリセルMCの相補性データ線33上を含む基板全
面（外部端子BPの領域は除く）には、第１図に示すよう
に、ファイナルパッシベーション膜（最終保護膜）34が
構成される。このファイナルパッシベーション膜34は、
その構造を詳細に示さないが、酸化珪素膜、窒化珪素
膜、樹脂膜の夫々を順次積層した３層の積層構造で構成
される。 ファイナルパッシベーション膜34の下層の酸化珪素膜
は、後述するが、テトラエソキシシランガスをソースガ
スとするCVD法で形成される。つまり、下層の酸化珪素
膜は上層の窒化珪素膜に巣が発生することを防止する。
中間層の窒化珪素膜はプラズマCVD法で形成される。こ
の中間層の窒化珪素膜は耐湿性を高める作用がある。上
層の樹脂膜は例えばポリイミド系樹脂で形成される。こ
の樹脂膜は、樹脂封止型半導体装置の樹脂封止部に微量
に含有される放射性元素から放出されるα線を遮蔽し、
SRAM1のα線ソフトエラー耐圧を向上できる。また、樹
脂膜は、前記樹脂封止部に含有されるフィラーでファイ
ナルパッシベーション膜34等の層間膜にクラックが発生
することを防止する。 前記SRAM1の周辺回路は第21図（要部断面図）に示す
ようにCMOSで構成される。 このCMOSのうちのｎチャネルMISFETQnは、素子分離絶
縁膜４及びｐ型チャネルストッパ領域５で周囲を規定さ
れた領域内において、ｐ-型ウエル領域２の活性領域の
主面に構成される。つまり、ｎチャネルMISFETQnは、主
に、ｐ-型ウエル領域２、ゲート絶縁膜12、ゲート電極1
3、ソース領域及びドレイン領域で構成される。ゲート
電極13は前記メモリセルMCの転送用MISFETQtのゲート電
極13と同一導電層で構成される。ソース領域、ドレイン
領域の夫々は低い不純物濃度のｎ型半導体領域17及び高
い不純物濃度のｎ+型半導体領域18で構成される。つま
り、周辺回路のｎチャネルMISFETQnは、メモリセルMCの
転送用MISFETQtと同様に、LDD構造で構成される。 LDD構造を採用するｎチャネルMISFETQnは、前述のよ
うに、ホットキャリアの発生量を低減できるので、経時
的なしきい値電圧の変動を防止できる。また、このｎチ
ャネルMISFETQnは、駆動用MISFETQdのゲート電極７等多
結晶珪素膜に比べて、比抵抗値が小さい積層構造の導電
層でゲート電極13を構成するので、動作速度の高速化を
図れる。 前記ｎチャネルMISFETQnのソース領域、ドレイン領域
の夫々であるｎ+型半導体領域18には配線29が接続され
る。配線29は前記メモリセルMCに配置された中間導電層
29、メインワード線29及びサブワード線29と同一導電層
で構成される。この配線29は層間絶縁膜27,24,21等に形
成された接続孔28を通してｎ+型半導体領域18に接続さ
れる。また、配線29は、層間絶縁膜30に形成された接続
孔31内に埋込まれた埋込用電極32を介して、上層の配線
33に接続される。前記埋込用電極32はメモリセルMCに形
成された埋込用電極32と同一導電層で構成される。配線
33はメモリセルMCに配置された相補性データ線33と同一
導電層で構成される。 前記CMOSのうちのｐチャネルMISFETQpは、素子分離絶
縁膜４で周囲を規定された領域内において、ｎ-型ウエ
ル領域３の活性領域の主面に構成される。つまり、ｐチ
ャネルMISFETQpは、主に、ｎ-型ウエル領域３、ゲート
絶縁膜12、ゲート電極13、ソース領域及びドレイン領域
で構成される。ｎ-型ウエル領域３はチャネル形成領域
を構成する。ゲート電極13は、前記ｎチャネルMISFETQn
と同様に、前記転送用MISFETQtのゲート電極13と同一導
電層で構成される。ソース領域、ドレイン領域の夫々は
低い不純物濃度のｐ型半導体領域19及び高い不純物濃度
のｐ+型半導体領域20で構成される。低い不純物濃度の
ｐ型半導体領域19は、ｎチャネルMISFETQnと同様に、高
い不純物濃度のｐ+型半導体領域20とチャネル形成領域
との間に設けられる。つまり、ｐチャネルMISFETQpはLD
D構造で構成される。同様に、LDD構造を採用するｐチャ
ネルMISFETQpは経時的なしきい値電圧の変動を防止でき
る。また、ｐチャネルMISFETQpは、ゲート電極13の比抵
抗値が小さいので、動作速度の高速化を図れる。 ｐチャネルMISFETQpのソース領域、ドレイン領域の夫
々であるｐ+型半導体領域20には配線29が接続される。
また、配線29は埋込用電極32を介して上層の配線33に接
続される。 この周辺回路のCMOSの領域は前記メモリセルアレイMA
Yの領域と同様にファイナルパッシベーション膜34が構
成される。 このように、（Ｄ−３）ワード線（WL）13で制御され
る転送用MISFETQt及び駆動用MISFETQdでメモリセルMCが
構成され、このメモリセルMCの情報書込み動作、情報の
保持動作、情報読出し動作を制御する周辺回路をMISFET
（本実施例ではCMOS）で構成するSRAM1において、前記
転送用MISFETQtのゲート電極13及びそれに接続されるワ
ード線13を、前記駆動用MISFETQdのゲート電極７に比べ
て比抵抗値が小さい材料で構成し、前記周辺回路のMISF
ET（Qn,Qp）のゲート電極13を前記転送用MISFETQtのゲ
ート電極13と同一導電層で構成する。この構成により、
前記メモリセルMCの転送用MISFETQtのゲート電極13及び
ワード線13の抵抗値を低減し、メモリセルMCの情報書込
み動作及び情報読出し動作を速めることができるので、
SRAM1の動作速度の高速化が図れると共に、前記周辺回
路のMISFET（Qn,Qp）のゲート電極13の抵抗値を低減
し、このMISFETの動作速度を速めることができるので、
SRAM1の動作速度のより高速化を図れる。 前記第８図に示す、前記周辺回路の入力段回路IIと外
部端子BPとの間に配置された静電気破壊防止回路Ｉのク
ランク用MISFETQn1は、具体的な断面構造を図示しない
が、前記メモリセルMCの駆動用MISFETQdと同一構造で構
成される。つまり、クランプ用MISFETQn1は、ｐ-型ウエ
ル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域で構成される。ソース領域、ドレイン
領域の夫々は低い不純物濃度のｎ型半導体領域10及び高
い不純物濃度のｎ+型半導体領域11で構成される。すな
わち、クランプ用MISFETQn1は２重ドレイン構造で構成
される。 前述のように、SRAM1は、メモリセルMCにおいて、転
送用MISFETQtにLDD構造、駆動用MISFETQdに２重ドレイ
ン構造の２種類の構造のｎチャネルMISFETを採用する。
この２種類の構造のｎチャネルMISFETのうち、周辺回路
のｎチャネルMISFETQnは動作速度の高速化及びしきい値
電圧の変動の防止を図る目的でLDD構造を採用する。ま
た、静電気破壊防止回路Ｉのクランプ用MISFETQn1は、
静電気破壊耐圧を向上する目的で、前記２種類の構造の
ｎチャネルMISFETのうち、２重ドレイン構造を採用す
る。本実施例の場合、LDD構造を採用する例えば周辺回
路のｎチャネルMISFETQnの静電気破壊耐圧は約30［Ｖ］
で構成される。これに対して、静電気破壊防止回路Ｉの
２重ドレイン構造を採用するクランプ用MISFETQn1の静
電気破壊耐圧は約150［Ｖ］で構成される。 前記静電気破壊防止回路Ｉの保護抵抗素子Ｒは、図示
しないが、第２層目のゲート材形成工程で形成される導
電層13で構成される。この導電層13は前述のように多結
晶珪素膜13A及び高融点金属珪化膜13Bの積層構造で構成
され、他のゲート材に比べて膜厚を厚く形成できるの
で、保護抵抗素子Ｒの電流容量を増加できる。つまり、
保護抵抗素子Ｒは過大電流が流れた場合でも切断されに
くくなる。また、保護抵抗素子Ｒは、４層のゲート材
（7,13,23及び26）のうち、膜厚が厚い第３層目の導電
層23でも形成できる。また、保護抵抗素子Ｒは、前記４
層のゲート材のうち、いずれか２層又はそれ以上を積層
した積層構造で構成してもよい。また、保護抵抗素子Ｒ
は、クランプ用MISFETQn1、ｎチャネルMISFETQnのいず
れかのソース領域或はドレイン領域と同一構造の所謂拡
散層抵抗素子として構成してもよい。 前記第９図に示す、前記周辺回路の出力段回路IVと外
部端子BPとの間に配置された静電気破壊防止回路IIIの
クランプ用MISFETQn4、Qn5の夫々は、前記静電気破壊防
止回路Ｉと同様に、２重ドレイン構造で構成される。こ
の２重ドレイン構造を採用するクランプ用MISFETQn4、Q
n5の夫々は静電気破壊耐圧を向上できる。 前記静電気破壊防止回路IIIのバイポーラトランジス
タBiTは前述のようにnpn型で構成される。このバイポー
ラトランジスタBiTのｎ型エミッタ領域は、転送用MISFE
TQtのソース領域、ドレイン領域の夫々であるｎ+型半導
体領域18で構成される。また、ｎ型エミッタ領域は駆動
用MISFETQdのソース領域、ドレイン領域の夫々であるｎ
+型半導体領域11で構成される。ｐ型ベース領域はｐ-型
ウエル領域２で構成される。ｎ型コレクタ領域はｎ-型
半導体基板１で構成される。つまり、バイポーラトラン
ジスタBiTはｎチャネルMISFETQnと同一製造プロセスで
構成できる。 出力段回路IVの出力用ｎチャネルMISFETQn2、Qn3の夫
々は、静電気破壊防止回路Ｉ、IIIの夫々と同様に、２
重ドレイン構造で構成される。この２重ドレイン構造を
採用する出力用ｎチャネルMISFETQn2、Qn3の夫々は静電
気破壊耐圧を向上できる。同様に、出力段回路IVのｎチ
ャネルMISFETQn6は２重ドレイン構造で構成される。す
なわち、前記第８図に示す入力段側、第９図に示す出力
段側の夫々において、２重ドレイン構造を採用するMISF
ETQnは破線で囲んで示す。 このように、（Ｄ−１）前記外部端子BPとMISFET（Q
n,Qp）で形成される入出力段回路（II又はIV）との間に
クランプ用MISFETQn（Qn1、又はQn4及びQn5）で形成さ
れる静電気破壊防止回路（Ｉ又はIII）を配置し、メモ
リセルMCを駆動用MISFETQd及び転送用MISFETQtで構成す
るSRAM1において、前記メモリセルMCの転送用MISFETQt
をLDD構造で構成すると共に、前記駆動用MISFETQdを２
重ドレイン構造で構成し、前記静電気破壊防止回路（Ｉ
又はIII）のクランプ用MISFETQnの前期外部端子BPに直
接々続されるドレイン領域（或はソース領域）、又は出
力段回路IVの出力用ｎチャネルMISFETQn2のドレイン領
域（或はQn3のソース領域）を２重ドレイン構造で構成
する。この構成により、前記構成（Ｂ−５）と同様に、
前記メモリセルMCの駆動用MISFETQdの相互コンダクタン
スを転送用MISFETQtの相互コンダクタンスに比べて大き
くし、実効的なβレシオを大きくできるので、駆動用MI
SFETQdの占有面積を縮小してメモリセルMCの占有面積を
縮小でき、SRAM1の集積度を向上できると共に、前記LDD
構造に比べて、静電気破壊防止回路（Ｉ又はIII）のク
ランプ用MISFETQnのドレイン領域でのpn接合部での破壊
耐圧を高くできるので、静電気破壊防止回路（Ｉ又はII
I）の静電気破壊耐圧を向上し、又は出力段回路IVの出
力用ｎチャネルMISFETQn2のドレイン領域でのpn接合部
での破壊耐圧を高くできるので出力段回路IVの静電気破
壊耐圧を向上し、SRAM1の静電気破壊を防止できる。ま
た、前記メモリセルMCの実効的なβレシオを大きくし、
メモリセルMCの情報蓄積ノード領域に保持された情報の
安定性を向上できるので、メモリセルMCの誤動作を低減
し、SRAM1の動作上の信頼性を向上できる。 また、（Ｄ−４）前記構成（Ｄ−３）のメモリセルMC
の転送用MISFETQt、周辺回路のMISFET（Qn,Qp）の夫々
はLDD構造で構成し、前記メモリセルMCMCの駆動用MISFE
TQdは２重ドレイン構造で構成される。この構成によ
り、前記構成（Ｄ−１）の効果の他に、前記周辺回路の
LDD構造のMISFET（Qn,Qp）は２重ドレイン構造の駆動用
MISFETQdに比べてドレイン領域の近傍の電界強度を弱く
でき、ホットキャリアの発生量を低減できるので、前記
周辺回路のMISFETの経時的なしきい値電圧の変動を低減
し、SRAM1の電気的信頼性を向上できる。 前述の第１図、第２図、第13図及び第19図に示す電源
電圧線（Vcc）26Pは周辺回路の領域において図示しない
電源電圧配線33に接続される。電源電圧線26Pは、メモ
リセルMC上に配置され、メモリセルアレイMAYを列方向
に延在するので、前記第３図に示すＸデコーダ回路XDEC
の領域において、電源電圧配線33に接続される。この接
続構造を第22図（要部断面図）に示す。 前記メモリセルアレイMAYを列方向に延在する電源電
圧線26Pの端部、電源電圧配線33の夫々はｐ+型半導体領
域20及び電源用中間配線29を介して接続される。電源電
圧線26P、ｐ+型半導体領域20の一端部との接続は層間絶
縁膜21、24の夫々に形成された接続孔25を通して行われ
る。電源電圧線26Pが接続されたｐ+型半導体領域20の他
端部は、層間絶縁膜27等に形成された接続孔28を通して
電源用中間配線29に接続される。この電源用中間配線29
は、層間絶縁膜30に形成された接続孔31を通してさらに
上層の電源電圧配線33に接続される。つまり、電源電圧
線26Pは、一旦、下層のｐ+型半導体領域20に接続され、
この接続部分と別の領域にｐ+型半導体領域20で引き出
し、この引き出された領域のｐ+型半導体領域20に電源
用中間配線29を接続し、この電源用中間配線29を介して
電源電圧配線33に接続される。前記ｐ+型半導体領域20
は電源電圧線26P（ｐ型不純物を導入した多結晶珪素
膜）との接続でpn接合が構成されない導電型を有する。
このｐ+型半導体領域20は、周辺回路のｐチャネルMISFE
TQpのソース領域、ドレイン領域の夫々のｐ+型半導体領
域20と同一導電層で構成される。前記電源用中間配線29
は、前記メモリセルMCに配置された中間導電層29、メイ
ンワード線29、サブワード線29、周辺回路の配線29の夫
々と同一導電層で構成される。電源電圧配線33は、図示
しないが、外部端子BPから周辺回路の各回路やメモリブ
ロックLMBに電源電圧Vccを供給する主要電源幹線であ
る。この電源電圧配線33はメモリセルアレイMAYを延在
する相補性データ線33、周辺回路の配線33の夫々と同一
導電層で構成される。 前記電源電圧線26Pは、前述のように、メモリセルMC
の負荷用MISFETQpのｎ型チャネル形成領域26Nと同一導
電層で構成され、このｎチャネル形成領域26Nでのリー
ク電流量を低減するので、薄膜で構成される。つまり、
前記接続構造は、層間絶縁膜27に形成される接続孔28を
電源電圧線26Pの領域上に形成し、この接続孔28を通し
て電源用中間導電層29を電源電圧線26Pに直接々続する
場合において、前記接続孔28を形成するエッチング（ド
ライエッチング）の際、電源電圧線26Pが抜けることを
防止できる。電源電圧線26Pが抜けた場合、電源電圧線2
6Pと電源用中間導電層29との接続面積が極端に縮小して
抵抗値が増大するか、或は電源電圧線26Pと電源用中間
導電層29との接続不良が生じる。 次に、前述のSRAM1の具体的な製造方法について、第2
3図乃至第32図（各製造工程毎に示すメモリセルMCの要
部断面図）を用いて簡単に説明する。
（Static Random Access Memory）を有する半導体集積
回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 揮発性の半導体記憶装置としてのSRAMは相補型データ
線とワード線との交差部にメモリセルを配置する。メモ
リセルはフリップフロップ回路及び２個の転送用MISFET
で構成される。転送用MISFETは、フリップフロップ回路
の入出力端子に一方の半導体領域を接続し、相補性デー
タ線に他方の半導体領域を接続する。この転送用MISFET
は、ゲート電極をワード線に接続し、このワード線で導
通、非導通を制御する。フリップフロップ回路は、情報
蓄積部として構成され、２個の駆動用MISFET及び２個の
負荷用抵抗素子で構成される。駆動用MISFETは、一方の
転送用MISFETの一方の半導体領域にドレイン領域を接続
し、基準電圧線（ソース線）にソース領域を接続する。
駆動用MISFETのゲート電極は他方の転送用MISFETの一方
の半導体領域に接続される。負荷用抵抗素子は、一方の
転送用MISFETの一方の半導体領域に一端側を接続し、電
源電圧配線（ソース線）にソース領域を接続する。この
種のSRAMのメモリセルは、駆動用MISFETの上部に負荷用
抵抗素子を配置し、メモリセルの占有面積を縮小できる
ので、SRAMの高集積化を図れる。メモリセルには１［bi
t］の情報が記憶できる。 SRAMは情報の大容量化を図ることを目的として高集積
化がなされる。このSRAMの高集積化に最適な技術が特開
昭63-193558号公報に記載される。この技術は、メモリ
セルの一方の転送用MISFETの一方の半導体領域と一方の
駆動用MISFETのドレイン領域とを一体に構成する。一方
の転送用MISFET、一方の駆動用MISFETの夫々のゲート長
方向は一致される。同様に、メモリセルの他方の転送用
MISFETの一方の半導体領域と他方の駆動用MISFETのドレ
イン領域は一体に構成される。他方の転送用MISFETは一
方の駆動用MISFETにそのゲート幅方向において対向させ
て配置される。他方の駆動用MISFETは一方の転送用MISF
ETにそのゲート幅方向において対向させて配置される。
つまり、メモリセルは、一方の転送用MISFET及び駆動用
MISFET、他方の転送用MISFET及び駆動用MISFETの夫々の
平面形状が、両者間の中心点に対して互いに点対称形状
で構成される。一方の駆動用MISFETのゲート電極は、そ
の一端をゲート幅方向に延在し、他方の転送用MISFETの
一方の半導体領域及び他方の駆動用MISFETのドレイン領
域に接続される。同様に、他方の駆動用MISFETのゲート
電極は、その一端をゲート幅方向に延在し、一方の転送
用MISFETの一方の半導体領域及び一方の駆動用MISFETの
ドレイン領域に接続される。一方の駆動用MISFET、他方
の駆動用MISFETの夫々のゲート電極は同一導電層（製造
プロセスにおいて同一製造工程）で構成される。これら
の接続構造はメモリセル内の交差配線構造を構成する。
前記一方の転送用MISFET、他方の転送用MISFETの夫々の
ゲート電極は、同一導電層で構成され、前記駆動用MISF
ETのゲート電極と別の上層に（製造プロセスにおいて別
の製造工程で）形成される。メモリセルに接続されるワ
ード線は転送用MISFETのゲート電極と同一導電層で構成
れかつそれに一体に構成される。このワード線は、メモ
リセル間において、メモリセルの転送用MISFET、駆動用
MISFETの夫々のゲート幅方向と同一方向に延在する。メ
モリセルの一方の転送用MISFET、他方の転送用MISFETの
夫々は互いに点対称で配置されるので、ワード線は、メ
モリセル内において、前記延在する方向と交差する方向
（ゲート長方向）に引き回される。このワード線は、一
方の転送用MISFET及び駆動用MISFETと他方の転送用MISF
ET及び駆動用MISFETとの間の素子分離絶縁膜上に延在す
る。 この公報に記載された技術は、メモリセルの駆動用MI
SFETのゲート電極、ワード線の夫々を別々の導電層で構
成し、両者が重ね合せられるので、メモリセルの占有面
積を縮小し、SRAMの高集積化を図れる。 〔発明が解決しようとする課題〕 本発明者は、SRAMの開発に先立ち、次の問題点が生じ
ることを見出した。 （１） 前記ワード線は、メモリセル内において、交差
配線構造を構成する駆動用MISFETのゲート電極の一端側
の延在部分と交差する。しかしながら、メモリセルの一
方の転送用MISFET及び駆動用MISFETと他方の転送用MISF
ET及び駆動用MISFETとの間には前記ワード線を引き回す
領域が必要となる。このため、メモリセル内にワード線
を引き回す領域に相当する分、メモリセルの占有面積が
増加するので、SRAMの集積度が低下する。 （２） また、前記ワード線は、メモリセル間を延在す
る方向、メモリセル内を引き回す方向の夫々が相違す
る。このため、メモリセルアレイを延在する前記ワード
線の実効的な長さが長くなり、ワード線の抵抗値が増大
するので、メモリセルの情報の書込み動作、情報読出し
動作が遅くなり、SRAMの動作速度が低下する。 （３） また、通常、前記メモリセルは、βレシオを稼
ぐ目的で、転送用MISFETのゲート幅寸法に比べて駆動用
MISFETのゲート幅寸法を大きく構成する。メモリセル内
において、一方の転送用MISFET及び駆動用MISFET、他方
の転送用MISFET及び駆動用MISFETの夫々のゲート幅方向
の離隔寸法はゲート幅寸法が大きい一方、他方の夫々の
駆動用MISFETの離隔寸法で律則される。つまり、駆動用
MISFETのゲート幅寸法との差に相当する分、一方、他方
の夫々の転送用MISFET間の離隔寸法内に無駄な空領域が
発生する。このため、メモリセルの占有面積が増大し、
SRAMの集積度が低下する。 （４） また、前記メモリセルは、転送用MISFET、駆動
用MISFETの夫々のゲート電極を別々の導電層で構成する
ので、段差形状が大きくなる。この段差形状は、上層の
導電層例えばデータ線の下地絶縁膜の表面の段差形状と
して成長し、データ線に断線不良又はショート不良を生
じるので、SRAMの電気的信頼性が低下する。 本発明の目的は下記のとおりである。 （１） SRAMを有する半導体集積回路装置において、集
積度を向上することが可能な技術を提供することにあ
る。 （２） SRAMを有する半導体集積回路装置において、動
作速度の高速化を図ることが可能な技術を提供すること
にある。 （３） SRAMを有する半導体集積回路装置において、動
作上の信頼性を向上することが可能な技術を提供するこ
とにある。 （４） SRAMを有する半導体集積回路装置において、消
費電力を低減することが可能な技術を提供することにあ
る。 （５） SRAMを有する半導体集積回路装置において、耐
ソフトエラー耐圧を向上することが可能な技術を提供す
ることにある。 （６） SRAMを有する半導体集積回路装置において、電
気的信頼性を向上することが可能な技術を提供すること
にある。 （７） SRAMを有する半導体集積回路装置において、静
電気破壊耐圧を向上することが可能な技術を提供するこ
とにある。 （８） SRAMを有する半導体集積回路装置において、製
造プロセス上の歩留りを向上することが可能な技術を提
供することにある。 （９） SRAMを有する半導体集積回路装置において、製
造プロセスの製造工程数を低減することが可能な技術を
提供することにある。 （10） 前記（１）乃至（９）の目的のうち、２つ以上
の目的を同時に達成することが可能な技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 （１） 転送用MISFET及び駆動用MISFETでメモリセルが
構成されるSRAMを有する半導体集積回路装置において、
前記メモリセルの転送用MISFETのゲート電極を前記駆動
用MISFETのゲート電極の上層にそれに比べて厚い膜厚で
構成する。 （２） 転送用MISFET及び駆動用MISFETで構成されるメ
モリセルがワード線、データ線の夫々に接続されるSRAM
を有する半導体集積回路装置において、前記メモリセル
の転送用MISFETのゲート電極、前記ワード線の夫々を同
一層で、かつ前記駆動用MISFETのゲート電極の上層にそ
れに比べて厚い膜厚で構成する。 （３） 前記手段（１）又は（２）の駆動用MISFETのゲ
ート電極は多結晶珪素膜の単層構造で構成され、前記転
送用MISFETのゲート電極は多結晶珪素膜及びその上部に
設けられた高融点金属珪化膜で形成された積層構造で構
成される。 （４） 転送用MISFET及び駆動用MISFETで構成されるメ
モリセルがワード線、データ線、ソース線の夫々に接続
されたSRAMを有する半導体集積回路装置において、前記
メモリセルの転送用MISFETのゲート電極、前記ワード
線、前記ソース線の夫々を同一層で、かつ前記駆動用MI
SFETのゲート電極と異なる層にそれに比べて比抵抗値が
小さい導電層で構成する。 （５） 転送用MISFET及び駆動用MISFETでメモリセルが
構成されるSRAMを有する半導体集積回路装置において、
前記メモリセルの転送用MISFETをLDD構造で構成し、前
記駆動用MISFETを２重ドレイン構造で構成する。 （６） 前記手段（５）のメモリセルのLDD構造の転送
用MISFETは、低濃度の半導体領域のゲート電極端からチ
ャネル形成領域側への拡散量（ゲート電極とLDD部との
重ね合せ量）を0.05〔μｍ〕以上で短チャネル効果が生
じないまでの範囲に設定される。 （７） ２個の駆動用MISFET及び２個の負荷用MISFETで
メモリセルが構成されるSRAMを有する半導体集積回路装
置において、前記メモリセルの一方の駆動用MISFETの上
部に、この一方の駆動用MISFETの第１ゲート電極、一方
の負荷用MISFETの第２ゲート電極の夫々を対向させ、一
方の負荷用MISFETを設け、この一方の負荷用MISFETのド
レイン領域を、一方の又は他方の負荷用MISFETの第２ゲ
ート電極と同一導電層で形成された中間導電層を介在さ
せ、他方の駆動用MISFETのドレイン領域に接続する。 （８） 前記手段（７）のメモリセルの負荷用MISFETの
ドレイン領域側をオフセット構造で構成する。 （９） CVD法で堆積した珪素膜でチャネル形成領域、
ソース領域及びドレイン領域を形成した負荷用MISFETで
メモリセルを構成するSRAMを有する半導体集積回路装置
において、前記メモリセルの負荷用MISFETのチャネル形
成領域に、チャネル導電型と反対導電型不純物を導入す
る。 （10） メモリセルの転送用MISFETの上部にこの転送用
MISFETの一方の半導体領域に接続される相補性データ線
が延在されるSRAMを有する半導体集積回路装置におい
て、前記メモリセルの一方の転送用MISFETの一方の半導
体領域に、中間導電層を介在させ、他方の転送用MISFET
の上部を延在する相補性データ線の一方のデータ線を接
続すると共に、前記他方の転送用MISFETの一方の半導体
領域に、中間導電層を介在させ、一方の転送用MISFETの
上部を延在する相補性データ線の他方のデータ線を接続
する。 （11） 前記手段（10）の相補性データ線はアルミニウ
ム或はアルミニウム合金又はバリア性金属とアルミニウ
ム合金との積層構造で構成され、前記中間導電層は高融
点金属膜で構成される。 〔作用〕 上述した手段（１）によれば、前記メモリセルの転送
用MISFET、駆動用MISFETの夫々の領域を重ね合せられる
ので、メモリセルの占有面積を縮小し、SRAMの集積度を
向上できると共に、駆動用MISFETのゲート電極（メモリ
セルの最下層）の膜厚を薄くし、上層の段差形状の成長
を低減し、平坦化できるので、上層配線の断線不良等を
低減し、SRAMの電気的信頼性を向上できる。 上述した手段（２）によれば、前記手段（１）の効果
の他に、前記ワード線の断面々積を増加し、このワード
線の抵抗値を低減できるので、メモリセルの情報書込み
動作及び情報読出し動作を速め、SRAMの動作速度の高速
化を図れる。 上述して手段（３）によれば、前記積層構造は前記多
結晶珪素膜の単層膜に比べて比抵抗値が小さいので、よ
りSRAMの動作速度の高速化を図れる。 上述した手段（４）によれば、前記ワード線、ソース
線の夫々の比抵抗値を低減できる（及び積層構造で膜厚
を稼ぎその比抵抗値を低減できる）ので、メモリセルの
情報書込み動作及び情報読出し動作を速め、SRAMの動作
速度の高速化を図れる。 上述した手段（５）によれば、前記メモリセルの駆動
用MISFETの相互コンダクタンスを転送用MISFETの相互コ
ンダクタンスに比べて大きくし、実効的なβレシオを大
きくできるので、駆動用MISFETの占有面積を縮小してメ
モリセルの占有面積を縮小でき、SRAMの集積度を向上で
きる。また、前記実効的なβレシオを大きくし、メモリ
セルの情報蓄積ノードに保持された情報の安定性を向上
できるので、メモリセルの誤動作を低減し、SRAMの動作
上の信頼性を向上できる。 上述した手段（６）によれば、前記転送用MISFETのゲ
ート電極と前記低濃度の半導体領域（LDD部）との重ね
合せ量（オーバラップ量）を増加し、ドレイン領域の近
傍に発生する電界強度を弱められるので、ホットキャリ
アの発生量を低減して転送用MISFETの経時的なしきい値
電圧の劣化を低減し、SRAMの電気的信頼性を向上でき
る。 上述した手段（７）によれば、前記メモリセルの一方
の負荷用MISFETのドレイン領域と他方の駆動用MISFETの
ドレイン領域との間の距離を前記中間導電層で離隔し、
前記一方の負荷用MISFETのドレイン領域を形成する不純
物の他方の駆動用MISFETのドレイン領域への拡散を防止
できるので、前記他方の駆動用MISFETへの前記不純物の
拡散に基くしきい値電圧の変動の防止等、SRAMの電気的
特性を向上できる。 上述した手段（８）によれば、前記手段（７）の効果
の他に、前記負荷用MISFETのソース領域−ドレイン領域
間のリーク電流を低減できるので、SRAMのスタンバイ電
流量を低減できる。 上述した手段（９）によれば、前記メモリセルの負荷
用MISFETのしきい値電圧を絶対値で大きくし、しきい値
電圧をエンハンスメント型に設定し、負荷用MISFETのO
N,OFF制御を確実に行えるので、電源電圧線からメモリ
セルの情報蓄積ノードへの電源電圧の供給が確実に行
え、情報を安定に保持できると共に、無駄な電流の供給
（リーク電流）を低減し、バッテリィバックアップ方式
を採用するSRAMのスタンバイ電流量を低減できる。 上述した手段（10）によれば、前記メモリセルの転送
用MISFETの配列と相補性データ線の配列といを反転さ
せ、この反転させた距離に相当する分、前記中間導電層
で引き回し、転送用MISFETの一方の半導体領域と相補性
データ線との接続距離を長くしたので、前記転送用MISF
ETの一方の半導体領域の珪素と相補性データ線の金属と
の相互拡散を防止し、アロイスパイクの防止等、SRAMの
電気的信頼性を向上できる。 上述した手段（11）によれば、前記アルミニウム系の
金属は比抵抗値が他の高融点金属や珪素に比べて小く、
相補性データ線の抵抗値を低減できるので、相補性デー
タ線での情報の伝達速度を速め、SRAMの動作速度の高速
化を図れると共に、前記中間導電層の高融点金属膜はバ
リア性を有するので、前述のアロイスパイクをより防止
できる。 以下、本発明の構成について、完全CMOS構造のメモリ
セルで構成されたSRAMに本発明を適用した一実施例とと
もに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 本発明の一実施例であるSRAMの全体の概略構成を第３
図（チップレイアウト図）で示す。 第３図に示すSRAM（半導体ペレット）１は512［Kbi
t］×８［bit］構成を採用する４［Mbit］の大容量で構
成される。このSRAM1は、図示しないが、DIP,SOJ等、リ
ードが対向する２辺に配列されるデュアルインライン方
式を採用する樹脂封止型半導体装置で封止される。SRAM
1は平面形状がスリムな長方形状で構成される。例えばS
RAM1は長方形状の長辺が17［mm］、短辺が７［mm］で構
成される。 前記SRAM1の長方形状の互いに対向する長辺に沿った
周辺領域の夫々には複数個の外部端子（ボンディングパ
ッド）BPが配置される。この外部端子BPは前述のリード
（インナーリード）に接続される。複数個の外部端子BP
の夫々には、例えばアドレス信号、チップセレクト信
号、アウトプットイネーブル信号、ライトイネーブル信
号、入出力データ信号の夫々が印加される。また、外部
端子BPには電源電圧Vcc、基準電圧Vssの夫々が印加され
る。電源電圧Vccは例えば回路の動作電圧５［Ｖ］、基
準電圧Vssは例えば回路の接地電圧０［Ｖ］である。 SRAM1の中央部には４個のメモリブロックLMBが配置さ
れる。この４個のメモリブロックLMBの夫々はSRAM1の長
方形状の長辺に沿って（第３図中、左側の短辺から右側
の短辺に向って列方向に）配置される。４個のメモリブ
ロックLMB夫々は、同第３図に示すように、４個のメモ
リブロックMBに分割される。この４個に分割されたメモ
リブロックMBはメモリブロックLMB内において列方向に
配列される。 同第３図中、SRAM1の４個のメモリブロックLMBの夫々
上側にロード回路LOADが配置される。４個のメモリブロ
ックLMBの夫々の下側にはＹデコーダ回路YDEC、Ｙスイ
ッチ回路Ｙ−SW、センスアンプ回路SAの夫々が配置され
る。４個のメモリブロックLMBのうち、SRAM1の長方形状
の左側に配置された２個のメモリブロックLMB間にはＸ
デコーダ回路XDECが配置される。同様に、右側に配置さ
れた２個のメモリブロックLMB間にはＸデコーダ回路XDE
Cが配置される。 前記４個のメモリブロックLMBのうち、SRAM1の最も右
側に配置されたメモリブロックLMBの右側には冗長回路S
MBが配置される。 前記メモリブロックLMBを４個に分割したメモリブロ
ックMBの夫々は、第４図（要部拡大ブロック図）に示す
ように、４個のメモリセルアレイMAYで構成される。こ
の４個のメモリセルアレイMAYの夫々はメモリブロックM
Bにおいて列方向に配列される。つまり、SRAM1は、４個
のメモリブロックLMBの夫々を４個のメモリブロックMB
に分割し、この４個のメモリブロックMBの夫々を４個の
メモリセルアレイMAYで構成したので、合計、64個のメ
モリセルアレイMAYを配置する。この64個のメモリセル
アレイMAYは列方向に配列される。 前記１個のメモリセルアレイMAYは、第６図（要部拡
大ブロック図）に示すように、さらに４個のメモリセル
アレイSMAYに分割される。この４個に分割されたメモリ
セルアレイSMAYの夫々は列方向に配列される。メモリセ
ルアレイSMAYは列方向（ワード線延在方向）に配列され
た16個のメモリセルMCで構成される。つまり、１個のメ
モリセルアレイMAYは、列方向に16個のメモリセルMCを
配列した４個のメモリセルアレイSMAYを配置するので、
合計、64個（64［bit］）のメモリセルMCを配列する。
また、１個のメモリセルアレイMAYは、行方向（相補性
データ線延在方向）に1028個（1028［bit］）のメモリ
セルMCを配列する。行方向に配列された1028個のメモリ
セルMCのうち、1024個（1024［bit］）は正規のメモリ
セルMCとして構成し、４個（４［bit］）は冗長用のメ
モリセルMCとして構成される。 前記第４図に示すように、メモリブロックMB内の左側
の２個のメモリセルアレイMAYと右側の２個のメモリセ
ルアレイMAYとの間にはワードデコーダ回路WDECが配置
される。第３図に示すSRAM1の左側に配置された２個の
メモリブロックLMBの合計８個のメモリブロックMBのワ
ードデコーダ回路WDECは、この２個のメモリブロックLM
B間に配置されたＸデコーダ回路XDECで選択される。同
様に、右側に配置された２個のメモリブロックLMBの合
計８個のメモリブロックMBのワードデコーダ回路WDEC
は、この２個のメモリブロックLMB間に配置されたＸデ
コーダ回路XDECで選択される。つまり、１個のＸデコー
ダ回路XDECは８個のメモリブロックMBの合計８個のワー
ドデコーダ回路WDECのうちの１つを選択する。 第６図に示すように、ワードデコーダ回路WDECはメイ
ンワード線MWLを介してＸデコーダ回路XDECで選択され
る。また、ワードデコーダ回路WDECはそれ毎に配置され
たアドレス信号ALで選択される。前記メインワード線MW
Lは、メモリセルアレイMAY上を列方向に延在し、４個
（４［bit］）のメモリセルMC毎に行方向に複数本配置
される。つまり、メインワード線MWLは、１個のメモリ
ブロックMBにおいて、ワードデコーダ回路WDCの右側に
配置された２個のメモリセルアレイMAYの512個のメモリ
セルMC、左側に配置された２個のメモリセルアレイMAY
の512個のメモリセルMC、合計1024個のメモリセルMCを
選択する。アドレス信号線ALは、行方向に延在し、列方
向に複数本配置される。アドレス信号線ALは、メモリブ
ロックMBにおいて、ワードデコーダ回路WDECの右側に配
置された２個のメモリセルアレイMAYのメモリセルMCを
選択するのに８本、左側に配置された２個のメモリセル
アレイMAYに配置された２個のメモリセルアレイMAYのメ
モリセルMCを選択するのに８本、合計16本配置される。 前記第４図及び第６図に示すように、メモリブロック
MBにおいて、ワードデコーダ回路WDECは、４個のメモリ
セルアレイMAYのうちの１つのメモリセルアレイMAY上を
延在する第１ワード線WL1及び第２ワード線WL2を選択す
る。第１ワード線WL1及び第２ワード線WL2はメモリセル
アレイMAY毎（４個のメモリセルアレイSMAY毎）に配置
される。第１ワード線WL1、第２ワード線WL2の夫々は互
いに離隔し、かつ実質的に平行に列方向に延在する。こ
の第１ワード線WL1及び第２ワード線WL2は行方向に配列
された１個のメモリセルMC毎に配置される。つまり、１
個のメモリセルMCには同一選択信号が印加される２本の
第１ワード線WL1及び第２ワード線WL2が延在する。 前記ワードデコーダ回路WDECの右側に配置された２個
のメモリセルアレイMAYのうち、ワードデコーダ回路WDE
C側のメモリセルアレイMAYを延在する第１ワード線WL1
及び第２ワード線WL2は第２サブワード線SWL2を介して
ワードデコーダ回路WDECで選択される。ワードデコーダ
回路WDECから離れたメモリセルアレイMAYを延在する第
１ワード線WL1及び第２ワード線WL2は第１サブワード線
SWL1を介してワードデコーダ回路WDECで選択される。第
１サブワード線SWL1、第２サブワード線SWL2の夫々は互
いに離隔し、かつ平行に列方向に延在する。第１サブワ
ード線SWL1及び第２サブワード線SWL2は、前記第１ワー
ド線WL1及び第２ワード線WL2と同様に、行方向に配列さ
れた１個のメモリセルMC毎に配置される。前記第１サブ
ワード線SWL1は、１個のメモリセルアレイMAY上を延在
し、その他のメモリセルアレイMAYに配置された第１ワ
ード線WL1及び第２ワード線WL2とワードデコーダ回路WD
ECとを接続する。ワードデコーダ回路WDECの左側に配置
された２個のメモリセルアレイMAYの夫々には右側と同
様に第１ワード線WL1及び第２ワード線WL2が配置され
る。この第１ワード線WL1及び第２ワード線WL2は第１サ
ブワード線SWL1又は第２サブワード線SWL2を介してワー
ドデコーダ回路WDECに接続される。なお、本発明は、第
２サブワード線SWL2の長さが第１サブワード線SWL1に比
べて短いので、この第２サブワード線SWL2を廃止し、第
１ワード線WL1及び第２ワード線WL2を直接ワードデコー
ダ回路WDECに接続してもよい。 前記第４図に示すように、メモリブロックMBにおい
て、４個のメモリセルアレイMAYの夫々の上側には夫々
毎に分割されたロード回路LOADが配置される。４個のメ
モリセルアレイMAYの夫々の下側には夫々毎に分割され
たＹデコーダ回路YDEC及びＹスイッチ回路Ｙ−SWが配置
される。また、４個のメモリセルアレイMAYの夫々の下
側には夫々毎に分割されたセンスアンプ回路SAが配置さ
れる。このセンスアンプ回路SAは、１個のメモリセルア
レイMAYに対して４個配置され、４［bit］の情報を一度
に出力できる。前記ワードデコーダ回路WDECの下側には
コントロール回路CCが配置される。また、第４図に示す
メモリブロックMBにおいて、ワードデコーダ回路WDECの
左側、右側の夫々に配置された２個のメモリセルアレイ
MAY間には、図示しないが、メモリセルアレイMAY間に接
続するつなぎセルが配置される。 前記第４図及び第６図に示すように、メモリブロック
MBにおいて、メモリセルアレイMAYには相補性データ線D
Lが配置される。相補性データ線DLは、前記メインワー
ド線MWL、サブワード線SWL、ワード線WLの夫々の延在方
向と交差（実質的に直交）する行方向に延在する。相補
性データ線DLは互いに離隔しかつ平行に行方向に延在す
る第１データ線DL1及び第２データ線DL2の２本で構成さ
れる。この相補性データ線DLは、第６図に示すように、
列方向に配列されたメモリセルMC毎に配置される。相補
性データ線DLの上側の一端側はロード回路LOAD回路に接
続される。相補性データ線DLの下側の他端側はＹスイッ
チ回路Ｙ−SW回路を介してセンスアンプ回路SAに接続さ
れる。 前記第３図に示すSRAM1のメモリブロックLMBの右側に
配置された冗長回路SMBには、第５図（要部拡大ブロッ
ク図）に示すように、冗長用メモリセルアレイMAYSが配
置される。この冗長用メモリセルアレイMAYSには前述の
メモリセルアレイMAYに配置されたメモリセルMCと同一
構造のメモリセルMCが複数個配置される。これに限定さ
れないが、冗長用メモリセルアレイMAYSは、列方向に32
個（32［bit］）のメモリセルMCを配列し、行方向に102
8個（1028［bit］）のメモリセルMCを配列する。 前記冗長用メモリセルアレイMAYSの上側には同第５図
に示すように冗長用ロード回路LOADが配置される。冗長
用メモリセルアレイMAYSの左側には冗長用ワードデコー
ダ回路WDECSが配置される。冗長用メモリセルアレイMAY
Sの下側には冗長用Ｙスイッチ回路Ｙ−SWが配置され
る。 前記メモリセルアレイMAYに配置されたメモリセルMC
は、第７図（回路図）に示すように、ワード線WLと相補
性データ線DLとの交差部に配置される。つまり、メモリ
セルMCは第１ワード線WL1及び第２ワード線WL2と第１デ
ータ線DL1及び第２データ線DL2との交差部に配置され
る。メモリセルMCはフリップフロップ回路と２個の転送
用MISFETQt1及びQt2とで構成される。フリップフロップ
回路は情報蓄積部として構成され、このメモリセルMCは
１［bit］の“1"又は“0"情報を記憶する。 前記メモリセルMCの２個の転送用MISFETQt1、Qt2の夫
々はフリップフロップ回路の一対の入出力端子の夫々に
一方の半導体領域を接続する。転送用MISFETQt1の他方
の半導体領域はデータ線DL1に接続され、ゲート電極は
第１ワード線WL1に接続される。転送用MISFETQt2の他方
の半導体領域はデータ線DL2に接続され、ゲート電極は
第２ワード線WL2に接続される。この２個の転送用MISFE
TQt1、Qt2の夫々はｎチャネル型で構成される。 前記フリップフロップ回路は２個の駆動用MISFETQd1
及びQd2と２個の負荷用MISFETQp1及びQP2とで構成され
る。駆動用MISFETQd1、Qd2の夫々はｎチャネル型で構成
される。負荷用MISFETQp1、Qp2の夫々はｐチャネル型で
構成される。つまり、本実施例のSRAM1のメモリセルMC
は完全CMOS構造で構成される。 前記駆動用MISFETQd1、負荷用MISFETQp1の夫々は、互
いのドレイン領域を接続し、かつ互いのゲート電極を接
続し、CMOSを構成する。同様に、駆動用MISFETQd2、負
荷用MISFETQp2の夫々は、互いのドレイン領域を接続
し、かつ互いのゲート電極を接続し、CMOSを構成する。
駆動用MISFETQd1、負荷用MISFETQp1の夫々のドレイン領
域（入出力端子）は、転送用MISFETQt1の一方の半導体
領域に接続されると共に、駆動用MISFETQd2、負荷用MIS
FETQp2の夫々のゲート電極に接続される。駆動用MISFET
Qd2、負荷用MISFETQp2の夫々のドレイン領域（入出力端
子）は、転送用MISFETQt2の一方の半導体領域に接続さ
れると共に、駆動用MISFETQd1、負荷用MISFETQp1の夫々
のゲート電極に接続される。駆動用MISFETQd1、Qd2の夫
々のソース領域は基準電圧Vss（例えば０［Ｖ］）に接
続される。負荷用MISFETQp1、Qp2の夫々のソース領域は
電源電圧Vcc（例えば５［Ｖ］）に接続される。 前記メモリセルMCのフリップフロップ回路の一対の入
出力端子間、つまり２つの情報蓄積ノード領域間には容
量素子Ｃが構成される。容量素子Ｃは、一方の電極を一
方の情報蓄積ノード領域に、他方の電極を他方の情報蓄
積ノード領域に夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノード領域の電荷蓄積量を増加し、α線
ソフトエラー耐圧を高める目的で構成される。また、容
量素子Ｃは、夫々の電極を２つの情報蓄積ノード領域の
間に接続したので、２個所の情報蓄積ノード領域の夫々
に独立に２個の容量素子を構成する場合に比べて、約半
分の平面々積で構成できる。つまり、この容量素子Ｃ
は、メモリセルMCの占有面積を縮小できるので、SRAM1
の集積度を向上できる。 このように構成されるSRAM1は、前記第３図、第４図
及び第６図に示すように、Ｘデコーダ回路XDECでメイン
ワード線MWLを介してメモリブロックLMBの複数個のメモ
リブロックMBに配置されたワードデコーダ回路WDECのう
ちの１つを選択し、この選択されたワードデコーダ回路
WDECでメモリセルアレイMAYの第１ワード線WL1及び第２
ワード線WL2を選択する。つまり、SRAM1は、第１ワード
線WL1及び第２ワード線WL2をその延在方向に複数個分割
し、この複数個に分割されたうちの１組の第１ワード線
WL1及び第２ワード線WL2をワードデコーダ回路WDEC及び
Ｘデコーダ回路XDECで選択する、デバイデッドワードラ
イン方式を採用する。 また、SRAM1は、前記第４図及び第６図に示すよう
に、前記ワードデコーダ回路WDECの一端側に配置された
２個のうちの一方のメモリセルアレイMAYを延在する第
１ワード線WL1及び第２ワード線WL2を第２サブワード線
SWL2を介してワードデコーダ回路WDECに接続し、他方の
メモリセルアレイMAYを延在する第１ワード線WL1及び第
２ワード線WL2を第１サブワード線SWL1を介してワード
デコーダ回路WDECに接続する。つまり、SRAM1は、メモ
リセルアレイMAYにそれ毎に分割されたワード線WL及び
分割された複数本のワード線WL間を接続するサブワード
線SWLを配置する、ダブルワードライン方式を採用す
る。 このように、（Ａ−９）メモリセルアレイMAYに配列
されたメモリセルMCがワード線WLを介在させてＸデコー
ダ回路XDECで選択されるSRAM1において、Ｘデコーダ回
路XDECと、このＸデコーダ回路XDECにメインワード線MW
Lを介在させて接続されかつ選択される、前記メインワ
ード線MWLの延在方向に配置されたワードデコーダ回路W
DECと、このワードデコーダ回路WDECに第１のワード線W
L（WL1及びWL2）を介在させて、又は第２サブワード線S
WL2、第１のワード線WLの夫々を順次介在させて接続さ
れかつ選択されるメモリセルMCが配列された第１メモリ
セルアレイMAY、及び前記ワードデコーダ回路WDECに前
記第１メモリセルアレイMAY上を第１のワード線WL又は
第２サブワード線SWL2と同一延在方向に延在する第１サ
ブワード線SWL1、第２のワード線WL（WL1及びWL2）の夫
々を順次介在させて接続されかつ選択されるメモリセル
MCが配列された第２メモリセルアレイMAYとを備える。
この構成により、前記Ｘデコーダ回路XDECで選択され
た、ワードデコーダ回路WDECに接続される第１メモリセ
ルアレイMAYの第１のワード線WL又は第２メモリセルア
レイMAYの第２のワード線WLのみを選択する（立上げ
る）デバイデットワードライン方式を採用したので、こ
の選択されたワード線WLの充放電々流量を低減し、SRAM
1の低消費電力化を図れる。また、この効果と共に、前
記ワードデコーダ回路WDECで選択される第１メモリセル
アレイMAYの第１のワード線WL、第２メモリセルアレイM
AYの第２のワード線WLの夫々をメモリセルアレイMAY毎
に分割し、第１のワード線WL、第２のワード線WLの夫々
の長さを短くしかつ夫々をサブワード線SWLを介在して
ワードデコーダ回路WDECに接続したダブルワードライン
方式を採用したので、サブワード線SWLに相当する分、
ワードデコーダ回路WDECとワード線WLとの間の抵抗値を
低減し、選択されたワード線WLの充放電速度を速め、SR
AM1の動作速度の高速化を図れる。 前記SRAM1のメモリセルアレイMAYの周辺領域に配置さ
れたＸデコーダ回路XDEC、Ｙデコーダ回路YDEC、Ｙスイ
ッチ回路Ｙ−SW、センスアンプ回路SA、ロード回路LOAD
等は周辺回路を構成する。この周辺回路はメモリセルMC
の情報の書込み動作、情報の保持動作、情報の読出し動
作等を制御する。 前記SRAM1の外部端子BPと前記周辺回路の入力段回
路、出力段回路の夫々との間には静電気破壊防止回路が
配置される。SRAM1の入力段側の構成は第８図（等価回
路図）に、出力段側の構成は第９図（等価回路図）に夫
々示す。 第８図に示すように、SRAM1の入力段側において、外
部端子（入力用外部端子）BPと入力段回路IIとの間には
静電気破壊防止回路Ｉが配置される。入力段回路IIはｎ
チャネルMISFET及びｐチャネルMISFETで形成されたCMOS
インバータ回路INCで構成される。静電気破壊防止回路
Ｉは保護抵抗素子Ｒ及びクランプ用MISFETQn1で構成さ
れる。前記保護抵抗素子Ｒは外部端子BP、入力段回路II
の夫々の間に直列に挿入される。クランプ用MISFETQn1
はｎチャネルMISFETで構成される。このクランプ用MISF
ETQn1は、保護抵抗素子Ｒ、入力段回路IIの夫々の間に
夫々にドレイン領域を接続し、ゲート電極、ソース領域
の夫々を基準電圧Vssに接続し配置される。静電気破壊
防止回路１は、外部端子BPに入力された過大電流をなま
らせると共に基準電圧Vss側に吸収し、入力段回路IIの
静電気破壊を防止できる。 第９図に示すように、SRAM1の出力段側において、外
部端子（出力用外部端子）BPと出力段回路IVとの間には
静電気破壊防止回路IIIが配置される。出力段回路IV
は、出力用ｎチャネルMISFETQn2、Qn3、抵抗素子Ｒ、ｎ
チャネルMISFETQn6、CMOSインバータ回路OUTCで構成さ
れる。出力段回路IVの出力用ｎチャネルMISFETQn2のド
レイン領域、Qn3のソース領域の夫々は外部端子BPに接
続される。出力用ｎチャネルMISFETQn2のゲート電極は
入出力データ信号Ｄ、ソース領域は基準電圧Vssの夫々
が印加される。出力用ｎチャネルMISFETQn3のゲート電
極は入出力データ信号Ｄ、ドレイン領域は電源電圧Vcc
の夫々が印加される。この出力用ｎチャネルMISFETQn2
のドレイン領域及びQn3のソース領域には直列に接続さ
れた抵抗素子Ｒ、並列に接続されたｎチャネルMISFETQn
6の夫々を介してCMOSインバータ回路OUTCが接続され
る。ｎチャネルMISFETQn6は、ドレイン領域を前記出力
用ｎチャネルMISFETQn2のドレイン領域及びQn3のソース
領域に接続し、ゲート電極、ソース領域の夫々を基準電
圧Vssに接続する。静電気破壊防止回路IIIは、クランプ
用MISFETQn4、Qn5及びバイポーラトランジスタBiTで構
成される。この静電気破壊防止回路IIIのクランプ用MIS
FETQn4、Qn5の夫々はｎチャネル型で構成される。クラ
ンプ用MISFETQn4のドレイン領域及びQn5のソース領域
は、外部端子BP、出力段回路IVの出力用ｎチャネルMISF
ETQn2のドレイン領域及びQn3のソース領域の夫々の間に
配置されかつ夫々に接続される。クランプ用MISFETQn4
のゲート電極、ソース領域の夫々は基準電圧Vssに接続
される。クランプ用MISFETQn5のゲート電極は基準電圧V
ss、ドレイン領域は電源電圧Vccに夫々接続される。バ
イポーラトランジスタBiTはnpn型で構成される。バイポ
ーラトランジスタBiTのエミッタ領域は外部端子BP、ク
ランプ用MISFETQn4のドレイン領域及びQn5のソース領域
の夫々の間に配置され夫々に接続される。ベース領域に
は入出力データ信号Ｄが印加される。エミッタ領域には
電源電圧Vccが接続される。この静電気破壊防止回路III
は、外部端子BPに入力された過大電流を基準電圧Vss側
に又は電源電圧Vcc側に吸収し、出力段回路IVの静電気
破壊を防止できる。 次に、前記SRAM1のメモリセルMC及びメモリセルアレ
イMAYの具体的構造について説明する。メモリセルMCの
完成状態の平面構造は第２図（平面図）に、製造プロセ
ス中の各製造工程毎の平面構造は第10図乃至第14図（平
面図）に夫々示す。メモリセルMCの完成状態の断面構造
は第１図（第２図のＩ−Ｉ切断線で切った断面図）に示
す。また、メモリセルアレイMAYにおいて、製造プロセ
ス中の各製造工程で形成される層の平面構造を第15図乃
至第20図（平面図）で示す。 第１図及び第２図に示すように、SRAM1は単結晶珪素
からなるｎ-型半導体基板１で構成される。このｎ-型半
導体基板１の一部の領域の主面部にはｐ-型ウエル領域
２が構成される。ｎ-型半導体基板１の他の領域の主面
部にはｎ-型ウエル領域３が構成される（第21図参
照）。ｐ-型ウエル領域２はｎチャネルMISFETQnの形成
領域つまりメモリセルアレイMAYの形成領域及び周辺回
路の一部の領域において構成される。ｎ-型ウエル領域
３はｐチャネルMISFETQpの形成領域つまり周辺回路の他
の領域において構成される。 前記ｐ-型ウエル領域２の非活性領域の主面上には素
子分離絶縁膜（フィールド酸化膜）４が構成される。ま
た、ｐ-型ウエル領域２の非活性領域の主面部、つまり
素子分離絶縁膜４下にはｐ型チャネルストッパ領域５が
構成される。同様に、ｎ-型ウエル領域３の非活性領域
の主面上には素子分離絶縁膜４が構成される（第21図参
照）。ｎ-型ウエル領域３の非活性領域の主面部は、ｐ-
ウエル領域２に比べて反転領域が発生しにくく、素子分
離が確実に行えるので、製造プロセスを簡単化するため
に基本的にチャネルストッパ領域は設けない。 前記SRAM1の１個のメモリセルMCはｐ-型ウエル領域２
の活性領域の主面に構成される。メモリセルMCのうち、
２個の駆動用MISFETQd1、Qd2の夫々は、第１図、第２
図、第10図及び第16図に示すように、素子分離絶縁膜４
で周囲を規定された領域内において、ｐ-型ウエル領域
２の主面に構成される。駆動用MISFETQd1、Qd2の夫々
は、主にｐ-型ウエル領域２、ゲート絶縁膜６、ゲート
電極７、ソース領域及びドレイン領域で構成される。 前記駆動用MISFETQd1、Qd2の夫々はゲート長（Lg）方
向と列方向（ワード線WLの延在方向はＸ方向）とを一致
させ配置される。前記素子分離絶縁膜４（及びｐ型チャ
ネルストッパ領域５）は主にこの駆動用MISFETQd1、Qd2
の夫々のゲート幅（Lw）方向を規定する位置に構成され
る。 前記ｐ-型ウエル領域２は駆動用MISFETQd1、Qd2の夫
々のチャネル形成領域を構成する。 ゲート電極７は活性領域においてｐ-型ウエル領域２
のチャネル形成領域上にゲート絶縁膜６を介して構成さ
れる。ゲート電極７の一端側は、少なくとも製造プロセ
スにおけるマスク合せ余裕寸法に相当する分、素子分絶
縁膜４上を行方向に突出する。駆動用MISFETQd1のゲー
ト電極７の他端側は素子分離絶縁膜４上を介して駆動用
MISFETQd2のドレイン領域上まで行方向に突出する。同
様に、駆動用MISFETQd2のゲート電極７の他端側は素子
分離絶縁膜４上を介して駆動用MISFETQd1のドレイン領
域上まで行方向に突出する。 ゲート電極７は、第１層目のゲート材形成工程で形成
され、例えば単層構造の多結晶珪素膜で形成される。こ
の多結晶珪素膜には抵抗値を低減するｎ型不純物例えば
Ｐ（又はAs）が導入される。単層構造で構成されるゲー
ト電極７は、その膜厚を薄膜化できるので、上層の導電
層の下地となる層間絶縁膜の表面の平坦化を図れる。 ソース領域、ドレイン領域の夫々は低い不純物濃度の
ｎ型半導体領域10及びその主面部に設けられた高い不純
物濃度のｎ+型半導体領域11で構成される。この不純物
濃度が異なる２種類のｎ型半導体領域10、ｎ+型半導体
領域11の夫々は、前記ゲート電極７のゲート長方向の側
部において、このゲート電極７（正確にはゲート電極７
と後述するサイドウォールスペーサ９）に対して自己整
合で形成される。つまり、駆動用MISFETQd1、Qd2の夫々
のソース領域及びドレイン領域は所謂２重ドレイン（DD
D:Double Diffused Drain）構造で構成される。この２
重ドレイン構造のソース領域、ドレイン領域の夫々は、
ｐ-型ウエル領域２の活性領域の主面部において、第10
図に符号DDDを付けて示す一点鎖線で囲まれた領域内に
構成される。 前記ソース領域、ドレイン領域の夫々はｎ型半導体領
域10をｎ型不純物例えばＰで形成する。ｎ+型半導体領
域11は、前記Ｐに比べて拡散速度が遅いｎ型不純物、例
えばAsで形成する。製造プロセスにおいて、同一マスク
を使用して同一製造工程で２種類のｎ型不純物を導入し
た場合、ｎ+半導体領域11、ｎ型半導体領域10の夫々の
拡散距離は２種類のｎ型不純物の夫々の拡散速度に律則
される。２重ドレイン構造を採用する駆動用MISFETQd
1、Qd2の夫々において、ｎ+型半導体領域11とチャネル
形成領域との間のｎ型半導体領域10のゲート長方向の実
質的な寸法は、ｎ型半導体領域10の拡散距離からｎ+型
半導体領域11の拡散距離を差し引いた寸法に相当する。
このｎ型半導体領域10は、ゲート長方向の実質的な寸法
が後述するLDD（Lightly Doped Drain）構造の低い不純
物濃度のｎ型半導体領域（17）のゲート長方向の寸法に
比べて小さく、しかもLDD構造の低い不純物濃度のｎ型
半導体領域（17）に比べて不純物濃度が高い。つまり、
駆動用MISFETQd1、Qd2の夫々は、ソース領域−ドレイン
領域間の電流経路において、ｎ型半導体領域10に付加さ
れる寄生抵抗がLDD構造のｎ型半導体領域（17）に比べ
て小さいので、後述するLDD構造を採用する転送用MISFE
TQt1、Qt2の夫々に比べて駆動能力（ドライバビリテ
ィ）が高い。 前記ゲート電極７のゲート長方向の側壁にはサイドウ
ォールスペーサ９が構成される。サイドウォールスペー
サ９は、ゲート電極７に対して自己整合で形成され、例
えば酸化珪素膜等の絶縁膜で形成される。 前記ゲート電極７上部の上層の導電層（13）が配置さ
れた領域には絶縁膜8A、８の夫々が順次積層される。上
側の絶縁膜８は、主に下層のゲート電極７、上層の導電
層（13）の夫々を電気的に分離し、例えば酸化珪素膜で
形成される。下側の絶縁膜8Aは、ゲート電極７の表面の
酸化を防止する酸化マスクとして構成され、例えば窒化
珪素膜で形成される。 前記メモリセルMCは第10図に符号MCを付けて二点鎖線
で囲まれた平面形状が長方形状で規定される領域内にお
いて配置される。メモリセルMCの一方の駆動用MISFETQd
1の平面形状はメモリセルMCの中心点CP（長方形状の対
角線の交点）に対する駆動用MISFETQd2の平面形状の点
対称で構成される。なお、前記中心点CPは、説明の便宜
上示される点であり、SRAM1のメモリセルMCに実際に形
成した点ではない。 第16図に示すように、メモリセルアレイMAYでのメモ
リセルMCの配列において、メモリセルMCの駆動用MISFET
Qd1、Qd2の夫々の平面形状は、列方向に隣接する他のメ
モリセルMCとの間のY1-Y3軸又はY2-Y4軸に対する、前記
他のメモリセルMCの駆動用MISFETQd1、Qd2の夫々の平面
形状の線対称で構成される。同様に、メモリセルMCの駆
動用MISFETQd1、Qd2の夫々の平面形状は、行方向に隣接
する他のメモリセルMCとの間のX1-X2軸又はX3-X4軸に対
する、前記他のメモリセルMCの駆動用MISFETQd1、Qd2の
夫々の平面形状の線対称で構成される。つまり、メモリ
セルMCの駆動用MISFETQdは列方向、行方向の夫々におい
て線対称の形状で構成される。 列方向に配列されたメモリセルMCの駆動用MISFETQdの
うち、隣接するメモリセルMCの駆動用MISFETQdの夫々の
互いに向い合うソース領域は一体に構成される。つま
り、隣接する一方のメモリセルMCの駆動用MISFETQdのソ
ース領域で他方のメモリセルMCの駆動用MISFETQdのソー
ス領域を構成し、駆動用MISFETQdのソース領域の占有面
積を縮小する。また、一方のメモリセルMCの駆動用MISF
ETQdのソース領域とそれと向い合う他方のメモリセルMC
の駆動用MISFETQdのソース領域との間には素子分離絶縁
膜４を介在しないので、この素子分離絶縁膜４に相当す
る分、メモリセルMCの占有面積を縮小できる。 前記メモリセルMCの２個の転送用MISFETQt1、Qt2の夫
々は、第１図、第２図、第11図及び第17図に示すよう
に、素子分離絶縁膜４で周囲を規定された領域内におい
て、ｐ-ウエル領域２の主面に構成される。転送用MISFE
TQt1、Qt2の夫々は、主にｐ-型ウエル領域２、ゲート絶
縁膜12、ゲート電極13、ソース領域及びドレイン領域で
構成される。 前記転送用MISFETQt1、Qt2の夫々はゲート長方向と行
方向（相補性データ線DLの延在方向又はＹ方向）とを一
致させ配置される。すなわち、転送用MISFETQt1、Qt2の
夫々のゲート長方向と駆動用MISFETQd1、Qd2のゲート長
方向とはほぼ直角に交差する。前記素子分離絶縁膜４
（及びｐ型チャネルストッパ領域５）は主にこの転送用
MISFETQt1、Qt2の夫々のゲート幅（Lw）方向を規定する
位置に構成される。 前記ｐ-型ウエル領域２は転送用MISFETQt1、Qt2の夫
々のチャネル形成領域を構成する。 ゲート電極13は活性領域においてｐ-型ウエル領域２
のチャネル形成領域上にゲート絶縁膜12を介して構成さ
れる。ゲート電極13は、第２層目のゲート材形成工程で
形成され、例えば多結晶珪素膜13A及びその上に高融点
金属珪化膜13Bを設けた積層構造（ポリサイド構造）で
構成される。下層の多結晶珪素膜13Aには抵抗値を低減
するｎ型不純物例えばＰ（又はAs）が導入される。上層
の高融点金属珪化膜13Bは例えばWSix（ｘは例えば２）
で形成される。このゲート電極13は、上層の高融点金属
珪化膜13Bの比抵抗値が下層の多結晶珪素膜13Aに比べて
小さいので、信号伝達速度の高速化を図れる。また、ゲ
ート電極13は、多結晶珪素膜13A及び高融点金属珪化膜1
3Bの積層構造で構成され、合計の断面々積を増加し、抵
抗値を低減できるので、信号伝達速度の高速化を図れ
る。なお、前記ゲート電極13の上層の高融点金属珪化膜
13Bは前記WSixの他にMoSix、TiSix又はTaSixを使用して
もよい。 前記ゲート電極13のゲート幅寸法は前記駆動用MISFET
Qdのゲート電極７のゲート幅寸法に比べて小さく構成さ
れる。すなわち、転送用MISFETQtは駆動用MISFETQdに比
べて駆動能力を小さくし構成し、βレシオを稼ぐことが
できるので、メモリセルMCは情報蓄積ノード領域に記憶
された情報を安定に保持できる。 ソース領域、ドレイン領域の夫々は高い不純物濃度の
ｎ+型半導体領域18及びそれとチャネル形成領域との間
に設けられた低い不純物濃度のｎ型半導体領域17で構成
される。この不純物濃度が異なる２種類のうち、ｎ型半
導体領域17はゲート電極13のゲート長方向の側部におい
てこのゲート電極13に対して自己整合で形成される。ｎ
型半導体領域17は、チャネル形成領域とのpn接合部にお
いて不純物濃度勾配が緩くなる、ｎ型不純物例えばＰで
形成される。ｎ+半導体領域18はゲート電極13のゲート
長方向の側部においてサイドウォールスペーサ16に対し
て自己整合で形成される。ｎ+型半導体領域18は、ｐ-型
ウエル領域２との接合部の深さ（接合深さ:xj）を浅く
できるｎ型不純物例えばAsで形成される。つまり、転送
用MISFETQt1、Qt2の夫々はLDD構造で構成される。このL
DD構造を採用する転送用MISFETQt1、Qt2の夫々は、ドレ
イン領域の近傍において電界強度を緩和できるので、ホ
ットキャリアの発生量を低減し、経時的なしきい値電圧
の変動を低減できる。 前記サイドウォールスペーサ16はゲート電極13の側壁
にそれに対して自己整合で形成される。サイドウォール
スペーサ13は例えば酸化珪素膜等の絶縁膜で形成され
る。 前記ゲート電極13上部には絶縁膜15が構成される。絶
縁膜15は、主に下層のゲート電極13、上層の導電層（2
3）の夫々を電気的に分離し、例えば酸化珪素膜で形成
される。この絶縁膜15は、前記ゲート電極７の上部に設
けられた絶縁膜８に比べて厚い膜厚で形成される。 前記転送用MISFETQt1の一方のソース領域又はドレイ
ン領域は、第11図に示すように、駆動用MISFETQd1のド
レイン領域に一体に構成される。転送用MISFETQt1、駆
動用MISFETQd1の夫々はゲート長方向を交差させている
ので、一体に構成された部分を中心に、駆動用MISFETQd
1の活性領域は列方向（ゲート長方向）に向って、転送
用MISFETQt1の活性領域は行方向（ゲート長方向）に向
って夫々形成される。すなわち、転送用MISFETQt1、駆
動用MISFETQd1の夫々の活性領域は平面形状がほぼＬ字
形状で構成される。同様に、前記転送用MISFETQt2の一
方のソース領域又はドレイン領域は、駆動用MISFETQd2
のドレイン領域に一体に構成される。すなわち、転送用
MISFETQt2、駆動用MISFETQd2の夫々の活性領域は平面形
状がほぼＬ字形状で構成される。 前記転送用MISFETQt1、Qt2の夫々の平面形状は、メモ
リセルMC内において、前記駆動用MISFETQd1、Qd2の夫々
と同様に、中心点CPに対して点対称で構成される。すな
わち、第11図に示すように、メモリセルMCは、転送用MI
SFETQt1及びそれに一体化された駆動用MISFETQd1、転送
用MISFETQt2及びそれに一体化された駆動用MISFETQd2の
夫々を中心点CPに対して点対称で構成する（メモリセル
内点対称）。メモリセルMCは、転送用MISFETQt1、Qt2の
夫々の間に駆動用MISFETQd1及びQd2を配置し、この駆動
用MISFETQd1、Qd2の夫々を向い合せて配置する。つま
り、メモリセルMCの転送用MISFETQt1及び駆動用MISFETQ
d1、転送用MISFETQt2及び駆動用MISFETQd2の夫々は、駆
動用MISFETQd1、Qd2の夫々の間の離隔寸法のみで離隔寸
法を律則する。この離隔領域には素子分離絶縁膜４及び
ｐ型チャネルストッパ領域５が配置される。 第17図に示されるように、メモリセルアレイMAYでの
メモリセルMCの配列において、メモリセルMCの転送用MI
SFETQt1、Qt2の夫々の平面形状は、列方向に隣接する他
のメモリセルMCとの間のY1-Y3軸又はY2-Y4軸に対する、
前記他のメモリセルMCの転送用MISFETQt1、Qt2の夫々の
平面形状の線対称で構成される。同様に、メモリセルMC
の転送用MISFETQt1、Qt2の夫々の平面形状は、行方向に
隣接する他のメモリセルMCとの間のX1-X2軸又はX3-X4軸
に対する、前記他のメモリセルMCの転送用MISFETQt1、Q
t2の夫々の平面形状の線対称で構成される。つまり、メ
モリセルMCの転送用MISFETQtは列方向、行方向の夫々に
おいて線対称の形状で構成される。 行方向に配列されたメモリセルMCの転送用MISFETQtの
うち、隣接するメモリセルMCの転送用MISFETQtの夫々の
互いに向い合う他方のドレイン領域又はソース領域は一
体に構成される。つまり、隣接する一方のメモリセルMC
の転送用MISFETQtの他方のドレイン領域又はソース領域
で他方のメモリセルMCの転送用MISFETQtの他方のドレイ
ン領域又はソース領域を構成し、転送用MISFETQtの他方
のドレイン領域又はソース領域の占有面積を縮小する。
また、一方のメモリセルMCの転送用MISFETQtの他方のド
レイン領域又はソース領域とそれと向い合う他方のメモ
リセルMCの転送用MISFETQtの他方のドレイン領域又はソ
ース領域との間には素子分離絶縁膜４を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルMC
の占有面積を縮小できる。 前記第11図、第15図乃至第17図の夫々に示すように、
メモリセルアレイMAにおいて、列方向及び行方向に隣接
する４個のメモリセルMCの一部の活性領域は一体に構成
され、平面形状がリング形状で構成される。具体的に
は、第15図に示すように、例えば座標（X1,Y1）を中心
として、列方向に配列されかつ隣接する２個のメモリセ
ルMC及びこの２個のメモリセルMCと行方向に配列されか
つ隣接する２個のメモリセルMC、合計４個のメモリセル
MCにおいて、４個のメモリセルMCの夫々の一方の転送用
MISFETQt及び一方の駆動用MISFETQd、合計４個の転送用
MISFETQt及び４個の駆動用MISFETQdの活性領域を一体に
構成し、リング形状の活性領域が構成される（一部を塗
りつぶした領域）。換言すれば、前記４個の転送用MISF
ETQt、４個の駆動用MISFETQdの夫々（合計８個のMISFE
T）は、互いに向い合うソース領域又はドレイン領域を
一体に構成し、直列接続されたリング形状の構成され
る。つまり、列方向、行方向の夫々に隣接する４個のメ
モリセルMCにおいて、メモリセルMCの一方の転送用MISF
ETQt及び駆動用MISFETQdで構成される一方のＬ字形状の
活性領域を互いに連続させ、かつ活性領域の延在する方
向（ゲート長方向）に終端がなく、活性領域のパターン
が閉じるリング形状で構成される。リング形状の活性領
域の互いに対向する内枠側、外枠側の夫々（転送用MISF
ET、駆動用MISFETQdの夫々のゲート幅方向を規定する領
域）は素子分離絶縁膜４及びｐ型チャネルストッパ領域
５で規定される。前記４個のメモリセルMCの夫々の転送
用MISFETQtはゲート長方向を行方向に一致させ、駆動用
MISFETQdはゲート長方向を列方向に一致させているの
で、前記リング形状は平面方形状（長方形状）で構成さ
れる。 前記リング形状で構成された活性領域は列方向に同一
形状でかつ同一ピッチで複数個配列され、列方向に隣接
する活性領域は素子分離絶縁膜４を介して互いに離隔さ
れる。このリング形状の活性領域の行方向に隣接する次
段のリング形状の活性領域は、前段の配列と同様に、列
方向に同一形状でかつ同一ピッチで複数個配列されると
共に、前段の配列に対して列方向に２分の１ピッチだけ
ずらして配列される。つまり、前記リング形状の活性領
域は、メモリセルアレイMAYにおいて、第15図に示す千
鳥り配列となる。 メモリセルアレイMAYの終端、つまりメモリセルアレ
イMAYの周辺回路との境界領域となる周辺において、前
記リング形状の活性領域の平面形状には、第15図に示す
ように、余裕寸法Ｌが確保される。メモリセルアレイMA
Yの終端のリング形状の活性領域は、メモリセルアレイM
AYの中央部分に配列されたリング形状の活性領域のほぼ
２分の１の半リング形状で構成される。この半リング形
状の活性領域は、単純にレイアウトルールに基き形成し
た場合には、同第15図に示すように、隣接するメモリセ
ルMCとの共用の領域（例えばソース線又は相補性データ
線DLとの接続領域）を含む点線Ｅで示す形状で形成され
る。メモリセルアレイMAYの終端の半リング形状の活性
領域は、その延在方向（ゲート長方向）に終端が存在
し、活性領域のパターンが閉じていないので、この領域
に前記点線Ｅで示す形状よりも大きくなる前記余裕寸法
Ｌが付加される。この余裕寸法Ｌは、製造プロセスにお
いて素子分離絶縁膜４を形成した際に発生するバーズビ
ークのゲート長方向の寸法に相当する寸法、又はそれ以
上の寸法である。 前記メモリセルMCの転送用MISFETQt1、Qt2の夫々のゲ
ート電極13は、前記第１図、第２図、第11図及び第17図
に示すように、そのゲート幅方向において、ワード線
（WL）13に接続される。ワード線13は、ゲート電極13と
一体に構成され、同一導電層で構成される。メモリセル
MCのうち、転送用MISFETQt1のゲート電極13には第１ワ
ード線（WL1）13が接続され、第１ワード線13は第17図
に示すように素子分離絶縁膜４上に列方向に実質的に直
線で延在する。転送用MISFETQt2のゲート電極13には第
２ワード線（WL2）13が接続され、第２ワード線13は同
第17図に示すように列方向に実質的に直線で延在する。
つまり、１個のメモリセルMCには、互いに離隔し、かつ
同一列方向に平行に延在する２本の第１ワード線13及び
第２ワード線13が配置される。メモリセルアレイMAYに
おいて、前記第１ワード線13及び第２ワード線13の平面
形状は、前述のY1-Y3軸、Y2-Y4軸の夫々に対して、列方
向に線対称で構成される。また、第１ワード線13及び第
２ワード線13の平面形状は、X1-X2軸、X3-X4軸の夫々に
対して、行方向に線対称で構成される。 前記第１ワード線（WL1）13は、第１図、第２図及び
第11図に示すように、メモリセルMCの駆動用MISFETQd1
のゲート電極７のゲート幅方向の素子分離絶縁膜４上に
突出する部分と交差する。同様に、第２ワード線（WL
2）は、駆動用MISFETQd2のゲート電極７のゲート幅方向
の素子分離絶縁膜４上に突出する部分と交差する。 また、前記メモリセルMCに配置された第１ワード線
（WL1）13、第２ワード線（WL2）13の夫々の間には基準
電圧線（ソース線:Vss）13が配置される。基準電圧線13
は、メモリセルMCにおいて１本配置され、メモリセルMC
の駆動用MISFETQd1及びQd2に共通のソース線として構成
される。基準電圧線13は、前記ワード線13と同一導電層
で構成され、このワード線13と離隔し、かつ素子分離絶
縁膜４上を列方向に実質的に直線で平行に延在する。メ
モリセルアレイMAYにおいて、基準電圧線13の平面形状
は、Y1-Y3軸、Y2-Y4軸の夫々に対して、列方向に線対称
で構成される。また、基準電圧線13の平面形状は、X1-X
2軸、X3-X4軸の夫々に対して、行方向に線対称で構成さ
れる。 前記基準電圧線13は、第１図、第２図及び第11図に示
すように、メモリセルMCの駆動用MISFETQd1、Qd2の夫々
のゲート電極７のゲート幅方向の素子分離絶縁膜４上に
突出する部分と交差する。 前記基準電圧線13は、第１図、第２図、第11図及び第
17図に示すように、駆動用MISFETQd1、Qd2の夫々のソー
ス領域（ｎ+型半導体領域11に接続される。基準電圧線1
3はソース領域上のゲート絶縁膜12と同一層の絶縁膜12
に形成された接続孔14を通して接続される。基準電圧線
13は下層の多結晶珪素膜13Aに形成された接続孔14及び
前記絶縁膜12に形成された接続孔14の夫々を通して上層
の高融点金属珪化膜13Bをソース領域であるｎ+半導体領
域11に直接々続する。 このように、（Ａ−１）ワード線（WL）13で制御され
る転送用MISFETQt及び駆動用MISFETQdでメモリセルMCが
構成されたSRAM1において、前記メモリセルMCの駆動用M
ISFETQdのゲート電極７、転送用MISFETQtのゲート電極1
3及びワード線13の夫々を異なる導電層で構成し、前記
駆動用MISFETQd、転送用MISFETQtの夫々を互いにゲート
長方向を交差させて配置し、前記ワード線13を駆動用MI
SFETQdのゲート電極７のゲート長方向に延在させ、かつ
この駆動用MISFETQdのゲート電極７の一部に交差させ
る。この構成により、前記メモリセルMCの駆動用MISFET
Qdの占有面積、前記ワード線13の占有面積の夫々の一部
を重ね合せ、この重ね合せた領域に相当する分に、駆動
用MISFETQdのゲート幅方向においてメモリセルMCの占有
面積を縮小できるので、SRAM1の集積度を向上できる。 また、（Ａ−２）前記構成（Ａ−１）に加えて、ワー
ド線13は多結晶珪素膜13A及びその上部に設けられた高
融点金属珪化膜13Bで形成された積層構造（複合膜）で
構成され、駆動用MISFETQdのゲート電極７は多結晶珪素
膜の単層構造（単層膜）で構成される。この構成によ
り、前記効果の他に、前記積層構造は前記多結晶珪素膜
の単層構造に比べて比抵抗値が小さく（多結晶珪素膜に
比べて高融点金属珪化膜13Bの比抵抗値が小さく）、ワ
ード線13の抵抗値を低減できるので、メモリセルMCの情
報書込み動作及び情報読出し動作を速め、SRAM1の動作
速度の高速化を図れる。さらに、前記積層構造は前記多
結晶珪素膜の単層構造に比べて断面々積を増加し、ワー
ド線13の抵抗値を低減できるので、同様に、SRAM1の動
作速度の高速化を図れる。 また、（Ａ−３）ワード線（WL）13で制御される２個
の転送用MISFETQtでメモリセルMCが構成されたSRAM1に
おいて、前記メモリセルMCの２個の転送用MISFETQt1の
ゲート電極13、転送用MISFETQt2のゲート電極13の夫々
に２本の第１ワード線（WL1）13、第２ワード線（WL2）
13の夫々を接続する。この構成により、前記メモリセル
MCの２個の転送用MISFETQt1のゲート電極13、転送用MIS
FETQt2のゲート電極13の夫々に２本の第１ワード線13、
第２ワード線13の夫々を接続するだけで、２個の転送用
MISFETQt1のゲート電極13、転送用MISFETQt2のゲート電
極13の夫々の間を接続するメモリセルMC内のワード線13
の引き回し（メモリセル当り１本のワード線の場合）を
排除できるので、前記２本の第１ワード線13、第２ワー
ド線13の夫々をほぼ直線で延在しかつメモリセルアレイ
MAYでの長さを短くし、第１ワード線13、第２ワード線1
3の夫々の抵抗値を低減できる。この結果、メモリセルM
Cの情報の書込み動作及び読出し動作を速め、SRAM1の動
作速度の高速化を図れる。 また、（Ａ−４）ワード線（WL）13で制御される２個
の転送用MISFETQt及び基準電圧線13（ソース線:Vss）に
接続される２個の駆動用MISFETQdでメモリセルMCが構成
されたSRAM1において、前記メモリセルMCの２個の転送
用MISFETQt1、Qt2の夫々のゲート電極13の夫々に、互い
に離隔しかつ同一方向に延在する２本の第１ワード線
（WL1）13、第２ワード線（WL2）13の夫々を接続し、こ
の２本の第１ワード線13、第２ワード線13の夫々で規定
された領域内に前記２個の駆動用MISFETQd1及びQd2を配
置すると共に前記基準電圧線13を配置する。この構成に
より、前記構成（Ａ−３）の効果の他に、メモリセルMC
内のワード線13の引き回しが排除されたことで、メモリ
セルMC内の２本の第１ワード線13、第２ワード線13の夫
々の間の空領域（メモリセルMCの中央部）に基準電圧線
13を配置できる。この結果、２個の駆動用MISFETQd1、Q
d2の夫々のソース領域と基準電圧線13との接続距離を短
縮し、駆動用MISFETQd1、Qd2の夫々のソース領域の電位
の浮きを低減できるので、メモリセルMCの情報保持の安
定性を向上し、SRAM1の動作上の信頼性を向上できる。
また、前記メモリセルMCの２個の駆動用MISFETQd1、Qd2
の夫々の間に１本の基準電圧線13を配置し、１本の基準
電圧線13を駆動用MISFETQd1、Qd2の夫々に共通配線とし
て使用するので、１本の基準電圧線13に相当する分、メ
モリセルMCの占有面積を縮小し、SRAM1の集積度を向上
できる。 また、（Ａ−５）前記構成（Ａ−４）の前記２本のワ
ード線（WL1、WL2）13、基準電圧線13の夫々は同一導電
層で構成され、かつ同一列方向に延在させる。この構成
により、前記基準電圧線13、駆動用MISFETQdのソース領
域（ｎ+型半導体領域11）の夫々を異なる導電層で構成
し、駆動用MISFETQdの占有面積内に基準電圧線13を延在
できるので、基準電圧線13の占有面積、基準電圧線（ソ
ース線）と駆動用MISFETQdとの素子分離領域（素子分離
絶縁膜４）の夫々に相当する分、メモリセルMCの占有面
積を縮小でき、SRAM1の集積度を向上できる。 また、（Ａ−６）ワード線（WL）13で制御される２個
の転送用MISFETQt及び２個の駆動用MISFETQdでメモリセ
ルMCが構成されたSRAM1において、前記メモリセルMCの
転送用MISFETQt1のゲート電極13に第１ワード線（WL1）
13を接続すると共に、転送用MISFETQt2のゲート電極13
に前記第１ワード線13と離隔しかつ同一方向に延在する
第２ワード線（WL2）13を接続し、前記第１ワード線1
3、第２ワード線13の夫々の間に、前記転送用MISFETQt1
の一方の半導体領域にドレイン領域が接続された駆動用
MISFETQd1及び転送用MISFETQt2の一方の半導体領域にド
レイン領域が接続された駆動用MISFETQd2を配置し、前
記メモリセルMCの中心点CPに対して、転送用MISFETQt1
及び駆動用MISFETQd1の平面形状を、転送用MISFETQt2及
び駆動用MISFETQd2の平面形状の点対称で構成する。こ
の構成により、前記メモリセルMC内、特に転送用MISFET
Qt1と転送用MISFETQt2との間に、駆動用MISFETQd1と駆
動用MISFETQd2との間の夫々において、フォトリソグラ
フィ技術の露光中の回折現象（ハレーション）、エッチ
ング液の回り込み等、製造プロセスの条件を均一化で
き、各素子の寸法のばらつきを低減できるので、各素子
の寸法を縮小してメモリセルMCの占有面積を縮小し、SR
AM1の集積度を向上できる。 また、（Ａ−７）前記構成（Ａ−６）の転送用MISFET
Qt1、Qt2の夫々のゲート幅寸法は、駆動用MISFETQd1、Q
d2の夫々のゲート幅寸法に比べて小さく構成される。こ
の構成により、前記メモリセルMC内の転送用MISFETQt1
及び駆動用MISFETQd1と転送用MISFETQt2及び駆動用MISF
ETQd2との間に離隔寸法を駆動用MISFETQd1、Qd2の夫々
の素子分離領域の寸法で一義的に律則し、前記離隔寸法
から無駄な寸法（駆動用MISFETQdのゲート幅寸法と転送
用MISFETQtのゲート幅寸法との差に相当する空領域）を
排除できるので、メモリセルMCの占有面積を縮小し、SR
AM1の集積度を向上できる。 また、（Ａ−８）転送用MISFETQt及び基準電圧線（ソ
ース線）13が接続された駆動用MISFETQdでメモリセルMC
が構成されたSRAM1において、前記メモリセルMCの駆動
用MISFETQdのゲート電極７、基準電圧線13の夫々を異な
る導電層で構成し、前記基準電圧線13を前記駆動用MISF
ETQdのゲート電極７のゲート長方向に延在させ、かつこ
の駆動用MISFETQdのゲート電極７の一部に交差させる。
この構成により、前記メモリセルMCの駆動用MISFETQdの
占有面積、前記基準電圧線13の占有面積の夫々の一部を
重ね合せ、この重ね合せた領域に相当する分、駆動用MI
SFETQdのゲート幅方向においてメモリセルMCの占有面積
を縮小できるので、SRAM1の集積度を向上できる。 また、（Ａ−13）前記構成（Ａ−６）のメモリセルMC
は、前記第１ワード線（WL）13及び第２ワード線（WL）
13の延在する列方向に配列された隣接する他の第１のメ
モリセルMCとの間の前記第１及び第２ワード線13と交差
する第１軸（Y1-Y3軸又はY2-Y4軸）を中心に、前記第１
のメモリセルMCの平面形状に線対称の平面形状で構成さ
れ、前記メモリセルMCは、前記第１及び第２ワード線13
の延在する列方向と交差する行方向に配列された隣接す
る他の第２のメモリセルMCとの間の前記第１及び第２ワ
ード線13に平行な第２軸（X1-X2軸又はX3-X4軸）を中心
に、前記第２のメモリセルMCの平面形状に線対称の平面
形状で構成される。この構成により、前記メモリセルMC
の転送用MISFETQt、駆動用MISFETQdの夫々の一方の半導
体領域を、隣接する第１のメモリセルMC、第２のメモリ
セルMCの夫々のそれと兼用し、メモリセルMCの占有面積
を縮小できるので、SRAM1の集積度を向上できる。さら
に、前記メモリセルMC、隣接する第１のメモリセルMC、
第２のメモリセルMCの夫々において、フォトリソグラフ
ィ技術の露光中の回折現象、エッチング液の回り込み
等、製造プロセスの条件を均一化し、各素子の寸法のば
らつきを低減できるので、各素子の寸法を縮小してメモ
リセルMCの占有面積を縮小し、よりSRAM1の集積度を向
上できる。 また、（Ｂ−１）転送用MISFETQt及び駆動用MISFETQd
でメモリセルMCが構成されるSRAM1において、前記メモ
リセルMCの転送用MISFETQtのゲート電極13を前記駆動用
MISFETQdのゲート電極７の上層にそれに比べて厚い膜厚
で構成する。この構成により、前記メモリセルMCの転送
用MISFETQt、駆動用MISFETQdの夫々の領域を重ね合せら
れる（Qdのゲート電極７とQtのゲート電極13に一体化さ
れたワード線13とを重ね合せられる）ので、メモリセル
MCの占有面積を縮小し、SRAM1の集積度を向上できると
共に、駆動用MISFETQdのゲート電極（メモリセルの最下
層）７の膜厚を薄くし、上層の段差形状の成長を低減
し、平坦化できるので、上層配線（ゲート電極13、ワー
ド線13、基準電圧線13の夫々又はその上層配線）の断線
不良等を低減し、SRAM1の電気的信頼性を向上できる。 また、（Ｂ−２）転送用MISFETQt及び駆動用MISFETQd
で構成されるメモリセルMCがワード線（WL）13、データ
線（DL:33）の夫々に接続されるSRAM1において、前記メ
モリセルMCの転送用MISFETQtのゲート電極13、前記ワー
ド線13の夫々を同一層で、かつ前記駆動用MISFETQdのゲ
ート電極７の上層にそれに比べて厚い膜厚で構成する。
この構成により、前記構成（Ｂ−１）の効果の他に、前
記ワード線13の断面々積を増加し、このワード線13の抵
抗値を低減できるので、メモリセルMCの情報書込み動作
及び情報読出し動作を速め、SRAM1の動作速度の高速化
を図れる。 また、（Ｂ−３）前記構成（Ｂ−１）又は（Ｂ−２）
の駆動用MISFETQdのゲート電極７は多結晶珪素膜の単層
構造で構成し、前記転送用MISFETQtのゲート電極13は多
結晶珪素膜13A及びその上部に設けられた高融点金属珪
化膜13Bで形成された積層構造で構成される。この構成
により、前記ゲート電極13の積層構造は前記ゲート電極
７の多結晶珪素膜の単層構造に比べて比抵抗値が小さい
ので、よりSRAM1の動作速度の高速化を図れる。 また、（Ｂ−４）転送用MISFETQt及び駆動用MISFETQd
で構成されるメモリセルMCがワード線（WL）13、データ
線（DL:33）、基準電圧線（ソース線:Vss）13の夫々に
接続されたSRAM1において、前記メモリセルMCの転送用M
ISFETQtのゲート電極13、前記ワード線13、前記基準電
圧線13の夫々を同一導電層で、かつ前記駆動用MISFETQd
のゲート電極７と異なる層にそれに比べて比抵抗値が小
さい導電層（ポリサイド構造）で構成する。この構成に
より、前記ワード線13、基準電圧線13の夫々の比抵抗値
を低減できる（及び積層構造で膜厚を稼ぎその抵抗値を
低減できる）ので、メモリセルMCの情報書込み動作及び
情報読出し動作を速め、SRAM1の動作速度の高速化を図
れる。 また、（Ｂ−５）転送用MISFETQt及び駆動用MISFETQd
でメモリセルMCが構成されるSRAM1において、前記メモ
リセルMCの転送用MISFETQtをLDD構造で構成し、前記駆
動用MISFETQdを２重ドレイン（DDD）構造で構成する。
この構成により、前記メモリセルMCの駆動用MISFETQdの
駆動能力（単位コンダクタンスgm）を転送用MISFETQtの
駆動能力（単位gm）に比べて大きくし、メモリセルMCの
実効的なβレシオを大きくできるので、駆動用MISFETQd
の占有面積を縮小してメモリセルMCの占有面積を縮小で
き、SRAM1の集積度を向上できる。さらに、前記メモリ
セルMCの実効的なβレシオを大きくしたことにより、メ
モリセルMCの情報蓄積ノード領域に保持された情報の安
定性を向上できるので、メモリセルMCの誤動作を低減
し、SRAM1の動作上の信頼性を向上できる。 前記メモリセルMCに配置された容量素子Ｃは、第１
図、第２図、第12図及び第18図に示すように、主に第１
電極７、誘電体膜21、第１電極23の夫々を順次積層して
構成される。つまり、容量素子Ｃはスタックド（積層）
構造で構成される。メモリセルMCには主に２個の容量素
子Ｃが配置され、この２個の容量素子ＣはメモリセルMC
の情報蓄積ノード領域間に直列に接続され配置される。 前記第１電極７は駆動用MISFETQdのゲート電極（第１
層目のゲート材形成工程で形成された多結晶珪素膜）の
一部で構成される。つまり、メモリセルMCの一方の駆動
用MISFETQd1のゲート電極７は２個のうちの一方の容量
素子Ｃの第１電極７を構成する。他方の駆動用MISFETQd
2のゲート電極７は他方の容量素子Ｃの第１電極７を構
成する。 誘電体膜21は前記第１電極（ゲート電極）７上に構成
される、誘電体膜21は、第１電極７以外の領域にも構成
されるが、第１電極７上において、第１ワード線（WL
1）13、基準電圧線13の夫々で規定される領域、及び第
２ワード線（WL2）13、基準電圧線13の夫々で規定され
る領域が容量素子Ｃの実質的な誘電体膜として使用され
る。この誘電体膜21は例えば酸化珪素膜で形成される。 第２電極23は前記第１電極７上に誘電体膜21を介して
構成される。第２電極23は前記誘電体膜21とほぼ同様に
ワード線（WL）13、基準電圧線13の夫々で規定される領
域が容量素子Ｃの実質的な第２電極として使用される。
第２電極23は、第３層目のゲート材形成工程で形成さ
れ、例えば単層の多結晶珪素膜で形成される。多結晶珪
素膜には抵抗値を低減するｎ型不純物例えばＰ（又はA
s）が導入される。 つまり、前記容量素子Ｃは、駆動用MISFETQd1のゲー
ト電極７を第１電極７とし、駆動用MISFETQd1の領域に
配置された容量素子Ｃと、駆動用MISFETQd2のゲート電
極７を第１電極７とし、駆動用MISFETQd2の領域に配置
された容量素子Ｃとで構成される。この容量素子Ｃの第
２電極23は、後述するが、負荷用MISFETQpのゲート電極
23としても構成される。また、容量素子Ｃの第２電極23
は、負荷用MISFETQpのドレイン領域（実際にはｎ型チャ
ネル形成領域26N）と転送用MISFETQtの一方の半導体領
域、駆動用MISFETQdのドレイン領域、駆動用MISFETQdの
ゲート電極７の夫々とを接続する導電層（中間導電層）
23としても構成される。 前記駆動用MISFETQd1の領域に配置された一方の容量
素子Ｃの第２電極23は、駆動用MISFETQd1のドレイン領
域（11）、転送用MISFETQt1の一方の半導体領域（1
8）、駆動用MISFETQd2のゲート電極７の夫々に接続され
る。これらの接続は、容量素子Ｃの第２電極23を駆動用
MISFETQd1のゲート長方向（列方向）に引き出した、前
記第２電極23と同一層でかつ一体に構成された導電層23
で行われる。導電層23は、絶縁膜（誘電体膜21と同一
層）21、絶縁膜８、絶縁膜12の夫々を除去して形成され
た接続孔22を通して、前記ドレイン領域、一方の半導体
領域、ゲート電極７の夫々に接続される。同様に、前記
駆動用MISFETQd2の領域に配置された他方の容量素子Ｃ
の第２電極23は、駆動用MISFETQd2のドレイン領域（1
1）、転送用MISFETQt2の一方の半導体領域（18）、駆動
用MISFETQd1のゲート電極７の夫々に接続される。これ
らの接続は、容量素子Ｃの第２電極23を駆動用MISFETQd
2のゲート長方向に引き出した導電層23で行われる。導
電層23は接続孔22を通して前記ドレイン領域、一方の半
導体領域、ゲート電極７の夫々に接続される。 前記メモリセルアレイMAYにおいて、列方向に配列さ
れたメモリセルMCの容量素子Ｃは、第18図に示すよう
に、Y1-Y3軸又はY2-Y4軸に対して、第２電極23（及び導
電層23）の平面形状を線対称で構成する。また、行方向
に配列されたメモリセルMCの容量素子Ｃは、前述の駆動
用MISFETQd及び転送用MISFETQtの線対称の配列と異な
り、第２電極23の平面形状を非線対称で構成する。つま
り、列方向に配列されたメモリセルMCの容量素子Ｃの第
２電極23の配列に対して、行方向に隣接する次段の列方
向に配列されたメモリセルMCの容量素子Ｃは、前記前段
の第２電極23と同様に、第２電極23の平面形状を列方向
に線対称で構成すると共に、第２電極23の平面形状を前
記前段のメモリセルMCの配列に対して１個のメモリセル
MC分（１メモリセルピッチ）だけ列方向にずらして構成
される。メモリセルアレイMAYにおいて、前述のメモリ
セルMCの容量素子Ｃの第２電極23（及び導電層23）の配
列は、後述するが、主に第２電極23の上層に形成される
電源電圧線（Vcc:26P）及び負荷用MISFETQpの平面形状
が行方向に対して非線対称で構成されるので、これに律
則される。 前記メモリセルMCの２個の負荷用MISFETQp1、Qp2の夫
々は、第１図、第２図、第13図及び第19図に示すよう
に、駆動用MISFETQdの領域上に構成される。負荷用MISF
ETQp1は駆動用MISFETQd2の領域上に構成され、負荷用MI
SFETQp2は駆動用MISFETQd1上に構成される。負荷用MISF
ETQp1、Qp2の夫々は駆動用MISFETQd1、Qd2の夫々のゲー
ト長方向にゲート長方向をほぼ直交させ配置される。こ
の負荷用MISFETQp1、Qp2の夫々は、主にｎ型チャネル形
成領域26N、ゲート絶縁膜24、ゲート電極23、ソース領
域26P及びドレイン領域26Pで構成される。 前記ゲート電極23は前記容量素子Ｃの第２電極（第３
層目のゲート材形成工程で形成される多結晶珪素膜）23
で構成される。つまり、駆動用MISFETQd1の領域に配置
された一方の容量素子Ｃの第２電極23は駆動用MISFETQp
2のゲート電極23を構成する。駆動用MISFETQd2の領域に
配置された他方の容量素子Ｃの第２電極23は負荷用MISF
ETQp1のゲート電極23を構成する。 前記ゲート絶縁膜24は前記ゲート電極23上に構成され
る。ゲート絶縁膜24は例えば酸化珪素膜で構成される。 ｎ型チャネル形成領域26Nは前記ゲート電極23上にゲ
ート絶縁膜24を介して構成される。ｎ型チャネル形成領
域26Nはそのゲート長方向を駆動用MISFETQdのゲート幅
方向にほぼ一致させ配置される。ｎ型チャネル形成領域
26Nは、第４層目のゲート材形成工程で形成され、例え
ば多結晶珪素膜で構成される。多結晶珪素膜には負荷用
MISFETQpのしきい値電圧をエンハンスメント型に設定す
るｎ型不純物（例えばＰ）が導入される。負荷用MISFET
Qpは、動作時（ON動作時）、情報蓄積ノード領域に電源
電圧Vccを充分に供給できるので、情報の安定な保持が
できる。また、負荷用MISFETQpは、非動作時（OFF動作
時）、情報蓄積ノード領域への電源電圧Vccの供給をほ
ぼ確実に遮断できるので、スタンバイ電流量を低減し、
低消費電力化が図れる。この点、負荷用MISFETQpは負荷
用高抵抗素子に比べて異なる。 前記ソース領域26Pは前記ｎ型チャネル形成領域26Nの
一端側（ソース領域側）に一体に構成されかつ同一導電
層で形成されたｐ型導電層（26P）で構成される。つま
り、ソース領域（ｐ型導電層）26Pは第４層目のゲート
材形成工程で形成された多結晶珪素膜で形成され、この
多結晶珪素膜にはｐ型不純物（例えばBF2）が導入され
る。ソース領域26Pは、第２図、第13図及び第19図に符
号26pを付けて二点鎖線で囲まれた領域内において（一
部は電源電圧線26Pとして構成される）構成される。前
記ドレイン領域26Pは、ｎ型チャネル形成領域26Nの他端
側（ドレイン側）に一体に構成され、ソース領域26Pと
同様に、同一導電層で形成されたｐ型導電層（26P）で
構成される。ドレイン領域26Pは符号26pを付けて二点鎖
線で囲まれた領域内において構成される。つまり、後述
する製造プロセスにおいては、二点鎖線で囲まれた領域
26p内に、ソース領域及びドレイン領域26Pを形成するｐ
型不純物が導入され、それ以外の領域はｎ型チャネル形
成領域26Nとして構成される。 前記負荷用MISFETQp1のドレイン領域26Pは、転送用MI
SFETQt1の一方の半導体領域、駆動用MISFETQd1のドレイ
ン領域及び駆動用MISFETQd2のゲート電極７に接続され
る。同様に、負荷用MISFETQp2のドレイン領域26Pは、転
送用MISFETQt2の一方の半導体領域、駆動用MISFETQd2の
ドレイン領域及び駆動用MISFETQd1のゲート電極７に接
続される。これらの接続は前記導電層23を介して行われ
る。 また、負荷用MISFETQpのドレイン領域26Pはｎ型チャ
ネル形成領域26Nを介してゲート電極23から離隔され
る。換言すれば、負荷用MISFETQpはゲート電極23とドレ
イン領域26Pとが重なりを持たずに離隔される。つま
り、負荷用MISFETQpのドレイン領域26P側はオフセット
構造で構成される。このオフセット構造の負荷用MISFET
Qpはｎ型チャネル形成領域26N−ドレイン領域26P間のブ
レークダウン耐圧を向上できる。すなわち、このオフセ
ット構造は、ドレイン領域26Pとゲート電極23によって
チャージが誘起されるｎ型チャネル形成領域26Nとを離
隔することによって、ドレイン領域26Pとｎ型チャネル
形成領域26Nとのpn接合部のブレークダウン耐圧を向上
できる。本実施例の場合、負荷用MISFETQpは約0.6［μ
ｍ］又はそれ以上の寸法のオフセット寸法（離隔寸法）
で構成される。 前記導電層23は前述のように容量素子Ｃの第２電極23
を引き出して構成される（第３層目のゲート材形成工程
で形成された多結晶珪素膜）。導電層23は負荷用MISFET
Qpのゲート電極23と同一導電層で形成される。この導電
層23は層間絶縁膜24に形成された接続孔25を通して上層
の負荷用MISFETQpのｐ型ドレイン領域26Pに接続され
る。また、前述のように、導電層23は接続孔22を通して
転送用MISFETQtの一方の半導体領域、駆動用MISFETQdの
ドレイン領域及びゲート電極７に接続される。このよう
に構成される導電層23は、導電層23の膜厚、及び導電層
23の上側の接続孔25の位置と下側の接続孔22の位置との
間の寸法に相当する分、負荷用MISFETQpのドレイン領域
26Pの他端側、転送用MISFETQtの一方の半導体領域（1
8）及び駆動用MISFETQdのドレイン領域（11）の夫々の
間を離隔できる。導電層23はｎ型不純物が導入された多
結晶珪素膜で形成されるので、前記ｐ型ドレイン領域26
Pを形成するｐ型不純物の前記一方の半導体領域（1
8）、ドレイン領域（11）の夫々への拡散距離を導電層2
3で増加できる。つまり、導電層23は、転送用MISFETQ
t、駆動用MISFETQdの夫々のチャネル形成領域に、負荷
用MISFETQpのドレイン領域26Pのｐ型不純物が拡散され
ることを低減し、転送用MISFETQt、駆動用MISFETQdの夫
々のしきい値電圧の変動を防止できる。前記導電層23
は、負荷用MISFETQpのゲート電極23、容量素子Ｃの第２
電極23又はそれから引き出された導電層23と同一導電層
（同一製造工程）で形成されるので、構造上導電層数を
低減できる。また、導電層23は製造プロセスの製造工程
数を低減できる。 このように、（Ｂ−７）２個の駆動用MISFETQd及び２
個の負荷用MISFETQpでメモリセルMCが構成されるSRAM1
において、前記メモリセルMCの一方の駆動用MISFETQdの
上部に、この一方の駆動用MISFETQdのゲート電極７、一
方の負荷用MISFETQpのゲート電極23の夫々を対向させ、
一方の負荷用MISFETQpを設け、この一方の負荷用MISFET
Qpのドレイン領域26Pを、一方の又は他方の負荷用MISFE
TQpのゲート電極23と同一導電層で形成された導電層
（中間導電層）23を介在させ、他方の駆動用MISFETQdの
ドレイン領域（11）に接続する。この構成により、前記
メモリセルMCの一方の負荷用MISFETQpのドレイン領域26
Pと他方の駆動用MISFETQdのドレイン領域との間の距離
を前記導電層23で離隔し、前記一方の負荷用MISFETQpの
ドレイン領域26Pを形成するｐ型不純物の他方の駆動用M
ISFETQdのドレイン領域への拡散を防止できるので、前
記他方の駆動用MISFETQdへの前記ｐ型不純物の拡散に基
くしきい値電圧の変動の防止等、SRAM1の電気的特性を
向上できる。さらに、同様に、前記一方の負荷用MISFET
Qpのｐ型ドレイン領域26pは導電層（中間導電層）23を
介して他方の転送用MISFETQtの一方の半導体領域（18）
にも接続されるので、この転送用MISFETQtのしきい値電
圧の変動も防止できる。 また、（Ｂ−８）前記構成（Ｂ−７）のメモリセルMC
の負荷用MISFETQpのドレイン領域26Pをオフセット構造
で構成する。この構成により、前記負荷用MISFETQpのド
レイン領域26P−ｎ型チャネル形成領域26N間のブレーク
ダウン耐圧を向上し、負荷用MISFETQpの占有面積を縮小
できるので、メモリセルMCの占有面積を縮小し、SRAM1
の集積度を向上できる。 前記負荷用MISFETQpのソース領域（ｐ型導電層26P）
には電源電圧線（Vcc）26Pが接続される。電源電圧線26
Pは前記ソース領域であるｐ型導電層26Pと一体に構成さ
れかつ同一導電層で構成される。つまり、電源電圧線26
Pは第４層目のゲート材形成工程で形成された多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｐ型不純物（例えばBF2）が導入される。 前記電源電圧線26PはメモリセルMC内に２本配置され
る。この２本の電源電圧線26Pは、メモリセルアレイMAY
において、第19図に示すように、互いに離隔しかつ同一
列方向をほぼ平行に延在する。メモリセルMCに配置され
る一方の電源電圧線26Pは、負荷用MISFETQp2のソース領
域と一体に構成され、第１ワード線（WL1）13上をそれ
に沿って延在する。他方の電源電圧線26Pは、負荷用MIS
FETQp1のソース領域と一体に構成され、第２ワード線
（WL2）13上をそれに沿って延在する。 前記第13図及び第19図に示すように、メモリセルMCに
おいて、一方の電源電圧線26Pは列方向に延在すると共
に、転送用MISFETQt1の他方の半導体領域（18）と相補
性データ線DLの第１データ線（DL1:33）との接続部分
（後述する中間導電層23）を列方向に迂回する。つま
り、一方の電源電圧線26Pは、メモリセルMCの負荷用MIS
FETQp1と前記接続部分との間を通過せず、この接続部分
と行方向に隣接する（上側に配置された）他のメモリセ
ルMCの負荷用MISFETQp1との間を迂回する。また、一方
の電源電圧線26Pは前記行方向に隣接する（上側に配置
された）他のメモリセルMCの一方の電源電圧線26Pと兼
用される。他方の電源電圧線26Pは、同様に列方向に延
在すると共に、転送用MISFETQt2の他方の半導体領域（1
8）と相補性データ線DLの第２データ線（DL2:33）との
接続部分（後述する中間導電層23）を列方向に迂回す
る。他方の電源電圧線26PはメモリセルMCの負荷用MISFE
TQp2と前記接続部分との間を迂回し、この接続部分と行
方向に隣接する（下側に配置された）他のメモリセルMC
の負荷用MISFETQp2との間は通過しない。また、同様に
他方の電源電圧線26Pは前記行方向に隣接する（下側に
配置された）他のメモリセルMCの他方の電源電圧線26P
と兼用される。つまり、１個のメモリセルMCには２本の
電源電圧線26Pが配置されるが、この２本の電源電圧線2
6Pの夫々は列方向の上下に隣接する他のメモリセルMCの
夫々の電源電圧線26Pと兼用されるので、１個のメモリ
セルMCには実質的に１本の電源電圧線26Pが配置される
ことになる。 前記メモリセルMCに配置された２本の電源電圧線26P
は、第19図に示すように、前記メモリセルアレイMAYの
列方向において、Y1-Y3軸又はY2-Y4軸に対して、平面形
状を線対称で構成する。また、メモリセルMCに配置され
た２本の電源電圧線26は、メモリセルアレイMAYの行方
向において、前述の駆動用MISFETQd及び転送用MISFETQt
の線対称の配列と異なり、かつ容量素子Ｃの第２電極23
の配列と同様に、平面形状を非線対称で構成する。つま
り、列方向に配列されたメモリセルMCを延在する電源電
圧線26Pの平面形状に対して、行方向に隣接する次段の
列方向に配列されたメモリセルMCを延在する電源電圧線
26Pは、前記前段のメモリセルMCを延在する電源電圧線2
6Pと同様に、列方向に線対称で構成すると共に、前記前
段のメモリセルMCを延在する電源電圧線26Pに対して１
個のメモリセルMC分（１メモリセルピッチ）だけ列方向
にずらして構成される。メモリセルアレイMAYにおい
て、電源電圧線26Pの転送用MISFETQtの他方の半導体領
域と相補性データ線DLとの接続部分（中間導電層23）の
迂回は同一行方向である上側に行われる。つまり、電源
電圧線26Pは、第19図に示すように、前記接続部分をす
べて上側に迂回する。 このように、（Ａ−14）前記構成（Ａ−13）のメモリ
セルMCの転送用MISFETQt1の他方の半導体領域（18）に
相補性データ線DLの第１データ線（DL1:38）が接続さ
れ、転送用MISFETQt2の他方の半導体領域に相補性デー
タ線DLの第２データ線（DL2:33）が接続され、前記第１
ワード線（WL1）13に沿い、前記転送用MISFETQt1の他方
の半導体領域と第１データ線（DL1）との接続部（中間
導電層23）を迂回し、かつ前記転送用MISFETQt2の一方
の半導体領域（18）に負荷用MISFETQp2を介して接続さ
れる第１の電源電圧線（ソース線）26Pを延在させ、前
記第２ワード線（WL2）13に沿い、前記転送用MISFETQt2
の他方の半導体領域と第２データ線（DL2）との接続部
（中間導電層23）を前記第１の電源電圧線26Pと同一の
方向に迂回し、かつ前記転送用MISFETQt1の一方の半導
体領域に負荷用MISFETQp1を介して接続される第２の電
源電圧線（ソース線）26Pを延在させる。すなわち、
（Ａ−15）前記構成（Ａ−14）のメモリセルMCに配置さ
れた２本の電源電圧線26Pは、メモリセルアレイMAYにお
いて、列方向（Y1-Y3軸又はY2-Y4軸）に線対称で構成さ
れ、行方向（X1-X2軸又はXX3-X4軸）に非線対称で構成
される。この構成により、前記転送用MISFETQtの他方の
半導体領域と相補性データ線DLとの接続部（中間導電層
23）において、２本の電源電圧線26Pを一方向（上側）
のみに迂回させ、前記接続部と負荷用MISFETQp1との間
に一方の電源電圧線26P（又は前記接続部と負荷用MISFE
TQp2との間に他方の電源電圧線26）が配置されないの
で、前記一方の電源電圧線26Pが配置されない分、前記
メモリセルMCの前記接続部と負荷用MISFETQp1との間の
占有面積を縮小し、SRAM1の集積度を向上できる。な
お、この効果は、メモリセルMCの負荷用MISFETQpを負荷
用高抵抗素子に変えた場合においても同様に得ることが
できる。 前述のメモリセルMCに配置された容量素子Ｃのうち、
駆動用MISFETQd1上に配置された容量素子Ｃの第２電極2
3（及び導電層23）は、第13図に示すように、一方の電
源電圧線26Pを前記接続部分（中間導電層23）におい
て、上側の他のメモリセルMCに迂回させ、前記接続部分
と負荷用MISFETQp1との間の離隔寸法を縮小しているの
で、この縮小した寸法に相当する分、平面形状が縮小さ
れる。また、メモリセルMCの駆動用MISFETQd2上に配置
された容量素子Ｃの第２電極23（及び導電層23）は、他
方の電源電圧線26Pを前記接続部分（中間導電層23）に
おいて、このメモリセルMCに迂回させ、前記接続部分と
負荷用MISFETQp2との間に他方の電源電圧線26Pを通過さ
せたので、この他方の電源電圧線26Pの通過に相当する
分、平面形状が増大する。つまり、電源電圧線26Pは集
積度を向上する目的でメモリセルMC上を必ず延在するの
で、この電源電圧線26PがメモリセルMC上に迂回する側
である、駆動用MISFETQd2上に配置された容量素子Ｃの
第２電極23（及び導電層23）の平面形状を基準にした場
合、駆動用MISFETQd1上に配置された容量素子Ｃの第２
電極23（及び導電層23）の平面形状は縮小される。した
がって、メモリセルMCの容量素子Ｃの第２電極23（及び
導電層23）は、行方向（X1-X2軸又はX3-X4軸）に線対称
で配置した場合には、駆動用MISFETQd2上に配置される
第２電極23の平面形状ですべての第２電極23の平面形状
が律則され、メモリセルMCの占有面積が増大するが、前
述のように、電源電圧線26Pの配置に対応させて、行方
向に非線対称で配置することにより、駆動用MISFETQd1
上の第２電極23の平面形状の縮小に相当する分、メモリ
セルMCの占有面積を縮小できる。 このように、（Ａ−16）前記構成（Ａ−15）のメモリ
セルMCの負荷用MISFETQp1、Qp2の夫々のゲート電極23
（容量素子Ｃの第２電極23及び導電層23）の平面形状
は、前記列方向に線対称で構成され、前記行方向に非線
対称で構成される。この構成により、メモリセルMCの２
個の負荷用MISFETQpのうち、負荷用MISFETQp2のゲート
電極23（第２電極23及び導電層23）の平面形状を縮小で
きるので、この縮小に相当する分、メモリセルMCの占有
面積を縮小し、SRAM1の集積度を向上できる。 前記メモリセルMCの転送用MISFETQtの他方の半導体領
域（18）は、第１図、第２図、第14図及び第20図に示す
ように、相補性データ線（DL）33に接続される。メモリ
セルMCの一方の転送用MISFETQt1は相補性データ線33の
第１データ線（DL1）33に接続される。他方の転送用MIS
FETQt2は相補性データ線33の第２データ線（DL2）に接
続される。この転送用MISFETQtの他方の半導体領域、相
補性データ線33の夫々の接続は、下層側から上層側に向
って順次積層された中間導電層23、29、埋込型電極32の
夫々を介して行われる。 前記中間導電層23は、第１図、第２図、第12図及び第
18図に示すように、層間絶縁膜21上に構成される。この
中間導電層23の一部は、サイドウォールスペーサ16で規
定された領域内において、前記層間絶縁膜21に形成され
た接続孔22を通して転送用MISFETQtの他方の半導体領域
（18）に接続される。前記接続孔22はサイドウォールス
ペーサ16で規定される領域よりも大きい（ゲート電極13
側に大きい）開口サイズで構成される。前記サイドウォ
ールスペーサ16は前述のように転送用MISFETQtのゲート
電極13の側壁にそれに対して自己整合で形成される。つ
まり、中間導電層23の一部はサイドウォールスペーサ16
に律則された位置にかつそれに対して自己整合で転送用
MISFETQtの他方の半導体領域に接続される。中間導電層
23の他部は、少なくとも、この中間導電層23と上層の中
間導電層29との製造プロセスのマスク合せ余裕寸法に相
当する分、層間絶縁膜21上に引き出される。この中間導
電層23は、転送用MISFETQtの他方の半導体領域、中間導
電層29の夫々に製造プロセスのマスク合せずれが生じる
場合でも、このマスク合せずれを吸収し、転送用MISFET
Qtの他方の半導体領域にそれに対して自己整合で中間導
電層29を見かけ上接続できる。 前記中間導電層23は前記負荷用MISFETQpのゲート電極
23、容量素子Ｃの第２電極23、導電層23の夫々と同一導
電層で構成される。つまり、第３層目のゲート材形成工
程で形成される多結晶珪素膜で形成され、この多結晶珪
素膜には抵抗値を低減するｎ型不純物が導入される。 前記中間導電層29は、第１図、第２図、第14図及び第
20図に示すように、層間絶縁膜27上に構成される。中間
導電層29の一端側は層間絶縁膜27に形成された接続孔28
を通して前記中間導電層23に接続される。この中間導電
層23は前述のように転送用MISFETQtの他方の半導体領域
に接続される。中間導電層29の他端側は、列方向に引き
出され、層間絶縁膜30に形成された接続孔31内に埋込ま
れた埋込型電極32に接続される。この埋込型電極32は相
補性データ線33に接続される。 前記転送用MISFETQt1の他方の半導体領域に一端側が
接続される中間導電層29は、転送用MISFETQt2の他方の
半導体領域上を行方向に延在する相補性データ線33のう
ちの第１データ線（DL1）33下まで列方向に引き出さ
れ、この引き出された領域において第１データ線33に接
続される。同様に、転送用MISFETQt2の他方の半導体領
域に一端側が接続される中間導電層29は、転送用MISFET
Qt1の他方の半導体領域上を行方向に延在する相補性デ
ータ線33のうちの第２データ線（DL2）33下まで列方向
に引き出され、この引き出された領域において第２デー
タ線33に接続される。つまり、中間導電層29は、メモリ
セルMCの転送用MISFETQt1、Qt2の夫々とそれと列方向に
おいて反転位置に延在する第１データ線33、第２データ
線33の夫々とを接続する交差配線構造を構成する。 中間導電層29は、その形成方法については後述する
が、製造プロセスの第１層目の金属材形成工程で形成さ
れた高融点金属膜例えばＷ膜で形成される。このＷ膜は
前述の多結晶珪素膜、高融点金属珪化膜の夫々に比べて
比抵抗値が小さい。 この中間導電層29の下地となる層間絶縁膜27は酸化珪
素膜27A、BPSG膜27Bの夫々を順次積層した複合膜で構成
される。層間絶縁膜27の上層のBPSG膜27Bは、グラスフ
ローが施され、表面に平坦化処理が施される。 前記埋込型電極32は、層間絶縁膜30に形成された接続
孔31内において、中間導電層29上に選択的に構成され
る。この埋込型電極32は、接続孔31で発生する急峻な段
差形状を吸収し、上層の相補性データ線33の断線不良を
防止できる。 層間絶縁膜30は、第１図に示すように、堆積型の酸化
珪素膜30A、塗布型の酸化珪素膜30B、堆積型の酸化珪素
膜30Cの夫々を順次積層した３層の積層構造で構成され
る。下層の酸化珪素膜30A、上層の酸化珪素膜30Cの夫々
は、後述するが、テトラエソキシシラン（TEOS:Tetra E
thoxy Silane）ガスをソースガスとするプラズマCVD法
で堆積される。下層の酸化珪素膜30Aは、下地の段差形
状に沿って均一な膜厚で堆積され、特に下地の段差形状
の凹部分において、この凹部分の上側でのオーバーハン
グ形状が発生しずらい。つまり、下層の酸化珪素膜30A
は前記オーバーハング形状に基く巣の発生を低減でき
る。中間層の酸化珪素膜30Bは、スピンオングラス（Spi
n On Glass）法で塗布され、ベーク処理が施された後、
全面エッチング（エッチバック）される。この中間層の
酸化珪素膜30Bは、下層の酸化珪素膜30Aの表面の段差形
状部分に集中的に形成され（残存し）、層間絶縁膜30の
表面の平坦化を図れる。中間層の酸化珪素膜30Bは、基
本的に前述の中間導電層29と相補性データ線33とを接続
する接続孔31の領域を除く、下層の酸化珪素膜30Aの表
面上の段差部分に形成される。つまり、中間層の酸化珪
素膜30Bが含有する水分に基く、相補性データ線（アル
ミニウム合金）33の腐食が防止できる。上層の酸化珪素
膜30Cは、中間層である酸化珪素膜30Bの表面を被覆し、
この酸化珪素膜30Bの膜質の劣化を防止できる。 前記相補性データ線（DL）33は、第１図に示すよう
に、層間絶縁膜30上に構成される。この相補性データ線
33は前記接続孔31内に埋込まれた埋込用電極32に接続さ
れる。相補性データ線33は製造プロセスの第２層目の金
属材形成工程で形成される。相補性データ線33はバリア
性金属膜33A、アルミニウム合金膜33Bの夫々を順次積層
した２層の積層構造で構成される。前記バリア性金属膜
33Aは、基本的に、転送用MISFETQtの他方の半導体領域
（18）や中間導電層23の珪素（Si）、アルミニウム合金
膜33Bのアルミニウム（Al）の夫々の相互拡散を防止
し、所謂アロイスパイクを防止する。また、バリア性金
属膜33Aは下層の埋込用電極32との接続性が良好の金属
材で構成する。バリア性金属膜33Aは例えばTiW膜で形成
する。前記アルミニウム合金膜33Bは多結晶珪素膜、高
金融点金属膜、高融点金属珪化膜の夫々に比べて比抵抗
値が小さい。アルミニウム合金膜33BはCu及びSiを添加
したアルミニウムで構成される。Cuは基本的にエレクト
ロマイグレーション耐圧を向上できる作用をする。Siは
基本的にアロイスパイクを防止できる作用を有する。ま
た、相補性データ線33は、アルミニウム合金膜33Bをア
ルミニウム膜で、或は下層のバリア性金属膜33Aを廃止
して単層のアルミニウム合金膜で構成してもよい。 前記相補性データ線33は、第２図及び第20図に示すよ
うに、メモリセルMC上を行方向に延在する。相補性デー
タ線33のうちの一方の第１データ線（DL1）33はメモリ
セルMCの駆動用MISFETQd1、転送用MISFETQt2及び負荷用
MISFETQp2上を行方向に延在する。他方の第２データ線
（DL2）33はメモリセルMCの駆動用MISFETQd2、転送用MI
SFETQt1及び負荷用MISFETQp1上を行方向に延在する。つ
まり、相補性データ線33の一方データ線33、第２データ
線33の夫々は互いに離隔しかつほぼ平行に行方向に延在
する。 同第２図及び第20図に示すように、メモリセルアレイ
MCにおいて、列方向に配列されたメモリセルMCの相補性
データ線33の平面形状はY1-Y3軸又はY2-Y4軸に対して線
対称で配置される。行方向に配列されたメモリセルMCの
相補性データ線33の平面形状はX1-X2軸又はX3-X4軸に対
して線対称で配置される。 このように、（Ｂ−10）メモリセルMCの転送用MISFET
Qtの上部にこの転送用MISFETQtの他方の半導体領域（1
8）に接続される相補性データ線（DL）33が延在されるS
RAM1において、前記メモリセルMCの一方の転送用MISFET
Qt1の他方の半導体領域（18）に、中間導電層29を介在
させ、他方の転送用MISFETQt2の上部を延在する相補性
データ線33の一方の第１データ線（DL1）33を接続する
と共に、前記他方の転送用MISFETQt2の他方の半導体領
域に、中間導電層29を介在させ、一方の転送用MISFETQt
1の上部を延在する相補性データ線33の他方の第２デー
タ線（DL2）33を接続する。この構成により、前記メモ
リセルMCの転送用MISFETQtの配列と相補性データ線33の
配列とを反転させ、この反転させた距離に相当する分、
前記中間導電層29で引き回し、転送用MISFETQtの他方の
半導体領域と相補性データ線33との接続距離を長くした
ので、前記転送用MISFETQtの他方の半導体領域の珪素と
相補性データ線33の金属（アルミニウム合金膜33BのA
l）との相互拡散を防止し、アロイスパイクの防止等、S
RAM1の電気的信頼性を向上できる。 また、（Ｂ−11）前記構成（Ｂ−10）の相補性データ
線33はバリア性金属膜（例えばTiW）33Aとアルミニウム
合金膜33Bとの積層構造で構成され、前記中間導電層29
は高融点金属膜（Ｗ）で構成される。この構成により、
前記アルミニウム合金膜33Bは比抵抗値が他の高融点金
属膜や多結晶珪素膜に比べて小さく、相補性データ線33
の抵抗値を低減できるので、相補性データ線33での情報
の伝達速度を速め、SRAM1の動作速度の高速化を図れる
と共に、前記中間導電層29の高融点金属膜はバリア性を
有するので、前述のアロイスパイクをより防止できる。 前記メモリセルMC上には、第１図、第２図、第14図及
び第20図に示すように、メインワード線（MWL）29及び
サブワード線（SWL1）29が配置される。メインワード線
29、サブワード線29の夫々は、同一導電層（第１層目の
金属材形成工程で形成される高融点金属膜）で構成さ
れ、前記中間導電層29と同一導電層で構成される。つま
り、メインワード線29、サブワード線29の夫々はワード
線（WL）13と相補性データ線33との間の層に構成され
る。メインワード線29、サブワード線29の夫々は、メモ
リセルMCの転送用MISFETQt1に接続される中間導電層29
と転送用MISFETQt2に接続される中間導電層29との間に
配置される。メインワード線29、サブワード線29の夫々
は互いに離隔し、かつメモリセルアレイMAYをほぼ平行
に列方向に延在する。 前述の第３図、第４図及び第６図に示すように、メイ
ンワード線29は行方向に配列された４個（４［bit］）
のメモリセルMC毎に１本配置される。メインワード線29
は、４個のメモリブロックMBの合計16個のメモリセルア
レイMAY上を延在するので、抵抗値を低減する目的でサ
ブワード線29に比べて配線幅寸法を太く構成する。 サブワード線（SWL1）29は、前述の第４図及び第６図
に示すように、メモリブロックMBのワードデコーダ回路
WDECに近接する側に配置されたメモリセルアレイMAYに
おいて、行方向に配列された１個のメモリセルMC毎に１
本配置される。サブワード線29は、１個のメモリセルア
レイMAYを延在する程度の長さで、前記メインワード線2
9に比べて延在する長さが短いので、メインワード線29
に比べて配線幅寸法を細く構成する。 メインワード線29、サブワード線29の夫々は、メモリ
セルMCに接続される基準電圧線（Vss）13をワード線（W
L）13と同一導電層で構成し、この基準電圧線13を延在
させていた導電層を空領域としたので、この空領域（２
本の配線を配置できる程度の領域）を利用して配置され
る。つまり、メモリセルMCは、ワード線（WL）13及び基
準電圧線13の他に、列方向にデバイデッドワードライン
方式で使用するメインワード線29及びダブルワードライ
ン方式で使用するサブワード線29の２本のワード線を延
在できる。 このように、（Ａ−10）前記構成（Ａ−９）の第１ワ
ード線（WL1）13及び第２ワード線（WL2）13は同一導電
層で構成され、前記メインワード線（MWL）29、第１サ
ブワード線（SWL1）29及び第２サブワード線（SWL2）29
は前記第１ワード線13及び第２ワード線13と別層の同一
導電層で構成され、かつ第１ワード線13及び第２ワード
線13に比べて比抵抗値が小さい材料で構成される。この
構成により、前記メインワード線29、サブワード線29及
びワード線13の３種類のワード線を２層の導電層で構成
したので、導電層数を低減し、SRAM1の多層配線構造を
簡単化できると共に、動作速度を律則するメインワード
線29、サブワード線29の夫々の比抵抗値を低減し、夫々
の充放電速度を速めたので、SRAM1の動作速度の高速化
を図れる。 また、（Ａ−11）列方向の延在するワード線13及び基
準電圧線（Vss）13と前記列方向と交差する行方向に延
在する相補性データ線33との交差領域にメモリセルMCが
配置されるSRAM1において、前記基準電圧線13を前記ワ
ード線（WL）13と同一導電層で構成し、前記相補性デー
タ線33の第１データ線（DL1）33及び第２データ線（DL
2）33を前記ワード線13及び基準電圧線13と別層の同一
導電層で構成し、前記ワード線13及び基準電圧線13と前
記相補性データ線33との間の同一導電層に、前記ワード
線13及び基準電圧線13と同一列方向に延在する、デバイ
デッドワードライン方式の採用で使用されるメインワー
ド線（MWL）29及びダブルワードライン方式の採用で使
用されるサブワード線（SWL）29の２本のワード線を構
成する。この構成により、前記基準電圧線13をワード線
13と同一導電層で構成し、基準電圧線13を延在させてい
た導電層に少なくとも２本の配線を延在できる空領域が
できるので、この空領域にメインワード線29及びサブワ
ード線29の２本のワード線を延在させ、この２本のワー
ド線を延在させる占有面積に相当する分、SRAM1の集積
度を向上できる。言換えれば、メモリセルアレイMAY上
にその占有面積を増加せずに前記メインワード線29及び
サブワード線29を延在できるので、SRAM1にデバイデッ
ドワードライン方式及びダブルワードライン方式を同時
に採用できる。 前記メモリセルMCの相補性データ線33上を含む基板全
面（外部端子BPの領域は除く）には、第１図に示すよう
に、ファイナルパッシベーション膜（最終保護膜）34が
構成される。このファイナルパッシベーション膜34は、
その構造を詳細に示さないが、酸化珪素膜、窒化珪素
膜、樹脂膜の夫々を順次積層した３層の積層構造で構成
される。 ファイナルパッシベーション膜34の下層の酸化珪素膜
は、後述するが、テトラエソキシシランガスをソースガ
スとするCVD法で形成される。つまり、下層の酸化珪素
膜は上層の窒化珪素膜に巣が発生することを防止する。
中間層の窒化珪素膜はプラズマCVD法で形成される。こ
の中間層の窒化珪素膜は耐湿性を高める作用がある。上
層の樹脂膜は例えばポリイミド系樹脂で形成される。こ
の樹脂膜は、樹脂封止型半導体装置の樹脂封止部に微量
に含有される放射性元素から放出されるα線を遮蔽し、
SRAM1のα線ソフトエラー耐圧を向上できる。また、樹
脂膜は、前記樹脂封止部に含有されるフィラーでファイ
ナルパッシベーション膜34等の層間膜にクラックが発生
することを防止する。 前記SRAM1の周辺回路は第21図（要部断面図）に示す
ようにCMOSで構成される。 このCMOSのうちのｎチャネルMISFETQnは、素子分離絶
縁膜４及びｐ型チャネルストッパ領域５で周囲を規定さ
れた領域内において、ｐ-型ウエル領域２の活性領域の
主面に構成される。つまり、ｎチャネルMISFETQnは、主
に、ｐ-型ウエル領域２、ゲート絶縁膜12、ゲート電極1
3、ソース領域及びドレイン領域で構成される。ゲート
電極13は前記メモリセルMCの転送用MISFETQtのゲート電
極13と同一導電層で構成される。ソース領域、ドレイン
領域の夫々は低い不純物濃度のｎ型半導体領域17及び高
い不純物濃度のｎ+型半導体領域18で構成される。つま
り、周辺回路のｎチャネルMISFETQnは、メモリセルMCの
転送用MISFETQtと同様に、LDD構造で構成される。 LDD構造を採用するｎチャネルMISFETQnは、前述のよ
うに、ホットキャリアの発生量を低減できるので、経時
的なしきい値電圧の変動を防止できる。また、このｎチ
ャネルMISFETQnは、駆動用MISFETQdのゲート電極７等多
結晶珪素膜に比べて、比抵抗値が小さい積層構造の導電
層でゲート電極13を構成するので、動作速度の高速化を
図れる。 前記ｎチャネルMISFETQnのソース領域、ドレイン領域
の夫々であるｎ+型半導体領域18には配線29が接続され
る。配線29は前記メモリセルMCに配置された中間導電層
29、メインワード線29及びサブワード線29と同一導電層
で構成される。この配線29は層間絶縁膜27,24,21等に形
成された接続孔28を通してｎ+型半導体領域18に接続さ
れる。また、配線29は、層間絶縁膜30に形成された接続
孔31内に埋込まれた埋込用電極32を介して、上層の配線
33に接続される。前記埋込用電極32はメモリセルMCに形
成された埋込用電極32と同一導電層で構成される。配線
33はメモリセルMCに配置された相補性データ線33と同一
導電層で構成される。 前記CMOSのうちのｐチャネルMISFETQpは、素子分離絶
縁膜４で周囲を規定された領域内において、ｎ-型ウエ
ル領域３の活性領域の主面に構成される。つまり、ｐチ
ャネルMISFETQpは、主に、ｎ-型ウエル領域３、ゲート
絶縁膜12、ゲート電極13、ソース領域及びドレイン領域
で構成される。ｎ-型ウエル領域３はチャネル形成領域
を構成する。ゲート電極13は、前記ｎチャネルMISFETQn
と同様に、前記転送用MISFETQtのゲート電極13と同一導
電層で構成される。ソース領域、ドレイン領域の夫々は
低い不純物濃度のｐ型半導体領域19及び高い不純物濃度
のｐ+型半導体領域20で構成される。低い不純物濃度の
ｐ型半導体領域19は、ｎチャネルMISFETQnと同様に、高
い不純物濃度のｐ+型半導体領域20とチャネル形成領域
との間に設けられる。つまり、ｐチャネルMISFETQpはLD
D構造で構成される。同様に、LDD構造を採用するｐチャ
ネルMISFETQpは経時的なしきい値電圧の変動を防止でき
る。また、ｐチャネルMISFETQpは、ゲート電極13の比抵
抗値が小さいので、動作速度の高速化を図れる。 ｐチャネルMISFETQpのソース領域、ドレイン領域の夫
々であるｐ+型半導体領域20には配線29が接続される。
また、配線29は埋込用電極32を介して上層の配線33に接
続される。 この周辺回路のCMOSの領域は前記メモリセルアレイMA
Yの領域と同様にファイナルパッシベーション膜34が構
成される。 このように、（Ｄ−３）ワード線（WL）13で制御され
る転送用MISFETQt及び駆動用MISFETQdでメモリセルMCが
構成され、このメモリセルMCの情報書込み動作、情報の
保持動作、情報読出し動作を制御する周辺回路をMISFET
（本実施例ではCMOS）で構成するSRAM1において、前記
転送用MISFETQtのゲート電極13及びそれに接続されるワ
ード線13を、前記駆動用MISFETQdのゲート電極７に比べ
て比抵抗値が小さい材料で構成し、前記周辺回路のMISF
ET（Qn,Qp）のゲート電極13を前記転送用MISFETQtのゲ
ート電極13と同一導電層で構成する。この構成により、
前記メモリセルMCの転送用MISFETQtのゲート電極13及び
ワード線13の抵抗値を低減し、メモリセルMCの情報書込
み動作及び情報読出し動作を速めることができるので、
SRAM1の動作速度の高速化が図れると共に、前記周辺回
路のMISFET（Qn,Qp）のゲート電極13の抵抗値を低減
し、このMISFETの動作速度を速めることができるので、
SRAM1の動作速度のより高速化を図れる。 前記第８図に示す、前記周辺回路の入力段回路IIと外
部端子BPとの間に配置された静電気破壊防止回路Ｉのク
ランク用MISFETQn1は、具体的な断面構造を図示しない
が、前記メモリセルMCの駆動用MISFETQdと同一構造で構
成される。つまり、クランプ用MISFETQn1は、ｐ-型ウエ
ル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域で構成される。ソース領域、ドレイン
領域の夫々は低い不純物濃度のｎ型半導体領域10及び高
い不純物濃度のｎ+型半導体領域11で構成される。すな
わち、クランプ用MISFETQn1は２重ドレイン構造で構成
される。 前述のように、SRAM1は、メモリセルMCにおいて、転
送用MISFETQtにLDD構造、駆動用MISFETQdに２重ドレイ
ン構造の２種類の構造のｎチャネルMISFETを採用する。
この２種類の構造のｎチャネルMISFETのうち、周辺回路
のｎチャネルMISFETQnは動作速度の高速化及びしきい値
電圧の変動の防止を図る目的でLDD構造を採用する。ま
た、静電気破壊防止回路Ｉのクランプ用MISFETQn1は、
静電気破壊耐圧を向上する目的で、前記２種類の構造の
ｎチャネルMISFETのうち、２重ドレイン構造を採用す
る。本実施例の場合、LDD構造を採用する例えば周辺回
路のｎチャネルMISFETQnの静電気破壊耐圧は約30［Ｖ］
で構成される。これに対して、静電気破壊防止回路Ｉの
２重ドレイン構造を採用するクランプ用MISFETQn1の静
電気破壊耐圧は約150［Ｖ］で構成される。 前記静電気破壊防止回路Ｉの保護抵抗素子Ｒは、図示
しないが、第２層目のゲート材形成工程で形成される導
電層13で構成される。この導電層13は前述のように多結
晶珪素膜13A及び高融点金属珪化膜13Bの積層構造で構成
され、他のゲート材に比べて膜厚を厚く形成できるの
で、保護抵抗素子Ｒの電流容量を増加できる。つまり、
保護抵抗素子Ｒは過大電流が流れた場合でも切断されに
くくなる。また、保護抵抗素子Ｒは、４層のゲート材
（7,13,23及び26）のうち、膜厚が厚い第３層目の導電
層23でも形成できる。また、保護抵抗素子Ｒは、前記４
層のゲート材のうち、いずれか２層又はそれ以上を積層
した積層構造で構成してもよい。また、保護抵抗素子Ｒ
は、クランプ用MISFETQn1、ｎチャネルMISFETQnのいず
れかのソース領域或はドレイン領域と同一構造の所謂拡
散層抵抗素子として構成してもよい。 前記第９図に示す、前記周辺回路の出力段回路IVと外
部端子BPとの間に配置された静電気破壊防止回路IIIの
クランプ用MISFETQn4、Qn5の夫々は、前記静電気破壊防
止回路Ｉと同様に、２重ドレイン構造で構成される。こ
の２重ドレイン構造を採用するクランプ用MISFETQn4、Q
n5の夫々は静電気破壊耐圧を向上できる。 前記静電気破壊防止回路IIIのバイポーラトランジス
タBiTは前述のようにnpn型で構成される。このバイポー
ラトランジスタBiTのｎ型エミッタ領域は、転送用MISFE
TQtのソース領域、ドレイン領域の夫々であるｎ+型半導
体領域18で構成される。また、ｎ型エミッタ領域は駆動
用MISFETQdのソース領域、ドレイン領域の夫々であるｎ
+型半導体領域11で構成される。ｐ型ベース領域はｐ-型
ウエル領域２で構成される。ｎ型コレクタ領域はｎ-型
半導体基板１で構成される。つまり、バイポーラトラン
ジスタBiTはｎチャネルMISFETQnと同一製造プロセスで
構成できる。 出力段回路IVの出力用ｎチャネルMISFETQn2、Qn3の夫
々は、静電気破壊防止回路Ｉ、IIIの夫々と同様に、２
重ドレイン構造で構成される。この２重ドレイン構造を
採用する出力用ｎチャネルMISFETQn2、Qn3の夫々は静電
気破壊耐圧を向上できる。同様に、出力段回路IVのｎチ
ャネルMISFETQn6は２重ドレイン構造で構成される。す
なわち、前記第８図に示す入力段側、第９図に示す出力
段側の夫々において、２重ドレイン構造を採用するMISF
ETQnは破線で囲んで示す。 このように、（Ｄ−１）前記外部端子BPとMISFET（Q
n,Qp）で形成される入出力段回路（II又はIV）との間に
クランプ用MISFETQn（Qn1、又はQn4及びQn5）で形成さ
れる静電気破壊防止回路（Ｉ又はIII）を配置し、メモ
リセルMCを駆動用MISFETQd及び転送用MISFETQtで構成す
るSRAM1において、前記メモリセルMCの転送用MISFETQt
をLDD構造で構成すると共に、前記駆動用MISFETQdを２
重ドレイン構造で構成し、前記静電気破壊防止回路（Ｉ
又はIII）のクランプ用MISFETQnの前期外部端子BPに直
接々続されるドレイン領域（或はソース領域）、又は出
力段回路IVの出力用ｎチャネルMISFETQn2のドレイン領
域（或はQn3のソース領域）を２重ドレイン構造で構成
する。この構成により、前記構成（Ｂ−５）と同様に、
前記メモリセルMCの駆動用MISFETQdの相互コンダクタン
スを転送用MISFETQtの相互コンダクタンスに比べて大き
くし、実効的なβレシオを大きくできるので、駆動用MI
SFETQdの占有面積を縮小してメモリセルMCの占有面積を
縮小でき、SRAM1の集積度を向上できると共に、前記LDD
構造に比べて、静電気破壊防止回路（Ｉ又はIII）のク
ランプ用MISFETQnのドレイン領域でのpn接合部での破壊
耐圧を高くできるので、静電気破壊防止回路（Ｉ又はII
I）の静電気破壊耐圧を向上し、又は出力段回路IVの出
力用ｎチャネルMISFETQn2のドレイン領域でのpn接合部
での破壊耐圧を高くできるので出力段回路IVの静電気破
壊耐圧を向上し、SRAM1の静電気破壊を防止できる。ま
た、前記メモリセルMCの実効的なβレシオを大きくし、
メモリセルMCの情報蓄積ノード領域に保持された情報の
安定性を向上できるので、メモリセルMCの誤動作を低減
し、SRAM1の動作上の信頼性を向上できる。 また、（Ｄ−４）前記構成（Ｄ−３）のメモリセルMC
の転送用MISFETQt、周辺回路のMISFET（Qn,Qp）の夫々
はLDD構造で構成し、前記メモリセルMCMCの駆動用MISFE
TQdは２重ドレイン構造で構成される。この構成によ
り、前記構成（Ｄ−１）の効果の他に、前記周辺回路の
LDD構造のMISFET（Qn,Qp）は２重ドレイン構造の駆動用
MISFETQdに比べてドレイン領域の近傍の電界強度を弱く
でき、ホットキャリアの発生量を低減できるので、前記
周辺回路のMISFETの経時的なしきい値電圧の変動を低減
し、SRAM1の電気的信頼性を向上できる。 前述の第１図、第２図、第13図及び第19図に示す電源
電圧線（Vcc）26Pは周辺回路の領域において図示しない
電源電圧配線33に接続される。電源電圧線26Pは、メモ
リセルMC上に配置され、メモリセルアレイMAYを列方向
に延在するので、前記第３図に示すＸデコーダ回路XDEC
の領域において、電源電圧配線33に接続される。この接
続構造を第22図（要部断面図）に示す。 前記メモリセルアレイMAYを列方向に延在する電源電
圧線26Pの端部、電源電圧配線33の夫々はｐ+型半導体領
域20及び電源用中間配線29を介して接続される。電源電
圧線26P、ｐ+型半導体領域20の一端部との接続は層間絶
縁膜21、24の夫々に形成された接続孔25を通して行われ
る。電源電圧線26Pが接続されたｐ+型半導体領域20の他
端部は、層間絶縁膜27等に形成された接続孔28を通して
電源用中間配線29に接続される。この電源用中間配線29
は、層間絶縁膜30に形成された接続孔31を通してさらに
上層の電源電圧配線33に接続される。つまり、電源電圧
線26Pは、一旦、下層のｐ+型半導体領域20に接続され、
この接続部分と別の領域にｐ+型半導体領域20で引き出
し、この引き出された領域のｐ+型半導体領域20に電源
用中間配線29を接続し、この電源用中間配線29を介して
電源電圧配線33に接続される。前記ｐ+型半導体領域20
は電源電圧線26P（ｐ型不純物を導入した多結晶珪素
膜）との接続でpn接合が構成されない導電型を有する。
このｐ+型半導体領域20は、周辺回路のｐチャネルMISFE
TQpのソース領域、ドレイン領域の夫々のｐ+型半導体領
域20と同一導電層で構成される。前記電源用中間配線29
は、前記メモリセルMCに配置された中間導電層29、メイ
ンワード線29、サブワード線29、周辺回路の配線29の夫
々と同一導電層で構成される。電源電圧配線33は、図示
しないが、外部端子BPから周辺回路の各回路やメモリブ
ロックLMBに電源電圧Vccを供給する主要電源幹線であ
る。この電源電圧配線33はメモリセルアレイMAYを延在
する相補性データ線33、周辺回路の配線33の夫々と同一
導電層で構成される。 前記電源電圧線26Pは、前述のように、メモリセルMC
の負荷用MISFETQpのｎ型チャネル形成領域26Nと同一導
電層で構成され、このｎチャネル形成領域26Nでのリー
ク電流量を低減するので、薄膜で構成される。つまり、
前記接続構造は、層間絶縁膜27に形成される接続孔28を
電源電圧線26Pの領域上に形成し、この接続孔28を通し
て電源用中間導電層29を電源電圧線26Pに直接々続する
場合において、前記接続孔28を形成するエッチング（ド
ライエッチング）の際、電源電圧線26Pが抜けることを
防止できる。電源電圧線26Pが抜けた場合、電源電圧線2
6Pと電源用中間導電層29との接続面積が極端に縮小して
抵抗値が増大するか、或は電源電圧線26Pと電源用中間
導電層29との接続不良が生じる。 次に、前述のSRAM1の具体的な製造方法について、第2
3図乃至第32図（各製造工程毎に示すメモリセルMCの要
部断面図）を用いて簡単に説明する。
まず、単結晶珪素からなるｎ-型半導体基板１を用意
する。 次に、前記ｎ-型半導体基板１の主面上に酸化珪素膜
を形成する。酸化珪素膜は、例えば熱酸化法で形成し、
約40〜50［nm］の膜厚で形成する。 次に、前記ｎ-型半導体基板１のｐ-型ウエル領域の形
成領域の主面上に前記酸化珪素膜を介して窒化珪素膜を
形成する。この窒化珪素膜は不純物導入マスク及び耐酸
化マスクとして使用される。窒化珪素膜は、例えばCVD
法で堆積し、約40〜60［nm］の膜厚で形成される。窒化
珪素膜はその堆積後にフォトリソグラフィ技術でパター
ンニングを施すことにより形成する。 次に、前記窒化珪素膜を不純物導入マスクとして使用
し、ｎ-型半導体基板１のｎ-型ウエル領域の形成領域の
主面部に、ｎ型不純物を導入する。ｎ型不純物としては
例えばＰを使用する。Ｐは、イオン打込み法を使用し、
120〜130［KeV］程度のエネルギで1013［atoms/cm2］程
度導入される。Ｐは前記酸化珪素膜を通してｎ-型半導
体基板１の主面部に導入される。 次に、前記ｎ-型半導体基板１のｎ-型ウエル領域の形
成領域の主面上に形成された酸化珪素膜を成長させる。
この酸化珪素膜の成長は前記窒化珪素膜を耐酸化マスク
として使用した熱酸化法で行う。酸化珪素膜は約130〜1
40［nm］の膜厚に成長させる。 次に、前記窒化珪素膜を除去する。そして、前記成長
させた酸化珪素膜を不純物導入マスクとして使用し、ｎ
-型半導体基板１のｐ-型ウエル領域の形成領域の主面部
にｐ型不純物を導入する。ｐ型不純物としては例えばBF
2を使用する。BF2は、イオン打込み法を使用し、60［Ke
V］程度のエネルギで1012〜1013［atoms/cm2］程度導入
される。BF2は前記酸化珪素膜を通してｎ-型半導体基板
１の主面部に導入される。 次に、前記ｎ-型半導体基板１の主面部に導入された
ｐ型不純物、ｎ型不純物の夫々に引き伸し拡散を施し、
前記ｐ型不純物でｐ-型ウエル領域２、ｎ型不純物でｎ-
型ウエル領域３の夫々を形成する。不純物の引き伸し拡
散は例えば1200［℃］の高温度で約100〜180［分］行
う。このｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々
を形成することにより、ツインウエル構造のｎ-型半導
体基板１が完成する。
する。 次に、前記ｎ-型半導体基板１の主面上に酸化珪素膜
を形成する。酸化珪素膜は、例えば熱酸化法で形成し、
約40〜50［nm］の膜厚で形成する。 次に、前記ｎ-型半導体基板１のｐ-型ウエル領域の形
成領域の主面上に前記酸化珪素膜を介して窒化珪素膜を
形成する。この窒化珪素膜は不純物導入マスク及び耐酸
化マスクとして使用される。窒化珪素膜は、例えばCVD
法で堆積し、約40〜60［nm］の膜厚で形成される。窒化
珪素膜はその堆積後にフォトリソグラフィ技術でパター
ンニングを施すことにより形成する。 次に、前記窒化珪素膜を不純物導入マスクとして使用
し、ｎ-型半導体基板１のｎ-型ウエル領域の形成領域の
主面部に、ｎ型不純物を導入する。ｎ型不純物としては
例えばＰを使用する。Ｐは、イオン打込み法を使用し、
120〜130［KeV］程度のエネルギで1013［atoms/cm2］程
度導入される。Ｐは前記酸化珪素膜を通してｎ-型半導
体基板１の主面部に導入される。 次に、前記ｎ-型半導体基板１のｎ-型ウエル領域の形
成領域の主面上に形成された酸化珪素膜を成長させる。
この酸化珪素膜の成長は前記窒化珪素膜を耐酸化マスク
として使用した熱酸化法で行う。酸化珪素膜は約130〜1
40［nm］の膜厚に成長させる。 次に、前記窒化珪素膜を除去する。そして、前記成長
させた酸化珪素膜を不純物導入マスクとして使用し、ｎ
-型半導体基板１のｐ-型ウエル領域の形成領域の主面部
にｐ型不純物を導入する。ｐ型不純物としては例えばBF
2を使用する。BF2は、イオン打込み法を使用し、60［Ke
V］程度のエネルギで1012〜1013［atoms/cm2］程度導入
される。BF2は前記酸化珪素膜を通してｎ-型半導体基板
１の主面部に導入される。 次に、前記ｎ-型半導体基板１の主面部に導入された
ｐ型不純物、ｎ型不純物の夫々に引き伸し拡散を施し、
前記ｐ型不純物でｐ-型ウエル領域２、ｎ型不純物でｎ-
型ウエル領域３の夫々を形成する。不純物の引き伸し拡
散は例えば1200［℃］の高温度で約100〜180［分］行
う。このｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々
を形成することにより、ツインウエル構造のｎ-型半導
体基板１が完成する。
次に、前記ｎ-型半導体基板１のｐ-型ウエル領域２の
主面上の酸化珪素膜、ｎ-型ウエル領域３の主面上の酸
化珪素膜の夫々を除去する。 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の主面上に新たに酸化珪素膜を形成する。酸化珪素
膜は、熱酸化法で形成し、例えば約10〜15［nm］の膜厚
で形成する。 次に、前記がｐ-型ウエル領域２、ｎ-型ウエル領域３
の夫々の活性領域の形成領域の主面上に、窒化珪素膜を
形成する。窒化珪素膜は不純物導入マスク及び耐酸化マ
スクとして使用される。窒化珪素膜は、例えばCVD法で
堆積し、約100〜150［nm］の膜厚で形成する。窒化珪素
膜はその堆積後にフォトリソグラフィ技術でパターニン
グを施すことにより形成される。このパターニング、つ
まり、窒化珪素膜をエッチングで除去する際、窒化珪素
膜が垂直形状にエッチングされ、この窒化珪素膜から露
出する非活性領域において、酸化珪素膜又はその一部が
除去されるので、この非活性領域に新たに酸化珪素膜を
形成する。この新たに形成された酸化珪素膜は、例えば
熱酸化法で形成し、約12〜14［nm］の膜厚で形成する。
この新たに形成された酸化珪素膜は、窒化珪素膜をパタ
ーニングした際のエッチングダメージの除去、不純物導
入の際の汚染防止等の目的で形成される。 メモリセルアレイMAYの形成領域において、前記窒化
珪素膜の平面形状は、前述の第15図に示す活性領域の平
面形状に相当するリング形状で構成される（塗りつぶし
た領域に相当する）。つまり、窒化珪素膜の平面形状
は、４個のメモリセルMCの一方の転送用MISFETQt及び駆
動用MISFETQdの合計８個のMISFETを直列接続した形状で
構成される。また、換言すれば、窒化珪素膜は、パター
ンの延在する方向に終端が存在せず、パターンが閉じる
リング形状で構成される。このリング形状の窒化珪素膜
はメモリセルアレイMAYにおいて千鳥り配列となる。 また、メモリセルアレイMAYの終端において、前記窒
化珪素膜の平面形状は、同第15図に示すように、半リン
グ形状で形成されかつ余裕寸法Ｌを有する。また、メモ
リセルアレイMAYの終端であって、メモリセルアレイMAY
の角部において、前記窒化珪素膜の平面形状は、リング
形状の４分の１の形状、つまりメモリセルMCの一方の転
送用MISFETQt及び駆動用MISFETQdの活性領域の平面形状
であるＬ字形状で形成される。この窒化珪素膜の４分の
１のリング形状は、パターンの延在する方向にいずれも
終端が存在するので、２つの余裕寸法Ｌが付加される。 次に、前記窒化珪素膜を不純物導入マスクとして使用
し、ｐ-型ウエル領域２の非活性領域（素子分離領域）
の形成領域にｐ型不純物を導入する。ｐ型不純物として
は例えばBF2を使用する。BF2は、イオン打込み法を使用
し、40［KeV］程度のエネルギで1012〜1013［atoms/c
m2］程度導入される。BF2は前記酸化珪素膜を通してｐ-
型半導体基板２の主面部に導入される。 次に、前記窒化珪素膜を耐酸化マスクとして使用し、
ｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々の非活性
領域の主面上の酸化珪素膜を成長させ、素子分離絶縁膜
４を形成する。素子分離絶縁膜４は、例えば熱酸化法
（選択熱酸化法）で形成された酸化珪素膜で形成され、
約400〜500［nm］の膜厚で形成される。 前述のように、メモリセルアレイMAYにおいて、素子
分離絶縁膜４を形成する際の耐酸化マスクとして使用さ
れる窒化珪素膜の平面形状はリング形状で形成される。
窒化珪素膜のリング形状の内枠側及び外枠側つまり活性
領域と非活性領域との境界領域は窒化珪素膜、ｐ-型ウ
エル領域２の夫々の間からｐ-型ウエル領域２の活性領
域側の主面に酸素の供給があるので、窒化珪素膜下の酸
化珪素膜が成長し、素子分離絶縁膜４の端部に所謂バー
ズビーク（横方向の酸化）が生じる。これに対して、窒
化珪素膜のリング形状のパターンが延在する方向は、パ
ターンに終端がなく、かつパターンが閉じているので、
酸素の供給がなく、素子分離絶縁膜４が形成されないと
共にバーズビークが発生しない。また、活性領域と非活
性領域との境界領域においても、窒化珪素膜のパターン
がリング形状であるので、パターンが終端をもつ場合に
比べてバーズビークの長さは短くなる。 また、メモリセルアレイMAYの終端において、素子分
離絶縁膜４を形成する際の耐酸化マスクとして使用され
る窒化珪素膜の平面形状は半リング形状で形成されかつ
余裕寸法Ｌを有する。この窒化珪素膜の半リング形状の
内枠側及び外枠側の境界領域は酸素の供給があるので、
窒化珪素膜下の酸化珪素膜が成長し、素子分離絶縁膜４
の端部にバーズビークが生じる。同様に、窒化珪素膜の
半リング形状のパターンが延在する方向の終端（メモリ
セルアレイMAYの最端部又は点線Ｅ部分）は、内枠側、
外枠側の夫々と同様に、酸素の供給があるので、素子分
離絶縁膜４が形成されると共にバーズビークが発生す
る。バーズビークが発生した場合、メモリセルアレイMA
Yの終端に位置するメモリセルMCの活性領域の平面形状
は、メモリセルアレイMAYの中央部に位置するメモリセ
ルMCの活性領域の平面形状に比べて、バーズビークの発
生量に相当する分縮小するが、余裕寸法Ｌが設けられて
いるので、結果的にほぼ同等になる。つまり、前記余裕
寸法Ｌは少なくともバーズビークの発生量と同一又はそ
れよりも大きい寸法に設定する。また、メモリセルアレ
イMAYの終端であって、メモリセルアレイMAYの角部に位
置するメモリセルMCの活性領域の平面形状は、前述のよ
うに余裕寸法Ｌが設けられているので、メモリセルアレ
イMAYの中央部に位置するメモリセルMCの活性領域の平
面形状と同等に形成される。 前記素子分離絶縁膜４を形成する熱処理工程により、
前記非活性領域に導入されたｐ型不純物に引き伸し拡散
が施され、ｐ型チャネルストッパ領域５が形成される。 このように、（Ｃ−26）ｐ-型ウエル領域（基板）２
の非活性領域に形成された素子分離絶縁膜４で周囲を規
定される活性領域内の主面に、転送用MISFETQt及び駆動
用MISFETQdでメモリセルMCが構成されるSRAM1におい
て、ｐ-型ウエル領域２の活性領域の形成領域の主面上
に、互いに離隔しかつ規則的に、平面形状がリング形状
で形成された耐酸化マスク（窒化珪素膜）を複数個配列
する工程と、この耐酸化マスクを使用し、前記ｐ-型ウ
エル領域２の非活性領域の主面上に選択酸化法で素子分
離絶縁膜４を形成する工程とを備える。この構成によ
り、前記平面形状がリング形状で形成された耐酸化マス
クは活性領域と非活性領域との境界領域がリング形状の
互いに対向する内枠側及び外枠側に存在し、この境界領
域には選択酸化法で素子分離絶縁膜４を形成する際にバ
ーズビークが発生するが、このバーズビークの長さは、
耐酸化マスクがリング形状で形成され、終端をもたない
ので、耐酸化マスクが終端をもつ場合に比べて短くな
る。また、リング形状の耐酸化マスクのパターンが延在
する方向は、パターンが閉じすなわちパターンに終端が
なく、前記境界領域が存在しないので、バーズビークの
発生に基く活性領域の占有面積の減少がない。このよう
に素子分離絶縁膜４がリング形状であるので、SRAM1の
製造プロセスにおいて、活性領域のパターンの寸法変換
量を低減できる。パターンの寸法変換量の低減は、微細
加工を可能にできるので、SRAM1の集積度を向上でき
る。 また、（Ｃ−27）前記構成（Ｃ−26）の耐酸化マスク
は、メモリセルアレイMAYにおいて、ｐ-型ウエル領域２
の活性領域の形成領域の主面上に、互いに離隔しかつ列
方向に同一ピッチで複数個列状に配列されると共に、こ
の配列の前記列方向と交差する行方向の次段の列に、互
いに離隔しかつ列方向に同一ピッチでしかも前記前段の
配列に対して２分の１ピッチずらして、複数個列状に配
列される。この構成により、前記耐酸化マスクの配列を
千鳥り配列とし、列方向、行方向の夫々において隣接す
る耐酸化マスク間の離隔寸法を均一化しかつ最小限にで
きるので、前記耐酸化マスクの配列密度を高められる。
つまり、耐酸化マスク間である素子分離絶縁膜４の占有
面積を縮小し、SRAM1の集積度を向上できる。 また、（Ｃ−28）前記構成（Ｃ−27）のメモリセルMC
は２個の転送用MISFETQt及び２個の駆動用MISFETQdで構
成され、前記耐酸化マスク（窒化珪素膜）のリング形状
は、列方向に隣接する２個のメモリセルMC及びこの２個
のメモリセルMCと行方向に隣接する２個のメモリセルM
C、合計４個のメモリセルMCにおいて、夫々、１個の転
送用MISFETQt及び１個の駆動用MISFETQd、合計４個の転
送用MISFETQt、４個の駆動用MISFETQdの夫々を直列に接
続した形状で形成される。この構成により、前記列方
向、行方向の夫々に隣接する合計４個のメモリセルMCの
うち、４個の転送用MISFETQt及び４個の駆動用MISFETQ
d、合計８個のMISFETの夫々の一方の半導体領域を他のM
ISFETの他方の半導体領域と一体に形成し、かつ兼用で
きる。この結果、前記兼用した半導体領域に相当する
分、メモリセルMCの占有面積を縮小し、SRAM1の集積度
を向上できる。 また、（Ｃ−29）前記構成（Ｃ−26）乃至（Ｃ−28）
の前記規則的に配列される耐酸化マスクのうち、メモリ
セルアレイMAYの終端に配列される耐酸化マスク（窒化
珪素膜）はレイアウトルールに基き形成された前記リン
グ形状の一部分で形成され（前記第15図に示す点線Ｅの
形状で形成され）、この終端に配列された耐酸化マスク
はリング形状のパターンの延在する方向の非活性領域と
の境界領域を少なくともバーズビークに相当する寸法よ
りも大きく形成する（余裕寸法Ｌを設ける）。この構成
により、前記メモリセルアレイMAYの終端に配列される
耐酸化マスクに予じめ余裕寸法Ｌを形成したので、SRAM
1の製造プロセスにおいて、メモリセルアレイMAYの中央
部分の活性領域とメモリセルアレイMAYの終端の活性領
域との間のパターンの寸法変換量差を低減できる。つま
り、メモリセルアレイMAY内において（中央部及び終端
部を含む）、メモリセルMCの電気的特性を均一化し、SR
AM1の電気的信頼性を向上できる。 前記素子分離絶縁膜４及びｐ型チャネルストッパ領域
５を形成した後に、耐酸化マスクとして使用した窒化珪
素膜を除去する。
主面上の酸化珪素膜、ｎ-型ウエル領域３の主面上の酸
化珪素膜の夫々を除去する。 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の主面上に新たに酸化珪素膜を形成する。酸化珪素
膜は、熱酸化法で形成し、例えば約10〜15［nm］の膜厚
で形成する。 次に、前記がｐ-型ウエル領域２、ｎ-型ウエル領域３
の夫々の活性領域の形成領域の主面上に、窒化珪素膜を
形成する。窒化珪素膜は不純物導入マスク及び耐酸化マ
スクとして使用される。窒化珪素膜は、例えばCVD法で
堆積し、約100〜150［nm］の膜厚で形成する。窒化珪素
膜はその堆積後にフォトリソグラフィ技術でパターニン
グを施すことにより形成される。このパターニング、つ
まり、窒化珪素膜をエッチングで除去する際、窒化珪素
膜が垂直形状にエッチングされ、この窒化珪素膜から露
出する非活性領域において、酸化珪素膜又はその一部が
除去されるので、この非活性領域に新たに酸化珪素膜を
形成する。この新たに形成された酸化珪素膜は、例えば
熱酸化法で形成し、約12〜14［nm］の膜厚で形成する。
この新たに形成された酸化珪素膜は、窒化珪素膜をパタ
ーニングした際のエッチングダメージの除去、不純物導
入の際の汚染防止等の目的で形成される。 メモリセルアレイMAYの形成領域において、前記窒化
珪素膜の平面形状は、前述の第15図に示す活性領域の平
面形状に相当するリング形状で構成される（塗りつぶし
た領域に相当する）。つまり、窒化珪素膜の平面形状
は、４個のメモリセルMCの一方の転送用MISFETQt及び駆
動用MISFETQdの合計８個のMISFETを直列接続した形状で
構成される。また、換言すれば、窒化珪素膜は、パター
ンの延在する方向に終端が存在せず、パターンが閉じる
リング形状で構成される。このリング形状の窒化珪素膜
はメモリセルアレイMAYにおいて千鳥り配列となる。 また、メモリセルアレイMAYの終端において、前記窒
化珪素膜の平面形状は、同第15図に示すように、半リン
グ形状で形成されかつ余裕寸法Ｌを有する。また、メモ
リセルアレイMAYの終端であって、メモリセルアレイMAY
の角部において、前記窒化珪素膜の平面形状は、リング
形状の４分の１の形状、つまりメモリセルMCの一方の転
送用MISFETQt及び駆動用MISFETQdの活性領域の平面形状
であるＬ字形状で形成される。この窒化珪素膜の４分の
１のリング形状は、パターンの延在する方向にいずれも
終端が存在するので、２つの余裕寸法Ｌが付加される。 次に、前記窒化珪素膜を不純物導入マスクとして使用
し、ｐ-型ウエル領域２の非活性領域（素子分離領域）
の形成領域にｐ型不純物を導入する。ｐ型不純物として
は例えばBF2を使用する。BF2は、イオン打込み法を使用
し、40［KeV］程度のエネルギで1012〜1013［atoms/c
m2］程度導入される。BF2は前記酸化珪素膜を通してｐ-
型半導体基板２の主面部に導入される。 次に、前記窒化珪素膜を耐酸化マスクとして使用し、
ｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々の非活性
領域の主面上の酸化珪素膜を成長させ、素子分離絶縁膜
４を形成する。素子分離絶縁膜４は、例えば熱酸化法
（選択熱酸化法）で形成された酸化珪素膜で形成され、
約400〜500［nm］の膜厚で形成される。 前述のように、メモリセルアレイMAYにおいて、素子
分離絶縁膜４を形成する際の耐酸化マスクとして使用さ
れる窒化珪素膜の平面形状はリング形状で形成される。
窒化珪素膜のリング形状の内枠側及び外枠側つまり活性
領域と非活性領域との境界領域は窒化珪素膜、ｐ-型ウ
エル領域２の夫々の間からｐ-型ウエル領域２の活性領
域側の主面に酸素の供給があるので、窒化珪素膜下の酸
化珪素膜が成長し、素子分離絶縁膜４の端部に所謂バー
ズビーク（横方向の酸化）が生じる。これに対して、窒
化珪素膜のリング形状のパターンが延在する方向は、パ
ターンに終端がなく、かつパターンが閉じているので、
酸素の供給がなく、素子分離絶縁膜４が形成されないと
共にバーズビークが発生しない。また、活性領域と非活
性領域との境界領域においても、窒化珪素膜のパターン
がリング形状であるので、パターンが終端をもつ場合に
比べてバーズビークの長さは短くなる。 また、メモリセルアレイMAYの終端において、素子分
離絶縁膜４を形成する際の耐酸化マスクとして使用され
る窒化珪素膜の平面形状は半リング形状で形成されかつ
余裕寸法Ｌを有する。この窒化珪素膜の半リング形状の
内枠側及び外枠側の境界領域は酸素の供給があるので、
窒化珪素膜下の酸化珪素膜が成長し、素子分離絶縁膜４
の端部にバーズビークが生じる。同様に、窒化珪素膜の
半リング形状のパターンが延在する方向の終端（メモリ
セルアレイMAYの最端部又は点線Ｅ部分）は、内枠側、
外枠側の夫々と同様に、酸素の供給があるので、素子分
離絶縁膜４が形成されると共にバーズビークが発生す
る。バーズビークが発生した場合、メモリセルアレイMA
Yの終端に位置するメモリセルMCの活性領域の平面形状
は、メモリセルアレイMAYの中央部に位置するメモリセ
ルMCの活性領域の平面形状に比べて、バーズビークの発
生量に相当する分縮小するが、余裕寸法Ｌが設けられて
いるので、結果的にほぼ同等になる。つまり、前記余裕
寸法Ｌは少なくともバーズビークの発生量と同一又はそ
れよりも大きい寸法に設定する。また、メモリセルアレ
イMAYの終端であって、メモリセルアレイMAYの角部に位
置するメモリセルMCの活性領域の平面形状は、前述のよ
うに余裕寸法Ｌが設けられているので、メモリセルアレ
イMAYの中央部に位置するメモリセルMCの活性領域の平
面形状と同等に形成される。 前記素子分離絶縁膜４を形成する熱処理工程により、
前記非活性領域に導入されたｐ型不純物に引き伸し拡散
が施され、ｐ型チャネルストッパ領域５が形成される。 このように、（Ｃ−26）ｐ-型ウエル領域（基板）２
の非活性領域に形成された素子分離絶縁膜４で周囲を規
定される活性領域内の主面に、転送用MISFETQt及び駆動
用MISFETQdでメモリセルMCが構成されるSRAM1におい
て、ｐ-型ウエル領域２の活性領域の形成領域の主面上
に、互いに離隔しかつ規則的に、平面形状がリング形状
で形成された耐酸化マスク（窒化珪素膜）を複数個配列
する工程と、この耐酸化マスクを使用し、前記ｐ-型ウ
エル領域２の非活性領域の主面上に選択酸化法で素子分
離絶縁膜４を形成する工程とを備える。この構成によ
り、前記平面形状がリング形状で形成された耐酸化マス
クは活性領域と非活性領域との境界領域がリング形状の
互いに対向する内枠側及び外枠側に存在し、この境界領
域には選択酸化法で素子分離絶縁膜４を形成する際にバ
ーズビークが発生するが、このバーズビークの長さは、
耐酸化マスクがリング形状で形成され、終端をもたない
ので、耐酸化マスクが終端をもつ場合に比べて短くな
る。また、リング形状の耐酸化マスクのパターンが延在
する方向は、パターンが閉じすなわちパターンに終端が
なく、前記境界領域が存在しないので、バーズビークの
発生に基く活性領域の占有面積の減少がない。このよう
に素子分離絶縁膜４がリング形状であるので、SRAM1の
製造プロセスにおいて、活性領域のパターンの寸法変換
量を低減できる。パターンの寸法変換量の低減は、微細
加工を可能にできるので、SRAM1の集積度を向上でき
る。 また、（Ｃ−27）前記構成（Ｃ−26）の耐酸化マスク
は、メモリセルアレイMAYにおいて、ｐ-型ウエル領域２
の活性領域の形成領域の主面上に、互いに離隔しかつ列
方向に同一ピッチで複数個列状に配列されると共に、こ
の配列の前記列方向と交差する行方向の次段の列に、互
いに離隔しかつ列方向に同一ピッチでしかも前記前段の
配列に対して２分の１ピッチずらして、複数個列状に配
列される。この構成により、前記耐酸化マスクの配列を
千鳥り配列とし、列方向、行方向の夫々において隣接す
る耐酸化マスク間の離隔寸法を均一化しかつ最小限にで
きるので、前記耐酸化マスクの配列密度を高められる。
つまり、耐酸化マスク間である素子分離絶縁膜４の占有
面積を縮小し、SRAM1の集積度を向上できる。 また、（Ｃ−28）前記構成（Ｃ−27）のメモリセルMC
は２個の転送用MISFETQt及び２個の駆動用MISFETQdで構
成され、前記耐酸化マスク（窒化珪素膜）のリング形状
は、列方向に隣接する２個のメモリセルMC及びこの２個
のメモリセルMCと行方向に隣接する２個のメモリセルM
C、合計４個のメモリセルMCにおいて、夫々、１個の転
送用MISFETQt及び１個の駆動用MISFETQd、合計４個の転
送用MISFETQt、４個の駆動用MISFETQdの夫々を直列に接
続した形状で形成される。この構成により、前記列方
向、行方向の夫々に隣接する合計４個のメモリセルMCの
うち、４個の転送用MISFETQt及び４個の駆動用MISFETQ
d、合計８個のMISFETの夫々の一方の半導体領域を他のM
ISFETの他方の半導体領域と一体に形成し、かつ兼用で
きる。この結果、前記兼用した半導体領域に相当する
分、メモリセルMCの占有面積を縮小し、SRAM1の集積度
を向上できる。 また、（Ｃ−29）前記構成（Ｃ−26）乃至（Ｃ−28）
の前記規則的に配列される耐酸化マスクのうち、メモリ
セルアレイMAYの終端に配列される耐酸化マスク（窒化
珪素膜）はレイアウトルールに基き形成された前記リン
グ形状の一部分で形成され（前記第15図に示す点線Ｅの
形状で形成され）、この終端に配列された耐酸化マスク
はリング形状のパターンの延在する方向の非活性領域と
の境界領域を少なくともバーズビークに相当する寸法よ
りも大きく形成する（余裕寸法Ｌを設ける）。この構成
により、前記メモリセルアレイMAYの終端に配列される
耐酸化マスクに予じめ余裕寸法Ｌを形成したので、SRAM
1の製造プロセスにおいて、メモリセルアレイMAYの中央
部分の活性領域とメモリセルアレイMAYの終端の活性領
域との間のパターンの寸法変換量差を低減できる。つま
り、メモリセルアレイMAY内において（中央部及び終端
部を含む）、メモリセルMCの電気的特性を均一化し、SR
AM1の電気的信頼性を向上できる。 前記素子分離絶縁膜４及びｐ型チャネルストッパ領域
５を形成した後に、耐酸化マスクとして使用した窒化珪
素膜を除去する。
【第１ゲート絶縁膜の形成工程】 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去する。この
酸化珪素膜を除去する工程により、ｐ-型ウエル領域
２、ｎ-型ウエル領域３の夫々の活性領域の主面上が露
出する。 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の活性領域の主面上に新たに酸化珪素膜を形成す
る。酸化珪素膜は主に不純物導入の際の汚染防止、及び
前記窒化珪素膜の除去の際に除去しきれない素子分離絶
縁膜４の端部の窒化珪素膜所謂ホワイトリボンの除去を
目的として形成する。酸化珪素膜は、例えば熱酸化法で
形成され、約18〜20［nm］の膜厚で形成する。 次に、ｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々
の活性領域の主面部に、しきい値電圧調整用不純物を導
入する。しきい値電圧調整用不純物としてはｐ型不純物
例えばBF2を使用する。このBF2は、イオン打込み法を使
用し、40〜50［KeV］程度のエネルギで約２×1012〜３
×1012［atoms/cm2］程度導入される。BF2は前記酸化珪
素膜を通してｐ-型半導体基板２、ｎ-型ウエル領域３の
夫々の主面部に導入される。 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去し、このｐ
-型ウエル領域２、ｎ-型ウエル領域３の夫々の活性領域
の主面を露出する。この後、第23図に示すように、この
ｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々の活性領
域の主面上にゲート絶縁膜６を形成する。ゲート絶縁膜
６は、熱酸化法で形成し、約13〜14［nm］の膜厚で形成
する。ゲート絶縁膜６は、メモリセルMCの駆動用MISFET
Qd及び静電気破壊防止回路Ｉ、III、出力段回路IVの夫
々のMISFETQnのゲート絶縁膜として使用される。
夫々の活性領域の主面上の酸化珪素膜を除去する。この
酸化珪素膜を除去する工程により、ｐ-型ウエル領域
２、ｎ-型ウエル領域３の夫々の活性領域の主面上が露
出する。 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の活性領域の主面上に新たに酸化珪素膜を形成す
る。酸化珪素膜は主に不純物導入の際の汚染防止、及び
前記窒化珪素膜の除去の際に除去しきれない素子分離絶
縁膜４の端部の窒化珪素膜所謂ホワイトリボンの除去を
目的として形成する。酸化珪素膜は、例えば熱酸化法で
形成され、約18〜20［nm］の膜厚で形成する。 次に、ｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々
の活性領域の主面部に、しきい値電圧調整用不純物を導
入する。しきい値電圧調整用不純物としてはｐ型不純物
例えばBF2を使用する。このBF2は、イオン打込み法を使
用し、40〜50［KeV］程度のエネルギで約２×1012〜３
×1012［atoms/cm2］程度導入される。BF2は前記酸化珪
素膜を通してｐ-型半導体基板２、ｎ-型ウエル領域３の
夫々の主面部に導入される。 次に、前記ｐ-型ウエル領域２、ｎ-型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去し、このｐ
-型ウエル領域２、ｎ-型ウエル領域３の夫々の活性領域
の主面を露出する。この後、第23図に示すように、この
ｐ-型ウエル領域２、ｎ-型ウエル領域３の夫々の活性領
域の主面上にゲート絶縁膜６を形成する。ゲート絶縁膜
６は、熱酸化法で形成し、約13〜14［nm］の膜厚で形成
する。ゲート絶縁膜６は、メモリセルMCの駆動用MISFET
Qd及び静電気破壊防止回路Ｉ、III、出力段回路IVの夫
々のMISFETQnのゲート絶縁膜として使用される。
【第１層目ゲート材の形成工程】 次に、前記ゲート絶縁膜６上を含む基板全面に多結晶
珪素膜７を堆積する。この多結晶珪素膜７は第１層目の
ゲート材形成工程により形成される。多結晶珪素膜７
は、CVD法で堆積し、この堆積中に抵抗値を低減する不
純物を導入した所謂ドープドポリシリコンで形成され
る。この多結晶珪素膜７はジシラン（Si2Ｈ6）及びフォ
スフィン（PH3）をソースガスとするCVD法で堆積され
る。例えば、本実施例の場合、CVD法は、Si2Ｈ6を約80
［sccm］、キャリアガスとして約１［％］の窒素ガスを
含むPH3を約90［sccm］とし、約500〜520［℃］の温度
及び0.8［torr］の圧力の条件下において行う。この条
件下において、多結晶珪素膜（ドープドポリシリコン）
７は下記の生成反応式〈１〉乃至〈３〉に基き生成され
る。 2Si2Ｈ6→2SiH4＋2SiH2＊ ……〈１〉 2PH3→2P＊＋3H2 ……〈２〉 2SiH2＊→2P＊→2Si（Ｐ）＋2H2 ……〈３〉 本実施例の場合、前記多結晶珪素膜７はｎ型不純物で
あるＰが導入され、Ｐは約1020〜1021［atoms/cm3］の
濃度に導入される。また、多結晶珪素膜７はMISFETのゲ
ート電極、容量素子Ｃの第１電極の夫々として使用する
場合において比較的薄い膜厚約100［nm］の膜厚で形成
される。 この多結晶珪素膜７は前述のように容量素子Ｃの第１
電極（７）として使用され、多結晶珪素膜７上には誘電
体膜（21）が形成されるが、この誘電体膜は多結晶珪素
膜７の形成方法により絶縁耐圧が変化する。第33図（生
成方法別の絶縁膜の絶縁耐圧を示す図）に、２種類の異
なる形成方法で堆積した多結晶珪素膜の夫々の上部に形
成された絶縁膜の絶縁耐圧の測定結果を示す。第33図
中、横軸は多結晶珪素膜上に形成される熱酸化珪素膜の
生成温度［℃］を示す。縦軸は絶縁膜（誘電体膜）の絶
縁耐圧［MV/cm］を示す。データ（Ａ）は前述のSi2Ｈ6
をソースガスとするCVD法で堆積された多結晶珪素膜
（ドープドポリシリコン）上に熱酸化法で形成された酸
化珪素膜の絶縁耐圧を示す。データ（Ｂ）は、CVD法で
堆積された多結晶珪素膜（ノンドープドポリシリコン）
にイオン打ち込み法でＰを導入し、この後、多結晶珪素
膜上に熱酸化法で形成された酸化珪素膜の絶縁耐圧を示
す。データ（Ｃ）はSi2Ｈ6をソースガスとするCVD法で
堆積された多結晶珪素膜（ドープドポリシリコン）上に
CVD法で堆積された酸化珪素膜の絶縁耐圧を示す。CVD法
で堆積された酸化珪素膜の堆積温度は約800［℃］であ
る。 前記第33図の測定結果に示すように、同一生成温度の
熱酸化法で酸化珪素膜を形成する場合、Si2Ｈ6をソース
ガスとするCVD法で堆積された多結晶珪素膜上の酸化珪
素膜（Ａ）は堆積後にＰを導入した多結晶珪素膜上の酸
化珪素膜（Ｂ）に比べて絶縁耐圧が高い。また、前記Si
2Ｈ6をソースガスとするとCVD法で堆積された多結晶珪
素膜の場合、熱酸化法で形成した酸化珪素膜（Ａ）に比
べて、CVD法で堆積した酸化珪素膜（Ｃ）の絶縁耐圧は
高い。 前述の酸化珪素膜の絶縁耐圧の変化は、第34図、第35
図（多結晶珪素膜の表面粗さを示す図）の夫々の測定結
果に示すように、多結晶珪素膜の表面状態に基くと推定
される。第34図はSi2Ｈ6をソースガスとするCVD法で堆
積された多結晶珪素膜の表面状態を示す。第35図は、CV
D法で堆積後、Ｐを導入した多結晶珪素膜の表面状態を
示す。第34図、第35図の夫々において、横軸は多結晶珪
素膜の表面上での距離［μｍ］を示し、縦軸は表面上で
の起伏（粗さ）［ＫÅ］を示す。 第34図及び第35図の測定結果に示すように、Si2Ｈ6を
ソースガスとするCVD法で堆積された多結晶珪素膜の表
面は、堆積後にＰを導入する多結晶珪素膜の表面に比べ
て平坦性が高い。すなわち、Si2Ｈ6をソースガスとする
CVD法で堆積された多結晶珪素膜は、第34図に示すよう
に、表面の起伏が小さく（凹凸が小く）、電界集中の発
生を低減できるので、この多結晶珪素膜上に形成される
熱酸化法で形成される酸化珪素膜の絶縁耐圧を向上でき
る。つまり、前述の容量素子Ｃは、Si2Ｈ6をソースガス
とするCVD法で堆積された多結晶珪素膜で第１電極
（７）を形成することにより、誘電体膜の絶縁耐圧を向
上できる。 また、前記熱酸化法で形成される酸化珪素膜は、下地
の多結晶珪素膜の表面に複数の結晶面が異なる結晶粒
（グレイン）が存在し、各々の結晶面での熱酸化珪素膜
の成長速度が異なるので、膜厚にばらつきが生じる。こ
の膜厚にばらつきが存在する酸化珪素膜は、容量素子Ｃ
の誘電体膜として使用した場合、膜厚の薄い部分におい
て第１電極（７）と第２電極（23）との間に電界集中が
発生するので、前記第33図に示すように、CVD法で堆積
した酸化珪素膜に比べて絶縁耐圧は低くなる。つまり、
同第33図に示すように、前記CVD法で堆積された酸化珪
素膜は、多結晶珪素膜上にその下地形状に沿って均一な
膜厚で形成できるので、容量素子Ｃの誘電体膜として使
用した場合、電界集中の発生が低減でき、絶縁耐圧を向
上できる。 また、多結晶珪素膜は、第36図（多結晶珪素膜の膜厚
とゲート絶縁膜の絶縁耐圧との関係を示す図）に示すよ
うに、形成方法及び堆積された膜厚により、絶縁膜の絶
縁耐圧を変化させる。第36図中、横軸は多結晶珪素膜の
膜厚［nm］を示し、縦軸は多結晶珪素膜の下地の絶縁膜
（酸化珪素膜：例えばゲート絶縁膜６に相当する）の絶
縁耐圧［MV/cm］を示す。データ（Ｄ）はSi2Ｈ6をソー
スガスとするCVD法で堆積された多結晶珪素膜の下地の
絶縁膜の絶縁耐圧を示す。データ（Ｅ）は堆積後にＰを
導入した多結晶珪素膜の下地の絶縁膜の絶縁耐圧を示
す。 第36図のデータ（Ｅ）に示すように、堆積後にＰを導
入した多結晶珪素膜の下地の絶縁膜は、多結晶珪素膜が
70［nm］を越える膜厚の場合には絶縁耐圧の劣化を生じ
ないが、70［nm］以下の膜厚になると絶縁耐圧が急激に
劣化する。これに対して、データ（Ｄ）に示すように、
Si2Ｈ6をソースガスとするCVD法で堆積された多結晶珪
素膜（ドープドポリシリコン）の下地の絶縁膜は、多結
晶珪素膜が70［nm］以下の膜厚になっても絶縁耐圧の劣
化をほとんど生じない。つまり、この多結晶珪素膜は下
地の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧が劣化
しないので70［nm］以下の薄い膜厚で形成できる。ま
た、多結晶珪素膜は、膜厚が結晶粒のサイズに近くにな
ると、表面の平坦性が結晶粒の形状で律則されかつ損な
われ（膜厚が均一化されない）、断線不良等が生じ易
く、導電層としては使用できないので、約10［nm］以上
の膜厚で形成する。 また、多結晶珪素膜への不純物導入方法として、CVD
法で堆積された多結晶珪素膜（ノンドープドポリシリコ
ン）の表面上にリンガラス膜を形成し、このリンガラス
膜に含有されるＰを熱拡散法により多結晶珪素膜に導入
する方法がある。この不純物導入法は前記リンガラス膜
の除去に沸酸を使用する。前述のSi2Ｈ6をソースガスと
するCVD法で堆積された多結晶珪素膜は、前記リンガラ
ス膜の除去の沸酸の使用を廃止し、しかもこれ以外の堆
積法で堆積された多結晶珪素膜に比べて膜質を緻密に形
成できるので、前記沸酸の膜中のしみ込みに基く、下地
の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧の劣化を
防止できる。 前記第１層目のゲート材形成工程で形成された多結晶
珪素膜７は、MISFETのゲート電極等として使用する場合
に動作速度を損なわない程度において、以上の理由に基
き、その上層又は下地の絶縁膜の絶縁耐圧を確保できる
ので、膜厚を約100［nm］程度に薄くし、上層の平坦化
を図れる。 前記第１層目のゲート材形成工程で形成された多結晶
珪素膜７を形成した後に、この多結晶珪素膜７に熱処理
を施す。この熱処理は、例えば窒素（Ｎ2）ガス中、700
〜950［℃］の温度で８〜12［分］程度行い、多結晶珪
素膜７に導入されたＰの活性化及び膜質の安定化を図
る。 次に、前記多結晶珪素膜７上を含む基板全面に絶縁膜
8Aを形成する。絶縁膜8Aは主に後述する転送用MISFETQt
のゲート絶縁膜（12）を形成する熱酸化工程での耐酸化
マスクとして使用される。この絶縁膜8Aは、CVD法で堆
積された窒化珪素膜で形成される。この窒化珪素膜は、
３［nm］に満たない膜厚の場合は耐酸化マスクとして使
用できないので、３［nm］以上の膜厚で形成される。ま
た、窒化珪素膜は、段差形状の成長を抑え、上層の平坦
化を図るために10［nm］以下の薄い膜厚で形成する。つ
まり、窒化珪素膜は、３〜10［nm］の膜厚で形成され、
本実施例では８［nm］の膜厚で形成する。 次に、前記絶縁膜8A上を含む基板全面に絶縁膜８を形
成する。絶縁膜８は下層の多結晶珪素膜７、上層の導電
層（13）の夫々を電気的に分離する。絶縁膜８は無機シ
ラン（SiH4又はSiH2Cl2）をソースガス、酸化窒素（Ｎ2
Ｏ）ガスをキャリアガスとするCVD法で堆積された酸化
珪素膜で形成する。酸化珪素膜は約800［℃］の温度で
堆積される。絶縁膜８は約120〜140［nm］の膜厚で形成
される。 次に、前記絶縁膜８、8A、多結晶珪素膜７の夫々を順
次パターニングし、第24図に示すように、多結晶珪素膜
７により、ゲート電極７を形成する。パターンニング
は、フォトリソグラフィ技術を使用し、例えばRIE等の
異方性エッチングで行う。ゲート電極７は駆動用MISFET
Qdのゲート電極として構成される。また、ゲート電極７
は静電気破壊防止回路Ｉのクランプ用MISFETQn1、静電
気破壊防止回路IIIのクランプ用MISFETQn4、Qn5、出力
段回路IVの出力用ｎチャネルMISFETQn2、Qn3、ｎチャネ
ルMISFETQn6の夫々のゲート電極として使用される。
珪素膜７を堆積する。この多結晶珪素膜７は第１層目の
ゲート材形成工程により形成される。多結晶珪素膜７
は、CVD法で堆積し、この堆積中に抵抗値を低減する不
純物を導入した所謂ドープドポリシリコンで形成され
る。この多結晶珪素膜７はジシラン（Si2Ｈ6）及びフォ
スフィン（PH3）をソースガスとするCVD法で堆積され
る。例えば、本実施例の場合、CVD法は、Si2Ｈ6を約80
［sccm］、キャリアガスとして約１［％］の窒素ガスを
含むPH3を約90［sccm］とし、約500〜520［℃］の温度
及び0.8［torr］の圧力の条件下において行う。この条
件下において、多結晶珪素膜（ドープドポリシリコン）
７は下記の生成反応式〈１〉乃至〈３〉に基き生成され
る。 2Si2Ｈ6→2SiH4＋2SiH2＊ ……〈１〉 2PH3→2P＊＋3H2 ……〈２〉 2SiH2＊→2P＊→2Si（Ｐ）＋2H2 ……〈３〉 本実施例の場合、前記多結晶珪素膜７はｎ型不純物で
あるＰが導入され、Ｐは約1020〜1021［atoms/cm3］の
濃度に導入される。また、多結晶珪素膜７はMISFETのゲ
ート電極、容量素子Ｃの第１電極の夫々として使用する
場合において比較的薄い膜厚約100［nm］の膜厚で形成
される。 この多結晶珪素膜７は前述のように容量素子Ｃの第１
電極（７）として使用され、多結晶珪素膜７上には誘電
体膜（21）が形成されるが、この誘電体膜は多結晶珪素
膜７の形成方法により絶縁耐圧が変化する。第33図（生
成方法別の絶縁膜の絶縁耐圧を示す図）に、２種類の異
なる形成方法で堆積した多結晶珪素膜の夫々の上部に形
成された絶縁膜の絶縁耐圧の測定結果を示す。第33図
中、横軸は多結晶珪素膜上に形成される熱酸化珪素膜の
生成温度［℃］を示す。縦軸は絶縁膜（誘電体膜）の絶
縁耐圧［MV/cm］を示す。データ（Ａ）は前述のSi2Ｈ6
をソースガスとするCVD法で堆積された多結晶珪素膜
（ドープドポリシリコン）上に熱酸化法で形成された酸
化珪素膜の絶縁耐圧を示す。データ（Ｂ）は、CVD法で
堆積された多結晶珪素膜（ノンドープドポリシリコン）
にイオン打ち込み法でＰを導入し、この後、多結晶珪素
膜上に熱酸化法で形成された酸化珪素膜の絶縁耐圧を示
す。データ（Ｃ）はSi2Ｈ6をソースガスとするCVD法で
堆積された多結晶珪素膜（ドープドポリシリコン）上に
CVD法で堆積された酸化珪素膜の絶縁耐圧を示す。CVD法
で堆積された酸化珪素膜の堆積温度は約800［℃］であ
る。 前記第33図の測定結果に示すように、同一生成温度の
熱酸化法で酸化珪素膜を形成する場合、Si2Ｈ6をソース
ガスとするCVD法で堆積された多結晶珪素膜上の酸化珪
素膜（Ａ）は堆積後にＰを導入した多結晶珪素膜上の酸
化珪素膜（Ｂ）に比べて絶縁耐圧が高い。また、前記Si
2Ｈ6をソースガスとするとCVD法で堆積された多結晶珪
素膜の場合、熱酸化法で形成した酸化珪素膜（Ａ）に比
べて、CVD法で堆積した酸化珪素膜（Ｃ）の絶縁耐圧は
高い。 前述の酸化珪素膜の絶縁耐圧の変化は、第34図、第35
図（多結晶珪素膜の表面粗さを示す図）の夫々の測定結
果に示すように、多結晶珪素膜の表面状態に基くと推定
される。第34図はSi2Ｈ6をソースガスとするCVD法で堆
積された多結晶珪素膜の表面状態を示す。第35図は、CV
D法で堆積後、Ｐを導入した多結晶珪素膜の表面状態を
示す。第34図、第35図の夫々において、横軸は多結晶珪
素膜の表面上での距離［μｍ］を示し、縦軸は表面上で
の起伏（粗さ）［ＫÅ］を示す。 第34図及び第35図の測定結果に示すように、Si2Ｈ6を
ソースガスとするCVD法で堆積された多結晶珪素膜の表
面は、堆積後にＰを導入する多結晶珪素膜の表面に比べ
て平坦性が高い。すなわち、Si2Ｈ6をソースガスとする
CVD法で堆積された多結晶珪素膜は、第34図に示すよう
に、表面の起伏が小さく（凹凸が小く）、電界集中の発
生を低減できるので、この多結晶珪素膜上に形成される
熱酸化法で形成される酸化珪素膜の絶縁耐圧を向上でき
る。つまり、前述の容量素子Ｃは、Si2Ｈ6をソースガス
とするCVD法で堆積された多結晶珪素膜で第１電極
（７）を形成することにより、誘電体膜の絶縁耐圧を向
上できる。 また、前記熱酸化法で形成される酸化珪素膜は、下地
の多結晶珪素膜の表面に複数の結晶面が異なる結晶粒
（グレイン）が存在し、各々の結晶面での熱酸化珪素膜
の成長速度が異なるので、膜厚にばらつきが生じる。こ
の膜厚にばらつきが存在する酸化珪素膜は、容量素子Ｃ
の誘電体膜として使用した場合、膜厚の薄い部分におい
て第１電極（７）と第２電極（23）との間に電界集中が
発生するので、前記第33図に示すように、CVD法で堆積
した酸化珪素膜に比べて絶縁耐圧は低くなる。つまり、
同第33図に示すように、前記CVD法で堆積された酸化珪
素膜は、多結晶珪素膜上にその下地形状に沿って均一な
膜厚で形成できるので、容量素子Ｃの誘電体膜として使
用した場合、電界集中の発生が低減でき、絶縁耐圧を向
上できる。 また、多結晶珪素膜は、第36図（多結晶珪素膜の膜厚
とゲート絶縁膜の絶縁耐圧との関係を示す図）に示すよ
うに、形成方法及び堆積された膜厚により、絶縁膜の絶
縁耐圧を変化させる。第36図中、横軸は多結晶珪素膜の
膜厚［nm］を示し、縦軸は多結晶珪素膜の下地の絶縁膜
（酸化珪素膜：例えばゲート絶縁膜６に相当する）の絶
縁耐圧［MV/cm］を示す。データ（Ｄ）はSi2Ｈ6をソー
スガスとするCVD法で堆積された多結晶珪素膜の下地の
絶縁膜の絶縁耐圧を示す。データ（Ｅ）は堆積後にＰを
導入した多結晶珪素膜の下地の絶縁膜の絶縁耐圧を示
す。 第36図のデータ（Ｅ）に示すように、堆積後にＰを導
入した多結晶珪素膜の下地の絶縁膜は、多結晶珪素膜が
70［nm］を越える膜厚の場合には絶縁耐圧の劣化を生じ
ないが、70［nm］以下の膜厚になると絶縁耐圧が急激に
劣化する。これに対して、データ（Ｄ）に示すように、
Si2Ｈ6をソースガスとするCVD法で堆積された多結晶珪
素膜（ドープドポリシリコン）の下地の絶縁膜は、多結
晶珪素膜が70［nm］以下の膜厚になっても絶縁耐圧の劣
化をほとんど生じない。つまり、この多結晶珪素膜は下
地の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧が劣化
しないので70［nm］以下の薄い膜厚で形成できる。ま
た、多結晶珪素膜は、膜厚が結晶粒のサイズに近くにな
ると、表面の平坦性が結晶粒の形状で律則されかつ損な
われ（膜厚が均一化されない）、断線不良等が生じ易
く、導電層としては使用できないので、約10［nm］以上
の膜厚で形成する。 また、多結晶珪素膜への不純物導入方法として、CVD
法で堆積された多結晶珪素膜（ノンドープドポリシリコ
ン）の表面上にリンガラス膜を形成し、このリンガラス
膜に含有されるＰを熱拡散法により多結晶珪素膜に導入
する方法がある。この不純物導入法は前記リンガラス膜
の除去に沸酸を使用する。前述のSi2Ｈ6をソースガスと
するCVD法で堆積された多結晶珪素膜は、前記リンガラ
ス膜の除去の沸酸の使用を廃止し、しかもこれ以外の堆
積法で堆積された多結晶珪素膜に比べて膜質を緻密に形
成できるので、前記沸酸の膜中のしみ込みに基く、下地
の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧の劣化を
防止できる。 前記第１層目のゲート材形成工程で形成された多結晶
珪素膜７は、MISFETのゲート電極等として使用する場合
に動作速度を損なわない程度において、以上の理由に基
き、その上層又は下地の絶縁膜の絶縁耐圧を確保できる
ので、膜厚を約100［nm］程度に薄くし、上層の平坦化
を図れる。 前記第１層目のゲート材形成工程で形成された多結晶
珪素膜７を形成した後に、この多結晶珪素膜７に熱処理
を施す。この熱処理は、例えば窒素（Ｎ2）ガス中、700
〜950［℃］の温度で８〜12［分］程度行い、多結晶珪
素膜７に導入されたＰの活性化及び膜質の安定化を図
る。 次に、前記多結晶珪素膜７上を含む基板全面に絶縁膜
8Aを形成する。絶縁膜8Aは主に後述する転送用MISFETQt
のゲート絶縁膜（12）を形成する熱酸化工程での耐酸化
マスクとして使用される。この絶縁膜8Aは、CVD法で堆
積された窒化珪素膜で形成される。この窒化珪素膜は、
３［nm］に満たない膜厚の場合は耐酸化マスクとして使
用できないので、３［nm］以上の膜厚で形成される。ま
た、窒化珪素膜は、段差形状の成長を抑え、上層の平坦
化を図るために10［nm］以下の薄い膜厚で形成する。つ
まり、窒化珪素膜は、３〜10［nm］の膜厚で形成され、
本実施例では８［nm］の膜厚で形成する。 次に、前記絶縁膜8A上を含む基板全面に絶縁膜８を形
成する。絶縁膜８は下層の多結晶珪素膜７、上層の導電
層（13）の夫々を電気的に分離する。絶縁膜８は無機シ
ラン（SiH4又はSiH2Cl2）をソースガス、酸化窒素（Ｎ2
Ｏ）ガスをキャリアガスとするCVD法で堆積された酸化
珪素膜で形成する。酸化珪素膜は約800［℃］の温度で
堆積される。絶縁膜８は約120〜140［nm］の膜厚で形成
される。 次に、前記絶縁膜８、8A、多結晶珪素膜７の夫々を順
次パターニングし、第24図に示すように、多結晶珪素膜
７により、ゲート電極７を形成する。パターンニング
は、フォトリソグラフィ技術を使用し、例えばRIE等の
異方性エッチングで行う。ゲート電極７は駆動用MISFET
Qdのゲート電極として構成される。また、ゲート電極７
は静電気破壊防止回路Ｉのクランプ用MISFETQn1、静電
気破壊防止回路IIIのクランプ用MISFETQn4、Qn5、出力
段回路IVの出力用ｎチャネルMISFETQn2、Qn3、ｎチャネ
ルMISFETQn6の夫々のゲート電極として使用される。
【第１ソース領域及びドレイン領域の形成工程】 次に、前記ゲート電極７及び絶縁膜８の側壁にサイド
ウォールスペーサ９を形成する。サイドウォールスペー
サ９は、前記絶縁膜８上を含む基板全面に酸化珪素膜を
堆積し、この堆積した膜厚に相当する分、この酸化珪素
膜の全面をエッチングすることにより形成される。酸化
珪素膜は、前述と同様に、無機シランガスをソースガス
とするCVD法で堆積され、例えば140〜160［nm］の膜厚
で形成する。エッチングはRIE等の異方性エッチングを
使用する。 次に、前記サイドウォールスペーサ９を形成するエッ
チングの際に、ゲート電極７及びサイドウォールスペー
サ９が形成された以外の領域のｐ-型ウエル領域２、ｎ-
型ウエル領域３の夫々の活性領域の主面が露出するの
で、この露出した領域に酸化珪素膜（符号は付けない）
を形成する。この酸化珪素膜は主に不純物導入の際の汚
染防止、不純物導入に基く活性領域の主面のダメージの
防止等の目的で使用される。酸化珪素膜は、例えば熱酸
化法で形成され、約10［nm］の膜厚で形成する。 次に、メモリセルアレイMAYの転送用MISFETQt、周辺
回路のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々
（２重ドレイン構造の形成領域は除く）の形成領域にお
いて、不純物導入マスク40を形成する。メモリセルアレ
イMAYにおいて、不純物導入マスク40は、前記第10図に
符号DDDを付けて一点鎖線で囲まれた領域外に形成され
る。不純物導入マスク40は例えばフォトリソグラフィ技
術で形成されたフォトレジスト膜で形成する。 次に、前記不純物導入マスク40を使用し、メモリセル
アレイMAYの駆動用MISFETQdの形成領域において、ｐ-型
ウエル領域２の主面部に２種類のｎ型不純物を導入す
る。この２種類のｎ型不純物は、同一製造工程により静
電気破壊防止回路Ｉ、III、出力段回路IVの夫々の２重
ドレイン構造を採用するｎチャネルMISFETQnの形成領域
において、ｐ-型ウエル領域２の主面部にも導入され
る。前記ｎ型不純物のうちの一方はＰを使用し、他方は
Ｐに比べて拡散速度が遅いAsを使用する。Ｐは、イオン
打込み法を使用し、約30［KeV］程度のエネルギで約10
14［atoms/cm2］程度導入される。Asは、イオン打込み
み法を使用し、約40［KeV］程度のエネルギで約1014［a
toms/cm2］程度導入される。このＰ、Asの夫々の導入に
際しては、前記不純物導入マスク40と共に、ゲート電極
７の側壁に形成されたサイドウォールスペーサ９も不純
物導入マスクとして使用される。 前記P,Asの夫々の導入後、前記不純物導入マスク40は
除去される。 次に、前記２種類のｎ型不純物、P,Asの夫々に引き伸
し拡散を施し、第25図に示すように、Ｐで低い不純物濃
度のｎ型半導体領域10及びAsで高い不純物濃度のｎ+型
半導体領域11を形成する。このｎ型半導体領域10及びｎ
+型半導体領域11は、夫々のｎ型不純物の拡散速度が異
なるので、２重ドレイン構造を構成する。ｎ型半導体領
域10、ｎ+型半導体領域11の夫々は、サイドウォールス
ペーサ９を不純物導入マスクとして使用するので、駆動
用MISFETQdの形成領域において、チャネル形成領域側へ
の拡散量がサイドウォールスペーサ９で律則される。つ
まり、ｎ型半導体領域10、ｎ+型半導体領域11の夫々
は、ゲート電極７を不純物導入マスクとして使用した場
合に比べて、サイドウォールスペーサ９の膜厚に相当す
る分、チャネル形成領域側への拡散量を低減できる。こ
のチャネル形成領域側への拡散量の低減は、駆動用MISF
ETQdの実効的なゲート長寸法（チャネル長寸法）を確保
できるので、駆動用MISFETQdの短チャネル効果を防止で
きる。 前記ｎ型半導体領域10、ｎ+型半導体領域11の夫々を
形成する工程により、メモリセルアレイMAYにおいて、
メモリセルMCの２重ドレイン構造を採用する駆動用MISF
ETQdが完成する。また、同一製造工程により、静電気破
壊防止回路Ｉ、III、出力段回路IVの夫々の２重ドレイ
ン構造を採用するMISFETQn1〜Qn6が完成する。 このように、（Ｄ−２）外部端子BPとMISFET（INC、Q
n2、Qn3、Qn6、OUTC）で形成される入出力段回路（II,I
V）との間にMISFET（Qn1、Qn4、Qn5）で形成される静電
気破壊防止回路（I,III）を配置し、メモリセルMCを駆
動用MISFETQd及び転送用MISFETQtで構成するSRAM1にお
いて、前記メモリセルMCの駆動用MISFETQd、前記静電気
破壊防止回路（Ｉ、III）の前記外部端子BPに直接々続
されるドレイン領域（或はソース領域10及び11）を持つ
MISFET（Qn1、Qn4、Qn5）、又は入出力段回路（IV）の
前記外部端子BPに直接々続されるドレイン領域（或はソ
ース領域10及び11）を持つMISFET（Qn2、Qn3、Qn6）の
夫々を形成する工程と、前記メモリセルMCの転送用MISF
ETQdを形成する工程とを備える。この構成により、前記
メモリセルMCの２重ドレイン構造を採用する駆動用MISF
ETQdを形成する工程と同一製造工程で、前記静電気破壊
防止回路（Ｉ、III）のMISFET（Qn1、Qn4、Qn5）又は入
出力段回路（IV）のMISFET（Qn2、Qn3、Qn6）を形成で
きるので、この静電気破壊防止回路のMISFET又は入出力
段回路のMISFETを形成する工程に相当する分、SRAM1の
製造プロセスの製造工程数を低減できる。
ウォールスペーサ９を形成する。サイドウォールスペー
サ９は、前記絶縁膜８上を含む基板全面に酸化珪素膜を
堆積し、この堆積した膜厚に相当する分、この酸化珪素
膜の全面をエッチングすることにより形成される。酸化
珪素膜は、前述と同様に、無機シランガスをソースガス
とするCVD法で堆積され、例えば140〜160［nm］の膜厚
で形成する。エッチングはRIE等の異方性エッチングを
使用する。 次に、前記サイドウォールスペーサ９を形成するエッ
チングの際に、ゲート電極７及びサイドウォールスペー
サ９が形成された以外の領域のｐ-型ウエル領域２、ｎ-
型ウエル領域３の夫々の活性領域の主面が露出するの
で、この露出した領域に酸化珪素膜（符号は付けない）
を形成する。この酸化珪素膜は主に不純物導入の際の汚
染防止、不純物導入に基く活性領域の主面のダメージの
防止等の目的で使用される。酸化珪素膜は、例えば熱酸
化法で形成され、約10［nm］の膜厚で形成する。 次に、メモリセルアレイMAYの転送用MISFETQt、周辺
回路のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々
（２重ドレイン構造の形成領域は除く）の形成領域にお
いて、不純物導入マスク40を形成する。メモリセルアレ
イMAYにおいて、不純物導入マスク40は、前記第10図に
符号DDDを付けて一点鎖線で囲まれた領域外に形成され
る。不純物導入マスク40は例えばフォトリソグラフィ技
術で形成されたフォトレジスト膜で形成する。 次に、前記不純物導入マスク40を使用し、メモリセル
アレイMAYの駆動用MISFETQdの形成領域において、ｐ-型
ウエル領域２の主面部に２種類のｎ型不純物を導入す
る。この２種類のｎ型不純物は、同一製造工程により静
電気破壊防止回路Ｉ、III、出力段回路IVの夫々の２重
ドレイン構造を採用するｎチャネルMISFETQnの形成領域
において、ｐ-型ウエル領域２の主面部にも導入され
る。前記ｎ型不純物のうちの一方はＰを使用し、他方は
Ｐに比べて拡散速度が遅いAsを使用する。Ｐは、イオン
打込み法を使用し、約30［KeV］程度のエネルギで約10
14［atoms/cm2］程度導入される。Asは、イオン打込み
み法を使用し、約40［KeV］程度のエネルギで約1014［a
toms/cm2］程度導入される。このＰ、Asの夫々の導入に
際しては、前記不純物導入マスク40と共に、ゲート電極
７の側壁に形成されたサイドウォールスペーサ９も不純
物導入マスクとして使用される。 前記P,Asの夫々の導入後、前記不純物導入マスク40は
除去される。 次に、前記２種類のｎ型不純物、P,Asの夫々に引き伸
し拡散を施し、第25図に示すように、Ｐで低い不純物濃
度のｎ型半導体領域10及びAsで高い不純物濃度のｎ+型
半導体領域11を形成する。このｎ型半導体領域10及びｎ
+型半導体領域11は、夫々のｎ型不純物の拡散速度が異
なるので、２重ドレイン構造を構成する。ｎ型半導体領
域10、ｎ+型半導体領域11の夫々は、サイドウォールス
ペーサ９を不純物導入マスクとして使用するので、駆動
用MISFETQdの形成領域において、チャネル形成領域側へ
の拡散量がサイドウォールスペーサ９で律則される。つ
まり、ｎ型半導体領域10、ｎ+型半導体領域11の夫々
は、ゲート電極７を不純物導入マスクとして使用した場
合に比べて、サイドウォールスペーサ９の膜厚に相当す
る分、チャネル形成領域側への拡散量を低減できる。こ
のチャネル形成領域側への拡散量の低減は、駆動用MISF
ETQdの実効的なゲート長寸法（チャネル長寸法）を確保
できるので、駆動用MISFETQdの短チャネル効果を防止で
きる。 前記ｎ型半導体領域10、ｎ+型半導体領域11の夫々を
形成する工程により、メモリセルアレイMAYにおいて、
メモリセルMCの２重ドレイン構造を採用する駆動用MISF
ETQdが完成する。また、同一製造工程により、静電気破
壊防止回路Ｉ、III、出力段回路IVの夫々の２重ドレイ
ン構造を採用するMISFETQn1〜Qn6が完成する。 このように、（Ｄ−２）外部端子BPとMISFET（INC、Q
n2、Qn3、Qn6、OUTC）で形成される入出力段回路（II,I
V）との間にMISFET（Qn1、Qn4、Qn5）で形成される静電
気破壊防止回路（I,III）を配置し、メモリセルMCを駆
動用MISFETQd及び転送用MISFETQtで構成するSRAM1にお
いて、前記メモリセルMCの駆動用MISFETQd、前記静電気
破壊防止回路（Ｉ、III）の前記外部端子BPに直接々続
されるドレイン領域（或はソース領域10及び11）を持つ
MISFET（Qn1、Qn4、Qn5）、又は入出力段回路（IV）の
前記外部端子BPに直接々続されるドレイン領域（或はソ
ース領域10及び11）を持つMISFET（Qn2、Qn3、Qn6）の
夫々を形成する工程と、前記メモリセルMCの転送用MISF
ETQdを形成する工程とを備える。この構成により、前記
メモリセルMCの２重ドレイン構造を採用する駆動用MISF
ETQdを形成する工程と同一製造工程で、前記静電気破壊
防止回路（Ｉ、III）のMISFET（Qn1、Qn4、Qn5）又は入
出力段回路（IV）のMISFET（Qn2、Qn3、Qn6）を形成で
きるので、この静電気破壊防止回路のMISFET又は入出力
段回路のMISFETを形成する工程に相当する分、SRAM1の
製造プロセスの製造工程数を低減できる。
【第２ゲート絶縁膜の形成工程】 次に、メモリセルアレイMAYの転送用MISFETQt、周辺
回路のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々
の形成領域において、ｐ-型ウエル領域２、ｎ-型ウエル
領域３の夫々の活性領域の主面部にしきい値電圧調整用
不純物を導入する。しきい値電圧調整用不純物としては
ｐ型不純物例えばBF2を使用する。BF2は、イオン打込み
法を使用し、約40［KeV］程度のエネルギで約1012［ato
ms/cm2］程度導入される。BF2は活性領域の主面上に形
成された符号を付けない酸化珪素膜を通してｐ-型ウエ
ル領域２、ｎ-型ウエル領域３の夫々の主面部に導入さ
れる。 次に、前記メモリセルアレイMAYの転送用MISFETQt、
周辺回路のｎチャネルMISFETQn、ｐチャネルMISFETQpの
夫々の形成領域において、ｐ-型ウエル領域２、ｎ-型ウ
エル領域３の夫々の活性領域の主面上の酸化珪素膜を除
去し、その主面を露出する。 次に、この露出されたｐ-型ウエル領域２、ｎ-型ウエ
ル領域３の夫々の活性領域の主面上にゲート絶縁膜12を
形成する。ゲート絶縁膜12は、熱酸化法で形成し、約13
〜14［nm］の膜厚で形成する。ゲート絶縁膜12は、メモ
リセルMCの転送用MISFETQt、周辺回路のｎチャネルMISF
ETQn、ｐチャネルMISFETQpのゲート絶縁膜として使用さ
れる。 このゲート絶縁膜12を形成する熱酸化工程において
は、駆動用MISFETQdのゲート電極７（他のMISFETQn1〜Q
n6も同様）の上側の表面部分を前記絶縁膜8Aで被覆し、
この絶縁膜8Aを耐酸化マスクとして使用する。ゲート電
極７は、絶縁膜（酸化珪素膜）８及びサイドウォールス
ペーサ９で周囲を被覆しているが、熱酸化工程で酸素の
供給があるので、絶縁膜8Aを設けない場合には酸化され
る。この酸化は、ゲート電極７の上側の角部8B（第26図
に示す点線で囲まれた領域）に比べて、ゲート電極７の
上側の表面部分の酸化速度が速い（急激に酸化される）
ので、表面部分の珪素が角部8Bに比べて大きく食われ、
ゲート電極７の角部8Bがめくれ上がる。つまり、ゲート
電極７の上側の表面部分上には、角部8B上に比べて厚い
膜厚で、しかも不明確な膜厚の酸化珪素膜が成長する。
すなわち、前記ゲート電極７上に形成された絶縁膜（窒
化珪素膜）8Aはこのゲート電極７のめくれを低減でき
る。
回路のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々
の形成領域において、ｐ-型ウエル領域２、ｎ-型ウエル
領域３の夫々の活性領域の主面部にしきい値電圧調整用
不純物を導入する。しきい値電圧調整用不純物としては
ｐ型不純物例えばBF2を使用する。BF2は、イオン打込み
法を使用し、約40［KeV］程度のエネルギで約1012［ato
ms/cm2］程度導入される。BF2は活性領域の主面上に形
成された符号を付けない酸化珪素膜を通してｐ-型ウエ
ル領域２、ｎ-型ウエル領域３の夫々の主面部に導入さ
れる。 次に、前記メモリセルアレイMAYの転送用MISFETQt、
周辺回路のｎチャネルMISFETQn、ｐチャネルMISFETQpの
夫々の形成領域において、ｐ-型ウエル領域２、ｎ-型ウ
エル領域３の夫々の活性領域の主面上の酸化珪素膜を除
去し、その主面を露出する。 次に、この露出されたｐ-型ウエル領域２、ｎ-型ウエ
ル領域３の夫々の活性領域の主面上にゲート絶縁膜12を
形成する。ゲート絶縁膜12は、熱酸化法で形成し、約13
〜14［nm］の膜厚で形成する。ゲート絶縁膜12は、メモ
リセルMCの転送用MISFETQt、周辺回路のｎチャネルMISF
ETQn、ｐチャネルMISFETQpのゲート絶縁膜として使用さ
れる。 このゲート絶縁膜12を形成する熱酸化工程において
は、駆動用MISFETQdのゲート電極７（他のMISFETQn1〜Q
n6も同様）の上側の表面部分を前記絶縁膜8Aで被覆し、
この絶縁膜8Aを耐酸化マスクとして使用する。ゲート電
極７は、絶縁膜（酸化珪素膜）８及びサイドウォールス
ペーサ９で周囲を被覆しているが、熱酸化工程で酸素の
供給があるので、絶縁膜8Aを設けない場合には酸化され
る。この酸化は、ゲート電極７の上側の角部8B（第26図
に示す点線で囲まれた領域）に比べて、ゲート電極７の
上側の表面部分の酸化速度が速い（急激に酸化される）
ので、表面部分の珪素が角部8Bに比べて大きく食われ、
ゲート電極７の角部8Bがめくれ上がる。つまり、ゲート
電極７の上側の表面部分上には、角部8B上に比べて厚い
膜厚で、しかも不明確な膜厚の酸化珪素膜が成長する。
すなわち、前記ゲート電極７上に形成された絶縁膜（窒
化珪素膜）8Aはこのゲート電極７のめくれを低減でき
る。
【第２層目ゲート材の形成工程】 次に、前記ゲート絶縁膜12上を含む基板全面に多結晶
珪素膜13Aを堆積する。この多結晶珪素膜13Aは第２層目
のゲート材形成工程により形成される。多結晶珪素膜13
Aは、前記多結晶珪素膜７と同様に、Si2Ｈ6及びPH3をソ
ースガスとするCVD法で堆積される。本実施例の場合、
多結晶珪素膜13Aは約1020〜1021［atoms/cm3］の濃度に
Ｐを導入する。多結晶珪素膜13Aは、前述のように、下
地の絶縁膜つまりゲート絶縁膜12の絶縁耐圧を向上で
き、しかも第２層目のゲート材としては後述する高融点
金属珪化膜（13B）で実質的な比抵抗値を低減できるの
で、堆積後にＰを導入する多結晶珪素膜では不可能とさ
れる70［nm］以下の薄い膜厚で形成できる。すなわち、
多結晶珪素膜13Aは、結晶粒が膜厚の均一性に影響を及
ぼさない10［nm］以上の膜厚が必要となるので、10〜10
0［nm］の薄い膜厚で形成する。 次に、前記多結晶珪素膜13Aに熱処理を施す。この熱
処理は、例えば、窒素ガス中、700〜950［℃］の温度で
15〜25［分］程度行い、多結晶珪素膜13Aに導入された
Ｐの活性化及び膜質の安定化を図る。 次に、メモリセルアレイMAYのメモリセルMCの駆動用M
ISFETQdのソース領域（10及び11）上において、多結晶
珪素膜13A、その下層のゲート絶縁膜12の夫々を順次除
去し、接続孔14を形成する。接続孔14は、フォトリソグ
ラフィ技術で形成されたフォトレジスト膜（エッチング
マスク）を使用し、例えばRIE等の異方性エッチングを
施して形成する。この接続孔14は駆動用MISFETQdのソー
ス領域、基準電圧線（13）の夫々を接続する。清浄なゲ
ート絶縁膜12を形成した後に、直接、ゲート絶縁膜12上
に多結晶珪素膜13Aを形成し、この後に接続孔14を形成
するので、前記接続孔14を形成するフォトレジスト膜は
直接ゲート絶縁膜12に接触しない。つまり、この接続孔
14を形成する工程は、フォトレジスト膜の形成及び剥離
に基く、ゲート絶縁膜12の汚染を生じないので、ゲート
絶縁膜12の絶縁耐圧が劣化しない。 次に、前記多結晶珪素膜13上を含む基板全面に高融点
金属珪化膜13Bを形成する。この高融点金属珪化膜13Bは
第２層目のゲート材形成工程で形成される。高融点金属
珪化膜13Bの一部は、前記接続孔14を通して駆動用MISFE
TQdのソース領域に接続される。高融点金属珪化膜13Bは
CVD法又はスパッタ方で堆積したWD2で形成する。WSi2は
量産的には安定性の高いゲート材である。高融点金属珪
化膜13Bは、比抵抗値が形成13Aに比べて小さいので、又
上層の段差形状の成長を抑えるために、約80〜100［n
m］の比較的薄い膜厚で形成する。 次に、前記高融点金属珪化膜13B上を含む基板全面に
絶縁膜15を形成する。この絶縁膜15は前記ゲート電極７
上の絶縁膜８に比べて厚い膜厚、例えば200〜300［nm］
の膜厚で形成する。つまり、絶縁膜15は、後述する接続
孔（22）を形成する際に、ゲート電極７上の絶縁膜８が
エッチング除去されても、ゲート電極（13）上の絶縁膜
15が残存し、このゲート電極（13）、上層の導電層（2
3）の夫々の絶縁が行われる膜厚で形成される。絶縁膜1
5は、例えば有機シラン（Si（OC2Ｈ5）4）をソースガス
とする、高温度（例えば700〜850［℃］）、低圧力（例
えば1.0［torr］）のCVD法で堆積された酸化珪素膜で形
成する。 次に、前記絶縁膜15、高融点金属珪化膜13B、多結晶
珪素膜13Aの夫々に順次パターンニングを施し、第26図
に示すように、多結晶珪素膜13A及び高融点金属珪化膜1
3Bで構成された積層構造のゲート電極13を形成する。ゲ
ート電極13はメモリセルMCの転送用MISFETQt、周辺回路
のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々のゲ
ート電極として使用される。また、ゲート電極13を形成
する工程と同一製造工程で、ワード線（WL）13、基準電
圧線（Vss）13の夫々が形成される。前記パターンニン
グは、フォトリソグラフィ技術で形成されたエッチング
マスクを使用し、RIE等の異方性エッチングで行う。
珪素膜13Aを堆積する。この多結晶珪素膜13Aは第２層目
のゲート材形成工程により形成される。多結晶珪素膜13
Aは、前記多結晶珪素膜７と同様に、Si2Ｈ6及びPH3をソ
ースガスとするCVD法で堆積される。本実施例の場合、
多結晶珪素膜13Aは約1020〜1021［atoms/cm3］の濃度に
Ｐを導入する。多結晶珪素膜13Aは、前述のように、下
地の絶縁膜つまりゲート絶縁膜12の絶縁耐圧を向上で
き、しかも第２層目のゲート材としては後述する高融点
金属珪化膜（13B）で実質的な比抵抗値を低減できるの
で、堆積後にＰを導入する多結晶珪素膜では不可能とさ
れる70［nm］以下の薄い膜厚で形成できる。すなわち、
多結晶珪素膜13Aは、結晶粒が膜厚の均一性に影響を及
ぼさない10［nm］以上の膜厚が必要となるので、10〜10
0［nm］の薄い膜厚で形成する。 次に、前記多結晶珪素膜13Aに熱処理を施す。この熱
処理は、例えば、窒素ガス中、700〜950［℃］の温度で
15〜25［分］程度行い、多結晶珪素膜13Aに導入された
Ｐの活性化及び膜質の安定化を図る。 次に、メモリセルアレイMAYのメモリセルMCの駆動用M
ISFETQdのソース領域（10及び11）上において、多結晶
珪素膜13A、その下層のゲート絶縁膜12の夫々を順次除
去し、接続孔14を形成する。接続孔14は、フォトリソグ
ラフィ技術で形成されたフォトレジスト膜（エッチング
マスク）を使用し、例えばRIE等の異方性エッチングを
施して形成する。この接続孔14は駆動用MISFETQdのソー
ス領域、基準電圧線（13）の夫々を接続する。清浄なゲ
ート絶縁膜12を形成した後に、直接、ゲート絶縁膜12上
に多結晶珪素膜13Aを形成し、この後に接続孔14を形成
するので、前記接続孔14を形成するフォトレジスト膜は
直接ゲート絶縁膜12に接触しない。つまり、この接続孔
14を形成する工程は、フォトレジスト膜の形成及び剥離
に基く、ゲート絶縁膜12の汚染を生じないので、ゲート
絶縁膜12の絶縁耐圧が劣化しない。 次に、前記多結晶珪素膜13上を含む基板全面に高融点
金属珪化膜13Bを形成する。この高融点金属珪化膜13Bは
第２層目のゲート材形成工程で形成される。高融点金属
珪化膜13Bの一部は、前記接続孔14を通して駆動用MISFE
TQdのソース領域に接続される。高融点金属珪化膜13Bは
CVD法又はスパッタ方で堆積したWD2で形成する。WSi2は
量産的には安定性の高いゲート材である。高融点金属珪
化膜13Bは、比抵抗値が形成13Aに比べて小さいので、又
上層の段差形状の成長を抑えるために、約80〜100［n
m］の比較的薄い膜厚で形成する。 次に、前記高融点金属珪化膜13B上を含む基板全面に
絶縁膜15を形成する。この絶縁膜15は前記ゲート電極７
上の絶縁膜８に比べて厚い膜厚、例えば200〜300［nm］
の膜厚で形成する。つまり、絶縁膜15は、後述する接続
孔（22）を形成する際に、ゲート電極７上の絶縁膜８が
エッチング除去されても、ゲート電極（13）上の絶縁膜
15が残存し、このゲート電極（13）、上層の導電層（2
3）の夫々の絶縁が行われる膜厚で形成される。絶縁膜1
5は、例えば有機シラン（Si（OC2Ｈ5）4）をソースガス
とする、高温度（例えば700〜850［℃］）、低圧力（例
えば1.0［torr］）のCVD法で堆積された酸化珪素膜で形
成する。 次に、前記絶縁膜15、高融点金属珪化膜13B、多結晶
珪素膜13Aの夫々に順次パターンニングを施し、第26図
に示すように、多結晶珪素膜13A及び高融点金属珪化膜1
3Bで構成された積層構造のゲート電極13を形成する。ゲ
ート電極13はメモリセルMCの転送用MISFETQt、周辺回路
のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々のゲ
ート電極として使用される。また、ゲート電極13を形成
する工程と同一製造工程で、ワード線（WL）13、基準電
圧線（Vss）13の夫々が形成される。前記パターンニン
グは、フォトリソグラフィ技術で形成されたエッチング
マスクを使用し、RIE等の異方性エッチングで行う。
【第２ソース領域及びドレイン領域の形成工程】 次に、メモリセルアレイMAYのメモリセルMCの転送用M
ISFETQt、周辺回路のｎチャネルMISFETQnの夫々の形成
領域において、ｐ-型ウエル領域２の活性領域の主面部
に、ｎ型不純物を導入する。このｎ型不純物は、LDD構
造の低い不純物濃度のｎ型半導体領域（17）を形成する
目的で導入され、ドレイン領域近傍での電界強度を弱め
るために、不純物濃度勾配がAsに比べて緩いＰを使用す
る。Ｐは、イオン打込み法を使用し、約30［KeV］程度
のエネルギで約１×1013［atoms/cm2］程度導入され
る。Ｐは、ゲート電極13を不純物導入マスクとして使用
し、このゲート電極13に対して自己整合で導入される。 この後、熱処理を施し、前記Ｐに引き伸し拡散を施し
てｎ型半導体領域17を形成する（第27図参照）。熱処理
は、例えば、アルゴン（Ar）中、900〜1000［℃］の高
温度で約20［分］行う。この熱処理に基き、前記ｎ型半
導体領域17は、転送用MISFETQt、ｎチャネルMISFETQnの
夫々のチャネル形成領域側への拡散量が増加し、製造プ
ロセスの完了後に約0.5［μｍ］又はそれ以上の寸法で
ゲート電極13に重なり合う。ｎ型半導体領域17は、後述
する転送用MISFETQt、ｎチャネルMISFETQnの夫々の高い
不純物濃度のｎ+型半導体領域（18）に比べて熱処理が
多く施されるので、このｎ+型半導体領域（18）の拡散
量に比べて拡散量の比が大きくなる。 第37図（LDD部の長さとドレイン電流量との関係を示
す図）の測定結果に示すように、前記ｎ型半導体領域
（LDD部）17とゲート電極13との重なり合う量が増加す
るとドレイン電流量が増加する。第37図中、横軸はｎ型
半導体領域（LDD部）17のゲート長方向の長さLn［μ
ｍ］を示す。縦軸はドレイン電流量［mA］を示す。第37
図に示す測定に使用されたLDD構造を採用するｎチャネ
ルMISFETがゲート長L/ゲート幅Ｗの比が0.5［μｍ］/10
［μｍ］である。また、ゲート絶縁膜（酸化珪素膜）の
膜厚は10［nm］、ドレイン電圧Vd及びゲート電圧Vgはと
もに５［Ｖ］である。ｎ型半導体領域17は、１×10
13［atoms/cm2］の不純物濃度、５×1013［atoms/cm2］
の不純物濃度の夫々が使用される。また、ドレイン電流
量は、ｎ型半導体領域17とゲート電極13とが重なる場合
及び重ならない場合について測定されている。第37図の
測定結果に示すように、いずれの不純物濃度の場合にお
いても、ｎ型半導体領域17の長さLnが長くなると、ｎ型
半導体領域17のゲート長方向の寄生抵抗が増加し、ドレ
イン電流量は低減される。しかしながら、いずれの不純
物濃度の場合においても、ｎ型半導体領域17は、ゲート
電極13と重なり合うと、ゲート電極13からの電界効果に
より、寄生抵抗が低減されるので、ドレイン電流量が増
加する。特に、ｎ型半導体領域17の不純物濃度が１×10
13［atoms/cm2］の場合はドレイン電流量の増加が大き
い。 また、第38図（LDD部の長さと電界強度との関係を示
す図）の測定結果に示すように、ｎ型半導体領域（LDD
部）17とゲート電極17との重なり合う量が増加すると電
界強度が低減される。第38図中、横軸はｎ型半導体領域
17のゲート長方向の長さLn［μｍ］を示す。縦軸は電界
強度（×10［V/cm］）を示す。第38図に示す測定に使用
されたLDD構造を採用するｎチャネルMISFETは前記第37
図に示す測定に使用されたものと同様の条件で構成され
る。第38図の測定結果に示すように、ｎ型半導体領域17
の不純物濃度が５×1013［atoms/cm2］の場合、ｎ型半
導体領域17の長さLnが長くなると電界強度が低減される
が、ｎ型半導体領域17、ゲート電極13の夫々が重なり合
うと電界強度が逆に増加する。これに対して、ｎ型半導
体領域17の不純物濃度が１×1013［atoms/cm2］の場
合、ｎ型半導体領域17の長さLnが長くなると電界強度が
同様に低減され、しかもｎ型半導体領域17、ゲート電極
13の夫々が重なり合うと電界強度がさらに低減される。
この電界強度の低減効果はｎ型半導体領域17の長さLnが
約0.1［μｍ］以上になると発生する。本実施例におい
て、ｎ型半導体領域17の長さLnが若干変化しても電界強
度がほぼ一定な安定した領域約0.5［μｍ］又はそれ以
上の長さLnでｎ型半導体領域17を形成する。また、ｎ型
半導体領域17は短チャネル効果が顕著に現われない領域
までの範囲で長さLnを長くする。 前述の第37図及び第38図の測定結果に基き、前述のLD
D構造を採用する転送用MISFETQt、ｎチャネルMISFETQn
の夫々は、ゲート電極13とｎ型半導体領域17とを重ね合
せ、積極的に相互コンダクタンス（gm）を向上してドレ
イン電流量を増加する。また、LDD構造を採用する転送
用MISFETQt、ｎチャネルMISFETQnの夫々は、ｎ型半導体
領域17を約１×1013［atoms/cm2］の不純物濃度で形成
し、ｎ型半導体領域17の長さLnを長くすると共に、ｎ型
半導体領域17をゲート電極13と重ね合せ、電界強度を低
減する。この電界強度の低減は、ドレイン領域近傍での
ホットキャリアの発生量を低減できるので、LDD構造を
採用する転送用MISFETQt、ｎチャネルMISFETQnの夫々の
しきい値電圧の経時的に変動を低減できる。 次に、周辺回路のｐチャネルMISFETQpの形成領域にお
いて、ｎ-型ウエル領域３の活性領域の主面部に、ｐ型
不純物を導入する。このｐ型不純物はLDD構造の低い不
純物濃度のｎ型半導体領域（19）を形成する目的で導入
される。ｐ型不純物はBF2を使用する。BF2は、イオン打
込み法を使用し、約40［KeV］程度のエネルギで約1012
〜1013［atoms/cm2］程度導入される。BF2は、ゲート電
極13を不純物導入マスクとして使用し、このゲート電極
13に対して自己整合で導入される。このｐ型不純物の導
入により、ｐ型半導体領域19が形成される（第21図参
照）。ｐ型不純物はｎ型不純物に比べて拡散速度が速い
ので、ｐ型半導体領域19は、熱処理を施さなくても、ゲ
ート電極13と充分な重なり合いを形成できる。 次に、前述のゲート電極13、絶縁膜15の夫々の側壁に
サイドウォールスペーサ16を形成する。サイドウォール
スペーサ16は、絶縁膜15上を含む基板全面に酸化珪素膜
を堆積し、この堆積した膜厚に相当する分、この酸化珪
素膜の全面をエッチングすることにより形成される。酸
化珪素膜は、前述と同様に、無機シランガスをソースガ
スとするCVD法で堆積され、例えば200［nm］の膜厚で形
成する。エッチングはRIE等の異方性エッチングを使用
する。 次に、サイドウォールスペーサ16を形成するエッチン
グの際に、ゲート電極７及びサイドウォールスペーサ16
が形成された以外の領域のｐ-型ウエル領域２、ｎ-型ウ
エル領域３の夫々の活性領域の主面が露出するので、こ
の露出した領域に酸化珪素膜（符号は付ない）を形成す
る。この酸化珪素膜は、主に不純物導入の際の汚染防
止、不純物導入に基く活性領域の主面のダメージ防止等
の目的で使用される。酸化珪素膜は、例えば熱酸化法で
形成され、約10［nm］の膜厚で形成する。 次に、メモリセルアレイMAYのメモリセルMCの転送用M
ISFETQt1、周辺回路のｎチャネルMISFETQnの夫々の形成
領域において、ｐ-型ウエル領域２の活性領域の主面部
にｎ型不純物を導入する。ｎ型不純物は、pn接合深さを
浅くする目的で、Ｐに比べて拡散速度が遅いAsを使用す
る。Asは、イオン打込み法を使用し、約30〜50［KeV］
程度のエネルギで約1015〜1016［atoms/cm2］程度導入
される。このAsは、ゲート電極13及びサイドウォールス
ペーサ16を不純物導入マスクとして使用し、このゲート
電極13及びサイドウォールスペーサ16に対して自己整合
で導入される。 次に、周辺回路のｐチャネルMISFETQpの形成領域にお
いて、ｎ-型ウエル領域３の活性領域の主面部にｐ型不
純物を導入する。ｐ型不純物はBF2を使用する。BF2は、
イオン打込み法を使用し、約30［KeV］程度のエネルギ
で約1015〜1016［atoms/cm2］程度導入される。BF2は、
ゲート電極13及びサイドウォールスペーサ16を不純物導
入マスクとして使用し、このゲート電極13及びサイドウ
ォールスペーサ16に対して自己整合で導入される。 この後、熱処理を施し、前記ｎ型不純物に引き伸し拡
散を施してｎ+型半導体領域18を形成すると共に、前記
ｐ型不純物に引き伸し拡散を施してｐ+型半導体領域20
を形成する。熱処理は、例えば窒素ガス中、900〜1000
［℃］の高温度で約１〜３［分］行う。前記ｎ+型半導
体領域18はソース領域及びドレイン領域として使用され
る。このｎ+型半導体領域18を形成する工程により、第2
7図に示すように、メモリセルアレイMAYにおいて、メモ
リセルMCのLDD構造を採用する転送用MISFETQtが完成す
ると共に、前記第21図に示す周辺回路のLDD構造を採用
するｎチャネルMISFETQnが完成する。また、前記ｐ+型
半導体領域20を形成する工程により、前記第21図に示す
LDD構造を採用するｐチャネルMISFETQpが完成する。 このように、（Ｃ−１）転送用MISFETQt及び駆動用MI
SFETQdでメモリセルMCが構成されるSRAM1において、ｐ-
型ウエル領域（基板）２の駆動用MISFETQdの形成領域の
主面部に、ゲート絶縁膜６を介在させてゲート電極７を
形成する工程と、前記ｐ-型ウエル領域２の駆動用MISFE
TQdの形成領域の主面部に、前記ｐ-型ウエル領域２と反
対導電型の拡散速度が異なる２種類のｎ型不純物（P,A
s）を前記ゲート電極７に対して自己整合で導入し、２
重ドレイン構造の駆動用MISFETQdを形成する工程と、前
記ｐ-型ウエル領域２の転送用MISFETQtの形成領域の主
面部に、ゲート絶縁膜12を介在させてゲート電極13を形
成する工程と、前記ｐ-型ウエル領域２の転送用MISFETQ
tの形成領域の主面部に、前記ｐ-型ウエル領域２と反対
導電型の低濃度のｎ型不純物（Ｐ）を前記ゲート電極13
に対して自己接合で導入する工程と、前記ゲート電極13
の側壁にそれに対して自己整合でサイドウォールスペー
サ16を形成する工程と、前記ｐ-型ウエル領域２の転送
用MISFETQtの形成領域の主面部に、前記ｐ-型ウエル領
域２と反対導電型の高濃度のｎ型不純物（As）を前記サ
イドウォールスペーサ16に対して自己整合で導入し、LD
D構造の転送用MISFETQtを形成する工程とを備える。こ
の構成により、ホットキャリア対策を目的として転送用
MISFETQt及び駆動用MISFETQdをLDD構造とした場合、不
純物導入マスクが合計４枚使用されるが、本実施例はホ
ットキャリア対策及び相互コンダクタンスの増加を目的
として駆動用MISFETQdを２重ドレイン構造とし、１枚の
マスクで２種類のｎ型不純物を導入し、駆動用MISFETQd
で１枚、転送用MISFETQtで２枚、合計３枚のマスクを使
用したので、マスク枚数を１枚削減し、SRAM1の製造プ
ロセスにおいて製造工程数を低減できる。また、前記駆
動用MISFETQdのゲート絶縁膜６、転送用MISFETQtのゲー
ト絶縁膜12の夫々を別々の製造工程で形成するので、夫
々のゲート絶縁膜の膜厚を独立に最適化できる。例え
ば、駆動用MISFETQdのゲート絶縁膜６の膜厚を転送用MI
SFETQtのゲート絶縁膜12の膜厚に比べて薄く形成した場
合、駆動用MISFETQdの相互コンダクタンスを増加して、
メモリセルMCのβレシオを稼げる。 また、（Ｃ−２）前記構成（Ｃ−１）の駆動用MISFET
Qdの２重ドレイン構造のソース領域には前記転送用MISF
ETQtのゲート電極13と同一製造工程で形成された基準電
圧線（Vss）13が接続される。この構成により、前記効
果の他に、前記基準電圧線13下のこの基準電圧線13と駆
動用MISFETQdのソース領域（11）とを接続する接続用の
半導体領域（基準電圧Vssの取出し用半導体領域）を駆
動用MISFETQdの２重ドレイン構造の半導体領域（10及び
11）を形成する工程で形成できるので、前記接続用の半
導体領域を形成する工程に相当する分、SRAM1の製造プ
ロセスの製造工程数を低減できる。 また、（Ｃ−３）前記構成（Ｃ−１）の２重ドレイン
構造を採用する駆動用MISFETQdを形成する工程は、前記
ゲート電極７を形成した後に、このゲート電極７の側壁
にそれに対して自己整合でサイドウォールスペーサ９を
形成し、この後、前記拡散速度が異なる２種類のｎ型不
純物（P,As）を前記ゲート電極７に対して自己整合で導
入する工程とする。この構成により、前記サイドウォー
ルスペーサ９の膜厚に相当する分、前記駆動用MISFETQd
の半導体領域（10及び11）のチャネル形成領域側への回
り込み量（拡散量）を低減できる。この結果、駆動用MI
SFETQdの実質的なゲート長寸法を確保し、短チャネル効
果を防止して駆動用MISFETQdの占有面積を縮小できるの
で、メモリセルMCの占有面積を縮小し、SRAM1の集積度
を向上できる。 また、（Ｃ−４）前記LDD構造を採用する転送用MISFE
TQtを形成する工程は、前記ゲート電極13を形成した
後、前記低い不純物濃度のｎ型不純物（Ｐ）を導入し、
この導入されたｎ型不純物に引き伸し拡散を施す熱処理
（アニール）を行った後（ｎ型半導体領域17を形成した
後）、前記サイドウォールスペーサ16を形成し、この
後、前記高い不純物濃度のｎ型不純物（As）を導入する
工程とする。この構成により、前記転送用MISFETQtのLD
D構造の低い不純物濃度のｎ型不純物の導入で形成され
たｎ型半導体領域17のチャネル形成領域側への拡散量を
前記熱処理の追加で増加できる。この結果、転送用MISF
ETQtのゲート電極13と前記低い不純物濃度のｎ型不純物
の導入で形成されたｎ型半導体領域17との重ね合せ量
（オーバラップ量）を増加し、ドレイン領域の近傍に発
生する電界強度を弱められるので、ホットキャリアの発
生量を低減して転送用MISFETQtの経時的なしきい値電圧
の劣化を低減し、SRAM1の電気的信頼性を向上できる。 また、（Ｃ−５）ワード線（WL）13で制御される転送
用MISFETQt及び基準電圧線（Vss）13に接続された駆動
用MISFETQdでメモリセルMCが構成されたSRAM1におい
て、前記メモリセルMCの駆動用MISFETQdのゲート電極７
を形成する工程と、このゲート電極７の上層にメモリセ
ルMCNO転送用MISFETQtのゲート電極13を形成すると共
に、このゲート電極13と同一導電層でワード線13及び基
準電圧線13を形成する工程とを備える。この構成によ
り、前記メモリセルMCの転送用MISFETQtのゲート電極13
を形成する工程でワード線13及び基準電圧線13を形成し
たので、このワード線13及び基準電圧線13を形成する工
程に相当する分、SRAM1の製造プロセスの製造工程数を
低減できる。 また、（Ｃ−12）メモリセルMCの転送用MISFETQtのゲ
ート電極13にワード線（WL）13が一体に構成されたSRAM
1において、ｐ-型ウエル領域（基板）２の前記メモリセ
ルMCの転送用MISFETQtの形成領域の主面上にゲート絶縁
膜12を形成する工程と、このゲート絶縁膜12上を含む基
板全面にCVD法で堆積されかつこの堆積中に抵抗値を低
減する不純物が導入された多結晶珪素膜（ドープドポリ
シリコン）13Aを形成する工程と、この多結晶珪素膜13A
上を含む基板全面に高融点金属珪化膜（WSi2）13Bを堆
積する工程と、この高融点金属珪化膜13B、前記多結晶
珪素膜13Aの夫々にパターンニングを施し、残存した多
結晶珪素膜13A及び高融点金属珪化膜13Bで前記ゲート絶
縁膜12上に前記転送用MISFETQtのゲート電極13及びそれ
に一体に接続されたワード線13を形成する工程とを備え
る。この構成により、前記転送用MISFETQtのゲート電極
13の下層の多結晶珪素膜13Aは堆積中にｎ型不純物
（Ｐ）を導入し、堆積後のＰの熱拡散処理を廃止してこ
の熱拡散処理で多結晶珪素膜の表面に形成されるリンガ
ラス膜の除去に沸酸が使用されることを廃止したので、
又、前記堆積中にｎ型不純物が導入される多結晶珪素膜
（ドープドポリシリコン）13Aの膜質を堆積中に不純物
が導入されない多結晶珪素膜（ノンドープドポリシリコ
ン）に比べて緻密に形成できるので、前記多結晶珪素膜
中への沸酸のしみ込みに基くゲート絶縁膜12の絶縁耐圧
の劣化を低減できる。この結果、抵抗値を低減してSRAM
1の動作速度の高速化を目的とする２層構造のワード線1
3の下層の多結晶珪素膜13Aの膜厚を薄膜化し、ワード線
13の全体の膜厚を薄膜化できるので、このワード線13上
に配置される導電層（例えば相補性データ線DL）の下地
表面（層間絶縁膜30の表面）の平坦化を図れる。 また、（Ｃ−13）前記構成（Ｃ−12）の転送用MISFET
Qtのゲート電極13及びそれに接続されたワード線（WL）
13の下層の多結晶珪素膜13AはSi2Ｈ6及びPH3をソースガ
スとするCVD法で堆積する。この構成により、前記多結
晶珪素膜13Aのゲート絶縁膜12側の表面を平坦化し、ｐ-
型ウエル領域２とけき13との間に電界集中が発生するの
を防止できるので、より転送用MISFETQtのゲート絶縁膜
12の絶縁耐圧の劣化を低減できる。 また、（Ｃ−14）前記構成（Ｃ−12）又は（Ｃ−13）
の転送用MISFETQtのゲート電極13及びそれに接続された
ワード線13の下層の多結晶珪素膜13Aは30［nm］以上70
［nm］以下の膜厚で形成する。この構成により、前記転
送用MISFETQtのゲート電極13の膜厚の薄膜化を図れると
共に、ゲート絶縁膜12の絶縁耐圧の劣化を低減できる。 また、（Ｃ−15）転送用MISFETQt及びソース領域（1
1）が基準電圧線（Vss）13に接続された駆動用MISFETQd
でメモリセルMCが構成されたSRAM1において、前記ｐ-型
ウエル領域（基板）２の駆動用MISFETQdの形成領域の主
面上にゲート電極７を形成すると共に、その主面部にソ
ース領域及びドレイン領域（11）を形成し、駆動用MISF
ETQdを形成する工程と、ｐ-型ウエル領域２の転送用MIS
FETQtの形成領域の主面上にゲート絶縁膜12を形成する
工程と、このゲート絶縁膜12上を含む基板全面に多結晶
珪素膜13Aを堆積する工程と、前記駆動用MISFETQdのソ
ース領域（11）上の前記多結晶珪素膜13A、その下層の
ゲート絶縁膜12の夫々を順次除去し、接続孔14を形成す
る工程と、前記多結晶珪素膜13A上を含む基板全面にし
かも前記接続孔14を通して駆動用MISFETQdのソース領域
（11）に接続される高融点金属珪化膜13Bを形成する工
程と、この高融点金属珪化膜13B、多結晶珪素膜13Aの夫
々に順次パターンニングを施し、前記ゲート絶縁膜12上
に多結晶珪素膜13A及び高融点金属珪化膜13Bで形成され
たゲート電極13を形成すると共に、駆動用MISFETQdのソ
ース領域に接続された基準電圧線13を形成する工程とを
備える。この構成により、前記転送用MISFETQtのゲート
絶縁膜12を形成した後に、このゲート絶縁膜12上に直接
多結晶珪素膜13Aを形成し、この後、前記多結晶珪素膜1
3Aとともにその下層のゲート絶縁膜12を除去して駆動用
MISFETQdのソース領域（11）の表面上に接続孔14を形成
したので、この接続孔14を形成するフォトレジストマス
クが転送用MISFETQtのゲート絶縁膜12に直接々触せず、
汚染等に基く、転送用MISFETQtのゲート絶縁膜12の絶縁
耐圧の劣化を低減できる。 また、（Ｂ−６）前記構成（Ｂ−５）のメモリセルMC
のLDD構造を採用する転送用MISFETQtは、低い不純物濃
度のｎ型半導体領域17のゲート電極13端からチャネル形
成領域側への拡散量（ゲート電極13とｎ型半導体領域17
との重ね合せ量、又はｎ型半導体領域17の長さLn）を0.
5［μｍ］以上で短チャネル効果が生じないまでの範囲
に設定する。この構成により、前記転送用MISFETQtのゲ
ート電極13と前記低い不純物濃度のｎ型半導体領域（LD
D）17との重ね合せ量（オーバーラップ量）を増加し、
ドレイン領域の近傍に発生する電界強度を弱められるの
で、ホットキャリアの発生量を低減して転送用MISFETQt
の経時的なしきい値電圧の劣化を低減し、SRAM1の電気
的信頼性を向上できる。 また、（Ｄ−５）ワード線（WL）13で制御される転送
用MISFETQt及び駆動用MISFETQdでメモリセルMCが構成さ
れ、このメモリセルMCの情報書込み動作、情報の保持動
作、情報読出し動作を制御する周辺回路をMISFETで構成
するSRAM1において、前記メモリセルMCの駆動用MISFETQ
dを形成する工程と、前記メモリセルMCの転送用MISFETQ
tを形成すると共に、周辺回路のｎチャネルMISFETQn
（又はｐチャネルMISFETQp）を形成する工程とを備え
る。この構成により、前記メモリセルMCの転送用MISFET
Qtを形成する工程で、周辺回路のｎチャネルMISFETQnを
形成できるので、この周辺回路のｎチャネルMISFETQnを
形成する工程に相当する分、SRAM1の製造プロセスの製
造工程数を低減できる。
ISFETQt、周辺回路のｎチャネルMISFETQnの夫々の形成
領域において、ｐ-型ウエル領域２の活性領域の主面部
に、ｎ型不純物を導入する。このｎ型不純物は、LDD構
造の低い不純物濃度のｎ型半導体領域（17）を形成する
目的で導入され、ドレイン領域近傍での電界強度を弱め
るために、不純物濃度勾配がAsに比べて緩いＰを使用す
る。Ｐは、イオン打込み法を使用し、約30［KeV］程度
のエネルギで約１×1013［atoms/cm2］程度導入され
る。Ｐは、ゲート電極13を不純物導入マスクとして使用
し、このゲート電極13に対して自己整合で導入される。 この後、熱処理を施し、前記Ｐに引き伸し拡散を施し
てｎ型半導体領域17を形成する（第27図参照）。熱処理
は、例えば、アルゴン（Ar）中、900〜1000［℃］の高
温度で約20［分］行う。この熱処理に基き、前記ｎ型半
導体領域17は、転送用MISFETQt、ｎチャネルMISFETQnの
夫々のチャネル形成領域側への拡散量が増加し、製造プ
ロセスの完了後に約0.5［μｍ］又はそれ以上の寸法で
ゲート電極13に重なり合う。ｎ型半導体領域17は、後述
する転送用MISFETQt、ｎチャネルMISFETQnの夫々の高い
不純物濃度のｎ+型半導体領域（18）に比べて熱処理が
多く施されるので、このｎ+型半導体領域（18）の拡散
量に比べて拡散量の比が大きくなる。 第37図（LDD部の長さとドレイン電流量との関係を示
す図）の測定結果に示すように、前記ｎ型半導体領域
（LDD部）17とゲート電極13との重なり合う量が増加す
るとドレイン電流量が増加する。第37図中、横軸はｎ型
半導体領域（LDD部）17のゲート長方向の長さLn［μ
ｍ］を示す。縦軸はドレイン電流量［mA］を示す。第37
図に示す測定に使用されたLDD構造を採用するｎチャネ
ルMISFETがゲート長L/ゲート幅Ｗの比が0.5［μｍ］/10
［μｍ］である。また、ゲート絶縁膜（酸化珪素膜）の
膜厚は10［nm］、ドレイン電圧Vd及びゲート電圧Vgはと
もに５［Ｖ］である。ｎ型半導体領域17は、１×10
13［atoms/cm2］の不純物濃度、５×1013［atoms/cm2］
の不純物濃度の夫々が使用される。また、ドレイン電流
量は、ｎ型半導体領域17とゲート電極13とが重なる場合
及び重ならない場合について測定されている。第37図の
測定結果に示すように、いずれの不純物濃度の場合にお
いても、ｎ型半導体領域17の長さLnが長くなると、ｎ型
半導体領域17のゲート長方向の寄生抵抗が増加し、ドレ
イン電流量は低減される。しかしながら、いずれの不純
物濃度の場合においても、ｎ型半導体領域17は、ゲート
電極13と重なり合うと、ゲート電極13からの電界効果に
より、寄生抵抗が低減されるので、ドレイン電流量が増
加する。特に、ｎ型半導体領域17の不純物濃度が１×10
13［atoms/cm2］の場合はドレイン電流量の増加が大き
い。 また、第38図（LDD部の長さと電界強度との関係を示
す図）の測定結果に示すように、ｎ型半導体領域（LDD
部）17とゲート電極17との重なり合う量が増加すると電
界強度が低減される。第38図中、横軸はｎ型半導体領域
17のゲート長方向の長さLn［μｍ］を示す。縦軸は電界
強度（×10［V/cm］）を示す。第38図に示す測定に使用
されたLDD構造を採用するｎチャネルMISFETは前記第37
図に示す測定に使用されたものと同様の条件で構成され
る。第38図の測定結果に示すように、ｎ型半導体領域17
の不純物濃度が５×1013［atoms/cm2］の場合、ｎ型半
導体領域17の長さLnが長くなると電界強度が低減される
が、ｎ型半導体領域17、ゲート電極13の夫々が重なり合
うと電界強度が逆に増加する。これに対して、ｎ型半導
体領域17の不純物濃度が１×1013［atoms/cm2］の場
合、ｎ型半導体領域17の長さLnが長くなると電界強度が
同様に低減され、しかもｎ型半導体領域17、ゲート電極
13の夫々が重なり合うと電界強度がさらに低減される。
この電界強度の低減効果はｎ型半導体領域17の長さLnが
約0.1［μｍ］以上になると発生する。本実施例におい
て、ｎ型半導体領域17の長さLnが若干変化しても電界強
度がほぼ一定な安定した領域約0.5［μｍ］又はそれ以
上の長さLnでｎ型半導体領域17を形成する。また、ｎ型
半導体領域17は短チャネル効果が顕著に現われない領域
までの範囲で長さLnを長くする。 前述の第37図及び第38図の測定結果に基き、前述のLD
D構造を採用する転送用MISFETQt、ｎチャネルMISFETQn
の夫々は、ゲート電極13とｎ型半導体領域17とを重ね合
せ、積極的に相互コンダクタンス（gm）を向上してドレ
イン電流量を増加する。また、LDD構造を採用する転送
用MISFETQt、ｎチャネルMISFETQnの夫々は、ｎ型半導体
領域17を約１×1013［atoms/cm2］の不純物濃度で形成
し、ｎ型半導体領域17の長さLnを長くすると共に、ｎ型
半導体領域17をゲート電極13と重ね合せ、電界強度を低
減する。この電界強度の低減は、ドレイン領域近傍での
ホットキャリアの発生量を低減できるので、LDD構造を
採用する転送用MISFETQt、ｎチャネルMISFETQnの夫々の
しきい値電圧の経時的に変動を低減できる。 次に、周辺回路のｐチャネルMISFETQpの形成領域にお
いて、ｎ-型ウエル領域３の活性領域の主面部に、ｐ型
不純物を導入する。このｐ型不純物はLDD構造の低い不
純物濃度のｎ型半導体領域（19）を形成する目的で導入
される。ｐ型不純物はBF2を使用する。BF2は、イオン打
込み法を使用し、約40［KeV］程度のエネルギで約1012
〜1013［atoms/cm2］程度導入される。BF2は、ゲート電
極13を不純物導入マスクとして使用し、このゲート電極
13に対して自己整合で導入される。このｐ型不純物の導
入により、ｐ型半導体領域19が形成される（第21図参
照）。ｐ型不純物はｎ型不純物に比べて拡散速度が速い
ので、ｐ型半導体領域19は、熱処理を施さなくても、ゲ
ート電極13と充分な重なり合いを形成できる。 次に、前述のゲート電極13、絶縁膜15の夫々の側壁に
サイドウォールスペーサ16を形成する。サイドウォール
スペーサ16は、絶縁膜15上を含む基板全面に酸化珪素膜
を堆積し、この堆積した膜厚に相当する分、この酸化珪
素膜の全面をエッチングすることにより形成される。酸
化珪素膜は、前述と同様に、無機シランガスをソースガ
スとするCVD法で堆積され、例えば200［nm］の膜厚で形
成する。エッチングはRIE等の異方性エッチングを使用
する。 次に、サイドウォールスペーサ16を形成するエッチン
グの際に、ゲート電極７及びサイドウォールスペーサ16
が形成された以外の領域のｐ-型ウエル領域２、ｎ-型ウ
エル領域３の夫々の活性領域の主面が露出するので、こ
の露出した領域に酸化珪素膜（符号は付ない）を形成す
る。この酸化珪素膜は、主に不純物導入の際の汚染防
止、不純物導入に基く活性領域の主面のダメージ防止等
の目的で使用される。酸化珪素膜は、例えば熱酸化法で
形成され、約10［nm］の膜厚で形成する。 次に、メモリセルアレイMAYのメモリセルMCの転送用M
ISFETQt1、周辺回路のｎチャネルMISFETQnの夫々の形成
領域において、ｐ-型ウエル領域２の活性領域の主面部
にｎ型不純物を導入する。ｎ型不純物は、pn接合深さを
浅くする目的で、Ｐに比べて拡散速度が遅いAsを使用す
る。Asは、イオン打込み法を使用し、約30〜50［KeV］
程度のエネルギで約1015〜1016［atoms/cm2］程度導入
される。このAsは、ゲート電極13及びサイドウォールス
ペーサ16を不純物導入マスクとして使用し、このゲート
電極13及びサイドウォールスペーサ16に対して自己整合
で導入される。 次に、周辺回路のｐチャネルMISFETQpの形成領域にお
いて、ｎ-型ウエル領域３の活性領域の主面部にｐ型不
純物を導入する。ｐ型不純物はBF2を使用する。BF2は、
イオン打込み法を使用し、約30［KeV］程度のエネルギ
で約1015〜1016［atoms/cm2］程度導入される。BF2は、
ゲート電極13及びサイドウォールスペーサ16を不純物導
入マスクとして使用し、このゲート電極13及びサイドウ
ォールスペーサ16に対して自己整合で導入される。 この後、熱処理を施し、前記ｎ型不純物に引き伸し拡
散を施してｎ+型半導体領域18を形成すると共に、前記
ｐ型不純物に引き伸し拡散を施してｐ+型半導体領域20
を形成する。熱処理は、例えば窒素ガス中、900〜1000
［℃］の高温度で約１〜３［分］行う。前記ｎ+型半導
体領域18はソース領域及びドレイン領域として使用され
る。このｎ+型半導体領域18を形成する工程により、第2
7図に示すように、メモリセルアレイMAYにおいて、メモ
リセルMCのLDD構造を採用する転送用MISFETQtが完成す
ると共に、前記第21図に示す周辺回路のLDD構造を採用
するｎチャネルMISFETQnが完成する。また、前記ｐ+型
半導体領域20を形成する工程により、前記第21図に示す
LDD構造を採用するｐチャネルMISFETQpが完成する。 このように、（Ｃ−１）転送用MISFETQt及び駆動用MI
SFETQdでメモリセルMCが構成されるSRAM1において、ｐ-
型ウエル領域（基板）２の駆動用MISFETQdの形成領域の
主面部に、ゲート絶縁膜６を介在させてゲート電極７を
形成する工程と、前記ｐ-型ウエル領域２の駆動用MISFE
TQdの形成領域の主面部に、前記ｐ-型ウエル領域２と反
対導電型の拡散速度が異なる２種類のｎ型不純物（P,A
s）を前記ゲート電極７に対して自己整合で導入し、２
重ドレイン構造の駆動用MISFETQdを形成する工程と、前
記ｐ-型ウエル領域２の転送用MISFETQtの形成領域の主
面部に、ゲート絶縁膜12を介在させてゲート電極13を形
成する工程と、前記ｐ-型ウエル領域２の転送用MISFETQ
tの形成領域の主面部に、前記ｐ-型ウエル領域２と反対
導電型の低濃度のｎ型不純物（Ｐ）を前記ゲート電極13
に対して自己接合で導入する工程と、前記ゲート電極13
の側壁にそれに対して自己整合でサイドウォールスペー
サ16を形成する工程と、前記ｐ-型ウエル領域２の転送
用MISFETQtの形成領域の主面部に、前記ｐ-型ウエル領
域２と反対導電型の高濃度のｎ型不純物（As）を前記サ
イドウォールスペーサ16に対して自己整合で導入し、LD
D構造の転送用MISFETQtを形成する工程とを備える。こ
の構成により、ホットキャリア対策を目的として転送用
MISFETQt及び駆動用MISFETQdをLDD構造とした場合、不
純物導入マスクが合計４枚使用されるが、本実施例はホ
ットキャリア対策及び相互コンダクタンスの増加を目的
として駆動用MISFETQdを２重ドレイン構造とし、１枚の
マスクで２種類のｎ型不純物を導入し、駆動用MISFETQd
で１枚、転送用MISFETQtで２枚、合計３枚のマスクを使
用したので、マスク枚数を１枚削減し、SRAM1の製造プ
ロセスにおいて製造工程数を低減できる。また、前記駆
動用MISFETQdのゲート絶縁膜６、転送用MISFETQtのゲー
ト絶縁膜12の夫々を別々の製造工程で形成するので、夫
々のゲート絶縁膜の膜厚を独立に最適化できる。例え
ば、駆動用MISFETQdのゲート絶縁膜６の膜厚を転送用MI
SFETQtのゲート絶縁膜12の膜厚に比べて薄く形成した場
合、駆動用MISFETQdの相互コンダクタンスを増加して、
メモリセルMCのβレシオを稼げる。 また、（Ｃ−２）前記構成（Ｃ−１）の駆動用MISFET
Qdの２重ドレイン構造のソース領域には前記転送用MISF
ETQtのゲート電極13と同一製造工程で形成された基準電
圧線（Vss）13が接続される。この構成により、前記効
果の他に、前記基準電圧線13下のこの基準電圧線13と駆
動用MISFETQdのソース領域（11）とを接続する接続用の
半導体領域（基準電圧Vssの取出し用半導体領域）を駆
動用MISFETQdの２重ドレイン構造の半導体領域（10及び
11）を形成する工程で形成できるので、前記接続用の半
導体領域を形成する工程に相当する分、SRAM1の製造プ
ロセスの製造工程数を低減できる。 また、（Ｃ−３）前記構成（Ｃ−１）の２重ドレイン
構造を採用する駆動用MISFETQdを形成する工程は、前記
ゲート電極７を形成した後に、このゲート電極７の側壁
にそれに対して自己整合でサイドウォールスペーサ９を
形成し、この後、前記拡散速度が異なる２種類のｎ型不
純物（P,As）を前記ゲート電極７に対して自己整合で導
入する工程とする。この構成により、前記サイドウォー
ルスペーサ９の膜厚に相当する分、前記駆動用MISFETQd
の半導体領域（10及び11）のチャネル形成領域側への回
り込み量（拡散量）を低減できる。この結果、駆動用MI
SFETQdの実質的なゲート長寸法を確保し、短チャネル効
果を防止して駆動用MISFETQdの占有面積を縮小できるの
で、メモリセルMCの占有面積を縮小し、SRAM1の集積度
を向上できる。 また、（Ｃ−４）前記LDD構造を採用する転送用MISFE
TQtを形成する工程は、前記ゲート電極13を形成した
後、前記低い不純物濃度のｎ型不純物（Ｐ）を導入し、
この導入されたｎ型不純物に引き伸し拡散を施す熱処理
（アニール）を行った後（ｎ型半導体領域17を形成した
後）、前記サイドウォールスペーサ16を形成し、この
後、前記高い不純物濃度のｎ型不純物（As）を導入する
工程とする。この構成により、前記転送用MISFETQtのLD
D構造の低い不純物濃度のｎ型不純物の導入で形成され
たｎ型半導体領域17のチャネル形成領域側への拡散量を
前記熱処理の追加で増加できる。この結果、転送用MISF
ETQtのゲート電極13と前記低い不純物濃度のｎ型不純物
の導入で形成されたｎ型半導体領域17との重ね合せ量
（オーバラップ量）を増加し、ドレイン領域の近傍に発
生する電界強度を弱められるので、ホットキャリアの発
生量を低減して転送用MISFETQtの経時的なしきい値電圧
の劣化を低減し、SRAM1の電気的信頼性を向上できる。 また、（Ｃ−５）ワード線（WL）13で制御される転送
用MISFETQt及び基準電圧線（Vss）13に接続された駆動
用MISFETQdでメモリセルMCが構成されたSRAM1におい
て、前記メモリセルMCの駆動用MISFETQdのゲート電極７
を形成する工程と、このゲート電極７の上層にメモリセ
ルMCNO転送用MISFETQtのゲート電極13を形成すると共
に、このゲート電極13と同一導電層でワード線13及び基
準電圧線13を形成する工程とを備える。この構成によ
り、前記メモリセルMCの転送用MISFETQtのゲート電極13
を形成する工程でワード線13及び基準電圧線13を形成し
たので、このワード線13及び基準電圧線13を形成する工
程に相当する分、SRAM1の製造プロセスの製造工程数を
低減できる。 また、（Ｃ−12）メモリセルMCの転送用MISFETQtのゲ
ート電極13にワード線（WL）13が一体に構成されたSRAM
1において、ｐ-型ウエル領域（基板）２の前記メモリセ
ルMCの転送用MISFETQtの形成領域の主面上にゲート絶縁
膜12を形成する工程と、このゲート絶縁膜12上を含む基
板全面にCVD法で堆積されかつこの堆積中に抵抗値を低
減する不純物が導入された多結晶珪素膜（ドープドポリ
シリコン）13Aを形成する工程と、この多結晶珪素膜13A
上を含む基板全面に高融点金属珪化膜（WSi2）13Bを堆
積する工程と、この高融点金属珪化膜13B、前記多結晶
珪素膜13Aの夫々にパターンニングを施し、残存した多
結晶珪素膜13A及び高融点金属珪化膜13Bで前記ゲート絶
縁膜12上に前記転送用MISFETQtのゲート電極13及びそれ
に一体に接続されたワード線13を形成する工程とを備え
る。この構成により、前記転送用MISFETQtのゲート電極
13の下層の多結晶珪素膜13Aは堆積中にｎ型不純物
（Ｐ）を導入し、堆積後のＰの熱拡散処理を廃止してこ
の熱拡散処理で多結晶珪素膜の表面に形成されるリンガ
ラス膜の除去に沸酸が使用されることを廃止したので、
又、前記堆積中にｎ型不純物が導入される多結晶珪素膜
（ドープドポリシリコン）13Aの膜質を堆積中に不純物
が導入されない多結晶珪素膜（ノンドープドポリシリコ
ン）に比べて緻密に形成できるので、前記多結晶珪素膜
中への沸酸のしみ込みに基くゲート絶縁膜12の絶縁耐圧
の劣化を低減できる。この結果、抵抗値を低減してSRAM
1の動作速度の高速化を目的とする２層構造のワード線1
3の下層の多結晶珪素膜13Aの膜厚を薄膜化し、ワード線
13の全体の膜厚を薄膜化できるので、このワード線13上
に配置される導電層（例えば相補性データ線DL）の下地
表面（層間絶縁膜30の表面）の平坦化を図れる。 また、（Ｃ−13）前記構成（Ｃ−12）の転送用MISFET
Qtのゲート電極13及びそれに接続されたワード線（WL）
13の下層の多結晶珪素膜13AはSi2Ｈ6及びPH3をソースガ
スとするCVD法で堆積する。この構成により、前記多結
晶珪素膜13Aのゲート絶縁膜12側の表面を平坦化し、ｐ-
型ウエル領域２とけき13との間に電界集中が発生するの
を防止できるので、より転送用MISFETQtのゲート絶縁膜
12の絶縁耐圧の劣化を低減できる。 また、（Ｃ−14）前記構成（Ｃ−12）又は（Ｃ−13）
の転送用MISFETQtのゲート電極13及びそれに接続された
ワード線13の下層の多結晶珪素膜13Aは30［nm］以上70
［nm］以下の膜厚で形成する。この構成により、前記転
送用MISFETQtのゲート電極13の膜厚の薄膜化を図れると
共に、ゲート絶縁膜12の絶縁耐圧の劣化を低減できる。 また、（Ｃ−15）転送用MISFETQt及びソース領域（1
1）が基準電圧線（Vss）13に接続された駆動用MISFETQd
でメモリセルMCが構成されたSRAM1において、前記ｐ-型
ウエル領域（基板）２の駆動用MISFETQdの形成領域の主
面上にゲート電極７を形成すると共に、その主面部にソ
ース領域及びドレイン領域（11）を形成し、駆動用MISF
ETQdを形成する工程と、ｐ-型ウエル領域２の転送用MIS
FETQtの形成領域の主面上にゲート絶縁膜12を形成する
工程と、このゲート絶縁膜12上を含む基板全面に多結晶
珪素膜13Aを堆積する工程と、前記駆動用MISFETQdのソ
ース領域（11）上の前記多結晶珪素膜13A、その下層の
ゲート絶縁膜12の夫々を順次除去し、接続孔14を形成す
る工程と、前記多結晶珪素膜13A上を含む基板全面にし
かも前記接続孔14を通して駆動用MISFETQdのソース領域
（11）に接続される高融点金属珪化膜13Bを形成する工
程と、この高融点金属珪化膜13B、多結晶珪素膜13Aの夫
々に順次パターンニングを施し、前記ゲート絶縁膜12上
に多結晶珪素膜13A及び高融点金属珪化膜13Bで形成され
たゲート電極13を形成すると共に、駆動用MISFETQdのソ
ース領域に接続された基準電圧線13を形成する工程とを
備える。この構成により、前記転送用MISFETQtのゲート
絶縁膜12を形成した後に、このゲート絶縁膜12上に直接
多結晶珪素膜13Aを形成し、この後、前記多結晶珪素膜1
3Aとともにその下層のゲート絶縁膜12を除去して駆動用
MISFETQdのソース領域（11）の表面上に接続孔14を形成
したので、この接続孔14を形成するフォトレジストマス
クが転送用MISFETQtのゲート絶縁膜12に直接々触せず、
汚染等に基く、転送用MISFETQtのゲート絶縁膜12の絶縁
耐圧の劣化を低減できる。 また、（Ｂ−６）前記構成（Ｂ−５）のメモリセルMC
のLDD構造を採用する転送用MISFETQtは、低い不純物濃
度のｎ型半導体領域17のゲート電極13端からチャネル形
成領域側への拡散量（ゲート電極13とｎ型半導体領域17
との重ね合せ量、又はｎ型半導体領域17の長さLn）を0.
5［μｍ］以上で短チャネル効果が生じないまでの範囲
に設定する。この構成により、前記転送用MISFETQtのゲ
ート電極13と前記低い不純物濃度のｎ型半導体領域（LD
D）17との重ね合せ量（オーバーラップ量）を増加し、
ドレイン領域の近傍に発生する電界強度を弱められるの
で、ホットキャリアの発生量を低減して転送用MISFETQt
の経時的なしきい値電圧の劣化を低減し、SRAM1の電気
的信頼性を向上できる。 また、（Ｄ−５）ワード線（WL）13で制御される転送
用MISFETQt及び駆動用MISFETQdでメモリセルMCが構成さ
れ、このメモリセルMCの情報書込み動作、情報の保持動
作、情報読出し動作を制御する周辺回路をMISFETで構成
するSRAM1において、前記メモリセルMCの駆動用MISFETQ
dを形成する工程と、前記メモリセルMCの転送用MISFETQ
tを形成すると共に、周辺回路のｎチャネルMISFETQn
（又はｐチャネルMISFETQp）を形成する工程とを備え
る。この構成により、前記メモリセルMCの転送用MISFET
Qtを形成する工程で、周辺回路のｎチャネルMISFETQnを
形成できるので、この周辺回路のｎチャネルMISFETQnを
形成する工程に相当する分、SRAM1の製造プロセスの製
造工程数を低減できる。
【第３層目のゲート材形成工程】 次に、基板全面にエッチングを施し、主に、メモリセ
ルアレイMAYのメモリセルMCの駆動用MISFETQdのゲート
電極７上に形成された絶縁膜８及び8Aの夫々を除去す
る。この絶縁膜８及び8Aの除去は、前記ゲート電極13、
ワード線13、基準電圧線13の夫々の上部に形成された絶
縁膜15及びサイドウォールスペーサ16をエッチングマス
クとして使用し（それらマスクに規定され）て行われ
る。つまり、ゲート電極13、ワード線13、基準電圧線13
の夫々の下部に存在する絶縁膜８及び8Aは残存する。こ
の絶縁膜８及び8Aの除去は主にメモリセルMCの容量素子
Ｃの第１電極７となる駆動用MISFETQd1のゲート電極７
の表面を露出する目的で行われる。また、絶縁膜８、絶
縁膜15の夫々は本実施例においてほぼ同一エッチング速
度を有する酸化珪素膜で形成されるが、エッチングマス
クとして使用する絶縁膜15は，絶縁膜８に比べて厚い膜
厚で形成され、絶縁膜８が除去されても残存する。前記
絶縁膜８のエッチングの際、その下層の絶縁膜（窒化珪
素膜）8Aはエッチング速度が異なるので、エッチングス
トッパ層として使用される。つまり、絶縁膜８下にエッ
チングストッパ層として使用される絶縁膜8Aを形成する
ことにより、絶縁膜８のエッチングの制御性を向上でき
る。 このように、（Ｃ−16）転送用MISFETQt及び駆動用MI
SFETQdでメモリセルMCが構成されるSRAM1において、前
記ｐ-型ウエル領域（基板）２の駆動用MISFETQdの形成
領域の主面上にゲート絶縁膜６を形成する工程と、この
ゲート絶縁膜６上を含む基板全面に多結晶珪素膜７、耐
酸化マスクとしての絶縁膜（窒化珪素膜）8A、絶縁膜
（酸化珪素膜）８の夫々を順次形成する工程と、この絶
縁膜８、絶縁膜8A、多結晶珪素膜７の夫々に実質的に同
一パターンで順次パターンニングを施し、前記多結晶珪
素膜７で駆動用MISFETQdのゲート電極７を形成する工程
と、このゲート電極７の側壁にサイドウォールスペーサ
（酸化珪素膜）９を形成する工程と、ｐ-型ウエル領域
２の転送用MISFETQtの形成領域の主面上に熱酸化法でゲ
ート絶縁膜12を形成する工程と、このゲート絶縁膜12上
に転送用MISFETQtのゲート電極13を形成する工程と、基
板全面にエッチング処理を施し、前記ゲート電極７上の
絶縁膜８、絶縁膜8Aの夫々を順次除去する工程とを備え
る。この構成により、前記駆動用MISFETQdのゲート電極
７の表面部分に比べて角部8Bの酸化速度が遅い現象に基
き、前記ゲート絶縁膜12を形成する熱酸化工程で駆動用
MISFETQdのゲート電極７の端部がめくれ上がる現象を前
記ゲート電極７上の絶縁膜（窒化珪素膜：耐酸化マス
ク）8Aで低減できるので、前記ゲート電極７上の絶縁膜
（酸化珪素膜）８の膜厚を均一でき、この絶縁膜８の除
去工程でのエッチング量を低減できる。また、前記絶縁
膜８の除去工程において、前記ゲート電極７上の絶縁膜
（窒化珪素膜）8Aをエッチングストッパ層として使用
し、エッチング不足や過剰エッチングを低減できるの
で、エッチングの制御性を向上できる。また、前記ゲー
ト絶縁膜12を形成する熱酸化工程において、ゲート電極
７上の絶縁膜（窒化珪素膜）8Aを耐熱酸化マスクとして
使用し、ゲート電極７の表面部分の多結晶珪素膜の結晶
粒の成長を低減できるので、ゲート電極７の表面の平坦
化を図れる。このゲート電極７の表面の平坦化は容量素
子Ｃの第１電極７の表面を平坦化できることを意味す
る。 次に、前記ゲート電極７の露出された表面上を含む基
板全面に絶縁膜21を形成する。この絶縁膜21は主にメモ
リセルMCの容量素子Ｃの誘電体膜21として使用される。
絶縁膜21は、前記第33図の測定結果に示すように、絶縁
耐圧を向上できる、CVD法で堆積した酸化珪素膜で形成
する。容量素子Ｃの第１電極７は、Si2Ｈ6をソースガス
とするCVD法で堆積され、前記第34図に示すように、表
面を平坦化できるので、絶縁膜21は、絶縁耐圧を向上で
き、その結果、膜厚を薄くできる。また、絶縁膜21は、
単層の酸化珪素膜で形成し、膜厚を薄くできる。絶縁膜
21は約40［nm］の薄い膜厚で形成される。 次に、メモリセルMCの転送用MISFETQtの一方の半導体
領域（18）及び他方の半導体領域（18）上において、前
記絶縁膜21及びその下層の絶縁膜を除去し、接続孔22を
形成する。転送用MISFETQtの一方の半導体領域上に形成
された接続孔22は、この一方の半導体領域（18）、駆動
用MISFETQdのドレイン領域（11）、ゲート電極７、容量
素子Ｃの第２電極（23）の夫々を接続する目的で形成さ
れる。転送用MISFETQtの他方の半導体領域上に形成され
た接続孔22は、この他方の半導体領域、中間導電層（2
3）の夫々を接続する目的で形成される。この後者の絶
縁膜21に形成される接続孔22は、転送用MISFETQtのゲー
ト電極13の側壁に設けられたサイドウォールスペーサ16
よりもゲート電極13側に大きい開口サイズで形成され
る。つまり、絶縁膜21に形成された接続孔22内にはサイ
ドウォールスペーサ16が露出し、他方の半導体領域（1
8）上の実質的な接続孔22の開口サイズはサイドウォー
ルスペーサ16で規定される。したがって、実質的な接続
孔22のゲート電極13側の開口位置は、このゲート電極13
に対して自己整合で規定される。 次に、前記誘電体膜となる絶縁膜21上を含む基板全面
に多結晶珪素膜23を堆積する。この多結晶珪素膜23は第
３層目のゲート材形成工程で形成される。多結晶珪素膜
23の一部は前記接続孔22を通して前記転送用MISFETQtの
半導体領域、駆動用MISFETQdのドレイン領域及びゲート
電極７に接続される。この多結晶珪素膜23は、負荷用MI
SFETQpのゲート電極（23）、容量素子Ｃの第２電極（2
3）、導電層（23）、中間導電層（23）の夫々として使
用される。特に、多結晶珪素膜23は、前記負荷用MISFET
Qpのゲート電極（23）及び容量素子Ｃの第２電極（23）
として使用されるので、前述と同様に、Si2Ｈ6及びPH3
をソースガスとするCVD法で堆積される（ドープドポリ
シリコン）。多結晶珪素膜23は、上層の段差形状の成長
を抑えるために、例えば60〜80［nm］の薄い膜厚で形成
され、1020〜1021［atoms/cm3］程度のＰ濃度で形成さ
れる。 この後、熱処理を施し、多結晶珪素膜23に導入された
Ｐの活性化を行う。この熱処理は、窒素ガス中、700〜9
00［℃］程度の高温度で約20［分］行う。 次に、前記多結晶珪素膜23にパターンニングを施し、
第28図に示すように、負荷用MISFETQpのゲート電極23、
容量素子Ｃの第２電極23、導電層23、中間導電層23の夫
々を形成する。多結晶珪素膜23のパターンニングは、例
えばフォトリソフラフィ技術で形成されたエッチングマ
スク及びRIE等の異方性エッチングを使用して行う。 前記第２電極23を形成する工程により、第１電極７、
誘電体膜21、第２電極23の夫々を順次積層した容量素子
Ｃが完成する。 このように、（Ｃ−６）駆動用MISFETQdのゲート電極
７を第１電極７とし、この第１電極７上に誘電体膜21を
介在させて情報蓄積ノード領域に接続された第２電極23
を設けた容量素子ＣがメモリセルMCに配置されるSRAM1
において、前記第１電極７又は第２電極23を、CVD法で
堆積され、かつこの堆積中に抵抗値を低減する不純物を
導入した多結晶珪素膜（ドープドポリシリコン膜）で形
成する。この構成により、前記CVD法で堆積した後に不
純物を導入して低抵抗化した多結晶珪素膜に比べて、多
結晶珪素膜の誘電体膜21と接触する側の表面つまり第１
電極７の上側又は第２電極23の下側の表面を平坦化でき
る。この結果、前記容量素子Ｃの第１電極７と第２電極
23との間に発生する電界集中を防止し、容量素子Ｃの誘
電体膜21の絶縁耐圧を向上できるので、SRAM1の電気的
信頼性を向上できる。また、前記容量素子Ｃの誘電体膜
21の絶縁耐圧を向上できるので、誘電体膜21を薄膜化
し、容量素子Ｃに蓄積される電荷量を増加できるので、
容量素子Ｃのサイズを縮小してメモリセルMCの占有面積
を縮小し、SRAM1の集積度を向上できる。また、前記容
量素子Ｃに蓄積される電荷量を増加できるので、メモリ
セルMCの情報保持の安定性を向上し、α線ソフトエラー
耐圧を向上できる。 また、（Ｃ−７）駆動用MISFETQdのゲート電極７を第
１電極７とし、この第１電極７上に誘電体膜21を介在さ
せて情報蓄積ノード領域に接続された第２電極23を設け
た容量素子ＣがメモリセルMCに配置されるSRAM1におい
て、前記第１電極７又は第２電極23をSi2Ｈ6及びPH3を
ソースガスとするCVD法で堆積された多結晶珪素膜23で
形成する。この構成により、CVD法で堆積した多結晶珪
素膜（単なるドープドポリシリコン）に比べて、Si2Ｈ6
及びPH3をソースガスとするCVD法で堆積された多結晶珪
素膜の誘電体膜21と接触する側の表面つまり第１電極７
の上側又は第２電極23の上側の表面をより平坦化でき
る。この結果、前記構成（Ｃ−６）の効果と同様の効果
を奏することができる。 また、（Ｃ−８）駆動用MISFETQdのゲート電極７を第
１電極７とし、この第１電極７上に誘電体膜21を介在さ
せて情報蓄積ノード領域に接続された第２電極23を設け
た容量素子ＣがメモリセルMCに配置されるSRAM1におい
て、CVD法で堆積された多結晶珪素膜23で前記第１電極
７を形成する工程と、この第１電極７上にCVD法で堆積
した酸化珪素膜で誘電体膜21を形成する工程とを備え
る。この構成により、前記第１電極７である多結晶珪素
膜の表面に熱酸化法で形成された酸化珪素膜で誘電体膜
を形成する場合に比べて、下地の多結晶珪素膜の表面の
結晶粒（グレイン）の結晶面（異なる複数の結晶面が存
在し、各結晶面で熱酸化成長速度が異なる）に無関係に
酸化珪素を堆積でき、この酸化珪素膜つまり誘電体膜21
の膜厚を均一化できるので、第１電極７と第２電極23と
の間に発生する電界集中を防止して誘電体膜21の絶縁耐
圧を向上し、SRAM1の電気的信頼性を向上できる。ま
た、前記構成（Ｃ−６）の効果と同様に、容量素子Ｃの
サイズを縮小し、メモリセルMCの占有面積を縮小できる
ので、SRAM1の集積度を向上できる。また、メモリセルM
Cの情報保持の安定性を向上し、α線ソフトエラー耐圧
を向上できる。 また、（Ｃ−９）前記構成（Ｃ−８）の第１電極７又
は第２電極23は、CVD法で堆積されかつこの堆積中に抵
抗値を低減する不純物を導入した多結晶珪素膜、或はSi
2Ｈ6及びPH3をソースガスとするCVD法で堆積された多結
晶珪素膜23で形成される。この構成により、前記構成
（Ｃ−８）の効果に加えて、前記構成（Ｃ−６）或は
（Ｃ−７）の効果を奏することができる。 また、（Ｃ−10）転送用MISFETQtの一方の半導体領域
（18）に第１駆動用MISFETQdのドレイン領域（11）及び
第２駆動用MISFETQdのゲート電極７が接続され、前記第
１駆動用MISFETQdのゲート電極７に第１電極７、第１駆
動用MISFETQdのドレイン領域に第２電極23の夫々を接続
した容量素子ＣがメモリセルMCに構成されたSRAM1にお
いて、前記第１駆動用MISFETQd及び第２駆動用MISFETQd
を形成すると共に、前記第１駆動用MISFETQdのゲート電
極７で容量素子Ｃの第１電極７を形成する工程と、前記
第１駆動用MISFETQdのドレイン領域に一方の半導体領域
が接続された転送用MISFETQtを形成する工程と、前記容
量素子Ｃの第１電極７上に誘電体膜21を介在させて容量
素子Ｃの第２電極23を形成すると共に、この第２電極23
の一部の（引き出された）導電層23で前記転送用MISFET
Qtの一方の半導体領域と第２駆動用MISFETQdのゲート電
極７を接続する工程とを備える。この構成により、前記
容量素子Ｃの第１電極７を第１駆動用MISFETQdのゲート
電極７で形成したので、前記第１電極７を形成する工程
に相当する分、SRAM1の製造プロセスの製造工程数を低
減できると共に、前記容量素子Ｃの第２電極23を形成す
る工程で（第２電極23と同一導電層を使用して）転送用
MISFETQtの一方の半導体領域と第２駆動用MISFETQdのゲ
ート電極７とを接続したので、この両者間を接続する工
程に相当する分、SRAM1の製造プロセスの製造工程数を
低減できる。 また、（Ｃ−11）前記構成（Ｃ−10）の容量素子Ｃの
第１電極７又は第２電極23は、Si2Ｈ6及びPH3をソース
ガスとするCVD法で堆積された多結晶珪素膜（ドープド
ポリシリコン）23、或はCVD法で堆積されかつこの堆積
中に抵抗値を低減する不純物を導入した多結晶珪素膜
（ドープドポリシリコン）で形成される。この構成によ
り、前記構成（Ｃ−10）の効果に加えて、構成（Ｃ−
６）或は（Ｃ−７）の効果を奏することができる。 また、（Ｃ−17）前述の構成（Ｃ−16）の駆動用MISF
ETQdのゲート電極７は容量素子Ｃの第１電極７として使
用され、前記絶縁膜（酸化珪素膜）８、絶縁膜（窒化珪
素膜）8Aの夫々が除去されたゲート電極７上には誘電体
膜21を介在させて容量素子Ｃの第２電極23が形成され
る。この構成により、前記容量素子Ｃの第１電極７であ
るゲート電極７の表面が前記熱酸化工程の際に絶縁膜
（窒化珪素膜）8Aで被覆され、表面が平坦化されるの
で、容量素子Ｃの第１電極７と第２電極23との間に発生
する電界集中を低減し、容量素子Ｃの誘電体膜21の絶縁
耐圧を向上できる。 また、（Ｃ−18）前記転送用MISFETQtの一方の半導体
領域（18）に駆動用MISFETQdのゲート電極７が接続され
たメモリセルMCで構成されたSRAM1において、ｐ-型ウエ
ル領域（基板）２の前記駆動用MISFETQdの形成領域の主
面上にゲート電極７及びその上部に絶縁膜８を形成する
工程と、ｐ-型ウエル領域２の前記転送用MISFETQtの形
成領域の主面上にゲート電極13及びその上部に前記絶縁
膜８に比べて厚い膜厚の絶縁膜15を形成すると共に、こ
の転送用MISFETQtの形成領域の主面部に前記一方の半導
体領域（18）を形成する工程と、前記駆動用MISFETQdの
ゲート電極７上の絶縁膜８の一部を除去すると共に、転
送用MISFETQtの一方の半導体領域の少なくとも一部の表
面を露出する接続孔22を形成する工程と、この接続孔22
を通して、前記転送用MISFETQtの一方の半導体領域（1
8）、駆動用MISFETQdのゲート電極７の夫々を前記ゲー
ト電極７及びゲート電極13よりも上層に形成された導電
層23で接続する工程とを備える。この構成により、前記
駆動用MISFETQdのゲート電極７上の絶縁膜８の膜厚に比
べて、転送用MISFETQtのゲート電極13上に絶縁膜15の膜
厚を厚く形成し、前記接続孔22を形成する際にゲート電
極13上に絶縁膜14を残存させたので、前記ゲート電極13
と前記導電層23との短絡を防止し、SRAM1の製造プロセ
ス上の歩留りを向上できる。 また、（Ｃ−19）転送用MISFETQtの一方の半導体領域
（18）に駆動用MISFETQdのゲート電極７が接続されたメ
モリセルMCを構成し、このメモリセルMCの転送用MISFET
Qtの他方の半導体領域（18）に相補性データ線（DL:3
3）が接続されたSRAM1において、ｐ-型ウエル領域（基
板）２の前記駆動用MISFETQdの形成領域の主面上にゲー
ト電極７を形成する工程と、ｐ-型ウエル領域２の前記
転送用MISFETQtの形成領域の主面上に前記ゲート電極７
よりも上層のゲート電極13を形成すると共に、この転送
用MISFETQtの形成領域の主面部に前記一方の半導体領域
及び他方の半導体領域（18）を形成する工程と、前記転
送用MISFETQtの一方の半導体領域、駆動用MISFETQdのゲ
ート電極７の夫々を前記ゲート電極７及びゲート電極13
よりも上層に形成された導電層23で接続すると共に、こ
の導電層23と同一導電層で転送用MISFETQtの他方の半導
体領域上に中間導電層23を形成する工程と、この中間導
電層23を介在させて、前記転送用MISFETQtの他方の半導
体領域に相補性データ線（DL:33）を接続する工程とを
備える。この構成により、前記転送用MISFETQtの一方の
半導体領域と駆動用MISFETQdのゲート電極７とを接続す
る導電層23を形成する工程で、前記中間導電層23を形成
できるので、この中間導電層23を形成する工程に相当す
る分、SRAM1の製造プロセスの製造工程数を低減でき
る。また、前記導電層23は、容量素子Ｃの第２電極23及
び負荷用MISFETQpのゲート電極23と同一導電層で形成さ
れるので、前記導電層23を形成する工程に相当する分、
SRAM1の製造プロセスの製造工程数を低減できる。
ルアレイMAYのメモリセルMCの駆動用MISFETQdのゲート
電極７上に形成された絶縁膜８及び8Aの夫々を除去す
る。この絶縁膜８及び8Aの除去は、前記ゲート電極13、
ワード線13、基準電圧線13の夫々の上部に形成された絶
縁膜15及びサイドウォールスペーサ16をエッチングマス
クとして使用し（それらマスクに規定され）て行われ
る。つまり、ゲート電極13、ワード線13、基準電圧線13
の夫々の下部に存在する絶縁膜８及び8Aは残存する。こ
の絶縁膜８及び8Aの除去は主にメモリセルMCの容量素子
Ｃの第１電極７となる駆動用MISFETQd1のゲート電極７
の表面を露出する目的で行われる。また、絶縁膜８、絶
縁膜15の夫々は本実施例においてほぼ同一エッチング速
度を有する酸化珪素膜で形成されるが、エッチングマス
クとして使用する絶縁膜15は，絶縁膜８に比べて厚い膜
厚で形成され、絶縁膜８が除去されても残存する。前記
絶縁膜８のエッチングの際、その下層の絶縁膜（窒化珪
素膜）8Aはエッチング速度が異なるので、エッチングス
トッパ層として使用される。つまり、絶縁膜８下にエッ
チングストッパ層として使用される絶縁膜8Aを形成する
ことにより、絶縁膜８のエッチングの制御性を向上でき
る。 このように、（Ｃ−16）転送用MISFETQt及び駆動用MI
SFETQdでメモリセルMCが構成されるSRAM1において、前
記ｐ-型ウエル領域（基板）２の駆動用MISFETQdの形成
領域の主面上にゲート絶縁膜６を形成する工程と、この
ゲート絶縁膜６上を含む基板全面に多結晶珪素膜７、耐
酸化マスクとしての絶縁膜（窒化珪素膜）8A、絶縁膜
（酸化珪素膜）８の夫々を順次形成する工程と、この絶
縁膜８、絶縁膜8A、多結晶珪素膜７の夫々に実質的に同
一パターンで順次パターンニングを施し、前記多結晶珪
素膜７で駆動用MISFETQdのゲート電極７を形成する工程
と、このゲート電極７の側壁にサイドウォールスペーサ
（酸化珪素膜）９を形成する工程と、ｐ-型ウエル領域
２の転送用MISFETQtの形成領域の主面上に熱酸化法でゲ
ート絶縁膜12を形成する工程と、このゲート絶縁膜12上
に転送用MISFETQtのゲート電極13を形成する工程と、基
板全面にエッチング処理を施し、前記ゲート電極７上の
絶縁膜８、絶縁膜8Aの夫々を順次除去する工程とを備え
る。この構成により、前記駆動用MISFETQdのゲート電極
７の表面部分に比べて角部8Bの酸化速度が遅い現象に基
き、前記ゲート絶縁膜12を形成する熱酸化工程で駆動用
MISFETQdのゲート電極７の端部がめくれ上がる現象を前
記ゲート電極７上の絶縁膜（窒化珪素膜：耐酸化マス
ク）8Aで低減できるので、前記ゲート電極７上の絶縁膜
（酸化珪素膜）８の膜厚を均一でき、この絶縁膜８の除
去工程でのエッチング量を低減できる。また、前記絶縁
膜８の除去工程において、前記ゲート電極７上の絶縁膜
（窒化珪素膜）8Aをエッチングストッパ層として使用
し、エッチング不足や過剰エッチングを低減できるの
で、エッチングの制御性を向上できる。また、前記ゲー
ト絶縁膜12を形成する熱酸化工程において、ゲート電極
７上の絶縁膜（窒化珪素膜）8Aを耐熱酸化マスクとして
使用し、ゲート電極７の表面部分の多結晶珪素膜の結晶
粒の成長を低減できるので、ゲート電極７の表面の平坦
化を図れる。このゲート電極７の表面の平坦化は容量素
子Ｃの第１電極７の表面を平坦化できることを意味す
る。 次に、前記ゲート電極７の露出された表面上を含む基
板全面に絶縁膜21を形成する。この絶縁膜21は主にメモ
リセルMCの容量素子Ｃの誘電体膜21として使用される。
絶縁膜21は、前記第33図の測定結果に示すように、絶縁
耐圧を向上できる、CVD法で堆積した酸化珪素膜で形成
する。容量素子Ｃの第１電極７は、Si2Ｈ6をソースガス
とするCVD法で堆積され、前記第34図に示すように、表
面を平坦化できるので、絶縁膜21は、絶縁耐圧を向上で
き、その結果、膜厚を薄くできる。また、絶縁膜21は、
単層の酸化珪素膜で形成し、膜厚を薄くできる。絶縁膜
21は約40［nm］の薄い膜厚で形成される。 次に、メモリセルMCの転送用MISFETQtの一方の半導体
領域（18）及び他方の半導体領域（18）上において、前
記絶縁膜21及びその下層の絶縁膜を除去し、接続孔22を
形成する。転送用MISFETQtの一方の半導体領域上に形成
された接続孔22は、この一方の半導体領域（18）、駆動
用MISFETQdのドレイン領域（11）、ゲート電極７、容量
素子Ｃの第２電極（23）の夫々を接続する目的で形成さ
れる。転送用MISFETQtの他方の半導体領域上に形成され
た接続孔22は、この他方の半導体領域、中間導電層（2
3）の夫々を接続する目的で形成される。この後者の絶
縁膜21に形成される接続孔22は、転送用MISFETQtのゲー
ト電極13の側壁に設けられたサイドウォールスペーサ16
よりもゲート電極13側に大きい開口サイズで形成され
る。つまり、絶縁膜21に形成された接続孔22内にはサイ
ドウォールスペーサ16が露出し、他方の半導体領域（1
8）上の実質的な接続孔22の開口サイズはサイドウォー
ルスペーサ16で規定される。したがって、実質的な接続
孔22のゲート電極13側の開口位置は、このゲート電極13
に対して自己整合で規定される。 次に、前記誘電体膜となる絶縁膜21上を含む基板全面
に多結晶珪素膜23を堆積する。この多結晶珪素膜23は第
３層目のゲート材形成工程で形成される。多結晶珪素膜
23の一部は前記接続孔22を通して前記転送用MISFETQtの
半導体領域、駆動用MISFETQdのドレイン領域及びゲート
電極７に接続される。この多結晶珪素膜23は、負荷用MI
SFETQpのゲート電極（23）、容量素子Ｃの第２電極（2
3）、導電層（23）、中間導電層（23）の夫々として使
用される。特に、多結晶珪素膜23は、前記負荷用MISFET
Qpのゲート電極（23）及び容量素子Ｃの第２電極（23）
として使用されるので、前述と同様に、Si2Ｈ6及びPH3
をソースガスとするCVD法で堆積される（ドープドポリ
シリコン）。多結晶珪素膜23は、上層の段差形状の成長
を抑えるために、例えば60〜80［nm］の薄い膜厚で形成
され、1020〜1021［atoms/cm3］程度のＰ濃度で形成さ
れる。 この後、熱処理を施し、多結晶珪素膜23に導入された
Ｐの活性化を行う。この熱処理は、窒素ガス中、700〜9
00［℃］程度の高温度で約20［分］行う。 次に、前記多結晶珪素膜23にパターンニングを施し、
第28図に示すように、負荷用MISFETQpのゲート電極23、
容量素子Ｃの第２電極23、導電層23、中間導電層23の夫
々を形成する。多結晶珪素膜23のパターンニングは、例
えばフォトリソフラフィ技術で形成されたエッチングマ
スク及びRIE等の異方性エッチングを使用して行う。 前記第２電極23を形成する工程により、第１電極７、
誘電体膜21、第２電極23の夫々を順次積層した容量素子
Ｃが完成する。 このように、（Ｃ−６）駆動用MISFETQdのゲート電極
７を第１電極７とし、この第１電極７上に誘電体膜21を
介在させて情報蓄積ノード領域に接続された第２電極23
を設けた容量素子ＣがメモリセルMCに配置されるSRAM1
において、前記第１電極７又は第２電極23を、CVD法で
堆積され、かつこの堆積中に抵抗値を低減する不純物を
導入した多結晶珪素膜（ドープドポリシリコン膜）で形
成する。この構成により、前記CVD法で堆積した後に不
純物を導入して低抵抗化した多結晶珪素膜に比べて、多
結晶珪素膜の誘電体膜21と接触する側の表面つまり第１
電極７の上側又は第２電極23の下側の表面を平坦化でき
る。この結果、前記容量素子Ｃの第１電極７と第２電極
23との間に発生する電界集中を防止し、容量素子Ｃの誘
電体膜21の絶縁耐圧を向上できるので、SRAM1の電気的
信頼性を向上できる。また、前記容量素子Ｃの誘電体膜
21の絶縁耐圧を向上できるので、誘電体膜21を薄膜化
し、容量素子Ｃに蓄積される電荷量を増加できるので、
容量素子Ｃのサイズを縮小してメモリセルMCの占有面積
を縮小し、SRAM1の集積度を向上できる。また、前記容
量素子Ｃに蓄積される電荷量を増加できるので、メモリ
セルMCの情報保持の安定性を向上し、α線ソフトエラー
耐圧を向上できる。 また、（Ｃ−７）駆動用MISFETQdのゲート電極７を第
１電極７とし、この第１電極７上に誘電体膜21を介在さ
せて情報蓄積ノード領域に接続された第２電極23を設け
た容量素子ＣがメモリセルMCに配置されるSRAM1におい
て、前記第１電極７又は第２電極23をSi2Ｈ6及びPH3を
ソースガスとするCVD法で堆積された多結晶珪素膜23で
形成する。この構成により、CVD法で堆積した多結晶珪
素膜（単なるドープドポリシリコン）に比べて、Si2Ｈ6
及びPH3をソースガスとするCVD法で堆積された多結晶珪
素膜の誘電体膜21と接触する側の表面つまり第１電極７
の上側又は第２電極23の上側の表面をより平坦化でき
る。この結果、前記構成（Ｃ−６）の効果と同様の効果
を奏することができる。 また、（Ｃ−８）駆動用MISFETQdのゲート電極７を第
１電極７とし、この第１電極７上に誘電体膜21を介在さ
せて情報蓄積ノード領域に接続された第２電極23を設け
た容量素子ＣがメモリセルMCに配置されるSRAM1におい
て、CVD法で堆積された多結晶珪素膜23で前記第１電極
７を形成する工程と、この第１電極７上にCVD法で堆積
した酸化珪素膜で誘電体膜21を形成する工程とを備え
る。この構成により、前記第１電極７である多結晶珪素
膜の表面に熱酸化法で形成された酸化珪素膜で誘電体膜
を形成する場合に比べて、下地の多結晶珪素膜の表面の
結晶粒（グレイン）の結晶面（異なる複数の結晶面が存
在し、各結晶面で熱酸化成長速度が異なる）に無関係に
酸化珪素を堆積でき、この酸化珪素膜つまり誘電体膜21
の膜厚を均一化できるので、第１電極７と第２電極23と
の間に発生する電界集中を防止して誘電体膜21の絶縁耐
圧を向上し、SRAM1の電気的信頼性を向上できる。ま
た、前記構成（Ｃ−６）の効果と同様に、容量素子Ｃの
サイズを縮小し、メモリセルMCの占有面積を縮小できる
ので、SRAM1の集積度を向上できる。また、メモリセルM
Cの情報保持の安定性を向上し、α線ソフトエラー耐圧
を向上できる。 また、（Ｃ−９）前記構成（Ｃ−８）の第１電極７又
は第２電極23は、CVD法で堆積されかつこの堆積中に抵
抗値を低減する不純物を導入した多結晶珪素膜、或はSi
2Ｈ6及びPH3をソースガスとするCVD法で堆積された多結
晶珪素膜23で形成される。この構成により、前記構成
（Ｃ−８）の効果に加えて、前記構成（Ｃ−６）或は
（Ｃ−７）の効果を奏することができる。 また、（Ｃ−10）転送用MISFETQtの一方の半導体領域
（18）に第１駆動用MISFETQdのドレイン領域（11）及び
第２駆動用MISFETQdのゲート電極７が接続され、前記第
１駆動用MISFETQdのゲート電極７に第１電極７、第１駆
動用MISFETQdのドレイン領域に第２電極23の夫々を接続
した容量素子ＣがメモリセルMCに構成されたSRAM1にお
いて、前記第１駆動用MISFETQd及び第２駆動用MISFETQd
を形成すると共に、前記第１駆動用MISFETQdのゲート電
極７で容量素子Ｃの第１電極７を形成する工程と、前記
第１駆動用MISFETQdのドレイン領域に一方の半導体領域
が接続された転送用MISFETQtを形成する工程と、前記容
量素子Ｃの第１電極７上に誘電体膜21を介在させて容量
素子Ｃの第２電極23を形成すると共に、この第２電極23
の一部の（引き出された）導電層23で前記転送用MISFET
Qtの一方の半導体領域と第２駆動用MISFETQdのゲート電
極７を接続する工程とを備える。この構成により、前記
容量素子Ｃの第１電極７を第１駆動用MISFETQdのゲート
電極７で形成したので、前記第１電極７を形成する工程
に相当する分、SRAM1の製造プロセスの製造工程数を低
減できると共に、前記容量素子Ｃの第２電極23を形成す
る工程で（第２電極23と同一導電層を使用して）転送用
MISFETQtの一方の半導体領域と第２駆動用MISFETQdのゲ
ート電極７とを接続したので、この両者間を接続する工
程に相当する分、SRAM1の製造プロセスの製造工程数を
低減できる。 また、（Ｃ−11）前記構成（Ｃ−10）の容量素子Ｃの
第１電極７又は第２電極23は、Si2Ｈ6及びPH3をソース
ガスとするCVD法で堆積された多結晶珪素膜（ドープド
ポリシリコン）23、或はCVD法で堆積されかつこの堆積
中に抵抗値を低減する不純物を導入した多結晶珪素膜
（ドープドポリシリコン）で形成される。この構成によ
り、前記構成（Ｃ−10）の効果に加えて、構成（Ｃ−
６）或は（Ｃ−７）の効果を奏することができる。 また、（Ｃ−17）前述の構成（Ｃ−16）の駆動用MISF
ETQdのゲート電極７は容量素子Ｃの第１電極７として使
用され、前記絶縁膜（酸化珪素膜）８、絶縁膜（窒化珪
素膜）8Aの夫々が除去されたゲート電極７上には誘電体
膜21を介在させて容量素子Ｃの第２電極23が形成され
る。この構成により、前記容量素子Ｃの第１電極７であ
るゲート電極７の表面が前記熱酸化工程の際に絶縁膜
（窒化珪素膜）8Aで被覆され、表面が平坦化されるの
で、容量素子Ｃの第１電極７と第２電極23との間に発生
する電界集中を低減し、容量素子Ｃの誘電体膜21の絶縁
耐圧を向上できる。 また、（Ｃ−18）前記転送用MISFETQtの一方の半導体
領域（18）に駆動用MISFETQdのゲート電極７が接続され
たメモリセルMCで構成されたSRAM1において、ｐ-型ウエ
ル領域（基板）２の前記駆動用MISFETQdの形成領域の主
面上にゲート電極７及びその上部に絶縁膜８を形成する
工程と、ｐ-型ウエル領域２の前記転送用MISFETQtの形
成領域の主面上にゲート電極13及びその上部に前記絶縁
膜８に比べて厚い膜厚の絶縁膜15を形成すると共に、こ
の転送用MISFETQtの形成領域の主面部に前記一方の半導
体領域（18）を形成する工程と、前記駆動用MISFETQdの
ゲート電極７上の絶縁膜８の一部を除去すると共に、転
送用MISFETQtの一方の半導体領域の少なくとも一部の表
面を露出する接続孔22を形成する工程と、この接続孔22
を通して、前記転送用MISFETQtの一方の半導体領域（1
8）、駆動用MISFETQdのゲート電極７の夫々を前記ゲー
ト電極７及びゲート電極13よりも上層に形成された導電
層23で接続する工程とを備える。この構成により、前記
駆動用MISFETQdのゲート電極７上の絶縁膜８の膜厚に比
べて、転送用MISFETQtのゲート電極13上に絶縁膜15の膜
厚を厚く形成し、前記接続孔22を形成する際にゲート電
極13上に絶縁膜14を残存させたので、前記ゲート電極13
と前記導電層23との短絡を防止し、SRAM1の製造プロセ
ス上の歩留りを向上できる。 また、（Ｃ−19）転送用MISFETQtの一方の半導体領域
（18）に駆動用MISFETQdのゲート電極７が接続されたメ
モリセルMCを構成し、このメモリセルMCの転送用MISFET
Qtの他方の半導体領域（18）に相補性データ線（DL:3
3）が接続されたSRAM1において、ｐ-型ウエル領域（基
板）２の前記駆動用MISFETQdの形成領域の主面上にゲー
ト電極７を形成する工程と、ｐ-型ウエル領域２の前記
転送用MISFETQtの形成領域の主面上に前記ゲート電極７
よりも上層のゲート電極13を形成すると共に、この転送
用MISFETQtの形成領域の主面部に前記一方の半導体領域
及び他方の半導体領域（18）を形成する工程と、前記転
送用MISFETQtの一方の半導体領域、駆動用MISFETQdのゲ
ート電極７の夫々を前記ゲート電極７及びゲート電極13
よりも上層に形成された導電層23で接続すると共に、こ
の導電層23と同一導電層で転送用MISFETQtの他方の半導
体領域上に中間導電層23を形成する工程と、この中間導
電層23を介在させて、前記転送用MISFETQtの他方の半導
体領域に相補性データ線（DL:33）を接続する工程とを
備える。この構成により、前記転送用MISFETQtの一方の
半導体領域と駆動用MISFETQdのゲート電極７とを接続す
る導電層23を形成する工程で、前記中間導電層23を形成
できるので、この中間導電層23を形成する工程に相当す
る分、SRAM1の製造プロセスの製造工程数を低減でき
る。また、前記導電層23は、容量素子Ｃの第２電極23及
び負荷用MISFETQpのゲート電極23と同一導電層で形成さ
れるので、前記導電層23を形成する工程に相当する分、
SRAM1の製造プロセスの製造工程数を低減できる。
【第３ゲート絶縁膜の形成工程】 次に、前記ゲート電極23、第２電極23、導電層23、中
間導電層23の夫々の上部を含む基板全面に絶縁膜24を形
成する。絶縁膜24は、下層の前記ゲート電極23等の導電
層、上層の導電層（26）の夫々を電気的に分離すると共
に、負荷用MISFETQpのゲート絶縁膜24として使用され
る。絶縁膜24は、前述の容量素子Ｃの誘電体膜21等と同
様に、無機シランガスをソースガスとするCVD法で堆積
した酸化珪素膜で形成する。絶縁膜24は、絶縁耐圧を確
保する目的で約10［nm］以上の膜厚で形成し、負荷用MI
SFETQpのゲート絶縁膜24として使用するので、導通特性
（ON特性）を確保する目的で約50［nm］以下の膜厚で形
成する。本実施例において、絶縁膜24は例えば35〜45
［nm］の膜厚で形成される。
間導電層23の夫々の上部を含む基板全面に絶縁膜24を形
成する。絶縁膜24は、下層の前記ゲート電極23等の導電
層、上層の導電層（26）の夫々を電気的に分離すると共
に、負荷用MISFETQpのゲート絶縁膜24として使用され
る。絶縁膜24は、前述の容量素子Ｃの誘電体膜21等と同
様に、無機シランガスをソースガスとするCVD法で堆積
した酸化珪素膜で形成する。絶縁膜24は、絶縁耐圧を確
保する目的で約10［nm］以上の膜厚で形成し、負荷用MI
SFETQpのゲート絶縁膜24として使用するので、導通特性
（ON特性）を確保する目的で約50［nm］以下の膜厚で形
成する。本実施例において、絶縁膜24は例えば35〜45
［nm］の膜厚で形成される。
【第４層目のゲート材形成工程】 次に、メモリセルアレイMAYのメモリセルMCの導電層2
3の上部において、前記絶縁膜24に接続孔25を形成す
る。接続孔25は下層の導電層23、上層の導電層（26、実
際には負荷用MISFETQpのｎ型チャネル形成領域26N）の
夫々を接続する目的で形成される。 次に、前記絶縁膜24上を含む基板全面に多結晶珪素膜
26を形成する。この多結晶珪素膜26は第４層目のゲート
材形成工程により形成される。多結晶珪素膜26は負荷用
MISFETQpのｎ型チャネル形成領域（26N）、ソース領域
（26P）、電源電圧線（Vcc:26P）の夫々を形成する。多
結晶珪素膜26は、前述の多結晶珪素膜７、13A、23の夫
々と異なり、Si2Ｈ6をソースガスとするCVD法で堆積し
た所謂ノンドープドポリシリコンで形成する。多結晶珪
素膜26は例えば40［nm］の薄い膜厚で形成する。 前記多結晶珪素膜26は、前述のように、結晶粒が膜厚
の均一性に影響を及ぼさない30［nm］以上の膜厚で形成
する。また、多結晶珪素膜26は、負荷用MISFETQpとして
リーク電流を低減するために、第39図（リーク電流の膜
厚依存性を示す図）に示すように、50［nm］以下の膜厚
で形成する。第39図中、横軸は多結晶珪素膜の膜厚［n
m］を示し、縦軸はリーク電流量［pA］を示す。第39図
に示すように、多結晶珪素膜は、約50［nm］以下の膜厚
になると急激にリーク電流量を低減できる。
3の上部において、前記絶縁膜24に接続孔25を形成す
る。接続孔25は下層の導電層23、上層の導電層（26、実
際には負荷用MISFETQpのｎ型チャネル形成領域26N）の
夫々を接続する目的で形成される。 次に、前記絶縁膜24上を含む基板全面に多結晶珪素膜
26を形成する。この多結晶珪素膜26は第４層目のゲート
材形成工程により形成される。多結晶珪素膜26は負荷用
MISFETQpのｎ型チャネル形成領域（26N）、ソース領域
（26P）、電源電圧線（Vcc:26P）の夫々を形成する。多
結晶珪素膜26は、前述の多結晶珪素膜７、13A、23の夫
々と異なり、Si2Ｈ6をソースガスとするCVD法で堆積し
た所謂ノンドープドポリシリコンで形成する。多結晶珪
素膜26は例えば40［nm］の薄い膜厚で形成する。 前記多結晶珪素膜26は、前述のように、結晶粒が膜厚
の均一性に影響を及ぼさない30［nm］以上の膜厚で形成
する。また、多結晶珪素膜26は、負荷用MISFETQpとして
リーク電流を低減するために、第39図（リーク電流の膜
厚依存性を示す図）に示すように、50［nm］以下の膜厚
で形成する。第39図中、横軸は多結晶珪素膜の膜厚［n
m］を示し、縦軸はリーク電流量［pA］を示す。第39図
に示すように、多結晶珪素膜は、約50［nm］以下の膜厚
になると急激にリーク電流量を低減できる。
【第３ソース領域及びドレイン領域の形成工程】 次に、図示しないが、前記多結晶珪素膜26上に絶縁膜
を形成する。この絶縁膜は、不純物導入の際の汚染防
止、表面のダケージの緩和等を目的として形成される。
絶縁膜は、例えば熱酸化法で形成した酸化珪素膜で形成
し、約４〜６［nm］程度の薄い膜厚で形成する。 次に、前記多結晶珪素膜26の全面にしきい値電圧調整
用不純物を導入する。このしきい値電圧調整用不純物は
ｎ型不純物例えばＰを使用する。Ｐは負荷用MISFETQpの
しきい値電圧をエンハンスメント型にする目的で導入さ
れる。エンハンスト型のしきい値電圧は約1017〜10
18［atoms/cm3］の不純物濃度で得られる。したがっ
て、Ｐは、イオン打込み法を使用し、約30［KeV］程度
のエネルギで約1012〜1013［atoms/cm2］程度導入され
る。多結晶珪素膜に導入されるＰの不純物濃度が10
18［atoms/cm3］を越えた場合、多結晶珪素膜はしきい
値電圧が上昇する（絶対値で大きくなる）ので高抵抗素
子として作用する。つまり、負荷用MISFETQpは、非導通
時（OFF時）において、ｎ型チャネル形成領域（26N）で
のリーク電流分に相当する電流しかメモリセルMCの情報
蓄積ノード領域に電源電圧Vccを供給できないので、情
報の保持特性が劣化する。また、多結晶珪素膜に導入さ
れるＰの不純物濃度をさらに増加し、しきい値電圧を上
昇させると、リーク電流量が増大する。このリーク電流
の増大は消費電力化の妨げになる。前記しきい値電圧調
整用不純物を導入する工程により、ｎ型チャネル形成領
域26Nが形成される。 次に、メモリセルアレイMAYのメモリセルMCの負荷用M
ISFETQpのソース領域（26P）の形成領域及び電源電圧線
（Vcc:26P）の形成領域において、前記多結晶珪素膜26
にｐ型不純物を導入する。ｐ型不純物は、例えばBF2を
使用し、前記第13図に符号26pを付けて二点鎖線で囲ま
れた領域内に導入される。BF2は、イオン打込み法を使
用し、約30［KeV］程度のエネルギで約1013［atoms/c
m2］程度導入される。ｐ型不純物の導入に際してはフォ
トリソグラフィ技術で形成されたフォトレジスト膜を不
純物導入マスクとして使用する。 次に、前記多結晶珪素膜26にパターンニングを施し、
ｎ型チャネル形成領域26N、ソース領域26P、電源電圧線
26Pの夫々を形成する。多結晶珪素膜26のパターニング
は、例えばフォトリソグラフィ技術で形成されたエッチ
ングマスクを使用し、RIE等の異方性エッチングで行
う。前記ｎ型チャネル形成領域26N及びソース領域26Pが
形成されると、第29図に示すように、メモリセルMCの負
荷用MISFETQpが完成する。また、この負荷用MISFETQpの
完成により、メモリセルMCが完成する。また、前記電源
電圧線26Pは、前記第22図に示すように、周辺回路の領
域（Ｘデコーダ回路XDECの領域）において、接続孔25を
通してｐ+型半導体領域20に接続される。このｐ+型半導
体領域20は、周辺回路のｐチャネルMISFETQpのソース領
域、ドレイン領域（20）の夫々と同一製造工程で形成さ
れる。 このように、（Ｂ−９）CVD法で堆積した多結晶珪素
膜26でｎ型チャネル形成領域26N、ソース領域26P（及び
ドレイン領域）を形成した負荷用MISFETQpでメモリセル
MCを構成するSRAM1において、前記メモリセルMCの負荷
用MISFETQpのｎ型チャネル形成領域（ノンドープドポリ
シリコン）に、チャネル導電型（ｐ型）と反対導電型の
ｎ型不純物を導入する。この構成により、前記メモリセ
ルMCの負荷用MISFETQpのしきい値電圧を絶対値で大きく
し、しきい値電圧をエンハストメント型に設定し、負荷
用MISFETQpの導通、非導通（ON,OFF）の制御を確実に行
えるので、電源電圧線（Vcc）26PからメモリセルMCの情
報蓄積ノード領域への電源電圧Vccの供給が確実に行
え、情報を安定に保持できると共に、無駄な電流の供給
（リーク電流）を低減し、バッテリィバックアップ方式
を採用するSRAM1のスタンバイ電流量を低減できる。 また、（Ｃ−20）駆動用MISFETQd及び負荷用MISFETQp
でメモリセルMCが構成されるSRAM1において、前記ｐ-型
ウエル領域（基板）２の前記メモリセルMCの駆動用MISF
ETQdの形成領域の主面に、この駆動用MISFETQdのゲート
電極７、ソース領域及びドレイン領域（11）を形成する
工程と、この駆動用MISFETQdのゲート電極７上に誘電体
膜21を介在させて前記負荷用MISFETQpのゲート電極23を
形成すると共に、このゲート電極23を前記駆動用MISFET
Qdのドレイン領域（11）に接続する工程と、この負荷用
MISFETQpのゲート電極23上にゲート絶縁膜24を介在させ
てこの負荷用MISFETQpのｎ型チャネル形成領域26N、ソ
ース領域（及びドレイン領域）26Pを形成する工程とを
備える。この構成により、前記駆動用MISFETQdのゲート
電極７を形成する工程で情報蓄積ノード領域間に挿入さ
れる容量素子Ｃの第１電極７、負荷用MISFETQpのゲート
電極23を形成する工程で前記容量素子Ｃの第２電極23の
夫々を形成できるので、前記容量素子Ｃを形成する工程
に相当する分、SRAM1の製造プロセスの製造工程数を低
減できる。また、前記メモリセルMCの駆動用MISFETQd上
に、前記負荷用MISFETQp、容量素子Ｃの夫々を重ね合せ
たので、この重ね合せに相当する分、メモリセルMCの占
有面積を縮小し、SRAM1の集積度を向上できる。 また、（Ｃ−21）前記構成（Ｃ−20）前記負荷用MISF
ETQpのゲート電極23は、Si2Ｈ6をソースガスとするCVD
法で堆積された多結晶珪素膜（ドープドポリシリコン）
23、或はCVD法で堆積されかつこの堆積中に抵抗値を低
減する不純物を導入した多結晶珪素膜（ドープドポリシ
リコン）で形成する。この構成により、CVD法で堆積し
た（ノンドープドポリシリコン）後に不純物を導入して
低抵抗化した多結晶珪素膜に比べて、多結晶珪素膜23の
ゲート絶縁膜24と接触する側の表面つまりゲート電極23
の上側の表面を平坦化できる。この結果、前記負荷用MI
SFETQpのゲート電極23とｎ型チャネル形成領域26N（又
はソース領域26P）との間に発生する電界集中を防止
し、ゲート絶縁膜24の絶縁耐圧を向上できるので、負荷
用MISFETQpのゲート絶縁膜24の膜厚を薄膜化できる。負
荷用MISFETQpのゲート絶縁膜24の薄膜化は、導通特性
（ON特性）の向上等、電気的特性を向上できる。 また、（Ｃ−22）前記構成（Ｃ−21）の負荷用MISFET
Qpのｎ型チャネル形成領域26Nは30〜50［nm］の膜厚で
形成される。この構成により、前記負荷用MISFETQpのｎ
型チャネル形成領域26Pでのリーク電流が著しく低減で
き、電源電圧VccからメモリセルMCの情報蓄積ノード領
域に供給される無駄な電流量を低減できるので、バッテ
リィバックアップ方式を採用するSRAM1のスタンバイ電
流量を低減できる。 また、（Ｃ−23）の前記構成（Ｃ−21）の負荷用MISF
ETQpのゲート絶縁膜23はCVD法で堆積された酸化珪素膜
で形成される。この構成により、前記負荷用MISFETQpの
ゲート電極23のゲート絶縁膜24の側の表面を平坦化で
き、ゲート絶縁膜24の絶縁耐圧を向上できるので、ゲー
ト絶縁膜24の膜厚の薄膜化を図れる。この結果、負荷用
MISFETQpの電気的特性を向上できる。 また、（Ｃ−24）前記構成（Ｃ−23）の負荷用MISFET
Qpのゲート絶縁膜24は30〜50［nm］の膜厚で形成され
る。この構成により、前記負荷用MISFETQpのゲート絶縁
膜24の膜厚を薄膜化したので、負荷用MISFETQpの電気的
特性を向上できる。
を形成する。この絶縁膜は、不純物導入の際の汚染防
止、表面のダケージの緩和等を目的として形成される。
絶縁膜は、例えば熱酸化法で形成した酸化珪素膜で形成
し、約４〜６［nm］程度の薄い膜厚で形成する。 次に、前記多結晶珪素膜26の全面にしきい値電圧調整
用不純物を導入する。このしきい値電圧調整用不純物は
ｎ型不純物例えばＰを使用する。Ｐは負荷用MISFETQpの
しきい値電圧をエンハンスメント型にする目的で導入さ
れる。エンハンスト型のしきい値電圧は約1017〜10
18［atoms/cm3］の不純物濃度で得られる。したがっ
て、Ｐは、イオン打込み法を使用し、約30［KeV］程度
のエネルギで約1012〜1013［atoms/cm2］程度導入され
る。多結晶珪素膜に導入されるＰの不純物濃度が10
18［atoms/cm3］を越えた場合、多結晶珪素膜はしきい
値電圧が上昇する（絶対値で大きくなる）ので高抵抗素
子として作用する。つまり、負荷用MISFETQpは、非導通
時（OFF時）において、ｎ型チャネル形成領域（26N）で
のリーク電流分に相当する電流しかメモリセルMCの情報
蓄積ノード領域に電源電圧Vccを供給できないので、情
報の保持特性が劣化する。また、多結晶珪素膜に導入さ
れるＰの不純物濃度をさらに増加し、しきい値電圧を上
昇させると、リーク電流量が増大する。このリーク電流
の増大は消費電力化の妨げになる。前記しきい値電圧調
整用不純物を導入する工程により、ｎ型チャネル形成領
域26Nが形成される。 次に、メモリセルアレイMAYのメモリセルMCの負荷用M
ISFETQpのソース領域（26P）の形成領域及び電源電圧線
（Vcc:26P）の形成領域において、前記多結晶珪素膜26
にｐ型不純物を導入する。ｐ型不純物は、例えばBF2を
使用し、前記第13図に符号26pを付けて二点鎖線で囲ま
れた領域内に導入される。BF2は、イオン打込み法を使
用し、約30［KeV］程度のエネルギで約1013［atoms/c
m2］程度導入される。ｐ型不純物の導入に際してはフォ
トリソグラフィ技術で形成されたフォトレジスト膜を不
純物導入マスクとして使用する。 次に、前記多結晶珪素膜26にパターンニングを施し、
ｎ型チャネル形成領域26N、ソース領域26P、電源電圧線
26Pの夫々を形成する。多結晶珪素膜26のパターニング
は、例えばフォトリソグラフィ技術で形成されたエッチ
ングマスクを使用し、RIE等の異方性エッチングで行
う。前記ｎ型チャネル形成領域26N及びソース領域26Pが
形成されると、第29図に示すように、メモリセルMCの負
荷用MISFETQpが完成する。また、この負荷用MISFETQpの
完成により、メモリセルMCが完成する。また、前記電源
電圧線26Pは、前記第22図に示すように、周辺回路の領
域（Ｘデコーダ回路XDECの領域）において、接続孔25を
通してｐ+型半導体領域20に接続される。このｐ+型半導
体領域20は、周辺回路のｐチャネルMISFETQpのソース領
域、ドレイン領域（20）の夫々と同一製造工程で形成さ
れる。 このように、（Ｂ−９）CVD法で堆積した多結晶珪素
膜26でｎ型チャネル形成領域26N、ソース領域26P（及び
ドレイン領域）を形成した負荷用MISFETQpでメモリセル
MCを構成するSRAM1において、前記メモリセルMCの負荷
用MISFETQpのｎ型チャネル形成領域（ノンドープドポリ
シリコン）に、チャネル導電型（ｐ型）と反対導電型の
ｎ型不純物を導入する。この構成により、前記メモリセ
ルMCの負荷用MISFETQpのしきい値電圧を絶対値で大きく
し、しきい値電圧をエンハストメント型に設定し、負荷
用MISFETQpの導通、非導通（ON,OFF）の制御を確実に行
えるので、電源電圧線（Vcc）26PからメモリセルMCの情
報蓄積ノード領域への電源電圧Vccの供給が確実に行
え、情報を安定に保持できると共に、無駄な電流の供給
（リーク電流）を低減し、バッテリィバックアップ方式
を採用するSRAM1のスタンバイ電流量を低減できる。 また、（Ｃ−20）駆動用MISFETQd及び負荷用MISFETQp
でメモリセルMCが構成されるSRAM1において、前記ｐ-型
ウエル領域（基板）２の前記メモリセルMCの駆動用MISF
ETQdの形成領域の主面に、この駆動用MISFETQdのゲート
電極７、ソース領域及びドレイン領域（11）を形成する
工程と、この駆動用MISFETQdのゲート電極７上に誘電体
膜21を介在させて前記負荷用MISFETQpのゲート電極23を
形成すると共に、このゲート電極23を前記駆動用MISFET
Qdのドレイン領域（11）に接続する工程と、この負荷用
MISFETQpのゲート電極23上にゲート絶縁膜24を介在させ
てこの負荷用MISFETQpのｎ型チャネル形成領域26N、ソ
ース領域（及びドレイン領域）26Pを形成する工程とを
備える。この構成により、前記駆動用MISFETQdのゲート
電極７を形成する工程で情報蓄積ノード領域間に挿入さ
れる容量素子Ｃの第１電極７、負荷用MISFETQpのゲート
電極23を形成する工程で前記容量素子Ｃの第２電極23の
夫々を形成できるので、前記容量素子Ｃを形成する工程
に相当する分、SRAM1の製造プロセスの製造工程数を低
減できる。また、前記メモリセルMCの駆動用MISFETQd上
に、前記負荷用MISFETQp、容量素子Ｃの夫々を重ね合せ
たので、この重ね合せに相当する分、メモリセルMCの占
有面積を縮小し、SRAM1の集積度を向上できる。 また、（Ｃ−21）前記構成（Ｃ−20）前記負荷用MISF
ETQpのゲート電極23は、Si2Ｈ6をソースガスとするCVD
法で堆積された多結晶珪素膜（ドープドポリシリコン）
23、或はCVD法で堆積されかつこの堆積中に抵抗値を低
減する不純物を導入した多結晶珪素膜（ドープドポリシ
リコン）で形成する。この構成により、CVD法で堆積し
た（ノンドープドポリシリコン）後に不純物を導入して
低抵抗化した多結晶珪素膜に比べて、多結晶珪素膜23の
ゲート絶縁膜24と接触する側の表面つまりゲート電極23
の上側の表面を平坦化できる。この結果、前記負荷用MI
SFETQpのゲート電極23とｎ型チャネル形成領域26N（又
はソース領域26P）との間に発生する電界集中を防止
し、ゲート絶縁膜24の絶縁耐圧を向上できるので、負荷
用MISFETQpのゲート絶縁膜24の膜厚を薄膜化できる。負
荷用MISFETQpのゲート絶縁膜24の薄膜化は、導通特性
（ON特性）の向上等、電気的特性を向上できる。 また、（Ｃ−22）前記構成（Ｃ−21）の負荷用MISFET
Qpのｎ型チャネル形成領域26Nは30〜50［nm］の膜厚で
形成される。この構成により、前記負荷用MISFETQpのｎ
型チャネル形成領域26Pでのリーク電流が著しく低減で
き、電源電圧VccからメモリセルMCの情報蓄積ノード領
域に供給される無駄な電流量を低減できるので、バッテ
リィバックアップ方式を採用するSRAM1のスタンバイ電
流量を低減できる。 また、（Ｃ−23）の前記構成（Ｃ−21）の負荷用MISF
ETQpのゲート絶縁膜23はCVD法で堆積された酸化珪素膜
で形成される。この構成により、前記負荷用MISFETQpの
ゲート電極23のゲート絶縁膜24の側の表面を平坦化で
き、ゲート絶縁膜24の絶縁耐圧を向上できるので、ゲー
ト絶縁膜24の膜厚の薄膜化を図れる。この結果、負荷用
MISFETQpの電気的特性を向上できる。 また、（Ｃ−24）前記構成（Ｃ−23）の負荷用MISFET
Qpのゲート絶縁膜24は30〜50［nm］の膜厚で形成され
る。この構成により、前記負荷用MISFETQpのゲート絶縁
膜24の膜厚を薄膜化したので、負荷用MISFETQpの電気的
特性を向上できる。
【第１層目金属配線形成工程】 次に、前記メモリセルMC上を含む基板全面に層間絶縁
膜27を形成する。層間絶縁膜27は酸化珪素膜27A、BPSG
膜27Bの夫々を順次積層した２層の積層構造で構成され
る。 下層の酸化珪素膜27Aは上層のBPSG膜27Bに含有される
Ｂ、Ｐの夫々の下層側への漏れを防止する目的で形成さ
れる。酸化珪素膜27Aは例えばSi（OC2Ｈ5）4をソースガ
スとする、高温度（例えば600〜800［℃］）、低圧力
（例えば1.0［torr］）のCVD法で堆積される。酸化珪素
膜は例えば140〜160［nm］の薄膜で形成される。 上層のBPSG膜27Bは表面を平坦化して上層の段差形状
の成長を抑える目的で形成される。BPSG膜27Bは主に無
機シラン（例えばSiH4）をソースガスとするCVD法で堆
積される。このBPSG膜27Bは、例えば280〜320［nm］の
膜厚で堆積後、グラスフローを施し、表面が平坦化され
る。グラスフローは、例えば窒素ガス中、800〜900
［℃］の高温度で約10［分］行う。 次に、前記層間絶縁膜27に接続孔28を形成する。接続
孔28は、メモリセルアレイMAYにおいて、メモリセルMC
の転送用MISFETQtの他方の半導体領域（18）上に形成さ
れた中間導電層23上に形成される。接続孔26は、フォト
リソグラフィ技術で形成されたエッチングマスクを使用
し、RIE等の異方性エッチングで形成する。また、接続
孔28は、前記第21図に示すように、周辺回路のｎチャネ
ルMISFETQnのｎ+型半導体領域18上、ｐチャネルMISFETQ
pのｐ+型半導体領域20上等にも形成される。さらに、接
続孔28は、前記第22図に示す周辺回路の電源電圧線26P
の接続部分において、ｐ+型半導体領域20上にも形成さ
れる。 次に、前記層間絶縁膜27上を含む基板全面に高融点金
属膜29を形成する。高融点金属膜29は第１層目の金属配
線形成工程で形成される。この高融点金属膜29は例えば
スパッタ法で堆積したＷ膜で形成する。Ｗ膜は、CVD法
で堆積した場合、段差形状部分でのステップカバレッジ
は良好であるが、層間絶縁膜27の表面ら剥がれ易い、ス
パッタ法で堆積されるＷ膜は、層間絶縁膜27の表面での
接着性が高い利点があるが、ステップカバレッジが悪
く、しかも膜厚で厚いと内部応力が増大する欠点があ
る。そこで、本実施例のSRAM1は、Ｗ膜の接着性が高い
利点を生かし、Ｗ膜の下地の層間絶縁膜27を平坦化し
（BPSG膜27Bを使用しグラスフローを施す）てステップ
カバレッジに対処し、Ｗ膜を薄膜化して内部応力に対処
する。Ｗ膜は金属配線としては薄い例えば280〜320［n
m］の膜厚で形成する。 次に、前記高融点金属膜29にパターンニングを施し、
第30図に示すように、メモリセルアレイMAYにおいて、
メインワード線（MWL）29、サブワード線（SWL）29、中
間導電層29の夫々を形成する。前記中間導電層29の一部
は接続孔28を通して下層の中間導電層23に接続される。
この中間導電層23はメモリセルMCの転送用MISFETQtの他
方の半導体領域（18）に接続される。また、前記第21図
に示すように、周辺回路において、配線29が形成され
る。さらに、前記第22図に示す周辺回路において、電源
用中間配線（Vcc）29が形成される。この電源用中間配
線29は、接続孔28を通してｐ+型半導体領域20に一旦接
続され、このｐ+型半導体領域20を介してメモリセルア
レイMAY上を延在する電源電圧線26Pに接続される。前記
高融点金属膜29のパターンニングは、例えばフォトリソ
グラフィ技術で形成されたエッチングマスクを使用し、
異方性エッチングで行う。 このように、（Ａ−12）前述の構成（Ａ−11）のメイ
ンワード線（MWL）29、サブワード線（SWL）29の夫々は
スパッタ法で堆積した高融点金属膜（Ｗ膜）で構成し、
このメインワート線29、サブワード線29の夫々の下地の
層間絶縁膜27はグラスフローで平坦化処理が施されたBP
SG膜（酸化珪素膜）27Bで構成される。この構成によ
り、前記スパッタ法で堆積した高融点金属膜29は下地の
層間絶縁膜27との接着性がCVD法で堆積した高融点金属
膜に比べて高いので、メインワード線29、サブワード線
29の夫々の剥離を防止できると共に、下地の層間絶縁膜
27は平坦化処理が施されているので、メインワード線2
9、サブワード線29の夫々のステップカバレッジを向上
し、メインワード線29、サブワード線29の夫々の断線不
良を防止できる。また、スパッタ法で堆積した高融点金
属膜29は、薄い膜厚、約280〜320［nm］で形成し、内部
応力を低減する。 また、（Ｄ−６）メモリセルMCに電源電圧Vccを供給
する電源電圧線26Pが、メモリセルアレイMAYの周辺部分
で、電源電圧線26Pの上層に層間絶縁膜27等を介在させ
て設けられた電源用中間配線29に接続されるSRAM1にお
いて、ｎ+型ウエル領域（基板）３上の前記メモリセル
アレイMAYの周辺部分にｐ+型半導体領域20を形成する工
程と、このｐ+型半導体領域20上を含む基板全面に層間
絶縁膜21及び24を形成する工程と、この層間絶縁膜21及
び24の前記ｐ+型半導体領域20の一部の領域上を除去
し、接続孔25を形成する工程と、前記層間絶縁膜24上に
前記接続孔25を通してｐ+型半導体領域20の一部の領域
に接続される電源電圧線26Pを形成する工程と、前記電
源電圧線26P上を含む基板全面に層間絶縁膜27を形成す
る工程と、この層間絶縁膜27、前記層間絶縁膜21及び24
の前記ｐ+型半導体領域20の他部の領域上を除去し、接
続孔28を形成する工程と、前記層間絶縁膜27上に前記接
続孔28を通してｐ+型半導体領域20の他部の領域に接続
される電源用中間配線29を形成する工程とを備える。こ
の構成により、前記接続孔28は、前記電源電圧線26P上
でなく、電源電圧線26Pと異なる領域のｐ+型半導体領域
20上に形成し（ｐ+型半導体領域20を接続孔28を形成す
る際のバッファ層として形成し）、接続孔28の形成に際
し、オーバーエッチングによる電源電圧線26Pの突抜け
不良を防止できるので、SRAM1の製造プロセス上の歩留
りを向上できる。なお、この接触構造において、電源電
圧線26P、電源用中間配線29の夫々の間には、ｐ+型半導
体領域20に限定されず、電源電圧線26Pよりも下層の導
電層（例えば23、13、７又はそれらの積層膜）を介在し
てもよい。ただし、電源電圧線26Pはｐ型で形成されて
いるので、この導電層は、多結晶珪素膜で形成する場
合、pn接合が生成されないように、ｐ型で形成する。ま
た、前記導電層はpn接合が生成されない高融点金属膜等
で形成してもよい。 また、（Ｄ−７）前記構成（Ｄ−６）のｐ+型半導体
領域20を形成する工程は、前記メモリセルアレイMAYの
周辺領域に配置された周辺回路のｐチャネルMISFETQpの
ソース領域、ドレイン領域（20）の夫々を形成する工程
と同一製造工程で形成される。この構成により、前記周
辺回路のｐチャネルMISFETQpのソース領域、ドレイン領
域の夫々を形成する工程と同一製造工程で前記ｐ+型半
導体領域20を形成できるので、このｐ+型半導体領域20
を形成する工程に相当する分、SRAM1の製造プロセスの
製造工程数を低減できる。
膜27を形成する。層間絶縁膜27は酸化珪素膜27A、BPSG
膜27Bの夫々を順次積層した２層の積層構造で構成され
る。 下層の酸化珪素膜27Aは上層のBPSG膜27Bに含有される
Ｂ、Ｐの夫々の下層側への漏れを防止する目的で形成さ
れる。酸化珪素膜27Aは例えばSi（OC2Ｈ5）4をソースガ
スとする、高温度（例えば600〜800［℃］）、低圧力
（例えば1.0［torr］）のCVD法で堆積される。酸化珪素
膜は例えば140〜160［nm］の薄膜で形成される。 上層のBPSG膜27Bは表面を平坦化して上層の段差形状
の成長を抑える目的で形成される。BPSG膜27Bは主に無
機シラン（例えばSiH4）をソースガスとするCVD法で堆
積される。このBPSG膜27Bは、例えば280〜320［nm］の
膜厚で堆積後、グラスフローを施し、表面が平坦化され
る。グラスフローは、例えば窒素ガス中、800〜900
［℃］の高温度で約10［分］行う。 次に、前記層間絶縁膜27に接続孔28を形成する。接続
孔28は、メモリセルアレイMAYにおいて、メモリセルMC
の転送用MISFETQtの他方の半導体領域（18）上に形成さ
れた中間導電層23上に形成される。接続孔26は、フォト
リソグラフィ技術で形成されたエッチングマスクを使用
し、RIE等の異方性エッチングで形成する。また、接続
孔28は、前記第21図に示すように、周辺回路のｎチャネ
ルMISFETQnのｎ+型半導体領域18上、ｐチャネルMISFETQ
pのｐ+型半導体領域20上等にも形成される。さらに、接
続孔28は、前記第22図に示す周辺回路の電源電圧線26P
の接続部分において、ｐ+型半導体領域20上にも形成さ
れる。 次に、前記層間絶縁膜27上を含む基板全面に高融点金
属膜29を形成する。高融点金属膜29は第１層目の金属配
線形成工程で形成される。この高融点金属膜29は例えば
スパッタ法で堆積したＷ膜で形成する。Ｗ膜は、CVD法
で堆積した場合、段差形状部分でのステップカバレッジ
は良好であるが、層間絶縁膜27の表面ら剥がれ易い、ス
パッタ法で堆積されるＷ膜は、層間絶縁膜27の表面での
接着性が高い利点があるが、ステップカバレッジが悪
く、しかも膜厚で厚いと内部応力が増大する欠点があ
る。そこで、本実施例のSRAM1は、Ｗ膜の接着性が高い
利点を生かし、Ｗ膜の下地の層間絶縁膜27を平坦化し
（BPSG膜27Bを使用しグラスフローを施す）てステップ
カバレッジに対処し、Ｗ膜を薄膜化して内部応力に対処
する。Ｗ膜は金属配線としては薄い例えば280〜320［n
m］の膜厚で形成する。 次に、前記高融点金属膜29にパターンニングを施し、
第30図に示すように、メモリセルアレイMAYにおいて、
メインワード線（MWL）29、サブワード線（SWL）29、中
間導電層29の夫々を形成する。前記中間導電層29の一部
は接続孔28を通して下層の中間導電層23に接続される。
この中間導電層23はメモリセルMCの転送用MISFETQtの他
方の半導体領域（18）に接続される。また、前記第21図
に示すように、周辺回路において、配線29が形成され
る。さらに、前記第22図に示す周辺回路において、電源
用中間配線（Vcc）29が形成される。この電源用中間配
線29は、接続孔28を通してｐ+型半導体領域20に一旦接
続され、このｐ+型半導体領域20を介してメモリセルア
レイMAY上を延在する電源電圧線26Pに接続される。前記
高融点金属膜29のパターンニングは、例えばフォトリソ
グラフィ技術で形成されたエッチングマスクを使用し、
異方性エッチングで行う。 このように、（Ａ−12）前述の構成（Ａ−11）のメイ
ンワード線（MWL）29、サブワード線（SWL）29の夫々は
スパッタ法で堆積した高融点金属膜（Ｗ膜）で構成し、
このメインワート線29、サブワード線29の夫々の下地の
層間絶縁膜27はグラスフローで平坦化処理が施されたBP
SG膜（酸化珪素膜）27Bで構成される。この構成によ
り、前記スパッタ法で堆積した高融点金属膜29は下地の
層間絶縁膜27との接着性がCVD法で堆積した高融点金属
膜に比べて高いので、メインワード線29、サブワード線
29の夫々の剥離を防止できると共に、下地の層間絶縁膜
27は平坦化処理が施されているので、メインワード線2
9、サブワード線29の夫々のステップカバレッジを向上
し、メインワード線29、サブワード線29の夫々の断線不
良を防止できる。また、スパッタ法で堆積した高融点金
属膜29は、薄い膜厚、約280〜320［nm］で形成し、内部
応力を低減する。 また、（Ｄ−６）メモリセルMCに電源電圧Vccを供給
する電源電圧線26Pが、メモリセルアレイMAYの周辺部分
で、電源電圧線26Pの上層に層間絶縁膜27等を介在させ
て設けられた電源用中間配線29に接続されるSRAM1にお
いて、ｎ+型ウエル領域（基板）３上の前記メモリセル
アレイMAYの周辺部分にｐ+型半導体領域20を形成する工
程と、このｐ+型半導体領域20上を含む基板全面に層間
絶縁膜21及び24を形成する工程と、この層間絶縁膜21及
び24の前記ｐ+型半導体領域20の一部の領域上を除去
し、接続孔25を形成する工程と、前記層間絶縁膜24上に
前記接続孔25を通してｐ+型半導体領域20の一部の領域
に接続される電源電圧線26Pを形成する工程と、前記電
源電圧線26P上を含む基板全面に層間絶縁膜27を形成す
る工程と、この層間絶縁膜27、前記層間絶縁膜21及び24
の前記ｐ+型半導体領域20の他部の領域上を除去し、接
続孔28を形成する工程と、前記層間絶縁膜27上に前記接
続孔28を通してｐ+型半導体領域20の他部の領域に接続
される電源用中間配線29を形成する工程とを備える。こ
の構成により、前記接続孔28は、前記電源電圧線26P上
でなく、電源電圧線26Pと異なる領域のｐ+型半導体領域
20上に形成し（ｐ+型半導体領域20を接続孔28を形成す
る際のバッファ層として形成し）、接続孔28の形成に際
し、オーバーエッチングによる電源電圧線26Pの突抜け
不良を防止できるので、SRAM1の製造プロセス上の歩留
りを向上できる。なお、この接触構造において、電源電
圧線26P、電源用中間配線29の夫々の間には、ｐ+型半導
体領域20に限定されず、電源電圧線26Pよりも下層の導
電層（例えば23、13、７又はそれらの積層膜）を介在し
てもよい。ただし、電源電圧線26Pはｐ型で形成されて
いるので、この導電層は、多結晶珪素膜で形成する場
合、pn接合が生成されないように、ｐ型で形成する。ま
た、前記導電層はpn接合が生成されない高融点金属膜等
で形成してもよい。 また、（Ｄ−７）前記構成（Ｄ−６）のｐ+型半導体
領域20を形成する工程は、前記メモリセルアレイMAYの
周辺領域に配置された周辺回路のｐチャネルMISFETQpの
ソース領域、ドレイン領域（20）の夫々を形成する工程
と同一製造工程で形成される。この構成により、前記周
辺回路のｐチャネルMISFETQpのソース領域、ドレイン領
域の夫々を形成する工程と同一製造工程で前記ｐ+型半
導体領域20を形成できるので、このｐ+型半導体領域20
を形成する工程に相当する分、SRAM1の製造プロセスの
製造工程数を低減できる。
次に、前記メインワード線29、サブワード線29、中間
導電層29の夫々の上部を含む基板全面に層間絶縁膜30を
形成する。層間絶縁膜30は、酸化珪素膜30A、酸化珪素
膜30B、酸化珪素膜30Cの夫々を順次積層した３層の積層
構造で形成される。 下層の酸化珪素膜30Aはテトラエソキシシランガス（T
EOS:Si（OC2Ｈ5）4）をソースガスとするプラズマCVD法
で堆積される。酸化珪素膜30Aは、平坦部、段差部の夫
々での膜厚を均一に形成することができ、例えばメイン
ワード線29、サブワード線29の夫々の間の凹部（最小配
線間隔に相当する）を埋込みその表面を平坦化する場合
に、オーバーハング形状がほとんど発生しないので、所
謂巣の発生が生じない。この酸化珪素膜30Aは、前記最
小配線間隔を埋込みその表面を平坦化する目的で、最小
配線間隔の２分の１以上の膜厚、例えば400［nm］の膜
厚で形成する。 中間層の酸化珪素膜30Bは、スピンオングラス法で例
えば200［nm］の膜厚に塗布され、ベーク処理が施され
た後、全面エッチングされる。この酸化珪素膜30Bは主
に層間絶縁膜30の表面の平坦化を目的として形成され
る。前記全面エッチングは、下層の導電層（29）、上層
の導電層（33）の夫々の接続部分には残存せず、かつ段
差部分に残存させる条件下で行う。 上層の酸化珪素膜30Cは、下層の酸化珪素膜30Aと同様
に、テトラエソキシシランガスをソースガスとするプラ
ズマCVD法で堆積される。この酸化珪素膜30Cは例えば40
0［nm］の膜厚で形成する。酸化珪素膜30Cは、主に、層
間絶縁膜30としての膜厚を確保すると共に、中間層の酸
化珪素膜30Bを被覆し、この中間層の酸化珪素膜30Bの膜
質の劣化を防止する目的で形成される。 次に、前記層間絶縁膜30に接続孔31を形成する。接続
孔31は、例えばフォトリソフラフィ技術で形成されたエ
ッチングマスクを使用し、RIE等の異方性エッチングで
形成する。 次に、第31図に示すように、前記接続孔31内に埋込用
電極32を形成する。接続孔31内には中間導電層29等の高
融点金属膜の表面が露出するので、埋込用電極32はこの
高融点金属膜の表面上に形成される。埋込用電極32は例
えば選択CVD法で堆積したＷ膜で形成される。
導電層29の夫々の上部を含む基板全面に層間絶縁膜30を
形成する。層間絶縁膜30は、酸化珪素膜30A、酸化珪素
膜30B、酸化珪素膜30Cの夫々を順次積層した３層の積層
構造で形成される。 下層の酸化珪素膜30Aはテトラエソキシシランガス（T
EOS:Si（OC2Ｈ5）4）をソースガスとするプラズマCVD法
で堆積される。酸化珪素膜30Aは、平坦部、段差部の夫
々での膜厚を均一に形成することができ、例えばメイン
ワード線29、サブワード線29の夫々の間の凹部（最小配
線間隔に相当する）を埋込みその表面を平坦化する場合
に、オーバーハング形状がほとんど発生しないので、所
謂巣の発生が生じない。この酸化珪素膜30Aは、前記最
小配線間隔を埋込みその表面を平坦化する目的で、最小
配線間隔の２分の１以上の膜厚、例えば400［nm］の膜
厚で形成する。 中間層の酸化珪素膜30Bは、スピンオングラス法で例
えば200［nm］の膜厚に塗布され、ベーク処理が施され
た後、全面エッチングされる。この酸化珪素膜30Bは主
に層間絶縁膜30の表面の平坦化を目的として形成され
る。前記全面エッチングは、下層の導電層（29）、上層
の導電層（33）の夫々の接続部分には残存せず、かつ段
差部分に残存させる条件下で行う。 上層の酸化珪素膜30Cは、下層の酸化珪素膜30Aと同様
に、テトラエソキシシランガスをソースガスとするプラ
ズマCVD法で堆積される。この酸化珪素膜30Cは例えば40
0［nm］の膜厚で形成する。酸化珪素膜30Cは、主に、層
間絶縁膜30としての膜厚を確保すると共に、中間層の酸
化珪素膜30Bを被覆し、この中間層の酸化珪素膜30Bの膜
質の劣化を防止する目的で形成される。 次に、前記層間絶縁膜30に接続孔31を形成する。接続
孔31は、例えばフォトリソフラフィ技術で形成されたエ
ッチングマスクを使用し、RIE等の異方性エッチングで
形成する。 次に、第31図に示すように、前記接続孔31内に埋込用
電極32を形成する。接続孔31内には中間導電層29等の高
融点金属膜の表面が露出するので、埋込用電極32はこの
高融点金属膜の表面上に形成される。埋込用電極32は例
えば選択CVD法で堆積したＷ膜で形成される。
【第２層目金属配線の形成工程】 次に、第32図に示すように、メモリセルアレイMAYに
おいて、前記層間絶縁膜30上に相補性データ線（DL）33
を形成する。また、前記第21図に示すように、周辺回路
において、層間絶縁膜30上に配線33を形成する。この相
補性データ線33（及び配線33）は第２層目の金属配線形
成工程で形成される。相補性データ線33は接続孔31に埋
込まれた埋込用電極32を介して下層の中間導電層29に接
続される。相補性データ線33は、バリア性金属膜33A、
アルミニウム合金膜33Bの夫々を順次積層した２層の積
層構造で形成される。下層のバリア性金属膜33Aは、例
えばスパッタ法で堆積されたTiW膜で形成され、約180〜
220［nm］の膜厚で形成される。上層のアルミニウム合
金膜33Bは、スパッタ法で堆積された。Cu及びSiが添加
されたアルミニウムで形成され、約700〜900［nm］の膜
厚で形成される。 このように、（Ｃ−25）下層配線（29）の上層に層間
絶縁膜30を介在させて上層配線（33）を形成する多層配
線構造を有するSRAM1において、基板上に下層配線であ
る第１配線、第２配線（29）の夫々を所定間隔離隔させ
て形成する工程と、この下層配線（29）上を含む基板全
面に、テトラエソキシシランガスをソースガスとするプ
ラズマCVD法を使用し、この下層配線（29）の第１配線
と第２配線との離隔寸法の２分の１以上の膜厚の下層の
酸化珪素膜30Aを堆積する工程と、この酸化珪素膜30A上
を含む基板全面に、スピンオングラス法で中間層の酸化
珪素膜30Bを塗布し、この後、酸化珪素膜30Bをベークす
る工程と、この酸化珪素膜30Bの全面にエッチングを施
し、前記下層配線（29）の第１配線上及び第２配線上の
酸化珪素膜30Bを除去すると共に、それ以外の領域の酸
化珪素膜30Bを残存させる工程と、この残存させた酸化
珪素膜30B上を含む基板全面に、CVD法で上層の酸化珪素
膜30Cを堆積する工程と、前記酸化珪素膜30A、30B、30C
の夫々の第１配線上又は第２配線（29）上を除去し、接
続孔31を形成する工程と、前記酸化珪素膜30C上に、前
記接続孔31を通して第１配線又は第２配線（29）に接続
される上層配線（33）を形成する工程とを備える。この
構成により、前記酸化珪素膜30Aの平坦部及び段差部で
の膜厚を均一化し、下層配線（29）の第１配線、第２配
線との間の領域において酸化珪素膜30Aのオーバーハン
グ形状に基く巣の発生を低減できるので、酸化珪素膜30
Bの全面エッチングの際の巣の突き抜けの防止等、層間
絶縁膜30の絶縁不良を低減し、SRAM1の製造プロセス上
の歩留りを向上できる。また、前記酸化珪素膜30Bで酸
化珪素膜30Aの表面上の急峻な段差形状を緩和し、酸化
珪素膜30Cの表面の平坦化を図れるので、上層配線（3
0）の断線不良を低減し、SRAM1の製造プロセス上の歩留
りを向上できる。また、前記下層配線（29）と上層配線
（33）との接続孔31内には、前記全面エッチングで酸化
珪素膜30Bが残存しないので、この酸化珪素膜30Bの含有
する水分に基く、上層配線（33）の腐食を防止し、SRAM
1の製造プロセス上の歩留りを向上できる。また、前記
酸化珪素膜30Bの下層を酸化珪素膜30Aで上層を酸化珪素
膜30Cで被覆し、酸化珪素膜30Bの水分の吸収を低減し、
酸化珪素膜30Bの膜質を向上できるので、酸化珪素膜30B
の割れの防止等、SRAM1の製造プロセス上の歩留りを向
上できる。
おいて、前記層間絶縁膜30上に相補性データ線（DL）33
を形成する。また、前記第21図に示すように、周辺回路
において、層間絶縁膜30上に配線33を形成する。この相
補性データ線33（及び配線33）は第２層目の金属配線形
成工程で形成される。相補性データ線33は接続孔31に埋
込まれた埋込用電極32を介して下層の中間導電層29に接
続される。相補性データ線33は、バリア性金属膜33A、
アルミニウム合金膜33Bの夫々を順次積層した２層の積
層構造で形成される。下層のバリア性金属膜33Aは、例
えばスパッタ法で堆積されたTiW膜で形成され、約180〜
220［nm］の膜厚で形成される。上層のアルミニウム合
金膜33Bは、スパッタ法で堆積された。Cu及びSiが添加
されたアルミニウムで形成され、約700〜900［nm］の膜
厚で形成される。 このように、（Ｃ−25）下層配線（29）の上層に層間
絶縁膜30を介在させて上層配線（33）を形成する多層配
線構造を有するSRAM1において、基板上に下層配線であ
る第１配線、第２配線（29）の夫々を所定間隔離隔させ
て形成する工程と、この下層配線（29）上を含む基板全
面に、テトラエソキシシランガスをソースガスとするプ
ラズマCVD法を使用し、この下層配線（29）の第１配線
と第２配線との離隔寸法の２分の１以上の膜厚の下層の
酸化珪素膜30Aを堆積する工程と、この酸化珪素膜30A上
を含む基板全面に、スピンオングラス法で中間層の酸化
珪素膜30Bを塗布し、この後、酸化珪素膜30Bをベークす
る工程と、この酸化珪素膜30Bの全面にエッチングを施
し、前記下層配線（29）の第１配線上及び第２配線上の
酸化珪素膜30Bを除去すると共に、それ以外の領域の酸
化珪素膜30Bを残存させる工程と、この残存させた酸化
珪素膜30B上を含む基板全面に、CVD法で上層の酸化珪素
膜30Cを堆積する工程と、前記酸化珪素膜30A、30B、30C
の夫々の第１配線上又は第２配線（29）上を除去し、接
続孔31を形成する工程と、前記酸化珪素膜30C上に、前
記接続孔31を通して第１配線又は第２配線（29）に接続
される上層配線（33）を形成する工程とを備える。この
構成により、前記酸化珪素膜30Aの平坦部及び段差部で
の膜厚を均一化し、下層配線（29）の第１配線、第２配
線との間の領域において酸化珪素膜30Aのオーバーハン
グ形状に基く巣の発生を低減できるので、酸化珪素膜30
Bの全面エッチングの際の巣の突き抜けの防止等、層間
絶縁膜30の絶縁不良を低減し、SRAM1の製造プロセス上
の歩留りを向上できる。また、前記酸化珪素膜30Bで酸
化珪素膜30Aの表面上の急峻な段差形状を緩和し、酸化
珪素膜30Cの表面の平坦化を図れるので、上層配線（3
0）の断線不良を低減し、SRAM1の製造プロセス上の歩留
りを向上できる。また、前記下層配線（29）と上層配線
（33）との接続孔31内には、前記全面エッチングで酸化
珪素膜30Bが残存しないので、この酸化珪素膜30Bの含有
する水分に基く、上層配線（33）の腐食を防止し、SRAM
1の製造プロセス上の歩留りを向上できる。また、前記
酸化珪素膜30Bの下層を酸化珪素膜30Aで上層を酸化珪素
膜30Cで被覆し、酸化珪素膜30Bの水分の吸収を低減し、
酸化珪素膜30Bの膜質を向上できるので、酸化珪素膜30B
の割れの防止等、SRAM1の製造プロセス上の歩留りを向
上できる。
次に、前記第１図及び第21図に示すように、前記相補
性データ線33上を含む基板全面にファイナルパッシベー
ション膜34を形成する。ファイナルパッシベーション膜
34は、酸化珪素膜、窒化珪素膜、樹脂膜の夫々を順次積
層した３層の積層構造で構成される。 下層の酸化珪素膜は、均一な膜厚を形成できる、テト
ラエソキシシランガスをソースガスとするプラズマCVD
法で堆積される。また、下層の酸化珪素膜は、相補性デ
ータ線33のアルミニウム合金膜33Bを形成した後に形成
されるので、低温度例えば約400［℃］以下で生成でき
る前述のCVD法を使用する。この下層の酸化珪素膜は例
えば400［nm］の膜厚で形成される。 中間層の窒化珪素膜は主に耐湿性を向上する目的で形
成される。この中間層の窒化珪素膜は、例えばプラズマ
CVD法で堆積され、1.0〜1.4［nm］の膜厚で形成され
る。 上層の樹脂膜は、例えばポリイミド系樹脂膜で形成さ
れ、主にα線を遮蔽する目的で形成される。この上層の
樹脂膜は例えば2.2〜2.4［μｍ］の膜厚で形成される。 これら一連の製造プロセスを施すことにより、本実施
例のSRAM1は完成する。 以上、本発明者によってなされた発明を、前記実施例
に基き具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本発明は、SRAM以外の半導体記憶装置、DRAM
（Dynamic RAM）、ROM（Read Only Memory）等にも適用
できる。 また、本発明は、SRAMが組込まれた１チップマイコ
ン、ゲートアレイ等、SRAMを有する半導体集積回路装置
に適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１） SRAMを有する半導体集積回路装置の集積度を向
上できる。 （２） SRAMを有する半導体集積回路装置の動作速度の
高速化を図れる。 （３） SRAMを有する半導体集積回路装置の動作上の信
頼性を向上できる。 （４） SRAMを有する半導体集積回路装置の消費電力を
低減できる。 （５） SRAMを有する半導体集積回路装置の耐ソフトエ
ラー耐圧を向上できる。 （６） SRAMを有する半導体集積回路装置の電気的信頼
性を向上できる。 （７） SRAMを有する半導体集積回路装置の静電気破壊
耐圧を向上できる。 （８） SRAMを有する半導体集積回路装置の製造プロセ
ス上の歩留りを向上できる。 （９） SRAMを有する半導体集積回路装置の製造プロセ
スの製造工程数を低減できる。 （10） 前記（１）乃至（９）の効果のうち、２つ以上
の効果を同時に奏することができる。
性データ線33上を含む基板全面にファイナルパッシベー
ション膜34を形成する。ファイナルパッシベーション膜
34は、酸化珪素膜、窒化珪素膜、樹脂膜の夫々を順次積
層した３層の積層構造で構成される。 下層の酸化珪素膜は、均一な膜厚を形成できる、テト
ラエソキシシランガスをソースガスとするプラズマCVD
法で堆積される。また、下層の酸化珪素膜は、相補性デ
ータ線33のアルミニウム合金膜33Bを形成した後に形成
されるので、低温度例えば約400［℃］以下で生成でき
る前述のCVD法を使用する。この下層の酸化珪素膜は例
えば400［nm］の膜厚で形成される。 中間層の窒化珪素膜は主に耐湿性を向上する目的で形
成される。この中間層の窒化珪素膜は、例えばプラズマ
CVD法で堆積され、1.0〜1.4［nm］の膜厚で形成され
る。 上層の樹脂膜は、例えばポリイミド系樹脂膜で形成さ
れ、主にα線を遮蔽する目的で形成される。この上層の
樹脂膜は例えば2.2〜2.4［μｍ］の膜厚で形成される。 これら一連の製造プロセスを施すことにより、本実施
例のSRAM1は完成する。 以上、本発明者によってなされた発明を、前記実施例
に基き具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本発明は、SRAM以外の半導体記憶装置、DRAM
（Dynamic RAM）、ROM（Read Only Memory）等にも適用
できる。 また、本発明は、SRAMが組込まれた１チップマイコ
ン、ゲートアレイ等、SRAMを有する半導体集積回路装置
に適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１） SRAMを有する半導体集積回路装置の集積度を向
上できる。 （２） SRAMを有する半導体集積回路装置の動作速度の
高速化を図れる。 （３） SRAMを有する半導体集積回路装置の動作上の信
頼性を向上できる。 （４） SRAMを有する半導体集積回路装置の消費電力を
低減できる。 （５） SRAMを有する半導体集積回路装置の耐ソフトエ
ラー耐圧を向上できる。 （６） SRAMを有する半導体集積回路装置の電気的信頼
性を向上できる。 （７） SRAMを有する半導体集積回路装置の静電気破壊
耐圧を向上できる。 （８） SRAMを有する半導体集積回路装置の製造プロセ
ス上の歩留りを向上できる。 （９） SRAMを有する半導体集積回路装置の製造プロセ
スの製造工程数を低減できる。 （10） 前記（１）乃至（９）の効果のうち、２つ以上
の効果を同時に奏することができる。
第１図は、本発明の一実施例であるSRAMのメモリセルの
断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記SRAMのチップレイアウト図、 第４図乃至第６図は、前記SRAMの要部の拡大ブロック
図、 第７図は、前記メモリセルの回路図、 第８図及び第９図は、前記SRAMの入出力部の等価回路
図、 第10図乃至第14図は、前記SRAMの製造プロセスの各製造
工程毎に示すメモリセルの平面図、 第15図乃至第20図は、前記SRAMの製造プロセスの各製造
工程毎に示すメモリセルアレイの平面図、 第21図及び第22図は、前記SRAMの周辺回路の断面図、 第23図乃至第32図は、前記SRAMの製造プロセスの各製造
工程毎に示すメモリセルの断面図、 第33図乃至第39図は、本発明の効果を説明するための図
である 図中、１……半導体基板、2,3……ウエル領域、４……
素子分離絶縁膜、6,12,24……ゲート絶縁膜、7,13,23,2
6……ゲート材、10,11,17,18,19,20……半導体領域、8,
15,21,24,27,30……絶縁膜、9,16……サイドウォールス
ペーサ、14,22,25,28,31……接続孔、29,33……金属配
線、MC……メモリセル、Qt……転送用MISFET、Qd……駆
動用MISFET、Qp……負荷用MISFET、Ｃ……容量素子、WL
……ワード線、DL……相補性データ線、Vss……基準電
圧、Vcc……電源電圧である。
断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記SRAMのチップレイアウト図、 第４図乃至第６図は、前記SRAMの要部の拡大ブロック
図、 第７図は、前記メモリセルの回路図、 第８図及び第９図は、前記SRAMの入出力部の等価回路
図、 第10図乃至第14図は、前記SRAMの製造プロセスの各製造
工程毎に示すメモリセルの平面図、 第15図乃至第20図は、前記SRAMの製造プロセスの各製造
工程毎に示すメモリセルアレイの平面図、 第21図及び第22図は、前記SRAMの周辺回路の断面図、 第23図乃至第32図は、前記SRAMの製造プロセスの各製造
工程毎に示すメモリセルの断面図、 第33図乃至第39図は、本発明の効果を説明するための図
である 図中、１……半導体基板、2,3……ウエル領域、４……
素子分離絶縁膜、6,12,24……ゲート絶縁膜、7,13,23,2
6……ゲート材、10,11,17,18,19,20……半導体領域、8,
15,21,24,27,30……絶縁膜、9,16……サイドウォールス
ペーサ、14,22,25,28,31……接続孔、29,33……金属配
線、MC……メモリセル、Qt……転送用MISFET、Qd……駆
動用MISFET、Qp……負荷用MISFET、Ｃ……容量素子、WL
……ワード線、DL……相補性データ線、Vss……基準電
圧、Vcc……電源電圧である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉本 勇 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 小池 淳義 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 佐々木 勝朗 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 直孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森脇 信行 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭62−249474（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/11 H01L 21/8244
Claims (16)
- 【請求項１】第１及び第２転送用MISFETと、第１駆動用
MISFETと第１負荷素子を直列接続してなる第１インバー
タ回路と、第２駆動用MISFETと第２負荷素子を直列接続
してなる第２インバータ回路とを有し、前記第１駆動用
MISFETのドレイン領域と前記第２駆動用MISFETのゲート
電極と前記第１転送用MISFETのソース又はドレイン領域
とが互いに電気的に接続され、前記第２駆動用MISFETの
ドレイン領域と前記第１駆動用MISFETのゲート電極と前
記第２転送用MISFETのソース又はドレイン領域とが互い
に電気的に接続されたメモリセルを具備した半導体集積
回路装置であって、 前記駆動用MISFETは、半導体基板の主面上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記半導体基板内に形成されたソース及びド
レイン領域とを有し、 前記駆動用MISFETのドレイン領域は、第１領域と、第２
領域とを有し、 前記第１領域は、前記第２領域と、前記駆動用MISFETの
チャネル形成領域との間に形成され、 前記第１領域の不純物濃度は、前記第２領域の不純物濃
度よりも低く、 前記転送用MISFETは、前記主面上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記半導体基板内に形成されたソース及びドレイン
領域とを有し、 前記転送用MISFETのドレイン領域は、第３領域と、第４
領域とを有し、 前記第３領域は、前記第４領域と、前記転送用MISFETの
チャネル形成領域との間に形成され、 前記第３領域の不純物濃度は、前記第４領域の不純物濃
度よりも低く、 前記第１領域の不純物濃度は、前記第３領域の不純物濃
度よりも高い半導体集積回路装置。 - 【請求項２】請求項１に記載の半導体集積回路装置にお
いて、 前記駆動用MISFETのゲート絶縁膜の膜厚は、前記転送用
MISFETのゲート絶縁膜の膜厚よりも薄い半導体集積回路
装置。 - 【請求項３】請求項１に記載の半導体集積回路装置にお
いて、 前記第１領域のゲート長方向の寸法は、前記第３領域の
ゲート長方向の寸法よりも小さい半導体集積回路装置。 - 【請求項４】請求項１に記載の半導体集積回路装置にお
いて、 前記第１領域は前記第２領域を囲み、 前記転送用MISFETのゲート電極の側壁に第１サイドウォ
ールスペーサが形成され、 前記第３領域は、前記転送用MISFETのゲート電極に対し
て自己整合的に形成され、 前記第４領域は、前記第１サイドウォールスペーサに対
して自己整合的に形成される半導体集積回路装置。 - 【請求項５】請求項４に記載の半導体集積回路装置にお
いて、 前記駆動用MISFETのゲート電極の側壁に第２サイドウォ
ールスペーサが形成され、 前記第１領域及び第２領域は、前記第２サイドウォール
スペーサに対して自己整合的に形成される半導体集積回
路装置。 - 【請求項６】請求項５に記載の半導体集積回路装置にお
いて、 前記第１領域は、リンを含み、 前記第２領域は、ヒ素を含む半導体集積回路装置。 - 【請求項７】請求項５に記載の半導体集積回路装置にお
いて、 前記第１領域のゲート長方向の寸法は、前記第３領域の
ゲート長方向の寸法よりも小さい半導体集積回路装置。 - 【請求項８】請求項１に記載の半導体集積回路装置にお
いて、 前記第３領域は、前記転送用MISFETのゲート電極の下部
に延在し、 前記転送用MISFETのゲート電極の下部における、前記第
３領域のゲート長方向の寸法は、0.1μｍ以上である半
導体集積回路装置。 - 【請求項９】請求項１に記載の半導体集積回路装置にお
いて、 周辺回路用MISFETは、前記主面上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記半導体基板内に形成されたソース及びドレイン
領域とを有し、 前記周辺回路用MISFETのドレイン領域は、前記転送用MI
SFETのドレイン領域と同じドレイン構造を有する半導体
集積回路装置。 - 【請求項１０】請求項９に記載の半導体集積回路装置に
おいて、 前記転送用MISFETのゲート電極及び前記周辺回路用MISF
ETのゲート電極の抵抗値は、前記駆動用MISFETのゲート
電極の抵抗値よりも低い半導体集積回路装置。 - 【請求項１１】請求項９に記載の半導体集積回路装置に
おいて、 前記駆動用MISFETのゲート絶縁膜の膜厚は、前記転送用
MISFETのゲート絶縁膜及び前記周辺回路用MISFETのゲー
ト絶縁膜の膜厚よりも薄い半導体集積回路装置。 - 【請求項１２】第１及び第２転送用MISFETと、第１駆動
用MISFETと第１負荷素子を直列接続してなる第１インバ
ータ回路と、第２駆動用MISFETと第２負荷素子を直列接
続してなる第２インバータ回路とを有し、前記第１駆動
用MISFETのドレイン領域と前記第２駆動用MISFETのゲー
ト電極と前記第１転送用MISFETのソース又はドレイン領
域とが互いに電気的に接続され、前記第２駆動用MISFET
のドレイン領域と前記第１駆動用MISFETのゲート電極と
前記第２転送用MISFETのソース又はドレイン領域とが互
いに電気的に接続されたメモリセルを具備した半導体集
積回路装置の製造方法であって、 （ａ） 半導体基板の主面上にゲート絶縁膜を介して前
記駆動用MISFETのゲート電極を形成する工程と、 （ｂ） 前記半導体基板内に、前記駆動用MISFETのドレ
イン領域として作用する第１領域と、前記第１領域より
も高い不純物濃度の第２領域とを形成する工程と、 （ｃ） 前記主面上にゲート絶縁膜を介して前記転送用
MISFETのゲート電極を形成する工程と、 （ｄ） 前記転送用MISFETのゲート電極に対して自己整
合的に不純物を導入して、前記半導体基板内に第３領域
を形成する工程と、 （ｅ） 前記転送用MISFETのゲート電極の側壁に第１サ
イドウォールスペーサを形成する工程と、 （ｆ） 前記第１サイドウォールスペーサに対して自己
整合的に不純物を導入して、前記半導体基板内に前記第
３領域よりも高い不純物濃度の第４領域を形成する工程
とを含み、 前記第１領域は、前記第２領域と、前記駆動用MISFETの
チャネル形成領域との間に形成され、 前記第１領域の不純物濃度は、前記第３領域の不純物濃
度よりも高い半導体集積回路装置の製造方法。 - 【請求項１３】請求項12に記載の半導体集積回路装置の
製造方法において、さらに、 （ｇ） 前記駆動用MISFETのゲート電極の側壁に第２サ
イドウォールスペーサを形成する工程を含み、 前記工程（ｂ）において、前記第２サイドウォールスペ
ーサに対して自己整合的に２種類の不純物を導入して、
前記第１領域と第２領域とを形成し、 前記第１領域は前記第２領域を囲む半導体集積回路装置
の製造方法。 - 【請求項１４】請求項13に記載の半導体集積回路装置の
製造方法において、 前記不純物として、リンを導入することで、前記第１領
域が形成され、 前記不純物として、ヒ素を導入することで、前記第２領
域が形成される半導体集積回路装置の製造方法。 - 【請求項１５】請求項13に記載の半導体集積回路装置の
製造方法において、 前記第１領域のゲート長方向の寸法は、前記第３領域の
ゲート長方向の寸法よりも小さい半導体集積回路装置の
製造方法。 - 【請求項１６】請求項13に記載の半導体集積回路装置の
製造方法において、 前記駆動用MISFETのゲート絶縁膜の膜厚は、前記転送用
MISFETのゲート絶縁膜の膜厚よりも薄い半導体集積回路
装置の製造方法。
Priority Applications (16)
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|---|---|---|---|
| JP2030452A JP2749687B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路装置及びその製造方法 |
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| US07/653,493 US5239196A (en) | 1990-02-09 | 1991-02-11 | SRAM with dual word lines overlapping drive transistor gates |
| US08/351,173 US5652457A (en) | 1990-02-09 | 1994-11-30 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/459,961 US5572480A (en) | 1990-02-09 | 1995-06-02 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/458,615 US5700704A (en) | 1990-02-09 | 1995-06-02 | Process for fabricating a semiconductor integrated circuit device |
| US08/460,129 US5656836A (en) | 1990-02-09 | 1995-06-02 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/460,641 US5834851A (en) | 1990-02-09 | 1995-06-02 | SRAM having load transistor formed above driver transistor |
| US08/460,639 US5767554A (en) | 1990-02-09 | 1995-06-02 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/458,616 US5731219A (en) | 1990-02-09 | 1995-06-02 | Process for fabricating a semiconductor integrated circuit device |
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| KR1019960002594A KR100201181B1 (en) | 1990-02-09 | 1996-02-03 | Semiconductor integatrated circuit device |
| KR1019960002598A KR100199260B1 (en) | 1990-02-09 | 1996-02-03 | Semiconductor integrated circuit device and fabrication method of the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030452A JP2749687B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路装置及びその製造方法 |
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| JPH03234056A JPH03234056A (ja) | 1991-10-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030452A Expired - Lifetime JP2749687B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102646595A (zh) * | 2011-11-11 | 2012-08-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、显示器件 |
Families Citing this family (3)
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|---|---|---|---|---|
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| JPH07235645A (ja) * | 1993-12-29 | 1995-09-05 | Mitsubishi Electric Corp | スタティック型半導体記憶装置およびその製造方法 |
-
1990
- 1990-02-09 JP JP2030452A patent/JP2749687B2/ja not_active Expired - Lifetime
Cited By (3)
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| CN102646595A (zh) * | 2011-11-11 | 2012-08-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、显示器件 |
| KR101530503B1 (ko) * | 2011-11-11 | 2015-06-19 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 박막 트랜지스터, 그 제조 방법 및 디스플레이 장치 |
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| Publication number | Publication date |
|---|---|
| JPH03234056A (ja) | 1991-10-18 |
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