KR940009607B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 방법에 의해 구성되는 스태틱랜덤억세스 메모리(SRAM)셀의 회로도.
제 2 도는 종래 방법에 의해 레이아웃된 스태틱랜덤억세스 메모리셀의 레이아웃도.
제 3 도는 본 발명의 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도.
제 4a 도 내지 제 4k 도는 본 발명의 방법에 의해 차례대로 레이아웃된 스태틱랜덤억세스 메모리셀의 레이아웃도들.
제 5a 내지 제 5k 도는 상기 제 4a 도 내지 제 4k 도 각각의 AA선을 잘라본 본 발명의 방법에 의한 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도.
제 6 도는 상기 제 4k 도의 BB선을 잘라본 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 메모리장치의 고집적화, 고속화 및 셀 안정화를 도모한 반도체 메모리장치 및 그 제조방법에 관한 것이다.
두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 저항소자로 구성되는 스태틱랜덤억세스메모리(Static Random Access Memory ; 이하 SRAM이라 칭함)셀에 관한 연구가 여러 분야에서 진행되고 있는데, 이중 한 분야는, 메모리셀의 소모전력 및 소모면적을 줄이기 위해 SOI(Silicon On Insulator)구조를 이용한 CMOS SRAM에 관한 연구이다. CMOS SRAM은, 저항소자로 사용되면 고저항의 다결정실리콘 대신, 박막의 트랜지스터를 저항소자로 사용한 것으로, 스탠드바이(Standby)전류를 줄이기 위해 상기 다결정실리콘을 고저항체로 만들어야만 했던 종래 기술의 어려움을 해결해 주었다.
제 1 도는 종래 방법에 의해 구성되는 SRAM셀의 회로도로서, 저항소자로 PMOS 박막트랜지스터(Thin Film Transistor ; TFT)를 사용한 풀(Full) CMOS SRAM을 도시한다.
셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1) ; 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T1) ; 상기 제1전송트랜지스터(T1)의 소오스와 그 드레인이 접속하고 그 소오스는 접지(Vss1)되며, 그 게이트는 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 NMOS 제1구동트랜지스터(T3) ; 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss2)되며, 그 게이트는 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2구동트랜지스터(T4) ; 그 드레인은 상기 제1전송트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 PMOS 제1박막트랜지스터(T5) ; 및 그 드레인은 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)와 접속하며, 그 게이트는 상기 제2구동트랜지스터(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 PMOS 제2박막트랜지스터(T6)로 구성되었다.
제 2 도는 상기 제 1 도의 SRAM셀을 레이아웃도로 표현한 것으로서, 서로 대칭되는 삼각형 모양의 몸체와 각 몸체의 가장자리 부분에 연결된 두개의 다리를 갖는 모양 및 상기 삼각형 모양과 반대되는 삼각형 모양이 서로 대칭되게 형성된 모양으로 형성되며 그 내부에 많은 점들이 찍혀 있는 활성영역 형성을 위한 마스크패턴(300), 전체 셀어레이를 횡방향으로 가로지르며 그 내부에 우측으로 기울어진 사선이 그어져 있는 워드라인 형성을 위한 마스크패턴(310), 각 셀마다 두개씩 형성되며 그 각각은 서로 역방향으로 머리를 둔 모양으로 형성되는 구동트랜지스터의 게이트형성을 위한 마스크패턴(320), 서로 대칭되게 형성된 두개의 삼각형 모양을 연결하는 영역에 형성되며 정사각형 모양으로 형성되는 구동트랜지스터를 접지선과 연결하기 위한 콘택홀형성을 위한 마스크패턴(330), 상기 마스크패턴(320)의 머리부분에 형성되며 직사각형 모양으로 형성되는 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 드레인, 및 제2구동트랜지스터의 게이트와 제1구동트랜지스터의 드레인연결을 위한 콘택홀 형성을 위한 마스크패턴(340), 각 셀마다 두개씩 형성되며 직사각형 모양으로 형성된 PMOS 박막트랜지스터의 게이트 형성을 위한 마스크패턴(350), 상기 마스크패턴(340)과 부분적으로 겹쳐지게 형성되며 그 내부에 교차되는 두개의 사선이 그어진 제1박막트랜지스터의 게이트와 제1구동트랜지스터의 게이트 및 제2박막트랜지스터의 게이트와 제2구동트랜지스터의 게이트연결을 위한 콘택홀 형성을 위한 마스크패턴(360), 전체 셀어레이를 횡방향으로 가로지르는 쇠사슬모양으로 형성되는 PMOS 박막트랜지스터의 소오스, 드레인 및 일정전원선 형성을 위한 마스크패턴(370), 및 상기 마스크패턴(300)의 다리부분에 각각 하나씩 형성되며 직사각형 모양으로 형성된 비트라인 접속을 위한 콘택홀 형성을 위한 마스크패턴(380)으로 구성되어 있다.
상기 제 2 도는 대표적으로 여섯개의 단위셀만을 도시한 것으로, 점선으로 표시된 부분(A부분)을 단위셀 A라고 했을때, 단위셀 B(B부분)는 상기 단위셀A과 우측으로 대칭되게 형성되며, 단위셀C(C부분)는 상기 단위셀 B와 하측으로 대칭되게 형성되며, 단위셀D(D부분)는 상기 단위셀C와 좌측으로 대칭되게 형성된다는 것과, 상기 단위셀A,B,C 및 D를 한개의 블럭으로 했을때, 전체 셀어레이는 상기 블럭들이 매트릭스 모양으로 나열된 모양으로 형성되어 있음을 알 수 있다. 뿐만 아니라, 상기 단위셀A를 참조하면, 하나의 워드라인(310)에 두개의 전송트랜지스터(T1및 T2)가 배치되어 있고, 상기 워드라인(310)과 구동트랜지스터의 게이트(320)는 서로 수직방향으로 배치되어 있으며, 비트라인 접속을 위한 콘택홀(380)은 셀 상부에만 형성되어 있고, 구동트랜지스터의 소오스를 접지시키기 위한 콘택홀(330)이 하나의 셀에서 두 부분으로 나뉘어져 다른 셀들과 공유하도록 배치되어 있음을 알 수 있다.
도시한 종래방법에 의한 SRAM셀 레이아웃드에 의하면, 하나의 워드라인에 두개의 전송트랜지스터가 배치되기 때문에 시상수(τ=RC, R ; 전송트랜지스터의 게이트저항, C ; 전송트랜지스터의 게이트와 기판 사이에 형성되는 정전용량)증가에 따른 소자의 지연시가 증가와, 워드라인과 구동트랜지스터의 게이트가 서로 수직방향으로 배치되기 때문에 활성영역의 모양이 복잡하게 되어 활성영역 형성을 위한 공정마아진의 감소를(활성영역 사이의 거리가 0.8㎛정도로 작아지는 부분(G)이 생기는데, 이는 단위셀이 차지하는 면적을 줄이기 위해서는 상기 부분(G)의 길이가 더욱더 작아져야 함을 의미한다) 초래한다. 또한, 구동트랜지스터의 소오스를 접지하기 위한 콘택홀이 하나의 셀에서 두개로 나뉘어져 다른 셀들과 공유하도록 형성되기 때문에 셀안정도를 저하시킬 염려가 있다.
본 발명의 목적은 메모리셀의 고속화 및 고집적화를 가능하게 하는 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 메모리셀의 셀안정도를 증가시킨 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 반도체 메모리장치를 제조하는데 적합한 그 제조방법을 제공하는데 있다.
본 발명의 상기 목적 및 다른 목적은 제1메모리셀, 상기 제1메모리셀과 우측으로 대칭되게 형성되는 제2메모리셀, 상기 제2메모리셀과 하측으로 대칭되게 형성되는 제3메모리셀, 및 상기 제3메모리셀과 좌측으로 대칭되게 형성되는 제4메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전체에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체 메모리장치에 있어서, 각 메모리셀내의 상, 하측에 각각 하나씩 형성되어 횡방향으로 이웃하는 메모리셀들로 연장되며, 셀어레이의 임의부분에서 상기 상, 하측이 연결되는 모양으로 형성된 워드라인 ; 메모리셀의 중앙부에 위치하며 횡방향으로 이웃하는 메모리셀들과 연결되는 모양으로 형성된 제1일정전원선 ; 상기 제1일정전원선과 평행하는 모양으로 형성된 제2일정전원선 ; 및 각 메모리셀내의 좌, 우측에 각각 하나씩 형성되어 종방향으로 이웃하는 메모리셀들로 연장되는 모양으로 형성된 비트라인으로 구성되는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
본 발명의 상기 목적 및 다른 목적은 두개의 전송트랜지스터, 두개의 구동트랜지스터, 및 두개의 저항소자로 구성된 메모리셀에 있어서, 상기 두개의 구동트랜지스터가 셀 내측에 형성되도록 셀 외측 각각에 한개씩의 전송트랜지스터가 배치되고, 상기 전송트랜지스터들은 두개의 워드라인에 하나씩 형성되도록 배치되며, 상기 두개의 구동트랜지스터의 게이트는 상기 워드라인에 대해 평행하게 배치되며, 상기 두개의 구동트랜지스터가 공유하는 불순물확산영역과 접속하는 일정전원선이 각 셀의 중앙부에 배치되는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
본 발명이 상기 목적 및 다른 목적은, 그 게이트는 제1워드라인과 접속하고, 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터 ; 그 게이트는 제2워드라인과 접속하고, 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터 ; 상기 제1전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제2전송트랜지스터의 소오스와 접속하는 NMOS 제1구동트랜지스터 ; 상기 제2전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 상기 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제1전송트랜지스터의 소오스와 접속하는 NMOS 제2구동트랜지스터 ; 그 한쪽은 상기 제1구동트랜지스터의 드레인과 접속하고, 그 다른 한쪽은 제2일정전원선(Vcc)와 접속하는 제2저항소자로 구성된 메모리셀에 있어서, 제1의 도전층에는 두개의 워드라인 및 두개의 구동트랜지스터의 게이트가 배치되고, 제2의 도전층에는 제1일정전원선이 배치되며, 제3의 도전층에는 제1노드 및 제2노드가 배치되며, 제4의 도전층에는 제2일정전원선, 제1저항소자 및 제2저항소자가 배치되며, 제5의 도전층에는 두개의 비트라인이 배치되는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
본 발명의 상기 목적 및 다른 목적은, 반도체기판 ; 상기 반도체기판에 형성되고 그 내부에는 소정모양의 불순물 확산영역들이 형성되어 있는 활성영역 ; 제1의 도전층에 형성되며 제1전송트랜지스터의 게이트로 이용되는 제1워드라인, 제2전송트랜지스터의 게이트로 이용되는 제2워드라인, 및 상기 제1 및 제2전송트랜지스터의 한쪽 불순물확산영역을 각각 공유하며 상기 제1 및 제2전송트랜지스터 각각에 대해 셀 내측에 형성하는 제1 및 제2전송트랜지스터의 게이트 ; 상기 제1의 도전층이 형성되어 있는 기판전면에 형성되며 상기 불순물확산영역들을 부분적으로 노출시킨 제1의 절연층 ; 상기 제1의 절연층에 형성되며, 상기 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 게이트 사이에 형성되는 제1콘택홀, 상기 제1워드라인과 제1구동트랜지스터의 게이트 사이에 형성되는 제1콘택홀, 상기 제2워드라인과 제2구동트랜지스터의 게이트사이에 형성되는 제3콘택홀, 제1워드라인의 일측에 형성되는 제4콘택홀, 및 제2워드라인의 일측에 형성되는 제5콘택홀 ; 제2의 도전층에 형성되며, 상기 제1콘택홀을 채우면서 셀 중앙을 가로지르는 제1일정전원선, 상기 제2콘택홀을 채우는 형태로 형성된 제1패드, 상기 제3콘택홀을 채우는 형태로 형성된 제2패드, 상기 제4콘택홀을 채우는 형태로 형성된 제3패트, 및 상기 제5콘택홀을 채우는 형태로 형성된 제4패드 ; 상기 제2의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제1의 도전층 및 제2의 도전층을 부분적으로 노출시킨 제2의 절연층 ; 상기 제2의 절연층에 형성되며, 상기 제1패드를 부분적으로 노출시키는 제6콘택홀, 상기 제2패드를 부분적으로 노출시키는 제7콘택홀, 상기 제1구동트랜지스터의 게이트를 부분적으로 노출시키는 제8콘택홀, 및 상기 제2구동트랜지스터의 게이트를 부분적으로 노출시키는 제9콘택홀 ; 제3의 도전층에 형성되며, 상기 제6콘택홀을 연결하는 제1노드, 및 상기 제7콘택홀과 제8콘택홀을 연결하는 제2노드 ; 상기 제3의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제3의 도전층을 부분적으로 노출시킨 제3의 절연층 ; 상기 제3의 절연층에 형성되며, 상기 제1노드를 부분적으로 노축시키는 제10콘택홀, 및 상기 제2노드를 부분적으로 노출시키는 제11콘택홀 ; 제4의 도전층에 형성되며, 셀 중앙부를 가로지르는 모양으로 형성된 제2일정전원선, 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제10콘택홀을 채우는 형태로 형성된 제2저항소자, 및 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제11콘택홀을 채우는 형태로 형성된 제1저항소자 ; 상기 제4의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제2의 도전층을 부분적으로 노출시킨 제4의 절연층 ; 상기 제4의 절연층에 형성되며, 상기 제3패드를 부분적으로 노출시키는 제12콘택홀, 및 상기 제4패드를 부분적으로 노출시키는 제13콘택홀 ; 및 제5의 도전층에 형성되며, 상기 제12콘택홀을 채우며 상기 워드라인들에 대해 수직으로 배치된 제1비트라인, 및 상기 제13콘택홀을 채우며 상기 워드라인들에 대해 수직으로 배치된 제2비트라인으로 구성되는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
본 발명의 상기 또 다른 목적은, 반도체 기판에 활성영역을 형성하는 공정 ; 상기 활성영역이 형성되어 있는 반도체기판 상에 제1의 도전층과 임의의 절연층을 적층한 후, 제1전송트랜지스터의 게이트로 이용되는 제1워드라인, 제2전송트랜지스터의 게이트로 이용되는 제2워드라인, 및 제1 및 제2구동트랜지스터의 게이트를 패터닝하는 공정 ; 상기 제1 및 제2워드라인, 및 상기 제1 및 제2구동트랜지스터의 게이트를 마스크로 하여 결과물 전면에 불순물이온을 도우프함으로써 상기 활성영역에 소정의 불순물확산영역들을 형성하는 공정 ; 결과물 전면에 절연물질을 도포한 후 이방성식각함으로써 상기 제1 및 제2워드라인, 및 상기 제1 및 제2전송트랜지스터의 게이트측벽에 스페이서를 형성하는 공정 ; 결과물 전면에 제1의 절연층을 형성하는 공정, 상기 제1워드라인, 제2워드라인, 제1구동트랜지스터의 게이트 및 제2구동트랜지스터의 게이트사이에 형성되어 있는 상기 제1의 절연층을 부분적으로 제거함으로써, 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 게이트 사이에는 제1콘택홀, 제1워드라인과 제1구동트랜지스터의 게이트사이에는 제2콘택홀, 제2워드라인과 제2구동트랜지스터의 게이트사이에는 제3콘택홀, 제1워드라인의 일측에는 제4콘택홀, 및 제2워드라인의 일측에는 제5콘택홀을 형성하는 공정 ; 결과물 전면에 제2의 도전층을 형성한 후, 상기 제1콘택홀과 연결되는 제1일정전원선, 상기 제2콘택홀과 연결되는 제1패드, 상기 제3콘택홀과 연결되는 제2패드, 상기 제4콘택홀과 연결되는 제4패드, 및 상기 제5콘택홀과 연결되는 제4패드를 패터닝하는 공정 ; 결과물 전면에 제2의 절연층을 형성하는 공정 ; 상기 제1 및 제2패드 상에 형성되어 있는 상기 제2의 절연층, 및 상기 제1 및 제2구동트랜지스터의 게이트상에 형성되어 있는 상기 임의의 절연층, 제1 및 제2의 절연층을 부분적으로 제거해냄으로써, 제6,7,8 및 9콘택홀을 형성하는 공정 ; 결과물 전면에 제3의 도전층을 형성한 후, 상기 제6과 제9콘택홀, 및 상기 제7과 제8콘택홀이 연결되도록 패터닝함으로써, 상기 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 일측 불순물확산영역을 연결하는 제1노드, 및 상기 제2구동트랜지스터의 게이트와 제1구동트랜지스터의 일측 불순물확산영역을 연결하는 제2노드를 형성하는 공정 ; 결과물 전면에 제3의 절연층을 형성하는 공정 ; 상기 제1 및 제2노드상에 형성되어 있는 상기 제3의 절연층을 부분적으로 제거함으로써 제10 및 제11콘택홀을 형성하는 공정 ; 결과물 전면제 제4의 도전층을 형성한 후 패터닝함으로써, 상기 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 게이트사이를 지나는 제2일정전원선, 및 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제10 및 제11콘택홀과 연결되도록 제2 및 제1저항소자를 형성하는 공정 ; 결과물 전면에 제4의 절연층을 형성하는 공정 ; 상기 제3 및 제4패드상에 형성되어 있는 상기 제2,제3 및 제4의 절연층을 부분적으로 제거함으로써, 제12콘택홀 및 제13콘택홀을 형성하는 공정 ; 및 결과를 전면에 제5의 도전층을 형성한 후 패터닝함으로써, 상기 제3패드와 연결되는 제1비트라인, 및 상기 제4패드와 연결되는 제2비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법에 의해 달성된다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱더 자세하게 설명하고자 한다.
제 3 도는 본 발명의 방법에 의해 구성되는 SRAM셀의 회로도로서, 셀 좌측에 형성되어 그 게이트는 제1워드라인과 접속하고 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1) ; 셀 우측에 형성되어 그 게이트는 제2워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T2) ; 상기 제1전송트랜지스터(T1)의 소오스와 그 드레인이 접속하고, 그 소오스는 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 NMOS 제1구동트랜지스터(T3) ; 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 상기 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2구동트랜지스터(T4) ; 그 드레인은 상기 제1구동트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 제2일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 PMOS 박막트랜지스터로 된 제1저항소자(T5) ; 및 그 드레인은 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 제2일정전원선(Vcc)와 접속하며, 그 게이트는 상기 제2구동트랜지스터(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 PMOS 박막트랜지스터로 된 제2저항소자(T6)로 구성되어 있다.
상기 제 3 도에 있어서, 상기 제1 및 제2워드라인, 상기 제1 및 제2전송트랜지스터(T1및 T2)의 게이트 및 상기 제1 및 제2구동트랜지스터(T3및 T4)의 게이트는 제1의 도전층에 형성되고, 상기 제1일정전원선(Vss)은 제2의 도전층에 형성되며, 상기 제1전송트랜지스터의 소오스와 상기 제2구동트랜지스터의 게이트를 연결하는 제1노드(N1), 및 상기 제2전송트랜지스터의 소오스와 상기 제1구동트랜지스터의 게이트를 연결하는 제2노드(N2)는 제의 도전층에 형성되고, 상기 제2노드 및 제1노드를 그 게이트로 사용한 박막트랜지스터의 불순물확산영역이 형성되는 제1 및 제2저항소자(T5및 T6)는 제4의 도전층에 형성되며, 제1 및 제2비트라인은 제5의 도전층에 형성된다. 또한, 본 발명에 의하면, 상기 제1 및 제2저항소자는 회로구성 및 레이아웃도의 변환없이 PMOS 박막트랜지스터에서 고저항의 다결정실리콘으로 대치하는 것이 가능하다.
제 4a 도 내지 제 4k 도는 본 발명의 방법에 위해 차례대로 레이아웃된 SRAM셀의 레이아웃도들로서, 각 레이아웃도에 있어서 빗금친 부분들은 한장의 마스크에 그려지는 마스크패턴을 의미한다. 또한, 제 5a 도 내지 제 5k 도는 상기 제 4a 도 내지 제 4k 도의 AA선을 잘라 본 단면도들로서, 상기 레이아웃도에 그려진 마스크패턴을 이용하여 반도체 메모리장치를 제조한 공정을 도시하고 있다.
먼저, 제 4a 도 및 제 5a 도를 참조하면, 활성영역 형성을 위한 마스크패턴(100)을 이용하여 필드산화막(12)을 형성하는 공정을 도시한 것으로서, 상기 마스크패턴(100)을 이용한 선택산화법(LOCOS) 등에 의해 기판을 산화시킴으로써 상기필드산화막(12)을 형성한다. 이때 상기 마스크패턴은 종래방법에서 제시된 활성영역 형성을 위한 마스크패턴(제 3 도의 300)에 비해, 전체 셀어레이에 걸쳐 완전한 직사각형(100a)으로 형성될 수 있을만큼 그 모양이 단순하기 때문에 활성영역 형성을 위한 공정마아진을 증가시킬 수 있다. 이는 상기 제 4a 도에 도시된 마스크패턴(100)에 있어서, 활성영역 사이의 최소거리는 약 1.1㎛정도이고, 상기 제 3 도에 도시된 마스크패턴(300)에 있어서, 활성영역 사이의 최소거리는 약 0.8㎛정도이다 라는 점에서 설명된다.
제 4b 도 및 제 5b 도를 참조하면, 제1 및 제2워드라인, 및 제1 및 제2구동트랜지스터의 게이트형성을 위한 마스크패턴(100 및 120)을 이용하여 제1 및 제2워드라인, 제1 및 제2전송트랜지스터, 및 제1 및 제2구동트랜지스터를 형성하는 공정을 도시한 것으로서, 필드산화막(12)이 형성되어 있는 반도체기판(10) 전면에 게이트산화막, 제1의 도전층 및 임의의 절연층을 적층하고, 상기 마스크패턴(110 및 120)을 적용하여 상기 임의의 절연층, 및 제1의 도전층을 부분적으로 식각함으로써 제1 및 제2구동트랜지스터의 게이트(21 및 22) 및 제1 및 제2구동트랜지스터의 게이트로 이용되는 제1 및 제2워드라인(20 및 23)을 형성한 후, 상기 워드라인들 및 게이트들을 마스크로 하여 기판전체에 상기 기판의 불순물형과는 다른 형의 불순물이온을 도우프함으로써 전송트랜지스터의 드레인(14)과 소오스(16), 및 구동트랜지스터의 드레인(16)과 소오스(18)을 형성한다. 이어서, 결과물 전면에 고온산화막(HTO) 등과 같은 절연물질을 도포하고, 상기 절연물질을 식각대상으로 하는 이방성식각을 결과물 전면에 행함으로써, 워드라인 및 게이트 측면에 상기 워드라인 및 게이트를 다른 도전층으로부터 절연시키기 위한 스페이서를 형성한다. 제1의 절연층(50)은 결과를 전면에 고온산화막과 같은 절연물질을 도포함으로써 형성된다.
이때, 상기 마스크패턴들은 제 4a 도의 마스크패턴(100)에 대해서는 수직으로 배치되며, 그 각각에 대해서는 서로 평행하게 배치된다. 또한, 상기 제1 및 제2구동트랜지스터의 게이트형성을 위한 마스크패턴(120)은 상기 제1 및 제2워드라인 형성을 위한 마스크패턴(110) 각각보다 셀 내측에 형성되며, 전체 셀어레이의 임의의 영역에서 상기 제1 및 제2워드라인이 서로 연결된다는 것에 주의해야 한다. (제 4b 도에 있어서, 왼쪽에서 첫번째 마스크패턴(110)은 제1워드라인(20) 형성을 위한 마스크패턴이고, 두번째 마스크패턴(120)은 제1구동트랜지스터의 게이트(21) 형성을 위한 마스크패턴이며, 세번째 마스크패턴(12)은 제2구동트랜지스터의 게이트(22) 형성을 위한 마스크패턴이며, 및 네번째 마스크패턴(110)은 제2워드라인(23) 형성을 위한 마스크패턴이다.
상기 제 4b 도의 마스크패턴에 의하면, 하나의 워드라인에 하나의 전송트랜지스터가 형성된다는 것을 알 수 있는데, 이는 하나의 워드라인에 두개의 전송트랜지스터가 형성되면 종래 방법보다 그 지연시간을 두배로 감소시킬 수 있다. 하나의 도전선에 형성되는 트랜지스터 수가 두배로 감소했을때, 상기 도전선을 통과한 데이터의 전송지연시간(τ=RC) 또한 두배로 감소한다는 것은 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자는 명백하게 알수 있다.
제 4c 도 및 제 5c 도를 참조하면, 콘택홀 형성을 위한 마스크패턴들(130,140 및 150)을 이용하여 제1(1),제2(2),제3,제4 및 제5(5)콘택홀을 형성하는 공정을 도시한 것으로서, 제1의 절연층(50)이 형성되어 있는 결과물 전면에 포토레지스트를 도포하고, 상기 마스크패턴(130,140 및150)을 적용하여 콘택홀 형성을 포토레지스트패턴(70)을 형성한 후, 상기 패턴(70)을 식각마스크로 하고 상기 제1의 절연층을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써 상기 제1(1),제2(2),제3,제4 및 제5(5)콘택홀을 형성한다. 이 때 상기 제1콘택홀은 제1구동트랜지스터의 게이트(21)와 제2구동트랜지스터의 게이트(22)사이의 콘택홀(2)을, 상기 제2콘택홀은 제1워드라인(20)과 제1구동트랜지스터의 게이트(21) 사이의 콘택홀(2)을, 상기 제3콘택홀은 제2워드라인(23)과 제2구동트랜지스터의 게이트(22)사이의 콘택홀(도시되지 않음)을, 상기 제4콘택홀은 제1워드라인(20) 일측에 형성된 콘택홀(도시되지 않음)을, 상기 제5콘택홀은 제2워드라인(23) 일측에 형성된 콘택홀(5)을 의미하며, 직각은 자기정합적으로 형성되어 실제 크기가 상기 마스크패턴(130,140 및 150) 등의 크기보다 작다.
제 4d 도 및 제 5d 도를 참조하면, 비트라인 접촉을 용이하게 하기 위한 패드, 노드접촉을 용이하게 하기 위한 패드 및 제1일정정원선 형성을 위한 마스크패턴(160,170 및 180)을 적용하여 제1(24),제2,제3 및 제4(28)패드, 및 제1일정전원선(26)을 형성하는 공정을 도시한 것으로서, 상기 콘택홀들이 형성되어 있는 결과물 전면에 제2의 도전층을 형성하고, 상기 제2의 도전층 전면에 포토레지스트를 도포한 후, 상기 마스크패턴(160,170 및 180)을 적용하여 상기 패드 및 일정전원선 형성을 위한 포토레지스트패턴(72)을 형성한다. 이어서, 상기 포토레지스트패턴(72)을 식각마스크로 하고 상기 제2의 도전층을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써, 제1콘택홀을 통해 제1 및 제2구동트랜지스터의 소오스(18)과 접속하고 셀중앙부를 지나며 상기 워드라인과 평행하게 형성되는 제1일정전원선(26), 제2콘택홀을 통해 제1전송트랜지스터의 소오스(16)와 접속하는 제1패드(24), 제3콘택홀을 통해 제2전송트랜지스터의 소오스와 접속하는 제2패드(도시되지 않음), 재4콘택홀을 통해 제1전송트랜지스터의 드레인과 접속하는 제3패드(도시되지 않음), 및 제5콘택홀을 통해 제2전송트랜지스터의 드레인과 접속하는 제4패드(28)를 형성한다. 이 때 상기 마스크패턴 각각은 서로 고립된 모양으로 형성되고, 상기 제1 및 제2패드는 워드라인측으로 연장된 모양으로 형성된다.
제1 및 제2구동트랜지스터가 공유하는 소오스와 접속하고, 상기 워드라인과 평행하게 중앙부를 가로지르는 상기 제1일정전원선은, 통상, 접지(ground)선으로 이용되는데, 본 발명은 상기 접지선이 하나의 셀에서 하나의 불순물확산영역하고만 연결되지만, 종래에는 (상기 제 2 도를 참조) 상기 접지선이 접속하는 불순물확산영역(구동트랜지스터의 소오스)이 하나의 셀내에서 두개로 나뉘어져 있다는 것을 알수 있다. 이는 하나의 셀 내에서는 같은 전위로 고정되어야 할 구동트랜지스터의 소오스 사이에 약간의 전위차를 일으키기 때문에 셀안정도를 저하시키는 원인이 된다.
제 4e 도 및 제 5e 도를 참조하면, 콘택홀 형성을 위한 마스크 패턴을(190 및200)을 적용하여 제6(6),7,8 및 9(9)콘택홀을 형성하는 공정을 도시한 것으로서, 결과물 전면에 제2의 절연층(52)을 형성하고, 상기 제2의 절연층 전면에 포토레지스트를 도포한 후, 상기 마스크패턴들(190 및 200)을 적용하여 콘택홀 형성을 위한 포토레지스트 패턴(74)을 형성한다. 이어서, 상기 포토레지스트패턴을 식각마스크로 하고 상기 제2,제1 및 임의의 절연층을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써, 상기 제1(24) 및 제2패드를 부분적으로 노출시키는 제6(6) 및 제7(도시되지 않음) 콘택홀, 및 상기 제1 및 제2구동트랜지스터의 게이트(21 및 22)를 부분적으로 노출시키는 제8(도시되지 않음) 및 제9(9)콘택홀을 형성한다.
제 4f 도 및 제 5f 도를 참조하면, 노드형성을 위한 마스크패턴(210)을 적용하여, 제1노드(30) 및 제2노드(도시되지 않음)를 형성하는 공정을 도시한 것으로서, 상기 제6,7,8 및 9콘택홀이 형성되어 있는 결과물 전면에 제3의 도전층을 형성하고, 상기 제3의 도전층 전면에 포토레지스트를 도포한 후, 상기 마스크패턴(210)을 적용하여 노드형성을 위한 포토레지스트패턴(76)을 형성한다. 이어서 상기 포토레지스트패턴(76)을 식각마스크로 하고 상기 제3의 도전층을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써, 제1전송트랜지스터의 소오스(16)와 제2구동트랜지스터의 게이트(22)를 연결하기 위한 제1노드(30), 및 제2전송트랜지스터의 소오스와 제1구동트랜지스터의 게이트(21)를 연결하기 위한 제2노드(도시되지 않음)를 형성한다. 이 때 상기 제1패드(24) 및 제2패드는 콘택홀의 외형율(높이/넓이)을 낮추는 역할을 하기 때문에 외형율이 큰 콘택홀에서 발생하는 기공(void), 물질이동(migration) 등에 의한 콘택불량을 방지한다.
제 4g 도 및 제 5g 도를 참조하면, 콘택홀 형성을 위한 마스크패턴(220)을 적용하여 제10(B0) 및 제11(도시되지 않음) 콘택홀을 형성하는 공정을 도시한 것으로서, 제1(30) 및 제2노드가 형성되어 있는 결과물 전면에 제3의 절연층(54)을 형성하고, 상기 제3의 절연층 전면에 포토레지스트를 도포한 후, 상기 마스크패턴(220)을 적용하여 콘택홀 형성을 위한 포토레지스트패턴(78)을 형성한다. 이어서 상기 포토레지스트패턴(78)을 식각마스크로 하고 상기 제3의 절연층(54)을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써, 상기 제1노드(30)을 부분적으로 노출시키는 제10콘택홀(B0), 및 상기 제2노드를 부분적으로 노출시키는 제11콘택홀(도시되지 않음)을 형성한다.
제 4h 도 및 제 5h 도를 참조하면, 제2일정전원선, 제1저항소자 및 제2저항소자 형성을 위한 마스크패턴(230)을 적용하여 상기 제2일정전원선(31), 상기 제1저항소자(32) 및 상기 제2저항소자(33)을 형성하는 공정을 도시한 것으로서, 상기 제10 및 11콘택홀이 형성되어 있는 결과물 전면에 제4의 도전층을 형성하고, 상기 제4의 도전층 전면에 포토레지스트를 도포한 후, 상기 마스크패턴(230)을 적용하여 포토레지스트 패턴(80)을 형성한다. 이어서 상기 포토레지스트패턴(80)을 식각마스크로 하고 상기 제4의 도전층을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써, 상기 제1일정전원선(26)과 평행하게 셀 중앙을 가로지르는 상기 제2일정전원선(31), 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 제11콘택홀을 통해 제2노드와 접속되는 제1저항소자(32), 및 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 제10콘택홀을 통해 제1노드(30)와 접속되는 제2저항소자(33)를 형성한다.
제 4i 도 및 제 5i 도를 참조하면, 이온주입방지 마스크패턴(240)을 적용하여 제4의 도전층에 임의형의 불순물이온을 도우프함으로써 PMOS 박막트랜지스터 또는 고저항의 다결정실리콘으로 된 저항소자를 완성하는 공정을 도시한 것으로서, 결과물 전면에 이온주입방지물질을 도포하고, 상기 마스크패턴(240)을 적용하여 이온주입방지를 위한 패턴(82)을 형성한 후, 전면에 임의형의 불순물이온을 도우프함으로써 상기 PMOS 박막트랜지스터 또는 고저항의 다결정실리콘으로 된 저항소자를 완성한다. 상기 불순물이온이 P형 이온, 예컨대 보론(B)이온, 보론다이플로라이드(BF2)이온등 일 때는 상기 저항소자는 PMOS 박막트랜지스터로 작용하고, 상기 불순물이온이 N형, 예컨대 인(P)이온, 아세닉(As)이온등 일때는 상기 저항소자는 고저항의 다결정실리콘이 되어 부하저항으로 작용하는데, 상기 저항소자가 PMOS 박막트랜지스터로 작용할때, 상기 제1노드 및 제2노드는 전송트랜지스터의 소오스와 구동트랜지스터의 게이트를 연결하는 연결선으로 뿐만 아니라 상기 PMOS 박막트랜지스터의 게이트로 이용되며, 불순물이온이 도우프된 제4의 도전층은 PMOS 박막트랜지스터의 소오스, 드레인 및 채널영역으로 이용되는데, 이때, 상기 제2일정전원선(31)과 연결되는 부분은 PMOS 박막트랜지스터의 소오스가 되고, 제10 및 제11콘택홀과 접촉하는 영역은 PMOS 박막트랜지스터의 드레인이 되며, 불순물이 도우프되지 않은 영역은 채널영역이 된다. 또한, 상기저항소자가 부하저항으로 작용할때, 상기 N형 불순물이온이 도우프된 영역은 저저항접촉 및 제2일정전원선을 위해 이용된다는 것은 본 발명이 속하는 분야에 있어서 통상의 지식을 가진자들은 명백하게 알 수 있다.
제1 및 제2저항소자로 PMOS 박막트랜지스터를 형성할 경우, 제3의 절연층 및 제4의 절연층(후속공정에서 사용됨)은 불순물이온이 도우프되지 않은 순수산화막으로 구성되어야 하는데, 이는 만약, 상기 절연층들을 불순물이 도우프돤 절연물질, 예컨대 PSG(Phosphorous Silicate Glass)나 BPSG(Borophosphorus Silicate Glass) 등과 같은 절연물질로 구성한다면, 상기 절연물질 속에 존재하던 불순물이온들이 여러 가지 열공정에 의해 상기 PMOS 박막트랜지스터의 채널영역으로 확산되어 트랜지스터의 특성을 열화시킬 염려가 있기 때문이다. 또한 상기 제3 및 제4의 도전층은 실리사이드를 씌우지(capping) 않은 순수실리콘층이나 다결정실리콘층으로 형성되는 것이 바람직하다. 통상, 도전층의 저항을 최소화하기 위해 전체공정에 사용되는 도전층으로 실리사이드를 씌운(Capping) 실리콘층을 사용한다.
제1 및 제2 저항소자로 고저항의 다결정실리콘을 형성할 경우엔 상기 제4의 도전층만 상기 순수실리콘층이나 다결정실리콘층으로 형성된다.
제 4j 도 및 제 5j 도를 참조하면, 콘택홀 형성을 위한 마스크패턴(250)을 적용하여 제12(B2) 및 제13콘택홀(도시되지 않음)을 형성하는 공정을 도시한 것으로서, 결과물 전면에 제4의 절연층(56)을 형성하고, 상기 제4의 절연층 전면에 포토레지스트를 도포한 후, 상기 마스크패턴(250)을 적용하여 콘택홀 형성을 위한 포토레지스트패턴(84)을 형성한다. 이어서 상기 포토레지스트패턴(84)을 식각마스크로 하고 상기 제2의 도전층상에 적층되어 있는 절연층들을 식각대상물로 한 이방성식각을 행함으로써, 비트라인을 전송트랜지스터의 드레인(14)에 접촉시키기 위한 콘택홀(B2)을 형성한다. 이때 제3 및 제4(28)패드는 비트라인 접촉을 위한 콘택홀의 외형율을 줄여 깊은 콘택홀에서 발생하는 불량접촉을 방지하기 위해 제공된다.
제 4k 도 및 제 5k 도를 참조하면, 비트라인 형성을 위한 마스크패턴(260)을 적용하여 상기 비트라인(34)을 형성하는 공정을 도시한 것으로서, 제12 및 제13콘택홀이 형성되어 있는 결과물 전면에 제5의 도전층을 형성한 후, 상기 마스크패턴(260)을 적용한 사진식각공정을 행함으로써, 상기 제12콘택홀을 통해 제2전송트랜지스터의 드레인(14)과 접촉하는 제2비트라인(34) 및 상기 제13콘택홀을 통해 제1전송트랜지스터의 드레인과 접촉하는 제1비트라인(도시되지 않음)을 형성한다. 이 때 상기 마스크패턴(26)은 상기 워드라인에 대해 수직으로 배치된 하나의 셀에서 상, 하로 배치된 상기 제12 및 제13콘택홀을 통해 상기 제3 및 제4(28)패드와 접촉하도록 형성된다.
제 6 도는 상기 제 4k 도의 BB선을 잘라본 본 발명의 방법에 의해 제조된 SRAM 셀의 단면도를 도시한 것으로, 상기 제 5a 도 내지 제 5k 도에서 사용된 부호와 동일한 부호는 동일부문을 의미한다.
본 발명에서 사용되는 모든 도전층들은 다결정실리콘과 실리사이드를 적층한 형태로 형성되는데, 이는 도전층 자체의 저항 및 접촉저항을 최소화하기 위해서이다(단, 제5의 도전층은 알루미늄 등과 같은 금속을 사용하여 형성하기도 한다).
상술한 본 발명에 의한 반도체 메모리장치는, 하나의 셀안에 두개의 워드라인을 형성하고 각 워드라인마다 하나씩의 전송트랸지스터의 게이트를 형성함으로써 시상수 감수에 따른 소자동작 속도를 증가시킬 수 있고, 워드라인과 전송트랜지스터의 게이트를 서로 평행하게 배치하여 활성영역을 박스모양으로 형성함으로써 활성영역 형성을 위한 공정마아진을 증가시킬 수 있으며, 제3의 도전층에 도우프되는 불순물이온의 종류에 따라 저항소자를 PMOS 박막트랜지스터나 부하저항으로 임의대로 형성할 수 있으므로, 동일한 면적 및 동일한 마스크로서 CMOS SRAM이나 부하 SRAM을 임의대로 형성할 수 있을 뿐만 아니라, 하나의 셀 내에 다른 셀과는 서로 공유하지 않는 제1일정전원선 접속을 위한 콘택홀이 하나만 형성되므로 종래방법에서 문제시되었던 전위차에 의한 셀안정도 저하문제를 해결할 수 있어, 고속화, 고집적화 및 셀안정화를 요구하는 4Mb SRAM 및 그 이상급 SRAM에 용이하게 적용할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (48)
- 제1메모리셀, 상기 제1메모리셀과 우측으로 대칭되게 형성되는 제2메모리셀, 상기 제2메모리셀과 하측으로 대칭되게 형성되는 제3메모리셀, 및 상기 제3메모리셀과 좌측으로 대칭되게 형성되는 제4메모리셀을 하나의 블록으로 했을 때, 상기 블럭들이 반도체기판 전체에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체 메모리장치에 있어서, 각 메모리셀내의 상, 하측에 각각 하나씩 형성되어 횡방향으로 이웃하는 메모리셀들로 연장되며, 셀어레이의 임의부분에서 상기 상, 하측이 연결되는 모양으로 형성되는 워드라인 ; 각 메모리셀의 중앙부에 위치하며 횡방향으로 이웃하는 메모리셀들과 연결되는 모양으로 형성되는 제1일정전원선 ; 상기 제1일정전원선과 평행하는 모양으로 형성된 제2일정전원선 ; 및 각 메모리셀내의 좌, 우측에 각각 하나씩 형성되어 종방향으로 이웃하는 메모리셀들로 연장되는 모양으로 형성되는 비트라인으로 구성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 워드라인은 제1의 도전층, 상기 제1일정전원선을 제2의 도전층, 상기 제2일정전원선은 제4의 도전층 및 상기 비트라인은 제5의 도전층에 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 각 메모리셀 내에 있는 상기 워드라인 각각마다 상기 워드라인을 게이트로 하는 전송트랜지스터가 하나씩 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 3 항에 있어서, 상기 전송트랜지스터들의 게이트를 사이에 두고 그 양측에 형성되어 있는 불순물확산영역 중, 셀 안측에 형성되어 있는 불순물확산영역과 그 한쪽의 불순물확산영역을 각각 공유하며, 다른 한쪽의 불순물확산영역은 셀 중앙부에 형성된 불순물확산영역을 서로 공유하는 형태로 두개의 구동트랜지스터가 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 4 항에 있어서, 상기 구동트랜지스터의 게이트는 상기 워드라인과 평행하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 4 항에 있어서, 상기워드라인 및 상기 구동트랜지스터의 게이트는 같은 도전층에 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 4 항에 있어서, 상기 제1일정전원선은 상기 셀 중앙부에 형성된 불순물확산영역과 접촉되는 형태로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 제2일정전원선을 사이에 두고 그 양측에, 상기 제2일정전원선과는 그 한쪽이 연결되는 형태로 하나씩의 저항소자가 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 8 항에 있어서, 상기 저항소자는 상기 제2일정전원선과 같은 도전층에 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 8 항에 있어서, 상기 저항소자는 PMOS 박막트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
- 제 8 항에 있어서, 상기 저항소자는 부하저항인 것을 특징으로 하는 반도체 메모리장치.
- 제 4 항에 있어서, 상기 비트라인은 전송트랜지스터의 게이트를 사이에 두고 그 양측에 형성되어 있는 불순물확산영역 중, 셀 외측에 형성되어 있는 불순물확산영역 중 어느 하나와 연결되는 것을 특징으로 하는 반도체 메모리장치.
- 두개의 전송트랜진스터, 두개의 구동트랜지스터 및 두개의 저항소자로 구성된 메모리셀에 있어서, 상기 두개의 구동트랜지스터가 셀 내측에 형성되도록 셀 외측 각각에 한개씩의 전송트랜지스터가 배치되고, 상기 전송트랜지스터들은 두개의 워드라인에 하나씩 형성되도록 배치되며, 상기 두개의 구동트랜지스터의 게이트는 상기 워드라인에 대해 평행하게 배치되며, 상기 두개의 구동트랜지스터가 공유하는 불순물확산영역과 접속하는 일정전원선이 각 셀의 중앙부에 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 13 항에 있어서, 상기 워드라인들 및 두개의 구동트랜지스터의 게이트는 제1의 도전층에 배치되고 상기 일정전원선은 제2의 도전층에 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 13 항에 있어서, 상기 두개의 워드라인은 전체 셀어레이의 임의의 영역에서 서로 연결되도록 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 그 게이트는 제1워드라인과 접속하고, 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터 ; 그 게이트는 제2워드라인과 접속하고, 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터 ; 상기 제1전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제2전송트랜지스터의 소오스와 접속하는 NMOS 제1구동트랜지스터 ; 상기 제2전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 상기 제1일정전원선(Vss)과 연결되며, 그 게이트는 상기 제1전송트랜지스터의 소오스와 접속하는 NMOS 제2구동트랜지스터 ; 그 한쪽은 상기 제1구동트랜지스터의 드레인과 접속하고, 그 다른 한쪽은 제2일정전원선(Vcc)와 접속하는 제1저항소자 ; 및 그 한쪽은 상기 제2구동트랜지스터의 드레인과 접속하고, 그 다른 한쪽은 제2일정전원선(Vcc)와 접속하는 제2저항소자로 구성된 메모리셀에 있어서, 제1의 도전층에는 두개의 워드라인 및 두개의 구동트랜지스터의 게이트가 배치되고, 제2의 도전층에는 제1일정전원선이 배치되며, 제3의 도전층에는 제1노드 및 제2노드가 배치되며, 제4의 도전층에는 제2일정전원선, 제1저항소자 및 제2저항소자가 배치되며, 제5의 도전층에는 두개의 비트라인이 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 16 항에 있어서, 상기 워드라인을 게이트로 한 전송트랜지스터가 상기 워드라인 각각에 하나씩 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 16 항에 있어서, 상기 두개의 구동트랜지스터들의 게이트는 상기 워드라인과 평행하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 18 항에 있어서, 상기워드라인은, 상기 두개의 구동트랜지스터의 게이트가 셀 내측에 배치되도록 각각 셀 외측에 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 16 항에 있어서, 상기 제1일정전원선은 상기 셀 중앙부를 지나며 상기 워드라인과는 평행하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 20 항에 있어서, 상기 제1일정전원선은, 셀 중앙부에 형성되며 상기 두개의 구동트랜지스터가 공유하는 불순물확산영역과 접촉하는 것을 특징으로 하는 반도체 메모리장치.
- 제 16 항에 있어서, 상기 제1노드는 상기 제2노드와 평행하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 16 항에 있어서, 상기 제2일정전원선은 셀 중앙부를 지나며, 상기 제1일정전원선과 평행하도록 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 23 항에 있어서, 상기 제1 및 제2저항소자는 제2일정전원선의 양측에 하나씩 형성되며, 그 한쪽이 상기 제2일정전원선과 연결되도록 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 반도체기판 ; 상기 반도체기판에 형성되고 그 내부에는 소정모양의 불순물 확산영역들이 형성되어 있는 활성영역 ; 제1의 도전층에 형성되며 제1전송트랜지스터의 게이트로 이용되는 제1워드라인, 제2전송트랜지스터의 게이트로 이용되는 제2워드라인, 및 상기 제1 및 제2전송트랜지스터의 한쪽 불순물확산영역을 각각 공유하며 상기 제1 및 제2전송트랜지스터 각각에 대해 셀 내측에 형성되는 제1 및 제2구동트랜지스터의 게이트 ; 상기 제1의 도전층이 형성되어 있는 기판전면에 형성되며 상기 불순물확산영역들을 부분적으로 노출시킨 제1의 절연층 ; 상기 제1의 절연층에 형성되며 상기 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 게이트 사이에 형성되는 제1콘택홀 상기 제1워드라인과 제1구동트랜지스터의 게이트사이에 형성되는 제2콘택홀 상기 제2워드라인과 제2구동트랜지스터의 게이트 사이에 형성되는 제3콘택홀, 제1워드라인의 일측에 형성되는 제4콘택홀, 및 제2워드라인의 일측에 형성되는 제5콘택홀 ; 제2의 도전층에 형성되며, 상기 제1콘택홀을 채우면서 셀 중앙을 가로지르는 제1일정전원선, 상기 제2콘택홀을 채우는 형태로 형성된 제1패드, 상기 제3콘택홀을 채우는 형태로 형성된 제2패드, 상기 제4콘택홀을 채우는 형태로 형성된 제3패드, 및 상기 제5콘택홀을 채우는 형태로 형성된 제4패드 ; 상기 제2의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제1의 도전층 및 제2의 도전층을 부분적으로 노출시킨 제2의 절연층 ; 상기 제2의 절연층에 형성되며, 상기 제1패드를 부분적으로 노출시키는 제6콘택홀, 상기 제2패드를 부분적으로 노출시키는 제7콘택홀, 상기 제1구동트랜지스터의 게이트를 부분적으로 노출시키는 제8콘택홀, 및 상기 제2구동트랜지스터의 게이트를 부분적으로 노출시키는 제9콘택홀 ; 제3의 도전층에 형성되며, 상기 제6콘택홀과 제9콘택홀을 연결하는 제1노드, 및 상기 제7콘택홀과 제8콘택홀을 연결하는 제2노드 ; 상기 제3의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제3의 도전층을 부분적으로 노출시킨 제3의 절연층 ; 상기 제3의 절연층에 형성되며, 상기 제1노드를 부분적으로 노출시키는 제10콘택홀, 및 상기 제2노드를 부분적으로 노출시키는 제11콘택홀 ; 제4의 도전층에 형성되며, 셀 중앙부를 가로지르는 모양으로 형성된 제2일정전원선, 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제10콘택홀을 채우는 형태로 형성된 제2저항소자, 및 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제11콘택홀을 채우는 형태로 형성된 제1저항소자 ; 상기 제4의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제2의 도전층을 부분적으로 노출시킨 제4의 절연층 ; 상기 제4의 절연층에 형성되며, 상기 제3패드를 부분적으로 노출시키는 제12콘택홀, 및 상기 제4패드를 부분적으로 노출시키는 제13콘택홀 ; 및 제5의 도전층에 형성되며, 상기 제12콘택홀을 채우며 상기 워드라인들에 대해 수직으로 배치된 제1비트라인, 및 상기 제13콘택홀을 채우며 상기 워드라인들에 대해 수직으로 배치된 제2비트라인으로 구성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 25 항에 있어서, 상기 제1 및 제2전송트랜지스터의 게이트는 상기 제1 및 제2워드라인과 평행하게 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 26 항에 있어서, 상기 제1 및 제2구동트랜지스터의 게이트는 상기 제1 및 제2워드라인 각각보다 셀 내측에 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 25 항에 있어서, 상기 제1 및 제2워드라인은 셀어레이의 임의의 부분에서 서로 연결되는 것을 특징으로 하는 반도체 메모리장치.
- 제 25 항에 있어서, 상기 제1일정전원선은 상기 워드라인과 평행하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 25 항에 있어서, 상기 제1패드는 제1워드라인측으로 확장된 형태로 형성되고, 상기 제2패드는 제2워드라인측으로 확장된 형태로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 25 항에 있어서, 상기 제2일정전원선은 상기 제1일정전원선과 평행하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
- 제 31 항에 있어서, 상기 제2일정전원선은 상기 제1일정전원선과 일치하는 것을 특징으로 하는 반도체 메모리장치.
- 제 25 항에 있어서, 상기 활성영역은 직사각형 모양으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 제 33 항에 있어서, 상기 활성영역을 직사각형 모양으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
- 반도체 기판에 활성영역을 형성하는 공정 ; 상기 활성영역이 형성되어 있는 반도체기판상에 제1의 도전층과 임의의 절연층을 적층한 후, 제1전송트랜지스터의 게이트로 이용되는 제1워드라인 제2전송트랜지스터의 게이트로 이용되는 제2워드라인, 및 제1 및 제2구동트랜지스터의 게이트를 패터닝하는 공정 ; 상기 제1 및 제2워드라인, 및 상기 제1 및 제2구동트랜지스터의 게이트를 마스크로 하여 결과를 전면에 불순물이온을 도우프함으로써 상기 활성영역에 소정의 불순물확산영역들을 형성하는 공정 ; 결과물 전면에 절연물질을 도포한 후 이방성식각함으로써 상기 제1 및 제2워드라인, 및 상기 제1 및 제2전송트랜지스터의 게이트측벽에 스페이서를 형성하는 공정 ; 결과물 전면에 제1의 절연층을 형성하는 공정, 상기 제1워드라인, 제2워드라인, 제1구동트랜지스터의 게이트 및 제2구동트랜지스터의 게이트 사이에 형성되어 있는 상기 제1의 절연층을 부분적으로 제거함으로써, 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 게이트 사이에는 제1콘택홀, 제1워드라인과 제1구동트랜지스터의 게이트사이에는 제2콘택홀, 제2워드라인과 제2구동트랜지스터의 게이트사이에는 제3콘택홀, 제1워드라인의 일측에는 제4콘택홀, 및 제2워드라인의 일측에는 제5콘택홀을 형성하는 공정 ; 결과물 전면에 제2의 도전층을 형성한 후, 상기 제1콘택홀과 연결되는 제1일정전원선, 상기 제2콘택홀과 연결되는 제1패드, 상기 제3콘택홀과 연결되는 제2패드, 상기 제4콘택홀과 연결되는 제4패드, 및 상기 제5콘택홀과 연결되는 제4패드를 패터닝하는 공정 ; 결과물 전면에 제2의 절연층을 형성하는 공정 ; 상기 제1 및 제2패드 상에 형성되어 있는 상기 제2의 절연층, 및 상기 제1 및 제2구동트랜지스터의 게이트상에 형성되어 있는 상기 임의의 절연층, 제1 및 제2의 절연층을 부분적으로 제거해냄으로써, 제6,7,8 및 9콘택홀을 형성하는 공정 ; 결과물 전면에 제3의 도전층을 형성한 후, 상기 제6과 제9콘택홀, 및 상기 제7과 제8콘택홀이 연결되도록 패터닝함으로써, 상기 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 일측 불순물확산영역을 연결하는 제1노드, 및 상기 제2구동트랜지스터의 게이트와 제1구동트랜지스터의 일측 불순물확산영역을 연결하는 제2노드를 형성하는 공정 ; 결과물 전면에 제3의 절연층을 형성하는 공정 ; 상기 제1 및 제2노드상에 형성되어 있는 상기 제3의 절연층을 부분적으로 제거함으로써 제10 및 제11콘택홀을 형성하는 공정 ; 결과물 전면에 제4의 도전층을 형성한 후 패터닝함으로써, 상기 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 게이트사이를 지나는 제2일정전원선, 및 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제10 및 제11콘택홀과 연결되도록 제2 및 제1저항소자를 형성하는 공정 ; 결과물 전면에 제4의 절연층을 형성하는 공정 ; 상기 제3 및 제4패트상에 형성되어 있는 상기 제2,제3 및 제4의 절연층을 부분적으로 제거함으로써, 제12콘택홀 및 제13콘택홀을 형성하는 공정 ; 및 결과물 전면에 제5의 도전층을 형성한 후 패터닝함으로써, 상기 제3패드와 연결되는 제1비트라인, 및 상기 제4패드와 연결되는 제2비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 제1,제2,제3,제4 및 제5콘택홀을 자기정합적으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 제1일정전원선은 접지되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 제1 및 제2저항소자는 상기 제1노드 및 제2노드를 게이트로 이용한 박막트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 38 항에 있어서, 상기 제1 및 제2 저항소자를 형성하는 공정후, 상기 제1노드 및 제2노드가 형성된 영역을 제외한 영역에 고농도의 P형 불순물이온을 도우프하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 38 항에 있어서, 상기 제1,제2 및 제5의 도전층으로 다결정실리콘과 실리사이드를 적층하여 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 38 항에 있어서, 상기 제3 및 제4절연층으로 불순물이 도우프되지 않은 순수 산화막을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 제1 및 제2저항소자는 제4의 도전층으로 된 부하저항인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 42 항에 있어서, 제1 및 제2저항소자를 형성하는 공정후, 상기 제10 및 제11콘택홀 부근 및 제2일정전원선에 고농도의 N형 불순물이온을 도우프하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 42 항에 있어서, 상기 제1,제2,제3 및 제5의 도전층으로 다결정실리콘과 실리사이드를 적층하여 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 제1 및 제2워드라인은 셀어레이의 임의의 영역에서 서로 연결되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 워드라인은 상기 활성영역에 대해 수직으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 35 항에 있어서, 상기 제1 및 제2구동트랜지스터의 게이트는 상기 제1 및 제2워드라인과 평행하게 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 47 항에 있어서, 상기 제1 및 제2워드라인은 상기 제1 및 제2구동트랜지스터의 게이트가 셀 내측에 형성되도록 각각 셀 외측에 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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