KR100243261B1 - 반도체메모리장치 - Google Patents
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Abstract
본 발명은 고집적 반도체메모리장치에 관한 것으로, 제1메모리셀, 상기 제1메모리셀과 상측 또는 하측으로 대칭되게 형성되는 제2메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전면에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체메모리장치에 있어서, 한 셀에서 종방향으로 두개로 분리되어 바(Bar)형태로 존재하며 하나는 상측으로 이웃하는 메모리셀과 대칭으로 연결되고 다른 하나는 하측으로 대칭되는 메모리셀과 대칭으로 연결되는 활성영역; 각 메모리셀내의 상, 하측에 각각 배치되며 제1 및 제2전송트랜지스터 게이트와 연결되고, 횡방향으로 이웃하는 메모리셀들로 그 모양이 그대로 전사되어 이웃하는 메모리셀들과 연결되는 워드라인; 상기 워드라인에 대해 셀내측에 위치하며 상기 워드라인과는 평행하게 배치되고 상기 한 셀내의 두개의 활성영역에 대해 각각 제1 및 제2구동트랜지스터를 형성하는 두개의 구동트랜지스터 게이트; 메모리셀 전면에 걸쳐 배치되며 메모리셀의 접지선을 이루는 제1일정전원선; 상기 워드라인과 같은 노선을 달리며 메모리셀 상, 하에 배치되고 횡방향으로 이웃하는 메모리셀로 그 모양이 그대로 전사되어 셀어레이의 임의의 부분에서 연결되는 제2일정전원선; 상기 제2일정전원선 내측에 존재하며 메모리셀의 부하소자를 이루는 제1 및 제2PMOS 부하소자; 및 메모리셀의 좌, 우에 배치되고 종방향으로 이웃하는 메모리셀과 대칭으로 연결되는 제1 및 제2비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
본 발명에 의하면, 메모리셀의 노이즈마진을 증가시킬 수 있으며 낮은 전압에서도 안정되게 동작할 수 있는 반도체메모리장치를 구현할 수 있다.
Description
제1도 내지 제3도는 여러가지 형태로 레이아웃된 종래의 스태틱랜덤억세스 메모리셀을 나타낸 도면들.
제4도는 본 발명의 스태틱랜덤억세스 메모리셀의 회로도.
제5도 내지 제15도는 본 발명에 의한 반도체메모리장치의 레이아웃.
제16도는 제6도중의 A-A'선으로 잘랐을 때의 단면도.
제17도는 본 발명에 의한 반도체메모리장치의 1개의 메모리셀만을 나타낸 레이아웃.
제18도 내지 제28도는 본 발명에 의한 반도체메모리장치의 제조방법을 나타낸 공정순서도.
제29도는 본 발명의 효과를 설명하기 위한 그래프.
본 발명은 반도체메모리장치에 관한 것으로, 특히 메모리장치의 고집적화를 도모한 반도체메모리장치에 관한 것이다.
두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 스태틱랜덤억세스 메모리(Static Random Access Memory: 이하 SRAM이라 칭함)셀에 관한 연구가 여러 분야에서 진행되고 있다.
DRAM에 비해 메모리용량면에서는 떨어지지만 사용하기 쉽고, 고속이기 때문에 마이크로-컴퓨터 시스템이나 단말기기등의 중, 소규모 시스템용 메모리로서 광범위한 분야에서 사용되고 있는 SRAM은 부하소자를 구성하는 소자의 종류에 따라 크게 3가지로 나누어지는데, 부하소자로서 디플리션형 NMOS 트랜지스터를 사용한 디플리션 부하형, 고저항의 다결정실리콘을 사용한 고저항 다결정실리콘 부하형 및 PMOS를 사용한 CMOS형이 바로 그것이다.
이중, 특히 CMOS형 메모리셀은 스탠드-바이(stand-by)전류를 줄여 소비전력을 현저하게 감소시킬 수 있을 뿐만 아니라, 소비전력, 소프트에러(Soft error) 면역성 및 셀 안정화등의 여러측면에서 취약점이 많은 고저항 다결정실리콘 부하형 메모리셀의 문제점을 해결할 수 있기 때문에 차세대 SRAM으로 도입되고 있다.
반면, CMOS형 메모리셀을 2차원적으로 형성할 경우, 단위 메모리셀이 차지하는 면적이 현저하게 증가하여(네개의 NMOS트랜지스터(두개의 NMOS전송트랜지스터와 두개의 NMOS구동트랜지스터)는 반도체기판에 형성하고 그 상부에 고저항의 다결정실리콘을 부하소자로 형성하던 것을 여섯개의 트랜지스터(두개의 NMOS전송트랜지스터, 두개의 NMOS구동트랜지스터 및 두개의 PMOS트랜지스터)를 동일한 반도체기판에 형성하기 때문) 메모리장치의 집적화를 저해하는 요인으로 작용하게 된다. 이에 동일한 반도체기판에 서로 다른 형의 웰(Well)을 형성하여 네개의 NMOS트랜지스터 및 두개의 PMOS트랜지스터를 형성하던 것을, 반도체기판에는 두개의 NMOS트랜지스터 및 두개의 NMOS구동트랜지스터만 형성하고, 그 상부에 PMOS트랜지스터를 박막트랜지스터로 형성하는 방법이 소개되었는데, 이는 고저항의 다결정실리콘을 부하소자로 사용한 SRAM장치정도로 단위셀이 차지하는 면적이 감소한 CMOS형 메모리셀을 얻을 수 있었다.
IEDM 91'에 실린 일본 NEC사의 논문, "16Mbit SRAM Cell Technology for 2.0V Operation"(H. Ohkubo, S. Horiba etc.)은 전송트랜지스터 및 구동트랜지스터를 반도체기판에 형성한 후, 그 상부에 절연막을 개재하여 PMOS 박막트랜지스터를 형성한 CMOS형 메모리셀의 레이아웃을 도시하고 있다. 상기 논문의 도면1에서 알 수 있는 바와 같이, 전송트랜지스터와 구동트랜지스터가 차지하는 면적내에서 PMOS박막트랜지스터를 형성할 수 있으므로 PMOS박막트랜지스터의 제조에 의한 집적도 저하문제는 발생하지 않는다.
NEC사의 상기 논문과 IEDM 91'에 실린 후지쯔사의 논문, "A Split wordline cell for 16Mb SRAM using polysilicon sidewall contacts" (Kazuo Itabashi, Kazuhiro Mizutani ETC.)등에 개재된 SRAM의 레이아웃에 의하면, 전송트랜지스터의 게이트 역할을 함께하는 워드라인이 하나의 셀에 하나만 존재하는 것이 아니라 셀의 상, 하측에 각각 하나씩 존재한다는 것을 알 수 있는데(제2도 참조), 이는 거의 박스형에 가깝도록 단순한 구조의 활성영역으로 SRAM을 제조할 수 있어, 단위 메모리셀이 차지하는 면적을 현저하게 줄일 수 있어 고집적화에 유리하도록 했을 뿐만 아니라 복잡한 구조의 활성영역에서는 필연적으로 따르는 버즈비크(Bird's beak)에 의한 활성영역의 침식을 줄일 수 있어 메모리셀의 신뢰도 및 공정마진을 증가시켰다.
상기 NEC사 및 후지쯔사의 논문에 개시된 SRAM셀의 레이아웃 이외에도 제1도 및 제3도에 도시된 바와 같이 종래 SRAM셀을 구성함에 있어서 한 셀에서 셀레이아웃이 비대칭이거나 (제1도), 대칭셀일 경우 활성층을 'ㄱ'자 형태로 대칭되게 배치하고 전송트랜지스터와 구동트랜지스터를 서로 직각으로 배치하거나(제2도), 하나의 연속된 활성영역으로 구동트랜지스터와 전송트랜지스터를 서로 평행하게 배치하였다(제3도). 그리고 셀내에서 인버터를 구성함에 있어서 전송트랜지스터의 소오스와 구동트랜지스터의 드레인을 활성영역 및 플립플롭형태를 이루는 상대 인버터의 구동트랜지스터의 게이트로 연결하여 플립플롭을 이루는 두 인버터가 비대칭으로 구성되었으며, 대칭셀의 경우 전송트랜지스터와 구동트랜지스터를 길이가 짧은 활성영역으로 직접 연결하였기 때문에 구성되는 인버터의 전송트랜지스터 소오스 및 구동트랜지스터의 드레인 저항 성분을 제어하기가 쉽지 않았다.
따라서 종래의 SRAM셀 레이아웃방식으로는 전송트랜지스터와 구동트랜지스터의 전달특성(Transconductance)비를 크게 하여 구성되는 인버터의 이득을 높게 하는데 어려움이 있으며, 저전압동작에 필요한 높은 셀 비율(Cell Ratio)를 확보하여 저전압에서도 안정되게 동작할 수 있는 셀을 구현하기가 매우 어려운 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 안정된 셀동작을 확보함과 동시에 저전압에서도 동작할 수 있는 반도체메모리장치 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 제1메모리셀, 상기 제1메모리셀과 상측 또는 하측으로 대칭되게 형성되는 제2메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전면에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체메모리장치에 있어서, 한 셀에서 종방향으로 두개로 분리되어 바(Bar)형태로 존재하며 하나는 상측으로 이웃하는 메모리셀과 대칭으로 연결되고 다른 하나는 하측으로 대칭되는 메모리셀과 대칭으로 연결되는 활성영역; 각 메모리셀내의 상, 하측에 각각 배치되며 제1 및 제2전송트랜지스터 게이트와 연결되고, 횡방향으로 이웃하는 메모리셀들로 그 모양이 그대로 전사되어 이웃하는 메모리셀들과 연결되는 워드라인; 상기 워드라인에 대해 셀내측에 위치하며 상기 워드라인과는 평행하게 배치되고 상기 한 셀내의 두개의 활성영역에 대해 각각 제1 및 제2구동트랜지스터를 형성하는 두개의 구동트랜지스터 게이트; 메모리셀 전면에 걸쳐 배치되며 메모리셀의 접지선을 이루는 제1일정전원선; 상기 워드라인과 같은 노선을 달리며 메모리셀 상, 하에 배치되고 횡방향으로 이웃하는 메모리셀로 그 모양이 그대로 전사되어 셀어레이의 임의의 부분에서 연결되는 제2일정전원선; 상기 제2일정전원선 내측에 존재하며 메모리셀의 부하소자를 이루는 제1 및 제2PMOS 부하소자; 및 메모리셀의 좌, 우에 배치되고 종방향으로 이웃하는 메모리셀과 대칭으로 연결되는 제1 및 제2비트라인을 포함하는 것을 특징으로 한다.
본 발명의 목적은 반도체기판; 상기 반도체기판에 소정모양으로 형성되고 그 내부에는 소정모양의 불순물확산영역이 형성되어 있는 활성영역; 제1도전층으로 형성되며 전송트랜지스터의 게이트로 이용되는 워드라인 및 상기 전송트랜지스터의 게이트 각각에 대해 평행하며 셀 내측에 형성되는 구동트랜지스터의 게이트; 상기 제1도전층이 형성되어 있는 기판전면에 형성되며 상기 불순물확산영역 및 제1도전층을 부분적으로 노출시키는 제1절연층; 상기 제1절연층상의 소정영역에 형성되며 상기 제1절연층의 부분적으로 노출된 영역을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제2도전층으로 된 노드패드; 상기 노드패드상에 형성되며, 상기 노드패드 및 불순물확산영역의 소정부분을 부분적으로 노출시키는 제2절연층; 상기 제2절연층상에 형성되며 상기 제2절연층의 노출된 부분을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제3도전층으로 된 제1일정전원선; 상기 제1일정전원선상에 형성되며 상기 노드패드의 소정영역을 부분적으로 노출시키는 제3절연층 및 상기 제1일정전원선 측면에 형성된 스페이서; 상기 제3절연층 및 스페이서상에 형성되며 상기 제3절연층의 노출된 부분을 통해 상기 노드패드와 접속하는 제4도전층으로 된 PMOS박막트랜지스터의 게이트 및 비트라인패드; 상기 제4도전층상에 형성되며 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제5절연층; 상기 제5절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제5도전층으로 된 제2일정전원선 및, PMOS박막트랜지스터의 채널 및 드레인; 상기 제5도전층 전면에 형성되며 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제6절연층; 및 상기 제6절연층상에 형성되며 상기 제6절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제6도전층으로 된 비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치에 의해 달성된다.
본 발명에 의하면, 상기 제1전송트랜지스터와 제1구동트랜지스터가 상기 활성영역으로 연결되어 제1인버터를 형성하고 상기 제2전송트랜지스터와 제2구동트랜지스터가 활성영역으로 연결되어 제2인버터를 형성할때, 상기 제1 및 제2인버터 각각의 연결선으로 사용되는 활성영역의 폭은 각각 제2 및 제1구동트랜지스터의 게이트에 의해 조절되도록 제1 및 제2구동트랜지스터의 게이트를 배치한다.
또한, 상기 제1인버터와 제2인버터가 플립플롭을 구성할때, 상기 제2 및 제1구동트랜지스터의 게이트의 배치에 의해 그 폭이 각각 조절되는 상기 제1 및 제2인버터의 연결선으로 사용되는 상기 활성영역이 상기 제1 및 제2인버터를 구성하는 제1 및 제2전송트랜지스터의 소오스영역으로 작용한다.
상기 제2 및 제1구동트랜지스터의 게이트에 의해 그 폭이 조절되는 상기 플립플롭을 구성하는 제1 및 제2인버터의 제1 및 제2전송트랜지스터의 소오스저항은 10KΩ이상이다.
또한, 본 발명에 의하면, 상기 제1 및 제2PMOS 부하소자는 상기 제2일정전원선과 수직으로 배치된다.
그리고 상기 제1 및 제2PMOS 부하소자의 채널영역이 하나는 셀 상측에 배치되는 제2일정전원선에, 다른 하나는 셀 하측에 배치되는 제2일정전원선에 각각 연결된다.
제1 및 제2PMOS 부하소자의 게이트는 상기 워드라인과 평행하게 배치되며, 그 게이트와 같은 도전층으로 셀 상, 하에 비트라인패드가 배치된다.
또한, 본 발명은 상기 제1 및 제2인버터를 플립플롭으로 구성하기 위해 상기 제1 및 제2인버터의 노드와 각각 연결되는 노드패드를 배치하는 것을 특징으로 한다.
상기 제1 및 제2인버터의 노드패드를 배치할때, 제1 및 제2전송트랜지스터의 드레인과 연결되어 비트라인으로 연결되도록 비트라인패드를 배치한다.
본 발명에 의하면, 상기 셀의 제1일정전원선과 제1 및 제2구동트랜지스터의 소오스를 접속시키는 콘택홀을 형성함에 있어서, 두개의 구동트랜지스터를 한 묶음으로 했을 때 상기 두개의 구동트랜지스터와 워드라인사이에서 종방향으로 이웃하는 메모리셀과 연결되지 않은 활성영역에 각각 하나씩 형성하여 한 메모리셀에 접지용 콘택홀이 두개가 되도록 배치한다.
본 발명의 SRAM셀은 한 메모리셀에서 모든 패턴이 셀 중앙을 기준으로 대칭으로 배치되는 것을 특징으로 한다.
본 발명에 의해 달성되는 반도체메모리장치의 회로도를 제4도에 나타내었다.
제4도에 도시된 바와 같이 제1NMOS전송트랜지스터(T1)와 제1NMOS구동트랜지스터(T2)가 제1NMOS인버터를 형성하고, 제2NMOS전송트랜지스터(T3)와 제2NMOS구동트랜지스터(T4)가 제2NMOS인버터를 형성하며, 제1PMOS박막트랜지스터(T5)와 상기 제1NMOS구동트랜지스터(T2)가 제1CMOS인버터를 형성하고, 제2PMOS박막트랜지스터(T6)와 상기 제2NMOS구동트랜지스터(T4)가 제2CMOS인버터를 형성하며, 상기 제1 및 제2NMOS인버터가 플립플롭을 구성함과 동시에 상기 제1 및 제2NMOS인버터가 플립플롭을 구성한다.
상기 메모리셀을 구현하기 위해 본 발명의 방법에 의해 차례로 레이아웃된 레이아웃도를 제5도 내지 제14도에 도시하였다.
먼저, 제5도를 참조하면, 한 메모리셀내에 활성영역(100)이 바(Bar)형태로 두개로 분리되어 종방향으로 형성되고 하나는 상측 메모리셀과 대칭으로 연결되며, 다른 하나는 하측 메모리셀과 대칭으로 연결되어 전체적으로 활성영역이 바(Bar)패턴을 이루도록 레이아웃되어 있다.
다음에 제6도를 참조하면, 제1 및 제2NMOS전송트랜지스터의 게이트 및 워드라인형성을 위한 제1도전층패턴(102A, 102B)이 한 셀내에서 상, 하로 배치되고, 상기 워드라인패턴 내측에 워드라인에 평행하게 한 셀마다 두개씩 제1도전층으로 된 제1 및 제2NMOS구동트랜지스터의 게이트패턴(104A, 104B)이 배치되어 제1NMOS전송트랜지스터(102A)와 제1NMOS구동트랜지스터(104B) 및 제2NMOS전송트랜지스터(102B)와 제2NMOS구동트랜지스터(104B)가 각각 활성영역(100)으로 연결되어 제1 및 제2NMOS인버터를 형성한다.
본 발명의 메모리셀은 상기 제1NMOS인버터의 제1NMOS전송트랜지스터(102A)와 제1NMOS구동트랜지스터(104A)를 연결하는 활성영역 폭을 제2NMOS구동트랜지스터의 게이트(104B)가, 그리고 상기 제2NMOS인버터의 제2NMOS전송트랜지스터(102B)와 제2NMOS구동트랜지스터(104B)를 연결하는 활성영역 폭을 제1NMOS구동트랜지스터의 게이트(104A)가 조절가능하도록 제1 및 제2NMOS구동트랜지스터의 게이트가 배치되는 것이 특징이다.
즉, 제6도중의 A-A'선을 따라 잘랐을 경우, 제15도에 도시된 바와 같이 구동트랜지스터의 게이트(104)에 의해 상기 NMOS인버터 형성을 위해 연결선으로 사용되는 활성영역의 폭(W)이 조절되게 된다.
다음에 제7도를 참조하면, 상기 제1NMOS인버터와 제2NMOS인버터를 플립플롭으로 구성하기 위한 제1 및 제2콘택홀(106) 및 비트라인형성을 위한 제3 및 제4콘택홀(108)이 형성된다. 플립플롭구조 형성을 위해 상기 제1 및 제2NMOS인버터노드에 형성되는 상기 제1 및 제2콘택홀(106)은 상기에서 언급한 구동트랜지스터의 게이트에 의해 조절되는 상기 제1 및 제2NMOS인버터에서 연결선으로 사용되는 활성영역이 상기 제1 및 제2인버터의 제1 및 제2전송트랜지스터의 소오스영역으로 작용하도록 배치된다. 이 소오스영역은 소오스저항값이 10kΩ이상이 되도록 형성한다. 이와 같이 하게 되면 본 발명에 의해 달성되는 메모리장치인 제4도의 회로도에서 저항값'R'을 자유롭게 조절할 수 있기 때문에 전송트랜지스터와 구동트랜지스터의 구동력비인 메모리셀의 베타비율(β Ratio; βT2/T1 또는 βT4/T3)을 크게 할 수 있으며, 이에 따라 메모리셀의 노이즈마진(Noise Margin)을 증가시킬 수 있고 또한 낮은 전압에서도 안정된 동작을 할 수 있는 메모리셀을 구현할 수 있다(저항값'R'을 크게 할 경우 전송트랜지스터의 구동력이 떨어져 베타비율이 증가함).
다음에 제8도를 참조하면, 상기 제1 및 제2콘택홀영역상에 제2도전층으로 된 제1 및 제2패드(110)가 형성되고, 상기 제3 및 제4콘택홀영역상에 제3 및 제4패드(112)가 형성된다.
이어서 제9도를 참조하면, 구동트랜지스터의 접지선(Vss line) 형성을 위한 콘택홀(114)이 셀 상, 하에 배치된다.
다음에 제10도를 참조하면, 접지선인 제3도전층으로 된 제1일정전원선(116)이 셀 전면에 배치된다. 이때, 제1일정전원선에서, 상기 제1 및 제2패드(110)를 각각 상기 제2 및 제1구동트랜지스터의 게이트와 연결시키기 위한 부분(PG)과 비트라인 형성을 위한 상기 제3 및 제4패드(110)를 이후에 형성될 제4도전층으로 된 제5 및 제6패드와 연결시키기 위한 부분(PP)이 제거되도록 상기 제3도전층을 배치한다. 즉, 상기 제3도전층으로 된 제1일정전원선의 패턴에 의해 상기 제1 및 제2패드(106)와 상기 제2 및 제1구동트랜지스터의 게이트가 각각 셀프얼라인형태로 이후에 형성될 제4도전층을 통해 연결되며, 또한 상기 제3 및 제4패드(108)가 제1일정전원선의 패턴에 의해 셀프얼라인형태로 이후에 형성될 제4도전층으로 된 제5 및 제6패드와 각각 연결되도록 제3도전층을 배치한다. 제10도의 레이아웃에서 알 수 있는 바와 같이 일정전원선 형성을 위한 제3도전층 패턴을 셀 전면에 플레이트(Plate)형태로 형성하기 때문에 셀안정화 효과가 있으며, 낮은 전압에서 동작이 가능하다는 이점이 있다.
다음에 제11도를 참조하면, 비트라인형성을 위해 상기 제3 및 제4패드(108)와 연결되는 제4도전층으로 된 제5 및 제6패드(118)를 셀 상, 하에 각각 배치하고, 셀의 부하소자인 PMOS박막트랜지스터의 게이트가 되며 상기 제1 및 제2패드(106)와 상기 제2 및 제1구동트랜지스터의 게이트를 각각 연결하는 제4도전층으로 된 제2 및 제1PMOS부하소자의 게이트(120)를 셀 내측에 워드라인과 평행하게 배치한다.
다음에 제12도를 참조하면, 제1 및 제2PMOS부하소자의 드레인과 상기 전송트랜지스터와 구동트랜지스터로 구성되는 제1 및 제2NMOS인버터의 노드를 각각 연결시키며 제1 및 제2PMOS부하소자의 드레인과 제2 및 제1PMOS부하소자의 게이트(120)를 각각 연결시키기 위한 콘택홀(122A, 122B)을 배치한다.
이어서 제13도를 참조하면, 제5도전층으로 된 제2일정전원선(Vcc line)(124)을 셀 상, 하에 각각 하나씩 워드라인과 같은 노선을 달리도록 배치하고, 제2일정전원선 내측에 한 쪽은 상측의 제2일정전원선과 수직으로 연결되고 다른 한쪽은 상기 콘택홀(122A)을 통해 제2PMOS부하소자의 게이트와 연결되는 제1PMOS부하소자의 채널 및 드레인영역(124A)을 배치하고, 한 쪽은 셀 하측의 제2일정전원선과 수직으로 연결되고 다른 한 쪽은 상기 콘택홀(122B)을 통해 제1PMOS부하소자의 게이트와 연결되는 제2PMOS부하소자의 채널 및 드레인(124B)을 배치한다.
이어서 제14도를 참조하면, 상기 제1 및 제2PMOS부하소자의 소오스 및 드레인 형성을 위한 패턴(125)으로서, 상기 제2일정전원선(124)과 PMOS부하소자의 게이트로 부터 일정거리를 이격시키며 부하소자의 드레인영역이 될 부분만 후속 도핑단계에서 오픈시키기 위한 패턴이다.
다음에 제15도를 참조하면, 메모리셀의 제1 및 제2비트라인형성을 위한 콘택홀(126A, 126B) 및 상기 콘택홀(126A, 126B)을 통해 상기 제5 및 제6패드(118)와 연결되고 셀의 종방향으로 이웃하는 셀과 대칭으로 그 모양이 그대로 전사되어 연결되는 제1 및 제2비트라인(128A, 128B)이 배치된다.
상술한 바와 같이 본 발명은 셀 레이아웃을 대칭으로 배치함으로써 비대칭으로 레이아웃된 셀의 동작시의 셀 언밸런스(Cell unbalance)문제를 해결하여 안정된 셀동작을 얻을 수 있다.
제17도는 상기와 같이 완성된 메모리셀블럭에서 한개의 메모리셀만을 확대하여 나타낸 것이며, 제18도는 본 발명에 의해 완성되는 메모리셀의 단면도로서, 상기 제17도의 B-B'선에 따라 잘랐을 때의 단면도이다.
제18도에 도시된 바와 같이 반도체기판(1)의 활성영역의 소정부분에 불순물확산영역(전송트랜지스터 및 구동트랜지스터의 소오스 또는 드레인)이 형성되어 있고, 전송트랜지스터의 게이트로 이용되는 워드라인 및 상기 전송트랜지스터의 게이트 각각에 대해 평행하며 셀 내측에 형성되는 구동트랜지스터의 게이트를 이루는 제1도전층이 소정영역에 각각 형성되어 있으며, 상기 제1도전층이 형성되어 있는 기판전면에 상기 불순물확산영역 및 제1도전층을 부분적으로 노출시키는 제1절연층(7)이 형성되어 있다. 그리고 상기 제1절연층(7)상의 소정영역에는 상기 제1절연층(7)이 부분적으로 노출된 영역을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제2도전층으로 된 노드패드(9)가 형성되어 있고, 상기 노드패드(9)상에는 상기 노드패드 및 불순물확산영역의 소정부분을 부분적으로 노출시키는 제2절연층(10)이 형성되어 있으며, 상기 제2절연층상에 상기 제2절연층의 노출된 부분을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제3도전층으로 된 제1일정전원선(12)이 형성되어 있다. 또한, 상기 제1일정전원선(12)상에는 상기 노드패드(9)의 소정영역을 부분적으로 노출시키는 제3절연층(13)이 형성되고 제1일정전원선 측면에는 스페이서(24)가 형성되어 있으며, 상기 제3절연층(13) 및 스페이서(24)상에 상기 제3절연층의 노출된 부분을 통해 상기 노드패드(9)와 접속하는 제4도전층으로 된 PMOS박막트랜지스터의 게이트 및 비트라인패드(14)가 형성되어 있다. 상기 제4도전층(14)상에는 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제5절연층(15)이 형성되어 있고, 상기 제5절연층(15)의 노출된 부분을 통해 상기 제4도전층과 접속하는 제5도전층으로 된 제2일정전원선 및, PMOS박막트랜지스터의 채널 및 드레인(17)이 형성되어 있으며, 상기 제5도전층(17) 전면에 제4도전층(14)의 소정영역을 부분적으로 노출시키는 제6절연층(18)이 형성되어 있고, 상기 제6절연층(18)상에 상기 제6절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제6도전층으로 된 비트라인(20)이 형성되어 있다.
상기 제18도의 본 발명의 메모리셀을 완성하기까지의 상기 제5도 내지 제15도에 도시한 레이아웃을 적용한 제조공정을 제19도 내지 제28도를 참조하여 설명하면 다음과 같다.
먼저, 제5도, 제6도 및 제19도를 참조하면, 활성영역 형성을 위한 마스크패턴(100)을 이용하여 필드산화막(2)을 형성하는 공정과, 워드라인 및 전송트랜지스터게이트와 구동트랜지스터게이트를 형성하는 공정을 도시한 것으로서, 상기 마스크패턴(100)을 이용한 선택산화법(LOCOS)등에 의해 반도체기판(1)을 산화시킴으로써 상기 필드산화막(2)을 형성한다. 이어서 상기 필드산화막(2)이 형성되어 있는 반도체기판(1)전면에 게이트산화막(3) 및 제1도전층을 적층하고, 상기 마스크패턴(102B, 104A, 104B)을 적용한 사진식각공정에 의하여 상기 제1도전층을 부분적으로 식각하여 워드라인 및 전송트랜지스터게이트, 그리고 구동트랜지스터게이트(4)를 형성한다.
이어서 상기 워드라인 및 게이트들(4)을 마스크로 하여 기판전체에 상기 기판의 도전형과 다른 도전형의 불순물을 도우프함으로써 전송트랜지스터의 소오스/드레인(30) 및 구동트랜지스터의 소오스/드레인(30)을 형성한다.
이어서 제7도 및 제20도를 참조하면, 콘택홀 형성을 위한 마스크패턴(106, 108)을 이용하여 제1 및 제2콘택홀, 및 제3 및 제4콘택홀을 형성하는 공정을 도시한 것으로, 상기 워드라인 및 게이트들(4)이 형성되어 있는 반도체기판 전면에 절연물질을 형성한 후 이방성식각을 행함으로써 상기 워드라인 및 게이트 측벽에 스페이서(6)를 형성하고, 결과물 전면에 제1절연층(7)을 형성한다. 이때, 상기 스페이서(6)형성후, 불순물도우프 공정을 재실시함으로써 불순물확산영역(예컨대, 소오스 및 드레인)을 LDD(Lightly Doped Drain)구조로 형성할 수도 있다. 이어서 결과물 전면에 포토레지스트를 도포하고 상기 마스크패턴(106, 108)을 적용한 사진식각공정을 통해 상기 제1절연층(7)을 부분적으로 식각하여 콘택홀(8)을 형성한다.
다음에 제8도 및 제21도를 참조하면, 제1일정전원선 및 비트라인 접촉을 용이하게 하기 위한 제1 및 제2패드, 및 제3 및 제4패드 형성을 위한 마스크패턴(110, 112)을 적용하여 패드(9)를 형성하는 공정을 도시한 것으로, 상기 콘택홀(8)이 형성되어 있는 결과물 전면에 제2도전층을 형성하고, 상기 제2도전층 전면에 상기 마스크패턴(110, 112)을 적용한 사진식각공정에 의해 상기 제2도전층을 부분적으로 식각하여 패드(9)를 형성한다.
이어서 제9도 및 제22도를 참조하면, 구동트랜지스터의 접지선, 즉 제1일정전원선 형성을 위한 콘택홀을 형성하는 공정을 도시한 것으로서, 상기 결과물 전면에 제3절연층(10)을 형성하고 상기 마스크패턴(114)을 적용한 사진식각공정을 통해 상기 제3절연층(10)을 부분적으로 식각하여 콘택홀(11)을 형성한다.
다음에 제10도 및 제23도를 참조하면, 제1일정전원선을 형성하기 위한 공정을 도시한 것으로서, 상기 결과물 전면에 제3도전층 및 제4절연층(13)을 차례로 형성한 후, 상기 마스크패턴(116)을 적용한 사진식각공정을 통해 상기 제4절연층(13) 및 제3도전층을 부분적으로 식각하여 제1일정전원선(12)을 형성하고 이에 따라 노출되는 제3절연층도 제거한다.
이어서 제11도 및 제24도를 참조하면, 비트라인 형성을 위해 상기 패드(제8도중 참조부호 112)와 연결되는 패드 및 셀의 부하소자인 PMOS박막트랜지스터의 게이트를 형성하기 위한 공정을 도시한 것으로, 상기 제1일정전원선패턴(12)이 형성되어 있는 반도체기판 전면에 절연물질을 침적하고 이를 이방성식각하여 상기 제1일정전원선패턴(12)측벽에 스페이서(24)를 형성한다. 이어서 결과물 전면에 제4도전층을 형성한 후, 상기 마스크패턴(118, 120)을 적용한 사진식각공정에 의해 상기 제4도전층을 부분적으로 제거하여 비트라인 접촉을 위한 패드 및 PMOS부하소자의 게이트(14)를 형성한다. 이때, 상기 제1일정전원선패턴(12)에 의해 상기 패드(9)와 상기 구동트랜지스터의 게이트(4)가 셀프얼라인 형태로 상기 형성된 패드(14)를 통해 연결되게 된다.
다음에 제12도 및 제25도를 참조하면, 상기 PMOS부하소자의 드레인과 상기 전송트랜지스터와 구동트랜지스터로 구성되는 인버터의 노드를 각각 연결시키며 PMOS부하소자의 드레인과 상기 PMOS부하소자의 게이트(14)를 연결시키기 위한 콘택홀을 형성하기 위한 공정을 도시한 것으로, 상기 결과물 전면에 제5절연층(15)을 형성한 후, 상기 제12도의 마스크패턴(122A, 122B)을 적용한 사진식각공정에 의해 상기 제5절연층(15)을 부분적으로 식각하여 콘택홀(16)을 형성한다.
이어서 제13도 및 제26도를 참조하면, 제2일정전원선 및, PMOS부하소자의 채널 및 드레인형성공정을 도시한 것으로, 상기 결과물 전면에 제5도전층(17)을 형성하고 상기 제13도의 마스크패턴(124)을 적용한 사진식각공정에 의해 상기 제5도전층(17)을 부분적으로 식각하여 제2일정전원선 및, PMOS부하소자의 채널 및 드레인을 형성한다.
다음에 제15도, 제27도 및 제28도를 참조하면, 비트라인 콘택 및 비트라인 형성공정을 도시한 것으로, 상기 결과물 전면에 제6절연층(18)을 형성한 후, 상기 마스크패턴(128A, 128B)을 적용한 사진식각공정에 의해 상기 제6절연층(18)을 부분적으로 식각하여 비트라인 접촉을 위한 콘택홀(19)을 형성한 다음(제27도), 결과물 전면에 제6도전층(20)을 형성하고 상기 마스크패턴(126A, 126B)을 적용한 사진식각공정을 통해 상기 제6도전층(20)을 부분적으로 식각하여 비트라인을 형성한다.
이상과 같이 본 발명에 의하면, 셀레이아웃을 대칭으로 배치함으로써 안정된 셀 동작을 얻을 수 있으며, 셀에서 접지선으로 사용되는 제1일정전원선패턴을 플레이트형태로 셀 전면에 형성하므로 셀 안정화 및 저전압동작에 이득이 있고, 전송트랜지스터 및 구동트랜지스터의 게이트배치 조정이라는 용이한 공정에 의해 셀비율(Cell Ratio)을 증가시켜 셀의 노이즈마진을 증가시킬 수 있으며 낮은 전압에서도 안정되게 동작할 수 있는 셀을 구현할 수 있다. 즉, 제29도에 도시한 그래프에서 알 수 있듯이 셀에서 구성되는 인버터의 전송트랜지스터의 소오스저항을 10kΩ이상으로 높게 할 경우 노이즈마진을 증가시킬 수 있기 때문에 저전압동작에 매우 유리하며 안정된 셀을 실현할 수 있다.
Claims (13)
- 제1메모리셀, 상기 제1메모리셀과 상측 또는 하측으로 대칭되게 형성되는 제2메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전면에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체메모리장치에 있어서, 한 셀에서 종방향으로 두개로 분리되어 바(Bar)형태로 존재하며 하나는 상측으로 이웃하는 메모리셀과 대칭으로 연결되고 다른 하나는 하측으로 대칭되는 메모리셀과 대칭으로 연결되는 활성영역; 각 메모리셀내의 상, 하측에 각각 배치되며 제1 및 제2전송트랜지스터 게이트와 연결되고, 횡방향으로 이웃하는 메모리셀들로 그 모양이 그대로 전사되어 이웃하는 메모리셀들과 연결되는 워드라인; 상기 워드라인에 대해 셀내측에 위치하며 상기 워드라인과는 평행하게 배치되고 상기 한 셀내의 두개의 활성영역에 대해 각각 제1 및 제2구동트랜지스터를 형성하는 두개의 구동트랜지스터 게이트; 메모리셀 전면에 걸쳐 배치되며 메모리셀의 접지선을 이루는 제1일정전원선; 상기 워드라인과 같은 노선을 달리며 메모리셀 상, 하에 배치되고 횡방향으로 이웃하는 메모리셀로 그 모양이 그대로 전사되어 셀어레이의 임의의 부분에서 연결되는 제2일정전원선; 상기 제2일정전원선 내측에 존재하며 메모리셀의 부하소자를 이루는 제1 및 제2PMOS 부하소자; 및 메모리셀의 좌, 우에 배치되고 종방향으로 이웃하는 메모리셀과 대칭으로 연결되는 제1 및 제2비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 제1전송트랜지스터와 제1구동트랜지스터가 상기 활성영역으로 연결되어 제1인버터를 형성하고 상기 제2전송트랜지스터와 제2구동트랜지스터가 활성영역으로 연결되어 제2인버터를 형성할때, 상기 제1 및 제2인버터 각각의 연결선으로 사용되는 활성영역의 폭이 각각 상기 제2 및 제1구동트랜지스터의 게이트에 의해 조절되도록 상기 제1 및 제2구동트랜지스터의 게이트가 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제2항에 있어서, 상기 제1인버터와 제2인버터가 플립플롭을 구성할때, 상기 제2 및 제1구동트랜지스터의 게이트의 배치에 의해 그 폭이 각각 조절되는 상기 제1 및 제2인버터의 연결선으로 사용되는 상기 활성영역이 상기 제1 및 제2인버터를 구성하는 제1 및 제2전송트랜지스터의 소오스영역으로 작용하는 것을 특징으로 하는 반도체메모리장치.
- 제3항에 있어서, 상기 제1 및 제2전송트랜지스터의 소오스저항이 10KΩ이상인 것을 특징으로 하는 반도체메모리장치.
- 제3항에 있어서, 상기 제1 및 제2인버터를 플립플롭으로 구성하기 위해 상기 제1 및 제2인버터의 노드와 각각 연결되는 노드패드가 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제1항 및 제5항에 있어서, 상기 제1 및 제2인버터의 노드패드 배치시에 상기 제1 및 제2전송트랜지스터의 드레인과 연결되어 비트라인으로 연결되도록 비트라인패드가 함께 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 제1 및 제2PMOS 부하소자는 상기 제2일정전원선과 수직으로 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제1항 및 제7항에 있어서, 상기 제1 및 제2PMOS 부하소자의 채널영역이 하나는 셀 상측에 배치되는 제2일정전원선에, 다른 하나는 셀 하측에 배치되는 제2일정전원선에 각각 연결되는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 제1 및 제2PMOS 부하소자의 게이트는 상기 워드라인과 평행하게 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 제1 및 제2PMOS 부하소자의 게이트와 동일한 도전층으로 셀 상, 하에 비트라인패드가 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 제1일정전원선과 제1 및 제2구동트랜지스터의 소오스를 접속시키는 콘택홀을 형성함에 있어서, 두개의 구동트랜지스터를 한 묶음으로 했을 때 상기 두개의 구동트랜지스터와 워드라인사이에서 종방향으로 이웃하는 메모리셀과 연결되지 않은 활성영역에 각각 하나씩 형성하여 한 메모리셀에 접지용 콘택홀이 두개가 되도록 배치되는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 하나의 메모리셀에서 모든 패턴이 셀 중앙을 기준으로 대칭으로 배치되는 것을 특징으로 하는 반도체메모리장치.
- 반도체기판; 상기 반도체기판에 소정모양으로 형성되고 그 내부에는 소정모양의 불순물확산영역이 형성되어 있는 활성영역; 제1도전층으로 형성되며 전송트랜지스터의 게이트로 이용되는 워드라인 및 상기 전송트랜지스터의 게이트 각각에 대해 평행하며 셀 내측에 형성되는 구동트랜지스터의 게이트; 상기 제1도전층이 형성되어 있는 기판전면에 형성되며 상기 불순물확산영역 및 제1도전층을 부분적으로 노출시키는 제1절연층; 상기 제1절연층상의 소정영역에 형성되며 상기 제1절연층의 부분적으로 노출된 영역을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제2도전층으로 된 노드패드; 상기 노드패드상에 형성되며, 상기 노드패드 및 불순물확산영역의 소정부분을 부분적으로 노출시키는 제2절연층; 상기 제2절연층상에 형성되며 상기 제2절연층의 노출된 부분을 통해 상기 반도체기판내의 불순물확산영역과 접속하는 제3도전층으로 된 제1일정전원선; 상기 제1일정전원선상에 형성되며 상기 노드패드의 소정영역을 부분적으로 노출시키는 제3절연층 및 상기 제1일정전원선 측면에 형성된 스페이서; 상기 제3절연층 및 스페이서상에 형성되며 상기 제3절연층의 노출된 부분을 통해 상기 노드패드와 접속하는 제4도전층으로 된 PMOS박막트랜지스터의 게이트 및 비트라인패드; 상기 제4도전층상에 형성되며 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제5절연층; 상기 제5절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제5도전층으로 된 제2일정전원선 및, PMOS박막트랜지스터의 채널 및 드레인; 상기 제5도전층 전면에 형성되며 상기 제4도전층의 소정영역을 부분적으로 노출시키는 제6절연층; 및 상기 제6절연층상에 형성되며 상기 제6절연층의 노출된 부분을 통해 상기 제4도전층과 접속하는 제6도전층으로 된 비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치.
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