KR900002008B1 - 이중 다결정구조를 갖는 스태틱 메모리셀 - Google Patents
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Abstract
내용 없음.
Description
제1도는 스태틱 MOS 메모리장치의 부분 개통회로도로서 그의 메모리 매트릭스 배열의 배선을 나타내는 도면.
제2도는 칩상에 형성된 두개의 저항과 트랜지스터들을 포함하는 메모리셀의 회로도.
제3도는 이중 다결정 구조를 갖는 종래의 메모리셀의 평면도로서 칩상에 형성된 전기소자들의 배열을 나타내는 도면.
제4도는 제3도에 보인 메모리셀의 평면도로서 기판내의 SD패턴을 개략적으로 나타내는 도면.
제5도는 제3도에 보인 메모리셀의 부분횡단면도.
제6도는 본 발명에 의한 메모리셀의 일실시예의 한 회로도로서, 기생 트랜지스터의 변형예를 나타내는 도면.
제7도는 본 발명에 의한 메모리셀의 일실시예의 평면도로서 저항의 위치와 패턴의 배열의 변형예를 나타내는 도면.
제8도는 제7도에 보인 메모리셀의 부분횡단면도로서, 저항위치의 변형예를 나타내는 도면.
제9도는 제6도에 보인 회로형태를 실시하는 또다른 실시예의 평면도.
제10도(a)∼(f)도는 본 발명에 의한 메모리셀의 제조공정도.
본 발명은 스태틱(static) 메모리장치의 이중다실리콘(다결정실리콘)구조를 갖는메모리셀에 관한 것이다. 특히, 이중 다실리콘층에 형성된 횡결합된 두쌍의 저항-트랜지스터로 된 인버터들을 포함하는 플립플롭회로를 갖는 스태틱 메모리셀의 구조에 관한 것이다.
제1도의 회로도에서 부분적으로 보이는 바와 같이 실리콘칩(기판)상에 형성된 스태틱 메모리장치는 n로우(row)와 n컬럼(column)의 메모리셀들의 배열과 로우 디코오더, 컬럼 디코오더 및 감지 증폭기들과 같은 연관된 주변회로들을 포함하고 있다. 제2도는 전송게이트 선택을 이용하는 스태틱 MOS(금속 산화 반도체)메모리셀의 회로도이다. 이 메모리셀에서, 저항과 트랜지스터를 포함하는 두개의 스태틱 인버터들은 교차배선 결합되어 있어 플립플롭 동작을 한다. 셀배열의 비트수가 예를 들어 64킬로비트로부터 256킬로비트로 급격히 증가함으로써 메모리칩상의 전기소자들의 더 큰 집적도가 요구되어 왔다. 이러한 요구조건에 부응하기 위해 이중 다실리콘 기술이 개발되었다.
이 기술로서 셀의 소자들은 칩상에 형성된 이중 다실리콘층들에 배열되므로 칩상에 메모리셀이 차지하는 면적이 감소되었고 또한 집적도는 거의 두배로 증가되었다. 한편, 한 칩상의 메모리셀들의 수가 증가됨에 따라 장치의 전격전류가 증가되어 더 높은 전력소비를 필요로 했다. 메모리칩의 주변회로들이 최근에 개발됨으로써 주변회로의 소비전력은 CMOS 트랜지스터들과 기타 기술을 사용하여 현저히 감소되었다. 결국, 메모리셀 자체전류를 감소시키는 것이 문제가 되었다. 이러한 관점에서 볼 때, 이중 다실리콘 기술을 사용하는 종래의 메모리셀에 단점이 있다. 이중 다실리콘 기술이 메모리셀에 적용되는한 기생 트랜지스터들이나 기생 캐패시터들과 같은 전기소자들이 중복배열됨으로 인한 바람직하지 못한 효과를 발생시킨다. 이러한 효과는 피할 수 없는 것으로 문제들을 야기시킨다. 예를 들면, 제2도에 보인 이중다결정 기술로 형성된 메모리셀의 경우에 두개의 트랜지스터들은 칩내에 직접형성되며, 두개의 저항들은 그 트랜지스터들을 덮고있는 절연층상에 형성된다.
이 전기소자들은 절연층내에 뚫린 접촉구멍들을 통하여 서로 배선되어 있다. 결과적으로 저항들은 도우프영역들 즉, 칩내에 형성된 트랜지스터들의 소오스와 드레인 영역들이 만나는 곳에 형성되며, 절연층이 그들간에 존재한다. 따라서, 기생 FET(전계효과 트랜지스터)들은 제2도에서 점선으로 그린 바와 같이 형성된다. 기생 트랜지스터들은 저항들과 평행되어 있어 전류가 흐르도록 되어 있어 메모리셀내의 전류를 증가시킨다.
기생 트랜지스터들을 제거하기가 어렵기 때문에 기생 트랜지스터들의 효과를 줄이거나 제거할 수 있는 메모리셀의 개량된 구조가 기대되고 있다.
본 발명의 목적은 더 적은 메모리셀 전류를 갖는 개량된 구조를 갖는 스태틱 메모리장치의 메모리셀을 제공하는데 있다.
본 발명의 또다른 목적은 메모리셀 전류를 증가시키는 관련된 기생 트랜지스터들의 효과를 줄이거나 없애주도록 전기소자들은 효율적으로 배열한 이중 다실리콘 구조를 갖는 메모리셀을 제공하는데 있다.
일반적으로 이중 다실리콘 기술을 이용하는 메모리셀은 바람직하지 못한 기생 트랜지스터들을 갖고 있다. 전기소자들의 배열과 제조단계들은 다음과 같다.
트랜지스터들의 실리콘기판, 소오스와 드레인 영역들(이후 SD영역들 이라함)에서, 고양형 MOS FET들은 보통 일정두께의 이산화 실리콘(SiO2)층으로 된 전계산화층에 의해 기판상에 한정되어 있는 트랜지스터 영역내에 형성된다. 기판은 트랜지스터들의 게이트 절연체들로서 작용하는 얇은 이산화실리콘(SiO2)층에 의해 완전히 피복된다, 이 절연층위에는 제1다실리콘층들 즉, 트랜지스터들의 게이트전극들, 워드라인들과 전원선들이 형성된다. 이 다실리콘층들은 다른 절연층으로 피복된다음, 제2다실리콘층들 즉, 저항들이 그 절연층상에 형성된다. 종래의 메모리셀에서, 저항들은 제3도에 보인 바와 같이 SD영역들위에 형성된다.
왜냐하면, 계단차가 없는 평면이 볼순물의 이온주입방법 즉, 화학기상 증착법, 건조 식각법등과 같은 각종 제조방법을 사용하여 균일하고 신뢰성있는 층들을 얻는데 좋기 때문이다. 상술한 메모리셀의 종래 구조로서는 저항 다실리콘층, 절연층 및 SD영역들 중에는 상술한 정도로 얇게된 부분이 발생된다. 따라서 이 부분에서 기생 트랜지스터들이 형성된다.
메모리셀에 저항층은 채널영역으로서 작용하며, 절연층은 게이트 절연체로서 작용하며, 그리고 SD영역은 게이트전극으로 작용한다. 만일 게이트 전극이 기생 트랜지스터의 드레인 영역에 공통으로 연결될 경우, 기생트랜지스터는 도전성이 되어 전류가 흐르도록 된다.
이 기생 트랜지스터는 보통 저항들 중 하나와 병렬로 연결되기 때문에 메모리셀 전류는 기생 트랜지스터에 의해 증가된다. 전술한 바와 같이 기생 트랜지스터를 제거하는 것이 어렵다.
따라서, 기생 트랜지스터들이 형성되는 것을 허용할 수밖에 없으나 기생 트랜지스터들이 효과는 제거되거나 감소되어야만 한다.
이러한 목적으로 본 발명자는 메모리셀의 전기신자들의 개량된 배열을 제공한다. 기생 트랜지스터의 게이트 전극은 그의 소오스 영역에 공통으로 연결되므로 기생 트랜지스터를 비도전성으로 만들어준다.
이러한 목적들 및 장점들을 좀 더 명확히 이해하기 위해 이후 구성 및 동작을 첨부된 도면을 참고로 상세히 설명하면 다음과 같다. 여기서 도면들의 동일 부분들에는 동일 표시문자를 사용한다.
본 발명의 실시예를 설명하기전에 메모리 장치의 일반적인 동작과 구성을 설명한다.
제1도는 칩상에 형성된 스태틱 메모리장치의 부분 개통회로도이다. 제1 로우 및 제1 컬럼의 메모리셀 C11이 선택될 때 로우 어드레스신호 X1의 전위 이에따른 워드라인 WL1의 전위는 로우 디코오더(도시안됨)에 의해 로우로부터 하이로 변화되며, 컬럼 어드레스신호 Y1의 전위는 컬럼 디코오더(도시안됨)에 의해 로우로부터 하이로 변화된다. 따라서, 비트라인들 BL1과
이 데이터 비트라인들 DB와
에 각각 연결된다.
메모리셀 C11의 출력은 감지증폭기 S에 공급되어 TTL레벨로 감지 증폭된다.
제2도는 메모리셀 매트릭스내의 메모리셀을 나타내는 회로도이다. 상태 ＂0＂에 상응하여 노드 N1과 N2의 전위는 각각 로우와 하이이다. 따라서, MOS 트랜지스터 Q1은 도전성이고, MOS 트랜지스터 Q2는 비전도성이다. 다른 MOS 트랜지스터 Q3와 Q4는 워드라인 WL을 통하여 두 트랜지스터들의 게이트에 인가된 고전위에 의해 도전성이다. 메모리셀은 전술한 바와 같이 이중 다실리콘 구조이다. 메모리셀의 종래 구조들의 평면도는 제3도에 도시되어 있으며, 제3도의 선 W-W를 따라 취한 횡단면도는 트랜지스터 Q2와 저항 R1의 상호 위치관계를 나타내고 있다. 이 메모리셀에서, 기생 트랜지스터 Q5와Q6는 제2도의 점선으로 그린 바와 같이 형성된다.
여기서 주목해야 되는 것은 전기소자들의 이러한 배열 즉, 기생 트랜지스터들의 게이트들은 노드 N2에 공통으로 연결되어 있다는 것이다. 기생 트랜지스터들 Q5와 Q6의 게이트 전극들의 연결에 대해서는 후술된다, 노드 N2의 전위는 하이이기 때문에 기생 트랜지스터 Q6와 그 트랜지스터 Q1은 둘다 도전성이 되어 결국 R1-Q1회로를 통하여 흐르는 전류가 증가한다. 이는 메모리셀 전류의 증가를 초래한다. R2-Q2회로에 대해서도 트랜지스터 Q2는 비도전성이 되어 전류는 흐르지 않는다. 메모리셀이 상태 ＂1＂에 상응할 때 노드 N1과 N2의 전위는 각각 하이와 로우이다. 전류는 R1-Q1회로를 통하여 흐르지 않는다. 왜냐하면 트랜지스터 Q1의 비도전성이기 때문이다.
다른한편, R2-Q2회로에 대해서도 트랜지스터 Q2는 도전성이어서 전류는 저항 R2와 트랜지스터 Q2를 통하여 흐르지만 기생 트랜지스터 Q5의 게이트전극의 전위는 로우가 되어 기생 트랜지스터 Q5는 비도전성이므로 결국 메모리셀회로가 증가되지 않는다. 다시말하면, 기생 트랜지스터 Q5의 게이트전극은 그 자신의 소오스 접촉부에 공통으로 연결된다. 즉, 고양형 MOS 트랜지스터를 항상 비도전성으로 해주는 연결이다.
그러므로, 만일 기생 트랜지스터 Q6의 게이트전극이 제6도에 보인 바와 같이 트랜지스터 Q6의 소오스 접촉에 공통으로 연결될 경우, 트랜지스터 Q6는 항상 비도전성으로 유지되기 때문에 문제가 발생되지 않는다. 이러한 원리에 의해 발명자는 메모리셀의 개량구조를 제안한 바 있는데 제7도에는 그의 평면도가 보이고 있고, 제8도에는 선 Z-Z을 따라 취한 횡단면도가 보이고 있다.
종래의 것과 비교하여 본 발명에 의한 메모리셀의 구조에서 개량된 점은 오히려 간단하고 소형이라는 것에 있다. 종래의 것보다 본 발명이 좋은 점을 설명하기 위해, 종래의 메모리셀과 그의 관련된 제조단계들을 제3, 제4 및 제5도를 참조하여 간단히 설명한다.
여기서 메모리장치는 스태틱 n형 MOS 메모리인 것으로 가정한다.
스태틱 n-MOS 메모리셀의 제조는 P형 실리콘기판 SUB 위에 두꺼운 이산화 실리콘(SiO2)층 FO인 전계산화물층을 형성하는 것 즉, 고양형 MOS 트랜지스터들이 형성될 트랜지스터영역들을 한정해주는 층을 형성한는 것으로부터 시작된다. 기판 SUB의 전 표면위에는 게이트 절연층의 이산화 실리콘(SiO2)박층이 형성된다.
그다음 단계로, 트랜지스터 Q1 및 Q2의 게이트 전극들 G1 및 G2, 워드라인들 WL과 전원선들 PL의 다실리콘층이 모든 트랜지스터들 Q1내지 Q4의 채널영역들을 덮어주는 마스크를 선택적으로 이용하여 형성된다. 이것으로 제1의 다실리콘층이 형성된다. 게이트전극들 G1 및 G2, 워드라인들 WL 및 전원선들 PL의 부분들을 제외한 이산화실리콘(SiO2) 박층은 원래의 실리콘기판 SUB를 노출시키도록 식각에 의해 제거된다. 노출된 부분들은 예정된 윤곽으로 형성되도록 마스크를 이용하여 n형 불순물에 의해 농도짙게 이온 주입된다.
자연적으로 전계 산화물층 FO, 게이트전극들 G1 및 G2 와 워드라인 WL은 마스크로서 작용한다.
주입된 불순물들은 확산되어 제3도에 보인점과 긴선으로 보인 바와 같이 각 트랜지스터들의 n형 SD영역들을 형성한다. 따라서, 게이트전극 G1 및 G2 와 워드라인 WL의 밑부분을 n형 불순물에 의해 도우프되지 않고, 모든 트랜지스터 Q1내지 Q4의 P형 채널영역들로서 남아있는다. 제3도를 설명하기 위해 제4도에는 기판 SUB 내에 형성된 확산된 SD영역들만 나타내었다. 그다음 전체기판은 이산화 실리콘(SiO2) 의 절연층들과 질화 실리콘층으로 피복된다음 노드들 N1과 N2의 전원선들 PL의 접촉개구들이 형성된다. 이 개구들은 제3도에서 빗금친 4각형으로 보이고 있다. 그다음 저항들 R1과 R2의 다실리콘층이 절연층상에 형성된다. 이것으로 제2다실리콘층이 형성된다. 이 개구들을 통하여 노드 N1 및 N2의 연결과 전원선 PL의 저항 R1 및 R2와의 연결이 달성된다. 제3도로부터 알 수 있는 바와 같이 지그자그선들로 표시된 다실리콘층들의 좁은 부분들은 저항 R1과 R2로서 역할을 한다. 이 단계후, 절기판 위에 절연층이 형성된다음, 그 절연층에 비트라인들 BL 및
용 개구들과 제2전원 Vss(도시않음)용 개구가 형성된 다음 전술한 절연층의 표면상에 배선형성이 수행된다. 따라서 메모리셀들의 소자들과 배선이 완성된다. 상술한 모든 제조방법은 종래의 것으로 특별한 것을 포함하고 있지 않다.
분명하게 두 저항들 R1과 R2는 노드N2에 연결된 SD영역과 겹쳐있어 절연층밑에 위치해 있다. 그 겹쳐진 부분들에는 다실리콘 저항층, 이산화 실리콘(SiO2)절연층과 n형으로 도우프된 SD영역을 각각 포함하는 얇은 층들이 형성되어 있다. 따라서, 얇은 부분들은 제2도에서 볼 수 있는 바와 같이 기생 트랜지스터들 Q5와 Q6로서 작용하므로 SD영역, 절연층과 저항층 R1과 R2는 각각 게이트전극, 게이트 절연체와 채널영역 역할을 한다. 여기서 주목해야 되는 것은 기생 트랜지스터들 Q5와 Q6의 게인트전극들, 즉, 트랜지스터 Q2의SD 영역은 함께 노드 N2에 연결되어 있다는 것이다.
이는 기생 트랜지스터 Q5의 게이트전극이 소오스 접촉측(노드 N2)에 공통으로 연결되어 있어 기생 트랜지스터 Q5가 항상 노드 N2 의 전위가 하이나 로우에 있는 것에 관계없이 비도전성이 되도록 해준다는 것을 뜻한다. 다른한편, 기생 트랜지스터 Q6의 게이트전극은 노드 N2에 연결되나 Q6의 소오스 접촉부에 연결되어 있지 않고 있어 기생 트랜지스터 Q6는 노드 N2 의 전위에 의해 제어된다. 메모리셀의 ＂0＂상태에 상응하여, 노드 N2의 전위가 하이레벨일 경우, 기생 트랜지스터 Q6는 도전성이 되어 전류는 저항 R1의 전류와 평행하게 흐른다. 다시말하여 저항 R1의 유효한 저항성분은 감소되어 결국 메모리셀 전류가 증가된다고 말할 수 있다.
상술한 바와 같이 기생 트랜지스터들의 형성된 이중 다실리콘구조를 메모리셀에서 피할수 없는 것이 명백하다. 증가된 매모리셀 전류문제를 해결하는 단하나의 방법은 기생 트랜지스터의 효과를 감소하던가 없애주는 것이다. 즉, 기생 트랜지스터들 Q5와 Q6들을 메모리셀의 ＂1＂ 또는 ＂0＂상태에 무관하게 만들어 주는 것이다. 이는 기생 트랜지스터들의 게이트전극을 제6도의 회로도에 보인 바와 같이 그들의 소오스 접촉부에 공통으로 연결시켜 기생 트랜지스터 Q6의 게이트 전극이 노드 N1에 연결됨으로서 달성될 수 있다.
이제본 발명의 일실시예를 설명한다.
제7도는 실시예를 보이는 메모리셀의 평면도이며, 제8도는 제7도에 보인 선 Z-Z를 따라 취한 메모리셀의 횡단면도이다. 실시예의 개선점은 저항 R1의 게이트전극 G2 위부분에 형성되어 있고, 메모리셀의 MOS 트랜지스터들의 SD영역위에는 형성되어 있지 않다는 것이다. 이러한 수정은 아주 작은 것이다. 왜냐하면, 저항 R1의 새로운 배열은 제2다실리콘층 형성을 위해 사용된 마스크의 패턴을 변경시킴으로서 얻어지기 때문이다. 이러한 배열로서 기생 트랜지스터 Q6는 각각 기생 트랜지스터 Q6의 채널영역, 게이트절연체와 게이트전극으로서 작용하는 얇은 저항 R1, 절연층과 게이트전극G2으로 구성된다. 게이트전극 G2와 저항 R1은 노드 N1에 연결되기 때문에 기생 트랜지스터 Q6의 게이트전극과 소오스 접촉부는 제6도에 보인 회로를 실현시키도록 공통으로 연결된다. 따라서 기생 트랜지스터 Q6는 메모리셀의 플립플롭 동작중 비도전성을 유지한다.
제조면에서 볼때 게이트전극 G2위의 저항 R1의 위치는 종래의 메모리셀의 저항에 비해 제2다실리콘층 즉, 저항 R1이 형성에 있어 적은 문제를 유발시킨다. 제2다실리콘층이 형성될 표면의 평탄성은 제8도에 보인 바와 같이 종래의 것보다 오히려 더 나쁘다. 그러나, 이 문제는 MOS 장치의 제조기술의 최근 방법으로 극복될 수 있다.
상술한 바와 같은 본 발명의 일실시예에 의한 메모리셀의 제조공정을 제10a~f도를 참조하여 공정순으로 설명하면 다음과 같다.
(a) P형 반도체기판 SUB의 표면에 CVD법에 의해 질화 실리콘 SN(Si3N4)을 형성하고, 계속하여 상기 막을 패턴닝한다.
(b) 공지의 LOCOS 법에 의해 소자 분리산화층 FO를 형성한다.
(c) 질화실리콘막 SN을 제거하고, 계속하여 열산화법에 의해 게이트 산화막으로 2산화실리콘층 GO을 형성한다,
(d) CVD법으로서 다결정 실리콘층을 형성하고 계속하여 패턴닝하여 게이트전극 G2를 형성한다. 계속하여 이온주입법에 의해 n형 불순물을 반도체기판 SUB 에 주입한다. 계속하여 반도체 기판을 가열하여 불순물을 확산하고, 소오스-드레인영역 SD를 형성한다.
(e) CVD법에 의해 2산화 실리콘막 I를 형성한다.
(f) CVD법에 의해 다결정 실리콘층 PL을 형성하고, 계속하여 패턴닝하여 셀저항 R1을 형성한다. 계속하여 인글라스층 PSG를 형성한다. 이후, 필요가 있으면 콘텍트 형성용의 창을 PSG창에 형성한다(도시없음). 본 도면은 제8도의 최상층(보호층)형성전의 것에 해당한다.
제9도에서는 본 발명의 또다른 실시예의 평면도가 도시되어 있다. 저항 R1과 R2는 제9도에 보인 바와 같이 서로 격리되어 형성되어 있다. 회로 R1-Q1과 R2-Q2로 구성되는 트랜지스터와 저항이 각쌍은 각각 그들의 노드 N2와 N1에 연결된다. 이러한 배열과 배선은 게이트 전극과 소오스 접촉부를 공통으로 연결한 기생 트랜지스터들 Q5와 Q6를 제공하여 제6도의 회로도를 실현시킨다. 제7도의 구조에서의 제조문제가 또한 없어진다.
지금까지 본 발명의 실시예들은 n형 스태틱 MOS메모리 장치로서 기술되었으나 본 발명은 P형 MOS 메모리장치로서 역시 적용할 수 있음을 본 분야에 숙련된 자는 이해할 것이다.
Claims (2)
- 제1노드(N1)에서 상호 직렬로 연결되어 있는 제1저항(R1)과 ,제1게이트전극(G1) 및 소오스-드레인 영역(SD)들을 갖는 제1전계효과 트랜지스터(Q1)와, 제2노드(N2)에서 상호 직렬로 연결되어 있는 제2저항(R2)과, 제2게이트전극(G2) 및 소오스-드레인영역(SD)들을 갖는 제2전계효과 트랜지스터(Q2)와, 그리고 상기 제1 및 제2저항들이 연결되는 전원선(PL)을 포함하되, 상기 제1게이트전극(G1)은 상기 제2노드(N2)에 연결되며, 상기 제2게이트전극(G2)은 상기 제1노드(N1)에 연결되며 상기 제1저항은 상기 제2게이트전극위에 위치되며, 그리고 상기 제2저항은 상기 제2노드에 연결된 상기 제2전계효과 트랜지스터의 상기 소오스-드레인 영역들중 하나위에 위치되는 것이 특징인 스태틱 메모리셀.
- 제1노드(N1)에서 상호직렬로 연결되어 있는 제1저항(R1)과 제1게이트전극 (G1) 및 소오스-드레인영역(SD)들을 갖는 제1전계효과 트랜지스터와 , 제2노드(N2)에서 상호직렬로 연결되어 있는 제2저항(R2)과, 제2게이트전극(G2) 및 소오스-드레인 영역(SD)들을 갖는 제2전계효과트랜지스터와 , 그리고 상기 제1 및 제2저항들이 연결되는 전원선(PL)으 포함하되, 상기 제1게이트전극(G1)은 상기 제2노드(N2)에 연결되며, 상기 제2게이트전극(G2)은 상기 제1노드(N1)에 연결되며, 상기 제1저항 및 제2저항은 상기 전원(PL)에 연결되며, 상기 제1저항은 상기 제1노드에 연결되는 상기 제1전계효과 트랜지스터(Q1)상기 소오스-드레인 영역들 중 하나 위에 위치되며 그리고 상기 제2저항은 상기 제2노드에 연결되는 상기 제2전계효과 트랜지스터의 상기 소오스-드레인 영역들 중 하나위에 위치되는 것이 특징인 스태틱 메모리셀.
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