JP3325437B2 - Ｌｄｄトランジスタを有する半導体装置 - Google Patents
Ｌｄｄトランジスタを有する半導体装置Info
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- JP3325437B2 JP3325437B2 JP24916495A JP24916495A JP3325437B2 JP 3325437 B2 JP3325437 B2 JP 3325437B2 JP 24916495 A JP24916495 A JP 24916495A JP 24916495 A JP24916495 A JP 24916495A JP 3325437 B2 JP3325437 B2 JP 3325437B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高集積度の半導体
装置に使用されるＬＤＤ（低濃度ドレイン）構造のトラ
ンジスタ及びＬＤＤトランジスタを含む半導体装置に関
し、特に、ＬＤＤトランジスタのゲート容量の拡大に関
する。
装置に使用されるＬＤＤ（低濃度ドレイン）構造のトラ
ンジスタ及びＬＤＤトランジスタを含む半導体装置に関
し、特に、ＬＤＤトランジスタのゲート容量の拡大に関
する。
【０００２】
【従来の技術】高集積度の半導体装置としてスタティッ
ク型ランダムアクセスメモリ（以下、ＳＲＡＭと称す
る）がある。このタイプのメモリは、トランジスタが情
報の保持を担っている。ＳＲＡＭの高集積化に伴なって
ＳＲＡＭセルのパターンは微細化され、セルパターンの
面積は減少している。ＳＲＡＭセルのパターン面積が大
きい場合には、データ記憶ノードの容量（キャパシタ）
が十分に大きく、データの反転が生じ難い。しかし、Ｓ
ＲＡＭの高集積化に伴ってセル面積が縮小され、データ
記憶ノードの容量が小さくなると、α線によって信号電
荷が消失する、いわゆるソフトエラーが生じ易くなる。
ク型ランダムアクセスメモリ（以下、ＳＲＡＭと称す
る）がある。このタイプのメモリは、トランジスタが情
報の保持を担っている。ＳＲＡＭの高集積化に伴なって
ＳＲＡＭセルのパターンは微細化され、セルパターンの
面積は減少している。ＳＲＡＭセルのパターン面積が大
きい場合には、データ記憶ノードの容量（キャパシタ）
が十分に大きく、データの反転が生じ難い。しかし、Ｓ
ＲＡＭの高集積化に伴ってセル面積が縮小され、データ
記憶ノードの容量が小さくなると、α線によって信号電
荷が消失する、いわゆるソフトエラーが生じ易くなる。
【０００３】そこで、ＳＲＡＭセルのソフトエラー耐性
を向上するために、フリップフロップの交差接続部に抵
抗素子を挿入したり、セルトランジスタの容量を増大す
ることが試みられ、種々の改良が提案されている。
を向上するために、フリップフロップの交差接続部に抵
抗素子を挿入したり、セルトランジスタの容量を増大す
ることが試みられ、種々の改良が提案されている。
【０００４】例えば、特開平６−１５１７７３号のスタ
ティック型半導体装置においては、ＬＤＤ構造を有する
ＭＯＳトランジスタとして、ポリシリコンのゲート電極
側壁部を持つセル駆動用トランジスタ（フリップフロッ
プ）とゲート電極側壁部を持たないセル周辺回路用トラ
ンジスタとの２種類を形成し、セル周辺回路用トランジ
スタのゲート容量を大きくすることなく、セル駆動トラ
ンジスタのみゲート電極のオーバーラップ容量を大きく
設定する。そして、アクセスタイムの低下を抑制しつ
つ、ＳＲＡＭのセルのソフトエラー耐性を向上させる。
ティック型半導体装置においては、ＬＤＤ構造を有する
ＭＯＳトランジスタとして、ポリシリコンのゲート電極
側壁部を持つセル駆動用トランジスタ（フリップフロッ
プ）とゲート電極側壁部を持たないセル周辺回路用トラ
ンジスタとの２種類を形成し、セル周辺回路用トランジ
スタのゲート容量を大きくすることなく、セル駆動トラ
ンジスタのみゲート電極のオーバーラップ容量を大きく
設定する。そして、アクセスタイムの低下を抑制しつ
つ、ＳＲＡＭのセルのソフトエラー耐性を向上させる。
【０００５】特開平６−１７７３５２号の半導体記憶装
置は、駆動用ＭＯＳトランジスタのゲートの一部がソー
ス領域又はドレイン領域に接続された導電層と酸化膜を
介して一部重なるようにして記憶ノードの容量を増やす
ようにしている。
置は、駆動用ＭＯＳトランジスタのゲートの一部がソー
ス領域又はドレイン領域に接続された導電層と酸化膜を
介して一部重なるようにして記憶ノードの容量を増やす
ようにしている。
【０００６】特開平５−２１１３１３号の半導体メモリ
の製造方法は、ゲート電極の上面及び側面にＣＶＤ酸化
膜を介してポリシリコンの接地配線を形成し、ゲート電
極と接地間にキャパシタを形成する。
の製造方法は、ゲート電極の上面及び側面にＣＶＤ酸化
膜を介してポリシリコンの接地配線を形成し、ゲート電
極と接地間にキャパシタを形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、特開平
６−１５１７７３号及び特開平５−２１１３１３号の構
成では、ＭＯＳトランジスタに付加するキャパシタは、
ゲート電極の側壁を専ら利用するものであるから、設定
できるキャパシタ値の自由度が少ない。特開平６−１７
７３５２号の構成では、ゲート電極のポリシリコンがソ
ース・ドレイン領域にはみ出すため、ＬＤＤ構造のトラ
ンジスタを形成することができない。
６−１５１７７３号及び特開平５−２１１３１３号の構
成では、ＭＯＳトランジスタに付加するキャパシタは、
ゲート電極の側壁を専ら利用するものであるから、設定
できるキャパシタ値の自由度が少ない。特開平６−１７
７３５２号の構成では、ゲート電極のポリシリコンがソ
ース・ドレイン領域にはみ出すため、ＬＤＤ構造のトラ
ンジスタを形成することができない。
【０００８】また、集積回路における回路相互間の信号
遅延差をトランジスタの動作特性で調整することができ
れば都合がよいが、こうするためには、トランジスタの
付加容量設定範囲が可及的に大きいことが望ましい。
遅延差をトランジスタの動作特性で調整することができ
れば都合がよいが、こうするためには、トランジスタの
付加容量設定範囲が可及的に大きいことが望ましい。
【０００９】よって、本発明は、ＬＤＤトランジスタに
容量を付加したいときに、対象となるトランジスタの容
量値設定を比較的に広い範囲で行うことができるＬＤＤ
構造のトランジスタ及び半導体装置を提供することを目
的とする。
容量を付加したいときに、対象となるトランジスタの容
量値設定を比較的に広い範囲で行うことができるＬＤＤ
構造のトランジスタ及び半導体装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、一端が第１の基準電圧端子
に接続された第１のインピーダンス素子と、一端が前記
第１の基準電圧端子に接続された第２のインピーダンス
素子と、ソース／ドレイン領域の一方が前記第１のイン
ピーダンス素子の他端に接続されゲートが前記第２のイ
ンピーダンス素子の他端に接続された第１の駆動トラン
ジスタと、ソース／ドレイン領域の一方が前記第２のイ
ンピーダンス素子の他端及び前記第１の駆動トランジス
タのゲートに接続され、ゲートが前記第１の駆動トラン
ジスタの前記ソース／ドレイン領域の一方に接続された
第２の駆動トランジスタと、ワード線の論理に応じてビ
ット線対の一方と前記第１の駆動トランジスタの前記ソ
ース／ドレイン領域の一方とを導通させるか否かを切り
替える第１の選択トランジスタと、ワード線の論理に応
じてビット線対の他方と前記第２の駆動トランジスタの
前記ソース／ドレイン領域の一方とを導通させるか否か
を切り替える第２の選択トランジスタと、前記第１の駆
動トランジスタの前記ゲートと前記第１の駆動トランジ
スタの前記ソース／ドレイン領域の一方とに接続された
第１のキャパシタ素子と、前記第２の駆動トランジスタ
の前記ゲートと前記第２の駆動トランジスタの前記ソー
ス／ドレイン領域の一方とに接続された第２のキャパシ
タ素子と、を具備し、前記第１のキャパシタ素子は、前
記第１の駆動トランジスタの前記ゲート上に形成された
絶縁膜を介して前記ゲートと対向配置された第１の導電
性膜を有し、前記第２のキャパシタ素子は、前記第２の
駆動トランジスタの前記ゲート上に形成された絶縁膜を
介して前記ゲートと対向配置された第２の導電性膜を有
する。
め、本発明の半導体装置は、一端が第１の基準電圧端子
に接続された第１のインピーダンス素子と、一端が前記
第１の基準電圧端子に接続された第２のインピーダンス
素子と、ソース／ドレイン領域の一方が前記第１のイン
ピーダンス素子の他端に接続されゲートが前記第２のイ
ンピーダンス素子の他端に接続された第１の駆動トラン
ジスタと、ソース／ドレイン領域の一方が前記第２のイ
ンピーダンス素子の他端及び前記第１の駆動トランジス
タのゲートに接続され、ゲートが前記第１の駆動トラン
ジスタの前記ソース／ドレイン領域の一方に接続された
第２の駆動トランジスタと、ワード線の論理に応じてビ
ット線対の一方と前記第１の駆動トランジスタの前記ソ
ース／ドレイン領域の一方とを導通させるか否かを切り
替える第１の選択トランジスタと、ワード線の論理に応
じてビット線対の他方と前記第２の駆動トランジスタの
前記ソース／ドレイン領域の一方とを導通させるか否か
を切り替える第２の選択トランジスタと、前記第１の駆
動トランジスタの前記ゲートと前記第１の駆動トランジ
スタの前記ソース／ドレイン領域の一方とに接続された
第１のキャパシタ素子と、前記第２の駆動トランジスタ
の前記ゲートと前記第２の駆動トランジスタの前記ソー
ス／ドレイン領域の一方とに接続された第２のキャパシ
タ素子と、を具備し、前記第１のキャパシタ素子は、前
記第１の駆動トランジスタの前記ゲート上に形成された
絶縁膜を介して前記ゲートと対向配置された第１の導電
性膜を有し、前記第２のキャパシタ素子は、前記第２の
駆動トランジスタの前記ゲート上に形成された絶縁膜を
介して前記ゲートと対向配置された第２の導電性膜を有
する。
【００１１】また、半導体装置の製造方法においては、
半導体基板の表面に複数のＭＯＳトランジスタを含む回
路を形成する第１の過程と、前記基板の表面に絶縁膜を
形成する第２の過程と、前記絶縁膜上に導電性材料を堆
積する第3の過程と、前記導電性材料をエッチングして
前記複数のＭＯＳトランジスタのゲートに側壁スペーサ
を形成する第4の過程と、前記絶縁膜の一部を開口して
前記回路の一部を露出する第5の過程と、基板全体にキ
ャパシタ用の電極として使用する導電性材料を堆積する
第6の過程と、前記導電性材料をパターンニングし、前
記複数のＭＯＳトランジスタのうちゲート容量を増加す
べきＭＯＳトランジスタの少なくともゲート上面及び前
記側壁スペーサ上の前記導電性材料と、このゲート上面
及び側壁スペーサ上の導電性材料と前記露出された回路
相互間を接続する前記導電性材料と、を残し、前記複数
のＭＯＳトランジスタのうちゲート容量を増加すべきＭ
ＯＳトランジスタ以外の領域の前記導電性材料及び前記
側壁スペーサを取除く第7の過程と、を備える。
半導体基板の表面に複数のＭＯＳトランジスタを含む回
路を形成する第１の過程と、前記基板の表面に絶縁膜を
形成する第２の過程と、前記絶縁膜上に導電性材料を堆
積する第3の過程と、前記導電性材料をエッチングして
前記複数のＭＯＳトランジスタのゲートに側壁スペーサ
を形成する第4の過程と、前記絶縁膜の一部を開口して
前記回路の一部を露出する第5の過程と、基板全体にキ
ャパシタ用の電極として使用する導電性材料を堆積する
第6の過程と、前記導電性材料をパターンニングし、前
記複数のＭＯＳトランジスタのうちゲート容量を増加す
べきＭＯＳトランジスタの少なくともゲート上面及び前
記側壁スペーサ上の前記導電性材料と、このゲート上面
及び側壁スペーサ上の導電性材料と前記露出された回路
相互間を接続する前記導電性材料と、を残し、前記複数
のＭＯＳトランジスタのうちゲート容量を増加すべきＭ
ＯＳトランジスタ以外の領域の前記導電性材料及び前記
側壁スペーサを取除く第7の過程と、を備える。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。本発明が効果的であるＳＲ
ＡＭ半導体装置のセル容量の増加の例について述べる。
て図面を参照して説明する。本発明が効果的であるＳＲ
ＡＭ半導体装置のセル容量の増加の例について述べる。
【００１３】まず、図４を参照してＳＲＡＭにおける容
量について説明する。同図は、ＳＲＡＭの一般的なセル
回路を示しており、互いのゲートとドレインがたすきが
けに接続されたＮＭＯＳの駆動トランジスタＴ1 及びＴ
2 と、駆動トランジスタＴ1のドレインと一端が接続さ
れた抵抗Ｒ1 と、駆動トランジスタＴ2 のドレインと一
端が接続された抵抗Ｒ2 と、抵抗Ｒ1 及びＲ2 の各他端
に電源電圧Ｖddを、駆動トランジスタＴ1 及びＴ2 の各
ソースに電源電圧Ｖssを供給する電源（図示せず）と、
ゲートがワード線ＷＬに接続され、駆動トランジスタＴ
1 のドレインとビット線／ＢＬ間のスイッチングを行う
トランスファトランジスタＴ3 と、ゲートがワード線Ｗ
Ｌに接続され、駆動トランジスタＴ2 のドレインとビッ
ト線ＢＬ間のスイッチングを行うトランスファトランジ
スタＴ4 と、によって構成される。
量について説明する。同図は、ＳＲＡＭの一般的なセル
回路を示しており、互いのゲートとドレインがたすきが
けに接続されたＮＭＯＳの駆動トランジスタＴ1 及びＴ
2 と、駆動トランジスタＴ1のドレインと一端が接続さ
れた抵抗Ｒ1 と、駆動トランジスタＴ2 のドレインと一
端が接続された抵抗Ｒ2 と、抵抗Ｒ1 及びＲ2 の各他端
に電源電圧Ｖddを、駆動トランジスタＴ1 及びＴ2 の各
ソースに電源電圧Ｖssを供給する電源（図示せず）と、
ゲートがワード線ＷＬに接続され、駆動トランジスタＴ
1 のドレインとビット線／ＢＬ間のスイッチングを行う
トランスファトランジスタＴ3 と、ゲートがワード線Ｗ
Ｌに接続され、駆動トランジスタＴ2 のドレインとビッ
ト線ＢＬ間のスイッチングを行うトランスファトランジ
スタＴ4 と、によって構成される。
【００１４】かかる構成において、トランジスタＴ1 及
びＴ2 は、フリップフロップとして動作する。ビット線
ＢＬ及び／ＢＬに相補的なデータ信号が印加され、ワー
ド線ＷＬが活性化されると、トランジスタＴ3 及びＴ4
が導通し、フリップフロップにデータ信号が伝搬され保
持される。また、ワード線ＷＬが活性化されると、トラ
ンジスタＴ3 及びＴ4 が導通し、フリップフロップから
相補的な２つのデータ信号がビット線ＢＬ及び／ＢＬに
出力される。
びＴ2 は、フリップフロップとして動作する。ビット線
ＢＬ及び／ＢＬに相補的なデータ信号が印加され、ワー
ド線ＷＬが活性化されると、トランジスタＴ3 及びＴ4
が導通し、フリップフロップにデータ信号が伝搬され保
持される。また、ワード線ＷＬが活性化されると、トラ
ンジスタＴ3 及びＴ4 が導通し、フリップフロップから
相補的な２つのデータ信号がビット線ＢＬ及び／ＢＬに
出力される。
【００１５】このメモリセルの情報電荷を保持する記憶
ノードは、図中に示す、駆動トランジスタＴ1 及びＴ2
のドレインが夫々接続されるＡ、Ｂとなる。ノードＡの
セル容量成分は、 駆動トランジスタＴ2 のゲート容
量、 駆動トランジスタＴ1 の拡散容量、 トラン
スファトランジスタＴ3 の拡散容量、 トランジス
タ、抵抗等の相互間を接続する配線容量、等である。ノ
ードＢについても、同様である。これ等のセル容量要素
の中でも、駆動トランジスタＴ2 （Ｔ1 ）のゲート容量
が支配的である。そこで、本発明では、駆動トランジス
タのゲート容量を大きく形成する構造を提案する。
ノードは、図中に示す、駆動トランジスタＴ1 及びＴ2
のドレインが夫々接続されるＡ、Ｂとなる。ノードＡの
セル容量成分は、 駆動トランジスタＴ2 のゲート容
量、 駆動トランジスタＴ1 の拡散容量、 トラン
スファトランジスタＴ3 の拡散容量、 トランジス
タ、抵抗等の相互間を接続する配線容量、等である。ノ
ードＢについても、同様である。これ等のセル容量要素
の中でも、駆動トランジスタＴ2 （Ｔ1 ）のゲート容量
が支配的である。そこで、本発明では、駆動トランジス
タのゲート容量を大きく形成する構造を提案する。
【００１６】図１は、半導体基板に形成される、上述し
たＳＲＡＭ回路の多層配線構造による回路パターン（主
要部）を示している。同図においては、一対のメモリセ
ルが左右対象に形成されており、左側のメモリセルにつ
いて説明する。なお、絶縁層等は表示を省略している。
たＳＲＡＭ回路の多層配線構造による回路パターン（主
要部）を示している。同図においては、一対のメモリセ
ルが左右対象に形成されており、左側のメモリセルにつ
いて説明する。なお、絶縁層等は表示を省略している。
【００１７】図中の１a 〜１f は、シリコン基板へのイ
オン注入領域を示している。同１の上部で、イオン注入
領域１a と電源Ｖssを供給する第１のポリシリコン層４
a とがダイレクトに接合される。同図中央部のイオン注
入領域１b は中央の上部がイオン注入領域１a （Ｖss）
と繋がり、駆動トランジスタＴ1 のソース・ドレイン・
ゲート領域となっている。
オン注入領域を示している。同１の上部で、イオン注入
領域１a と電源Ｖssを供給する第１のポリシリコン層４
a とがダイレクトに接合される。同図中央部のイオン注
入領域１b は中央の上部がイオン注入領域１a （Ｖss）
と繋がり、駆動トランジスタＴ1 のソース・ドレイン・
ゲート領域となっている。
【００１８】トランジスタＴ1 のゲートは第１のポリシ
リコン層４b によって形成され、このゲートはダイレク
トなコンタクトＤＣ1 を介して不純物注入領域１c に接
続される。イオン注入領域１c はイオン注入領域１d 及
び１e に繋がる。イオン注入領域１d 及び１e は夫々駆
動トランジスタＴ2 及びトランスファトランジスタＴ4
のソース・ドレイン・ゲート領域となっている。また、
トランスファトランジスタＴ3 のソース・ドレイン・ゲ
ート領域が独立したイオン注入領域１f によって形成さ
れる。第１のポリシリコン層４c によってトランジスタ
Ｔ2 のゲートが形成される。第１のポリシリコン層４c
の一端はコンタクトＤＣ2 を介してトランジスタＴ1 の
ドレインに接続される。第１のポリシリコン層４c の他
端はコンタクトＤＣ3 を介してトランジスタＴ3 のドレ
インに接続される。トランジスタＴ3 のソースはコンタ
クトCON1を介して図示しない第１層アルミニウムによる
ビット線／ＢＬと接続される。また、トランジスタＴ2
のゲートとトランジスタＴ3 とを接続する第１のポリシ
リコン層４c の接続ノードはコンタクトCON2を介して図
示しない高抵抗Ｒ1 を形成する第３のポリシリコン層と
接続される。トランジスタＴ1 のゲートとトランジスタ
Ｔ4 とを接続する第１のポリシリコン層４bの接続ノー
ドはコンタクトCON3を介して図示しない高抵抗Ｒ2 を形
成する第３のポリシリコン層と接続される。トランジス
タＴ4 のソースはコンタクトCON4を介して図示しない第
１層アルミニウムによるビット線ＢＬに接続される。ト
ランジスタＴ3 及びＴ4 を形成するイオン注入領域１ｆ
及び１e 上をワード線ＷＬである第１のポリシリコン層
４d が跨ぐように形成され、トランジスタＴ3 及びＴ4
のゲートを形成する。
リコン層４b によって形成され、このゲートはダイレク
トなコンタクトＤＣ1 を介して不純物注入領域１c に接
続される。イオン注入領域１c はイオン注入領域１d 及
び１e に繋がる。イオン注入領域１d 及び１e は夫々駆
動トランジスタＴ2 及びトランスファトランジスタＴ4
のソース・ドレイン・ゲート領域となっている。また、
トランスファトランジスタＴ3 のソース・ドレイン・ゲ
ート領域が独立したイオン注入領域１f によって形成さ
れる。第１のポリシリコン層４c によってトランジスタ
Ｔ2 のゲートが形成される。第１のポリシリコン層４c
の一端はコンタクトＤＣ2 を介してトランジスタＴ1 の
ドレインに接続される。第１のポリシリコン層４c の他
端はコンタクトＤＣ3 を介してトランジスタＴ3 のドレ
インに接続される。トランジスタＴ3 のソースはコンタ
クトCON1を介して図示しない第１層アルミニウムによる
ビット線／ＢＬと接続される。また、トランジスタＴ2
のゲートとトランジスタＴ3 とを接続する第１のポリシ
リコン層４c の接続ノードはコンタクトCON2を介して図
示しない高抵抗Ｒ1 を形成する第３のポリシリコン層と
接続される。トランジスタＴ1 のゲートとトランジスタ
Ｔ4 とを接続する第１のポリシリコン層４bの接続ノー
ドはコンタクトCON3を介して図示しない高抵抗Ｒ2 を形
成する第３のポリシリコン層と接続される。トランジス
タＴ4 のソースはコンタクトCON4を介して図示しない第
１層アルミニウムによるビット線ＢＬに接続される。ト
ランジスタＴ3 及びＴ4 を形成するイオン注入領域１ｆ
及び１e 上をワード線ＷＬである第１のポリシリコン層
４d が跨ぐように形成され、トランジスタＴ3 及びＴ4
のゲートを形成する。
【００１９】なお、図中のＡ1 〜Ａ3 及びＢ1 〜Ｂ3
は、夫々図４に示すノードＡ及びＢに対応する領域を示
している。例えば、ノードＡは、駆動トランジスタＴ1
のドレイン（Ａ1 ）−コンタクトＤＣ2 −第１のポリシ
リコン層４c （Ａ2 ）−駆動トランジスタＴ2 のゲート
−第１のポリシリコン層４c （Ａ3 ）と第３のポリシリ
コン層（Ｒ2 ）とのコンタクトCON2−コンタクトＤＣ3
−トランジスタＴ3 のドレイン領域１f となる。
は、夫々図４に示すノードＡ及びＢに対応する領域を示
している。例えば、ノードＡは、駆動トランジスタＴ1
のドレイン（Ａ1 ）−コンタクトＤＣ2 −第１のポリシ
リコン層４c （Ａ2 ）−駆動トランジスタＴ2 のゲート
−第１のポリシリコン層４c （Ａ3 ）と第３のポリシリ
コン層（Ｒ2 ）とのコンタクトCON2−コンタクトＤＣ3
−トランジスタＴ3 のドレイン領域１f となる。
【００２０】この様にして形成されるＳＲＡＭの、イオ
ン注入によって形成されるソース・ドレイン・ゲート領
域１a 〜１f の輪郭を図１中に太線で示す。本発明にお
いては、ＭＯＳトランジスタのゲート部分を導電性の側
壁スペーサをもつ、いわゆるＬＤＤ構造とすると共に、
同図中に点線で示す、駆動トランジスタＴ1 及びＴ2の
各ソース・ドレイン・ゲート領域を夫々覆う第２のポリ
シリコン層９a 及び９b を形成している。第２のポリシ
リコン層９a はコンタクトＤＣ2 を介してトランジスタ
Ｔ1 のドレインと接続されると共にトランジスタＴ1 の
導電性（例えば、ポリシリコン）の側壁スペーサに接続
される。同様に、第２のポリシリコン層９b もコンタク
トＤＣ1 を介してトランジスタＴ2 のドレインと接続さ
れると共にトランジスタＴ2 の導電性側壁スペーサに接
続される。このソース・ドレイン・ゲート領域を覆う第
２のポリシリコン層９a 、９b 及び各トランジスタの側
壁スペーサは、図４に示す、トランジスタＴ1 及びＴ2
各々のミラー容量Ｃgdとして機能する。従って、第２の
ポリシリコン層９a 及び９b 各々のソース・ドレイン・
ゲート領域上における面積を定めることによって必要な
容量を得ることが可能となる。
ン注入によって形成されるソース・ドレイン・ゲート領
域１a 〜１f の輪郭を図１中に太線で示す。本発明にお
いては、ＭＯＳトランジスタのゲート部分を導電性の側
壁スペーサをもつ、いわゆるＬＤＤ構造とすると共に、
同図中に点線で示す、駆動トランジスタＴ1 及びＴ2の
各ソース・ドレイン・ゲート領域を夫々覆う第２のポリ
シリコン層９a 及び９b を形成している。第２のポリシ
リコン層９a はコンタクトＤＣ2 を介してトランジスタ
Ｔ1 のドレインと接続されると共にトランジスタＴ1 の
導電性（例えば、ポリシリコン）の側壁スペーサに接続
される。同様に、第２のポリシリコン層９b もコンタク
トＤＣ1 を介してトランジスタＴ2 のドレインと接続さ
れると共にトランジスタＴ2 の導電性側壁スペーサに接
続される。このソース・ドレイン・ゲート領域を覆う第
２のポリシリコン層９a 、９b 及び各トランジスタの側
壁スペーサは、図４に示す、トランジスタＴ1 及びＴ2
各々のミラー容量Ｃgdとして機能する。従って、第２の
ポリシリコン層９a 及び９b 各々のソース・ドレイン・
ゲート領域上における面積を定めることによって必要な
容量を得ることが可能となる。
【００２１】図２は、図１に示されるＳＲＡＭセルのΙ
−Ι’方向における、駆動トランジスタＴ2 及びトラン
スファトランジスタＴ3 の断面図を示している。また、
図３は、図１に示されるII−II’方向における断面図を
示している。両図において、図１と対応する部分には同
一符号を付している。
−Ι’方向における、駆動トランジスタＴ2 及びトラン
スファトランジスタＴ3 の断面図を示している。また、
図３は、図１に示されるII−II’方向における断面図を
示している。両図において、図１と対応する部分には同
一符号を付している。
【００２２】ＬＤＤ構造の駆動トランジスタ（Ｔ1 、Ｔ
2 ）は、ポリシリコンシリコンゲート（４b 、４c ）の
上に薄い絶縁膜（５）を介して第２のポリシリコン層
（９a、９b ）を堆積し、この第２のポリシリコン層を
導電性の側壁スペーサ及びトランジスタのドレインに接
続する。前述したように、第２層のポリシリコンは、駆
動トランジスタのソース・ドレイン・ゲート領域を覆う
ように形成されている。フリップフロップを形成するト
ランジスタの記憶ノードＡ、Ｂの容量が増大される。
2 ）は、ポリシリコンシリコンゲート（４b 、４c ）の
上に薄い絶縁膜（５）を介して第２のポリシリコン層
（９a、９b ）を堆積し、この第２のポリシリコン層を
導電性の側壁スペーサ及びトランジスタのドレインに接
続する。前述したように、第２層のポリシリコンは、駆
動トランジスタのソース・ドレイン・ゲート領域を覆う
ように形成されている。フリップフロップを形成するト
ランジスタの記憶ノードＡ、Ｂの容量が増大される。
【００２３】次に、本発明の装置の製造プロセスについ
て図５〜図８を参照して説明する。各図は、通常のＭＯ
Ｓトランジスタと、ゲートにキャパシタが付与されたＭ
ＯＳトランジスタとの両方を同時に形成する例を示して
いる。
て図５〜図８を参照して説明する。各図は、通常のＭＯ
Ｓトランジスタと、ゲートにキャパシタが付与されたＭ
ＯＳトランジスタとの両方を同時に形成する例を示して
いる。
【００２４】まず、従来の公知プロセスによってシリコ
ン基板１の表面にＭＯＳトランジスタを形成する。例え
ば、基板表面に、図示しない窒化膜をマスクとして、チ
ャネルストップイオンの注入、フィールド酸化膜２の形
成を行う。マスクを除去してゲート酸化膜３を形成し、
この上に第１のポリシリコン層４を堆積し、パターニン
グして、ゲート及び配線を形成する。開口したソース・
ドレイン領域に低濃度イオン注入を行う（図５
（ａ））。
ン基板１の表面にＭＯＳトランジスタを形成する。例え
ば、基板表面に、図示しない窒化膜をマスクとして、チ
ャネルストップイオンの注入、フィールド酸化膜２の形
成を行う。マスクを除去してゲート酸化膜３を形成し、
この上に第１のポリシリコン層４を堆積し、パターニン
グして、ゲート及び配線を形成する。開口したソース・
ドレイン領域に低濃度イオン注入を行う（図５
（ａ））。
【００２５】表面に薄い絶縁膜５を形成する。例えば、
熱酸化等によって薄くシリコン酸化膜５を形成する（図
５（ｂ））。このシリコン酸化膜が形成せんとする付加
キャパシタの絶縁膜となる。この上に、側壁スペーサ用
のポリシリコン６を堆積する（図５（ｃ））。次に、Ｒ
ＩＥによる異方性エッチングによってポリシリコンを除
去し、側壁スペーサを残す。側壁スペーサは通常の絶縁
体とは異なって導電体によって形成される。基板への高
濃度イオン注入を行い、ＬＤＤ構造を得る（図６
（ａ））。後に堆積する第２のポリシリコン層９と回路
の一部を担っている第１のポリシリコン層４とのコンタ
クトを行うために、レジスト８を塗布し、これをマスク
としてパターニングを行って、酸化膜５の一部を除去
し、コンタクトＤＣを開口する（図６（ｂ））。
熱酸化等によって薄くシリコン酸化膜５を形成する（図
５（ｂ））。このシリコン酸化膜が形成せんとする付加
キャパシタの絶縁膜となる。この上に、側壁スペーサ用
のポリシリコン６を堆積する（図５（ｃ））。次に、Ｒ
ＩＥによる異方性エッチングによってポリシリコンを除
去し、側壁スペーサを残す。側壁スペーサは通常の絶縁
体とは異なって導電体によって形成される。基板への高
濃度イオン注入を行い、ＬＤＤ構造を得る（図６
（ａ））。後に堆積する第２のポリシリコン層９と回路
の一部を担っている第１のポリシリコン層４とのコンタ
クトを行うために、レジスト８を塗布し、これをマスク
としてパターニングを行って、酸化膜５の一部を除去
し、コンタクトＤＣを開口する（図６（ｂ））。
【００２６】レジスト８を除去し、第２のポリシリコン
層９を堆積する。コンタクトＤＣを介して第１のポリシ
リコン層４と第２のポリシリコン層９とが接続される。
また、第２のポリシリコン層と導電性の側壁スペーサ７
とが接続される。レジスト１０を塗布し、付加するキャ
パシタの電極パターンを露光・現像する（図６
（ｃ））。これをマスク１０としてケミカルドライエッ
チングを行い、ポリシリコン９に対して選択的にエッチ
ングを行う。このエッチングによって、不要の側壁スペ
ーサ７を除去し、第２層のポリシリコン９が所望のトラ
ンジスタのソース・ドレイン・ゲート領域を覆うように
残す（図７（ａ））。
層９を堆積する。コンタクトＤＣを介して第１のポリシ
リコン層４と第２のポリシリコン層９とが接続される。
また、第２のポリシリコン層と導電性の側壁スペーサ７
とが接続される。レジスト１０を塗布し、付加するキャ
パシタの電極パターンを露光・現像する（図６
（ｃ））。これをマスク１０としてケミカルドライエッ
チングを行い、ポリシリコン９に対して選択的にエッチ
ングを行う。このエッチングによって、不要の側壁スペ
ーサ７を除去し、第２層のポリシリコン９が所望のトラ
ンジスタのソース・ドレイン・ゲート領域を覆うように
残す（図７（ａ））。
【００２７】レジスト１０を除去すると、トランジスタ
Ｔ3 及びＴ4 に相当する通常構造のＭＯＳトランジスタ
と、トランジスタＴ1 及びＴ2 に相当するＬＤＤ構造の
トランジスタと、ＭＯＳトランジスタ上にゲート４を一
方の電極とし、側壁スペーサ７及び第２のポリシリコン
層９を他方の電極とするキャパシタＣgdが形成される
（図７（ｂ））。キャパシタＣgdは、薄い酸化膜５を介
し、ゲートに近接して形成されるために比較的に大きい
容量値となる。
Ｔ3 及びＴ4 に相当する通常構造のＭＯＳトランジスタ
と、トランジスタＴ1 及びＴ2 に相当するＬＤＤ構造の
トランジスタと、ＭＯＳトランジスタ上にゲート４を一
方の電極とし、側壁スペーサ７及び第２のポリシリコン
層９を他方の電極とするキャパシタＣgdが形成される
（図７（ｂ））。キャパシタＣgdは、薄い酸化膜５を介
し、ゲートに近接して形成されるために比較的に大きい
容量値となる。
【００２８】この後、高抵抗Ｒ1 及びＲ2 を形成するポ
リシリコンを堆積し、パターニングプロセス、ビット線
ＢＬ、／ＢＬを形成するアルミ膜を堆積し、パターニン
グするプロセス等が続いて、半導体装置が完成される。
リシリコンを堆積し、パターニングプロセス、ビット線
ＢＬ、／ＢＬを形成するアルミ膜を堆積し、パターニン
グするプロセス等が続いて、半導体装置が完成される。
【００２９】なお、プロセス図６（ｂ）及び同図（ｃ）
を図８（ａ）及び同図（ｂ）に示すようなプロセスに置
換え、側壁スペーサ先に除去するプロセスを行うことが
できる。すなわち、第２のポリシリコン層のコンタクト
をえるためのレジストマスク８形成と、ポリシリコンの
側壁スペーサ７を除く工程と、酸化膜５を開口する工程
とを行う（図８（ａ））。レジスト８を剥離し、第２の
ポリシリコン層９を堆積し、第２のポリシリコン層９を
エッチングするためのレジストマスク１０を形成する
（図８（ｂ））のである。
を図８（ａ）及び同図（ｂ）に示すようなプロセスに置
換え、側壁スペーサ先に除去するプロセスを行うことが
できる。すなわち、第２のポリシリコン層のコンタクト
をえるためのレジストマスク８形成と、ポリシリコンの
側壁スペーサ７を除く工程と、酸化膜５を開口する工程
とを行う（図８（ａ））。レジスト８を剥離し、第２の
ポリシリコン層９を堆積し、第２のポリシリコン層９を
エッチングするためのレジストマスク１０を形成する
（図８（ｂ））のである。
【００３０】上述した例では、ＳＲＡＭのメモリセルの
容量を増加させることを第１の目的としたが、この方法
を用いれば、トランジスタのゲート容量を増加させたい
場合にも用いることができる。例えば、容量を付加する
ことによって信号の遅延時間を調整することが可能とな
る。第２のポリシリコン層９は所望にパターニング可能
であり、これを適当な電位に接続することによって所望
の容量を得易い。
容量を増加させることを第１の目的としたが、この方法
を用いれば、トランジスタのゲート容量を増加させたい
場合にも用いることができる。例えば、容量を付加する
ことによって信号の遅延時間を調整することが可能とな
る。第２のポリシリコン層９は所望にパターニング可能
であり、これを適当な電位に接続することによって所望
の容量を得易い。
【００３１】
【発明の効果】以上説明したように、本発明において
は、ＬＤＤ構造のトランジスタの側壁スペーサを導電性
材料で形成し、この側壁スペーサを該トランジスタのソ
ース・ドレイン・ゲート領域を覆うキャパシタ膜に接続
し、側壁スペーサ及びキャパシタ膜をゲートと異なる電
位に接続して、ゲートの上面及び側面を全体的にかつゲ
ートに近接して導電膜で覆い、トランジスタのゲート容
量を増加させるので、比較的に大きいゲート容量をＭＯ
Ｓトランジスタに与えることが可能となる。しかも、三
次元的にキャパシタを形成することができるため、パタ
ーン面積を増加させずにゲート容量を増加できて好まし
い。
は、ＬＤＤ構造のトランジスタの側壁スペーサを導電性
材料で形成し、この側壁スペーサを該トランジスタのソ
ース・ドレイン・ゲート領域を覆うキャパシタ膜に接続
し、側壁スペーサ及びキャパシタ膜をゲートと異なる電
位に接続して、ゲートの上面及び側面を全体的にかつゲ
ートに近接して導電膜で覆い、トランジスタのゲート容
量を増加させるので、比較的に大きいゲート容量をＭＯ
Ｓトランジスタに与えることが可能となる。しかも、三
次元的にキャパシタを形成することができるため、パタ
ーン面積を増加させずにゲート容量を増加できて好まし
い。
【図１】ＳＲＡＭの回路パターンを示す説明図である。
【図２】図１のＩ−Ｉ’方向における断面図である。
【図３】図１のII−II’方向における断面図である。
【図４】ＳＲＡＭ回路を示す回路図である。
【図５】本発明にかかるトランジスタの製造プロセスを
説明する説明図である。
説明する説明図である。
【図６】本発明にかかるトランジスタの製造プロセスを
説明する説明図である。
説明する説明図である。
【図７】本発明にかかるトランジスタの製造プロセスを
説明する説明図である
説明する説明図である
【図８】本発明にかかるトランジスタの製造プロセスを
説明する説明図である。
説明する説明図である。
１ 半導体（シリコン）基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 第１のポリシリコン層 ５ 絶縁膜 ６ ポリシリコン層 ７ 側壁スペーサ ８ レジスト ９ 第２のポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−151773（ＪＰ，Ａ) 特開 平５−167038（ＪＰ，Ａ) 特開 昭62−122274（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/788 H01L 29/792 H01L 21/8247 H01L 29/78 H01L 21/336
Claims (6)
- 【請求項１】一端が第１の基準電圧端子に接続された第
１の抵抗素子と、 一端が前記第１の基準電圧端子に接続された第２の抵抗
素子と、 ソース／ドレイン領域の一方が前記第１の抵抗素子の他
端に接続されゲートが前記第２の抵抗素子の他端に接続
された第１の駆動トランジスタと、 ソース／ドレイン領域の一方が前記第２の抵抗素子の他
端及び前記第１の駆動トランジスタのゲートに接続さ
れ、ゲートが前記第１の駆動トランジスタの前記ソース
／ドレイン領域の一方に接続された第２の駆動トランジ
スタと、 ワード線の論理に応じてビット線対の一方と前記第１の
駆動トランジスタの前記ソース／ドレイン領域の一方と
を導通させるか否かを切り替える第１の選択トランジス
タと、 ワード線の論理に応じてビット線対の他方と前記第２の
駆動トランジスタの前記ソース／ドレイン領域の一方と
を導通させるか否かを切り替える第２の選択トランジス
タと、 前記第１の駆動トランジスタの前記ゲートと前記第１の
駆動トランジスタの前記ソース／ドレイン領域の一方と
に接続された第１のキャパシタ素子と、 前記第２の駆動トランジスタの前記ゲートと前記第２の
駆動トランジスタの前記ソース／ドレイン領域の一方と
に接続された第２のキャパシタ素子と、 を具備し、 前記第１のキャパシタ素子は、前記第１の駆動トランジ
スタの前記ゲート上に形成された絶縁膜を介して前記ゲ
ートと対向配置された第１の導電性膜を有し、 前記第２のキャパシタ素子は、前記第２の駆動トランジ
スタの前記ゲート上に形成された絶縁膜を介して前記ゲ
ートと対向配置された第２の導電性膜を有する、 ことを特徴とする半導体装置。 - 【請求項２】前記第１の駆動トランジスタは、ゲート電
極の側面に絶縁膜を介して形成された第３の導電性膜か
らなる側壁スペーサを有し、前記第１の導電性膜は前記
第３の導電性膜と接続され、 前記第２の駆動トランジスタは、ゲート電極の側面に絶
縁膜を介して形成された第４の導電性膜からなる側壁ス
ペーサを有し、前記第２の導電性膜は前記第４の導電性
膜と接続され、 ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記第１の導電性膜は、前記第２の駆動ト
ランジスタの前記ソース／ドレイン領域の一方に接続さ
れ、 前記第２の導電性膜は、前記第１の駆動トランジスタの
前記ソース／ドレイン領域の一方に接続され、 ていることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項４】前記第１の導電性膜は、前記第１の駆動ト
ランジスタのソース・ドレイン・ゲート領域全体を覆う
ように形成され、かつ前記第２の導電性膜は、前記第２
の駆動トランジスタのソース・ドレイン・ゲート領域全
体を覆うように形成される、ことを特徴とする請求項１
乃至３のいずれかに記載の半導体装置。 - 【請求項５】半導体基板の表面に複数のＭＯＳトランジ
スタを含む回路を形成する第１の過程と、 前記基板の表面に絶縁膜を形成する第２の過程と、 前記絶縁膜上に導電性材料を堆積する第３の過程と、 前記導電性材料をエッチングして前記複数のＭＯＳトラ
ンジスタのゲートに側壁スペーサを形成する第４の過程
と、 前記絶縁膜の一部を開口して前記回路の一部を露出する
第５の過程と、 基板全体にキャパシタ用の電極として使用する導電性材
料を堆積する第６の過程と、 前記導電性材料をパターンニングし、前記複数のＭＯＳ
トランジスタのうちゲート容量を増加すべきＭＯＳトラ
ンジスタの少なくともゲート上面及び前記側壁スペーサ
上の前記導電性材料と、このゲート上面及び側壁スペー
サ上の導電性材料と前記露出された回路相互間を接続す
る前記導電性材料と、を残し、前記複数のＭＯＳトラン
ジスタのうちゲート容量を増加すべきＭＯＳトランジス
タ以外の領域の前記導電性材料及び前記側壁スペーサを
取除く第７の過程と、 を備える半導体装置の製造方法。 - 【請求項６】半導体基板の表面に複数のＭＯＳトランジ
スタを含む回路を形成する第１の過程と、 前記基板の表面に絶縁膜を形成する第２の過程と、 前記絶縁膜上に導電性材料を堆積する第３の過程と、 前記導電性材料をエッチングして前記複数のＭＯＳトラ
ンジスタのゲートに側壁スペーサを形成する第４の過程
と、 エッチングによって、前記複数のＭＯＳトランジスタの
うちゲート容量を増加すべきＭＯＳトランジスタ以外の
ＭＯＳトランジスタの側壁スペーサを除去し、同時に前
記絶縁膜の一部を開口して前記回路の一部を露出する第
５の過程と、 基板全体にキャパシタ用の電極として使用する導電性材
料を堆積する第６の過程と、 前記導電性材料をパターンニングし、前記複数のＭＯＳ
トランジスタのうちゲート容量を増加すべきＭＯＳトラ
ンジスタの少なくともゲート上面及び前記側壁スペーサ
上の前記導電性材料と、このゲート上面及び側壁スペー
サ上の導電性材料と前記露出された回路相互間を接続す
る前記導電性材料と、を残し、前記複数のＭＯＳトラン
ジスタのうちゲート容量を増加すべきＭＯＳトランジス
タ以外の領域の前記導電性材料及び前記側壁スペーサを
取除く第７の過程と、 を備える半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916495A JP3325437B2 (ja) | 1995-09-27 | 1995-09-27 | Ｌｄｄトランジスタを有する半導体装置 |
| US08/718,657 US5751035A (en) | 1995-09-27 | 1996-09-23 | Semiconductor device provided with LDD transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916495A JP3325437B2 (ja) | 1995-09-27 | 1995-09-27 | Ｌｄｄトランジスタを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992731A JPH0992731A (ja) | 1997-04-04 |
| JP3325437B2 true JP3325437B2 (ja) | 2002-09-17 |
Family
ID=17188865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24916495A Expired - Lifetime JP3325437B2 (ja) | 1995-09-27 | 1995-09-27 | Ｌｄｄトランジスタを有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5751035A (ja) |
| JP (1) | JP3325437B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103611A (en) | 1997-12-18 | 2000-08-15 | Advanced Micro Devices, Inc. | Methods and arrangements for improved spacer formation within a semiconductor device |
| JP4547753B2 (ja) * | 2000-01-14 | 2010-09-22 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| JP2002368109A (ja) * | 2001-06-07 | 2002-12-20 | Umc Japan | 半導体装置及びその製造方法 |
| JP2003031697A (ja) * | 2001-07-19 | 2003-01-31 | Sharp Corp | スタティック型ランダムアクセスメモリ装置及びその製造方法 |
| US20040207011A1 (en) * | 2001-07-19 | 2004-10-21 | Hiroshi Iwata | Semiconductor device, semiconductor storage device and production methods therefor |
| US20140167220A1 (en) * | 2012-12-14 | 2014-06-19 | Spansion Llc | Three dimensional capacitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151773A (ja) * | 1992-11-11 | 1994-05-31 | Toshiba Corp | スタティック型半導体記憶装置およびその製造方法 |
-
1995
- 1995-09-27 JP JP24916495A patent/JP3325437B2/ja not_active Expired - Lifetime
-
1996
- 1996-09-23 US US08/718,657 patent/US5751035A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992731A (ja) | 1997-04-04 |
| US5751035A (en) | 1998-05-12 |
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