JP2003031697A - スタティック型ランダムアクセスメモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線を簡略化してメモリセル面積を縮小し
て、高集積化することが可能なＳＲＡＭ装置を提供する
こと。 【解決手段】 ゲート電極１１８の側壁に、ゲート電極
側壁絶縁膜１１９を介してゲート電極側壁導電膜１２０
が形成される。このゲート電極側壁導電膜１２０をゲー
ト電極側壁絶縁膜１１９に対して選択性のある異方性エ
ッチングにより適宜除去することにより、ソース領域と
ドレイン領域との分離及びゲート電極側壁導電膜１２０
による局所配線の形成が同時に行なわれる。さらに、ゲ
ート電極側壁絶縁膜１１９に対して選択性のあるエッチ
ングによりゲート電極１１８も適宜除去されるから、ゲ
ート電極配線も同時に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積上げ型の拡散領
域をもつスタティック型ランダムアクセスメモリ（ＳＲ
ＡＭ）及びその製造方法に関する。

【０００２】

【従来の技術】ランダムアクセスメモリ（ＲＡＭ）の一
種として、高速動作が可能でリフレッシュ動作が不要な
ＳＲＡＭがある。従来技術のＳＲＡＭセルの一例を図１
１及び図１２に示す。図１１及び図１２はＳＲＡＭセル
の平面図であり、図１１は第１層メタル配線より下部の
構造を、図１２は第２層及び第３層メタル配線の構造を
夫々示す。図中、９１１はシリコン基板活性領域（素子
分離領域でない領域）、９１２は多結晶シリコン配線、
９１３は第１層メタル配線、９１４はコンタクトホール
（活性領域または多結晶シリコン配線と第１層メタル配
線とを接続する孔）、９１５はコンタクトホールと第１
ヴィアホール（第１層メタル配線と第２層メタル配線と
を接続する孔）、９１６はコンタクトホールと第１ヴィ
アホールと第２ヴィアホール（第２層メタル配線と第３
層メタル配線とを接続する孔）、９１７はビット線、９
１８は接地線、９１９はワード線を表している。なお、
多結晶シリコン配線９１２はゲート電極を構成し、ビッ
ト線９１７は第２層メタル配線からなり、接地線９１８
及びワード線９１９は第３層メタル配線からなる。ま
た、Ｎ１〜Ｎ４はＮ型のＭＯＳＦＥＴを、Ｐ１及びＰ２
はＰ型のＭＯＳＦＥＴを夫々表している。Ｎ１及びＰ１
とＮ２及びＰ２は、夫々インバータ回路を構成してお
り、これら２つのインバータ回路によりフリップフロッ
プ回路が構成され、１ビットの情報を記憶することがで
きる。Ｎ３及びＮ４はトランスファーゲートトランジス
タである。破線９２０は単位メモリセルを表している。
なお、上記の例では、ウェル領域の電位を固定するため
の構造(コンタクトホール、メタル配線等)は省略してい
る。

【０００３】上記構成により、ＳＲＡＭはフリップフロ
ップ回路を有するため電源が供給される限りリフレッシ
ュ動作なしで記憶を保持することができる。また、読出
し動作時においては、トランジスタを通じて電源線から
ビット線へ直接電荷が供給（またはビット線から電源線
へ直接電荷が排出）されるので、高速動作が可能であ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、ＳＲＡ
Ｍは、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）に比べて、メモリセルを構成する素子数が多いた
め、メモリセル面積が大きいという問題がある。ＳＲＡ
Ｍのメモリセル面積の縮小を妨げている１つの要因は、
メモリセル内の配線を、コンタクトホールを通じて上部
メタル配線により行なうため、配線に纏わるマージンが
大きくなるというものである。上記の例では、単位メモ
リセル当り１０個のコンタクトホールを必要とする。

【０００５】本発明は上記問題を緩和するためになされ
たものであり、その目的は、配線を簡略化してメモリセ
ル面積を縮小して、高集積化することが可能なＳＲＡＭ
装置を提供することである。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明のスタティック型ランダムアクセスメモ
リ装置は、素子分離領域と活性領域とを有する半導体基
板と、上記半導体基板上にゲート絶縁膜を介して設けら
れたゲート電極と、上記ゲート電極の少なくとも一部の
側壁に設けられたゲート電極側壁絶縁膜と、上記ゲート
電極側壁絶縁膜の少なくとも一部の側壁に設けられ、上
記素子分離領域で区分された複数の活性領域上にまたが
って設けられたゲート電極側壁導電膜とを含むことを特
徴としている。

【０００７】上記構成によれば、上記ゲート電極には上
記ゲート電極側壁絶縁膜を介して上記ゲート電極側壁導
電膜が設けられ、この上記ゲート電極側壁導電膜は上記
素子分離領域で区分された複数の活性領域上にまたがっ
て設けられている。すなわち、上記ゲート電極側壁導電
膜は複数の活性領域間を結ぶ局所配線として機能してい
る。そのため、上部メタル配線を用いる場合に比べて配
線ピッチを小さくすることができ、コンタクト孔の数を
減らして配線を簡略化することができる。したがって、
セル面積が小さく高集積なＳＲＡＭ装置が提供される。

【０００８】また、１実施の形態は、第１の発明のスタ
ティック型ランダムアクセスメモリ装置において、上記
半導体基板はＳＯＩ（Silicon on Insulator）基板から
なる。

【０００９】上記実施の形態によれば、半導体基板とし
てＳＯＩ基板を用いているので、ソース領域及びドレイ
ン領域に纏わる接合面積が減少し、静電容量を大幅に低
減することができる。したがって、低消費電力なスタテ
ィック型ランダムアクセスメモリ装置が提供される。

【００１０】さらにまた、素子分離領域の形成にあって
は、薄いシリコン層（ＳＯＩ層）を分離するだけで効果
的に素子間の分離が行なえるので、素子分離工程が容易
となる。

【００１１】また、第２の発明のスタティック型ランダ
ムアクセスメモリ装置は、素子分離領域と活性領域とを
有する半導体基板と、上記半導体基板内に形成された第
１導電型の深いウェル領域と、上記第１導電型の深いウ
ェル領域内に形成された第２導電型の浅いウェル領域
と、上記半導体基板上にゲート絶縁膜を介して設けられ
たゲート電極と、上記ゲート電極の少なくとも一部の側
壁に設けられたゲート電極側壁絶縁膜と、上記ゲート電
極側壁絶縁膜の少なくとも一部の側壁に設けられ、上記
素子分離領域で区分された複数の活性領域上にまたがっ
て設けられたゲート電極側壁導電膜とを含み、上記ゲー
ト電極の少なくとも一部は上記第２導電型の浅いウェル
領域と電気的に接続されて第１導電型の動的閾値トラン
ジスタを構成し、上記第２導電型の浅いウェル領域は、
上記素子分離領域により電気的に分離されていることを
特徴としている。

【００１２】本明細書において、第１導電型とは、Ｐ型
またはＮ型を意味する。また、第２導電型とは、第１導
電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味す
る。

【００１３】上記構成によれば、上記第１の発明のスタ
ティック型ランダムアクセスメモリ装置と同様の作用効
果を得ることができる。さらに、上記ゲート電極の少な
くとも一部は上記第２導電型の浅いウェル領域と電気的
に接続されて第１導電型の動的閾値トランジスタを構成
している。また、上記ゲート電極と電気的に接続された
第２導電型の浅いウェル領域の電位は、上記ゲート電極
の電位に応じて変化するが、上記素子分離領域により電
気的に分離されるので、素子間での干渉を防ぐことがで
きる。上記動的閾値トランジスタは低電源電圧で高駆動
能力を持つという特性を持つので、低電圧駆動及び高速
動作が可能なスタティック型ランダムアクセスメモリ装
置が提供される。

【００１４】また、第３の発明のスタティック型ランダ
ムアクセスメモリ装置は、素子分離領域と活性領域とを
有する半導体基板と、上記半導体基板内に形成された第
１導電型の深いウェル領域と、上記第１導電型の深いウ
ェル領域内に形成された第２導電型の浅いウェル領域
と、上記半導体基板上にゲート絶縁膜を介して設けられ
たゲート電極と、上記ゲート電極の少なくとも一部の側
壁に設けられたゲート電極側壁絶縁膜と、上記ゲート電
極側壁絶縁膜の少なくとも一部の側壁に設けられ、上記
素子分離領域で区分された複数の活性領域上にまたがっ
て設けられたゲート電極側壁導電膜とを含み、上記ゲー
ト電極の少なくとも一部は上記第２導電型の浅いウェル
領域と電気的に接続されて第１導電型の動的閾値トラン
ジスタを構成し、上記素子分離領域は、浅い素子分離領
域と深い素子分離領域とからなり、上記第２導電型の浅
いウェル領域は、上記深い素子分離領域により電気的に
分離されていることを特徴としている。

【００１５】上記構成によれば、上記第２の発明のスタ
ティック型ランダムアクセスメモリ装置と同様の作用効
果を得ることができる。さらに、上記素子分離領域は浅
い素子分離領域と深い素子分離領域とからなり、上記第
２導電型の浅いウェル領域は、上記深い素子分離領域に
より電気的に分離されている。一般的に、深い素子分離
領域は、絶縁膜の埋め込み工程の特性により、様々な幅
のものを形成するのが困難であり、一方、浅い素子分離
領域は、様々な幅のものを容易に形成することができる
が、上記浅いウェル領域を素子毎に分離するのが困難で
ある。したがって、浅い素子分離領域と深い素子分離領
域を組み合わせることにより、上記浅いウェル領域を小
さなマージンで素子毎に分離することができ、かつ、様
々な幅の素子分離領域を形成することが可能となる。

【００１６】また、第４の発明のスタティック型ランダ
ムアクセスメモリ装置は、素子分離領域と活性領域とを
有するＳＯＩ半導体基板と、上記ＳＯＩ半導体基板上に
ゲート絶縁膜を介して設けられたゲート電極と、上記ゲ
ート電極の少なくとも一部の側壁に設けられたゲート電
極側壁絶縁膜と、上記ゲート電極側壁絶縁膜の少なくと
も一部の側壁に設けられ、上記素子分離領域で区分され
た複数の活性領域上にまたがって設けられたゲート電極
側壁導電膜とを含み、上記ゲート電極の少なくとも一部
は上記ＳＯＩ半導体基板の第２導電型のボディ領域と電
気的に接続されて第１導電型の動的閾値トランジスタを
構成することを特徴としている。

【００１７】上記構成によれば、上記第１の発明のスタ
ティック型ランダムアクセスメモリ装置と同様の作用効
果を得ることができる。さらに、上記ゲート電極の少な
くとも一部は上記第２導電型のボディ領域と電気的に接
続されて第１導電型の動的閾値トランジスタを構成して
いる。上記動的閾値トランジスタは低電源電圧で高駆動
能力を持つという特性を持つので、低電圧駆動及び高速
動作が可能なスタティック型ランダムアクセスメモリ装
置が提供される。

【００１８】さらにまた、本第４の発明では、動的閾値
トランジスタを含んでおり、ゲート電極の電位の変化に
応じてボディ領域の電位が変化するので実効的な静電容
量は大きくなる。しかし、本第４の発明では、基板とし
てＳＯＩ基板を用いているので、そのＳＯＩ基板による
ソース領域及びドレイン領域に纏わる接合面積の減少
と、厚い埋め込み酸化膜の存在とによる静電容量の低減
効果は顕著である。したがって、消費電力の小さいスタ
ティック型ランダムアクセスメモリ装置が提供される。

【００１９】さらにまた、素子分離領域の形成にあって
は、薄いＳＯＩ層を分離するだけで効果的に素子間の分
離が行なえるので、素子分離工程が容易となる。また本
発明では、動的閾値トランジスタを含んでいるにもかか
わらず、素子分離領域は動的閾値トランジスタを含まな
い場合と同じでよい。それゆえ、素子分離領域形成工程
が顕著に簡略化される。したがって、スタティック型ラ
ンダムアクセスメモリ装置の製造が容易になる。

【００２０】また、１実施の形態は、第２または第３の
発明のスタティック型ランダムアクセスメモリ装置にお
いて、上記第１導電型の深いウェル領域内には第１導電
型の浅いウェル領域が形成され、上記第１導電型の深い
ウェル領域と浅いウェル領域は一体となって第１導電型
のウェル領域を構成し、上記スタティック型ランダムア
クセスメモリ装置は６素子型であって、上記第１導電型
のウェル領域上に形成された、フリップフロップ回路を
構成する２個の第２導電型の電界効果トランジスタと、
上記第２導電型の浅いウェル領域上に形成された、フリ
ップフロップ回路を構成する２個の第１導電型の電界効
果トランジスタと、上記第２導電型の浅いウェル領域上
に形成された、トランスファーゲートトランジスタとな
る２個の第１導電型の電界効果トランジスタとで構成さ
れ、上記４個の第１導電型の電界効果トランジスタのみ
が上記動的閾値トランジスタである。

【００２１】上記実施の形態によれば、高駆動能力を要
求される、フリップフロップ回路を構成する２個の第１
導電型の電界効果トランジスタと、トランスファーゲー
トトランジスタとなる２個の第１導電型の電界効果トラ
ンジスタとを動的閾値トランジスタとしている。一方、
駆動能力はさほど要求されない、フリップフロップ回路
を構成する２個の第２導電型の電界効果トランジスタ
は、動的閾値トランジスタではない。したがって、２個
の第２導電型の電界効果トランジスタにおいては、ゲー
ト電極と浅いウェル領域を電気的に接続するためのマー
ジンを要しない。また、上記第１導電型の浅いウェル領
域は、上記第１導電型の深いウェル領域と一体となって
いるので、上記第１導電型及び第２導電型の浅いウェル
領域間のマージンを小さく保つことができる。したがっ
て、高速動作が可能で、かつセル面積が小さく高集積な
ＳＲＡＭ装置が提供される。

【００２２】また、１実施の形態は、上記第１導電型と
はＮ型である。

【００２３】上記実施の形態によれば、一般的に駆動能
力が高いＮ型の電界効果トランジスタを動的閾値トラン
ジスタとし、高駆動能力を要求される個所で用いている
ので、スタティック型ランダムアクセスメモリ装置をよ
り高速に動作させることが可能となる。もしくは、Ｎチ
ャネル型のＭＯＳＦＥＴのゲート幅を小さくしても高い
駆動力が得られるので、メモリセルの面積を小さくする
ことができる。

【００２４】また、１実施の形態では、上記ゲート電極
側壁導電膜は多結晶半導体膜からなる。

【００２５】上記実施の形態によれば、多結晶半導体膜
中の不純物拡散速度は結晶半導体領域中に比べて非常に
大きいために、ソース領域及びドレイン領域の接合深さ
を浅くするのが容易で、短チャネル効果の抑制がしやす
く微細化が容易となる。したがって、メモリセル面積が
小さくて高集積なＳＲＡＭ装置が提供される。

【００２６】また、第５の発明のスタティック型ランダ
ムアクセスメモリ装置の製造方法は、半導体基板上にゲ
ート絶縁膜を形成する工程と、少なくとも上記ゲート絶
縁膜上に第１の導電膜を形成する工程と、上記第１の導
電膜を所定のパターンにパターン加工して、第１の導電
膜パターンを形成する工程と、上記第１の導電膜パター
ンの少なくとも一部の側壁に側壁絶縁膜を形成する工程
と、上記半導体基板上に第２の導電膜を堆積し、この第
２の導電膜をエッチングして、上記第１の導電膜パター
ンの側壁に、上記側壁絶縁膜を介して、上記第２の導電
膜からなる側壁導電膜を形成する工程と、上記側壁絶縁
膜に対して選択性のある異方性エッチングにより、上記
第１の導電膜パターンおよび側壁導電膜を、上記第１の
導電膜パターンの一部および側壁導電膜の一部を除去す
るようにパターン加工して、ゲート電極となる層と、ソ
ース領域となる層と、ドレイン領域となる層と、積上げ
型の拡散層からなる配線とを形成する工程とを含むこと
を含むことを特徴としている。

【００２７】上記第５の発明によれば、上記第１の導電
膜パターンの側壁には、上記側壁絶縁膜を介して上記第
２の導電膜からなる側壁導電膜が形成される。この側壁
導電膜を、側壁絶縁膜に対して選択性のある異方性エッ
チングにより適宜除去することにより、ソース領域とド
レイン領域との分離及び局所配線（積上げ型の拡散層か
らなる配線）の形成が同時に行なわれる。さらに、上記
側壁絶縁膜に対して選択性のある異方性エッチングによ
り上記第１の導電膜パターンも適宜除去されるから、ゲ
ート電極配線も同時に形成される。さらにまた、動的閾
値トランジスタを設ける場合においては、上記側壁絶縁
膜に対して選択性のある異方性エッチングにより、活性
領域上の上記第１の導電膜パターンを除去すれば、ゲー
ト電極と浅いウェル領域とを電気的に接続するための領
域も同時に形成することができる。したがって、唯１回
のエッチング工程によりさまざまな目的が達成されるの
で、スタティック型ランダムアクセスメモリ装置の製造
工程を簡略化して製造コストを低減することが可能とな
る。

【００２８】

【発明の実施の形態】本発明に使用することができる半
導体基板としては、特に限定されないが、シリコン基板
が好ましい。また、半導体基板は、Ｐ型またはＮ型の導
電型を有していても良い。なお、以下の実施の形態で
は、Ｐ型の半導体基板を用いた場合を示している。Ｎ型
の半導体基板を用いた場合も、同様な工程により、同様
な機能のＳＲＡＭ装置を形成することができる。

【００２９】（実施の形態１）本発明の実施の形態１
を、図１〜図８を用いて説明する。図１〜図４は本実施
の形態１のＳＲＡＭ装置の平面図であり、図１は半導体
活性領域、素子分離領域及びゲート電極（ゲート配線）
を、図２はゲート電極（ゲート配線）、ゲート電極サイ
ドウォール及びコンタクトホールを、図３は第１層メタ
ル配線及びコンタクトホールを、図４は第２層及び第３
層メタル配線及びヴィアホールを図示している。図５は
図１〜図４の切断面線Ａ−Ａ’から見た線断面図であ
り、図６は切断面線Ｂ−Ｂ’から見た線断面図である。
図７及び図８は本実施の形態のＳＲＡＭ装置を作成する
手順を示す図である。なお、図５、図６および図８で
は、ウェル領域中に形成される不純物領域の濃い領域は
省略されている。

【００３０】まず、本実施の形態の半導体装置の構成
を、図１〜図６を用いて説明する。本実施の形態のＳＲ
ＡＭ装置は６個のトランジスタからなるＳＲＡＭであ
る。しかしながら、これに限らず、４個のトランジスタ
と２個の高抵抗素子からなるＳＲＡＭでもよいし、４個
のトランジスタからなるＳＲＡＭであっても良い。本発
明の本質は、ＳＲＡＭを構成する素子の数や種類や組み
合わせにあるのではなく、拡散層を積上げ型として配線
の一部としたことにある。

【００３１】図５，６に示すように、Ｐ型のシリコン基
板１１１内には、Ｎ型の深いウェル領域１１２が形成さ
れている。Ｎ型の深いウェル領域１１２上には、Ｐ型の
浅いウェル領域１１３及びＮ型の浅いウェル領域１１４
が形成されている。図１，５，６に示すように、シリコ
ン基板１１１には活性領域１４１及び素子分離領域とが
形成されており、素子分離領域は、深い素子分離領域１
１５と浅い素子分離領域１１６とからなる。活性領域１
４１表面に形成されたゲート絶縁膜１１７上及び素子分
離領域上にはポリシリコン膜からなるゲート電極１１８
が形成されている。このゲート電極１１８はゲート配線
の役割も果たしている。ゲート電極１１８の側壁にはシ
リコン窒化膜からなるゲート電極側壁絶縁膜１１９が形
成されており、更にゲート電極側壁絶縁膜１１９の側壁
にはポリシリコンからなるゲート電極側壁導電膜１２０
が形成されている。ゲート電極１１８の一部及びゲート
電極側壁導電膜１２０の一部はエッチングにより除去さ
れている。ゲート電極１１８上、ゲート電極側壁導電膜
１２０及び活性領域１４１上には、図２，３，４，５お
よび６に示すように、コンタクトホール１３１、コンタ
クトホールと第１のヴィアホール（全体を１３２と表
示）、または、コンタクトホールと第１のヴィアホール
と第２のヴィアホール（全体を１３３と表示）が形成さ
れている。コンタクトホール１３１は第１層メタル配線
Ｖｄｄ，１２３と下層の構造とを接続するものであり、
第１のヴィアホール１３２は第２層メタル配線ＢＬ１，
ＢＬ２と第１層メタル配線Ｖｄｄ，１２３とを接続する
ものであり、第２のヴィアホール１３３は第３層メタル
配線ＧＮＤ，ＷＬと第２層メタル配線ＢＬ１，ＢＬ２と
を接続するものである。各メタル配線層及び下層の構造
とは、層間絶縁膜１２１で分離されている。上記第１層
メタル配線Ｖｄｄ，１２３は、電源線Ｖｄｄと配線１２
３からなる。上記第２層メタル配線ＢＬ１，ＢＬ２は、
第１のビット線ＢＬ１と第２のビット線ＢＬ２からな
る。上記第３層メタル配線ＧＮＤ，ＷＬは、接地線ＧＮ
Ｄとワード線ＷＬからなる。図１〜４において、１９１
は単位メモリセルの境界を示している。

【００３２】上記単位メモリセル内には、６個のＭＯＳ
ＦＥＴが形成されており、図１において、Ｎ１〜Ｎ４は
Ｎ型のＭＯＳＦＥＴであり、Ｐ１及びＰ２はＰ型のＭＯ
ＳＦＥＴである。４個のトランジスタ（ＭＯＳＦＴＥ
Ｔ）Ｎ１、Ｎ２、Ｐ１、Ｐ２によりフリップフロップ回
路が構成され、２個のトランジスタ（ＭＯＳＦＥＴ）Ｎ
３及びＮ４はトランスファーゲートトランジスタとなっ
ている。

【００３３】上記トランジスタＮ１〜Ｎ４は、後述する
方法でゲート電極とＰ型の浅いウェル領域１１３とが電
気的に接続された動的閾値トランジスタである。動的閾
値トランジスタはオフリーク電流を増やすことなく閾値
を下げることができるので低電圧駆動及び高速動作が可
能である。動的閾値トランジスタＮ１〜Ｎ４をＳＲＡＭ
に用いることにより、ＳＲＡＭの低電圧駆動及び高速動
作が実現する。なお、ビット線を電源電圧にプリチャー
ジする動作方法を採用した場合、Ｐ型のＭＯＳＦＥＴ
（Ｐ１，Ｐ２）の駆動能力は動作速度の向上に重要では
ないから、動的閾値トランジスタとするのはＮ型のＭＯ
ＳＦＥＴのみとするのが好ましい。これにより、ゲート
電極１１８と浅いウェル領域１１３とを接続するための
マージンを小さくすることができる。

【００３４】なお、本実施の形態１において、Ｎ型のＭ
ＯＳＦＥＴとＰ型のＭＯＳＦＥＴを入れ替えても良い
（Ｐ型のＭＯＳＦＥＴ４個とＮ型のＭＯＳＦＥＴ２個と
いう構成とする）。しかしながら、本実施の形態１のよ
うに、Ｎ型のＭＯＳＦＥＴ（Ｎ１〜Ｎ４）４個を動的閾
値トランジスタとするのが最も好ましい。なぜなら、一
般的にＰチャネル型のＭＯＳＦＥＴよりもＮチャネル型
のＭＯＳＦＥＴの方が駆動能力は高いので、より高速な
ＳＲＡＭ装置が提供されるからである。もしくは、Ｎチ
ャネル型のＭＯＳＦＥＴ（Ｎ１〜Ｎ４）のゲート幅を小
さくしても高い駆動力が得られるので、メモリセルの面
積を小さくすることができる。

【００３５】上記動的閾値トランジスタ（ＭＯＳＦＥ
Ｔ）Ｎ１〜Ｎ４は、ゲート電極１１８と浅いウェル領域
１１３とが電気的に接続されているため、浅いウェル領
域１１３の電位が変動する。そのため、上記動的閾値ト
ランジスタＮ１〜Ｎ４の浅いウェル領域１１３は素子毎
に分離されなければならない。したがって、深い素子分
離領域１１５の深さは、Ｐ型の浅いウェル領域１１３を
電気的に分離するに足る深さで形成されている。これに
より、素子間での干渉を防ぐことが可能となっている。

【００３６】また、素子分離領域は単一の深さをもつも
のであっても構わないが、深い素子分離領域１１５と浅
い素子分離領域１１６との２種類からなるのがより好ま
しい。深い素子分離領域１１５は絶縁膜の埋め込み工程
の特性により、様々な幅のものを形成するのが困難であ
る。一方、浅い素子分離領域１１６は様々な幅のものを
容易に形成することができるが、浅いウェル領域１１３
を素子毎に分離するのが困難である。したがって、浅い
素子分離領域１１６と深い素子分離領域１１５とを組み
合わせることにより、浅いウェル領域１１３を小さなマ
ージンで素子毎に分離し、かつ、様々な幅の素子分離領
域を形成することが可能となる。

【００３７】次に、本実施の形態１のＳＲＡＭ装置を形
成する手順を図７及び図８を用いて説明する。図７及び
図８は、図１〜図４の切断面線Ａ−Ａ’から見た断面図
において、ＳＲＡＭ装置が形成される様子を示してい
る。

【００３８】まず、Ｐ型のシリコン基板１１１内に素子
分離領域１１５，１１６を形成する。この素子分離領域
１１５，１１６は深い素子分離領域１１５と浅い素子分
離領域１１６とからなる。次に、Ｐ型のシリコン基板１
１１内にＮ型の深いウェル領域１１２、Ｎ型の浅いウェ
ル領域１１４（図６参照）及びＰ型の浅いウェル領域１
１３を形成するための不純物注入を行なう。Ｎ型の深い
ウェル領域１１２とＰ型の浅いウェル領域１１３との接
合の深さは、不純物注入条件及びこの後に行なわれる熱
履歴により決まるが、Ｐ型の浅いウェル領域１１３は、
深い素子分離領域１１５によって電気的に分離されるよ
うに各工程の条件を決定する。次に、図７（ａ）に示す
ように、ゲート絶縁膜の一例としてのゲート酸化膜１１
７を形成する。ゲート絶縁膜の材質は、上述の例に限ら
ず、絶縁性を有する限りその材質は特に限定されない。
シリコン基板１１１を使用した場合は、シリコン酸化
膜、シリコン窒化膜またはそれらの積層体を使用するこ
とができる。また、酸化アルミニウム膜、酸化チタニウ
ム膜、酸化タンタル膜などの高誘電膜またはそれらの積
層体を使用することもできる。ゲート絶縁膜１１７は、
シリコン酸化膜を用いた場合、１〜１０ｎｍの厚さを有
することが好ましい。ゲート絶縁膜１１７は、ＣＶＤ
（化学的気相成長）法、スパッタ法、熱酸化法等の方法
で形成することができる。

【００３９】次に、図７（ｂ）に示すように、ゲート電
極となる第１の導電成膜としてのポリシリコン膜１５１
及び第１の絶縁膜１５２を形成する。ポリシリコン膜１
５１は、導電性を有する限り他の導電性膜で置き換えて
も良い。半導体基板としてシリコン基板１１１を使用し
た場合は、ポリシリコンの他に、単結晶シリコン、アル
ミニウム、銅等が挙げられる。導電性膜は、０．１〜
０．４μｍの厚さを有することが好ましい。導電性膜
は、ＣＶＤ法、蒸着法等の方法で形成することができ
る。第１の絶縁膜１５２は、シリコン酸化膜であるのが
好ましく、０．０５〜０．２５μｍの厚さを有すること
が好ましい。第１の絶縁膜１５２は、ＣＶＤ法、スパッ
タ法、熱酸化法等の方法で形成することができる。

【００４０】次に、上記ポリシリコン膜１５１及び第１
の絶縁膜１５２をパターニングする。このパターニング
を行うには、パターニングされたフォトレジストをマス
クとし、第１の絶縁膜１５２及びポリシリコン膜１５１
をエッチングすればよい。また、フォトレジストをマス
クとして第１の絶縁膜１５２のみエッチングし、フォト
レジストを除去した後に第１の絶縁膜１５２をマスクと
してポリシリコン膜１５１をエッチングしてもよい。

【００４１】次に、図７（ｃ）に示すように、ゲート電
極側壁絶縁膜１１９及び第２の絶縁膜１５３を形成す
る。このゲート電極側壁絶縁膜１１９は、ポリシリコン
膜１５１のパターンの側壁に密着している。上記ゲート
電極側壁絶縁膜１１９及び第２の絶縁膜１５３は、シリ
コン窒化膜からなるのが好ましい。このゲート電極側壁
絶縁膜１１９及び第２の絶縁膜１５３は、シリコン窒化
膜を堆積し、一部をフォトレジストでマスクし、その
後、エッチングバックすることにより同時に形成するこ
とができる。シリコン窒化膜は、例えば０．０２μｍ〜
０．１μｍの厚さを有することが好ましい。第２の絶縁
膜１５３の機能は、さまざまなエッチング工程からシリ
コン基板及び素子分離領域を保護することであるが、特
に、第１の絶縁膜１５２を除去するためのエッチング工
程の際に重要である。なお、図７及び図８以外の図では
第２の絶縁膜１５３を省略している。

【００４２】次に、図８（ｄ）に示すように、第２の導
電膜としてのゲート電極側壁導電膜１２０を形成する。
このゲート電極側壁導電膜１２０を形成するためには、
ポリシリコンを全面に堆積した後にエッチングバックを
行えばよい。このとき、ポリシリコン以外にもアモルフ
ァスシリコンなどの半導体や導電性物質を用いることが
できるが、ポリシリコンがもっとも好ましい。その理由
は、ポリシリコンの不純物拡散速度がウェル領域中に比
べて非常に大きいために、ソース領域及びドレイン領域
とウェル領域との接合を浅くするのが容易で、短チャネ
ル効果の抑制がしやすいためである。

【００４３】次に、第１の絶縁膜１５２をエッチングに
より除去する。このエッチングは等方性エッチングで行
うことができる。このエッチング時に素子分離領域が表
面に露出していると、素子分離領域が第１の絶縁膜と同
じ材質であった場合、素子分離領域もエッチングされて
しまう。したがって、このエッチング前において素子分
離領域は、第２の絶縁膜１５３またはゲート電極側壁導
電膜１２０により完全に覆われているのが好ましい。

【００４４】次に、図８（ｅ）に示すように、フォトレ
ジストをマスクとして、ポリシリコン膜１５１及びゲー
ト電極側壁導電膜１２０の一部を、上記ゲート電極側壁
絶縁膜１１９に対して選択性のある異方性エッチングで
除去する。この異方性エッチングによりゲート電極側壁
導電膜１２０は複数の領域に分離され、不純物注入及び
不純物拡散後は、夫々がソース領域、ドレイン領域若し
くは積上げ型の拡散層配線を構成する。また、ポリシリ
コン膜１５１はゲート電極またはゲート配線となる。な
お、上記異方性エッチング時に、活性領域上のポリシリ
コン膜１５１をエッチングすれば（図８（ｅ）中１で示
すゲート電極−浅いウェル接続領域）、後述するシリサ
イド工程でゲート電極とＰ型の浅いウェル領域１１３を
電気的に接続することができる。

【００４５】次に、ゲート電極及びゲート電極側壁導電
膜に不純物イオン注入を行い、不純物活性化のためのア
ニールを行う。なお、図示しないが、上記不純物イオン
注入によりゲート電極−浅いウェル接続領域１にも、浅
いウェル領域と同じ導電型を与える不純物が注入され
る。上記不純物注入及び上記不純物活性化のためのアニ
ールにより、ソース領域及びドレイン領域が形成され
る。なお、図示しないが、上記不純物活性化のためのア
ニールにより、不純物はゲート電極側壁導電膜１２０か
ら浅いウェル領域に向かってしみ出す。それにより、浅
いウェル領域内に、浅いウェル領域とは反対導電型の不
純物濃度の濃い領域が形成される。そして、ゲート電極
側壁導電膜１２０と上記浅いウェル領域とは反対導電型
の不純物濃度の濃い領域とが一体になってソース領域ま
たはドレイン領域が形成されるのである。

【００４６】上記ソース領域及びドレイン領域のイオン
注入は、例えば、不純物イオンとして^７５Ａｓ^＋を使用
した場合、注入エネルギーとして１０〜１８０ＫｅＶ、
注入量として１×１０^１５〜２×１０^１６ｃｍ^−２の条
件、不純物イオンとして^３１Ｐ^＋を使用した場合、注入
エネルギーとして５〜１００ＫｅＶ、注入量として１×
１０^１５〜２×１０^１６ｃｍ^−２の条件、又は不純物イ
オンとして^１１Ｂ^＋イオンを使用した場合、注入エネル
ギーとして５〜４０ＫｅＶ、注入量として１×１０^１５
〜２×１０^１６ｃｍ^−２の条件で行うことができる。

【００４７】次に、図８（ｆ）に示すように、ゲート電
極１１８及びゲート電極側壁導電膜１２０上にシリサイ
ド膜１５４を形成する。この時、ゲート電極１１８−浅
いウェル接続領域１では、ゲート電極１１８とP型の浅
いウェル領域１１３とがシリサイド膜１５４によって電
気的に接続される。これにより、このゲート電極１１８
を有するＭＯＳＦＥＴ（Ｎ１〜Ｎ４）は動的閾値トラン
ジスタとなる。

【００４８】この後、公知の手法を用いて上部配線を形
成し、ＳＲＡＭ装置が完成する。

【００４９】上記手順でＳＲＡＭ装置を形成した場合、
ゲート電極１１８の側壁には、ゲート電極側壁絶縁膜１
１９を介してゲート電極側壁導電膜１２０が形成され
る。このゲート電極側壁導電膜１２０をゲート電極側壁
絶縁膜１１９に対して選択性のあるエッチングにより適
宜除去することにより、ソース領域とドレイン領域との
分離及びゲート電極側壁導電膜１２０による局所配線の
形成が同時に行なわれる。さらに、ゲート電極側壁絶縁
膜１１９に対して選択性のあるエッチングによりゲート
電極１１８も適宜除去されるから、ゲート電極配線も同
時に形成される。さらにまた、動的閾値トランジスタを
設ける場合においては、ゲート電極側壁絶縁膜１１９に
対して選択性のあるエッチングにより、活性領域上のゲ
ート電極１１８を除去すれば、ゲート電極１１８と浅い
ウェル領域とを電気的に接続するための領域も同時に形
成することができる。したがって、唯１回のエッチング
工程によりさまざまな目的が達成されるので、スタティ
ック型ランダムアクセスメモリ装置の製造工程を簡略化
して製造コストを低減することが可能となる。

【００５０】本実施の形態１のＳＲＡＭセルにおいて
は、単位セル当りのコンタクトホールの数は８個であ
り、同様な素子構成をもつ従来技術のＳＲＡＭセルより
２個少なくなっている。コンタクトホールが２個少なく
なった理由は、ＭＯＳＦＥＴ（Ｎ１）のドレイン電極と
ＭＯＳＦＥＴ（Ｐ１）のドレイン電極、及び、ＭＯＳＦ
ＥＴ（Ｎ２）のドレイン電極とＭＯＳＦＥＴ（Ｐ２）の
ドレイン電極とが、夫々ポリシリコンからなる積上げ型
の拡散層配線により接続されているからである。

【００５１】また、積上げ型の拡散層配線は、メタル配
線に比べてより小さなピッチで形成することができる。
例えば、配線を２本平行に形成する場合は以下のように
なる。最小加工寸法をＦとすると、メタル配線の場合
は、２本のメタル配線幅が夫々Ｆであり、メタル配線間
がＦであるから３Ｆの幅が必要である。一方、図５に示
すように、積上げ型の拡散層を用いる場合は（７／３）
Ｆあれば良い。ここで、積上げ型の拡散層配線に対する
エッチング加工の目合わせずれは（１／３）Ｆであり、
配線幅は最低でも（１／３）Ｆ必要であり、エッチング
加工幅はＦであるとしている。すなわち、積上げ型の拡
散層配線を用いることにより、メタル配線を用いた場合
よりマージンを縮小することができる。

【００５２】以上の理由により、本実施の形態１のＳＲ
ＡＭのメモリセルは、従来技術のＳＲＡＭのメモリセル
に比べてコンタクトホールの数が減少し、更に積上げ型
の拡散層配線を用いることで配線が簡略化されているの
で、メモリセル面積を縮小することができる。

【００５３】本実施の形態１のＳＲＡＭ装置において
は、積上げ型の拡散層を配線の一部として用いているた
め、コンタクトホールの数を減らすことができ、配線が
簡略化される。したがって、セル面積を小さくして高集
積のＳＲＡＭ装置が提供される。

【００５４】更にまた、Ｎ型のＭＯＳＦＥＴ（Ｎ１〜Ｎ
４）が低電圧駆動で高駆動能力をもつ動的閾値トランジ
スタとしているため、低電圧駆動、低消費電力で高速な
ＳＲＡＭ装置が提供される。

【００５５】（実施の形態２）本発明の実施の形態２
を、図９を用いて説明する。なお、実施の形態１と同様
な構成部分については、同一参照番号を付して、説明を
省略する。図９は本実施の形態２のＳＲＡＭ装置の平面
図であり、半導体活性領域及びゲート電極（ゲート配
線）のみを図示している。本実施の形態２のＳＲＡＭ装
置の構成が、実施の形態１のＳＲＡＭ装置の構成と異な
るのは、動的閾値トランジスタを用いないという点のみ
である。そのため、具体的な構造は以下の点で異なって
いる。第１にウェル領域を浅いウェル領域及び深いウェ
ル領域という２層構造にする必要がなく、従来技術のＳ
ＲＡＭ装置と同様の構造で良い。第２に、浅いウェル領
域を電気的に分離する必要がないので、深いウェル領域
は必要なく、例えば、ＳＴＩ（Shallow Trench Isolati
on）を用いることができる。第３に、ゲート電極とウェ
ル領域とを接続する領域を設ける必要がない。そのた
め、実施の形態１の場合に比べてセル面積は縮小され
る。

【００５６】本実施の形態２のＳＲＡＭ装置において
も、積上げ型の拡散層を配線の一部として用いているた
め、コンタクトホールの数を減らすことができ、配線が
簡略化される。したがって、メモリセル面積が小さく高
集積なＳＲＡＭ装置が提供される。

【００５７】（実施の形態３）本発明の実施の形態３
を、図１０を用いて説明する。図１０は本実施の形態３
のＳＲＡＭ装置の断面図である。本実施の形態３のＳＲ
ＡＭ装置が、実施の形態１または２のＳＲＡＭ装置と異
なるのは、半導体基板としてＳＯＩ基板１６０を用いて
いる点である。したがって、実施の形態１および２と同
様な構成部分については、同一参照番号を付して、詳し
い説明は省略する。

【００５８】図１０中、１６１はシリコン基板、１６２
は埋め込み酸化膜、１６３は素子分離領域、１６４はＰ
型のボディ領域、１６５はＮ型のボディ領域、１６６は
Ｎ型の不純物濃度の濃い領域（ソース領域およびドレイ
ン領域の一部を構成する）である。基板以外の上部構造
は実施の形態１または２と同じである。ＳＲＡＭ装置を
構成する各素子は、動的閾値トランジスタを含んでいて
も良いし、含まなくても良い。動的閾値トランジスタを
形成するには、ゲート電極１１８とボディ領域１６４と
を電気的に接続すれば良い。図１０は、図１における切
断面線Ｂ−Ｂ’から見た断面図に相当する。

【００５９】本実施の形態３のＳＲＡＭ装置において
は、半導体基板としてＳＯＩ基板１６０を用いているの
で、ソース領域及びドレイン領域に纏わる接合面積が減
少し、静電容量を大幅に低減することができる。特に、
動的閾値トランジスタを含む場合、ゲート電極１１８の
電位の変化に応じてボディ領域１６４の電位が変化する
ので実効的な静電容量は大きくなる。したがって、ＳＯ
Ｉ基板１６０によるソース領域及びドレイン領域に纏わ
る接合面積減少と、厚い埋め込み酸化膜の存在とによる
静電容量の低減の効果は顕著になる。

【００６０】さらにまた、素子分離領域の形成にあって
は、薄いＳＯＩ層を分離するだけで効果的に素子間の分
離が行なえるので、素子分離工程が容易となる。特に、
動的閾値トランジスタを含む場合は、バルク基板を使用
したときは浅いウェル領域を電気的に分離するために素
子分離領域を深くする必要があったが、ＳＯＩ基板を用
いれば素子分離領域は動的閾値トランジスタを含まない
場合と同じでよい。したがって、動的閾値トランジスタ
を含む場合にあっては、ＳＯＩ基板を用いることによる
素子分離領域形成工程の簡略化の効果が顕著になる。

【００６１】

【発明の効果】以上より明らかなように、第１の発明の
ＳＲＡＭ装置によれば、上記ゲート電極には上記ゲート
電極側壁絶縁膜を介して上記ゲート電極側壁導電膜が設
けられ、このゲート電極側壁導電膜は上記素子分離領域
で区分された複数の活性領域上にまたがって設けられて
いる。すなわち、上記ゲート電極側壁導電膜は複数の活
性領域間を結ぶ局所配線として機能している。そのた
め、従来の如く上部メタル配線を用いる場合に比べて、
配線ピッチを小さくすることができ、コンタクト孔の数
を減らして配線を簡略化することができる。したがっ
て、メモリセル面積が小さくて高集積なＳＲＡＭ装置が
提供される。

【００６２】また、１実施の形態によれば、半導体基板
としてＳＯＩ（Silicon on Insulator）基板を用いてい
るので、ソース領域及びドレイン領域に纏わる接合面積
が減少し、静電容量を大幅に低減することができる。し
たがって、低消費電力なＳＲＡＭ装置が提供される。

【００６３】さらにまた、素子分離領域の形成にあって
は、薄いＳＯＩ層を分離するだけで効果的に素子間の分
離が行なえるので、素子分離工程が容易となる。

【００６４】また、第２の発明のＳＲＡＭ装置によれ
ば、上記第１の発明のＳＲＡＭ装置と同様の作用効果を
得ることができる。さらに、上記ゲート電極の少なくと
も一部は上記第２導電型の浅いウェル領域と電気的に接
続されて第１導電型の動的閾値トランジスタを構成して
いる。また、上記ゲート電極と電気的に接続された第２
導電型の浅いウェル領域の電位は、上記ゲート電極の電
位に応じて変化するが、上記素子分離領域により電気的
に分離されるので、素子間での干渉を防ぐことができ
る。上記動的閾値トランジスタは低電源電圧で高駆動能
力を持つという特性を持つので、低電圧駆動及び高速動
作が可能なＳＲＡＭ装置が提供される。

【００６５】また、第３の発明のＳＲＡＭ装置によれ
ば、上記第２の発明のＳＲＡＭ装置と同様の作用効果を
得ることができる。さらに、上記素子分離領域は浅い素
子分離領域と深い素子分離領域とからなり、上記第２導
電型の浅いウェル領域は、上記深い素子分離領域により
電気的に分離されている。一般的に深い素子分離領域
は、絶縁膜の埋め込み工程の特性により、様々な幅のも
のを形成するのが困難であり、浅い素子分離領域は、様
々な幅のものを容易に形成することができるが、上記浅
いウェル領域を素子毎に分離するのが困難である。した
がって、浅い素子分離領域と深い素子分離領域を組み合
わせることにより、上記浅いウェル領域を小さなマージ
ンで素子毎に分離し、かつ、様々な幅の素子分離領域を
形成することが可能となる。

【００６６】また、第４の発明のＳＲＡＭ装置によれ
ば、上記第１の発明のＳＲＡＭ装置と同様の作用効果を
得ることができる。さらに、上記ゲート電極の少なくと
も一部は上記第２導電型のボディ領域と電気的に接続さ
れて第１導電型の動的閾値トランジスタを構成してい
る。上記動的閾値トランジスタは低電源電圧で高駆動能
力を持つという特性を持つので、低電圧駆動及び高速動
作が可能なＳＲＡＭ装置が提供される。

【００６７】さらにまた、基板としてＳＯＩ基板を用い
ているので、ソース領域及びドレイン領域に纏わる接合
面積が減少する。第４の発明では、動的閾値トランジス
タを含んでおり、ゲート電極の電位の変化に応じてボデ
ィ領域の電位が変化するので、実効的な静電容量は大き
くなる。しかし、ＳＯＩ基板によるソース領域及びドレ
イン領域に纏わる接合面積の減少と、厚い埋め込み酸化
膜の存在とによる静電容量の低減効果は顕著である。し
たがって、消費電力の小さいＳＲＡＭ装置が提供され
る。

【００６８】さらにまた、素子分離領域の形成にあって
は、薄いＳＯＩ層を分離するだけで効果的に素子間の分
離が行なえるので、素子分離工程が容易となる。また、
第４の発明では、動的閾値トランジスタを含んでいるに
もかかわらず、素子分離領域は動的閾値トランジスタを
含まない場合と同じでよい。それゆえ、素子分離領域形
成工程が顕著に簡略化される。したがって、ＳＲＡＭ装
置の製造が容易になる。

【００６９】また、１実施の形態によれば、高駆動能力
を要求される、フリップフロップ回路を構成する２個の
第１導電型の電界効果トランジスタと、トランスファー
ゲートトランジスタとなる２個の第１導電型の電界効果
トランジスタとを動的閾値トランジスタとしている。一
方、駆動能力はさほど要求されない、フリップフロップ
回路を構成する２個の第２導電型の電界効果トランジス
タは、動的閾値トランジスタではない。したがって、２
個の第２導電型の電界効果トランジスタにおいては、ゲ
ート電極と浅いウェル領域を電気的に接続するためのマ
ージンを要しない。また、上記第１導電型の浅いウェル
領域は、上記第１導電型の深いウェル領域と一体となっ
ているので、上記第１導電型及び第２導電型の浅いウェ
ル領域間のマージンを小さく保つことができる。したが
って、高速動作が可能で、かつ、メモリセル面積が小さ
くて高集積なＳＲＡＭ装置が提供される。

【００７０】また、１実施の形態によれば、一般的に駆
動能力が高いＮ型の電界効果トランジスタを動的閾値ト
ランジスタとし、高駆動能力を要求される個所で用いて
いるので、ＳＲＡＭ装置をより高速に動作させることが
可能となる。もしくは、Ｎチャネル型のＭＯＳＦＥＴの
ゲート幅を小さくしても高い駆動力が得られるので、メ
モリセルの面積を小さくすることができる。

【００７１】また、１実施の形態では、上記ゲート電極
側壁導電膜は多結晶半導体膜からなる。多結晶半導体膜
中の不純物拡散速度は結晶半導体領域中に比べて非常に
大きいために、ソース領域及びドレイン領域の接合深さ
を浅くするのが容易で、短チャネル効果の抑制がしやす
く微細化が容易となる。したがって、メモリセル面積が
小さくて高集積なＳＲＡＭ装置が提供される。

【００７２】また、第５の発明のＳＲＡＭ装置の製造方
法によれば、上記第１の導電膜パターンの側壁には、上
記側壁絶縁膜を介して上記第２の導電膜からなる側壁導
電膜が形成される。この側壁導電膜を、側壁絶縁膜に対
して選択性のある異方性エッチングにより適宜除去する
ことにより、ソース領域とドレイン領域との分離及び上
記側壁導電膜による局所配線の形成が同時に行なわれ
る。さらに、上記側壁絶縁膜に対して選択性のある異方
性エッチングにより上記第１の導電膜パターンも適宜除
去されるから、ゲート電極配線も同時に形成される。さ
らにまた、動的閾値トランジスタを設ける場合において
は、上記側壁絶縁膜に対して選択性のある異方性エッチ
ングにより、活性領域上の上記第１の導電膜パターンを
除去すれば、ゲート電極と浅いウェル領域とを電気的に
接続するための領域も同時に形成することができる。し
たがって、唯１回のエッチング工程によりさまざまな目
的が達成されるので、ＳＲＡＭ装置の製造工程を簡略化
して製造コストを低減することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のＳＲＡＭ装置のメモ
リセルの平面図であり、半導体活性領域、素子分離領域
及びゲート電極（ゲート配線）を示す図である。

【図２】 本発明の実施の形態１のＳＲＡＭ装置のメモ
リセルの平面図であり、ゲート電極（ゲート配線）、ゲ
ート電極サイドウォール及びコンタクトホールを示す図
である。

【図３】 本発明の実施の形態１のＳＲＡＭ装置のメモ
リセルの平面図であり、第１層メタル配線及びコンタク
トホールを示す図である。

【図４】 本発明の実施の形態１のＳＲＡＭ装置のメモ
リセルの平面図であり、第２層及び第３層メタル配線及
びヴィアホールを示す図である。

【図５】 図１〜図４の切断面線Ａ−Ａ’から見た断面
図である。

【図６】 図１〜図４の切断面線Ｂ−Ｂ’から見た断面
図である。

【図７】 本発明の実施の形態１のＳＲＡＭ装置のメモ
リセルの作成手順を示す図である。

【図８】 本発明の実施の形態１のＳＲＡＭ装置のメモ
リセルの作成手順を示す図である。

【図９】 本発明の実施の形態２のＳＲＡＭ装置のメモ
リセルの平面図であり、半導体活性領域、素子分離領域
及びゲート電極（ゲート配線）を示す図である。

【図１０】 本発明の実施の形態３のＳＲＡＭ装置のメ
モリセルの断面図である。

【図１１】 従来のＳＲＡＭ装置のメモリセルの平面図
である。

【図１２】 従来のＳＲＡＭ装置のメモリセルの平面図
である。

【符号の説明】

１１１ シリコン基板 １１２ Ｎ型の深いウエル領域 １１３ Ｐ型の浅いウエル領域 １１４ Ｎ型の浅いウエル領域 １１５ 深い素子分離領域 １１６ 浅い素子分離領域 １１７ ゲート絶縁膜 １１８ ゲート電極 １１９ ゲート電極側壁絶縁膜 １２０ ゲート電極側壁導電膜 １４１ 活性領域 １６０ ＳＯＩ基板 １６４ Ｐ型のボディ領域 １６３ 素子分離領域 １６４ Ｐ型のボディ領域 １６５ Ｎ型のボディ領域 Ｎ１，Ｎ２，Ｎ３，Ｎ４ Ｎ型のＭＯＳＦＥＴ Ｐ１，Ｐ２ Ｐ型のＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 晃秀 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 BS03 BS15 BS27 BS47 BS48 GA03 GA09 HA01 HA02 JA04 JA06 JA32 JA35 JA36 JA37 MA06 MA16 NA01 PR36

Claims (9)

【特許請求の範囲】
1. 【請求項１】 素子分離領域と活性領域とを有する半導
   体基板と、 上記半導体基板上にゲート絶縁膜を介して設けられたゲ
   ート電極と、 上記ゲート電極の少なくとも一部の側壁に設けられたゲ
   ート電極側壁絶縁膜と、 上記ゲート電極側壁絶縁膜の少なくとも一部の側壁に設
   けられ、上記素子分離領域で区分された複数の活性領域
   上にまたがって設けられたゲート電極側壁導電膜とを含
   むことを特徴とするスタティック型ランダムアクセスメ
   モリ装置。
2. 【請求項２】 請求項１に記載のスタティック型ランダ
   ムアクセスメモリ装置において、 上記半導体基板はＳＯＩ基板からなることを特徴とする
   スタティック型ランダムアクセスメモリ装置。
3. 【請求項３】 素子分離領域と活性領域とを有する半導
   体基板と、 上記半導体基板内に形成された第１導電型の深いウェル
   領域と、 上記第１導電型の深いウェル領域内に形成された第２導
   電型の浅いウェル領域と、 上記半導体基板上にゲート絶縁膜を介して設けられたゲ
   ート電極と、 上記ゲート電極の少なくとも一部の側壁に設けられたゲ
   ート電極側壁絶縁膜と、 上記ゲート電極側壁絶縁膜の少なくとも一部の側壁に設
   けられ、上記素子分離領域で区分された複数の活性領域
   上にまたがって設けられたゲート電極側壁導電膜とを含
   み、 上記ゲート電極の少なくとも一部は上記第２導電型の浅
   いウェル領域と電気的に接続されて第１導電型の動的閾
   値トランジスタを構成し、 上記第２導電型の浅いウェル領域は、上記素子分離領域
   により電気的に分離されていることを特徴とするスタテ
   ィック型ランダムアクセスメモリ装置。
4. 【請求項４】 素子分離領域と活性領域とを有する半導
   体基板と、 上記半導体基板内に形成された第１導電型の深いウェル
   領域と、 上記第１導電型の深いウェル領域内に形成された第２導
   電型の浅いウェル領域と、 上記半導体基板上にゲート絶縁膜を介して設けられたゲ
   ート電極と、 上記ゲート電極の少なくとも一部の側壁に設けられたゲ
   ート電極側壁絶縁膜と、 上記ゲート電極側壁絶縁膜の少なくとも一部の側壁に設
   けられ、上記素子分離領域で区分された複数の活性領域
   上にまたがって設けられたゲート電極側壁導電膜とを含
   み、 上記ゲート電極の少なくとも一部は上記第２導電型の浅
   いウェル領域と電気的に接続されて第１導電型の動的閾
   値トランジスタを構成し、 上記素子分離領域は、浅い素子分離領域と深い素子分離
   領域とからなり、 上記第２導電型の浅いウェル領域は、上記深い素子分離
   領域により電気的に分離されていることを特徴とするス
   タティック型ランダムアクセスメモリ装置。
5. 【請求項５】 素子分離領域と活性領域とを有するＳＯ
   Ｉ半導体基板と、 上記ＳＯＩ半導体基板上にゲート絶縁膜を介して設けら
   れたゲート電極と、 上記ゲート電極の少なくとも一部の側壁に設けられたゲ
   ート電極側壁絶縁膜と、 上記ゲート電極側壁絶縁膜の少なくとも一部の側壁に設
   けられ、上記素子分離領域で区分された複数の活性領域
   上にまたがって設けられたゲート電極側壁導電膜とを含
   み、 上記ゲート電極の少なくとも一部は上記ＳＯＩ半導体基
   板の第２導電型のボディ領域と電気的に接続されて第１
   導電型の動的閾値トランジスタを構成することを特徴と
   するスタティック型ランダムアクセスメモリ装置。
6. 【請求項６】 請求項３または４に記載のスタティック
   型ランダムアクセスメモリ装置において、 上記第１導電型の深いウェル領域内には第１導電型の浅
   いウェル領域が形成され、上記第１導電型の深いウェル
   領域と浅いウェル領域は一体となって第１導電型のウェ
   ル領域を構成し、 上記スタティック型ランダムアクセスメモリ装置は６素
   子型であって、 上記第１導電型のウェル領域上に形成された、フリップ
   フロップ回路を構成する２個の第２導電型の電界効果ト
   ランジスタと、 上記第２導電型の浅いウェル領域上に形成された、フリ
   ップフロップ回路を構成する２個の第１導電型の電界効
   果トランジスタと、 上記第２導電型の浅いウェル領域上に形成された、トラ
   ンスファーゲートトランジスタとなる２個の第１導電型
   の電界効果トランジスタとで構成され、 上記４個の第１導電型の電界効果トランジスタのみが上
   記動的閾値トランジスタであることを特徴とするスタテ
   ィック型ランダムアクセスメモリ装置。
7. 【請求項７】 請求項６に記載のスタティック型ランダ
   ムアクセスメモリ装置において、上記第１導電型とはＮ
   型であることを特徴とするスタティック型ランダムアク
   セスメモリ装置。
8. 【請求項８】 請求項１乃至７のいずれか１つに記載の
   スタティック型ランダムアクセスメモリ装置において、
   上記ゲート電極側壁導電膜は多結晶半導体膜からなるこ
   とを特徴とするスタティック型ランダムアクセスメモリ
   装置。
9. 【請求項９】 半導体基板上にゲート絶縁膜を形成する
   工程と、 少なくとも上記ゲート絶縁膜上に第１の導電膜を形成す
   る工程と、 上記第１の導電膜を所定のパターンにパターン加工し
   て、第１の導電膜パターンを形成する工程と、 上記第１の導電膜パターンの少なくとも一部の側壁に側
   壁絶縁膜を形成する工程と、 上記半導体基板上に第２の導電膜を堆積し、この第２の
   導電膜をエッチングして、上記第１の導電膜パターンの
   側壁に、上記側壁絶縁膜を介して、上記第２の導電膜か
   らなる側壁導電膜を形成する工程と、 上記側壁絶縁膜に対して選択性のある異方性エッチング
   により、上記第１の導電膜パターンおよび側壁導電膜
   を、上記第１の導電膜パターンの一部および側壁導電膜
   の一部を除去するようにパターン加工して、ゲート電極
   となる層と、ソース領域となる層と、ドレイン領域とな
   る層と、積上げ型の拡散層からなる配線とを形成する工
   程とを含むことを特徴とするスタティック型ランダムア
   クセスメモリ装置の製造方法。