JPH11289060A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH11289060A JP10104100A JP10410098A JPH11289060A JP H11289060 A JPH11289060 A JP H11289060A JP 10104100 A JP10104100 A JP 10104100A JP 10410098 A JP10410098 A JP 10410098A JP H11289060 A JPH11289060 A JP H11289060A
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Abstract

(57)【要約】 【課題】トリプルウェル形成のための埋め込み拡散層イ
オン注入と１チップ内に膜厚の異なる２種類のゲート酸
化膜を形成するための酸化膜エッチングを１回のＰＲで
行う製造方法であって、コストを低減し、かつ、周辺回
路部のゲート酸化膜を入出力回路部のゲート酸化膜より
薄くすることにより回路を高速化する製造方法の提供。 【解決手段】Ｐ型シリコン基板中に埋め込みＮ型層を形
成し、且つ、ゲート酸化膜膜厚を厚くしたい領域におい
て、シリコン酸化膜上に形成されるレジストマスクをゲ
ート形成領域に所定幅以内で形成し、前記レジストマス
クごしに所定の注入エネルギーでイオン注入を行い埋め
込みＮ型層を形成し、所定範囲内のレジストマスク直下
にも埋め込みＮ型層を形成する。レジストマスクをマス
クとして酸化膜をエッチング除去し、その上にゲート酸
化膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の製造方法に関し、特に、トリプルウェル構造と１チッ
プ内に膜厚の異なる２種類のゲート酸化膜を有する半導
体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】トリプルウェル構造と１チップ内に膜厚
の異なる２種類のゲート酸化膜を有する構造の半導体集
積回路装置の製造において、トリプルウェル形成のため
の埋め込み拡散層イオン注入と１チップ内に膜厚の異な
る２種類のゲート酸化膜を形成するための酸化膜エッチ
ングを、好ましくは１回のフォトレジスト工程で行う製
造方法が重要な課題の一つとなっている。
【０００３】ここで、トリプルウェル構造と１チップ内
に膜厚の異なる２種類のゲート酸化膜を有する構造が求
められる理由について説明する。
【０００４】はじめにトリプルウェルの必要性について
述べる。通常（ダイナミックランダムアクセスメモリ）
やＳＲＡＭ（スタティックランダムアクセスメモリ）な
どの半導体集積回路装置には、周辺回路部及び入出力回
路部等がＣＭＯＳで構成され、シリコン基板にＮウェ
ル、Ｐウェルが形成されている。ここで、低消費電力化
のために、外部電源電圧よりも内部電源電圧を低くする
場合、内部電源電圧のかかるＮウェルと外部電源電圧の
かかるＮウェルは互いに絶縁されていなくてはならな
い。また、ＤＲＡＭやＳＲＡＭにおいて、メモリセル部
のＰウェルは、周辺回路部や入出力回路部からの電気的
なノイズからメモリセルを保護するために他のＰウェル
と電気的に絶縁されていた方がよい。
【０００５】このように、Ｎウェル同士とＰウェル同士
を共に電気的に絶縁するためには埋め込み拡散層を形成
してトリプルウェル構造としなくてはならない。
【０００６】次に１チップ内に膜厚の異なる２種類のゲ
ート酸化膜を用いることの必要性について説明する。
【０００７】ＤＲＡＭやＳＲＡＭなどの半導体集積回路
装置において、外部電源電圧と内部電源電圧が異なる場
合、外部電源電圧がかかる入出力回路部のＭＯＳトラン
ジスタのゲートには内部電源電圧のかかる周辺回路部の
それよりも高い電圧がかかる。
【０００８】また、ＤＲＡＭやＳＲＡＭのメモリセルで
ワード線昇圧を行う場合、メモリセル部のＭＯＳトラン
ジスタのゲートには周辺回路部のそれよりも高い電圧が
かかる。
【０００９】ここで、１チップ内に１種類のゲート酸化
膜しか用いない場合、ゲート酸化膜の信頼性を確保する
ためには、ゲート酸化膜厚を最も高いゲート電圧のかか
るＭＯＳトランジスタに合わせなくてはならない。その
ため外部電源電圧と内部電源電圧が異なる場合や、ワー
ド線昇圧を行う場合はゲート酸化膜の膜厚を、入出力回
路部やメモリセル部の高い電圧に合わせなくてはならな
い。
【００１０】その結果、周辺回路部では、必要以上に厚
いゲート酸化膜を用いることになる。ゲート酸化膜が厚
いとそれだけＭＯＳトランジスタのオン電流は小さくな
り、結果的に回路の速度が遅くなる。
【００１１】一方、１チップ内に膜厚の異なる２種類の
ゲート酸化膜を形成する場合は周辺回路部のゲート酸化
膜を他の部分より薄くしてＭＯＳトランジスタのオン電
流を大きくし、回路の速度を速くすることができる。こ
のように、高速化のために１チップ内に膜厚の異なる２
種類のゲート酸化膜を用いることが必要になる。
【００１２】以上のように、トリプルウェル構造と１チ
ップ内に膜厚の異なる２種類のゲート酸化膜を有する構
造は非常に有用な構造である。
【００１３】
【発明が解決しようとする課題】この２つの構造を工程
数の増加を抑えつつ実現する方法として、本願に先行す
る特許出願である特願平１０−０５３９１２号（本願と
同一出願人による特許出願で本願出願時未公開）に記載
される方法がある。
【００１４】すなわち、この方法は、トリプルウェル形
成のための埋め込み拡散層イオン注入と１チップ内に膜
厚の異なる２種類のゲート酸化膜を形成するための酸化
膜エッチングを１回のＰＲ（フォトレジスト）工程で行
うことができる。
【００１５】しかしながら、この方法には、次のような
問題点がある。
【００１６】すなわち、Ｎ型シリコン基板を用いてお
り、Ｎ型シリコン基板はＰ型シリコン基板に比べて値段
が高く、コストが高くなる、ということである。
【００１７】次に、またコストの安いＰ型シリコン基板
を用いた場合でも、入出力回路部と周辺回路部でゲート
酸化膜厚が等しい。そのため、外部電源電圧が内部電源
電圧より高い場合、入出力回路部と周辺回路部のゲート
酸化膜厚は電圧の高い外部電源電圧に合わせて設定しな
くてはならない。
【００１８】このため、周辺回路部のゲート酸化膜が信
頼性の点から要求される以上に厚くなり、オン電流が小
さく、回路速度が遅くなり、高速化という点に関して、
十分とは言えない。
【００１９】したがって本発明は、上記技術的課題の認
識に基づきなされたものであって、その目的は、トリプ
ルウェル形成のための埋め込み拡散層イオン注入と１チ
ップ内に膜厚の異なる２種類のゲート酸化膜を形成する
ための酸化膜エッチングを１回のＰＲ工程で行う半導体
集積回路装置の製造方法であって、コストを低減し、か
つ、周辺回路部のゲート酸化膜を入出力回路部のゲート
酸化膜より薄くすることにより、回路を高速化する、半
導体集積回路装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路装置の製造方法は、第一導
電型基板中に第二導電型埋め込み層が形成される領域に
おいて、能動素子のゲート酸化膜の膜厚を厚くしたいゲ
ート形成領域では、レジストマスクを所定幅以内に形成
し、前記レジストマスクの所定幅が、前記レジストマス
ク越しに所定の注入エネルギーでイオン注入を行って前
記埋め込み型層を形成する際に、前記所定幅以内のレジ
ストマスク直下にも前記埋め込み層が形成される、幅に
設定される。
【００２１】本発明の製造方法においては、前記レジシ
トマスクが前記基板全面に形成された酸化膜の上にパタ
ーン形成されており、前記埋め込み層形成後、前記レジ
ストマスクをエッチングマスクとして、前記レジストマ
スクで覆われていない前記酸化膜を除去し、その上にゲ
ート酸化膜を形成することで、チップ内に膜厚の異なる
２種類のゲート酸化膜を１回の露光工程で行う。基板
は、コスト低減の為好ましくは、Ｐ型シリコン基板が用
いられる。
【００２２】
【発明の実施の形態】本発明は、トリプルウェル形成の
ための埋め込み拡散層イオン注入と、１チップ内に膜厚
の異なる２種類のゲート酸化膜を形成するための酸化膜
エッチングを１回のフォトレジスト（ＰＲ）工程で行う
ようにしたものである。
【００２３】本発明の半導体集積回路装置の製造方法
は、その好ましい実施の形態において、基板として、Ｐ
型シリコン基板を用い、入出力回路部のように、埋め込
みＮ型層を形成するとともに、厚い膜厚のゲート酸化膜
の形成を行う領域において、ＰＲのレジストマスクを、
ゲート形成領域に、所定幅以内、好ましくは０．６μｍ
（マイクロメートル）以内の幅で形成し、このレジスト
マスクごしに、埋め込みＮ型層形成のためのイオン注入
を高エネルギーで行う。
【００２４】より詳細には、本発明の製造方法を、ＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）の製造に
適用した実施の形態について説明すると、図１を参照す
ると、Ｐ型シリコン基板（１）に素子分離領域（２）、
ウェルを形成し、基板全面に薄くシリコン酸化膜（３
３）を形成する。
【００２５】続いて、図２を参照すると、埋め込みＮ型
層形成ためのイオン注入と、１チップ内に膜厚の異なる
２種類のゲート酸化膜を形成するための酸化膜エッチン
グのマスクを兼ねるレジストマスク（３４）を形成す
る。この時、入出力回路部（図１の３３）のように、埋
め込みＮ型層を形成し、かつ、厚いゲート酸化膜を形成
する領域においては、ゲート形成領域に、レジストマス
ク（３４）を、所定幅範囲内、好ましくは幅０．６μｍ
以内の細さで形成する。
【００２６】続いて、このレジストマスク（３４）ごし
に、リンイオン（Ｐ+）を高エネルギーでイオン注入す
ることで、埋め込みＮ型層（６１、６２）を形成する。
【００２７】続いてレジストマスク（３４）で覆われて
いない領域のシリコン酸化膜（３３）をエッチング除去
する。
【００２８】この後、図３に示すように、レジストマス
ク（３４）を除去し、ゲート酸化膜を形成し、これ以
降、通常の製造方法に従い、ＤＲＡＭが製造される。
【００２９】本発明による製造方法においては、埋め込
みＮ型層形成のためのイオン注入において、レジストマ
スク（３４）の幅が所定値以内、好ましくは０．６μｍ
以下の領域では、イオン注入の横方向広がりにより、レ
ジストマスク（３４）直下にも埋め込みＮ型層が形成さ
れる。
【００３０】また、レジストマスク（３４）が形成され
ていた領域には、厚いゲート酸化膜が形成される。
【００３１】このようにして、本発明による製造方法で
は、１回のフォトレジスト工程により、埋め込みＮ型層
と、厚いゲート酸化膜を同一領域に形成することができ
る。
【００３２】また、本発明においては、埋め込みＮ型層
形成のためのイオン注入を垂直方向から傾けて斜めに行
ってもよい。この場合、レジストマスクの幅が所定幅
（０．６μｍ）以内の領域では、より確実にレジストマ
スク直下にも埋め込みＮ型層が形成される。
【００３３】さらに、本発明の製造方法は、ＳＲＡＭ
（スタティックランダムアクセスメモリ）にの製造も適
用できる。この場合、ＳＲＡＭメモリセルにおいてアク
セストランジスタのゲートが形成される領域のみに、レ
ジストマスクを所定幅、好ましくは０．６μｍ以内に形
成する。こうすることにより、メモリセル部全面に埋め
込みＮ型層が形成され、且つメモリセル内のアクセスト
ランジスタのゲート酸化膜のみを厚くすることができ
る。
【００３４】本発明によれば以下の作用効果を奏する。
【００３５】まず、Ｐ型シリコン基板を用いるので、コ
ストを低減する、ということである。
【００３６】また、入出力回路部やＳＲＡＭメモリセル
内のアクセストランジスタなど、高い電圧のかかる部分
のゲート酸化だけを選択的にその膜厚を厚く形成するこ
とができ、他の部分のゲート酸化膜は薄くすることがで
き、該部分のトランジスタのオン電流が大きくなり、回
路の高速化を図ることができる、ということである。
【００３７】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００３８】［実施例１］まず、本発明の第１の実施例
として、ＤＲＡＭの製造に本発明の製造方法を適用した
例について説明する。図１乃至図５は、本発明の第１の
実施例の製造方法を製造工程順に半導体集積回路装置の
断面を示した工程断面図である。
【００３９】図１を参照すると、はじめに、Ｐ型シリコ
ン基板１表面にトレンチ分離法により素子分離領域２を
形成する。続いて、公知のレジストマスクとフォトリソ
グラフィーの技術を用いて、Ｎウェル形成領域１３、１
５、６３に、リンイオンを注入エネルギー７００ｋｅ
Ｖ、注入量２×１０13ｃｍ-2でイオン注入してＮウェル
を形成し、Ｐウェル形成領域１０、１４、１６、６４に
ボロンイオンを注入エネルギー３００ｋｅＶ、注入量２
×１０13ｃｍ-2でイオン注入し、Ｐウェルを形成する。
【００４０】続いて、熱酸化を行い、基板表面に膜厚４
ｎｍ（ナノメートル）のシリコン酸化膜３３を形成す
る。
【００４１】その後、図２を参照すると、公知のフォト
リソグラフィー技術を用いて、基板を上面からみた図を
示す図６において破線３４で囲む領域を、厚さ３μｍの
レジストマスク３４で覆う。このレジストマスク３４で
覆われる領域としてメモリセル部３０はその全面を覆
う。
【００４２】また入出力回路部３２については、ゲート
電極が形成される領域を各辺につき０．０５μｍずつ大
きくした領域とする。ただし、この入出力回路部３２の
ゲート電極が形成される領域のレジスト幅は０．６μｍ
を超えない。
【００４３】また、周辺回路部３１と入出力回路部３２
の境界など、埋め込みＮ型層間が分離される領域にもレ
ジストマスク３４が形成されるが、このような領域では
埋め込みＮ型層間の分離が確実になされるように、レジ
ストマスク３４の幅が５μｍ以上あるようにする。
【００４４】続いてリンイオンを注入エネルギー１．５
ＭｅＶ、注入量１×１０13ｃｍ-2で基板に対して垂直に
イオン注入する。
【００４５】このイオン注入により、図２に示すよう
に、レジストマスク３４で覆われていない領域の基板内
部に、埋め込みＮ型層６１、６２が形成される。そし
て、入出力回路部３２では、ゲート形成領域にレジスト
マスク３４が形成されているが、前述したように、レジ
ストマスク３４の幅が０．６μｍ以下と細く、イオン注
入の注入エネルギーが１．５ＭｅＶと高いため、イオン
注入の横方向広がりによりレジストマスク３４直下にも
埋め込みＮ型層６２が形成される。
【００４６】このようにして埋め込みＮ型層６２が入出
力回路部全体を覆うように形成されるため、入出力回路
部のＰウェル１６はＰ型シリコン基板１と電気的に絶縁
される。
【００４７】続いて、図３に示すように、レジストマス
ク３４で覆われていない領域のシリコン酸化膜３３をバ
ッファードフッ酸によりエッチング除去した後に、レジ
ストマスク３４を除去する。
【００４８】続いて、再び熱酸化を行い、図４に示すよ
うに、シリコン基板表面が露出していた領域で、膜厚
５．５ｎｍのゲート酸化膜３５が形成されるようにす
る。この時、表面にシリコン酸化膜３３が残されていた
領域では、もともと４ｎｍのシリコン酸化膜３３がある
上にさらに酸化されるので、膜厚７ｎｍのゲート酸化膜
３６が形成される。
【００４９】この後、全面にリンイオンを１×１０20ｃ
ｍ-3程度含んだポリシリコン３７を堆積する。なお、ポ
リシリコンの代わりにポリシリコンと金属シリサイド例
えばタングステンシリサイドの積層膜を用いてもよい。
【００５０】続いて、図５に示すように、フォトリソグ
ラフィーとドライエッチングによりポリシリコン３７を
パターニングしてゲート電極２５、２６、２７、２８、
２９とする。このようにして、メモリセル部３０と入出
力回路部３１のＭＯＳトランジスタのゲート酸化膜５、
６５、６６の膜厚は７ｎｍとなり、周辺回路部３１のＭ
ＯＳトランジスタのゲート酸化膜６、７の膜厚は５．５
ｎｍとなる。なお、入出力回路部のゲート長は０．３〜
０．５μｍである。
【００５１】これ以降の製造工程では、通常のＤＲＡＭ
の製造方法に従いゲート電極をマスクとしたイオン注入
によりシリコン基板１の表面にソース、ドレイン及びウ
ェルコンタクトとなるｎ+拡散層及びｐ+拡散層を形成す
る。また、メモリセル部３０ではメモリセルキャパシタ
３を形成され、ＤＲＡＭが製造される。
【００５２】なお、本実施例では、入出力回路部３２の
ゲート酸化膜の膜厚をすべて７ｎｍとしたが、入出力回
路部においても一部のゲート酸化膜のみその膜厚を７ｎ
ｍとして残りのゲート酸化膜の膜厚を５５オングストロ
ームとすることもできる。この場合には、図２に示し
た、レジストマスク３４を形成する工程で、ゲート酸化
膜の膜厚を５．５ｎｍとしたいＭＯＳトランジスタのゲ
ート領域ついて、レジストマスク３４は形成されない。
【００５３】同様に、周辺回路部３１のゲート酸化膜の
一部を膜厚を７ｎｍとすることもできる。その場合に
は、図２に示した、レジストマスク３４を形成する工程
で、周辺回路部３１のゲート酸化膜の膜厚を７ｎｍとし
たいＭＯＳトランジスタのゲート領域に、入出力回路部
３２と同様に幅０．６μｍ以下のレジストマスク３４を
形成すればよい。
【００５４】本実施例の作用効果について説明する。本
実施例では、ＤＲＡＭがＰ型シリコン基板上に形成され
おり、Ｎ型シリコン基板を使う場合に比べてコストが安
くなる。
【００５５】また、ゲート酸化膜の信頼性を維持したま
ま、回路が高速化される。この理由について説明する。
一般に、ゲート酸化膜が薄いほどトランジスタのオン電
流が大きくなり、回路が高速化される。しかし、ゲート
酸化膜が薄過ぎると、ゲート酸化膜の信頼性が確保でき
なくなる。ゲート酸化膜の信頼性を確保するためにはゲ
ートにかかる電界を５ＭＶ／ｃｍ以下にする必要があ
る。
【００５６】ここで、本実施例では、外部電源電圧とし
て３．５Ｖ、内部電源電圧として低消費電力化のために
２．５Ｖを想定している。ゲート酸化膜の膜厚は入出力
回路部は、７ｎｍ、周辺回路部は５．５ｎｍとなってい
るが、この膜厚は、ゲート酸化膜の信頼性を確保する範
囲で、できるだけ薄くなっている。
【００５７】発明が解決しようとする課題の欄で説明し
た方法のように、周辺回路部と入出力回路部のゲート酸
化膜の膜厚を同一とすると、ゲート酸化膜の信頼性の点
からゲート酸化膜厚は７ｎｍとしなくてはならない。こ
の場合、周辺回路ではゲート酸化膜の信頼性から要求さ
れる以上のゲート酸化膜厚を用いることになり、その分
トランジスタのオン電流が小さくなり、回路が遅くな
る。
【００５８】本実施例では、周辺回路部と入出力回路部
のゲート酸化膜の膜厚が同一の場合に比べ、周辺回路部
のオン電流が、約２７％大きくなる。
【００５９】この効果が得られる最大の理由は、図２の
埋め込みＮ型層のイオン注入において、入出力回路部で
はゲート形成領域にレジストマスク３４があるにもかか
わらず、その直下にも埋め込みＮ型層６２が形成される
ことにある。
【００６０】この理由は次の通りである。すなわち、レ
ジストマスク３４の両側からイオン注入されたリンは注
入エネルギーが１．５ＭｅＶと高いため、大きく横方向
に広がる。ここで、レジストマスク３４の幅が０．６μ
ｍ以下と細いため、基板中で両方から広がったリンがレ
ジスト３４直下で繋がる。この様子を、図１２を参照し
て説明する。
【００６１】図１２は、レジストマスク直下の埋め込み
Ｎ型層リン濃度のレジストマスク幅依存性を示したもの
であり、横軸はレジストマスク幅、縦軸はレジスト直下
の埋め込みＮ型層濃度である。図１２からもわかるよう
に、レジストマスク幅が大きくなるに従いリン濃度が低
下していくが、レジストマスク幅が０．６μｍ以下であ
ればリン濃度は５×１０16ｃｍ-3以上ある。この濃度で
あれば埋め込みＮ型層はＰウェルとＰ型基板の電気的絶
縁としての役割を果たす。
【００６２】［実施例２］次に、本発明をＤＲＡＭの製
造方法に適用した第２の実施例について説明する。本実
施例は、前記実施例１の変形であるので、以下では、主
に、前記実施例１との相違点について説明する。
【００６３】Ｐ型シリコン基板上にトレンチ分離を形成
し、Ｎウェル、Ｐウェルを形成、その後熱酸化を行い、
基板表面に膜厚４ｎｍのシリコン酸化膜３３を形成する
ところまでは、前記実施例１と同様である。
【００６４】続いて図７に示すように、フォトリソグラ
フィーの技術により、図６に破線３４で囲まれる領域
を、厚さ３μｍのレジストマスク３４で覆う。この領域
は、入出力回路部３２については、前記実施例１と同
様、ゲート電極が形成される領域を各辺につき０．０５
μｍずつ大きくした幅０．６μｍ以下の領域とする。
【００６５】周辺回路部３１と入出力回路部３２の境界
など、埋め込みＮ型層間が分離される領域においてはレ
ジストマスク３４の幅が６μｍ以上あるようにする。
【００６６】続いて、リンイオンを注入エネルギー１．
５ＭｅＶ，注入角度１５°でウェハー面内の４方位すべ
ての方向からそれぞれ注入量２．５×１０12ｃｍ-2、合
計で１×１０13ｃｍ-2イオン注入する。このイオン注入
により、図７に示すように、レジストマスク３４で覆わ
れていない領域の基板内部に埋め込みＮ型層６１、６２
が形成される。
【００６７】入出力回路部では、一部レジストマスク３
４が形成されているが、このレジストマスク３４の幅は
０．６μｍ以下と細いため、前記実施例１と同様、レジ
ストマスク３４直下にも埋め込みＮ型層６２が形成され
る。
【００６８】なお、本実施例では、イオン注入が斜めに
行われるので、前記実施例１の場合よりも、さらに確実
にレジストマスク３４直下に埋め込みＮ型層６２が形成
される。
【００６９】続いて、レジストマスク３４で覆われてい
ない領域のシリコン酸化膜３３をバッファードフッ酸に
よりエッチング除去し、レジストマスク３４を除去す
る。これ以降、前記実施例１と同様のプロセスに従い、
ＤＲＡＭが製造される。
【００７０】本実施例では、前記実施例１よりもさらに
入出力回路部の埋め込みＮ型層形成が確実に行われる。
その理由は、埋め込みＮ型層形成のイオン注入が斜めに
行なわれるためである。
【００７１】［実施例３］次に本発明の実施例３につい
て説明する。本実施例は、本発明をＳＲＡＭの製造に適
用したものである。
【００７２】はじめにワード線昇圧を行う高抵抗負荷型
ＳＲＡＭについて説明する。図８は高抵抗負荷型ＳＲＡ
Ｍのメモリセルの回路構成を示す図である。図８を参照
すると、内部電源Ｖintとグランド間に直列接続された
高抵抗負荷Ｒ１とドライバＭＯＳトランジスタＴｒ１よ
りなるインバータと、高抵抗負荷Ｒ２とドライバＭＯＳ
トランジスタＴｒ２よりなるインバータとが、互いの入
力が相手の出力に接続されてフリップフロップを構成し
（ＭＯＳトランジスタＴｒ１、Ｔｒ２がそのゲートとド
レインが交叉接続されている）、２つのノードＰ、Ｑの
一方が高電位、他方が低電位となることによって情報が
保持される。
【００７３】ノードＰ、Ｑとビット線対Ｓ、Ｒとの間に
は、ゲートがワード線に接続されたアクセストランジス
タＴｒ３、Ｔｒ４が接続されており、メモリセルの情報
にアクセスするために、ワード線の電位を高くすること
によって、これらアクセストランジスタＴｒ３、Ｔｒ４
がオンし、読み出し時には、ノードＰ、Ｑの電位がビッ
ト対線Ｒ、Ｓから読み出され、逆に書き込み時には、ビ
ット線Ｒ、Ｓの電位がノードＰ、Ｑに書き込まれる。
【００７４】ここで、ノードＰに高電位を書き込む場合
は、次のようになる。はじめにビット線Ｒを内部電源電
圧Ｖｉｎｔ、ビット線Ｓを接地電位にしておき、ワード
線電位Ｖｗｌを上げる。すると、アクセストランジスタ
Ｔｒ３、Ｔｒ４がオンし、ノードＰに高電位、ノードＱ
に低電位が書き込まれる（ノードＰ、Ｑを記憶ノードと
いう）。
【００７５】ところが、ワード線Ｖｗｌを内部電源電圧
Ｖｉｎｔまでしか上げない場合、ノードＰには、Ｖｉｎ
ｔよりアクセストランジスタＴｒ３のしきい値電圧Ｖｔ
分だけ低い電位しか書き込まれない。そして、十分長い
時間経過後には、高抵抗Ｒ１を流れる電流により、ノー
ドＰの電位はさらに高くなる。しかし、それには長い時
間がかかるので、書き込み直後は、その効果は期待でき
ない。
【００７６】そして、記憶ノードに書き込まれる電位が
低いと、メモリセルの状態が不安定になりやすい。特
に、電源電圧Ｖｉｎｔが低い場合には、この事は顕著で
ある。これを防止する方法として、ワード線を昇圧する
方法が用いられている。すなわち、ワード線にかける電
圧Ｖｗｌを内部電源電圧Ｖｉｎｔよりも高くして、ノー
ドの電位がＶｉｎｔまで上がるようにするのである。
【００７７】この方法を用いれば、メモリセルの記憶ノ
ードにＶｉｎｔが書き込まれるので、メモリセルの状態
が安定になる。このように、高抵抗負荷型ＳＲＡＭを低
電圧で安定に動作させるには、ワード線に昇圧した電圧
を印加する必要がある。
【００７８】ここで、高抵抗負荷型SRAMのメモリセル構
造について説明する。なお詳細は、例えば文献（Symp.o
n VLSI Tech.Dig.,p.145のＦｉｇ．1(a)）が参照され
る。
【００７９】図９は、メモリセルのレイアウトの一例を
示す平面図である。図９では、わかりやすいように、ゲ
ート電極層にはハッチングを施してある。
【００８０】図８を参照して説明したように、メモリセ
ル内には、４つのトランジスタが含まれている。このう
ち、２つのアクセストランジスタＴｒ３、Ｔｒ４のゲー
トはワード線が兼用している。
【００８１】ワード線昇圧を行うＳＲＡＭでは、ワード
線に、内部電源電圧Ｖｉｎｔよりも高い電圧がかかるの
で、２つのアクセストランジスタＴｒ３、Ｔｒ４のゲー
トにはＶｉｎｔより高い電圧がかかる。一方、２つのド
ライバトランジスタＴｒ１、Ｔｒ２のゲートには、内部
電源電圧Ｖｉｎｔまでの電位しか印加されない。従っ
て、高抵抗負荷型ＳＲＡＭメモリセルにおいて、信頼性
確保のためにゲート酸化膜を厚くする必要があるのは、
メモリセル内の４つのトランジスタＴｒ１〜Ｔｒ４のう
ち、２つのアクセストランジスタＴｒ３、Ｔｒ４だけで
ある。
【００８２】図１０は、本発明の実施例３による半導体
集積回路装置の製造方法について説明するための工程断
面図であり、図９のＢ−Ｂ′線の断面を示した図であ
る。なお、本実施例が、前記実施例１と異なるのは、メ
モリセル部だけであり、周辺回路部や入出力回路部は、
前記実施例１で説明したものとと同様である。
【００８３】図１０（ａ）を参照すると、前記実施例１
と同様に、はじめに、Ｐ型シリコン基板１上にトレンチ
素子分離２、Ｎウェル（不図示）、Ｐウェル５２を形成
し、全面を熱酸化して膜厚４ｎｍのシリコン酸化膜３３
を形成する。
【００８４】続いて、フォトリソグラフィーの技術によ
り、埋め込みＮ型層のイオン注入マスクとなる厚さ３μ
ｍのレジストマスク３４を形成する。
【００８５】このレジストマスク３４で覆われる領域
は、周辺回路部や入出力回路部に関しては、前記実施例
１と同様である。周辺回路部と入出力回路部の境界な
ど、埋め込みＮ型層間が分離される領域についても、前
記実施例１と同様、レジストマスク３４の幅が５μｍ以
上あるようにする。
【００８６】メモリセル部についてレジストマスク３４
で覆われる領域は、図９に破線３４で示されるアクセス
トランジスタのゲートとなるワード線領域だけであり、
ワード線が形成される領域より各辺につき０．０５μｍ
ずつ大きくした幅０．５μｍの領域である。
【００８７】続いてリンイオンを注入エネルギー１．５
ＭｅＶ、注入量１×１０13ｃｍ-2で基板に対して垂直に
イオン注入する。このイオン注入により、入出力回路部
や周辺回路部には、前記実施例１と同様に、埋め込みＮ
型層が形成される。また、メモリセル部についても、ワ
ード線領域にレジストマスク３４が存在するものの、こ
のレジストマスク幅が０．５μｍと細く、イオン注入の
注入エネルギーが１．５ＭｅＶと高いため、レジストマ
スク３４直下にも埋め込みＮ型層１７が形成される。こ
のようにして、メモリセル部にも全体に埋め込みＮ型層
１７が形成され、メモリセル部のＰウェル５２とＰ型シ
リコン基板１が電気的に絶縁される。
【００８８】続いて、レジストマスク３４で覆われてい
ない領域のシリコン酸化膜３３をエッチング除去する。
その後、レジストマスク３４を除去し、図１０（ｂ）に
示すように、全面を５．５ｎｍ再度熱酸化して２種類の
膜厚のゲート酸化膜３５、３６を形成する。ゲート酸化
膜３５の膜厚は５．５ｎｍであり、ゲート酸化膜３６は
７ｎｍである。
【００８９】続いて、全面にゲートポリシリコンを堆積
する。その後、ゲートをパターニングし、通常のＳＲＡ
Ｍ形成プロセスを経て、図１０（ｃ）に示すように、Ｓ
ＲＡＭが形成される。なお、ドライバトランジスタのゲ
ート長は０．２５μｍ、アクセストランジスタのゲート
長、すなわち、ワード線幅は０．４μｍである。
【００９０】本実施例の作用効果について説明する。本
実施例では、ＳＲＡＭがＰ型シリコン基板上に形成され
ており、Ｎ型シリコン基板を使う場合に比べてコストが
安くなる。
【００９１】また、前記実施例１と同様に、ゲート酸化
膜の信頼性を維持したまま回路が高速化される。これ
は、周辺回路部のゲート酸化膜厚を入出力回路部より小
さくすることができるからである。
【００９２】さらに、本実施例では、ＳＲＡＭメモリセ
ルにおいてゲート酸化膜の信頼性を確保したままメモリ
セル面積を小さくすることができる。その理由は次のよ
うなものである。ワードブースト（ワード線昇圧）によ
り、高い電圧がかかるアクセストランジスタのゲート酸
化膜を厚くし、内部電源電圧しかかからないドライバト
ランジスタのゲート酸化膜を薄くしているので、ゲート
酸化膜の信頼性が確保される。
【００９３】また、ＳＲＡＭメモリセルを安定に動作さ
せるためには、ドライバトランジスタのオン電流をアク
セストランジスタのオン電流の３〜４倍にしなくてはな
らない。
【００９４】従来は、このためにドライバトランジスタ
のチャネル幅を大きくして対処していた。
【００９５】これに対して、本実施例では、ドライバト
ランジスタのゲート酸化膜を薄くすることによってオン
電流を向上させているので、従来方式に比べ、ドライバ
トランジスタのチャネル幅を小さくすることができる。
本実施例は、従来方式よりもＳＲＡＭメモリセルのセル
サイズを小さくすることがせる。
【００９６】［実施例４］次に、本発明の第４の実施例
によるＳＲＡＭの製造方法について述べる。本実施例
は、前記実施例３の変形であるので、以下では、主に、
前記実施例３と相違する点について説明する。
【００９７】Ｐ型シリコン基板上にトレンチ分離を形成
し、Ｎウェル、Ｐウェルを形成、その後熱酸化を行い、
基板表面に膜厚４ｎｍのシリコン酸化膜３３を形成する
ところまでは、前記実施例３と同様である。
【００９８】続いて図１１に示すように、フォトリソグ
ラフィーの技術により厚さ３μｍのレジストマスク３４
を形成する。このレジストマスク３４で覆われる領域
は、周辺回路部や入出力回路部については、前記実施例
３と同様である。周辺回路部と入出力回路部の境界な
ど、埋め込みＮ型層間が分離される領域においてはレジ
ストマスク３４の幅が６μｍ以上あるようにする。
【００９９】メモリセル部については、レジストマスク
３４で覆われる領域は、前記実施例３と同様、図９に破
線３４で示されるアクセストランジスタのゲートとなる
ワード線領域だけであり、ワード線が形成される領域よ
り各辺につき０．０５μｍずつ大きくした幅０．５μｍ
の領域である。
【０１００】続いて、リンイオンを注入エネルギー１．
５ＭｅＶ、注入角度１５°でウェハー面内の４方位すべ
ての方向からそれぞれ注入量２．５×１０12ｃｍ-2、合
計で１×１０13ｃｍ-2イオン注入する。
【０１０１】このイオン注入により入出力回路部や周辺
回路部には実施例３と同様に埋め込みＮ型層が形成され
る。
【０１０２】また、メモリセル部についても、ワード線
領域にレジストマスク３４が存在するものの、このレジ
ストマスク幅が０．５μｍと細いため、レジストマスク
３４直下にも埋め込みＮ型層１７が形成される。
【０１０３】なお、本実施例では、このイオン注入が斜
めに行われるので、前記実施例３の場合よりも、さらに
確実にレジストマスク３４直下に埋め込みＮ型層１７が
形成される。このようにして、メモリセル部にも全体に
埋め込みＮ型層１７が形成され、メモリセル部のＰウェ
ル５２とＰ型シリコン基板１が電気的に絶縁される。
【０１０４】続いてレジストマスク３４で覆われていな
い領域のシリコン酸化膜３３をバッファードフッ酸によ
りエッチング除去し、レジストマスク３４を除去する。
これ以降、前記実施例３と同様のプロセスにより、ＳＲ
ＡＭが製造される。
【０１０５】本実施例では、前記実施例３より、さらに
メモリセル部および入出力回路部の埋め込みＮ型層形成
が確実に行われる。その理由は、本実施例においては、
埋め込みＮ型層形成のイオン注入を斜めに行うためであ
る。
【０１０６】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【０１０７】本発明の第１の効果は、Ｐ型シリコン基板
を用い、且つ、厚さの異なるゲート酸化膜を１回のフォ
トレジスト工程で形成することができるため、製造・製
品コストを低減することができる、ということである。
【０１０８】本発明の第２の効果は、ＤＲＡＭの入出力
回路部やＳＲＡＭメモリセル内のアクセストランジスタ
など、高い電圧のかかる部分のゲート酸化膜だけを選択
的にその膜厚を厚く形成することができ、他の部分のゲ
ート酸化膜は薄くすることができ、該他の部分のトラン
ジスタのオン電流が大きくなり、回路の高速化を図るこ
とができる、ということである。
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法を工程順に説明す
るための工程断面図（その１）である。
【図２】本発明の一実施例の製造方法を工程順に説明す
るための工程断面図（その２）である。
【図３】本発明の一実施例の製造方法を工程順に説明す
るための工程断面図（その３）である。
【図４】本発明の一実施例の製造方法を工程順に説明す
るための工程断面図（その４）である。
【図５】本発明の一実施例の製造方法を工程順に説明す
るための工程断面図（その５）である。
【図６】本発明の一実施例を説明するための平面図であ
る。
【図７】本発明の第２の実施例の工程を説明するための
断面図である。
【図８】ＳＲＡＭのメモリセルの回路構成を示す図であ
る。
【図９】本発明の第３の実施例を説明するためのレイア
ウト図である。
【図１０】本発明の第３の実施例の製造方法を工程順に
説明するための工程断面図である。
【図１１】本発明の第４の実施例の工程を説明するため
の断面図である。
【図１２】本発明の原理を説明するための図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ 素子分離 ５、６、７、６５、６６ ゲート酸化膜 １０、１４、１６、６４ Ｐウェル １３、１５、１７、６３ Ｎウェル ２０、２２ Ｐウェルコンタクト拡散層 ２１、２２、２４ Ｎウェルコンタクト拡散層 ２５、２６、２７、２８、２９ ゲート電極 ３０ メモリセル部 ３１ 周辺回路部 ３２ 入出力回路部 ３３ シリコン酸化膜 ３４ レジストマスク ３５、３６ ゲート酸化膜 ３７ ゲート電極用導電層 ４０、４１ グランド線コンタクト ４２、４３ ビット線コンタクト ４７ 共通コンタクト ４８、４９ ワード線 ６１、６２ 埋め込みＮ型層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ６８１Ｆ 27/108 21/8242

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】第一導電型基板中に第二導電型埋め込み層
    が形成される領域において、能動素子のゲート酸化膜の
    膜厚を厚くしたいゲート形成領域では、レジストマスク
    を所定幅以内に形成し、前記レジストマスクの所定幅
    が、前記レジストマスク越しに所定の注入エネルギーで
    イオン注入を行うことで前記埋め込み型層を形成する際
    に、前記所定幅以内のレジストマスク直下にもとぎれる
    ことなく前記埋め込み層が形成されるような幅に設定さ
    れる、ことを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】前記レジストマスクが前記基板全面に形成
    された酸化膜の上にパターン形成されており、前記埋め
    込み層形成後、前記レジストマスクをエッチングマスク
    として、前記レジストマスクで覆われていない前記酸化
    膜を除去し、前記レジスト除去後、全面に酸化膜を形成
    することで、チップ内に膜厚の異なる２種類のゲート酸
    化膜を１回の露光工程で行う、ことを特徴とする、請求
    項１記載の半導体集積回路装置の製造方法。
  3. 【請求項３】前記第一導電型基板がＰ型シリコン基板で
    あり、前記第二導電型埋め込み層がＮ型埋め込み層であ
    る、ことを特徴とする、請求項１又は２記載の半導体集
    積回路装置の製造方法。
  4. 【請求項４】Ｐ型シリコン基板中に埋め込みＮ型層を形
    成し、且つ、ゲート酸化膜膜厚を厚くしたい領域におい
    て、レジストマスクをゲート形成領域に所定幅以内で形
    成し、前記レジストマスク越しに所定の注入エネルギー
    でイオン注入を行い埋め込みＮ型層を形成する、ことを
    特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】前記イオン注入を前記基板法線方向に平行
    又は所定角度斜めに傾けて行う、ことを特徴とする請求
    項４記載の半導体集積回路装置の製造方法。
  6. 【請求項６】スタティックランダムアクセスメモリのア
    クセストランジスタのゲート形成領域に前記所定幅以内
    のレジストマスクを形成する、ことを特徴とする請求項
    ４記載の半導体集積回路装置の製造方法。
  7. 【請求項７】前記埋め込みＮ型層を形成し、かつ、厚い
    ゲート酸化膜を形成する領域においては、ゲート形成領
    域に、前記レジストマスクを、ゲート長方向に好ましく
    は幅０．６μｍ以内の細さで形成する、ことを特徴とす
    る請求項４記載の半導体集積回路の製造方法。
  8. 【請求項８】基板中のＮウェル同士とＰウェル同士を共
    に電気的に絶縁するための埋め込み拡散層を備えてなる
    トリプルウェル構造とし、チップ内に膜厚の異なる２種
    類のゲート酸化膜を有する半導体集積回路装置の製造方
    法であって、 （ａ）前記埋め込み層を形成し、且つ、ゲート酸化膜の
    膜厚を厚くしたい領域内のゲート形成領域に、レジスト
    マスクを、ゲート長方向の幅を所定幅以内で形成し、 （ｂ）前記レジストマスク越しに所定の注入エネルギー
    でイオン注入を行うことで埋め込みＮ型層を形成する、
    ことを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】第一導電型の基板中の第一導電型のウェル
    同士と第二導電型のウェル同士を共に電気的に絶縁する
    ための第二導電型の埋め込み拡散層を備えてなるトリプ
    ルウェル構造を有する半導体集積回路装置の製造方法に
    おいて、 （ａ）前記基板全面に酸化膜を形成し、 （ｂ）前記酸化膜の上にパターン形成するレジストマス
    クについて、前記基板中に埋め込み層を形成し、且つ、
    能動素子のゲート酸化膜の膜厚を厚くしたい領域におい
    ては、該領域内のゲート形成領域に、前記レジストマス
    クを、ゲート長方向に所定の幅以内でパターン形成し、
    （ｃ）前記レジストマスク越しに所定の注入エネルギー
    でイオン注入を行うことで前記所定幅のレジストマスク
    の直下にも埋め込み層を形成し、 （ｄ）次に前記レジストマスクをエッチングマスクとし
    て、前記レジストマスクに覆われていない領域の前記酸
    化膜をエッチング除去した後、前記レジストマスク除去
    後、全面にゲート酸化膜を形成することで、チップ内に
    膜厚の異なる２種類のゲート酸化膜を形成する、ことを
    特徴とする半導体集積回路の製造方法。
  10. 【請求項１０】前記イオン注入を前記基板法線方向に平
    行又は所定角度斜めに傾けて行う、ことを特徴とする請
    求項９記載の半導体集積回路装置の製造方法。
  11. 【請求項１１】前記所定幅以内で形成されるレジストマ
    スクの幅が、イオン注入により前記レジストマスク直下
    にも前記埋め込み層が第２導電型を保持するような不純
    物濃度となるような値に設定される、ことを特徴とする
    請求項９記載の半導体集積回路装置の製造方法。
  12. 【請求項１２】前記所定幅以内で形成されるレジストマ
    スクの幅が、好ましくはゲート長方向に０．６μｍ以内
    の細さに設定される、ことを特徴とする請求項９記載の
    半導体集積回路装置の製造方法。
  13. 【請求項１３】前記第一導電型基板がＰ型シリコン基板
    である、ことを特徴とする請求項９記載の半導体集積回
    路の製造方法。
  14. 【請求項１４】メモリセル部、周辺回路部、及び入出力
    回路部を備えたダイナミックランダムアクセスメモリ
    （ＤＲＡＭ）の製造に際して、 （ａ）Ｐ型シリコン基板全面に酸化膜を形成し、 （ｂ）前記酸化膜の上にパターン形成する、イオン注入
    による埋め込みＮ型層形成時のマスクとなる、レジスト
    マスクについて、前記レジストマスクにて前記メモリセ
    ル部を覆うとともに、前記入出力回路部の能動素子領
    域、及び必要に応じて前記周辺回路部のうち選択された
    能動素子領域において、前記基板中に埋め込み層を形成
    し、且つ、ゲート酸化膜膜厚を厚くしたい領域において
    は、該領域内のゲート形成領域に、前記レジストマスク
    を、ゲート長方向に所定の幅以内でパターン形成し、 （ｃ）前記レジストマスク越しに、前記基板に垂直もし
    くは斜め方向から所定の注入エネルギーでイオン注入を
    行い、前記所定幅以内のレジストマスク直下にも埋め込
    みＮ型層を形成し、 （ｄ）次に、前記レジストマスクをエッチングマスクと
    して、前記レジストマスクに覆われていない領域の前記
    酸化膜をエッチング除去した後、前記レジストマスクを
    除去し、その後全面にゲート酸化膜を形成することで、
    前記レジストマスクで覆われた前記メモリセル部と、前
    記入出力回路部、又は前記入力回路部と前記周辺回路部
    の能動素子領域のゲート酸化膜を前記レジストマスクで
    覆われていない領域のゲート酸化膜よりもその膜厚が厚
    く形成される、ことを特徴とする半導体集積回路の製造
    方法。
  15. 【請求項１５】メモリセル部、周辺回路部、及び入出力
    回路部を備えたスタティックランダムアクセスメモリ
    （ＳＲＡＭ）の製造に際して、 （ａ）Ｐ型シリコン基板全面に酸化膜を形成し、 （ｂ）前記酸化膜の上にパターン形成する、イオン注入
    による埋め込みＮ型層形成時のマスクとなるレジストマ
    スクについて、前記入出力回路部の能動素子領域、及び
    必要に応じて前記周辺回路部のうち選択された能動素子
    領域と、前記メモリセルの記憶ノードとビット線間に接
    続され、ワード線をゲートに接続するアクセストランジ
    スタのゲートとなるワード線形成領域に、前記レジスト
    マスクを、ゲート長方向に所定の幅以内でパターン形成
    し、前記レジストマスクごしに、前記基板に垂直もしく
    は斜め方向から所定の注入エネルギーでイオン注入を行
    い、前記所定幅以内のレジストマスク直下にも埋め込み
    Ｎ型層を形成し、 （ｄ）次に前記レジストマスクをエッチングマスクとし
    て、前記レジストマスクに覆われていない領域の前記酸
    化膜をエッチング除去した後、前記レジストマスクを除
    去し、その後全面にゲート酸化膜を形成することで、前
    記レジストマスクで覆われた前記メモリセル部と、前記
    入出力回路部、又は前記入力回路部と前記周辺回路部の
    能動素子領域のゲート酸化膜を前記レジストマスクで覆
    われていない領域のゲート酸化膜よりもその膜厚が厚く
    形成される、ことを特徴とする半導体集積回路の製造方
    法。
  16. 【請求項１６】前記スタティックランダムアクセスメモ
    リのメモリセルが、電源電圧として外部電源電圧を降圧
    した内部電源電圧を用い、前記アクセストランジスタの
    ゲートに接続するワード線を昇圧した電圧で駆動されて
    なるものである、ことを特徴とする請求項１５記載の半
    導体集積回路の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2808921A1 (fr) * 2000-04-05 2001-11-16 Mitsubishi Electric Corp Dispositif a semiconducteur ayant une structure a triple caisson et procede de fabrication
WO2002052649A1 (fr) * 2000-12-26 2002-07-04 Sharp Kabushiki Kaisha Dispositif semi-conducteur et dispositif electronique portatif
US6969893B2 (en) 2000-11-16 2005-11-29 Sharp Kabushiki Kaisha Semiconductor device and portable electronic apparatus
JP2006114630A (ja) * 2004-10-13 2006-04-27 Nec Electronics Corp 半導体装置
JP2006156963A (ja) * 2004-11-29 2006-06-15 Taiwan Semiconductor Manufacturing Co Ltd 様々な動作電圧の集積回路を隔離する半導体構造
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
KR100763503B1 (ko) 2005-05-26 2007-10-05 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법, 반도체 장치의 설계 방법, 및 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체
JP2008277510A (ja) * 2007-04-27 2008-11-13 Sharp Corp 半導体装置およびその製造方法
JP2009016696A (ja) * 2007-07-09 2009-01-22 Toshiba Corp 半導体装置及びその製造方法
JP2014199946A (ja) * 2006-05-31 2014-10-23 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 集積回路のための分離構造
JP2014209634A (ja) * 2007-03-28 2014-11-06 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 絶縁分離された集積回路装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6542171B1 (en) * 1998-07-08 2003-04-01 Nippon Telegraph Amd Telephone Corporation Scheme for graphical user interface using polygonal-shaped slider
US6589834B1 (en) * 1998-10-06 2003-07-08 Alliance Semiconductor Corporation Semiconductor chip that isolates DRAM cells from the peripheral circuitry and reduces the cell leakage current
JP3546783B2 (ja) * 1999-06-09 2004-07-28 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
US6498357B2 (en) * 2001-02-09 2002-12-24 United Microelectronics Corp. Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process
USRE47457E1 (en) 2001-08-07 2019-06-25 Facebook, Inc. Control of display content by movement on a fixed spherical space
US6908810B2 (en) * 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation
KR100398577B1 (ko) * 2001-08-24 2003-09-19 주식회사 하이닉스반도체 정적 노이즈 마진을 향상시킨 반도체 장치의 제조 방법
JP2003332466A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置
US6930930B2 (en) * 2002-11-06 2005-08-16 Infineon Technologies Ag Using isolated p-well transistor arrangements to avoid leakage caused by word line/bit line shorts
JP4387119B2 (ja) * 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置
TWI223432B (en) * 2003-12-18 2004-11-01 Univ Nat Chiao Tung Double-triggered silicon controller rectifier and relevant circuitry
US20100264547A1 (en) * 2007-07-09 2010-10-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing
KR20140042459A (ko) 2012-09-28 2014-04-07 삼성전자주식회사 멀티플 웰 바이어스 메모리 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3193845B2 (ja) * 1995-05-24 2001-07-30 シャープ株式会社 半導体装置及びその製造方法
JP3196714B2 (ja) 1998-03-05 2001-08-06 日本電気株式会社 トリプルウェル構造の半導体集積回路の製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2808921A1 (fr) * 2000-04-05 2001-11-16 Mitsubishi Electric Corp Dispositif a semiconducteur ayant une structure a triple caisson et procede de fabrication
US6969893B2 (en) 2000-11-16 2005-11-29 Sharp Kabushiki Kaisha Semiconductor device and portable electronic apparatus
US7084465B2 (en) 2000-12-26 2006-08-01 Sharp Kabushiki Kaisha Semiconductor device having device isolation region and portable electronic device
EP1357598A1 (en) * 2000-12-26 2003-10-29 Sharp Kabushiki Kaisha Semiconductor device and portable electronic device
WO2002052649A1 (fr) * 2000-12-26 2002-07-04 Sharp Kabushiki Kaisha Dispositif semi-conducteur et dispositif electronique portatif
EP1357598A4 (en) * 2000-12-26 2007-10-10 Sharp Kk SEMICONDUCTOR DEVICE AND PORTABLE ELECTRONIC DEVICE
JP2006114630A (ja) * 2004-10-13 2006-04-27 Nec Electronics Corp 半導体装置
JP2006156963A (ja) * 2004-11-29 2006-06-15 Taiwan Semiconductor Manufacturing Co Ltd 様々な動作電圧の集積回路を隔離する半導体構造
KR100763503B1 (ko) 2005-05-26 2007-10-05 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법, 반도체 장치의 설계 방법, 및 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
JP2014199946A (ja) * 2006-05-31 2014-10-23 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 集積回路のための分離構造
JP2014209634A (ja) * 2007-03-28 2014-11-06 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 絶縁分離された集積回路装置
JP2008277510A (ja) * 2007-04-27 2008-11-13 Sharp Corp 半導体装置およびその製造方法
JP2009016696A (ja) * 2007-07-09 2009-01-22 Toshiba Corp 半導体装置及びその製造方法

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