JP2001118943A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Abstract
(57)【要約】
【課題】 単層ゲートの不揮発性半導体記憶装置の製造
方法に関し、サイクリング特性やデータリテンション等
のデバイス特性を向上しうる不揮発性半導体記憶装置の
製造方法を提供する。 【解決手段】 半導体基板１０上に絶縁膜１４を形成す
る工程と、半導体基板１０に絶縁膜１４を介して不純物
を導入し、ソース／ドレイン拡散層２０と、ポケット層
１８とを形成する工程と、絶縁膜１４を除去する工程
と、半導体基板１０上に、電荷蓄積層２８を形成する工
程と、ソース拡散層２０とレイン拡散層２０との間の電
荷蓄積層２８上に、ゲート電極４０を形成する工程とを
含む製造方法により不揮発性半導体記憶装置を製造す
る。
方法に関し、サイクリング特性やデータリテンション等
のデバイス特性を向上しうる不揮発性半導体記憶装置の
製造方法を提供する。 【解決手段】 半導体基板１０上に絶縁膜１４を形成す
る工程と、半導体基板１０に絶縁膜１４を介して不純物
を導入し、ソース／ドレイン拡散層２０と、ポケット層
１８とを形成する工程と、絶縁膜１４を除去する工程
と、半導体基板１０上に、電荷蓄積層２８を形成する工
程と、ソース拡散層２０とレイン拡散層２０との間の電
荷蓄積層２８上に、ゲート電極４０を形成する工程とを
含む製造方法により不揮発性半導体記憶装置を製造す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の積層膜よりなる電荷
蓄積層を有する単層ゲートの不揮発性半導体記憶装置の
製造方法に関する。
シリコン窒化膜／シリコン酸化膜の積層膜よりなる電荷
蓄積層を有する単層ゲートの不揮発性半導体記憶装置の
製造方法に関する。
【０００２】
【従来の技術】書き換え可能な不揮発性半導体記憶装置
としては、フローティングゲートに電荷を蓄積すること
により情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭなどの半導体記憶装置が一般に知られている。
これら半導体記憶装置では、ワード線として機能するコ
ントロールゲートの他に、情報を記憶するフローティン
グゲートを必要とするため、メモリセルトランジスタを
構成するためには２層の導電層が必要とされる。
としては、フローティングゲートに電荷を蓄積すること
により情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭなどの半導体記憶装置が一般に知られている。
これら半導体記憶装置では、ワード線として機能するコ
ントロールゲートの他に、情報を記憶するフローティン
グゲートを必要とするため、メモリセルトランジスタを
構成するためには２層の導電層が必要とされる。
【０００３】一方、より簡単な構造で且つ高集積化が容
易な不揮発性半導体記憶装置として、絶縁膜を電荷蓄積
層に用いて単層ゲートによりメモリセルトランジスタを
構成する不揮発性半導体記憶装置が提案されている。
易な不揮発性半導体記憶装置として、絶縁膜を電荷蓄積
層に用いて単層ゲートによりメモリセルトランジスタを
構成する不揮発性半導体記憶装置が提案されている。
【０００４】単層ゲートにより構成される従来の不揮発
性半導体記憶装置について図１２を用いて説明する。図
１２は従来の不揮発性半導体記憶装置を示す概略断面図
である。
性半導体記憶装置について図１２を用いて説明する。図
１２は従来の不揮発性半導体記憶装置を示す概略断面図
である。
【０００５】シリコン基板１００には、紙面垂直方向に
延在するｎ+拡散層よりなる複数のビット線１１４が形
成されている。ビット線１１４上には、ビット線酸化膜
１１６が形成されている。ビット線１１４間の領域のシ
リコン基板１００の両側には、ｐ-拡散層よりなるポケ
ット層１１２が形成されている。ビット線１１４間の領
域のシリコン基板１００上には、シリコン酸化膜１０６
／シリコン窒化膜１０４／シリコン酸化膜１０２の積層
膜よりなる電荷蓄積層１０８が形成されている。ビット
線酸化膜１１６及び電荷蓄積層１０８上には、ビット線
１１４と交わる方向に延在する複数のワード線１２４が
形成されている。こうして、ワード線１２４によりコン
トロールゲートが構成される単層ゲートよりなるメモリ
セルトランジスタが構成されている。
延在するｎ+拡散層よりなる複数のビット線１１４が形
成されている。ビット線１１４上には、ビット線酸化膜
１１６が形成されている。ビット線１１４間の領域のシ
リコン基板１００の両側には、ｐ-拡散層よりなるポケ
ット層１１２が形成されている。ビット線１１４間の領
域のシリコン基板１００上には、シリコン酸化膜１０６
／シリコン窒化膜１０４／シリコン酸化膜１０２の積層
膜よりなる電荷蓄積層１０８が形成されている。ビット
線酸化膜１１６及び電荷蓄積層１０８上には、ビット線
１１４と交わる方向に延在する複数のワード線１２４が
形成されている。こうして、ワード線１２４によりコン
トロールゲートが構成される単層ゲートよりなるメモリ
セルトランジスタが構成されている。
【０００６】次に、図１２に示す従来の不揮発性半導体
記憶装置の製造方法について図１３及び図１４を用いて
説明する。図１３及び図１４は従来の不揮発性半導体記
憶装置の製造方法を示す工程断面図である。
記憶装置の製造方法について図１３及び図１４を用いて
説明する。図１３及び図１４は従来の不揮発性半導体記
憶装置の製造方法を示す工程断面図である。
【０００７】まず、シリコン基板１００上に、例えば通
常のＬＯＣＯＳ法により、膜厚２００〜８００ｎｍ程度
の素子分離膜（図示せず）を形成し、素子領域を画定す
る。なお、メモリセル領域には素子分離膜は形成されな
い。
常のＬＯＣＯＳ法により、膜厚２００〜８００ｎｍ程度
の素子分離膜（図示せず）を形成し、素子領域を画定す
る。なお、メモリセル領域には素子分離膜は形成されな
い。
【０００８】次いで、素子分離膜を形成したシリコン基
板１００上に、例えば熱酸化法やＣＶＤ法により、膜厚
約５〜１０ｎｍのシリコン酸化膜１０２を形成する。
板１００上に、例えば熱酸化法やＣＶＤ法により、膜厚
約５〜１０ｎｍのシリコン酸化膜１０２を形成する。
【０００９】次いで、シリコン酸化膜１０２上に、例え
ばＣＶＤ法により、膜厚約２〜１５ｎｍ程度のシリコン
窒化膜１０４を形成する。
ばＣＶＤ法により、膜厚約２〜１５ｎｍ程度のシリコン
窒化膜１０４を形成する。
【００１０】次いで、シリコン窒化膜１０４上に、例え
ばＣＶＤ法により、膜厚約５〜１０ｎｍのシリコン酸化
膜１０６を形成する。
ばＣＶＤ法により、膜厚約５〜１０ｎｍのシリコン酸化
膜１０６を形成する。
【００１１】こうして、シリコン酸化膜１０６／シリコ
ン窒化膜１０４／シリコン酸化膜１０２の積層構造より
なる電荷蓄積層１０８を形成する（図１３（ａ））。
ン窒化膜１０４／シリコン酸化膜１０２の積層構造より
なる電荷蓄積層１０８を形成する（図１３（ａ））。
【００１２】次いで、通常のリソグラフィー技術を用
い、電荷蓄積層１０８上に、ビット線の形成予定領域を
露出するフォトレジスト膜１１０を形成する。なお、フ
ォトレジスト膜１１０は、紙面垂直方向に延在するスト
ライプパターンとなる。
い、電荷蓄積層１０８上に、ビット線の形成予定領域を
露出するフォトレジスト膜１１０を形成する。なお、フ
ォトレジスト膜１１０は、紙面垂直方向に延在するスト
ライプパターンとなる。
【００１３】次いで、フォトレジスト膜１１０をマスク
としてＢ+（硼素）イオンをイオン注入し、シリコン基
板１００中に、ポケット層となるｐ-拡散層１１２を形
成する（図１３（ｂ））。例えば、Ｂ+イオンを、加速
エネルギーを５０〜６０ｋｅＶ、ドーズ量を１．０〜
３．０×１０13ｃｍ-2として、シリコン基板１００の法
線方向から約２０〜４０°傾けて斜め方向からイオン注
入を行う。
としてＢ+（硼素）イオンをイオン注入し、シリコン基
板１００中に、ポケット層となるｐ-拡散層１１２を形
成する（図１３（ｂ））。例えば、Ｂ+イオンを、加速
エネルギーを５０〜６０ｋｅＶ、ドーズ量を１．０〜
３．０×１０13ｃｍ-2として、シリコン基板１００の法
線方向から約２０〜４０°傾けて斜め方向からイオン注
入を行う。
【００１４】次いで、ドライエッチングにより、フォト
レジスト膜１１０をマスクとしてシリコン酸化膜１０６
及びシリコン窒化膜１０４をエッチングする（図１３
（ｃ））。
レジスト膜１１０をマスクとしてシリコン酸化膜１０６
及びシリコン窒化膜１０４をエッチングする（図１３
（ｃ））。
【００１５】次いで、フォトレジスト膜１１０をマスク
としてＡｓ+（砒素）イオンをイオン注入し、シリコン
基板１００中に、ソース／ドレイン拡散層領域を兼ねる
ビット線１１４を形成する（図１３（ｄ））。例えば、
Ａｓ+イオンを、加速エネルギーを５０〜６０ｋｅＶ、
ドーズ量を１．０〜３．０×１０15ｃｍ-2としてイオン
注入を行う。なお、前の工程でシリコン酸化膜１０４を
除去せずに残存するのは、本イオン注入工程においてシ
リコン基板１００が汚染されるのを防止するためであ
る。
としてＡｓ+（砒素）イオンをイオン注入し、シリコン
基板１００中に、ソース／ドレイン拡散層領域を兼ねる
ビット線１１４を形成する（図１３（ｄ））。例えば、
Ａｓ+イオンを、加速エネルギーを５０〜６０ｋｅＶ、
ドーズ量を１．０〜３．０×１０15ｃｍ-2としてイオン
注入を行う。なお、前の工程でシリコン酸化膜１０４を
除去せずに残存するのは、本イオン注入工程においてシ
リコン基板１００が汚染されるのを防止するためであ
る。
【００１６】次いで、通常のアッシング処理により、フ
ォトレジスト膜１１０を除去する。
ォトレジスト膜１１０を除去する。
【００１７】次いで、シリコン基板１００を熱酸化し、
ビット線１１４上に膜厚約５０〜１００ｎｍ程度のビッ
ト線酸化膜１１６を形成する。なお、ビット線１１４間
の領域は、酸化マスクとして機能するシリコン窒化膜１
０４が形成されているため、下地のシリコン基板１００
は酸化されない。
ビット線１１４上に膜厚約５０〜１００ｎｍ程度のビッ
ト線酸化膜１１６を形成する。なお、ビット線１１４間
の領域は、酸化マスクとして機能するシリコン窒化膜１
０４が形成されているため、下地のシリコン基板１００
は酸化されない。
【００１８】次いで、熱酸化法により、シリコン基板１
００上に、膜厚約５〜１０ｎｍ程度のシリコン酸化膜１
１８を形成する（図１４（ａ））。シリコン酸化膜１１
８は、シリコン窒化膜１０４が露出してデータ保持特性
が低下するのを防止するための被覆膜である。
００上に、膜厚約５〜１０ｎｍ程度のシリコン酸化膜１
１８を形成する（図１４（ａ））。シリコン酸化膜１１
８は、シリコン窒化膜１０４が露出してデータ保持特性
が低下するのを防止するための被覆膜である。
【００１９】次いで、全面に、ワード線となる導電膜を
堆積する。例えば、まず、ＣＶＤ法により、膜厚約１０
０〜１５０ｎｍ程度の多結晶シリコン膜１２０を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜１２０に不純物としてＰ（燐）を高濃
度に導入し、低抵抗化する。次いで、多結晶シリコン膜
１２０上に、例えばＣＶＤ法により、膜厚約１００〜１
５０ｎｍのＷＳｉ（タングステンシリサイド）膜１２２
を堆積する。こうして、ＷＳｉ膜１２２／多結晶シリコ
ン膜１２０よりなるポリサイド構造の積層膜を形成す
る。
堆積する。例えば、まず、ＣＶＤ法により、膜厚約１０
０〜１５０ｎｍ程度の多結晶シリコン膜１２０を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜１２０に不純物としてＰ（燐）を高濃
度に導入し、低抵抗化する。次いで、多結晶シリコン膜
１２０上に、例えばＣＶＤ法により、膜厚約１００〜１
５０ｎｍのＷＳｉ（タングステンシリサイド）膜１２２
を堆積する。こうして、ＷＳｉ膜１２２／多結晶シリコ
ン膜１２０よりなるポリサイド構造の積層膜を形成す
る。
【００２０】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、ＷＳｉ膜１２２／多結晶シリコン
膜１２０よりなる積層膜をパターニングし、ＷＳｉ膜１
２２／多結晶シリコン膜１２０よりなるワード線１２４
を形成する。なお、ワード線１２４は、ビット線１１４
と交わる方向に複数延在する。
ッチング技術を用い、ＷＳｉ膜１２２／多結晶シリコン
膜１２０よりなる積層膜をパターニングし、ＷＳｉ膜１
２２／多結晶シリコン膜１２０よりなるワード線１２４
を形成する。なお、ワード線１２４は、ビット線１１４
と交わる方向に複数延在する。
【００２１】次いで、ビット線酸化膜１１６及びワード
線１２４をマスクとしてイオン注入を行い、メモリセル
部のアイソレーションのためのチャネルカット層（図示
せず）を形成する。例えば、Ｂ+イオンを、加速エネル
ギーを２０〜３０ｋｅＶ、ドーズ量を１．０〜３．０×
１０12ｃｍ-2としてイオン注入し、チャネルカット層を
形成する。
線１２４をマスクとしてイオン注入を行い、メモリセル
部のアイソレーションのためのチャネルカット層（図示
せず）を形成する。例えば、Ｂ+イオンを、加速エネル
ギーを２０〜３０ｋｅＶ、ドーズ量を１．０〜３．０×
１０12ｃｍ-2としてイオン注入し、チャネルカット層を
形成する。
【００２２】次いで、全面に、例えばＣＶＤ法により、
膜厚約２０〜３０ｎｍ程度のシリコン窒化膜、膜厚約１
００〜１５０ｎｍ程度のシリコン酸化膜、及び、膜厚約
６００〜９００ｎｍ程度のＢＰＳＧ膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜１２６を形成
する。
膜厚約２０〜３０ｎｍ程度のシリコン窒化膜、膜厚約１
００〜１５０ｎｍ程度のシリコン酸化膜、及び、膜厚約
６００〜９００ｎｍ程度のＢＰＳＧ膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜１２６を形成
する。
【００２３】この後、通常の半導体装置の製造方法と同
様にして、層間絶縁膜１２６上に、所定の配線層等を形
成する。
様にして、層間絶縁膜１２６上に、所定の配線層等を形
成する。
【００２４】こうして、単層ゲートにより構成される不
揮発性半導体記憶装置が製造されていた。
揮発性半導体記憶装置が製造されていた。
【００２５】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体記憶装置の製造方法では、図１５
（ａ）に示すように、電荷蓄積層１０８を形成した後に
ｐ-拡散層１１２を形成するためのイオン注入を行うた
め、ドレイン領域近傍の電荷蓄積層１０８及びソース領
域近傍の電荷蓄積層１０８にイオン注入によるダメージ
が導入されることがあった（図１５（ｂ）を参照）。殊
にソース／ドレイン領域近傍の電荷蓄積層１０８（実際
の蓄積層はシリコン窒化膜１０４）は電子が捕獲されて
情報が保持される領域であるため、この領域にダメージ
を被ると電荷保持特性が劣化し、ひいては不揮発性半導
体記憶装置のサイクリング特性やデータリテンション特
性の劣化をもたらすことがあった。
来の不揮発性半導体記憶装置の製造方法では、図１５
（ａ）に示すように、電荷蓄積層１０８を形成した後に
ｐ-拡散層１１２を形成するためのイオン注入を行うた
め、ドレイン領域近傍の電荷蓄積層１０８及びソース領
域近傍の電荷蓄積層１０８にイオン注入によるダメージ
が導入されることがあった（図１５（ｂ）を参照）。殊
にソース／ドレイン領域近傍の電荷蓄積層１０８（実際
の蓄積層はシリコン窒化膜１０４）は電子が捕獲されて
情報が保持される領域であるため、この領域にダメージ
を被ると電荷保持特性が劣化し、ひいては不揮発性半導
体記憶装置のサイクリング特性やデータリテンション特
性の劣化をもたらすことがあった。
【００２６】また、従来の不揮発性半導体記憶装置の製
造方法では、図１６（ａ）に示すように、シリコン酸化
膜１０２をストッパとしてシリコン酸化膜１０６及びシ
リコン窒化膜１０４をエッチングするが、シリコン窒化
膜１０２の膜厚が極めて薄いため、シリコン窒化膜とシ
リコン酸化膜との選択比が不足するために生じるオーバ
ーエッチングにより、シリコン酸化膜１０２、１０４が
サイドエッチングされ、或いは、下地のシリコン酸化膜
１０２までもがエッチングされることがあった（図１６
（ｂ）を参照）。このため、エッチングダメージが電荷
蓄積層１０８やシリコン基板１００内部にまで及び、素
子特性の劣化をもたらすことがあった。
造方法では、図１６（ａ）に示すように、シリコン酸化
膜１０２をストッパとしてシリコン酸化膜１０６及びシ
リコン窒化膜１０４をエッチングするが、シリコン窒化
膜１０２の膜厚が極めて薄いため、シリコン窒化膜とシ
リコン酸化膜との選択比が不足するために生じるオーバ
ーエッチングにより、シリコン酸化膜１０２、１０４が
サイドエッチングされ、或いは、下地のシリコン酸化膜
１０２までもがエッチングされることがあった（図１６
（ｂ）を参照）。このため、エッチングダメージが電荷
蓄積層１０８やシリコン基板１００内部にまで及び、素
子特性の劣化をもたらすことがあった。
【００２７】また、不揮発性半導体記憶素子とロジック
素子とを混載した半導体装置を構成する場合には、製造
工程数の増大を抑えるとともに、ロジック部の高速動作
を犠牲にすることなく半導体装置を製造することが重要
である。
素子とを混載した半導体装置を構成する場合には、製造
工程数の増大を抑えるとともに、ロジック部の高速動作
を犠牲にすることなく半導体装置を製造することが重要
である。
【００２８】本発明の目的は、電荷蓄積層及び下地基板
へのダメージを抑制することにより、サイクリング特性
やデータリテンション等のデバイス特性を向上しうる不
揮発性半導体記憶装置の製造方法を提供することにあ
る。
へのダメージを抑制することにより、サイクリング特性
やデータリテンション等のデバイス特性を向上しうる不
揮発性半導体記憶装置の製造方法を提供することにあ
る。
【００２９】また、本発明の他の目的は、ロジック素子
の製造プロセスとの合理化が容易な不揮発性半導体記憶
装置の製造方法を提供することにある。
の製造プロセスとの合理化が容易な不揮発性半導体記憶
装置の製造方法を提供することにある。
【００３０】
【課題を解決するための手段】上記目的は、第１導電型
の半導体基板上に絶縁膜を形成する工程と、前記半導体
基板に前記絶縁膜を介して不純物を導入し、前記第１導
電型と異なる第２導電型のソース拡散層及びドレイン拡
散層と、前記ソース拡散層及び前記ドレイン拡散層に隣
接してそれぞれ設けられた前記第１導電型のポケット層
とを形成する工程と、前記絶縁膜を除去する工程と、前
記半導体基板上に、電荷蓄積層を形成する工程と、前記
ソース拡散層と前記ドレイン拡散層との間の前記電荷蓄
積層上に、ゲート電極を形成する工程とを有することを
特徴とする不揮発性半導体記憶装置の製造方法によって
達成される。
の半導体基板上に絶縁膜を形成する工程と、前記半導体
基板に前記絶縁膜を介して不純物を導入し、前記第１導
電型と異なる第２導電型のソース拡散層及びドレイン拡
散層と、前記ソース拡散層及び前記ドレイン拡散層に隣
接してそれぞれ設けられた前記第１導電型のポケット層
とを形成する工程と、前記絶縁膜を除去する工程と、前
記半導体基板上に、電荷蓄積層を形成する工程と、前記
ソース拡散層と前記ドレイン拡散層との間の前記電荷蓄
積層上に、ゲート電極を形成する工程とを有することを
特徴とする不揮発性半導体記憶装置の製造方法によって
達成される。
【００３１】また、上記の不揮発性半導体記憶装置の製
造方法において、前記絶縁膜は、少なくとも一層のシリ
コン窒化膜を有し、前記ソース拡散層、前記ドレイン拡
散層及び前記ポケット層を形成する工程の後に、前記シ
リコン窒化膜をマスクとして前記半導体基板を選択的に
酸化してビット線酸化膜を形成する工程を更に有するよ
うにしてもよい。
造方法において、前記絶縁膜は、少なくとも一層のシリ
コン窒化膜を有し、前記ソース拡散層、前記ドレイン拡
散層及び前記ポケット層を形成する工程の後に、前記シ
リコン窒化膜をマスクとして前記半導体基板を選択的に
酸化してビット線酸化膜を形成する工程を更に有するよ
うにしてもよい。
【００３２】また、上記の不揮発性半導体記憶装置の製
造方法において、前記ソース拡散層、前記ドレイン拡散
層及び前記ポケット層を形成する工程の前に、前記シリ
コン窒化膜をマスクとして前記半導体基板を選択的に酸
化して素子分離膜を形成する工程を更に有するようにし
てもよい。
造方法において、前記ソース拡散層、前記ドレイン拡散
層及び前記ポケット層を形成する工程の前に、前記シリ
コン窒化膜をマスクとして前記半導体基板を選択的に酸
化して素子分離膜を形成する工程を更に有するようにし
てもよい。
【００３３】また、上記の不揮発性半導体記憶装置の製
造方法において、前記絶縁膜を形成する工程の前に、素
子分離膜を形成する工程を更に有し、前記絶縁膜は、前
記素子分離膜の形成後に形成され、前記電荷蓄積層を形
成する前に除去される犠牲酸化膜であるようにしてもよ
い。
造方法において、前記絶縁膜を形成する工程の前に、素
子分離膜を形成する工程を更に有し、前記絶縁膜は、前
記素子分離膜の形成後に形成され、前記電荷蓄積層を形
成する前に除去される犠牲酸化膜であるようにしてもよ
い。
【００３４】また、上記の不揮発性半導体記憶装置の製
造方法において、前記電荷蓄積層は、少なくとも一層の
シリコン窒化膜を有し、前記電荷蓄積層を形成する工程
の後に、前記シリコン窒化膜をマスクとして前記半導体
基板を選択的に酸化してビット線酸化膜を形成する工程
を更に有するようにしてもよい。
造方法において、前記電荷蓄積層は、少なくとも一層の
シリコン窒化膜を有し、前記電荷蓄積層を形成する工程
の後に、前記シリコン窒化膜をマスクとして前記半導体
基板を選択的に酸化してビット線酸化膜を形成する工程
を更に有するようにしてもよい。
【００３５】また、上記の不揮発性半導体記憶装置の製
造方法において、前記電荷蓄積層は、少なくとも一層の
シリコン酸化膜を有し、前記シリコン酸化膜は、前記半
導体基板上に熱酸化により形成され、前記ソース拡散層
及び前記ドレイン拡散層上における膜厚が他の領域の膜
厚よりも厚くなるように形成されているようにしてもよ
い。
造方法において、前記電荷蓄積層は、少なくとも一層の
シリコン酸化膜を有し、前記シリコン酸化膜は、前記半
導体基板上に熱酸化により形成され、前記ソース拡散層
及び前記ドレイン拡散層上における膜厚が他の領域の膜
厚よりも厚くなるように形成されているようにしてもよ
い。
【００３６】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による不揮発性半導体記憶装置の製造方法につい
て図１乃至図６を用いて説明する。
施形態による不揮発性半導体記憶装置の製造方法につい
て図１乃至図６を用いて説明する。
【００３７】図１は本実施形態による不揮発性半導体記
憶装置の構造を示す平面図及び断面図、図２は本実施形
態による不揮発性半導体記憶装置の等価回路を示す図、
図３乃至図６は本実施形態による不揮発性半導体記憶装
置の製造方法を示す工程断面図である。
憶装置の構造を示す平面図及び断面図、図２は本実施形
態による不揮発性半導体記憶装置の等価回路を示す図、
図３乃至図６は本実施形態による不揮発性半導体記憶装
置の製造方法を示す工程断面図である。
【００３８】はじめに、本実施形態による不揮発性半導
体記憶装置の構造について図１及び図２を用いて説明す
る。なお、図１（ａ）は本実施形態による不揮発性半導
体記憶装置を示す平面図であり、図１（ｂ）は（ａ）図
のＡ−Ａ′線断面図である。
体記憶装置の構造について図１及び図２を用いて説明す
る。なお、図１（ａ）は本実施形態による不揮発性半導
体記憶装置を示す平面図であり、図１（ｂ）は（ａ）図
のＡ−Ａ′線断面図である。
【００３９】シリコン基板１０には、紙面垂直方向に延
在するｎ+拡散層よりなり、メモリセルトランジスタの
ソース／ドレイン拡散層を兼ねる複数のビット線２０が
形成されている。ビット線２０上には、ビット線２０と
ワード線４０とを分離するビット線酸化膜３２が形成さ
れている。ビット線２０間の領域のシリコン基板１０の
両側には、ポケット層を構成するｐ-拡散層１８が形成
されている。ビット線２０間の領域のシリコン基板１０
上には、シリコン酸化膜２６／シリコン窒化膜２４／シ
リコン酸化膜２２の積層膜よりなる電荷蓄積層２８が形
成されている。ビット線酸化膜３２及び電荷蓄積層２８
上には、シリコン酸化膜３４と、ビット線と交わる方向
に延在する複数のワード線４０が形成されている。こう
して、単層ゲートよりなるメモリセルトランジスタが構
成されている。
在するｎ+拡散層よりなり、メモリセルトランジスタの
ソース／ドレイン拡散層を兼ねる複数のビット線２０が
形成されている。ビット線２０上には、ビット線２０と
ワード線４０とを分離するビット線酸化膜３２が形成さ
れている。ビット線２０間の領域のシリコン基板１０の
両側には、ポケット層を構成するｐ-拡散層１８が形成
されている。ビット線２０間の領域のシリコン基板１０
上には、シリコン酸化膜２６／シリコン窒化膜２４／シ
リコン酸化膜２２の積層膜よりなる電荷蓄積層２８が形
成されている。ビット線酸化膜３２及び電荷蓄積層２８
上には、シリコン酸化膜３４と、ビット線と交わる方向
に延在する複数のワード線４０が形成されている。こう
して、単層ゲートよりなるメモリセルトランジスタが構
成されている。
【００４０】図１に示す不揮発性半導体記憶装置の等価
回路は図２に示すようになる。ワード線４０は、紙面横
方向に延在して複数本設けられており、同方向に延在す
る複数のメモリセルトランジスタのゲート電極（コント
ロールゲート）を兼ねる配線層を構成している。ビット
線２０は、紙面縦方向に延在して複数本設けられてお
り、メモリセルトランジスタのソース／ドレイン拡散層
に接続されている。メモリセルトランジスタのソース拡
散層及びドレイン拡散層にはそれぞれ異なるビット線２
０が接続されており、隣接するメモリセルトランジスタ
に接続されるビット線２０は共通化されている。
回路は図２に示すようになる。ワード線４０は、紙面横
方向に延在して複数本設けられており、同方向に延在す
る複数のメモリセルトランジスタのゲート電極（コント
ロールゲート）を兼ねる配線層を構成している。ビット
線２０は、紙面縦方向に延在して複数本設けられてお
り、メモリセルトランジスタのソース／ドレイン拡散層
に接続されている。メモリセルトランジスタのソース拡
散層及びドレイン拡散層にはそれぞれ異なるビット線２
０が接続されており、隣接するメモリセルトランジスタ
に接続されるビット線２０は共通化されている。
【００４１】図１に示す単層ゲートの不揮発性半導体記
憶装置における情報の書き込みは、ポケット層であるｐ
-拡散層１８を介してビット線２０間を流れるホットエ
レクトロンを電荷蓄積層２８に注入することにより行
う。注入された電子は、ビット線酸化膜３２とシリコン
基板１０との界面近傍の電荷蓄積層２８に蓄積され、定
常状態ではそのまま保持される。これにより、蓄積され
た電子を記憶情報とする不揮発性の記憶素子として機能
することができる。一方、情報の消去は、ｐ-拡散層１
８を介してビット線２０間を流れるホットホールを電荷
蓄積層２８に注入して電子を補償することにより行う。
また、記憶情報の読み出しは、ワード線４０に電圧を印
加した際に流れるビット線２０間の電流を検知すること
により行う。
憶装置における情報の書き込みは、ポケット層であるｐ
-拡散層１８を介してビット線２０間を流れるホットエ
レクトロンを電荷蓄積層２８に注入することにより行
う。注入された電子は、ビット線酸化膜３２とシリコン
基板１０との界面近傍の電荷蓄積層２８に蓄積され、定
常状態ではそのまま保持される。これにより、蓄積され
た電子を記憶情報とする不揮発性の記憶素子として機能
することができる。一方、情報の消去は、ｐ-拡散層１
８を介してビット線２０間を流れるホットホールを電荷
蓄積層２８に注入して電子を補償することにより行う。
また、記憶情報の読み出しは、ワード線４０に電圧を印
加した際に流れるビット線２０間の電流を検知すること
により行う。
【００４２】次に、本実施形態による不揮発性半導体記
憶装置の製造方法について図３乃至図６を用いて説明す
る。なお、図３乃至図５はメモリセル領域における工程
断面図であり、図６は周辺回路領域における工程断面図
である。
憶装置の製造方法について図３乃至図６を用いて説明す
る。なお、図３乃至図５はメモリセル領域における工程
断面図であり、図６は周辺回路領域における工程断面図
である。
【００４３】まず、ｐ形のシリコン基板１０上に、例え
ば通常のＬＯＣＯＳ法により、膜厚２００〜８００ｎｍ
程度の素子分離膜１２を形成し、素子領域を画定する。
なお、メモリセル領域には素子分離膜１２は形成されな
い。
ば通常のＬＯＣＯＳ法により、膜厚２００〜８００ｎｍ
程度の素子分離膜１２を形成し、素子領域を画定する。
なお、メモリセル領域には素子分離膜１２は形成されな
い。
【００４４】次いで、ＬＯＣＯＳ法により素子分離膜１
２を形成する際に用いた酸化マスクのシリコン窒化膜
（図示せず）と応力緩和のためのパッド酸化膜（図示せ
ず）とを除去した後、シリコン基板１０を熱酸化し、膜
厚約５〜１０ｎｍ程度のシリコン酸化膜よりなる犠牲酸
化膜１４を形成する（図３（ａ）、図６（ａ））。な
お、犠牲酸化膜１４は、素子分離膜１２の形成過程にお
いて形成されるホワイトリボンを除去するための膜であ
る。
２を形成する際に用いた酸化マスクのシリコン窒化膜
（図示せず）と応力緩和のためのパッド酸化膜（図示せ
ず）とを除去した後、シリコン基板１０を熱酸化し、膜
厚約５〜１０ｎｍ程度のシリコン酸化膜よりなる犠牲酸
化膜１４を形成する（図３（ａ）、図６（ａ））。な
お、犠牲酸化膜１４は、素子分離膜１２の形成過程にお
いて形成されるホワイトリボンを除去するための膜であ
る。
【００４５】次いで、通常のリソグラフィー技術を用
い、犠牲酸化膜１４上に、ビット線の形成予定領域を露
出するフォトレジスト膜１６を形成する。なお、フォト
レジスト膜１６は、紙面垂直方向に延在するストライプ
パターンとなる。また、周辺回路領域は、フォトレジス
ト膜１６により覆われる（図６（ｂ））。
い、犠牲酸化膜１４上に、ビット線の形成予定領域を露
出するフォトレジスト膜１６を形成する。なお、フォト
レジスト膜１６は、紙面垂直方向に延在するストライプ
パターンとなる。また、周辺回路領域は、フォトレジス
ト膜１６により覆われる（図６（ｂ））。
【００４６】次いで、フォトレジスト膜１６をマスクと
してＢ+（硼素）イオンをイオン注入し、シリコン基板
１０中に、ポケット層となるｐ-拡散層１８を形成す
る。例えば、Ｂ+イオンを、加速エネルギーを５０〜６
０ｋｅＶ、ドーズ量を１．０〜３．０×１０13ｃｍ-2と
して、シリコン基板１０の法線方向から約２０〜４０°
傾けて斜め方向からイオン注入を行い、ｐ-拡散層１８
を形成する（図３（ｂ））。斜めイオン注入を行うの
は、ポケット層１８がソース／ドレイン拡散層領域の電
界を高めてホットキャリア発生効率を向上とともにパン
チスルーストッパとしても機能するものであり、ソース
／ドレイン拡散層領域よりチャネル側に迫り出して設け
る必要があるからである。
してＢ+（硼素）イオンをイオン注入し、シリコン基板
１０中に、ポケット層となるｐ-拡散層１８を形成す
る。例えば、Ｂ+イオンを、加速エネルギーを５０〜６
０ｋｅＶ、ドーズ量を１．０〜３．０×１０13ｃｍ-2と
して、シリコン基板１０の法線方向から約２０〜４０°
傾けて斜め方向からイオン注入を行い、ｐ-拡散層１８
を形成する（図３（ｂ））。斜めイオン注入を行うの
は、ポケット層１８がソース／ドレイン拡散層領域の電
界を高めてホットキャリア発生効率を向上とともにパン
チスルーストッパとしても機能するものであり、ソース
／ドレイン拡散層領域よりチャネル側に迫り出して設け
る必要があるからである。
【００４７】なお、本実施形態による不揮発性半導体記
憶装置の製造方法では、電荷蓄積層ではなく犠牲酸化膜
１４を通してイオン注入することによりｐ-拡散層１８
を形成するので、電荷蓄積層を通してイオン注入をする
従来の不揮発性半導体記憶装置の製造方法と異なり、ｐ
-拡散層１８形成過程において電荷蓄積層にイオン注入
ダメージが導入されることはない。
憶装置の製造方法では、電荷蓄積層ではなく犠牲酸化膜
１４を通してイオン注入することによりｐ-拡散層１８
を形成するので、電荷蓄積層を通してイオン注入をする
従来の不揮発性半導体記憶装置の製造方法と異なり、ｐ
-拡散層１８形成過程において電荷蓄積層にイオン注入
ダメージが導入されることはない。
【００４８】次いで、フォトレジスト膜１６をマスクと
してＡｓ+（砒素）イオンをイオン注入し、シリコン基
板１０中に、ソース／ドレイン拡散層領域を兼ねるビッ
ト線２０を形成する（図３（ｃ））。例えば、Ａｓ+イ
オンを、加速エネルギーを５０〜６０ｋｅＶ、ドーズ量
を１．０〜３．０×１０15ｃｍ-2としてイオン注入を行
い、ｎ+拡散層よりなるビット線２０を形成する。
してＡｓ+（砒素）イオンをイオン注入し、シリコン基
板１０中に、ソース／ドレイン拡散層領域を兼ねるビッ
ト線２０を形成する（図３（ｃ））。例えば、Ａｓ+イ
オンを、加速エネルギーを５０〜６０ｋｅＶ、ドーズ量
を１．０〜３．０×１０15ｃｍ-2としてイオン注入を行
い、ｎ+拡散層よりなるビット線２０を形成する。
【００４９】このようにしてｐ-拡散層１８及びビット
線２０を形成することにより、ビット線２０の形成領域
ではアクセプタ不純物が補償され、ｐ-拡散層１８はビ
ット線２０間の領域のシリコン基板１０の両側にのみ残
存する。これにより、ポケット構造が形成される。
線２０を形成することにより、ビット線２０の形成領域
ではアクセプタ不純物が補償され、ｐ-拡散層１８はビ
ット線２０間の領域のシリコン基板１０の両側にのみ残
存する。これにより、ポケット構造が形成される。
【００５０】次いで、通常のレジストアッシング処理に
よりフォトレジスト膜１６を除去し、弗酸系の水溶液を
用いたウェットエッチングにより犠牲酸化膜１４を除去
する（図３（ｄ））。
よりフォトレジスト膜１６を除去し、弗酸系の水溶液を
用いたウェットエッチングにより犠牲酸化膜１４を除去
する（図３（ｄ））。
【００５１】次いで、シリコン基板１０上に、例えば熱
酸化法により、膜厚約５〜１０ｎｍのシリコン酸化膜２
２を形成する。この際、ビット線２０の形成領域は高ド
ーズイオン注入によるダメージを受けているため、この
領域では増速酸化によりビット線２０が形成されていな
い領域に形成される膜厚の２倍弱程度の膜厚のシリコン
酸化膜２２が形成される（図４（ａ））。
酸化法により、膜厚約５〜１０ｎｍのシリコン酸化膜２
２を形成する。この際、ビット線２０の形成領域は高ド
ーズイオン注入によるダメージを受けているため、この
領域では増速酸化によりビット線２０が形成されていな
い領域に形成される膜厚の２倍弱程度の膜厚のシリコン
酸化膜２２が形成される（図４（ａ））。
【００５２】次いで、シリコン酸化膜２２上に、例えば
ＣＶＤ法により、膜厚約２〜１５ｎｍ程度のシリコン窒
化膜２４を形成する。
ＣＶＤ法により、膜厚約２〜１５ｎｍ程度のシリコン窒
化膜２４を形成する。
【００５３】次いで、シリコン窒化膜２４上に、例えば
熱酸化法により、膜厚約５〜１０ｎｍのシリコン酸化膜
２６を形成する。
熱酸化法により、膜厚約５〜１０ｎｍのシリコン酸化膜
２６を形成する。
【００５４】こうして、シリコン酸化膜２６／シリコン
窒化膜２４／シリコン酸化膜２２の積層構造よりなる電
荷蓄積層２８を形成する（図４（ｂ））。なお、本実施
形態では、シリコン酸化膜２６／シリコン窒化膜２４／
シリコン酸化膜２２の積層構造を電荷蓄積層２８として
表現するが、実際に電荷が蓄積されるのはシリコン窒化
膜２４である。
窒化膜２４／シリコン酸化膜２２の積層構造よりなる電
荷蓄積層２８を形成する（図４（ｂ））。なお、本実施
形態では、シリコン酸化膜２６／シリコン窒化膜２４／
シリコン酸化膜２２の積層構造を電荷蓄積層２８として
表現するが、実際に電荷が蓄積されるのはシリコン窒化
膜２４である。
【００５５】次いで、通常のリソグラフィー技術を用
い、電荷蓄積層２８上に、ビット線２０間の素子領域を
覆うフォトレジスト膜３０を形成する。
い、電荷蓄積層２８上に、ビット線２０間の素子領域を
覆うフォトレジスト膜３０を形成する。
【００５６】次いで、ドライエッチングにより、フォト
レジスト膜３０をマスクとしてシリコン酸化膜２６及び
シリコン窒化膜２４をエッチングする（図４（ｃ））。
レジスト膜３０をマスクとしてシリコン酸化膜２６及び
シリコン窒化膜２４をエッチングする（図４（ｃ））。
【００５７】この際、フォトレジスト膜３０の端部が増
速酸化により膜厚の厚くなったシリコン酸化膜２６上に
位置するようにパターンをレイアウトすることにより、
シリコン酸化膜２６及びシリコン窒化膜２４をエッチン
グする際のオーバーエッチングによりシリコン酸化膜２
２が完全に除去されることを防止することができる。し
たがって、従来の不揮発性半導体記憶装置の製造方法と
比較して、エッチングダメージによる素子特性の劣化を
抑制することができる。
速酸化により膜厚の厚くなったシリコン酸化膜２６上に
位置するようにパターンをレイアウトすることにより、
シリコン酸化膜２６及びシリコン窒化膜２４をエッチン
グする際のオーバーエッチングによりシリコン酸化膜２
２が完全に除去されることを防止することができる。し
たがって、従来の不揮発性半導体記憶装置の製造方法と
比較して、エッチングダメージによる素子特性の劣化を
抑制することができる。
【００５８】次いで、フォトレジスト膜３０を除去した
後、シリコン基板１０を熱酸化し、ビット線２０上に膜
厚約５０〜１００ｎｍ程度のビット線酸化膜３２を形成
する。なお、ビット線２０間の領域及び周辺回路領域
は、酸化マスクとして機能するシリコン窒化膜２４が形
成されているため、下地のシリコン基板１０は酸化され
ない。
後、シリコン基板１０を熱酸化し、ビット線２０上に膜
厚約５０〜１００ｎｍ程度のビット線酸化膜３２を形成
する。なお、ビット線２０間の領域及び周辺回路領域
は、酸化マスクとして機能するシリコン窒化膜２４が形
成されているため、下地のシリコン基板１０は酸化され
ない。
【００５９】次いで、熱酸化法により、膜厚約５〜１０
ｎｍ程度のシリコン酸化膜３４を形成する（図５
（ａ））。シリコン酸化膜３４は、後工程で形成するワ
ード線とシリコン窒化膜２４とが直接接することにより
データ保持特性が低下するのを防止するための膜であ
る。なお、シリコン酸化膜３４は、周辺回路トランジス
タのゲート絶縁膜４４を形成するための酸化工程におい
てゲート絶縁膜４４と同時に形成することができる。
ｎｍ程度のシリコン酸化膜３４を形成する（図５
（ａ））。シリコン酸化膜３４は、後工程で形成するワ
ード線とシリコン窒化膜２４とが直接接することにより
データ保持特性が低下するのを防止するための膜であ
る。なお、シリコン酸化膜３４は、周辺回路トランジス
タのゲート絶縁膜４４を形成するための酸化工程におい
てゲート絶縁膜４４と同時に形成することができる。
【００６０】次いで、全面に、ワード線となる導電膜を
堆積する。例えば、まず、ＣＶＤ法により、膜厚約１０
０〜１５０ｎｍ程度の多結晶シリコン膜３６を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜３６に不純物としてＰ（燐）を高濃度
に導入し、低抵抗化する。次いで、多結晶シリコン膜３
６上に、例えばＣＶＤ法により、膜厚約１００〜１５０
ｎｍのＷＳｉ（タングステンシリサイド）膜３８を堆積
する。こうして、ＷＳｉ膜３８／多結晶シリコン膜３６
よりなるポリサイド構造の積層膜を形成する。
堆積する。例えば、まず、ＣＶＤ法により、膜厚約１０
０〜１５０ｎｍ程度の多結晶シリコン膜３６を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜３６に不純物としてＰ（燐）を高濃度
に導入し、低抵抗化する。次いで、多結晶シリコン膜３
６上に、例えばＣＶＤ法により、膜厚約１００〜１５０
ｎｍのＷＳｉ（タングステンシリサイド）膜３８を堆積
する。こうして、ＷＳｉ膜３８／多結晶シリコン膜３６
よりなるポリサイド構造の積層膜を形成する。
【００６１】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、ＷＳｉ膜３８／多結晶シリコン膜
３６よりなる積層膜をパターニングし、ＷＳｉ膜３８／
多結晶シリコン膜３６よりなるワード線４０と、周辺回
路用トランジスタのゲート電極４６とを形成する（図５
（ｂ）、図６（ｄ））。なお、ワード線４０は、ビット
線２０と交わる方向に複数延在する。
ッチング技術を用い、ＷＳｉ膜３８／多結晶シリコン膜
３６よりなる積層膜をパターニングし、ＷＳｉ膜３８／
多結晶シリコン膜３６よりなるワード線４０と、周辺回
路用トランジスタのゲート電極４６とを形成する（図５
（ｂ）、図６（ｄ））。なお、ワード線４０は、ビット
線２０と交わる方向に複数延在する。
【００６２】次いで、ビット線酸化膜３２及びワード線
４０をマスクとしてイオン注入を行い、メモリセル部の
アイソレーションのためのチャネルカット層（図示せ
ず）を形成する。例えば、Ｂ+イオンを、加速エネルギ
ーを２０〜３０ｋｅＶ、ドーズ量を１．０〜３．０×１
０12ｃｍ-2としてイオン注入し、チャネルカット層を形
成する。
４０をマスクとしてイオン注入を行い、メモリセル部の
アイソレーションのためのチャネルカット層（図示せ
ず）を形成する。例えば、Ｂ+イオンを、加速エネルギ
ーを２０〜３０ｋｅＶ、ドーズ量を１．０〜３．０×１
０12ｃｍ-2としてイオン注入し、チャネルカット層を形
成する。
【００６３】次いで、全面に、例えばＣＶＤ法により、
膜厚約２０〜３０ｎｍ程度のシリコン窒化膜、膜厚約１
００〜１５０ｎｍ程度のシリコン酸化膜、及び、膜厚約
６００〜９００ｎｍ程度のＢＰＳＧ膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜４２を形成す
る。
膜厚約２０〜３０ｎｍ程度のシリコン窒化膜、膜厚約１
００〜１５０ｎｍ程度のシリコン酸化膜、及び、膜厚約
６００〜９００ｎｍ程度のＢＰＳＧ膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜４２を形成す
る。
【００６４】この後、通常の半導体装置の製造方法と同
様にして、層間絶縁膜１２２上に、所定の配線層等（図
示せず）を形成する。
様にして、層間絶縁膜１２２上に、所定の配線層等（図
示せず）を形成する。
【００６５】このように、本実施形態によれば、電荷蓄
積層ではなく犠牲酸化膜を通してイオン注入することに
よりｐ-拡散層を形成するので、電荷蓄積層を通してイ
オン注入をする従来の不揮発性半導体記憶装置の製造方
法のようにｐ-拡散層形成過程において電荷蓄積層にイ
オン注入ダメージが導入されることはない。これによ
り、不揮発性半導体記憶装置のサイクリング特性やデー
タリテンション特性の劣化を向上することができる。
積層ではなく犠牲酸化膜を通してイオン注入することに
よりｐ-拡散層を形成するので、電荷蓄積層を通してイ
オン注入をする従来の不揮発性半導体記憶装置の製造方
法のようにｐ-拡散層形成過程において電荷蓄積層にイ
オン注入ダメージが導入されることはない。これによ
り、不揮発性半導体記憶装置のサイクリング特性やデー
タリテンション特性の劣化を向上することができる。
【００６６】また、電荷蓄積層のボトム酸化膜がビット
線上において選択的に厚く形成するので、電荷蓄積層の
パターニング過程において下地の基板に与えるダメージ
を抑制することができる。したがって、従来の不揮発性
半導体記憶装置の製造方法と比較して、エッチングダメ
ージによる素子特性の劣化を抑制することができる。
線上において選択的に厚く形成するので、電荷蓄積層の
パターニング過程において下地の基板に与えるダメージ
を抑制することができる。したがって、従来の不揮発性
半導体記憶装置の製造方法と比較して、エッチングダメ
ージによる素子特性の劣化を抑制することができる。
【００６７】なお、上記実施形態では、犠牲酸化膜１４
を介してｐ-拡散層１８及びビット線２０を形成した
が、シリコン基板１０上に形成された他の膜を介して形
成することもできる。例えば、素子分離膜１２の形成過
程において使用するパッド酸化膜及び酸化マスクのシリ
コン窒化膜を残しておき、これら膜を介してイオン注入
するようにしてもよい。
を介してｐ-拡散層１８及びビット線２０を形成した
が、シリコン基板１０上に形成された他の膜を介して形
成することもできる。例えば、素子分離膜１２の形成過
程において使用するパッド酸化膜及び酸化マスクのシリ
コン窒化膜を残しておき、これら膜を介してイオン注入
するようにしてもよい。
【００６８】［第２実施形態］本発明の第２実施形態に
よる不揮発性半導体記憶装置の製造方法について図７乃
至図１０を用いて説明する。なお、第１実施形態による
不揮発性半導体記憶装置と同一の構成要素には同一の符
号を付し、説明を省略し或いは簡略にする。
よる不揮発性半導体記憶装置の製造方法について図７乃
至図１０を用いて説明する。なお、第１実施形態による
不揮発性半導体記憶装置と同一の構成要素には同一の符
号を付し、説明を省略し或いは簡略にする。
【００６９】図７乃至図１０は本実施形態による不揮発
性半導体記憶装置の製造方法を示す工程断面図である。
なお、図７乃至図９はメモリセル領域における工程断面
図であり、図１０は周辺回路領域における工程断面図で
ある。
性半導体記憶装置の製造方法を示す工程断面図である。
なお、図７乃至図９はメモリセル領域における工程断面
図であり、図１０は周辺回路領域における工程断面図で
ある。
【００７０】まず、ｐ形のシリコン基板１０上に、例え
ば通常のＬＯＣＯＳ法により、膜厚２００〜８００ｎｍ
程度の素子分離膜１２を形成し、素子領域を画定する。
ば通常のＬＯＣＯＳ法により、膜厚２００〜８００ｎｍ
程度の素子分離膜１２を形成し、素子領域を画定する。
【００７１】次いで、ＬＯＣＯＳ法により素子分離膜１
２を形成する際に用いたシリコン窒化膜とパッド酸化膜
とを除去した後、熱酸化法により、膜厚５〜１０ｎｍ程
度のシリコン酸化膜よりなる犠牲酸化膜１４を形成す
る。
２を形成する際に用いたシリコン窒化膜とパッド酸化膜
とを除去した後、熱酸化法により、膜厚５〜１０ｎｍ程
度のシリコン酸化膜よりなる犠牲酸化膜１４を形成す
る。
【００７２】次いで、全面に、例えばＣＶＤ法により、
膜厚約２〜１５ｎｍ程度のシリコン窒化膜４８を形成す
る（図７（ａ）、図１０（ａ））。
膜厚約２〜１５ｎｍ程度のシリコン窒化膜４８を形成す
る（図７（ａ）、図１０（ａ））。
【００７３】次いで、通常のリソグラフィー技術を用
い、犠牲酸化膜１４上に、ビット線の形成予定領域を露
出するフォトレジスト膜１６を形成する。この際、周辺
回路領域は、フォトレジスト膜１６により覆われる（図
１０（ｂ））。
い、犠牲酸化膜１４上に、ビット線の形成予定領域を露
出するフォトレジスト膜１６を形成する。この際、周辺
回路領域は、フォトレジスト膜１６により覆われる（図
１０（ｂ））。
【００７４】次いで、フォトレジスト膜１６をマスクと
してＢ+イオンをイオン注入し、シリコン基板１０中
に、ポケット層となるｐ-拡散層１８を形成する（図７
（ｂ））。例えば、Ｂ+イオンを、加速エネルギーを５
０〜６０ｋｅＶ、ドーズ量を１．０〜３．０×１０13ｃ
ｍ-2として、シリコン基板１０の法線方向から約２０〜
４０°傾けて斜め方向からイオン注入を行い、ｐ-拡散
層１８を形成する。
してＢ+イオンをイオン注入し、シリコン基板１０中
に、ポケット層となるｐ-拡散層１８を形成する（図７
（ｂ））。例えば、Ｂ+イオンを、加速エネルギーを５
０〜６０ｋｅＶ、ドーズ量を１．０〜３．０×１０13ｃ
ｍ-2として、シリコン基板１０の法線方向から約２０〜
４０°傾けて斜め方向からイオン注入を行い、ｐ-拡散
層１８を形成する。
【００７５】なお、本実施形態による不揮発性半導体記
憶装置の製造方法では、電荷蓄積層ではなく犠牲酸化膜
１４及びシリコン窒化膜４８を通してイオン注入するこ
とによりｐ-拡散層１８を形成するので、電荷蓄積層を
通してイオン注入をする従来の不揮発性半導体記憶装置
の製造方法と異なり、ｐ-拡散層１８形成過程において
電荷蓄積層にイオン注入ダメージが導入されることはな
い。
憶装置の製造方法では、電荷蓄積層ではなく犠牲酸化膜
１４及びシリコン窒化膜４８を通してイオン注入するこ
とによりｐ-拡散層１８を形成するので、電荷蓄積層を
通してイオン注入をする従来の不揮発性半導体記憶装置
の製造方法と異なり、ｐ-拡散層１８形成過程において
電荷蓄積層にイオン注入ダメージが導入されることはな
い。
【００７６】次いで、フォトレジスト膜１６をマスクと
してＡｓ+イオンをイオン注入し、シリコン基板１０中
に、ソース／ドレイン拡散層領域を兼ねるビット線２０
を形成する（図７（ｃ））。例えば、Ａｓ+イオンを、
加速エネルギーを５０〜６０ｋｅＶ、ドーズ量を１．０
〜３．０×１０15ｃｍ-2としてイオン注入を行い、ｎ +
拡散層よりなるビット線２０を形成する。
してＡｓ+イオンをイオン注入し、シリコン基板１０中
に、ソース／ドレイン拡散層領域を兼ねるビット線２０
を形成する（図７（ｃ））。例えば、Ａｓ+イオンを、
加速エネルギーを５０〜６０ｋｅＶ、ドーズ量を１．０
〜３．０×１０15ｃｍ-2としてイオン注入を行い、ｎ +
拡散層よりなるビット線２０を形成する。
【００７７】次いで、フォトレジスト膜１６をマスクと
してシリコン窒化膜４８をエッチングする（図７
（ｄ））。
してシリコン窒化膜４８をエッチングする（図７
（ｄ））。
【００７８】次いで、通常のレジストアッシング処理に
よりフォトレジスト膜１６を除去した後、シリコン窒化
膜４８を酸化マスクとしてシリコン基板１０を熱酸化
し、ビット線２０上にビット線酸化膜３２を形成する
（図８（ａ））。
よりフォトレジスト膜１６を除去した後、シリコン窒化
膜４８を酸化マスクとしてシリコン基板１０を熱酸化
し、ビット線２０上にビット線酸化膜３２を形成する
（図８（ａ））。
【００７９】次いで、例えばリン酸ボイルによりシリコ
ン窒化膜４８を除去し、例えば弗酸系の水溶液を用いた
ウェットエッチングにより犠牲酸化膜１４を除去する
（図８（ｂ））。
ン窒化膜４８を除去し、例えば弗酸系の水溶液を用いた
ウェットエッチングにより犠牲酸化膜１４を除去する
（図８（ｂ））。
【００８０】次いで、シリコン基板１０を熱酸化し、膜
厚約５〜１０ｎｍのシリコン酸化膜２２を形成する。
厚約５〜１０ｎｍのシリコン酸化膜２２を形成する。
【００８１】次いで、シリコン酸化膜２２上に、例えば
ＣＶＤ法により、膜厚約２〜１５ｎｍ程度のシリコン窒
化膜２４を形成する。
ＣＶＤ法により、膜厚約２〜１５ｎｍ程度のシリコン窒
化膜２４を形成する。
【００８２】次いで、シリコン窒化膜２４上に、例えば
熱酸化法により、膜厚約５〜１０ｎｍのシリコン酸化膜
２６を形成する。
熱酸化法により、膜厚約５〜１０ｎｍのシリコン酸化膜
２６を形成する。
【００８３】こうして、シリコン酸化膜２６／シリコン
窒化膜２４／シリコン酸化膜２２の積層構造よりなる電
荷蓄積層２８を形成する（図８（ｃ））。
窒化膜２４／シリコン酸化膜２２の積層構造よりなる電
荷蓄積層２８を形成する（図８（ｃ））。
【００８４】次いで、通常のリソグラフィー技術を用
い、電荷蓄積層２８上に、ビット線２０間の素子領域を
露出するフォトレジスト膜３０を形成する。
い、電荷蓄積層２８上に、ビット線２０間の素子領域を
露出するフォトレジスト膜３０を形成する。
【００８５】次いで、ドライエッチングにより、フォト
レジスト膜３０をマスクとしてシリコン酸化膜２６及び
シリコン窒化膜２４をエッチングする（図８（ｄ））。
レジスト膜３０をマスクとしてシリコン酸化膜２６及び
シリコン窒化膜２４をエッチングする（図８（ｄ））。
【００８６】この際、フォトレジスト膜３０の端部がビ
ット線酸化膜３２上に位置するようにパターンをレイア
ウトすることにより、シリコン酸化膜２６及びシリコン
窒化膜２４をエッチングする際のオーバーエッチングに
よりシリコン酸化膜２２が完全に除去されることを防止
することができる。したがって、従来の不揮発性半導体
記憶装置の製造方法と比較して、エッチングダメージに
よる素子特性の劣化を抑制することができる。
ット線酸化膜３２上に位置するようにパターンをレイア
ウトすることにより、シリコン酸化膜２６及びシリコン
窒化膜２４をエッチングする際のオーバーエッチングに
よりシリコン酸化膜２２が完全に除去されることを防止
することができる。したがって、従来の不揮発性半導体
記憶装置の製造方法と比較して、エッチングダメージに
よる素子特性の劣化を抑制することができる。
【００８７】次いで、フォトレジスト膜３０を除去した
後、熱酸化法により、膜厚約５〜１０ｎｍ程度のシリコ
ン酸化膜３４を形成する。なお、第１実施形態による不
揮発性半導体記憶装置の製造方法と同様に、シリコン酸
化膜３４は、周辺回路トランジスタのゲート電極形成４
４のための酸化工程において同時に形成することができ
る（図９（ａ）、図１０（ｃ））。
後、熱酸化法により、膜厚約５〜１０ｎｍ程度のシリコ
ン酸化膜３４を形成する。なお、第１実施形態による不
揮発性半導体記憶装置の製造方法と同様に、シリコン酸
化膜３４は、周辺回路トランジスタのゲート電極形成４
４のための酸化工程において同時に形成することができ
る（図９（ａ）、図１０（ｃ））。
【００８８】次いで、全面に、ワード線となる導電膜を
堆積する。例えば、まず、ＣＶＤ法により、膜厚約１０
０〜１５０ｎｍ程度の多結晶シリコン膜３６を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜３６に不純物としてＰ（燐）を高濃度
に導入し、低抵抗化する。次いで、多結晶シリコン膜３
６上に、例えばＣＶＤ法により、膜厚約１００〜１５０
ｎｍのＷＳｉ（タングステンシリサイド）膜３８を堆積
する。こうして、ＷＳｉ膜３８／多結晶シリコン膜３６
よりなるポリサイド構造の積層膜を形成する。
堆積する。例えば、まず、ＣＶＤ法により、膜厚約１０
０〜１５０ｎｍ程度の多結晶シリコン膜３６を堆積す
る。次いで、例えば気相拡散法やイオン注入法により、
多結晶シリコン膜３６に不純物としてＰ（燐）を高濃度
に導入し、低抵抗化する。次いで、多結晶シリコン膜３
６上に、例えばＣＶＤ法により、膜厚約１００〜１５０
ｎｍのＷＳｉ（タングステンシリサイド）膜３８を堆積
する。こうして、ＷＳｉ膜３８／多結晶シリコン膜３６
よりなるポリサイド構造の積層膜を形成する。
【００８９】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、ＷＳｉ膜３８／多結晶シリコン膜
３６よりなる積層膜をパターニングし、ＷＳｉ膜３８／
多結晶シリコン膜３６よりなるワード線４０と周辺回路
用トランジスタのゲート電極４６とを形成する（図９
（ｂ）、図１０（ｄ））。
ッチング技術を用い、ＷＳｉ膜３８／多結晶シリコン膜
３６よりなる積層膜をパターニングし、ＷＳｉ膜３８／
多結晶シリコン膜３６よりなるワード線４０と周辺回路
用トランジスタのゲート電極４６とを形成する（図９
（ｂ）、図１０（ｄ））。
【００９０】次いで、ビット線酸化膜３２及びワード線
４０をマスクとしてイオン注入を行い、メモリセル部の
アイソレーションのためのチャネルカット層（図示せ
ず）を形成する。例えば、Ｂ+イオンを、加速エネルギ
ーを２０〜３０ｋｅＶ、ドーズ量を１．０〜３．０×１
０12ｃｍ-2としてイオン注入し、チャネルカット層を形
成する。
４０をマスクとしてイオン注入を行い、メモリセル部の
アイソレーションのためのチャネルカット層（図示せ
ず）を形成する。例えば、Ｂ+イオンを、加速エネルギ
ーを２０〜３０ｋｅＶ、ドーズ量を１．０〜３．０×１
０12ｃｍ-2としてイオン注入し、チャネルカット層を形
成する。
【００９１】次いで、全面に、例えばＣＶＤ法により、
膜厚約２０〜３０ｎｍ程度のシリコン窒化膜、膜厚約１
００〜１５０ｎｍ程度のシリコン酸化膜、及び、膜厚約
６００〜９００ｎｍ程度のＢＰＳＧ膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜４２を形成す
る。
膜厚約２０〜３０ｎｍ程度のシリコン窒化膜、膜厚約１
００〜１５０ｎｍ程度のシリコン酸化膜、及び、膜厚約
６００〜９００ｎｍ程度のＢＰＳＧ膜等を順次堆積し、
これら絶縁膜の積層膜よりなる層間絶縁膜４２を形成す
る。
【００９２】この後、通常の半導体装置の製造方法と同
様にして、層間絶縁膜１２２上に、所定の配線層等（図
示せず）を形成する（図９（ｃ））。
様にして、層間絶縁膜１２２上に、所定の配線層等（図
示せず）を形成する（図９（ｃ））。
【００９３】このように、本実施形態によれば、電荷蓄
積層ではなく犠牲酸化膜及びシリコン窒化膜を通してイ
オン注入することによりｐ-拡散層１８を形成するの
で、電荷蓄積層を通してイオン注入をする従来の不揮発
性半導体記憶装置の製造方法のようにｐ-拡散層形成過
程において電荷蓄積層にイオン注入ダメージが導入され
ることはない。これにより、不揮発性半導体記憶装置の
サイクリング特性やデータリテンション特性の劣化を向
上することができる。
積層ではなく犠牲酸化膜及びシリコン窒化膜を通してイ
オン注入することによりｐ-拡散層１８を形成するの
で、電荷蓄積層を通してイオン注入をする従来の不揮発
性半導体記憶装置の製造方法のようにｐ-拡散層形成過
程において電荷蓄積層にイオン注入ダメージが導入され
ることはない。これにより、不揮発性半導体記憶装置の
サイクリング特性やデータリテンション特性の劣化を向
上することができる。
【００９４】また、電荷蓄積層のパターニング前にビッ
ト線酸化膜を形成するので、電荷蓄積層のパターニング
過程において下地の基板に与えるダメージを抑制するこ
とができる。したがって、従来の不揮発性半導体記憶装
置の製造方法と比較して、エッチングダメージによる素
子特性の劣化を抑制することができる。
ト線酸化膜を形成するので、電荷蓄積層のパターニング
過程において下地の基板に与えるダメージを抑制するこ
とができる。したがって、従来の不揮発性半導体記憶装
置の製造方法と比較して、エッチングダメージによる素
子特性の劣化を抑制することができる。
【００９５】また、不揮発性半導体素子の拡散層形成時
のスルー酸化膜をロジック素子の形成に用いる酸化膜と
兼用し、また、素子分離膜を形成する際に用いるパッド
酸化膜及び酸化マスクのシリコン窒化膜を不揮発性半導
体記憶素子形成工程に兼用することにより製造工程の合
理化を行うことができる。したがって、不揮発性半導体
記憶素子とロジック素子とを混載した半導体装置を構成
する場合において、製造工程数を大幅に増加することな
く半導体装置を製造することができる。
のスルー酸化膜をロジック素子の形成に用いる酸化膜と
兼用し、また、素子分離膜を形成する際に用いるパッド
酸化膜及び酸化マスクのシリコン窒化膜を不揮発性半導
体記憶素子形成工程に兼用することにより製造工程の合
理化を行うことができる。したがって、不揮発性半導体
記憶素子とロジック素子とを混載した半導体装置を構成
する場合において、製造工程数を大幅に増加することな
く半導体装置を製造することができる。
【００９６】なお、上記実施形態では、ｐ-拡散層１８
及びビット線２０を形成する際に用いるスルー膜とし
て、犠牲酸化膜１４及びシリコン窒化膜４８を用いた
が、素子分離膜を形成する際に用いるパッド酸化膜及び
酸化マスクのシリコン窒化膜をこれら膜に代用すること
ができる。
及びビット線２０を形成する際に用いるスルー膜とし
て、犠牲酸化膜１４及びシリコン窒化膜４８を用いた
が、素子分離膜を形成する際に用いるパッド酸化膜及び
酸化マスクのシリコン窒化膜をこれら膜に代用すること
ができる。
【００９７】まず、シリコン基板１０上に、パッド酸化
膜５０及び酸化マスクのシリコン窒化膜５２を形成す
る。
膜５０及び酸化マスクのシリコン窒化膜５２を形成す
る。
【００９８】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、素子分離膜１２の形成予定領域を
露出するようにシリコン窒化膜５２をパターニングする
（図１１（ａ））。
ッチング技術により、素子分離膜１２の形成予定領域を
露出するようにシリコン窒化膜５２をパターニングする
（図１１（ａ））。
【００９９】次いで、シリコン窒化膜５２を酸化マスク
としてシリコン基板１０を熱酸化し、形成予定膜厚より
所定膜厚薄い素子分離膜１２ａを形成する（図１１
（ｂ））。
としてシリコン基板１０を熱酸化し、形成予定膜厚より
所定膜厚薄い素子分離膜１２ａを形成する（図１１
（ｂ））。
【０１００】次いで、図７（ｂ）及び（ｃ）と同様にし
て、ｐ-拡散層１８及びビット線２０を形成する。この
際、イオン注入のスルー膜はパッド酸化膜５０及びシリ
コン窒化膜５２とする（図１１（ｃ））。
て、ｐ-拡散層１８及びビット線２０を形成する。この
際、イオン注入のスルー膜はパッド酸化膜５０及びシリ
コン窒化膜５２とする（図１１（ｃ））。
【０１０１】次いで、図７（ｄ）と同様にして、フォト
レジスト膜１６をマスクとしてシリコン窒化膜５２を除
去する。
レジスト膜１６をマスクとしてシリコン窒化膜５２を除
去する。
【０１０２】次いで、シリコン窒化膜５２を酸化マスク
としてシリコン基板１０を熱酸化し、素子分離膜１２ａ
を追加酸化して所定膜厚の素子分離膜１２を形成すると
ともに、ビット線酸化膜３２を形成する（図１１
（ｄ））。
としてシリコン基板１０を熱酸化し、素子分離膜１２ａ
を追加酸化して所定膜厚の素子分離膜１２を形成すると
ともに、ビット線酸化膜３２を形成する（図１１
（ｄ））。
【０１０３】この後、犠牲酸化膜を形成・除去し、図８
（ｃ）乃至図９（ｃ）と同様にして不揮発性半導体記憶
装置を製造する。
（ｃ）乃至図９（ｃ）と同様にして不揮発性半導体記憶
装置を製造する。
【０１０４】こうすることにより、シリコン窒化膜４８
を形成する工程を追加することなく、本実施形態による
不揮発性半導体記憶装置を製造することができる。
を形成する工程を追加することなく、本実施形態による
不揮発性半導体記憶装置を製造することができる。
【０１０５】また、上記実施形態では基板としてバルク
のシリコン基板を用いた場合を示したが、シリコン基板
の代わりにＳＯＩ基板を用いてもよい。ＳＯＩ基板を用
いて不揮発性半導体記憶装置を構成すれば、寄生容量の
増大を抑制することができ、より高速動作が可能な不揮
発性半導体記憶装置を構成することができる。殊に、ロ
ジック素子と混載する場合には極めて有効である。
のシリコン基板を用いた場合を示したが、シリコン基板
の代わりにＳＯＩ基板を用いてもよい。ＳＯＩ基板を用
いて不揮発性半導体記憶装置を構成すれば、寄生容量の
増大を抑制することができ、より高速動作が可能な不揮
発性半導体記憶装置を構成することができる。殊に、ロ
ジック素子と混載する場合には極めて有効である。
【０１０６】
【発明の効果】以上の通り、本発明によれば、電荷蓄積
層を介してイオン注入せずにポケット層を構成するｐ-
拡散層やビット線を形成するので、電荷蓄積層を通して
イオン注入をする従来の不揮発性半導体記憶装置の製造
方法のように電荷蓄積層にイオン注入ダメージが導入さ
れることはない。これにより、不揮発性半導体記憶装置
のサイクリング特性やデータリテンション特性の劣化を
向上することができる。
層を介してイオン注入せずにポケット層を構成するｐ-
拡散層やビット線を形成するので、電荷蓄積層を通して
イオン注入をする従来の不揮発性半導体記憶装置の製造
方法のように電荷蓄積層にイオン注入ダメージが導入さ
れることはない。これにより、不揮発性半導体記憶装置
のサイクリング特性やデータリテンション特性の劣化を
向上することができる。
【０１０７】また、電荷蓄積層のパターニングの際に下
地には厚い酸化膜が形成されているので、電荷蓄積層の
パターニング過程において下地の基板に与えるダメージ
を抑制することができる。これにより、従来の不揮発性
半導体記憶装置の製造方法と比較して、エッチングダメ
ージによる素子特性の劣化を抑制することができる。
地には厚い酸化膜が形成されているので、電荷蓄積層の
パターニング過程において下地の基板に与えるダメージ
を抑制することができる。これにより、従来の不揮発性
半導体記憶装置の製造方法と比較して、エッチングダメ
ージによる素子特性の劣化を抑制することができる。
【０１０８】また、不揮発性半導体素子の拡散層形成時
のスルー酸化膜をロジック素子の形成に用いる酸化膜と
兼用し、また、素子分離膜を形成する際に用いるパッド
酸化膜及び酸化マスクのシリコン窒化膜を不揮発性半導
体記憶素子形成工程に兼用することにより製造工程の合
理化を行うことができる。したがって、不揮発性半導体
記憶素子とロジック素子とを混載した半導体装置を構成
する場合において、製造工程数を大幅に増加することな
く半導体装置を製造することができる。
のスルー酸化膜をロジック素子の形成に用いる酸化膜と
兼用し、また、素子分離膜を形成する際に用いるパッド
酸化膜及び酸化マスクのシリコン窒化膜を不揮発性半導
体記憶素子形成工程に兼用することにより製造工程の合
理化を行うことができる。したがって、不揮発性半導体
記憶素子とロジック素子とを混載した半導体装置を構成
する場合において、製造工程数を大幅に増加することな
く半導体装置を製造することができる。
【図１】本発明の第１及び第２実施形態による不揮発性
半導体記憶装置の構造を示す平面図及び断面図である。
半導体記憶装置の構造を示す平面図及び断面図である。
【図２】本発明の第１実施形態による不揮発性半導体記
憶装置の等価回路を示す図である。
憶装置の等価回路を示す図である。
【図３】本発明の第１実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その１）である。
憶装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その２）である。
憶装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その３）である。
憶装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その４）である。
憶装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第２実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その１）である。
憶装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その２）である。
憶装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による不揮発性半導体記
憶装置の製造方法を示す工程断面図（その３）である。
憶装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第２実施形態による不揮発性半導体
記憶装置の製造方法を示す工程断面図（その４）であ
る。
記憶装置の製造方法を示す工程断面図（その４）であ
る。
【図１１】第２実施形態の変形例による不揮発性半導体
記憶装置の製造方法を示す工程断面図である。
記憶装置の製造方法を示す工程断面図である。
【図１２】従来の不揮発性半導体記憶装置の構造を示す
平面図及び断面図である。
平面図及び断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造方法を
示す工程断面図（その１）である。
示す工程断面図（その１）である。
【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す工程断面図（その２）である。
示す工程断面図（その２）である。
【図１５】従来の不揮発性半導体記憶装置の製造方法に
おける課題を説明する図（その１）である。
おける課題を説明する図（その１）である。
【図１６】従来の不揮発性半導体記憶装置の製造方法に
おける課題を説明する図（その２）である。
おける課題を説明する図（その２）である。
１０…シリコン基板 １２…素子分離膜 １４…犠牲酸化膜 １６…フォトレジスト膜 １８…ｐ-拡散層 ２０…ビット線 ２２…シリコン酸化膜 ２４…シリコン窒化膜 ２６…シリコン酸化膜 ２８…電荷蓄積層 ３０…フォトレジスト膜 ３２…ビット線酸化膜 ３４…シリコン酸化膜 ３６…多結晶シリコン膜 ３８…ＷＳｉ膜 ４０…ワード線 ４２…層間絶縁膜 ４４…ゲート絶縁膜 ４６…ゲート電極 ４８…シリコン窒化膜 ５０…パッド酸化膜 ５２…シリコン窒化膜 １００…シリコン基板 １０２…シリコン酸化膜 １０４…シリコン窒化膜 １０６…シリコン酸化膜 １０８…電荷蓄積層 １１０…フォトレジスト膜 １１２…ｐ-拡散層 １１４…ビット線 １１６…ビット線酸化膜 １１８…シリコン酸化膜 １２０…多結晶シリコン膜 １２２…ＷＳｉ膜 １２４…ワード線 １２６…層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA14 AB08 AC05 AC06 AD15 AD18 AD23 AD51 AD52 AD62 AE02 AE08 AF07 AG02 AG12 AG21 AG40 5F083 EP18 EP22 EP64 EP77 ER02 ER09 ER11 GA11 GA21 GA27 JA04 JA35 JA39 JA53 KA07 NA02 PR37 PR43 PR44 PR53 PR54 5F101 BA46 BB05 BC06 BC11 BD05 BD09 BD15 BD32 BD33 BD37 BE05 BE07 BF03 BH02 BH03 BH09 BH21
Claims (6)
- 【請求項１】 第１導電型の半導体基板上に絶縁膜を形
成する工程と、 前記半導体基板に前記絶縁膜を介して不純物を導入し、
前記第１導電型と異なる第２導電型のソース拡散層及び
ドレイン拡散層と、前記ソース拡散層及び前記ドレイン
拡散層に隣接してそれぞれ設けられた前記第１導電型の
ポケット層とを形成する工程と、 前記絶縁膜を除去する工程と、 前記半導体基板上に、電荷蓄積層を形成する工程と、 前記ソース拡散層と前記ドレイン拡散層との間の前記電
荷蓄積層上に、ゲート電極を形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
の製造方法において、 前記絶縁膜は、少なくとも一層のシリコン窒化膜を有
し、 前記ソース拡散層、前記ドレイン拡散層及び前記ポケッ
ト層を形成する工程の後に、前記シリコン窒化膜をマス
クとして前記半導体基板を選択的に酸化してビット線酸
化膜を形成する工程を更に有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項３】 請求項２記載の不揮発性半導体記憶装置
の製造方法において、 前記ソース拡散層、前記ドレイン拡散層及び前記ポケッ
ト層を形成する工程の前に、前記シリコン窒化膜をマス
クとして前記半導体基板を選択的に酸化して素子分離膜
を形成する工程を更に有することを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項４】 請求項１記載の不揮発性半導体記憶装置
の製造方法において、 前記絶縁膜を形成する工程の前に、素子分離膜を形成す
る工程を更に有し、 前記絶縁膜は、前記素子分離膜の形成後に形成され、前
記電荷蓄積層を形成する前に除去される犠牲酸化膜であ
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項５】 請求項１又は４記載の不揮発性半導体記
憶装置の製造方法において、 前記電荷蓄積層は、少なくとも一層のシリコン窒化膜を
有し、 前記電荷蓄積層を形成する工程の後に、前記シリコン窒
化膜をマスクとして前記半導体基板を選択的に酸化して
ビット線酸化膜を形成する工程を更に有することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 請求項１、４又は５記載の不揮発性半導
体記憶装置の製造方法において、 前記電荷蓄積層は、少なくとも一層のシリコン酸化膜を
有し、 前記シリコン酸化膜は、前記半導体基板上に熱酸化によ
り形成され、前記ソース拡散層及び前記ドレイン拡散層
上における膜厚が他の領域の膜厚よりも厚くなるように
形成されていることを特徴とする不揮発性半導体記憶装
置の製造方法。
Priority Applications (2)
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|---|---|---|---|
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