DE10239491A1

DE10239491A1 - Verfahren zur Herstellung vergrabener Bitleitungen in einem Halbleiterspeicher

Info

Publication number: DE10239491A1
Application number: DE10239491A
Authority: DE
Inventors: Roman KNÖFLER; Joachim Dr. Deppe; Elard Dr. Stein Von Kamienski
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-08-28
Filing date: 2002-08-28
Publication date: 2004-03-18

Abstract

Es wird eine Hartmaske mit Seitenwandspacern (8) verwendet, um die Dotierstoffe der Bitleitung (9) zu implantieren. Die mit einer Fotolackmaske erzielbaren Strukturbreiten werden in die Hartmaske übertragen und die Maskenöffnungen durch die zusätzlichen Spacer so verringert, dass die bei der Strukturierung der Speicherzellen erforderlichen Vorhalte zur Berücksichtigung der Ausdiffusion von Dotierstoff verringert werden können. So können schmalere Bitleitungen hergestellt werden und die Größe der Speicherzelle kann reduziert werden.

Description

Verfahren zur Herstellung vergrabener Bitleitungen in einem Halbleiterspeicher Die vorliegende Erfindung betrifft ein Verfahren, mit dem vergrabene Bitleitungen, insbesondere in einem Halbleiterspeicher mit Charge-Trapping-Speicherzellen, mit möglichst geringer Breite hergestellt werden können.
Bei Halbleiterspeichern mit einer zeilen- und spaltenweisen Anordnung von Speicherzellen, bei denen vergrabene Bitleitungen zur elektrisch leitenden Verbindung der Source-/Drain-Bereiche vorgesehen sind, stellt sich das Problem, dass die Breite dieser vergrabenen Bitleitungen durch die lithographisch herstellbaren minimalen Abmessungen nach unten begrenzt ist. Bei der Herstellung der Speicherzellen ist außerdem zu berücksichtigen, dass die Dotierstoffe der vergrabenen Bitleitungen ausdiffundieren und so die Kanallängen der zwischen den Bitleitungen angeordneten Speicherzellen verkürzt werden.

Charge-Trapping-Speicherzellen sind zum Beispiel die in der US 5,768,192 , der US 6,011,725 und der WO 99/60631 beschriebenen, durch Channel-hot-Electrons (CHE) programmierbaren und mit Hot-Holes löschbaren planaren SONOS-Speicherzellen.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung vergrabener Bitleitungen in einem Halbleiterspeicher mit planaren Charge-Trapping-Speicherzellen anzugeben, mit dem eine verringerte Breite der Bitleitungsstreifen realisierbar ist.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Es wird eine Hartmaske verwendet, um die Dotierstoffe der Bitleitung zu implantieren. Die mit einer Fotolackmaske erzielbaren Strukturbreiten werden in die Hartmaske übertragen und die Maskenöffnungen vorzugsweise durch zusätzliche Seitenwandspacer so verringert, dass die bei der Strukturierung der Speicherzellen erforderlichen Vorhalte zur Berücksichtigung der Ausdiffusion von Dotierstoff verringert werden können.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der 1 bis 3, die Zwischenprodukte des Herstellungsverfahrens nach verschiedenen Schritten im Querschnitt zeigen.
In der 1 ist ein Halbleiterkörper 1, vorzugsweise aus Silizium, mit einer darauf aufgebrachten Speicherschichtfolge aus einer unteren Begrenzungsschicht 2, einer Speicherschicht 3 und einer oberen Begrenzungsschicht 4 dargestellt. Die Speicherschichtfolge kann vorzugsweise eine Oxid-Nitrid-Oxid-Schichtfolge sein. Es kommt aber auch jede für Charge-Trapping-Speicherzellen geeignete Speicherschichtfolge in Frage. Auf dieser Speicherschichtfolge wird zunächst ganzflächig eine erste Hilfsschicht 5 aufgebracht. Diese erste Hilfsschicht 5 ist aus einem Material, das bezüglich des Materials der oberen Begrenzungsschicht 4 selektiv entfernt werden kann. Vorzugsweise ist die erste Hilfsschicht ein Nitrid. Die erste Hilfsschicht 5 wird dann in an sich bekannter Weise unter Verwendung einer Lackmaske 6 lithographisch als Hartmaske strukturiert, was in der 1 durch die senkrechten gestrichelten Linien angedeutet ist. In diesen Bereichen werden streifenförmige Öffnungen in der ersten Hilfsschicht 5 hergestellt, in denen die Oberseite der oberen Begrenzungsschicht 4 freigelegt ist und die die Bereiche der herzustellenden vergrabenen Bitleitungen festlegen. Gegenüber den mit einer Lackmaske erreichbaren Strukturfeinheiten wird die Breite der Öffnungen in der ersten Hilfsschicht 5 durch das Herstellen von Seitenwandspacern verringert.
In der 2 ist im Querschnitt dargestellt, dass nach der Strukturierung der ersten Hilfsschicht 5 ganzflächig eine zweite Hilfsschicht 7, zum Beispiel aus Nitrid oder Oxid, aufgebracht und anisotrop so weit rückgeätzt wird, dass an den Seitenwänden der restlichen Anteile der ersten Hilfsschicht 5 die in der 2 mit gestrichelten Konturen eingezeichneten Spacer 8 ausgebildet werden. Bei der Herstellung der Spacer 8 bleiben daher die noch vorhandenen Anteile der ersten Hilfsschicht 5 stehen und bilden dann zusammen mit den Spacern 8 eine Implantationsmaske.
Unter Verwendung dieser Implantationsmaske erfolgt dann eine Implantation von Dotierstoff zur Ausbildung der in der 3 im Querschnitt eingezeichneten vergrabenen Bitleitungen 9, die streifenförmig senkrecht zur Zeichenebene verlaufen. Vor der Implantation können vorzugsweise die Speicherschicht 3 und die obere Begrenzungschicht 4 im Bereich zwischen den Spacern 8 entfernt werden. Die untere Begrenzungsschicht 2, die vorzugsweise ein Oxid ist, kann als Streuschicht auf dem Halbleitermaterial verbleiben. Alternativ hierzu wird vor der Implantation des Dotierstoffes nur die obere Begrenzungsschicht 4 entfernt. Es kann auch von Vorteil sein, die gesamte Speicherschichtfolge zunächst auch im Bereich der Bitleitungen auf dem Halbleitermaterial zu belassen. Die Schichten der Speicherschichtfolge können in einem Bereich über den vergrabenen Bitleitungen letztlich soweit entfernt werden, dass zumindest die Speicherschicht 3 in diesem Bereich unterbrochen ist. Es sind aber auch Ausführungsvarianten möglich, bei denen die gesamte Speicherschichtfolge dauerhaft erhalten bleibt.
Nach der Herstellung der vergrabenen Bitleitungen werden die Spacer 8 und die restlichen Anteile der ersten Hilfsschicht 5 entfernt. Wenn die Spacer 8 und die obere Begrenzungsschicht 4 Oxid sind, wird die obere Begrenzungsschicht 4 in dem gesamten in der 3 mit der geschweiften Klammer A bezeich neten Bereich entfernt. Wenn die erste Hilfsschicht 5 und die Speicherschicht 3 Nitrid sind, wird mit dem Entfernen der ersten Hilfsschicht 5 auch die Speicherschicht in dem mit der geschweiften Klammer A bezeichneten Bereich entfernt. Da es von Vorteil ist, wenn die Speicherschicht 3 mindestens bis über den lateralen Rand der Bitleitung 9 ragt, ist in diesem Fall die Breite der Sparer 8 höchstens so groß zu wählen, wie das seitliche Ausmaß der Verbreiterung der Bitleitungen 9 durch Ausdiffusion von Dotierstoff. In weiteren Prozessschritten wird eine Verbreiterung der Bitleitungen 9 in der Richtung innerhalb der Zeichenebene der 3 stattfinden, wodurch die seitlichen Berandungen der Bitleitungen unter den betreffenden Bereich der restlichen Anteile der ersten Hilfsschicht 5 verschoben werden. Die dort noch vorhandene Speicherschicht 3 ragt daher etwas über den jeweiligen seitlichen Rand der Bitleitung hinaus.
Eine bevorzugte weitere Ausführungsform des Verfahrens ermöglicht es, die Speicherschicht 3 nur in dem inneren, zwischen den Sparern 8 vorhandenen Bereich zu entfernen, der in der 3 mit der zweiten geschweiften Klammer B angegeben ist. Zu diesem Zweck werden als erste Hilfsschicht 5 und als zweite Hilfsschicht 7 jeweils Schichten aus Silizium abgeschieden. Die erste Hilfsschicht ist dabei vorzugsweise eine Polysiliziumschicht, die vorzugsweise mittels LPCVD (low-pressure chemical vapor deposition) in einer Dicke von 50 nm bis 100 nm aufgebracht wird. Die zweite Hilfsschicht kann ebenfalls mittels LPCVD aufgebracht werden und ist vorzugsweise eine Polysiliziumschicht einer Dicke von etwa 20 nm. Diese Dicke entspricht auch der Breite der damit herzustellenden Sparer. Die untere Begrenzungsschicht 2 ist typisch etwa 5 nm dick, die Speicherschicht 3 typisch etwa 6 nm und die obere Begrenzungsschicht 4 typisch etwa 12 nm. Das Silizium der zweiten Hilfsschicht 7 ist nicht selektiv bezüglich des Siliziums der ersten Hilfsschicht 5 ätzbar; die obere Begrenzungsschicht 4 fungiert aber innerhalb der Öffnung der ersten Hilfsschicht als Ätzstoppschicht. Das Silizium der Spacer 8 und der ersten Hilfsschicht 5 lässt sich daher entfernen, ohne dass die Speicherschichtfolge in nennenswertem Umfang angegriffen wird. Die Speicherschicht 3 ist bei dieser Ausführungsform des Verfahrens anschließend nur im Bereich der in der 3 mit der geschweiften Klammer B bezeichneten Breite entfernt. Wenn in dem Bereich unterhalb der Spacer 8 die Speicherschichtfolge stehen bleibt, ist das vorteilhaft, da dadurch eine erhöhte Spannungsfestigkeit an den Rändern der Bitleitungen bewirkt wird.
Im Anschluss an diese Herstellungsschritte können sich die an sich bekannten weiteren Herstellungsschritte für Halbleiterspeicher anschließen, insbesondere das Anbringen einer Isolationsschicht über den Bitleitungen, die z. B. durch Oxidation der oberen Schichtlage des Halbleitermateriales hergestellt werden kann.

1: Halbleiterkörper
2: untere Begrenzungsschicht
3: Speicherschicht
4: obere Begrenzungsschicht
5: erste Hilfsschicht
6: Lackmaske
7: zweite Hilfsschicht
8: Spacer
9: Bitleitung

Claims

Verfahren zur Herstellung vergrabener Bitleitungen in einem Halbleiterspeicher, bei dem auf einen Halbleiterkörper (1) eine Speicherschichtfolge aus einer unteren Begrenzungsschicht (2), einer Speicherschicht (3) und einer oberen Begrenzungsschicht (4) aufgebracht wird, eine Maske mit jeweils einer Öffnung im Bereich einer herzustellenden Bitleitung hergestellt wird und unter Verwendung dieser Maske eine Implantation von Dotierstoff zur Herstellung der Bitleitungen (9) erfolgt, dadurch gekennzeichnet, dass die Maske hergestellt wird, indem eine erste Hilfsschicht (5) ganzflächig aufgebracht wird und unter Verwendung einer Lackmaske (6) strukturiert wird, so dass jeder Bereich einer herzustellenden Bitleitung von der Hilfsschicht (5) freigelegt ist.
Verfahren nach Anspruch 1, bei dem nach der Strukturierung der ersten Hilfsschicht (5) eine zweite Hilfsschicht (7) ganzflächig in gleichmäßiger Dicke aufgebracht und anisotrop soweit rückgeätzt wird, dass an den Flanken der strukturierten ersten Hilfsschicht (5) Spacer (8) gebildet werden, die für eine Maskierung einer Implantation ausreichend sind, und die Implantation von Dotierstoff zur Herstellung der Bitleitungen (9) unter Verwendung der verbliebenen Anteile der ersten Hilfsschicht (5) und der Spacer (8) als Maske erfolgt.
Verfahren nach Anspruch 2, bei dem als Material der ersten Hilfsschicht (5) ein Nitrid und als Material der zweiten Hilfsschicht (7) ein Oxid verwendet wird.
Verfahren nach Anspruch 2, bei dem als Material der ersten Hilfsschicht (5) ein Nitrid und als Material der zweiten Hilfsschicht (7) ein Nitrid verwendet wird.
Verfahren nach Anspruch 2, bei dem als Material der ersten Hilfsschicht (5) und als Material der zweiten Hilfsschicht (7) jeweils Silizium abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem vor der Implantation in der Öffnung der Maske entweder die obere Begrenzungsschicht (4) entfernt wird oder sowohl die obere Begrenzungsschicht (4) als auch die Speicherschicht (3) entfernt werden oder die gesamte Speicherschichtfolge entfernt wird.