DE2645014A1 - Verfahren zur herstellung einer integrierten mos-schaltungsstruktur mit doppelten schichten aus polykristallinem silizium auf einem silizium-substrat - Google Patents
Verfahren zur herstellung einer integrierten mos-schaltungsstruktur mit doppelten schichten aus polykristallinem silizium auf einem silizium-substratInfo
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 40
- 229910052710 silicon Inorganic materials 0.000 title claims description 38
- 239000010703 silicon Substances 0.000 title claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
- H01L21/32132—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only of silicon-containing layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Weting (AREA)
Description
ξ£:(ο3Öl) 41268
PATENTANWÄLTE ZENZ & ΉELBER. · D 430CUESStN. 1" ·. AIVi RÜHRSTEIN 1 ■ TEL.: (θί Öl) 4126
Seite ■..";. 3 I
Intel Corporation 3065 Bowers Avenue, Santa Clara, Kalifornien, V.St.A.
Verfahren zur Herstellung einer integrierten MOS—Schaltungs—
Struktur mit doppelten Schichten aus polykristallinem Silizium
auf einem Silizium-Substrat
Die vorliegende Erfindung bezieht sich auf die Herstellung
von integrierten MOS-Schaltungsstrukturen, in denen doppelte,
polykristalline Silizium-Schichten verwendet werden.
In manchen integrierten MOS (=Metalloxid-Halbleiter)-Schaltungen
werden doppelte, polykristalline Silizium-Schichten zur Ausbildung zahlreicher Schaltungsstrukturen verwendet.
Eine erste, untere Schicht aus polykristallinem Silizium wird dabei auf einem Silizium-Substrat durch eine Oxidschicht
von einer oberen, zweiten Schicht aus polykristallinem Silizium isoliert. Aus diesen Schichten werden mit Hilfe photolithographischer
Verfahren Speicherbausteine mit auf schwimmendem Potential befindlichen Gate-Elektroden, Kondensatoren, Zwischenverbindungen
usw. ausgebildet. Derartige Verfahren werden zur Zeit zur Herstellung handelsüblicher ladungsgekoppelter Anordnungen
und programmierbarer Festwertspeicher verwendet.
In manchen dieser doppelten, polykristallinen integrierten
Schaltungsanordnungen ist es wünschenswert, einen aus der oberen Schicht gebildeten Teil auf einen aus der unteren
Schicht gebildeten Teil auszurichten. Wenn beispielsweise
die oberen und unteren Schichten Gate-Elektroden in FeId-
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effektbauelementen definieren sollen, kommt es auf die Ausrichtung
der Gate-Elektroden an. Die Ausrichtung läßt sich nur schwer mit bekannten Herstellungsverfahren erzielen.
Eine bekannte Struktur wird unter Bezugnahme auf Fig. 1 beschrieben, um ein Verfahren zu erläutern, bei dem das Ausrichtungsproblem
in bekannter Weise angegangen ist·
Die vorliegende Erfindung wird zur Herstellung von integrierten MOS-Schaltungen mit doppelten, polykristallinen
Silizium-Schichten verwendet. Hierbei wird eine erste Schicht aus polykristallinem Silizium auf ein Substrat aufgebracht,
worauf eine zweite Schicht aus polykristallinem Silizium über der ersten Schicht hergestellt wird. Das erfindungsgemäße
Verfahren erlaubt die Ausbildung einer Schaltungsstruktur in der ersten Silizium-Schicht mit genauer Ausfluchtung
auf eine Schaltungsstruktur in der zweiten Silizium-Schicht. Eine Struktur wird zunächst in der zweiten
Silizium-Schicht ausgebildet, unddiese Struktur als Maske für das Ätzen der ersten Silizium-Schicht verwendet. Dadurch ist
die in der ersten Silizium-Schicht ausgebildete Struktur auf die Struktur der zweiten Silizium—Schicht optimal ausgerichtet.
Fig. 1 ist ein seitlicher Querschnitt durch ein MOS-Bauelement
mit schwimmender Gate-Elektrode und Doppelschichtstruktur aus polykristallinen! Silizium. Die Figur erläutert ein bei früheren
Verfahren für doppelte polykristalline Silizium-Schichten auftretendes Problem, wobei die Struktur der einen Silizium-Schicht
nicht auf die Struktur der zweiten Silizium-Schicht ausgerichtet ist.
Figuren 2-7 erläutern die verschiedenen Schritte des erfindungsgemäßen
Verfahrens, insbesondere die Herstellung eines Speicherelements.
Fig. 2 ist eine Schnittansicht eines Substrats mit einer ersten Schicht aus polykristallinem Silizium.
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-V-
Fig. 3 zeigt das Substrat der Fig. 2 mit einer zweiten Schicht aus polykristallinem Silizium, die über der
ersten Schicht ausgebildet wurde.
ersten Schicht ausgebildet wurde.
Fig. 4 zeigt das Substrat der Fig. 3 mit einer ersten
Struktur, die auf photolithographischem Wege in der
zweiten Silizium-Schicht ausgebildet wurde.
Struktur, die auf photolithographischem Wege in der
zweiten Silizium-Schicht ausgebildet wurde.
Fig. 5 zeigt das Substrat der Fig. 4, wobei die erste
Silizium—Schicht an den Stellen abgeätzt ist, an denen die erste Struktur der zweiten Schicht als Maske verwendet wird.
Silizium—Schicht an den Stellen abgeätzt ist, an denen die erste Struktur der zweiten Schicht als Maske verwendet wird.
Fig. 6 zeigt das Substrat der Fig. 5 mit einer Öffnung durch eine Gate-Oxidschicht und mit einer durch die Öffnung
im Substrat ausgebildete Dotierungsvertiefung.
Fig. 7 zeigt schließlich das Substrat der Fig. 6 mit im Substrat gebildeten Source- und Drain—Zonen.
Im folgenden wird ein Verfahren zur Herstellung integrierter MOS-Schaltungen und -Bauteile aus doppelschichtigem
polykristallinem Silizium beschrieben. Mit dem erfindungsgemäßen Verfahren lassen sich aufeinander ausgerichtete
polykristalline Silizium-Strukturen aus einer ersten und zweiten Silizium-Schicht herstellen. Wenn es
sich bei den Strukturen beispielsweise um die oberen
und unteren Gate-Elektroden von Feldeffektbauelementen handelt, können Source- und Drain—Zonen im Substrat in Ausrichtung mit den beiden Gate-Elektroden hergestellt werden. Das erfindungsgemäße Verfahren wird im Zusammenhang mit der Herstellung eines Speicherelements mit einer auf schwimmendem (freien) Potential befindlichen Gate-Elektrode beschrieben, wobei die Strukturen der ersten und der zweiten Schicht Gate-Elektroden bilden. Jedoch ist es dem Fachmann ohne weiteres klar, daß das beschriebene Verfahren auch zur Ausbildung anderer inte-
und unteren Gate-Elektroden von Feldeffektbauelementen handelt, können Source- und Drain—Zonen im Substrat in Ausrichtung mit den beiden Gate-Elektroden hergestellt werden. Das erfindungsgemäße Verfahren wird im Zusammenhang mit der Herstellung eines Speicherelements mit einer auf schwimmendem (freien) Potential befindlichen Gate-Elektrode beschrieben, wobei die Strukturen der ersten und der zweiten Schicht Gate-Elektroden bilden. Jedoch ist es dem Fachmann ohne weiteres klar, daß das beschriebene Verfahren auch zur Ausbildung anderer inte-
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grierter Schaltungen und Schaltungselemente, beispielsweise Kondensatoren, Verbindungsleitungen und dergleichen, verwendet
werden kann. Das Verfahren wird unter Bezugnahme auf zwei Schichten aus polykristallinem Silizium beschrieben,
doch kann es auch zur Herstellung integrierter Schaltungen mit mehr als zwei Schichten aus polykristallinem Silizium
verwendet werden.
Wie aus der folgenden Beschreibung des erfindungsgemäßen Verfahrens ersichtlich, sind viele an sich bekannte Einzelheiten
weggelassen worden, um die Darstellung nicht übermäßig zu komplizieren. Andere angeführte Einzelheiten sind
nicht zwangsläufig zur Durchführung des erfindungsgemäßen Verfahrens notwendig und sind nur angegeben, um die Erläuterung
der vorliegenden Erfindung zu erleichtern.
Fig. 1 zeigt ein bekanntes MOS-Bauelement mit schwimmendem
Gate aus doppelschichtigem, polykristallinem Silizium auf einem Substrat 10 mit P-Dotierung. An der Oberseite des
Substrats 10 wurde Ionenimplantation durchgeführt, um die Wirts-Zone 11 der schwimmenden Gate-Elektrode zu schaffen.
Ein Gateoxid 14 ist zwischen der Oberfläche des Substrats und der schwimmenden Gate-Elektrode 16 angeordnet. Diese
Gate-Elektrode besteht aus polykristallinem Silizium. Bei der Herstellung dieser Anordnung werden eine Oxidschicht
und eine Schicht aus polykristallinem Silizium auf der Oberseite des Substrats niedergeschlagen. Gate-Elektrode
16 und Oxidschicht 14 werden dann mit bekannten photolithographischen Verfahren aus diesen Schichten gebildet.
Die Zonen 21 mit leichter N—Dotierung werden dann zur Gate-Elektrode
und Oxidschicht ausgerichtet ausgebildet. Danach werden eine weitere Oxidschicht und eine Schicht aus polykristallinem
Silizium auf der schwimmenden Gate—Elektrode niedergeschlagen und derart abgeätzt, daß die Oxidschicht
18 und das obere Gate 20 oder St^uergate 20 entstehen. Nach
der Ausbildung des Steuergates 20 werden mit dem Steuergate
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20 fluchtende N-leitende Zonen 22 innerhalb der Zonen 21
geschaffen.
Im Idealfall sind die beiden Gate-Elektroden 16 und 20 miteinander
ausgefluchtet, so daß Gebiete mit N-Dotierung auf beide Gate—Elektroden ausgerichtet gebildet werden können.
Dies läßt sich jedoch wegen der Äusrichtungstoleranz bei der Ausrichtung der Maske für das Gate 20 auf Gate 16
schwer erreichen. Da Gate 20 dann nicht mit Gate 16 fluchtet, muß zweimal dotiert v/erden, um die Source- und Drain-Zonen
des Bauelements zu schaffen. Außerdem ist die Fläche des Gates 20 größer als die des Gates 16, wodurch die Gesamtfläche des Bauelements erhöht wird.
Wenn das in Fig. 1 dargestellte Bauelement mit dem erfindungsgemäßen
Verfahren hergestellt wird, ist das Steuer— gate auf die schwimmende Gate-Elektrode ausgerichtet, so daß
zur Herstellung der Source— und Drain-Zonen nur ein einziger
Dotierungsschritt erforderlich ist. Außerdem ist die für das Bauelement benötigte Fläche verkleinert, so daß eine höhere
Packungsdichte möglich wird.
Fig. 2 zeigt ein Substrat 25, das bei dem beschriebenen Ausführungsbeispiel
aus Silizium mit P-Dotierung besteht. Auf der Oberseite des Silizium-Substrats 25 läßt man eine Schicht
27 aus Silizium-Oxid aufwachsen; auf der Oberseite dieser Oxidschicht 27 wird eine erste oder untere Schicht 29 aus
polykristallinem Silizium ausgebildet. In dem dargestellten Ausführungsbeispiel ist die Schicht 29 stark N-dotiert,
beispielsweise mit Phosphor; dies wird in einem üblichen Diffusionsprozeß erreicht. Eine zweite Oxidschicht 31 wird
auf der freiliegenden Fläche der ersten Schicht 29 aus
polykristallinem Silizium aufgewachsen. Die Oxidschichten 27 und 31 können beispielsweise Dicken von 500-1000 A* haben,
während die erste Silizium-Schicht 29 eine Dicke zwischen 4500 und 6000 8 haben kann. Das Substrat und die auf ihm an-
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gebrachten, in Fig. 2 dargestellten Schichten entsprechen dem Substrat 10 der Fig. 1 und der Oxidschicht sowie der
polykristallinen Silizium-Schicht, die zur Herstellung des Gateoxids 14 und der schwimmenden Gate-Elektrode 16 der
Fig. 1 verwendet werden.
Fig. 3 zeigt das Substrat der Fig. 2 nach Ausbildung einer zweiten Schicht 33 aus polykristallinem Silizium auf der Oberfläche
der Oxidschicht 31; danach bringt man eine Oxidschicht 35 auf die Oberseite der Silizium-Schicht 33. Diese
Schichten können in herkömmlicher Weise gebildet werden. Die Ausbildung dieser Schichten auf Oxidschichten 31 stellt eine
Abweichung vom bekannten, unter Bezugnahme auf Fig. 1 beschriebenen Verfahren dar, bei dem die schwimmende Gate-Elektrode
16 vor der Bildung der zweiten polykristallinen Schicht vollkommen geätzt wird. Figuren 2-7 zeigen nur einen
Querschnitt durch das Bauelement. Die erste Schicht 29 aus polykristallinen! Silizium kann in anderen Gebieten (z.B.
zwischen den Bauelementen) des Substrats 25 abgedeckt und geätzt werden, und deshalb braucht Schicht 29 sich nicht aber
das gleiche Gebiet wie Schicht 33 zu erstrecken. Figuren 2-7 stellen hauptsächlich die Gate-Zone der schwimmenden Gate-Elektrode
dar. Wo die erste Schicht 29 aus Silizium geätzt worden ist, kann eine Oxidation notwendig werden, um die geätzten
Zonen zu isolieren. Die Schicht 31 der Fig. 3 kann deshalb an den Stellen aus einem anderen Oxid bestehen, an
denen die Schicht 31 der Fig. 3 neu gezüchtet wurde.
Nach Ausbildung der Oxidschicht 35 wird in dieser Schicht eine Maske 35a (Fig. 4) gebildet. Die Maske entspricht
einem bestimmten Muster und läßt sich wieder mit bekannten photolithographischen Verfahren herstellen. Nach Ausbildung
der Maske wird die polykristalline Schicht 33 mit bekannten Silizium-Ätzmitteln geätzt, so daß sich das in Fig. 4 dargestellte
obere Gate 33 ergibt.
Nach Herstellung des oberen Gates 33a werden die frei-
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liegenden Abschnitte der Oxidschicht 31 und der Maske 35a mit bekannten Ätzmitteln für Oxide entfernt. Dann findet
eine Ätzung an der ersten Schicht aus polykristallinem Silizium statt, um das untere Gate 29a wie in Fig. 5 dargestellt
auszubilden. Bei dieser Ätzung wirkt das obere Gate 33a als Maske, die gewährleistet, daß das untere Gate
29a in der in Fig. 5 dargestellten Weise mit dem oberen Gate fluchtet.
Bei dem bevorzugten Ausführungsbeispiel wird ein selektives
Ätzmittel zum Ätzen der Silizium-Schicht 29 verwendet. Das Ätzmittel wirkt unterschiedlich zwischen den dotierten und
undotierten polykristallinen Silizium-Zonen und entfernt nur das dotierte Silizium, während die oberen Gates 33a praktisch
nicht angegriffen werden. Die sich ergebende, in Fig. 5 dargestellte Struktur besteht aus dem unteren Gate.29a, dem
-oxid
oberen Gate 33a und dem dazwischen gelegenen Gate/31a. Das
Ätzmittel für die dargestellte Gateanordnung besteht aus Flußsäure, Salpetersäure und Essigsäure. Dieses Ätzmittel
hat die gewünschte Selektivität und ätzt nur das mit Phosphor dotierte polykristalline Silizium.
In der dargestellten Anordnung ist die untere Schicht aus
polykristallinem Silizium dotiert und die obere Schicht undbtiert, doch können auch andere Kombinationen aus dotierten
und undotierten Schichten verwendet werden. In diesen Fällen wird zuerst die obere Schicht geätzt, um eine polykristalline
Silizium-Struktur zu definieren; diese Struktur wird dann als Maske für das Ätzen der unteren Schicht verwendet.
Beispielsweise kann die untere Schicht undotiert sein, während die obere Silizium-Schicht eine Bor-Dotierung
(P-Dotierung) aufweist. Dann kann man heißes KOH als Ätzmittel
für die selektive Entfernung der undotierten, unteren Schicht aus polykristallinem Silizium verwenden. Dieses
Ätzmittel beeinflußt das dotierte Silizium der oberen Schicht nicht in merklicher Weise. Dieses Ätzmittel kann auch ver-
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wendet werden, wenn die untere Schicht eine leichte P— Dotierung aufweist, während die obere Schicht stark
dotiert ist.
In manchen Strukturen kann man in der unteren Schicht eine P—Dotierung und in der oberen Schicht eine N—Dotierung
oder überhaupt keine Dotierung verwenden. Die untere Schicht kann mit einem aus CrO.,, Flußsäure und Wasser bestehenden
Ätzmittel (SIRTL) geätzt werden.
Das vorgeschlagene Verfahren läßt sich auch ohne ein Ätzmittel, das zwischen dotierten und undotierten Abschnitten
aus polykristallinem Silizium unterscheidet, verwenden. In diesem Fall wird die in Fig. 3 dargestellte Oxidschicht 35
dicker als Oxidschicht 31 ausgebildet, wobei die Dicke 3000 A1 erreichen kann. Die dickere Oxidschicht wird dann
zu einer Maske gemacht, beispielsweise zur Maske 35a der Fig. 4. Anschließend wird die obere Silizium-Schicht in
der üblichen Weise geätzt, um das in Fig. 4 dargestellte Gate 33a zu erhalten. Anschließend werden die freiliegenden
Abschnitte der Oxidschicht 31 in einem bekannten Verfahrensschritt zum Oxidabätzen entfernt. Da jedoch die Maske 35a
dicker als Schicht 31 ist, läßt das Ätzmittel eine Maske 35a auf dem Gate 33a. Dann wird die untere Silizium-Schicht
mit einem Ätzmittel für Silizium geätzt. Bei dieser Ätzung schützt Maske 35a die obere Fläche des Gates 33a,
während die Seiten des oberen Gatters 33a als Abdeckung dienen. Beim Ätzen der unteren Schicht findet eine zusätzliche Hinterschneidung
unter der Maske 35a statt, doch sind die sich ergebenden Gates aufeinander ausgerichtet. Die Hinterschneidung
läßt sich in bekannter Weise durch Plasma-Ätzung reduzieren.
Wenn die in Sg.5 dargestellte Struktur als Speicherelement
mit auf schwimmendem Potential befindlicher Gate-Elektrode ausgebildet werden soll, wird eine Öffnung 38 durch Oxid-
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■β y «"w
schicht 27 neben den Gates 29a und 33a angebracht. Anschließend
wird durch Implantation von Bor-Ionen durch Öffnung 38 eine Vertiefung ausgebildet. In einem
Oxidationstreiberschritt werden dann die in der Vertiefung enthaltenen Dotierstoffe bzw. Fremdatome über
die Peripherie der Öffnung 38 hinausdiffundiert, so daß
sich in Fig. 6 dargestellte Vertiefung 40 mit P-Dotierung
ergibt. Bei diesem Oxidationstreiberschritt wird das in Fig. 6 dargestellte Oxid 42 gebildet.
Nach der Ausbildung der Vertiefung 40 mit P-Dotierung "
werden mit Abstand voneinander zwei Öffnungen 44 neben den Gates 29a und 33a durch die Oxidschicht 27 geätzt. Ein N-Dotierstoff,
beispielsweise Phosphor, wird dann zur Bildung der Source-Zone 45 und der Drain-Zone 46 verwendet. Bekannte
MOS-Herstellungsverfahren können zur Ausbildung der Öffnungen 38 und 44, der p—leitenden Vertiefung 40
der Source-Zone 45 und der Drain-Zone 46 verwendet werden.
Bei dem in Fig. 6 und 7 dargestellten Ausführungsbeispiel
wird eine Vertiefung 40 mit p-Dotierung verwendet, doch
ist dies nicht für die Herstellung des Speicherelements notwendig, wenn entweder das Substrat 25 stärker dotiert
ist oder wenn Ionen-Implantation an der Oberseite des Substrats durchgeführt wurde, um eine Aufnahme- bzw. Wirtsstoff
zone herzustellen. Bei der in Fig. 1 dargestellten Struktur wird dagegen keine Vertiefung mit P-Dotierung verwendet,
sondern Ionen-Implantation wird an der Oberseite des Substrats
durchgeführt (Zone 11).
Die Verwendung des erfindungsgemäßen Verfahrens zur Herstellung der in Fig. 7 dargestellten Struktur ergibt Vorteile
gegenüber der bekannten, in Fig. 1 dargestellten Anordnung. Das Betriebsverhalten des in Fig. 1 dargestellten
Bauelements hängt nicht von der Maskenausfluchtung bei der Herstellung des oberen Gates ab. Bessere
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Betriebswerte ergeben sich damit aus der Ausfluchtung, die sich mit dem erfindungsgemäßen Verfahren erzielen läßt.
Außerdem kann die Größe der Strukturen mit dem erfindungsgemäßen Verfahren verringert werden, da das obere Gate nicht
größer als das untere ist. Zur Korrektur von Maskiertoleranzen macht man dagegen das obere Gate der in Fig.
dargestellten Struktur größer als das untere Gate.
Mehrere der in Fig. 7 dargestellten Strukturen werden in einem programmierbaren Festwertspeicher (PROM) verwendet,
der selbst ein Teil eines Ein-Chip-Digitalrechners ist. Hierbei werden die Vertiefungen mit P-Dotierung in der
Art der Vertiefung 40 nicht verwendet, sondern es wird Ionen-Implantation im Aufnahmegebiet durchgeführt.
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Leerseite
Claims (8)
1. Verfahren zur Herstellung einer integrierten MOS-Schaltungsstruktur
mit doppelten Schichten aus polykristallinem Silizium auf einem Silizium—Substrat, bei dem zuerst eine Schicht aus
polykristallinem Silizium auf dem Substrat, danach eine Isolierschicht auf der ersten Silizium-Schicht und eine zweite
Schicht aus polykristallinem Silizium auf der Isolierschicht gebildet werden, dadurch gekennzeichnet,
—en daß wenigstens eine der beiden Siliziumschicht dotiert wird,
daß die zweite Siliziumschicht sowie die Isolierschicht unter Ausbildung .eines» bestimmten Strukturmusters geätzt werden,
und daß danach die erste Siliziumschicht und die Struktur mit einem selektiven Ätzmittel behandelt werden, das nur die erste
Siliziumschicht ätzt, wobei die Struktur als Maske dient.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat mit einer ersten Oxidschicht versehen wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet,
daß die erste polykristalline Siliziumschicht mit Phosphor
dotiert wird.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Isolierschicht aus einer zweiten Oxidschicht besteht.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die zweite Schicht aus polykristallinem Silizium mit Bor dotiert wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die integrierte
MOS-Schaltungsstruktur ein Speicherelement mit auf
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schwimmendem Potential befindlicher Gate-Elektrode ist, dadurch gekennzeichnet, daß die erste polykristalline
Siliziumschicht dotiert wird, daß eine Gatemaske auf der zweiten Siliziumschicht ausgebildet wird, daß die
Ätzung der zweiten Siliziumschicht so durchgeführt wird, daß eine obere Gate-Elektrode entsteht, daß die dabei
freigelegten Bereiche der zweiten Oxidschicht entfernt werden und daß die erste Siliziumschicht unter Bildung
einer unteren Gate-Elektrode mit dem selektiven Ätzmittel behandelt wird, wobei die obere Gate-Elektrode als Maske
verwendet wird, so daß die untere Gate-Elektrode auf die obere Gate-Elektrode ausgerichtet wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß eine Source-Zone und eine Drain-Zone im Substrat neben
den Gate-Elektroden ausgebildet werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Source- und Drain-Zonen N-dotiert werden.
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US62685975A | 1975-10-29 | 1975-10-29 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2645014A1 true DE2645014A1 (de) | 1977-05-12 |
DE2645014B2 DE2645014B2 (de) | 1979-06-07 |
DE2645014C3 DE2645014C3 (de) | 1980-02-28 |
Family
ID=24512170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2645014A Expired DE2645014C3 (de) | 1975-10-29 | 1976-10-06 | Verfahren zur Herstellung einer integrierten MOS-Schaltungsstrukrur mit doppelten Schichten aus polykristallinem Silizium auf einem Silizium-Substrat |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPS6020908B2 (de) |
DE (1) | DE2645014C3 (de) |
FR (1) | FR2330146A1 (de) |
GB (1) | GB1540450A (de) |
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- 1976-08-31 GB GB35950/76A patent/GB1540450A/en not_active Expired
- 1976-09-21 FR FR7628293A patent/FR2330146A1/fr active Granted
- 1976-09-21 JP JP51113550A patent/JPS6020908B2/ja not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
DE2645014B2 (de) | 1979-06-07 |
FR2330146A1 (fr) | 1977-05-27 |
DE2645014C3 (de) | 1980-02-28 |
FR2330146B1 (de) | 1982-08-27 |
GB1540450A (en) | 1979-02-14 |
JPS6020908B2 (ja) | 1985-05-24 |
JPS5259585A (en) | 1977-05-17 |
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