DE2915024C2 - Verfahren zum Herstellen eines MOS-Transistors - Google Patents

Verfahren zum Herstellen eines MOS-Transistors

Info

Publication number
DE2915024C2
DE2915024C2 DE2915024A DE2915024A DE2915024C2 DE 2915024 C2 DE2915024 C2 DE 2915024C2 DE 2915024 A DE2915024 A DE 2915024A DE 2915024 A DE2915024 A DE 2915024A DE 2915024 C2 DE2915024 C2 DE 2915024C2
Authority
DE
Germany
Prior art keywords
polycrystalline silicon
doped
source
zone
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2915024A
Other languages
English (en)
Other versions
DE2915024A1 (de
Inventor
Alfred Charles Princeton N.J. Ipri
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE2915024A1 publication Critical patent/DE2915024A1/de
Application granted granted Critical
Publication of DE2915024C2 publication Critical patent/DE2915024C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H01L29/6678—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates on sapphire substrates, e.g. SOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines MOS-Transistors mit kurzem Kanal und selbstausgerichtetem Silizium-Gate gemäß dem Oberbegriff des Patentanspruchs 1.
Aus der DE-OS 24 04 184 ist ein Verfahren zum Herstellen einer MOS-Halbleitervorrichtung bekannt, die eine hohe Arbeitsspannung aufweisen soll (MIS = Metall-Isolator-Halbleiter). Bei dem bekannten Verfahren wird in einem Verfahrensschritt in einer Hauptfläche eines den einen Leitungstyp aufweisenden Halbleitersubstrats ein Drain-Bereich des zweiten Leitungstyps mit geringer Dotierstoff-Konzentration ausgebildet. In einem weiteren Verfahrensschritt werden gleichzeitig ein Source-Bereich des zweiten Leitungstyps mit hoher Dotierstoff-Konzentration und innerhalb des Drain-Bereicns ein Teilbereich ebenfalls mit hoher Dotierstoff-Konzentration hergestellt. Das bekannte Verfahren bezieht sich auf das Herstellen eines Bauelements mit einem aus Metall, insbesondere Aluminium, bestehenden Gate. Dieses wird im Anschluß an das Herstellen der Source- und Drainzonen sowie einer Drain-Kontaktzone in einem unabhängigen Verfahrensschritt gebildet. Im Bekannten können daher selbstausgerichtete Silizium-Gates, insbesondere sogenannte Kurzkanal-Gates, nicht hergestellt werden.
Ein Verfahren der eingangs genannten Art kann aus der GB-PS 14 77 512 hergeleitet werden. Nach diesem bekannten Verfahren wird der kurze Kanal durch seitliches Eindiffundieren von Bor in einer an den Kanten freigelegten, aus polykristallinem Silizium bestehenden Schicht gebadet Bei dem Eindiffundieren entsteht in der Kante der Silizium-Schicht ein hochdotierter Streifen. Dieser kann eine Stärke von etwa 1 Mikrometer besitzen und soll die Gate-Elektrode eines IGFETdarstellen. Mit dem bekannten Verfahren können kürzere Kanalzonen als nach den üblichen photolithographischen Techniken hergestellt werden. Die maximale Betriebs-ίο spannung der bekannten Kurzkanal-Bauelemente ist jedoch gering. Das ist wünschenswert, wenn für die elektrische und thermische Energieverteilung bzw. -ableitung niedrige Ströme und Spannung erforderlich sind. Die niedrigen Betriebsspannungen von auf bekannte u Weise hergestellten Bauelementen können darauf zurückgeführt werden, daß die Betriebsspannung eine Funktion des gegenseitigen Abstands von Source- und Drain-Zone ist Wenn also dieser Abstand verringert wird, ergibt sich zugleich eine Verringerung der maximalen Betriebsspannung.
Es besteht jedoch das Bedürfnis nach Kurzkanai-Bauelementen mit relativ hoher Betriebsspannung. Naheliegend wäre es, die Betriebsspannung solcher Bauelemente dadurch zu erhöhen, daß man die Dotierstoff-Konzentration sowohl in der Source- als auch in der Drain-Zone vermindert Ein solcher Aufbau ließe sich leicht erreichen, da die Source- und Drain-Zonen normalerweise durch gleichzeitiges Dotieren gebildet werden. Bei einem so hergestellten Bauelement könnte die Drain/Substrat-Verarmungszone, d. h. das sich beim Substrat um die Drain-Zone herum erstreckende Band, sowohl in die Gate-Zone als auch in die Drain-Zone hineinreichen. Damit würde die Source/Drain-Durchbruchsspannung erhöht und dementsprechend die Betriebsspannung des Bauelements vergrößert werden. Dieser Aufbau hat jedoch den Nachteil, daß die Source- und Drain-Zonen bis zum gleichen Niveau dotiert werden und damit die Gesamtgeschwindigkeit des Bauelements wegen der vergrößerten ÄC-Zeitkonstanten beträchtlich vermindert wird.
Aus der US-PS 40 05 450 ist ferner ein Verfahren zum Herstellen eines IGFET mit selbstausgerichtetem Gate bekannt dessen Drain-Zone einen Bereich mit niedriger Dotierstoff-Konzentration mit darin angeordnetem Bereich mit hoher Dotierstoff-Konzentration enthält. Die zugehörige Source-Zone des Bauelements besitzt mindestens einen Bereich mit hoher Dotierstoff-Konzentration, der zugleich (mit gleicher Dotierstoff-Dichle) mit dem hochdotierten Bereich der Drain-Zone herzustellen ist. Der schwächer dotierte Bereich der Drain-Zone umgibt deren hochdotierten Bereich außer an der BaueJementoberfläche ganz und gar. Dadurch wird erreicht, daß die Drain-Zone mit ihrem schwach dotierten Bereich an den extrem schmalen Kanal angrenzt, auf dessen gegenüberliegender Seite der hochdotierte Bereich der Source-Zone unmittelbar liegt. Das Herstellen dieser Konfiguration erfordert eine aufwendige Maskentechnik.
Der Erfindung liegt die Aufgabe zugrunde, das Ver-
fahren eingangs genannter Art so weiterzubilden, daß ohne zusätzliche Maskierungsschritte bei dem fertigen
MOS-Transistor die Konzentration der Dotierstoffe in der Source-Zone höher ist als in der Drain-Zone, so daß höhere Betriebsspannungen verwendet werden können.
Die erfindungsgemäße Lösung wird im Kennzeichen des Patentanspruchs 1 angegeben.
Das erfindungsgemäße Verfahren zeichnet sich vor allem dadurch aus, daß das Herstellen des Gates in die
Verfahrensschritte zum Herstellen der Source- und Drain-Zonen integriert wird und daß das zum Bilden der Gate-Elektrode dotierte polykristalline Silizium zusammen mit dem über der Drain-Zone vorgesehenen polykristallinen Silizium (vor dessen Abtragung) als Maske zum Dotieren des für die Source-Zone vorgesehenen Teils des Halbleiterkörpers zu verwenden ist Im Prinzip werden also in einem ersten Schritt die Source-Zone allein und in einem zweiten Schritt die Source- und Drain-Zone zugleich dotiert Bei dem Verfahren entsteht ein Transistor, dessen Source-Zone zweimal und daher im Mittel höher dotiert ist als die Drain-Zone und bei dem die relativ hoclt dotierte Source-Zone sowie die demgegenüber weniger hoch dotierte Drain-Zone in voller Breite an die wegen der Selbstausrichtung mit dem Kurzkanal-Silizium-Gate außerordentlich schmale Kanalzone angrenzt
Anhand der schematischen Darstellung eines Ausführungsbeispiels werden weitere Einzelheiten der Erfindung erläutert Es zeigen
Fig. 1, 2 und 3a Querschnitte des Halbleiterbauelements in verschiedenen Verfahrensstufen;
F i g. 3b eine Draufsicht auf ein Bauelement gemäß Fig. 3a; und
F i g. 4 einen Querschnitt durch ein Kurzkanal-MOS-Bauelement
Anhand der Zeichnung wird ein Verfahren zum Herstellen eines Silizium-auf-Saphir-Kurzkanal-MOS-Transistors beschrieben. Obwohl dabei auf ein Siliziumauf-Saphir-Bauelement Bezug genommen wird, ist dem Fachmann geläufig, daß als Substrat 12 anstelle von Saphir auch andere Isolatoren, z. B. Spinell oder monokristallines Berylliumoxid, ohne nachteilige Effekte benutzt werden können. Weiterhin muß das Substrat 12 nicht aus isolierendem Material bestehen, sondern es kann selbstverständlich auch als Halbleiterkörper oder als Haibleitcrschicht auf einem Substrat ausgebildet sein. Schließlich umfaßt die Erfindung selbstverständlich auch die Herstellung eines MOS-Transistors mit P-Kanal, obwohl es sich beim Ausführungsbeispiel um einen MOS-Transistor mit N-Kanal handelt
Eine Schicht aus monokristallinem Silizium wird auf die Hauptfläche 14 eines Substrats 12 auf irgendeine bekannte Weise, z. B. durch thermisches Zersetzen von Silan in Wasserstoff, niedergeschlagen. Daraufhin wird die monokristalline Siliziumschicht (Monosilizium-Schicht) so maskiert, daß bestimmte Bereiche freigelegt sind. Letztere werden dann bis zum Substrat 12 heruntergeätzt, so daß die stehenbleibenden, ungeätzlen Bereiche die Insel 16 bilden. Auf diese wird dann eine Schicht 24 aus einem Dielektrikum oder mehreren Dielektrika aufgebracht, weiche beispielsweise entweder durch Oxidation der Siliziumoberfläche der Insel 16 oder durch thermisches Zersetzen von Silan in oxidierender Atmosphäre zu bilden ist Auf die Nicht-Leiterschicht 24 wird dann eine Schicht 18 aus polykristallinem Silizium (Polysilizium-Schicht) aufgebracht und diese ebenfalls auf bekannte Weise mit einer Oxid-Maskierschicht 20 abgedeckt. Die Maskierschicht 20 wird mit einem — nicht gezeichneten — gemusterten Fotolack versehen, worauf die freigelegten Teile der Maskierschicht 20 bis zur polykristallinen Siliziumschicht 18 heruntergeätzt werden, so daß die verbleibenden, nicht geätzten Teile der Schicht 20 als Maske beim nachfolgenden Ätzen der Polysilizium-Schicht 18 wirken können. Es folgt das Abtragen aller freigelegten Teile der Polysilizium-Schicht 18. indem das Bauelement 10 einem gepufferten Kaliumhydroxid-Ätzmittel ausgesetzt wird, welches nicht nur das freigelegte Polysilizium wegätzt, sondern auch im allgemeinen die Ränder der Maskierschicht 20 unterätzt Diese Verfahrensweise ist ebenfalls an sich bekannt.
Das Bauelement wird anschließend mit einem P-Dotiermittel behandelt und erhitzt Vorzugsweise wird Bor in Form von Diboran als P-Dotiermittel angewendet Wie in F i g. 1 durch die Pfeile 22 angedeutet, berührt das Dotiergas nur die freigelegten Ränder der Polysilizium-Schicht 18, so daß das Dotiermittel seitlich längs der Polysilizium-Schicht 18 in diese von den freigelegten Rändern nach innen hin diffundiert Auf diese Weise entsteht ein P-leitend dotierter Polysilizium-Streifen 18.1, der sich längs der gesamten freigelegten Ränder der Polysilizium-Schicht 18 erstreckt. Da die Diffusionskonstante der Polysilizium-Schicht 18 bekannt ist, kann die Diffusion des Dotiermittels in die Schicht 18 hinein durch Oberwachen von Zeit und Temperatur der Diffusion genau gesteuert werden. Die Breite der entstehenden dotierten Polysilizium-Streifen 18.1 läßt sich also hinsichtlich des Erzeugens geringer "reiten genau steuern.
Gemäß F i g. 2 sind überall dort, wo die freiliegenden Ränder der Polysilizium-Schicht 18 mit dem dotierenden Bor reagieren konnten, dotierte Streifen Ϊ8.1 zu sehen, im Ausführungsbeispiel ist ein in F i g. 3b dargestelltes, in Form einer geschlossenen Schleife ausgebildetes Gate vorgesehen; selbstverständlich kann das Gate auch jede andere Form aufweisen. Gemäß Fig.2 wird im Ausführungsbeispiel nach dein Bilden der dotierten Streifen 18.1 die, z. B. aus Siliziumdioxid bestehende Maskierschicht 20, insbesondere mit gepufferter Flußsäure-Lösung entfernt, so daß die dotierten (18.1) und die undotierten (18) Teile der Polysilizium-Schicht freiliegen. Bei Verwendung der Schicht 18 und der Streifen 18.1 als Maske kann das Bauelement nun der durch die Pfeile 26 angedeuteten implantation von Phosphorionen ausgesetzt werden. Dabei werden ein Rand des Kanals abgebildet bzw. begrenzt und die Source-Zone 16.1 ausgebildet Die Implantation von Phosphorionen mit einer Dosis von 1 χ 1016 Ionen/cm2 bei 50 keV führt zu einer Dotierstoff-Konzentration von etwa 1O20ZCm3 in der Source-Zone 16.1.
Gemäß F i g. 3a, 3b besteht der nächste Verfahrensschritt darin, den undotierten Teil der Polysilizium-Schicht 18 abzutragen. Beispielsweise kann das dadurch bewirkt werden, daß das Bauelement 10 solange in eine geeignete Ätzlösung getaucht wird, bis das gesamte undotierte Polysilizium entfernt worden ist. Entsprechende Lösungsmittel werden in der US-PS 37 38 880 angegeben. Zu diesen Lösungen gehören z. B. wäßriges Hydrazin oder Kaliumhydroxyd-Propanol-Lösungen und ähnliche. Bei Verwendung solcher Lösungen werden nur -lie undotierten Bereiche des Polysiliziums selektiv abgetragen, während die dotierten Polysilizium-Streifen 18.1 unangegriffefi bleiben.
Nach dem Ätzen der Polysilizium-Scbicht wird das ganze Bauelement 10 — wie durch die Pfeile 28 angedeutet — einer Weiteren Implantation von Phosphor-Ionen, und zwar mit einer Dosis von 1 · 1014 Atomen/cm2 bei 50 keV ausgesetzt, so daß die Drain-Zone 16,2 entsteht, mit einer Dotierstoff konzentration vpn >0|g/cm3. Die Source-Zone 16.1 besitzt nun als Folge der zweiten Implantation eine Dotierstoff konzentration von etwa 1,01 ■ [O20ZcTn3. Das bedeutet, daß in der Source-Zone die Dotierstoffkonzentration um etwa zwei Größenordnungen höher ist als in der Drain-Zone.
Nach Fig.4 wird als Bauelement 10 schließlich in
bekannter Weise durch Bilden von Feldoxid 30 und anschließendes Herstellen von Kontaktöffnungen sowie das Niederschlagen von metallischen Kontakten 32, 34 und 36 in ohmschem Kontakt mit der Source-Zone 16.1, der Drain-Zone 16.2 bzw. dem Gate 18.1 fertiggestellt.
Hierzu 1 Blatt Zeichnungen
10
30
40
45
50

Claims (2)

Patentansprüche:
1. Verfahren zum Herstellen eines MOS-Transistors mit kurzem Kanal und selbstausgerichtetem Silizium-Gate aus einem Halbleiterkörper durch Aufbringen einer Schicht (24) aus einem Dielektrikum auf den Haltleiterkörper (16) Niederschlagen einer polykristallinen Siliziumschicht (18) Maskieren der polykristallinen Siliziumschicht (18) sowie Abtragen eines über dem für die Source-Zone (16.1) vorgesehenen Teils der polykristallinen Siiiziumschicht (18), Dotieren des freigelegten Randes der polykristallinen Siliziumschicht (18) und Eindiffundieren des Dotiermittels zum Bilden eines dotierten Polysilizium-Streifens (18.1), anschließendes Abtragen des undotierten Teils der polykristallinen Siliziumschicht (18) und Dotieren des Halbleiterkörpers (16) zum Bilden der Source- und Drainzonen (16.1, HL2) bei Verwendung des als Gate-Elektrode dienenden Porysilizium-Streifens(1S.1)als Maske, dadurch gekennzeichnet, daß vor dem Abtragen des undotierten polykristallinen Siliziums der für die Source-Zone (16.1) vorgesehene Teil des Halbleiterkörpers (16) unter Verwendung des dotierten und des undotierten Teils der polykristallinen Siliziumschicht (18) als Maske dotiert wird und daß der Halbleiterkörper (16) nach dem Abtragen des undotierten polykristallinen Siliziums unter Verwendung des dotierten Polysilizium-Streifens (18.1) als Maske zum Bilden der Drain-Zone und zum Erhöhen der Zahl der Störstellen in der Source-Zone (16.1) erneut dotiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Source- una Drain-Zonen durch Ionen-Implantation dotiert werden.
DE2915024A 1978-04-19 1979-04-12 Verfahren zum Herstellen eines MOS-Transistors Expired DE2915024C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/897,807 US4225875A (en) 1978-04-19 1978-04-19 Short channel MOS devices and the method of manufacturing same

Publications (2)

Publication Number Publication Date
DE2915024A1 DE2915024A1 (de) 1979-10-25
DE2915024C2 true DE2915024C2 (de) 1986-07-24

Family

ID=25408456

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2915024A Expired DE2915024C2 (de) 1978-04-19 1979-04-12 Verfahren zum Herstellen eines MOS-Transistors

Country Status (5)

Country Link
US (1) US4225875A (de)
JP (1) JPS556882A (de)
DE (1) DE2915024C2 (de)
IT (1) IT1192644B (de)
SE (1) SE438753B (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373254A (en) * 1981-04-06 1983-02-15 Rca Corporation Method of fabricating buried contacts
US4353159A (en) * 1981-05-11 1982-10-12 Rca Corporation Method of forming self-aligned contact in semiconductor devices
US4402128A (en) * 1981-07-20 1983-09-06 Rca Corporation Method of forming closely spaced lines or contacts in semiconductor devices
US4830975A (en) * 1983-01-13 1989-05-16 National Semiconductor Corporation Method of manufacture a primos device
EP0251563A3 (de) * 1986-06-17 1991-01-09 Tokyo Electric Co. Ltd. Photoelektrischer Wandler
JPH0748503B2 (ja) * 1988-11-29 1995-05-24 三菱電機株式会社 電界効果トランジスタの製造方法
US5264721A (en) * 1989-04-29 1993-11-23 Fujitsu Limited Insulated-gate FET on an SOI-structure
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
EP0575688B1 (de) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programmierung von LDD-ROM-Zellen
US5589415A (en) * 1995-06-07 1996-12-31 Sgs-Thomson Microelectronics, Inc. Method for forming a semiconductor structure with self-aligned contacts
US5874340A (en) * 1996-07-17 1999-02-23 Advanced Micro Devices, Inc. Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls
US5759897A (en) * 1996-09-03 1998-06-02 Advanced Micro Devices, Inc. Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region
US5677224A (en) * 1996-09-03 1997-10-14 Advanced Micro Devices, Inc. Method of making asymmetrical N-channel and P-channel devices
US5877050A (en) * 1996-09-03 1999-03-02 Advanced Micro Devices, Inc. Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals
US5648286A (en) * 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
US6051471A (en) * 1996-09-03 2000-04-18 Advanced Micro Devices, Inc. Method for making asymmetrical N-channel and symmetrical P-channel devices
US6027978A (en) * 1997-01-28 2000-02-22 Advanced Micro Devices, Inc. Method of making an IGFET with a non-uniform lateral doping profile in the channel region
US5923982A (en) * 1997-04-21 1999-07-13 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
US6004849A (en) * 1997-08-15 1999-12-21 Advanced Micro Devices, Inc. Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source
US5904529A (en) * 1997-08-25 1999-05-18 Advanced Micro Devices, Inc. Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate
US6096588A (en) * 1997-11-01 2000-08-01 Advanced Micro Devices, Inc. Method of making transistor with selectively doped channel region for threshold voltage control
US9459234B2 (en) 2011-10-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd., (“TSMC”) CMOS compatible BioFET
US9689835B2 (en) 2011-10-31 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Amplified dual-gate bio field effect transistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4005450A (en) * 1970-05-13 1977-01-25 Hitachi, Ltd. Insulated gate field effect transistor having drain region containing low impurity concentration layer
JPS49105490A (de) * 1973-02-07 1974-10-05
GB1477512A (en) * 1974-05-21 1977-06-22 Mullard Ltd Methods of manufacturing semiconductor devices
US4124933A (en) * 1974-05-21 1978-11-14 U.S. Philips Corporation Methods of manufacturing semiconductor devices
JPS51102582A (de) * 1975-03-07 1976-09-10 Suwa Seikosha Kk
US4028717A (en) * 1975-09-22 1977-06-07 Ibm Corporation Field effect transistor having improved threshold stability

Also Published As

Publication number Publication date
DE2915024A1 (de) 1979-10-25
US4225875A (en) 1980-09-30
IT7921294A0 (it) 1979-03-26
SE7902342L (sv) 1979-10-20
SE438753B (sv) 1985-04-29
JPS556882A (en) 1980-01-18
IT1192644B (it) 1988-04-27

Similar Documents

Publication Publication Date Title
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3780369T2 (de) Verfahren zum herstellen einer halbleiterstruktur.
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3587231T2 (de) Verfahren zum herstellen einer dmos-halbleiteranordnung.
DE2928923C2 (de)
DE19527131A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3000847A1 (de) Verfahren zur ausbildung dotierter zonen in einem substrat
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2916098A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE68905487T2 (de) Verfahren zur herstellung einer integrierten schaltung mit bauelementen, die gates auf zwei ebenen enthalten.
DE3320500A1 (de) Verfahren zur herstellung einer integrierten cmos-schaltung
DE2807138A1 (de) Verfahren zum herstellen eines halbleiterbauelements
DE2723374A1 (de) Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung
DE4112044A1 (de) Halbleitereinrichtung mit wenigstens zwei feldeffekttransistoren und herstellungsverfahren fuer diese
DE3019826A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE69113673T2 (de) Halbleiterbauelement mit MOS-Transistoren und Verfahren zu dessen Herstellung.
DE2911726C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
EP0062883B1 (de) Verfahren zur Herstellung eines integrierten bipolaren Planartransistors
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE2752335A1 (de) Verfahren zur herstellung eines sperrschicht-feldeffekttransistors
DE3000121A1 (de) Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
D2 Grant after examination
8380 Miscellaneous part iii

Free format text: DER 2. VERTRETER IST NACHZUTRAGEN: BERGEN, K., DIPL.-ING., 4000 DUESSELDORF

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee