DE3000847A1 - Verfahren zur ausbildung dotierter zonen in einem substrat - Google Patents

Verfahren zur ausbildung dotierter zonen in einem substrat

Info

Publication number
DE3000847A1
DE3000847A1 DE19803000847 DE3000847A DE3000847A1 DE 3000847 A1 DE3000847 A1 DE 3000847A1 DE 19803000847 DE19803000847 DE 19803000847 DE 3000847 A DE3000847 A DE 3000847A DE 3000847 A1 DE3000847 A1 DE 3000847A1
Authority
DE
Germany
Prior art keywords
substrate
masking part
gate
layer
masking
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19803000847
Other languages
English (en)
Inventor
Robert M Jecmen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE3000847A1 publication Critical patent/DE3000847A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/143—Shadow masking

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

PATENTANWÄLTE ZENZ & HELBER ·-D 43OO ESStN ι · AM fkUHRSTElN 1 · TEL.: (02 01) 4126 Seite - y -Ö I 189
INTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien, V.St.A,
Verfahren zur Ausbildung dotierter Zonen in einem Substrat
Die Erfindung bezieht sich auf ein Verfahren zur Ausbildung dotierter Zonen in einem Substrat und insbesondere auf die Ausbildung von Source- und Drain-Zonen o. dgl. für MOS-FeIdeffekttransistoren unter Verwendung von Schatten-Maskiernvethoden.
Bei der Herstellung integrierter Schaltungen, z. B. MOS-Schaltungen, wird häufig ein Maskiermuster unter Verwendung von fotolithografischen Methoden benutzt. Dieses Muster wird dann während des nachfolgenden Ätzens anderer Schichten als Maske benutzt. So wird beispielsweise bei der Herstellung von Feldeffekttransistoren eine Oxidschicht üblicherweise über einer Polysiliziumschicht gebildet. Ein Fotolack dient dann zur Definition der Umrißlinien von Gate—Zonen in der Oxidschichte Danach dient die Oxidschicht als Maske, während die Polysiliziumschicht geätzt wird.
Bei diesen und ähnlichen Verarbeitungsschritten treten häufig Hinterschneidungen der Maskierelemente auf; so unterliegt beispielsweise das Silizium einer seitlichen Ätzung und hängt gegenüber der Polysilizium-Gate-Zone über. Diese überhängenden Bereiche, welche sich bei der Maskierung von Oxiden, Siliziumnitridschichten, Fotolackschichten ο ο dgl» ergeben, können in einigen Fällen ausgenutzt werdenο
2/bu· 03:032/0571
BÄÖ ORIGINAL
Bei einigen Verfahren"nutzt man die von den überhängenden Bereichen geworfenen Schatten während der Ionenimplantation aus. Dies geschieht beispielsweise dadurch, daß die unter den Überhängen gelegenen Zonen durch letztere von der Ionenimplantation geschützt werden. Ein Beispiel dieser Methode ist in der US-PS 3 823 352, Spalte 4, Zeilen 32 ff beschrieben. Andere, die Ausnutzung von Überhängen und Hinterschneidungen beschreibende Druckschriften sind die US-PS1η 3 761 785, 3 351 379, 3 961 999 und 4 060 427. Zum überwiegenden Teil sind diese bekannten Verfahren kompliziert,und zwar insbesondere dann, wenn die Überhänge zum vollständigen Blockieren der Dotierstoffimplantation in die darunterliegenden Zonen dienen. Dies geschieht zumeist zur Herstellung einer Ausrichtung mit einer oder mehreren Schaltungskomponenten.
Der Erfindung liegt die Aufgabe zugrunde, die Überhänge zum teilweisen Blockieren der Dotierstoffimplantation in das Substrat auszunutzen, um auf diese Weise eine genaue Ausrichtung von Schaltungselementen und dotierten Zonen bei minimalen Herstellungsschritten zu gewährleisten. Dabei sollen auch die Miller-Kapazität verringert und die Durchstoßeigenschaften verbessert werden.
Zu diesem Zweck schlägt die Erfindung ein vor allem in der MOS-Technologie anwendbares Verfahren zur Ausbildung von Source- und Drain-Zonen in einem Substrat vor. Das Substrat weist eine Gate-Oxidschicht und eine über der Gate-Oxidschicht angeordnete Polysiliziumschicht auf. Eine Maskierschicht wird auf der Polysiliziumschicht in einem solchen vorgegebenen Muster ausgebildet, daß die Gate-Elektrode definierbar ist. Danach wird die Polysiliziumschicht geätzt und die Gate-Elektrode ausgebildet. Das Ätzen wird bis zum Hinterschneiden der Maskierschicht fortgesetzt, wodurch sich durch die Maskierschicht Überhänge ergeben. Als nächstes wird das Substrat einer Ionenimplantation unterzogen, um die Source- und Drain-Zonen durch
- 3 03032/057
BAD ORIGINAL
Implantation durch diis Gate-Oxidschicht zu bilden. Die Implantation erfolgt dabei so, daß die Dotierstoffkonzentration unterhalb der überhängenden Bereiche bei der Implantation wesentlich geringer als in der von dem Maskierelement ungeschützten Substratzone ist. Während der nachfolgenden Verarbeitungsschritte tritt im Bereich der niedrigeren Dotierstoffkonzentration praktisch keine Diffusion auf, wodurch sich eine genaue Ausrichtung zwischen den Gate- und den Source- und Drain-Zonen ergibt. Auf diese Weise wird die Miller-Kapazität verringert, und es ergeben sich verbesserte Durchgriff eigenschaften.
Im folgenden wird ein Beispiel der Erfindung anhand der Zeichnung näher erläutert. In der Zeichnung zeigen:
Fig. 1 einen Teilschnitt durch ein Substrat
mit einer Gate-Oxidschicht, einer PoIysiliziumschicht, einer Oxid-Maskierschicht und einer Fotolackschicht;
Fig. 2 das Substrat gemäß Fig. 1 nach dem Maskieren und Ätzen, bei dem eine Gate-Oxid-Maskierzone gebildet wird;
Fig. 3 das Substrat gemäß Fig. 2 nach dem Ätzen
der Polysiliziumschicht, wobei überhängende Bereiche durch Seitenätzung gebildet werden;
Fig. 4 das Substrat gemäß Fig. 3 während einer Ionenimplantation, wobei die Source- und Drain-Zonen gebildet werden; und
Fig. 5 das Substrat gemäß Fig- 4 nach zusätzlicher Bearbeitung, einschließlich eines Re-Oxidationsschrittsο
Im folgenden wird ein MOS-Verfahren zur Ausbildung von Source- und Drain-Zonen oder ähnlichen Zonen in einem Substrat beschrieben. Dabei werden auch besondere Einzelheiten, wie spezielle Dotierstoffkonzentrationen, Gatebreiten usw. angegeben,um die Erfindung besser verständlich zu machen» Es ist jedoch klar, daß diese besonderen Einzelheiten zur Ausführung
«= A —
03-: 032/0 5 7
~/~ 300084?
der Erfindung nicht erforderlich sind. Andererseits werden bekannte Herstellungsschritte nicht im einzelnen beschrieben, urr/die Erläuterung der Erfindung nicht unnötig zu belasten.
Die erfindungsgemäß neu vorgesehenen Verfahrensschritte können mit einer Vielzahl von bekannten MOS-Verfahren verwendet werden. Bei dem beschriebenen Ausführungsbeispiel werden diese Verfahrensschritte mit dem in der US-PS 4 052 229 beschriebenen MOS-Verfahren verwendet. In der folgenden Beschreibung werden die bekannten"Frontenden-"Schritte, z. B. die Bildung von Feldoxiden, nicht mehr erläutert.
In Fig. 1 ist ein p-leitendes monokristallines Siliziumsubstrat 10 dargestellt, das bei einem bevorzugten Ausführungsbeispiel eine Dotierstoffkonzentration von angenähert 50 Ohm-cm hat. Eine Oxidschicht 12 (Siliziumdioxid) ist auf diesem Substrat gebildet. Diese Oxidschicht isoliert das Substrat gegenüber den Gate-Elektroden der Feldeffekttransistoren und wird daher als Gate-Oxidschicht bezeichnet. Bei dem beschriebenen Ausführungsbeispiel ist diese Gate-Oxidschicht 12 eine thermisch aufgewachsene Oxidschicht von angenähert 400 S Dicke.
Nach der Bildung der Gate-Oxidschicht 12 wird eine Schicht aus polykristallinem Silizium (Polysilizium) über der Gate— Oxidschicht ausgebildet. Diese Polysiliziumschicht hat bei dem beschriebenen Ausführungsbeispiel eine Stärke von angenähert 5500 A* und ist zur Verbesserung der Ätzwirkung dotiert. Eine Oxidschicht 16 ist auf der Polysiliziumschicht 14 gebildet. Diese Oxidschicht dient zu Maskierzwecken und hat bei dem beschriebenen Ausführungsbeispiel eine Stärke von angenähert 800 A. Eine Fotolackschicht 18 wird danach über der Oxidschicht 16 gebildet.
Im folgenden wird auf Fig. 2 Bezug genommen, gemäß der herkömmliche fotolithografische Methoden zur Maskierung der
03JJ32/0571
BAD ORiGiMAL
Fotolackschicht und zum Ätzen für die Definition der Maske ISa verwendet werden. Danach wird die Oxidschicht 16 geätzt, um ein Maskierteil 16a zu begrenzen. Bei dem beschriebenen Ausführungsbeispiel dient das Maskierteil 16a zur Definition der Gate-Zone eines Feldeffekttransistors, der eine Breite von angenähert 3 um hat. Nach der Bildung des Maskierteils 16a wird die Fotolackschicht 18a entfernt.
Als nächstes wird gemäß Fig. 3 das Maskieroxidteil 16a als Maske für die Polysiliziumschicht 14 während deren Ätzung verwendet, wobei die Gate—Zone 14a definiert wird. Dieser Ätzschritt wird in bekannter Weise derart gesteuert, daß entsprechend der Darstellung in Fig. 3 eine Seitenätzung unter das Maskierteil 16a auftritt. Dies führt zu überhängenden Abschnitten 20, welche über die Gate-Zone 14a vorstehen. Bei dem beschriebenen Ausführungsbeispiel stehen die Überhänge um ein Maß von etwa 0,5 pm (bei einer Gatebreite von 2 um) über die Gate-Zone 14a vor. Bei dem beschriebenen Beispiel findet eine feuchte Ätzung zum Ätzen des Polysiliziums Verwendung; es ist jedoch möglich, daß gleiche Ergebnis durch ungerichtete Plasmaätzung zu erreichen.
Danach wird das Substrat einer Ionenimplantation zur Definition der Source- und Drain-Zonen in einem Feldeffekttransistor unterworfen. Bei dem beschriebenen Beispiel wird eine Arsenimplantation zur Bildung der η-leitenden Source/Drain-Zonen 22 und 24 eines n-Kanal-Bauelements benutzt. Zu beachten ist, daß die Source- und Drain-Zonen durch Ionenimplantation durch die Gate-Oxidschicht 12 gebildet werden= (Dies unterscheidet die Erfindung von dem in der US-PS 4 05 2 229 beschriebenen Verfahren und macht einen bei diesem bekannten Verfahren erforderlichen Ätzschritt zur Definition der Öffnungen in der Gate-Oxidschicht für die Dotierung der Source- und Drain-Zonen überflüssig <>) Die Stärke der Ionenimplantation wird gemäß Figο 4 so gesteuert, daß eine gewisse Implantation durch die überhängenden Abschnitte 20 zur Bildung von leichter dotierten Ausläufern
0 0 3 2/0571
BAD
der Source/prain-Zonen 22 stattfindet. Wie oben erwähnt, hat die Gate-Oxidschicht 12 eine Stärke von angenähert 400 S, und ein hoher Anteil des Arsens wird in die von dem Maskierteil 16a ungeschützten Zonen implantiert, unter den überhängenden Abschnitten 20 müssen die Ionen durch die SOO A* dicke Maskiersehlcht 16a und danach durch die 400 A dicke Gate-Oxidschicht durchtreten. Wie in Fig. 4 gezeigt ist, werden dadurch Zonen 22 gebildet, welche wesentlich schwächer als die Zonen 24 dotiert sind. Bei dem beschriebenen Beispiel tritt diese Arsenimplantation bei einem Snergiepegel von 125 keV auf, wobei eine Dotier-
15 2 stoffkonzentration von angenähert 3 χ 10 /cm in den Zonen 24 erzielt wird. Angenähert 90 % der Arsenionen treten durch die 400 % dicke Gate-Oxidschicht. Jedoch treten nur etwa 5 % dieser Ionen durch die 1200 R dicken Oxidschichten aus der Kombination des Maskierteils 16a und der Gate-Oxidschichtl2.
In dem beschriebenen Beispiel besteht das Maskierteil 16a aus einer Oxidschicht. Andere Maskierteile können für den gleichen Zweck, nämlich für die Bildung einer Maske für das Polysilizium während der Bildung der Gate-Zone, verwendet werden, einschließlich des Seitenätzens und einer teilweisen Barriere für die Ionen. So kann beispielsweise eine Siliziumnitridschicht oder eine dünne Fotolackschicht verwendet werden.
Bei vielen bekannten MOS-Verfahren werden die Source- und Drain-Zonen in Ausrichtung mit einer Gate-Elektrode (ohne wesentliche Überhänge) dotiert. Während nachfolgender Hochtemperatur-Bearbeitungsschritte, z. B. während Reoxidationsschritten, wird der in den Source- und Drain-Zonen befindliche Dotierstoff weiter in das Substrat eindiffundiert und wird weiter unter die Gate-Zone seitlich diffundiert. Diese Diffusion unter die Gate-Zone bewirkt eine Überlappung zwischen den Source- und Drain-Zonen und der Gate-Zone. Daraus ergibt
0 3 : 03 2/05 7 1 BAD ORIGINAL
3Q0Q847
sich eine Streukapazität zwischen der Gate—Elektrode und diesen Zonen, welche can Frequenzgang bei hohen Frequenzen und die Schaltgeschwindigkeit des Transistors herabsetzt und gewöhnlich als Miller—Kapazität bezeichnet wird. Außerdem bewirkt die vergrößerte Kanaltiefe eine Verschlechterung der Durchgriffs- bzw. Durchdrückeigenschaften des Transistors. Die Geschwindigkeit, mit der diese Diffusion während nachfolgender Hochtemperatur-Bearbeitungsschritten auftritt ist eine Funktion der Dotierstoffkonzentrationen. Unter Bezugnahme auf Fig. 4 läßt sich zeigen, daß während nachfolgender Bearbeitungsschritte die stärker dotierten Zonen 24 mit einer wesentlich höheren Geschwindigkeit als die leichter dotierten Zonen 22 diffundieren.
In Fig. 5 ist zu sehen, daß während der nachfolgenden Hochtemperatur-Bearbeitungsschritte die Zonen 24 gemäß Fig. 4 diffundiert und entsprechend den Zonen 24a in Fig. 5 teilweise unter die überhängenden Abschnitte 20 seitendiffundiert sind. Sie diffundieren jedoch nicht soweit, daß sie mit der Gate-Zone 14a in Überlappung kommen. Die schwächer dotierten Zonen 22 gemäß Fig. 4 diffundieren wegen ihrer niedrigeren Dotierstoffkonzentration sehr wenig, so daß nur eine sehr geringe Überlappung (angenäheifc 0,25 um) zwischen diesen Zonen und der Gate-Zone 14a bei dem beschriebenen Verfahren auftritt. Diese Zonen sind nach der Durchführung der Hochtemperatur-Bearbeitungsschritte als Zonen 22a in Fig. 5 gezeigt.
Es wurde gefunden, daß die Effekte der Seitendiffusion der Zonen 22a dadurch minimalisiert werden, daß das Gate-Oxid oberhalb dieser Zonen während eines Re-Oxidationsschritts verdickt wird. Dies bedeutet, daß das Gate-Oxid im Bereich 28, der direkt oberhalb der Kanten der Zonen 22a liegt, etwas dicker als die Gate-Oxidschicht 12 ist. Mit dem oben beschriebenen Verfahren ergab sich eine Miller-Kapazität von
—4
2 χ 10 px/um Gate-Länge. Dies ist eine beträchtliche Ver-
-4 besserung gegen den Wert der Miller-Kapazität von 5 χ 10 pf/um
3CC32/0571
': ßAÖ ORIGINAL
Gate-Länge bei bekannten Verfahren.
Für den Fachmann ist klar, daß nur ein Teil eines Substrats in den Fig. 1 bis 5 dargestellt ist. Während und zwischen der in Verbindung mit den Fig. 1 bis 5 beschriebenen Behandlung können andere Verarbeitungen an anderen Stellen des Substrats zur Bildung von vergrabenen Kontaktzonen und anderen Bauteilen entsprechend der üblichen Herstellungstechnik integrierter Schaltungen durchgeführt werden.
Ö3C032/057 1
BAD ORIGINAL

Claims (5)

PATENTANWÄLTE ZENZ & HELBER · D 4000 ESSEN ι · AM RUHRSTEIN 1 · TEL.: (02 01) 41 2o Seite -^f- I ^89 INTEL CORPORATION Patentansprüche
1. Verfahren zur Ausbildung wenigstens einer dotierten Zone in einem Substrat in Ausrichtung mit einem Schaltungselement, wobei ein Maskierteil zur Definition der Umrißlinie des Schaltungselements auf einer Schicht gebildet und die Schicht unter Verwendung des Maskierteils als Maske zur Umfangsbegrenzung des Schaltungselements solange geätzt wird, bis das Maskierteil über den Umfang des Schaltungselements nach außen überhängt, dadurch gekennzeichnet daß in das Substrat zur Bildung der wenigstens einen dotierten Zone ein Dotierstoff durch Ionenimplantation eingebracht wird und die implantierten Ionen so dosiert werden, daß sie von den überhängenden Abschnitten teilweise blockiert werden, wodurch unterhalb der überhängenden Abschnitte ein leichter dotierter Bereich als Ausläufer der dotierten Zone geschaffen wird, der bei nachfolgenden Behandlungsschritten nur unwesentlich unter das Schaltungselement diffundieren kann.
2. Verfahren, insbesondere nach Anspruch 1, zur Ausbildung von Source- und Drain-Zonen in einem eine Gate-Oxidschicht und eine Polysiliziumschicht enthaltenden Substrat unter Verwendung der MOS-Technologie, wobei ein Maskierteil auf der Polysiliziumschicht in einem vorgegebenen Muster gebildet und die Polysiliziumschicht zur Ausbildung einer Gate-Zone unter Verwendung des Maskierteils als Maske solange geätzt wird, daß das Maskierteil hinterschnitten wird, wodurch über die Gate-Zone überhängende Abschnitte gebildet werden, dadurch gekennzeichnet , daß das Substrat zur Bildung der Source=- und Drain-Zone durch das
003^/057
Gate-Oxid einer Ionenimplantation unterworfen wird und die Dosierung der implantierten Ionen so gewählt wird, daß in den Substratbereichen unterhalb der überhängenden Abschnitte eine niedrigere Dotierstoffkonzentration als in den vom Kaskierteil ungeschützten Substratbereichen implantiert wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als Maskierteil eine Oxidschicht verwendet wird.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß bei der Ionenimplantation ein Arsenimplantat verwendet wird.
5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Bereiche niedrigerer Dotierstoffkonzentration auf 0,5 bis 5 % der DotierStoffkonzentrationen in den vom Maskierteil ungeschützten Bereichen gebracht werden,
03.032/0 r-71 BAD
DE19803000847 1979-02-05 1980-01-11 Verfahren zur ausbildung dotierter zonen in einem substrat Ceased DE3000847A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/009,303 US4198250A (en) 1979-02-05 1979-02-05 Shadow masking process for forming source and drain regions for field-effect transistors and like regions

Publications (1)

Publication Number Publication Date
DE3000847A1 true DE3000847A1 (de) 1980-08-07

Family

ID=21736824

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803000847 Ceased DE3000847A1 (de) 1979-02-05 1980-01-11 Verfahren zur ausbildung dotierter zonen in einem substrat

Country Status (6)

Country Link
US (1) US4198250A (de)
JP (1) JPS55107268A (de)
DE (1) DE3000847A1 (de)
GB (1) GB2041644B (de)
HK (1) HK14485A (de)
SG (1) SG60784G (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3426421A1 (de) * 1984-07-18 1986-01-23 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum herstellen einer halbleiteranordnung

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4343078A (en) * 1979-03-05 1982-08-10 Nippon Electric Co., Ltd. IGFET Forming method
US4393578A (en) * 1980-01-02 1983-07-19 General Electric Company Method of making silicon-on-sapphire FET
US5202574A (en) * 1980-05-02 1993-04-13 Texas Instruments Incorporated Semiconductor having improved interlevel conductor insulation
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US4330931A (en) * 1981-02-03 1982-05-25 Intel Corporation Process for forming metal plated regions and lines in MOS circuits
US4472874A (en) * 1981-06-10 1984-09-25 Tokyo Shibaura Denki Kabushiki Kaisha Method of forming planar isolation regions having field inversion regions
US4394182A (en) * 1981-10-14 1983-07-19 Rockwell International Corporation Microelectronic shadow masking process for reducing punchthrough
US4599118A (en) * 1981-12-30 1986-07-08 Mostek Corporation Method of making MOSFET by multiple implantations followed by a diffusion step
USRE32800E (en) * 1981-12-30 1988-12-13 Sgs-Thomson Microelectronics, Inc. Method of making mosfet by multiple implantations followed by a diffusion step
EP0083447B1 (de) * 1981-12-30 1989-04-26 Thomson Components-Mostek Corporation Dreifach diffundierte Anordnung mit kurzem Kanal
US4474623A (en) * 1982-04-26 1984-10-02 Raytheon Company Method of passivating a semiconductor body
JPS5933880A (ja) * 1982-08-19 1984-02-23 Nec Corp 半導体装置の製造方法
US5352620A (en) * 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
KR930007195B1 (ko) * 1984-05-23 1993-07-31 가부시끼가이샤 히다찌세이사꾸쇼 반도체 장치와 그 제조 방법
IT1214805B (it) * 1984-08-21 1990-01-18 Ates Componenti Elettron Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown
JPH0793282B2 (ja) * 1985-04-15 1995-10-09 株式会社日立製作所 半導体装置の製造方法
US4712291A (en) * 1985-06-06 1987-12-15 The United States Of America As Represented By The Secretary Of The Air Force Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs
US4701423A (en) * 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
US4703551A (en) * 1986-01-24 1987-11-03 Ncr Corporation Process for forming LDD MOS/CMOS structures
US4682404A (en) * 1986-10-23 1987-07-28 Ncr Corporation MOSFET process using implantation through silicon
US4784965A (en) * 1986-11-04 1988-11-15 Intel Corporation Source drain doping technique
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions
GB2206443A (en) * 1987-06-08 1989-01-05 Philips Electronic Associated A method of manufacturing a semiconductor device
US4933994A (en) * 1987-06-11 1990-06-19 General Electric Company Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
JPH0442579A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ及び製造方法
US5227321A (en) * 1990-07-05 1993-07-13 Micron Technology, Inc. Method for forming MOS transistors
US5023190A (en) * 1990-08-03 1991-06-11 Micron Technology, Inc. CMOS processes
US5219782A (en) * 1992-03-30 1993-06-15 Texas Instruments Incorporated Sublithographic antifuse method for manufacturing
EP0607658A3 (de) * 1992-11-13 1995-08-30 At & T Corp MOSFET-Herstellung.
DE4446850C2 (de) * 1993-12-27 2003-07-24 Hyundai Electronics Ind Verfahren zur Herstellung eines Transistors für eine Halbleitervorrichtung
JP3008154B2 (ja) * 1994-12-19 2000-02-14 セイコーインスツルメンツ株式会社 半導体装置の製造方法
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
US5650343A (en) * 1995-06-07 1997-07-22 Advanced Micro Devices, Inc. Self-aligned implant energy modulation for shallow source drain extension formation
US6346439B1 (en) * 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
US6159814A (en) * 1997-11-12 2000-12-12 Advanced, Micro Devices, Inc. Spacer formation by poly stack dopant profile design
US5959357A (en) * 1998-02-17 1999-09-28 General Electric Company Fet array for operation at different power levels
US6432802B1 (en) * 1999-09-17 2002-08-13 Matsushita Electronics Corporation Method for fabricating semiconductor device
US6362033B1 (en) * 1999-12-14 2002-03-26 Infineon Technologies Ag Self-aligned LDD formation with one-step implantation for transistor formation
JP2003031801A (ja) * 2001-07-16 2003-01-31 Oki Electric Ind Co Ltd 電界効果型トランジスタの製造方法
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
KR100631279B1 (ko) * 2004-12-31 2006-10-02 동부일렉트로닉스 주식회사 고전압용 트랜지스터의 제조 방법
US8541296B2 (en) * 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process
US9558950B1 (en) 2015-08-19 2017-01-31 International Business Machines Corporation Overhang hardmask to prevent parasitic epitaxial nodules at gate end during source drain epitaxy

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3823352A (en) * 1972-12-13 1974-07-09 Bell Telephone Labor Inc Field effect transistor structures and methods
US3899363A (en) * 1974-06-28 1975-08-12 Ibm Method and device for reducing sidewall conduction in recessed oxide pet arrays
DE2652253A1 (de) * 1975-11-20 1977-06-02 Western Electric Co Verfahren zum herstellen von halbleiterbauelementen

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3851379A (en) * 1973-05-16 1974-12-03 Westinghouse Electric Corp Solid state components
GB1545208A (en) * 1975-09-27 1979-05-02 Plessey Co Ltd Electrical solid state devices
US4060427A (en) * 1976-04-05 1977-11-29 Ibm Corporation Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps
US4052229A (en) * 1976-06-25 1977-10-04 Intel Corporation Process for preparing a substrate for mos devices of different thresholds
JPS53112069A (en) * 1977-03-11 1978-09-30 Nippon Telegr & Teleph Corp <Ntt> Production of mis transistor
US4149904A (en) * 1977-10-21 1979-04-17 Ncr Corporation Method for forming ion-implanted self-aligned gate structure by controlled ion scattering
US4144101A (en) * 1978-06-05 1979-03-13 International Business Machines Corporation Process for providing self-aligned doping regions by ion-implantation and lift-off

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3823352A (en) * 1972-12-13 1974-07-09 Bell Telephone Labor Inc Field effect transistor structures and methods
US3899363A (en) * 1974-06-28 1975-08-12 Ibm Method and device for reducing sidewall conduction in recessed oxide pet arrays
DE2652253A1 (de) * 1975-11-20 1977-06-02 Western Electric Co Verfahren zum herstellen von halbleiterbauelementen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
V.L. Rideout: Fabrication Technique for Fully-Recessed Oxide Isolation in: IBM-Techn. Discl. Bull. Bd. 19, Nr.10, 1977, S.3947-3950 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3426421A1 (de) * 1984-07-18 1986-01-23 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum herstellen einer halbleiteranordnung

Also Published As

Publication number Publication date
US4198250A (en) 1980-04-15
SG60784G (en) 1985-03-15
GB2041644B (en) 1983-05-11
HK14485A (en) 1985-03-08
GB2041644A (en) 1980-09-10
JPS55107268A (en) 1980-08-16

Similar Documents

Publication Publication Date Title
DE3000847A1 (de) Verfahren zur ausbildung dotierter zonen in einem substrat
DE2623009C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE69215547T2 (de) Methode zur Herstellung eines Feldeffekttransistors
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE69620559T2 (de) Verfahren für selbstausgerichtete source in einem speicher hoher dichte
CH623959A5 (de)
DE2728167A1 (de) Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen
DE19527131A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE4112072A1 (de) Mis-transistor mit hoher stehspannung
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2404184A1 (de) Mis-halbleitervorrichtung und verfahren zu deren herstellung
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE3320500A1 (de) Verfahren zur herstellung einer integrierten cmos-schaltung
DE4341516C2 (de) Verfahren zum Herstellen eines Transistors
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
DE3324332A1 (de) Verfahren zur herstellung von cmos-transistoren auf einem siliziumsubstrat
DE69016840T2 (de) Verfahren zur Herstellung eines lateralen Bipolartransistors.
DE2807138A1 (de) Verfahren zum herstellen eines halbleiterbauelements
DE69105621T2 (de) Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.
DE69508302T2 (de) MOSFET mit LDD Struktur und Verfahren zur Herstellung
DE3124283A1 (de) Halbleiteranordnung und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8131 Rejection