DE2605830A1 - Verfahren zur herstellung von halbleiterbauelementen - Google Patents

Verfahren zur herstellung von halbleiterbauelementen

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Description

PATENTANWÄLTE Z
TER MEER - MÜLLER - STEINMEISTER
D-8OOO München 22 D-48OO Bielefeld
Triftstraße 4 Siekerwall 7
S76P15 13. Februar 1976
SONY CORPORATION
Tokyo/Japan
Verfahren zur Herstellung von Halbleiterbauelementen
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleiterbausteinen und betrifft insbesondere ein Verfahren, das sich besonders gut zur Herstellung von Dioden, Transistoren, Feldeffekt-Transistoren aber auch integrierten Schaltkreisen eignet, bei denen das selektive Eindiffundieren von Verunreinigungen in ein Halbleitersubstrat über eine Maske erfolgt, die gleichzeitig auch als Passivierungsschicht dient.
Bei der industriellen Herstellung von Halbleiterbauelementen der erwähnten Art wird bisher eine SiO2"Schicht als Maske zur gezielten selektiven Diffusion von Verunreinigungsmaterial vorgesehen. Die SiO^-Schicht verbleibt auf dem Halbleitersubstrat
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als Passivierungsschicht. Hinsichtlich bestimmter charakteristischer Kennwerte der Halbleiterbauelemente jedoch ist die SiO2-Schichtsehr unstabil.insbesondere gegen Feuchtigkeit, so daß der dadurch auftretende Leckstrom sich namentlich bei hoher Umgebungsfeuchtigkeit verändert, wodurch die Zuverlässigkeit des Halbleiterbauelements verschlechtert wird. Die SiO2-Schicht hat den weiteren Nachteil, daß sich ihre Eigenschaften als Passivierungsschicht in Abhängigkeit vom Pegel der elektrischen Vorspannungen am Bauelement und in Abhängigkeit von der Temperatur verändern bzw. verschlechtern.
Um diese Schwierigkeiten zu beseitigen, wurden bereits Halbleiterbauelemente vorgeschlagen, die mit einer ersten Passivierungsschicht aus Sauerstoff enthaltendem polykristallinem Silicium auf dem Halbleitersubstrat sowie mit einer zweiten Passivierungsschicht versehen sind, die beispielsweise aus Stickstoffatome enthaltendem polykristallinem Silicium besteht.
Eine solche zweilagige Passivierung ist besonders dann gegen Feuchtigkeitseinflüsse widerstandsfähiger als eine reine SiO2~Schicht, wenn über der zweiten Passivierungsschicht noch eine weitere SiO^-Schicht vorgesehen wird. Bei der Herstellung eines solchen Halbleiterbauelements/beispielsweise eines Transistors, werden zur Ausbildung eines Basis- und eines Emitterbereichs Verunreinigungen in das Halbleitersubstrat unter Verwendung der SiO-j-Maskierungsschicht eindiffundiert; sodann wird die SiO2-Maske vom Halbleitersubstrat entfernt, woraufhin durch ein Wachstumsverfahren aus der Dampfphase die erste und sodann die zweite Passivierungsschicht aufgebracht werden. Um schließlich die Elektroden für den Emitter bzw, die Basis niederschlagen zu können, werden anschließend die eiiste und zweite Passivierungsschicht partiell abgeätzt, um entsprechende Fenster freizulegen. Obgleich dieses Verfahren zu vergleichsweise guten Produkten führt, ist es doch relativ aufwendig und erfordert einen komplizierten Herstellungsablauf.
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Der Erfindung liegt damit die Aufgabe zugrunde, ein Verfahren zur Herstellung von Halbleiterbauelementen anzugeben, bei dem sich hinsichtlich des Verfahrensprodukts die oben aufgeführten Schwierigkeiten mit Feuchtigkeitseinflüssenf Temperatur- und Spannungsabhängigkeiten usw. vermeiden lassen r das sich aber durch wesentlich einfachere und leichter beherrschbare Verfahrensschritte bei der industriellen Anwendung auszeichnet, gleichwohl aber zu Verfahrensprodukten führt, die den zuletzt beschriebenen Halbleiterbauelementen mit zwei bzw. drei Passivierungsschichten gleichwertig sind. Besonderer Wert soll dabei auf die hohe Stabilität und Zuverlässigkeit der einzelnen Kennwerte der Halbleiterbauelemente unter den verschiedensten Betriebs- und Umweltbedingungen gelegt werden.
Eine erfindungsgemäße Lösung dieser technischen Aufgabe läßt sich hinsichtlich der Verfahrensschritte wie folgt kennzeichnen: Auf einem Halbleitersubstrat wird eine erste Schicht aus polykristallinem Silicium erzeugt, das Sauerstoffatome enthält und auf dieser ersten Abdeckung wird eine zweite polykristalline Siliciumschicht aufgebracht, die Stickstoffatome enthält, sodann wird ein Teil der ersten und zweiten Schicht entfernt t um Diffusionsfenster auf der Oberfläche des Halbleitersubstrats freizulegen, in die Verunreinigungen eindiffundiert werden; nach dem Diffusionsvorgang verbleiben die erste und zweite polykristalline Siliciumschicht auf dem Halbleitersubstrat.
Gegenüber dem bisher angewendeten Verfahren ergibt sich eine wesentliche Vereinfachung, was nachfolgend anhand von Ausführungsbeispielen unter Bezug auf die Zeichnung weiter verdeutlicht wird. Es zeigen:
Fig. 1A bis 1E Prinzip-Schnittdarstellungen zur Verdeutlichung
einzelner Herstellungsstufen eines Transistors nach einer Durchführungsform des erfindungsgemäßen Verfahrens;
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Fig. 2 die schematische Darstellung einer Vorrichtung zur Erzeugung von polykristallinen Silic!umschichten aus einer Dampfphase, wobei die niedergeschlagenen Schichten entweder Sauerstoffatome oder Stickstoffatome enthalten können;
Fig. 3 zeigt die Prinzip-Schnittdarstellung einer zu Prüfzwecken erzeugten Diode, die eine polykristalline Siliciumschicht aufweist, die nach einer anderen Ausführungsform der Erfindung erzeugt wurde und
Fig.4A bis 4E wiederum Schnittdarstellungen zur Verdeutlichung der einzelnen Herstellungsstufen eines MOS-FET nach einer weiteren Ausfuhrungsform der Erfindung.
Zunächst wird anhand der Fig. 1A bis 1E das erfindungsgemäße Verfahren am Beispiel der Herstellung eines Transistors mit hoher Sperr- oder Durchbruchspannung erläutert: Auf der Hauptoberfläche eines N~ -Typ-Halbleitersubstrats 1, das gleichzeitig als Kollektorbereich dient, wird als erste Passivierungsschicht eine polykristalline Siliciumschicht 2 erzeugt, die eine bestimmte Menge an Sauerstoffatomen enthält, (vgl. Fig. 1A). Über der polykristallinen Siliciumschicht 2 wird als zweite Passivierungsschicht eine weitere polykristalline Siliciumschicht 3 aufgebracht, die eine vorbestimmte Menge von Stickstoffatomen enthält. Schließlich wird über der polykristallinen Siliciumschicht 3 eine weitere polykristalline Siliciumschicht 4 mit einem bestimmten Anteil an Sauerstoffatomen aufgebracht. Die polykristallinen Siliciumschichten 2, 3 und 4 werden nach einem bekannten Dampfwachstumsverfahren erzeugt%
Wie nachfolgend erläutert wird, werden bestimmte Bereiche für den Anteil an Sauerstoffatomen und Stickstoffatomen sowie für die Dicken der polykristallinen Siliciumschichten 2, 3 und 4 bevorzugt. So soll beispielsweise die Dicke der polykristallinen
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Siliciumschicht 2 etwa 5000 S betragen, während der Gehalt an Sauerstoffatomen bei etwa 15 Atomprozent liegen sollte. Die Dicke der polykristallinen Siliciumschicht 3 beträgt etwa 1500 S, während der Gehalt an Stickstoffatomen bei etwa 50 Atomprozent liegen sollte. Schließlich wird für die polykristalline Siliciumschicht 4 eine Dicke von etwa 5000 K und ein Anteil an Sauerstoffatomen von etwa 15 Atomprozent bevorzugt. Die polykristallinen Siliciumschichten 2, 3 und.4 können aufeinanderfolgend mittels der in Fig.2 veranschaulichten Vorrichtung aufgebracht werden, deren Funktion und Arbeitsweise weiter unten erläutert wird.
Sodann wird auf die oberste polykristalline Siliciumschicht 4 eine Ätzabdeckung 5 in vorbestimmtem Muster als Maskierungsschicht aufgebracht und die polykristallinen Siliciumschichten 4, 3 und 2 werden durch ein Plasma-Ätzverfahren teilweise entfernt, um eine öffnung 6 für die Basis-Diffusion zu bilden (vgl, Fig. 1B). Anstelle der Plasma-Ätzung können auch chemische Ätzlösungen Anwendung finden. Dabei kommt für die polykristalline Siliciumschicht 3 beispielsweise Pyrophosphorsäure und für die polykristallinen Siliciumschichten 4 und 2 eine Mischlösung aus Fluorwasserstoffsäure und Salpetersäure in Frage.
Anschließend werden über die öffnung 6 bei einer Temperatur von 94O°C Boratome niedergeschlagen oder in das Halbleitersubstrat 1 hinein vordiffundiert und anschließend durch die öffnung 6 bei einer Temperatur von 124O°C in einer Sauerstoffatmosphäre während 10 Stunden in das Halbleitersubstrat 1 eindiffundiert, um einen P -Basisbereich 7 zu erzeugen (vgl. Fig. 1C). Bei diesem Diffusionsvorgang entsteht auf der Unterfläche des Halbleitersubstrats 1 eine P+ -Typ-Halbleiteifschicht 8, die vor der nachfolgenden Emitter-Diffusion abgeätzt wird. Bei der Basis-* Diffusion wirkt die polykristalline Siliciumschicht 4 als Stopper und wird in der O^-Atmosphäre in eine SiO2~Schicht 9 als dritte Passivierungsschicht umgewandelt,
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Sodann wird ein bestimmter Teil der SiC^-Schicht 9 entfernt, um ein (nicht gezeigtes) Fenster für die Emitter-Diffusion mittels eines herkömmlichen Photoätzverfahrens herzustellen. Über die so erzeugte Öffnung werden sodann Phosphoratome in den Basisbereich 7 eindiffundiert,um einen N -Typ-Emitterbereich 10 zu erzeugen (vgl. Fig. 1D). Beim Vorgang der Emitter-Diffusion werden im Basisbereich 7 bei einer Temperatur von 1150°C Phosphoratome
niedergeschlagen und vordiffundiert und anschließend bei einet Temperatur von 124O°C während 1 Stunde in einer Sauerstoff atmosphäre eindiffundiert. Als Ergebnis erhält man auf dem Emitterbereich 10 eine SiO^-Schicht, die an die SiO^-Schicht 9 angrenzt. Auf der Unterfläche des Halbleitersubstrats 1 entsteht dabei gleichzeitig eine N -Typ-Halbleiterschicht 11. Bei der Emitter-Diffusion wirkt die SiO^-Schicht hinsichtlich der Diffusion von Phosphoratomen als vollständiger Stopper. Soll ein Hochfrequenz-Transistor mit niedriger Durchbruch- oder Sperrspannung entstehen, so wird die SiO„-Schicht 9 nicht als Stopper benötigt, vielmehr reicht dazu die polykristalline Siliciumschicht 3 aus. Dementsprechend wird für diesen Fall die anfänglich hergestellte polykristalline Siliciumschicht 4 dann nicht benötigt, wenn ein Transistor mit niedriger Durchbruchspannung entstehen soll. Für Transistoren mit hoher Durchbruchspannung jedoch ist die polykristalline Siliciumschicht 4, d.h. die SiO~- Schicht 9 erforderlich.
Sodann wird die SiO2-Schicht 9 teilweise durch ein Photoätzverfahren entfernt, um bestimmte Fenster zu erzeugen. Diese Fenster werden mit einer Emitterelektrode 12 bzw. einer Basiselektrode 13 ausgefüllt (vgl. Fig. 1E). Obgleich in der Fig. 1E nicht dargestellt, wird eine Kollektorelektrode em als Kollektorbereich wirkenden Halbleitersubstrat 1 befestigt.
Unter Bezug auf die Fig. 2 wird nachfolgend das Verfahren zur Herstellung der erwähnten Passivierungsschichten 2f 3 und 4 auf dem Halbleitersubstrat 1 beschrieben:
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Die Vorrichtung nach Fig. 2 wird normalerweise für chemische Dampfniederschlagsverfahren verwendet. Ein Ofen 14 der Vor-< richtung ist mit einer Mehrzahl von Behältern 15, 16, 17 und 18 verbunden, von denen aus über geeignete Ventile und Strömungsmeßgeräte bestimmte Gase zugeführt werden können. Der Ofen 14 enthält das Halbleitersubstrat 1, Dieses Halbleitersubstrat -1 wird mittels einer den Ofen 14 umgebenden Heizvor-> richtung auf eine Temperatur von etwa 65O°C gebracht,Diese Temperatur von etwa 65O°C findet Anwendung, wenn Monosilan SiH4 die Silicium-Speiseguelle bildet. Wird irgendein anderes Silangas als Speisequelle für den Siliciumniederschlag vorgesehen, so bestimmt sich die Heiztemperatur nach der Reaktionstemperatur für dieses Gas . Dem Ofen 14 können Monosilan SiH4 vom ersten Behälter 15, Stickstoffoxid, beispielsweise Distickstoffoxid N-O vom zweiten Behälter 16, Ammoniak NH3 vom dritten Behälter 17 und Stickstoffgas N2 vom vierten Behälter 18 als Trägergas zugeführt werden. In diesem Fall wird dem Ofen 14 vom Behälter- 15 aus ein Inertgas zugeführt, das 5% Monosilan SiH4 enthält.
Zur Erzeugung der ersten Passivierungsschicht 2 (vgl. Fig. 1A) werden Monosilan SiH- und Distickstoffmonoxid N0O auf das Halb-
fr £,
leitersubstrat 1 zusammen mit dem Trägergas geleitet. Die Sauerstoffkonzentration in der erzeugten polykristallinen Siliciumschicht 2 ist bestimmt durch das Anteilsverhältnis von N3O zu SiH4. Bei dieser Ausführungsform wird dieses Strömungsverhältnis von N3O : SiH4 zu etwa ein Sechstel gewählt, womit sich ein Sauerstoffanteil von 15 Atomprozent in der polykristallinen Siliciumschicht 2 ergibt. Anstelle von N2O kann auch NO2 oder NO als Sauerstofflieferant für die polykristalline Siliciumschicht vorgesehen sein. Die Strömungs- oder Anteilsmenge von NO2 oder NO läßt sich leicht so einregulieren, daß sich eine bevorzugte Sauerstoffkonzentration ergibt.
Zur kontinuierlichen Ausbildung der zweiten polykristallinen
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Siliciumschicht 3 auf der ersten polykristallinen Siliciumschicht 2 wird vorzugsweise Ammoniak NH-. anstelle von Distickstoffmonoxid N^O zugeführt.
Das Wachstum der zweiten polykristallinen Siliciumschicht 3 wird vorzugsweise ebenfalls bei einer Temperatur von 65Q°C durchgeführt. Die Konzentration an Stickstoffatomen in der gewachsenen polykristallinen Siliciumschicht 3 ist gegeben durch das Strömungsanteilsverhältnis von NH3 zu SiH., Bei dieser Ausführungsform wird das Verhältnis von NH_ zu SiH4 bei der Herstellung der zweiten polykristallinen Siliciumschicht 3 zu etwa 100/30 gewählt.
Vorzugsweise sollen die Passivierungsschichten 2 und 3 alle freiliegenden Teile der PN-Übergänge im Halbleitersubstrat 1 des Transistors bedecken (vgl. Fig. 1E). Alle freiliegenden Teile des Kollektor-Übergangs Jc zwischen dem Kollektorbereich
1 und dem Basisbereich 7 und des Emitter-Übergangs Je zwischen dem Emitterbereich 10 und dem Basisbereich 7 sind unmittelbar mit der polykristallinen Siliciumschicht 2 als erster Passivierungsschicht überdeckt. Insbesondere ist Wert darauf zu legen, daß der freiliegende Teil des Kollektorübergangs Jc der im Betrieb des Transistors in SperrrJchtung vorgespannt ist, mit der polykristallinen Siliciumschicht 2 bedeckt ist. Wird als Schutzring für den Transistor mit hoher Durchbruchspannung ein (nicht gezeigter) P-leitender Halbleiterbereich vorgesehenf so wird der Überdeckungsgrad der polykristallinen Siliciumschicht
2 so breit gewählt, daß nicht nur der freiliegende Teil des Kollektor-Übergangs Jc, sondern außerdem der freiliegende Bereich der Verarmungsschicht überdeckt ist,»die sich ergibt, wenn der Kollektor-Übergang Jc in Sperrrichtung vorgespannt ist. Dieser Bereich der Verarmungsschicht wird auch "Schutzring-Bereich" oder "Feldbegrenzungs-Bereich" genannt;er liegt an der oberen Oberfläche des P-Typ-Halbleiterbereichs, so daß in diesem Fall der gesamte Bereich zwischen dem Kollektorbereich 1 und dem
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P-Typ-Halbleiterbereich überdeckt wird. Der freiliegende Teil des Emitter-Übergangs Je kann unmittelbar durch eine übliche SiO2-Schicht bedeckt werden. In diesem Fall jedoch erhöht sich die Anzahl der Herstellungsstufen mehr oder weniger. Die polykristalline Siliciumschicht 3 als zweite Passivierungsschicht ist mindestens so breit, daß die polykristalline Siliciumschicht 9 als erste Passivierungsschicht überdeckt ist.
In diesem Fall wirkt die Sauerstoff enthaltende polykristalline Siliciumschicht 3 als Stopper für die Diffusion von Boratomen und die aus der polykristallinen Siliciumschicht umgewandelte SiO2-Schicht wirkt als Stopper für die Diffusion von Phosphoratomen. Bei der Herstellung der Halbleitervorrichtung werden die Elektroden auf dem Emitter- und Basisbereich auf einfache Weise dadurch hergestellt, daß die polykristalline Siliciumschicht und die SiO^-Schicht als Diffusionsmaske auf dem Halbleitersubstrat verbleiben. Der Herstellungsprozess wird also vergleichsweise sehr einfach und besonders genau.
Der Grund, weshalb die polykristallinen Siliciumschichten als Diffusionsmasken verwendet werden, besteht in erster Linie darin, daß diese Schichten bei relativ niedrigen Temperaturen von etwa 65O°C hergestellt werden können und ihre Diffusionskonstanten sehr klein sind. Die keinen Sauerstoff enthaltende polykristalline Siliciumschicht besitzt annähernd die gleiche Diffusionskonstante wie eine einkristalline Siliciumschicht. Die Diffusionskonstante der polykristallinen Siliciumschicht vermindert sich mit dem Anteil an Sauerstoffatomen beträchtlich. Eine Sauerstoff enthaltende polykristalline Siliciumschicht ist also hinsichtlich der Verwndung als Diffusionsmaske besonders vorteilhaft.
Die Sauerstoff enthaltende polykristalline Siliciumschicht 2 wird auf der Oberfläche des Transistors 15 erzeugt. Dieser Transistor 15 zeichnet sich also durch eine hervorragende Ober-
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flächenpassivierung aus. Bei herkömmlichen Transistoren der hier vergleichbaren Art andererseits dient eine SiO^-Schicht als Passivierungsschicht für die Oberfläche, Durch die in dieser SiO2-Schicht zwangsläufig induzierten elektrischen Ladungen entsteht eine unerwünschte Speicherfunktion. Es bildet sich sehr häufig ein Kanal im Halbleitersubstrat des Transistors aus. Darüber hinaus wird die elektrische Ladung noch aufgrund von Polarisationseffekten im umgebenden abschirmenden Kunstharz fixiert. Als Folge davon wird die Durchbruchspannung für den PN-Übergang beträchtlich erniedrigt und die Zuverlässigkeit verschlechtert sich erheblich aufgrund externer elektrischer Feldeinflüsse'. Diese Nachteile herkömmlicher Transistoren lassen sich durch die polycristalline Siliciumschicht 2 vermeiden, da der spezifische Widerstand in dieser Schicht niedriger liegt als der einer SiO--Schicht. Die Durchbruchspannung des PN-Übergangs andererseits wird durch die polycristalline Siliciumschicht 2 beträchtlich höher. Da diese polykristalline Siliciumschicht 2 einen geeigneten Mengenanteil von Sauerstoffatomen enthält, liegt wiederum der spezifische Widerstand dieser Schicht höher als der einer reinen polykristallinen Siliciumschicht, so daß sich elektrische Ladungen nur schwer durch die polykristalline Siliciumschicht 2 hindurchbewegen können und sich mithin ein nur sehr niedriger Leckstrom in Sperrrichtung ergibt.
Da der thermische Ausdehnungskoeffizient der polykristallinen Siliciumschicht 2 nahe gleich ist dem des Halbleitersubstrats 1 wird auch der Kontakt zwischen der Schicht 2 und dem Halbleitersubstrat 1 nicht mit der Zeit schlechter. Dies bedeutet andererseits, daß der Passivierungseffekt wesentlich besser ist.
Da bei dieser Ausführungsform die Stickstoffatome enthaltende polykristalline Siliciumschicht 3 über der polykristallinen Siliciumschicht 2 aufgebracht ist, ergibt sich eine erheblich verbesserte Widerstandsfähigkeit gegen Feuchtigkeitseinflüsse, Um diese Widerstandfähigkeit gegen Feuchtigkeit zu überprüfen,
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wurde eine Diode hergestellt, deren prinzipiellen Aufbau die Fig. 3 veranschaulicht. An dieser Diode wurde die Spannungs/ Strom-Kennlinie vor und nach einer intensiven Aussetzung des Bauelements in Wasserdampf gemessen. Bei dieser Diode wies die erste polykristalline Siliciumschicht 2 eine Dicke von 5000 A* auf und ihr Wachstum erfolgte bei einem Strömungsanteil-Verhältnis vori N2O/SiO2 =1/3, während die zweite polykristalline Siliciumschicht 3 eine Dicke von 2000 R aufwies und bei einem Strömungsanteil-Verhältnis von NH^/SiH. = 2/3 auf der ersten polykristallinen Siliciumschicht 2 hergestellt wurde. Auf dem P-leitenden Halbleiterbereich 7 wird eine Elektrode 16 und auf der unteren Oberfläche des Halbleitersubstrats
1 eine weitere Elektrode 17 niedergeschlagen. Bei der Überprüfung zeigte sich, daß die Durchbruchspannung in Sperrrichtung Vß vor und nach der Wasserdampfbehandlung unverändert blieb und daß gleichzeitig nur ein sehr niedriger Leckstrom festzustellen war. Daraus kann geschlossen werden, daß die polykristallinen Siliciumschichten 3 und 2 sehr widerstandsfähig gegen Feuchtxgkextseinflüsse sind.
Der Transistor nach einer Ausführungsform der Erfindung weist einen guten Passivierungseffekt auf und es zeigten sich nur sehr geringe Veränderungen der Kennwerte bei Änderungen der elektrischen Vorspannung und der Temperatur. Ein Transistor erfindungsgemäßer Herstellungsart, bei dem externe Zuleitungen auf der SiO2-Schicht 9 mit den dort freiliegenden Elektroden verbunden sind, weist eine wesentlich verbesserte Stabilität und Zuverlässigkeit seiner Kennwerte auf und dank der SiO2-Schicht 9 ergibt sich auch ein höherer Wer£ für die Durchbruchspannung. Weiterhin zeigte sich, daß eine elektrische Ladungsverkopplung zwischen der SiO2-Schicht 9 und dem Halbleitersubstrat 1 durch die polykristallinen Siliciumschichten
2 und 3 verhindert wurde. Der Einfluß der in der SiO2-Schicht vorhandenen elektrischen Ladung kann also vernachlässigt werden,
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Die polykristalline Siliciumschicht 2 soll 2 bis 45 Atomprozent an Sauerstoffatomen enthalten. Um eine gute Wirkung zu erzielen, sollte der Sauerstoff anteil 10 bis 30 Atomprozent und Vorzugs-· weise 13 bis 20 Atomprozent betragen. Ist der Anteil an Sauer-1 stoffatomen in der polykristallinen Siliciumschicht 2 zu klein, so steigt der Leck-Sperrstrom an. Ist die Menge an Sauerstoffatomen in der polykristallinen Siliciumschicht 2 dagegen zu groß, so verhält sich diese Schicht annähernd ähnlich wie eine SiO2-Schicht.
Die Korngröße des polykristallinen Siliciums sollte vorzugsweise unter 1000 S , beispielsweise im Bereich von 100 bis 200 A* liegen. Ist die Korngröße zu groß, werden Elektronen eingefangen und in der polykristallinen Siliciumschicht gespeichert, so daß das erwähnte Speicherphänomen auftritt und eine ausreichende Betriebsstabxlität nicht erzielt werden kann. Die polykristalline Siliciumschicht 3 sollte einen Anteil an Stickstoff von mehr als 10 Atomprozent enthalten« Bei weniger als 10 Atomprozent an Stickstoff tritt an der Oberfläche dieser polykristallinen Siliciumschicht häufig ein di-elektrischer Durchbruch auf. Es besteht dann die Gefahr eines Kurzschlusses der Elektroden und damit einer Entladung der polykristallinen Siliciumschicht über die Oberfläche, Die Eigenschaften der einen zu geringen Anteil an Sauerstoff enthaltenden polykristallinen Siliciumschicht andererseits sind annähernd ähnlich jenen von reinem polykristallinen Silicium, das - wie dargelegt -> nicht aus-' reichend widerstandsfähig gegen Wassereinflüsse ist. Das polykristalline Silicium kann einen zu hohen Stickstoffanteil enthalten. Selbst polykristallines Silicium, da.s Stickstoff in einer Konzentration enthält, die nahezu derjenigen von Si3N4 entspricht, besitzt noch eine ausreichende Widerstandsfähigkeit gegen Wasser.
Die Dicke T- der polykristallinen Siliciumschicht 2 sollte vorzugsweise im Bereich von 0,15 11 ^ T1 ^ 2,0 ^i liegen. Es ließ
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sich nachweisen, daß die Sperrstromkennwerte nach einer Wärmebehandlung schlechter werden, wenn die Dicke T^ kleiner ist als 0,15 ^u. Da sich Elektroden nicht in zufriedenstellendem Maße auf einer zu dicken polykristallinen Siliciumschicht her-· stellen lassen, sollte die Dicke dieser polykristallinen SiIi-1 ciumschicht unter 2,0^u liegen. Die Stärke T2 der polykristallinen Siliciumschicht 3 wird vorzugsweise über 0,1 Ji gewählt f um eine befriedigende Widerstandsfähigkeit gegen Feuchtigkeitseinflüsse zu gewährleisten und um die Entstehung von Feinlunkern und feinsten Löchern zu vermeiden. Damit ergibt sich, daß die zusammengefaßte Stärke (T1 + T2) der polykristallinen Siliciumschichten 2 und 3 unter 2 ja liegen sollte (T1 + T2 ^ 2 μ), da sich die Elektroden nur für eine solche Stärke der polykristallinen Siliciumschichten 2 und 3 befriedigend herstellen lassen.
Unter Bezug auf die Fig. 3 wird nachfolgend die Herstellung einer Diode nach einer anderen Ausführungsform der Erfindung beschrieben:
Zunächst werden die erste und zweite polykristalline Siliciumschicht 2 bzw. 3 aufeinanderfolgend durch ein Dampfwachstumsverfahren in der oben beschriebenen Weise auf dem Halbleitersubstrat 1 erzeugt. An einem vorbestimmten Bereich werden sodann die erste und zweite polykristalline Siliciumschicht 2 und 3 durch das erwähnte Plasma-Ätzverfahren entfernt, um ein Fenster zum Eindiffundieren von P-Typ-Verunreinigungen, etwa Boratomen, in das Halbleitersubstrat 1 freizulegen. Nach diesem Diffusionsvorgang wird eine Elektrode 16 auf dem P-Typ-Halbleiterbereich 7 niedergeschlagen.
Während des Diffusionsvorgangs wirkt die Stickstoffatome enthaltende polykristalline Siliciumschicht 3 als Diffusionsmaske oder als Diffusionsstopper. Nach dem Diffusionsvorgang entsteht auf dem Halbleitersubstrat 1 eine dünne SiO2~Schicht f die leicht mittels einer Ätzlösung, etwa verdünnter Fluorwasserstoffsäure,
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entfernt werden kann, um die Elektrode niederschlagen zu können. Der Herstellungsvorgang ist sehr einfach. Auch in diesem Fall sollte die Gesamtdicke der polykristallinen Siliciumschichten 2 und 3 unter 2 u liegen. Die statischen Kennwerte, d.h. insbesondere die Spannungs/Strom-Sperrkennlinie der Diode entspricht annähernd derjenigen einer herkömmlichen Diode (V- = 7O V). Der Leckstrom liegt jedoch sehr niedrig.
Unter Bezug auf die Fig. 4A bis 4E wird nachfolgend die Her-' stellung eines MOS-FET gemäß einer anderen Ausführungsform der Erfindung beschrieben:
Auf der Hauptoberfläche eines N-leitenden Siüciumsubstrats 21 wird (vgl. Fig. 4A) eine polykristalline Siliciumschicht 22 erzeugt, die Sauerstoffatome enthält, über der polykristallinen Siliciumschicht 22 wird sodann eine Si-^N^-Schicht 23 ausgebildet,die ihrerseits mit einer SiO^-Schicht 29 bedeckt wird. Die Schichten 22, 23 und 29 lassen sich mittels der Dampfwachstumsvorrichtung nach Fig. 2 herstellen.
Zur Ausbildung von Fenstern 20 und 26 (vgl. Fig. 4B) werden anschließend bestimmte Bereiche der Schichten 22, 23 und 29 abgeätzt. Durch die Fenster 20 und 26 werden sodann P-Typ-Verunreinigungen, etwa Boratome, in das Halbleitersubstrat 21 eindiffundiert, um einen P-leitenden Source-Bereich 24 (Quelle) sowie einen P-leitenden Drain-Bereich 25 (Senke) zu erzeugen (vgl. Fig. 4C). Bei diesem Diffusionsvorgang wirken die SiO2-Schicht 29 und die Si3N,-Schicht 23 als Diffusionsstopper, Angrenzend an die SiO2-Schicht 29 wird sodann mindestens im Bereich der Öffnungen 20 und 26 eine SiO-- Schicht 29 erzeugt.
Als Öffnung (nicht gezeigt) für den Niederschlag einer Gate-Elektrode wird sodann ein bestimmter über einem Abschnitt (Gate-Bereich) des Halbleitersubstrats zwischen dem Source-Bereich 24 und dem Drain-Bereich 25 liegender Teil der Schichten 22, 23 und 29 abgeätzt. Im Bereich dieser Öffnung wird sodann als Gate-Oxidationsschicht eine SiO2-Schicht durch thermische
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Oxidation angrenzend an die SiO^-Schicht 29 erzeugt (vgl. Fig. 4D). Die polykristalline Siliciumschicht 22 und die Si^N.-Schicht 23 solltenvorzugsweise die freiliegenden Bereiche des PN-Übergangs im Bereich der Hauptfläche des Halbleitersubstrats 21 (außer den freiliegenden Bereichen des PN-Übergangs im Gate-Bereich) überdecken.
Anschließend werden Teile der über dem Source-Bereich 24 und dem Drain-Bereich 25 liegenden S1O2-Schichten 29 abgeätzt, um Fenster freizulegen, die mit einer Source-Elektrode 27 und einer Drain-Elektrode 28 ausgefüllt werden (vgl. Fig. 4E). Eine Gate-Elektrode 30 (Gatt) wird auf der Gate-Oxidationsschicht niedergeschlagen.
Bei dieser Ausführungsform wirken die SiO^-Schichten 29 und die SioN.-Schicht 23 als Diffusionsstopper. Wie bei der ersten Ausführungsform werden die drei Schichten einschließlich der als Passivierungsschicht wirkenden polykristallinen Siliciumschicht nicht vom Halbleitersubstrat 21 entfernt; sie verbleiben vielmehr auf diesem Grundkörper. Ersichtlicherweise wird damit der Herstellungspozess für ein solches Halbleiterbauelement wesentlich vereinfacht. Darüber hinaus wird eine gute Passivierung erreicht und die Widerstandsfähigkeit gegen Feuchtigkeitseinflüsse wird verbessert. Da die SiO^-Schicht die oberste Schicht des MOS-FET bildet, bleiben die elektrischen Kennwerte zwischen den Anschlüssen der Gate-Elektrode 30 und den anderen Elektroden sehr zuverlässig beibehalten. Da darüber hinaus der Feldbereich des Halbleitersubstrats 21 außerhalb des Source-Bereichs 24 und des Drain-Bereichs 25 mit deren polykristallinen Siliciumschicht 22 bedeckt ist, ist es möglich, einen aufgrund einer Inversionsschicht auf der Oberfläche des Halbleitersubstrats 21 sonst oftmals zu beobachtenden unerwünschten Kanal zu verhindern. Dies gilt namentlich für Koraplementärtypen von MOS-rFETen, bei denen ein N-Kanal-MOS-FET (nicht ge-
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zeigt) angrenzendan den in Fig. 4E gezeigten MOS-FET vorgesehen wird. In diesem Fall ist es mit der Erfindung möglichf die Ausbildung eines unerwünschten Leitungskanals zwischen den FETen zu verhindern. Es wird also auch bei komplementären MOS-FETen - wenn diese nach dem erfindungsgemäßen Verfahren hergestellt werden - kein sogenannter Kanal-Stopper, d.h, ein sonst üblicher spezieller Diffusionsbereich benötigt, Da.rn.it ■ läßt sich die Integrations- oder Packungsdichte der Elemente erhöhen. Wird auf dem Feldbereich des HalbleiterSubstrats wie bei der zuletzt beschriebenen Ausführungsform - eine poly kristalline Siliciumschicht mit guter Passivierungswirkung vorgesehen, so lassen sich hohe Werte der parasitären Schwellenoder Durchbruchspannung Par-Vth von mehr als 100 V erreichen« Bei der Ausbildung des N-Kanal-MOS-FETs kann ein unnötiges Eindiffundieren von N-Typ-Verunreinigungen, etwa von Phosphoratomen durch die SiO^-Schicht 29 verhindert werden.
Obgleich die Erfindung anhand zu bevorzugender Durchführungen möglichkeiten beschrieben wurde, sind für den Fachmann eine Reihe von Abwandlungen möglich, ohne vom Grundgedanken der Erfindung abzuweichen. So kann beispielsweise die Konzentration der Sauerstoff- oder der Stickstoffatome in der betreffenden polykristallinen Siliciumschicht sich in Dickenrichtung dieser Schicht allmählich verändern. Die Grenzbereiche zwischen den polykristallinen Siliciumschichten können sowohl Sauerstoffais auch Stickstoffatome enthalten. Natürlich ist es auch möglich, einen umgekehrten Leitfähigkeitstyp für die Halbleiterbereiche vorzusehen. Die SiO2-Schicht sollte jedoch auf der Stickstoffatome enthaltenden polykristallinen Siliciumschicht vorhanden sein, wenn N-Typ-Verunreinigungen .eindiffundiert werden. Die Erfindung läßt sich auch auf die Herstellung eines PN-Übergangs bei einer IC-Trennung gut anwenden. In diesem Fall wirkt- wenn P-Typ-Verunreinigungen in eine N-leitende Halbleiterschicht in Dickenrichtung eindiffundiert werden - eine Stockstoffatome enthaltende polykristalline Siliciumschicht auch
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als oberste Schicht in befriedigender Weise als Diffusionsstopper.
Da nach der Erfindung die Diffusionsmaske im Herstellungsprozess der betreffenden Halbleiterbauelemente nicht entfernt zu werden braucht, läßt sich die industrielle Herstellung ganz beträchtlich vereinfachen. Durch Verbindung der zweiten polykristallinen Siliciumschicht als Diffusionsmaske mit der ersten polykristallinen Siliciumschicht mit guter Passivierungswirkung läßt sich darüber hinaus der Einfluß elektrischer Ladungen in einem umgebenden Gießharz vermeiden. Außerdem werden die Kennwerte des Halbleiterbauelements bei Änderungen der elektrischen Vorspannung, bei Temperatur- und Feuchtigkeitsschwankungen nicht oder nur sehr wenig beeinflußt. Die nach dem Verfahren hergestellten Bauelemente zeigten eine hervorragende Zuverläßlichkeit und Betriebsstabilität.
Zusammenfassend läßt sich feststellen, daß mit der Erfindung ein wesentlich vereinfachtes Verfahren zur Herstellung von Halbleiterbauelementen geschaffen wurde, dessen Verfahrensschritte in kurzer Zusammenfassung im folgenden bestehen: Auf einem vorbereiteten Halbleitersubstrat wird zunächst eine erste Sauerstoffatome enthaltende polykristalline Siliciumschicht und dann darüber eine zweite Stickstoffatome enthaltende polykristalline Siliciumschicht erzeugt. Zur Herstellung von Diffusionsfenstern werden sodann die beiden letztgenannten Schichten in bestimmten Bereichen entfernt und es wird ein Verunreinigungsmaterial über die Öffnung in das Halbleitersubstrat eindiffundiert, um einen oder mehrere diffundierte Bereiche herzustellen. Dadurch, daß die aufgebrachten polykristallinen Siliciumschichten nicht entfernt werden f läßt sich insbesondere der Prozess der industriellen Herstellung von Halbleiterbauelementen und integrierten Schaltkreisen, etwa solchen mit komplementären MOS-Transistoren wesentlich vereinfachen im Vergleich zu bisher be-> kannten Herstellungsverfahren, die zu vergleichbar guten Produkten führen.
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Claims (5)

  1. SONY CORPORATION 1ft
    S76P15 - Io -
    (F1248)
    Patentansprüche
    erfahren zur Herstellung von Halbleiterbauelementen, g e"-kennzeichnet durch folgende Verfahrensschritte :
    Auf einer Halbleiterschicht wird eine erste Sauerstoffatome enthaltende und darüber eine zweite Stickstoffatome enthaltende polykristalline Siliciumschicht erzeugt; ein Teil der ersten und zweiten polykristallinen Siliciumschicht wird zur Ausbildung eines Diffusionsfensters selektiv entfernt;
    anschließend wird zur Erzeugung eines Diffusionsbereichs über das Fenster ein Verunreinigungsmaterial eines Leitfähigkeitstyps in die Halbleiterschicht eindiffundiert.
  2. 2. Verfahren nach Anspruch "!,dadurch gekennzeichnet,, daß in den Diffusionsbereich über ein Fenster, das in einer über dem Diffusionsbereich aufgebrachten Oxidationsschicht ausgebildet worden ist, ein Verunreinigungsmaterial eines anderen Leitfähigkeitstyps eindiffundiert wird.
  3. 3. Verfahren nach Anspruch 1 oder 2,dadurch gekennzeichnet , daß für die erste polykristalline Siliciumschicht ein Sauerstoffgehalt in Bereich von 2 bis 45 Atomprozent vorgesehen wird. " t
  4. 4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet , daß für die zweite polykristalline Siliciumschicht ein Stickstoffanteil von über 10 Atomprozent vorgesehen wird.
    609838/0629
  5. 5. Verfahren nach einem der vorstehenden Ansprüche f dadurch gekennzeichnet t daß die Korngröße des polykristallinen Siliciums unter 1000 S gewählt wird.
    609836/0629
    Le e rs e i t r"
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4161744A (en) * 1977-05-23 1979-07-17 Varo Semiconductor, Inc. Passivated semiconductor device and method of making same
US4134125A (en) * 1977-07-20 1979-01-09 Bell Telephone Laboratories, Incorporated Passivation of metallized semiconductor substrates
US4149307A (en) * 1977-12-28 1979-04-17 Hughes Aircraft Company Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
US4148133A (en) * 1978-05-08 1979-04-10 Sperry Rand Corporation Polysilicon mask for etching thick insulator
US4174252A (en) * 1978-07-26 1979-11-13 Rca Corporation Method of defining contact openings in insulating layers on semiconductor devices without the formation of undesirable pinholes
US4219379A (en) * 1978-09-25 1980-08-26 Mostek Corporation Method for making a semiconductor device
US4242697A (en) * 1979-03-14 1980-12-30 Bell Telephone Laboratories, Incorporated Dielectrically isolated high voltage semiconductor devices
JPS5640269A (en) * 1979-09-11 1981-04-16 Toshiba Corp Preparation of semiconductor device
US4317690A (en) * 1980-06-18 1982-03-02 Signetics Corporation Self-aligned double polysilicon MOS fabrication
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
US4990989A (en) * 1982-03-19 1991-02-05 At&T Bell Laboratories Restricted contact planar photodiode
US4894703A (en) * 1982-03-19 1990-01-16 American Telephone And Telegraph Company, At&T Bell Laboratories Restricted contact, planar photodiode
US4634474A (en) * 1984-10-09 1987-01-06 At&T Bell Laboratories Coating of III-V and II-VI compound semiconductors
JPS61222172A (ja) * 1985-03-15 1986-10-02 Sharp Corp Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法
US4714518A (en) * 1987-01-14 1987-12-22 Polaroid Corporation Dual layer encapsulation coating for III-V semiconductor compounds
US5460983A (en) * 1993-07-30 1995-10-24 Sgs-Thomson Microelectronics, Inc. Method for forming isolated intra-polycrystalline silicon structures
DE4424420A1 (de) * 1994-07-12 1996-01-18 Telefunken Microelectron Kontaktierungsprozeß
US6068928A (en) * 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
EP1060287B1 (de) * 1998-03-06 2005-01-26 ASM America, Inc. Verfahren zum beschichten von silizium mit hoher kantenabdeckung
DE60005541T2 (de) * 2000-12-20 2004-07-01 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Kontrollierung von Zwischenoxyd bei einer monokristallinischen/polykristallinischen Silizium-Zwischenschicht
US9443730B2 (en) 2014-07-18 2016-09-13 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming
KR102591247B1 (ko) * 2023-04-13 2023-10-19 삼성엔지니어링 주식회사 한쌍의 마스트를 이용한 대용량 건설용 리프트와 로드 셀을 이용한 건설용 리프트 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2789258A (en) * 1955-06-29 1957-04-16 Raytheon Mfg Co Intrinsic coatings for semiconductor junctions
US3537921A (en) * 1967-02-28 1970-11-03 Motorola Inc Selective hydrofluoric acid etching and subsequent processing
DE1614999B2 (de) * 1966-04-08 1971-07-29 Western Electric Co Ine , New York, NY (V St A ) Verfahren zum herstellen einer maskierungsschicht aus dielektrischem material
DE1764056B1 (de) * 1967-03-27 1972-03-09 Western Electric Co Verfahren zum herstellen einer halbleiteranordnung
DE1803025B2 (de) * 1967-10-13 1972-06-15 General Electric Co., Schenectady, N.Y. (V.StA.) Elektrisches bauelement und verfahren zu seiner herstellung
DE1197548B (de) * 1955-11-04 1975-02-13
DE2513459A1 (de) 1974-03-30 1975-10-09 Sony Corp Halbleiteranordnung und verfahren zu ihrer herstellung

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1053046A (de) * 1963-02-25 1900-01-01
DE1514807B2 (de) * 1964-04-15 1971-09-02 Texas Instruments Inc., Dallas. Tex. (V.St.A.) Verfahren zum herstellen einer planaren halbleiteranordnung
GB1104935A (en) * 1964-05-08 1968-03-06 Standard Telephones Cables Ltd Improvements in or relating to a method of forming a layer of an inorganic compound
SE300472B (de) * 1965-03-31 1968-04-29 Asea Ab
US3422321A (en) * 1966-06-20 1969-01-14 Sperry Rand Corp Oxygenated silicon nitride semiconductor devices and silane method for making same
US3463715A (en) * 1966-07-07 1969-08-26 Trw Inc Method of cathodically sputtering a layer of silicon having a reduced resistivity
US3455020A (en) * 1966-10-13 1969-07-15 Rca Corp Method of fabricating insulated-gate field-effect devices
US3472689A (en) * 1967-01-19 1969-10-14 Rca Corp Vapor deposition of silicon-nitrogen insulating coatings
DE1614455C3 (de) * 1967-03-16 1979-07-19 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen einer teils aus Siliciumoxid, teils aus Siliciumnitrid bestehenden Schutzschicht an der Oberfläche eines Halbleiterkörpers
US3549411A (en) * 1967-06-27 1970-12-22 Texas Instruments Inc Method of preparing silicon nitride films
GB1239852A (en) * 1969-01-09 1971-07-21 Ferranti Ltd Improvements relating to semiconductor devices
JPS497870B1 (de) * 1969-06-06 1974-02-22
JPS5314420B2 (de) * 1973-05-14 1978-05-17
JPS523277B2 (de) * 1973-05-19 1977-01-27
US3862852A (en) * 1973-06-01 1975-01-28 Fairchild Camera Instr Co Method of obtaining high-quality thick films of polycrystalline silicone from dielectric isolation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2789258A (en) * 1955-06-29 1957-04-16 Raytheon Mfg Co Intrinsic coatings for semiconductor junctions
DE1197548B (de) * 1955-11-04 1975-02-13
DE1614999B2 (de) * 1966-04-08 1971-07-29 Western Electric Co Ine , New York, NY (V St A ) Verfahren zum herstellen einer maskierungsschicht aus dielektrischem material
US3537921A (en) * 1967-02-28 1970-11-03 Motorola Inc Selective hydrofluoric acid etching and subsequent processing
DE1764056B1 (de) * 1967-03-27 1972-03-09 Western Electric Co Verfahren zum herstellen einer halbleiteranordnung
DE1803025B2 (de) * 1967-10-13 1972-06-15 General Electric Co., Schenectady, N.Y. (V.StA.) Elektrisches bauelement und verfahren zu seiner herstellung
DE2513459A1 (de) 1974-03-30 1975-10-09 Sony Corp Halbleiteranordnung und verfahren zu ihrer herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DE-OS 25 13 459 *
In Betracht gezogene ältere Anmeldungen: DE-OS 25 47 304 *

Also Published As

Publication number Publication date
GB1513332A (en) 1978-06-07
AU1084076A (en) 1977-08-11
NL186048C (nl) 1990-09-03
DE2605830B2 (de) 1980-11-06
NL186048B (nl) 1990-04-02
FR2301092A1 (fr) 1976-09-10
JPS5193874A (en) 1976-08-17
CA1059243A (en) 1979-07-24
NL7601576A (nl) 1976-08-17
DE2605830C3 (de) 1983-01-05
FR2301092B1 (de) 1982-06-18
US4062707A (en) 1977-12-13
AU499549B2 (en) 1979-04-26

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