DE2655341C2 - Halbleiteranordnung mit einer Passivierungsschicht aus Halbleitermaterial und Verfahren zu ihrer Herstellung - Google Patents

Halbleiteranordnung mit einer Passivierungsschicht aus Halbleitermaterial und Verfahren zu ihrer Herstellung

Info

Publication number
DE2655341C2
DE2655341C2 DE2655341A DE2655341A DE2655341C2 DE 2655341 C2 DE2655341 C2 DE 2655341C2 DE 2655341 A DE2655341 A DE 2655341A DE 2655341 A DE2655341 A DE 2655341A DE 2655341 C2 DE2655341 C2 DE 2655341C2
Authority
DE
Germany
Prior art keywords
semiconductor
layer
amount
semiconductor layer
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2655341A
Other languages
English (en)
Other versions
DE2655341A1 (de
Inventor
Jean-Pierre Henri Caen Biet
Sio Dhat Herouville St. Clair Laou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2655341A1 publication Critical patent/DE2655341A1/de
Application granted granted Critical
Publication of DE2655341C2 publication Critical patent/DE2655341C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
    • H10W74/481—Encapsulations, e.g. protective coatings characterised by their materials comprising semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/134—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being in grooves in the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/137—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/147—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being multilayered
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/125—Polycrystalline passivation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/958—Passivation layer

Landscapes

  • Formation Of Insulating Films (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung bezieht sich auf eine Halbleiteranordnung entsprechend dem Oberbegriff des Patentanspruchs 1, sowie auf ein Verfahren zu ihrer Herstellung.
Eine derartige Halbleiteranordnung ist z. B. aus »Electronics« vom 2b. Juni 1975, S. 5E und 6E bekannt.
Unter dem Ausdruck »Passivierungsschicht« ist hier eine Schicht zu verstehen, die die mit dieser Schicht überzogene Halbleiteroberfläche mechanisch und chemisch schützt und außerdem die Halbleiteranordnung elektrisch von äußeren Ladungen, die die Wirkung der Anordnung beeinträchtigen könnten, unabhängig macht.
Es ist bekannt, daß im allgemeinen die aktive Oberfläche einer Halbleiteranordnung wenigstens an der Stelle des PN-Übergangs oder der PN-Übergänge passiviert werden soll, um die elektrischen Eigenschaften dieser PN-Übergänge zu stabilisieren. Die genannte Passivierung soll mit größter Sorgfalt erfolgen, wenn es sich um Anordnungen handelt, die unter hohen Spannungen arbeiten sollen.
Die üblichste Lösung zur Passivierung einer Halbleiteranordnung besteht darin, daß auf einer aktiven Oberfläche der Anordnung eine Siliziumdioxidschicht erzeugt wird, die die genannte aktive Oberfläche völlig oder teilweise bedeckt. Auch Polymere oder Silikonenlacke werden für Passivierungszwecke verwendet. Diese Materialien weisen aber den Nachteil auf, daß sie entweder wenig aktiv sind oder sich schwer erzeugen lassen.
.Siliziumdioxid selber weist mehrere Nachteile auf. Einerseits ist sein spezifischer Widerstand besonders hoch. Dies hat zur Folge, daß etwaige positive oder negative elektrische Ladungen, die auf der Oberfläche, die mit der Atmosphäre in Berührung ist, auftreten und die durch Verunreinigungen in der umgebenden Atmosphäre oder durch unterschiedliche elektrische Felder herbeigeführt werden können, nur schwer zu der Masse des darunterliegenden Substrats abfließen können und sich also auf sehr unregelmäßige Weise über die Oberfläche bewegen. Dies hat zur Folge, daß die genannten Ladungen erhebliche Änderungen der Eigenschaften der Halbleiteranordnungen veranlassen können; insbesondere können die Durchschlagspannungen der genannten PN-Übergänge zwischen sehr weiten Grenzen variieren. Es .ist auch bekannt, daß in dein Siliziumdioxid selber Ladungen z. B. infolge des Vorhandenseins von Natriumionen gespeichert sein können. Die genannten Ladungen können sich ebenfalls verschieben und an der mit Siliziumdioxid überzogenen Halbleiteroberfläche unerwünschte elektrische Effek»e hervorrufen.
Außerdem ist es bekannt, daß mit Siliziumdioxid keine absolute Abdichtung in bezug auf Feuchtigkeit oder andere gasförmige Bestandteile erhalten wird. Diese »Permeabilität« bildet ebenfalls eine Quelle unregelmäßiger Wirkung der Halbleiteranordnung.
Man hat versucht, Siliziumdioxid als Passivierungs-
mittel durch verschiedene andere Materialien. /.. B. Sili/iuinni'.rid, zu ersetzen. Die Anwendung von Siliziuiiinitrid bleibt aber eine Ausnahme, weil die zum Anwachsen von Sili/iumnitrid erforderliche Tempera- >.jr hoch und Siliziumnitrid oft außerdem elektrisch nicht genügend passiv ist.
Eine Verbesserung wurde durch dl·.· Anwendung mit Sauerstoff dotierten polykristallinen Siliziums als Passivierungsschicht erzielt. Die isolierenden und passivierenden Eigenschaften polykristallinen Sili/;ums entweder im undotierten Zustand oder mit einer Dotierung von z. B. Arsen waren bereits früher bekannt und angewendet. Außerdem hat sich herausgestellt, daß die passivierenden Eigenschaften mit Sauerstofl dotierten polykristallinen Siliziums außerordentlich günstig sind. Die Vorteile der Anwendung dieses Materials sind im bereits genannten Aufsatz in »Electronics« vom 26. Juni 1975. S. 5E und 6E ausführlich beschrieben: im genannten Aufsatz ist von der Passivierung voi. Halbleiter anordnungen durch die Erzeugung einer einfachen Oberflächenschicht aus mit 15 bis 25% Sauerstoff dotiertem polykristallinem Silizium die Rede, sowie von der zusätzlichen Verwendung einer darauf abgeschiedenen Schicht aus Siliziumdioxid.
Gemäß diesem Aufsatz besteht der große Vorteil der Anwendung polykristallinen Siliziums in seiner elektrischen Neutralität, die nicht durch das Vorhandensein von Fremdionen in der Schicht oder auf deren Oberfläche gestört wird, wie dies bei Siliziumdioxid, in dem Natriumionen vorhanden sind, der Fall ist. Dadurch bildet die Erzeugung des genannten Materials auf der Oberfläche einer Halbleiteranordnung keine Quelle von Unregelmäßigkeiten in der Wirkung der Anordnung. Auch ist das mit Sauerstoff dotierte polykristalline Si!i/ium für das Überziehen von Mesa-Übergängen geeignet, da die Anwachstemperatur (zwischen 650° und 850°C) genügend niedrig ist, um keine Beschädigung der bereits gebildeten PN-Übergänge herbeizufuhren. Außerdem hat sich gezeigt, daß polykristallines Silizium keine Feuchtigkeit durchläßt. Auf diese Weise passivierte Transistoren erlauben Betriebsspannungen von 2500 V.
Gemäß dem genannten Aufsatz wird die Passivierungsschicht durch Zersetzung eines Gasstroms, der Silan, Distickstoffoxid und Stickstoff enthält, bei einer Temperatur von etwa 650°C gebildet, wobei das Anwachsen der Siliziumschicht und der Siliziumdioxidschicht in einem einzigen kontinuierlichen Vorgang erfolgt, wobei lediglich die Menge des Sa.ierstofflieferanten geändert wird.
Die Anwendung polykristallinen Siliziums nach dem vorgenannten Aufsatz, d. h. die Anwendung einer einzigen homogenen Schicht aus mit Sauerstoff dotiertem polykristallinem Silizium, die gegebenenfalls mit einer Siliziumdioxidschicht überzogen Ut. um den Einfluß von Leckströmen herabzusetzen, weist jedoch einen wesentlichen Nachteil auf. Der spezifische Widerstand mit Sauerstoff dotierten polykristallinen Siliziums ist nämlich sehr hoch; er liegt bei der bekannten Passivierungsschicht zwischen 108 und 1010Ω · cm, wogegen Schichten aus undotiertem Silizium einen Widerstand vor, ungefähr 106Ω·αη aufweisen (»Electronics« a. a. 0.). Dadurch können, wie im Falle von Siliziumdioxidschichten, Streulädüri'gen auf der der Atmosphäre ausgesetzten Oberfläche sehr schwer zu dem darunterliegenden Substrat abfließen; dies hat, wie oben in bezug auf die Anwendung von Siliziumdioxid bereits erwähnt wurde, zur Folge, daß die
Eigenschaften der auf diese Weise passivieren HaIbleileranordnungen und die Durchschlagspannungen ihrer PN-Übergänge beeinträchtigt wurden.
Es ist weiter bekannt, die Oberfläche \on Halbleiterkörpern zu passivieren mit einer einkristallinen, eigenleilcnden Halbleiterschicht aus Germanium oder Silizium (siehe US-PS Π 89 258) mit einer aufgedampften, dünnen, amorphen Siliziumschicht (siehe DE-AS 11 85 896) und mit einer Germaniuiiischicht (siehe DE-AS 11 84 178). In »Microware Journal« (November 197!5), 60—61 ist schließlich eine Passivierungsschicht aus polykristallinem Galliumarsenid (GaAs) beschrieben
Der Erfindung liegt die Aufgabe zugrunde, bei einer Halbleiteranordnung der eingangs genannten Art Pas'iivierungsschichten mit verbesserten Eigenichafien vorzusehen, die nicht nur keine innere Streuladung aufweisen, sondern die auch Ladungen verschiedener Polariiät und Dichte, die sich auf der der Atmosphäre ausgesetzten Oberfläche befinden können, zuverlässig ,ableiten.
J Dadurch trägt die Erfindung zu dein Aufbau von (Halbleiteranordnungen bei, deren elektrische Eigenschaften stabil sind und die genau definierte Durchschlagspannungen aufweisen, die merklich günstiger als die Eigenschaften analoger Anordnungen sind, die nach den bekannten üblichen Techniken passiviert sind.
Der Erfindung liegt u. a. die Erkenntnis zugrunde, daß der beabsichtigte Zweck durch Anwendung einer Passivierungsschicht mit inhomogener Dotierung erreicht werden kann, deren spezifischer Widerstand an der Oberfläche wesentlich geringer ist alsim Innern.
Die oben genannte Aufgabe wird erlindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Anordnung nach der Erfindung enthält eine Passivierungsschicht, die aus einer ersten Halbleiterschicht mit einem sehr hohen spezifischen Widerstand und einer zweiten Halbleiterschicht mit einem niedrigeren, aber ebenfalls noch hohen, spezifischen Widerstand zusammengesetzt ist. Dadurch können L adungen auf der Oberfläche der zweiten HalbleiterscJiicht über diese Halbleiterschicht ζ. B. zu einer neutralen Zone oder zu einer Zone mit einem festen Potential, wie z, B. zu Erde, abfließen. Dadurch erhält die hergestellte Anordnung die erwünschten stabilen elektrischen Eigenschaften. Andererseits wird erreicht, daß durch das Fehlen von Ladungen auf und in der Passivierungsschicht die Feldlinien auf der Höhe der PN-Übergänge regelmäßig verteilt sind, wodurch sichergestellt ist, daß hohe und außerdem genau definierte Durchschlagspannungen erhalten werden.
Das Halbleitermaterial der Passivierungsschicht kann ein elementarer Halbleiter, z. B. Germanium oder Silizium, sein. Auch kann manchmal vorteilhafterweise eine Halbleiterverbindung, z. B. eine III·V-Verbindung, wie GaAs1 verwendet werden.
Die Erfindung wird nachstehend beispielsweise anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 schematisch im Querschnitt eine Diode, die nach der Mesa-Technologie erhalten und deren aktive Oberfläche mit einer Passivierungsschicht überzogen ist, und
Fig.2 ebenfalls schematisch im Querschnitt eine Anordnung mit einem durch die planare Technik erhaltenen Transistor.
Die in Fig. 1 dargestellte Anordnung enthält ein Halbleitersubstrat 1 von einem ersten Leitungstyp, z. B. vom N-Typ; auf der oberen Fläche des genannten Substrats ist eine Schicht 2 vom entgegengesetzten Leitungstyp, in diesem Beispiel also vom P-Typ, erzeugt, Es dürfte einleuchten, daß die Leitungstypen auch umgekehrt werden können, so daß das Substrat 1 auch P-Ieitend und die Schicht 2 N-Ieitend sein können. Die Gebiete t und 2 bilden einen PN-Übergang 3. Nach der üblichen Mesa-Technoiogie ist eine Nut 4 gebildet, die sich bis in das Substrat 1 erstreckt. So wird die Mesa-Diode D mit der bekannten Struktur erhalten. Die Elektroden der Diode D werden durch die Metallschichten 6 und 7 gebildet, von denen die Schicht 6 auf der freiliegenden Oberfläche der Schicht 2 und die Schicht 7 auf der hinteren Oberfläche des Substrats 1 erzeugt ist.
Es ist einleuchtend, daß vor allem der PN-Übergang 3 an seiner Schnittlinie 3a mit der Nut 4 mechanisch, elektrisch und chemisch von einer elektrisch neutralen und undurchdringlichen Schicht geschützt werden muß. Obgleich die Passivierung insbesondere an der Schnittlinie 3a des PN-Übergangs 3 mit der Nut 4 von Bedeutung ist, soll sie in den anderen freiliegenden Gebieten der Diode nicht vernachlässigt werden. Daher wird vorzugsweise die aktive Oberfläche der Anordnung, mit Ausnahme der Elektrode 6, völlig mit einer Passivierungsschicht überzogen.
Die Passivierungsschicht wird dadurch erhalten, daß eine kombinierte Schicht 8 erzeugt wird, die durch zwei übereinanderliegende Halbleiterschichten, und zwar eine erste Schicht 8a mit einem spezifischen Widerstand von mindestens 10'° Ω · cm und höchstens 10" Ω · cm und eine obere zweite Schicht 8b mit einem spezifischen Widerstand von mindestens 106Ω · cm und höchstens ΙΟ8 Ω · cm gebildet wird.
Das gleichzeitige Vorhandensein der Schichten 8a und 8h sichert zwischen den Teilen der Diode eine gute elektrische Isolierung in beiden Richtungen, und zwar in der zu der Ebene der genannten Halbleiterschichten parallelen Richtung und der zu dieser Ebene senkrechten Richtung. Diese Isolierung ist in den meisten Fällen ausreichend, sogar für Dioden, die unter Spannungen von mindestens 1000 bis 2000 V wirken sollen.
Außerdem ist es durch die Anwendung einer zweiten Schicht ob mit einem spezifischen Widerstand, der zwar groß, aber kleiner als der der Schicht 8a ist, möglich, Ladungen, die sich auf der der Atmosphäre ausgesetzten Oberfläche befinden können, zu weiter von dem PN-Übergang 3 entfernten Gebieten abfließen zu lassen. Auf diese Weise können die genannten Ladungen keinen unerwünschten Einfluß auf den PN-Übergang 3. insbesondere in dem empfindlichsten Gebiet 3<i dieses PN-Übergangs, ausüben; dadurch werden eine sehr hohe elektrische Stabilität und außerdem eine hohe und genau definierte Durchschlagspannung erhalten.
Es ist vorteilhaft, wenn die Passivierungsschicht 8 im Bereich der Schicht 8a aus polykristallinem Silizium besteht, das mit Sauerstoff in einem Verhältnis von mindestens 15 und höchstens 25 Sauerstoffatomen zu 100 Siliziumatomen dotiert ist, während das die Schicht 8b bildende polykristalline Silizium nicht oder nur in geringem Maße mit Sauerstoff dotiert ist. Im Mittel beträgt, ohne daß dies aber eine Begrenzung für die vorgenannten Werte bildet, die Dicke der Schicht 8a 0,5 bis 1 μπι und die der Schicht 8b 0,2 bis 0,3 μπι.
Als zweite Ausführungsform der Erfindung ist in Fig.2 ein Teil einer Halbleiteranordnung dargestellt,
30
35
40
50
55
60
65 die einen Transistor enthält, der in Planartechnik hergestellt ist. In dieser Figur ist ein Substrat 20/mit einem Transistor Tmit diffundierter Basis-Elektrode 21 und mit diffundierter Emitter-Elektrode 22 dargestellt. Über Metallschichten 23, 24 und 25 werden die benötigten Kontakte mit dem Kollektorsubstrat 20, der Basis-Elektrode 21 und der Emitter-Elektrode 22 hergestellt.
Die ganze aktive Oberfläche 20,4 der Anordnung, mit Ausnahme der Kontaktzonen unter den Schichten 24 und 25, ist mit einer Passivierungsschicht 28 überzogen, die der Schicht 8 nach F i g. 1 analog ist. Die Schicht 28 wird durch einer erste Schicht 28a mit einem hohen spezifischen Widerstand von mindestens 10l0Q-cm und eine zweite Schicht 2Sb mit einem den der Schicht 28a unterschreitenden spezifischen Widerstand von höchstens 108Q-Cm gebildet. Die Passivierungsschicht 28 bedeckt insbesondere die Zonen, in denen der Kollektor-Basis-Übergang 26 und der Basis-Emitter-Übergang 27 an die aktive Oberfläche 20/4 grenzen. Diese Zonen, die für den Einfluß von Streuoberflächenladungen besonders empfindlich sind, sind auf diese Weise gut passiviert.
Obgleich in den Beispielen die zweite Halbleiterschicht der Atmosphäre ausgesetzt ist, können auf dieser Schicht erwünEchtenfalls noch eine oder mehrere dielektrische Schichten erzeugt werden, sofern wenigstens diese elektrischen Schichten oder ihre Oberfläche keine elektrischen Ladungen enthalten.
Es leuchtet ein, daß für die Herstellung von Anordnungen der in den F i g. 1 und 2 dargestellten Art vor der Erzeugung der Passivierungsschichten 28 und 8 die etwa vorhandenen Isolierschichten, die auf der aktiven Oberfläche der Anordnung in Form von Ätzmasken oder Diff'usionsmasken erzeugt werden, entfernt werden müssen. Übrigens war es erforderlich, die Passivierungsschichten 8 und 28 selektiv zu ätzen, um darin die benötigten Öffnungen für die Bildung der Kontakle anzubringen. Im Falle von Passivierungsschichten aus polykristallinen! Silizium erfolgt dies nach der üblichen Technik durch chemisches Ätzen.
Beim Erzeugen einer Passivierungsschicht, bei dem als Ausgangsmaterial polykristallines Silizium verwendet wird, werden die erste und die zweite Halbleiterschichi durch einen einzigen kontinuierlichen Verfahrensschritt gebildet
Das Anwachsen der Passivierungsschicht erfolgt durch Zersetzung von Silan (SiH4) und von Distickstoffoxid (N2O) in Gegenwart von Stickstoff in einem Ofen bei einer Temperatur von mindestens 650°C und höchstens 8500C (die Vorzugstemperatur beträgt mindestens 740° C und höchstens 760° C).
In einer ersten Stufe, die dem Anwachsen der ersten Schicht (8a oder 28a,) entspricht, ist die Menge Silan gleich mindestens 0,1 und höchstens 0,3 VoI.-% der Menge Stickstoff, während die Menge Distickstoffoxid mindestens 1 und höchstens 10VoI.-°/o der Menge Stickstoff (je nach der gewünschten Dotierungskonzentration und dem dadurch erhaltenen spezifischen Widerstand der genannten Schichten) beträgt. Unter diesen Bedingungen ist das Dickenwachstum pro Minute 0,03 bis 0,06 μπι, was einer Zeit von 8 bis 15 Minuten für die Erzeugung einer Schicht mit einer Dicke von 0,5 μηι entspricht.
In einer zweiten Stufe, die für die Bildung der oberen zweiten Schicht 8b oder 280 dient, wird, im Vergleich zu den vorgenannten.Daten, nur eine Änderung der Menge an Distickstoffoxid vorgenommen, die jedenfalls kleiner
als bei der Bildung der ersten Schicht 8a bzw. 28a ist. Es ist bekannt, daß der spezifische Widerstand polykristallinen Siliziums mit der Sauerstoffkonzentration abnimmt. Wenn kein Distickstoffoxid verwendet wird oder wenn die Menge an Distickstoffoxid höchstens 1 Vo!. % der Slickstoffmenge ist, wird pro Minute ein Dicken wachstum von 0,05 bis 0,1 μΐη erzielt. Dies bedeutet, daß die Erzeugung einer Schicht Sb oder 2Sb mit einer Dicke von 0,2 μΐη eine Zeitdauer von 2 bis 4 Minuten erfordert.
Es ist einleuchtend, daß die obenerwähnten Werte keine absolute Bedeutung haben und daß sie für ein Ablagerungsverfahren in einem bestimmten Reaktor zutreffen. Von wesentlicher Bedeutung ist, daß das /!Ablagerungsverfahren sehr flexibel ist, weil nur ein einziger Verfahrensschritt zur Erzeugung: der beiden Schichten der Struktur erforderlich ist, wobei während der Ablagerung nur die N2O-Menge.geändert werden
Durch das obengenannte Ablagerungsverfahren ist es u. a. möglich geworden, Mesa-Anordnungen aus Silizium, das von einer Passivierungsschicht aus polykristallinem Silizium geschützt wird, herzustellen, wobei die erste mit Sauerstoff dotierte Schicht einen spezifischen Widerstand von 1010 bis 10" Ω · cm aufweist, während die zweite Schicht, die nur sehr schwach mit Sauerstoff dotiert ist, einen spezifischen Widerstand von 106 bis ΙΟ8 Ω · cm aufweist, wobei die Durchschlagspannungen der erhaltenen PN-Übergänge etwa 1000 V betragen; dies alles auf reproduzierbare Weise.
Das Halbleitermaterial der "Passivierungsschicht sowie seineüDotierung und das Halbleitermaterial des. passivieren Siliziumkörpers können von den in .den Beispielen genannten Materialien und Dotierungselementen verschieden sein.
Hierzu 1 Blatt Zeichnungen

Claims (12)

Patentansprüche:
1. Halbleiteranordnung mit einem Halbleiterkörper mit mindestens einem l'N-Übergnng, der die Oberfläche des Körpers schneidet, wobei die "> Oberfläche wenigstens an der Stelle des PN-Übergangs mit einer zweilagigen Passivierungsschicht, die Halbleitermaterial enthält, überzogen ist, dadurch gekennzeichnet, daß die Passivierungsschicht eine auf der genannten Oberfläche liegende erste Halbleiterschichl (8a, 28a) mit einem spezifischen Widerstand von mindestens 1010D-Cm und höchstens 10" Ω-cm, und eine darauf liegende zweite Halbleiterschicht (8b, 28b) mit einem spezifischen Widerstand von mindestens '■> IO6 Ω ■ cm höchstens ΙΟ8 Ω · cm enthält.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterschichten (8a, 8b; 28-Ί, 286^ aus einem elementaren Halbleiter bestehen. ,·
3. Halbleiteranordnung nach Anspruch 1, dadurch
■'^'gekennzeichnet, daß die Halbleiterschichten (8a, 8b; '~i2&3,2Bb)aus einer Halbleiterverbindung bestehen,
„v"*
4. Haibleileranordnung nach Anspruch 2, dadurch : gekennzeichnet, daß die Halbleiterschichten (8a, 8b; 28a, 28Zj,) aus polykristallinem Silizium bestehen.
5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens die erste Halbleiter-.schicht (8a, 28a,J aus mit Sauerstoff dotiertem polykristallinem Silizium besteht.
6. Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Halbleiterschicht (8b, 28b) aus nicht mit Sauerstoff dotiertem ■,polykristallinem Silizium besteht.
' 7. Halbleiteranordnung nach Anspruch 5, dadurch «gekennzeichnet, daß die erste Halbleiterschicht (8a, 28a,/ eine Dotierung von mindestens 15 und "höchstens 25 Sauerstoffatomen zu 100 Siliziumatomen und eine Dicke von mindestens 0,5 μιη und höchstens 1 μπι aufweist, und daß die zweite Halbleiterschicht (8b, 28b) eine Dotierung von höchstens 1 Sauerstoffatom zu 100 Siliziumatomen und eine Dicke von mindestens 0,2 μπι und höchstens 0,3 μπι aufweist.
8. Verfahren zur Herstellung einer Halbleitern- « «Ordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Passivierungsschicht (8a, 8b; 28a, 28b) durch Zersetzung eines Gasstroms, der Silan (S1H4), Distickstoffoxid (N2O) und Stickstoff enthält, bei einer Temperatur von mindestens 650° C und höchstens 8500C gebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die genannte Temperatur mindestens 740° C und höchstens 760° C beträgt.
10. Verfahren nach Ansprüche oder 9, dadurch ^gekennzeichnet, daß das Anwachsen der genannten Passivierungsschicht (8a, 8b; 28a, 28£>^ in einem einzigen kontinuierlichen Vorgang erfolgt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß beim Anwachsen der ersten Halbleiterschicht (8a, 28a; die Menge Silan (SiH4) mindestens 0,1 Vol.-% und höchstens 03 Vol.-°/o der Stickstoffmenge und die Menge Distickstoffoxid (N2O) mindestens 1 Vol.-°/o und höchstens 10 Vol.-°/o der Stickstoffmenge beträgt, und daß beim Anwachsen der zweiten Halbleiterschicht (8b, 28b) unter im übrigen gleichbleibenden Bedingungen die Menge Disticksioffoxid auf höchstens 1 Vol.-% der Stickstoffmenge herabgesetzt wird.
12. Verfahren nach Anspruch 11. dadurch gekennzeichnet, daß beim Anwachsen der zweiten HnIbleiterschicht (8b, 28b) kein Distickstoffoxid (N2O) vorhanden ist, so daß eine nicht mit Sauerstoff dotierte zweite Halbleiterschicht gebildet wird.
DE2655341A 1975-12-19 1976-12-07 Halbleiteranordnung mit einer Passivierungsschicht aus Halbleitermaterial und Verfahren zu ihrer Herstellung Expired DE2655341C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7539046A FR2335951A1 (fr) 1975-12-19 1975-12-19 Dispositif semiconducteur a surface passivee et procede d'obtention de la structure de passivation

Publications (2)

Publication Number Publication Date
DE2655341A1 DE2655341A1 (de) 1977-06-30
DE2655341C2 true DE2655341C2 (de) 1984-01-19

Family

ID=9163957

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2655341A Expired DE2655341C2 (de) 1975-12-19 1976-12-07 Halbleiteranordnung mit einer Passivierungsschicht aus Halbleitermaterial und Verfahren zu ihrer Herstellung

Country Status (8)

Country Link
US (1) US4086613A (de)
JP (1) JPS5948539B2 (de)
CA (1) CA1069620A (de)
DE (1) DE2655341C2 (de)
FR (1) FR2335951A1 (de)
GB (1) GB1565990A (de)
IT (1) IT1068031B (de)
NL (1) NL7613893A (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4194934A (en) * 1977-05-23 1980-03-25 Varo Semiconductor, Inc. Method of passivating a semiconductor device utilizing dual polycrystalline layers
DE2730367A1 (de) * 1977-07-05 1979-01-18 Siemens Ag Verfahren zum passivieren von halbleiterelementen
DE2739762C2 (de) * 1977-09-03 1982-12-02 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Verfahren zur Passivierung von Halbleiterkörpern
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4191788A (en) * 1978-11-13 1980-03-04 Trw Inc. Method to reduce breakage of V-grooved <100> silicon substrate
US4199384A (en) * 1979-01-29 1980-04-22 Rca Corporation Method of making a planar semiconductor on insulating substrate device utilizing the deposition of a dual dielectric layer between device islands
US4262299A (en) * 1979-01-29 1981-04-14 Rca Corporation Semiconductor-on-insulator device and method for its manufacture
US4242697A (en) * 1979-03-14 1980-12-30 Bell Telephone Laboratories, Incorporated Dielectrically isolated high voltage semiconductor devices
US4229474A (en) * 1979-05-25 1980-10-21 Trw Inc. Breakage resistant V-grooved <100> silicon substrates
FR2459551A1 (fr) * 1979-06-19 1981-01-09 Thomson Csf Procede et structure de passivation a autoalignement sur l'emplacement d'un masque
GB2071411B (en) * 1980-03-07 1983-12-21 Philips Electronic Associated Passivating p-n junction devices
FR2487576A1 (fr) * 1980-07-24 1982-01-29 Thomson Csf Procede de fabrication de diodes mesa glassivees
US4803528A (en) * 1980-07-28 1989-02-07 General Electric Company Insulating film having electrically conducting portions
US4339285A (en) * 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4349408A (en) * 1981-03-26 1982-09-14 Rca Corporation Method of depositing a refractory metal on a semiconductor substrate
GB2133928B (en) * 1982-12-04 1986-07-30 Plessey Co Plc Coatings for semiconductor devices
JPS59161864A (ja) * 1983-03-04 1984-09-12 Fujitsu Ltd 半導体装置
JPS61222172A (ja) * 1985-03-15 1986-10-02 Sharp Corp Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法
NL8800220A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht.
US5166769A (en) * 1988-07-18 1992-11-24 General Instrument Corporation Passitvated mesa semiconductor and method for making same
US5605862A (en) * 1995-04-05 1997-02-25 International Business Machines Corporation Process for making low-leakage contacts
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
US5763905A (en) * 1996-07-09 1998-06-09 Abb Research Ltd. Semiconductor device having a passivation layer
US6891202B2 (en) * 2001-12-14 2005-05-10 Infinera Corporation Oxygen-doped Al-containing current blocking layers in active semiconductor devices
DE102020001835A1 (de) * 2020-03-20 2021-09-23 Azur Space Solar Power Gmbh Stapelförmige hochsperrende lll-V-Halbleiterleistungsdiode
DE102020001838A1 (de) * 2020-03-20 2021-09-23 Azur Space Solar Power Gmbh Stapelförmige hochsperrende lll-V-Halbleiterleistungsdiode

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2789258A (en) * 1955-06-29 1957-04-16 Raytheon Mfg Co Intrinsic coatings for semiconductor junctions
DE1184178B (de) * 1960-02-20 1964-12-23 Standard Elektrik Lorenz Ag Verfahren zum Stabilisieren der Oberflaeche von Halbleiterkoerpern mit pn-UEbergaengen durch Vakuumbedampfen
JPS501513B1 (de) * 1968-12-11 1975-01-18
JPS5541025B2 (de) * 1972-12-20 1980-10-21
JPS523277B2 (de) * 1973-05-19 1977-01-27
JPS5024592A (de) * 1973-07-05 1975-03-15
JPS532552B2 (de) * 1974-03-30 1978-01-28
JPS5513426B2 (de) * 1974-06-18 1980-04-09

Also Published As

Publication number Publication date
NL7613893A (nl) 1977-06-21
JPS5279661A (en) 1977-07-04
JPS5948539B2 (ja) 1984-11-27
US4086613A (en) 1978-04-25
CA1069620A (en) 1980-01-08
GB1565990A (en) 1980-04-30
IT1068031B (it) 1985-03-21
FR2335951B1 (de) 1978-07-13
FR2335951A1 (fr) 1977-07-15
DE2655341A1 (de) 1977-06-30

Similar Documents

Publication Publication Date Title
DE2655341C2 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Halbleitermaterial und Verfahren zu ihrer Herstellung
DE2623009C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE2317577C2 (de) Verfahren zur Herstellung dielektrisch isolierter Halbleiteranordnungen
DE69403251T2 (de) Halbleiterbauelement mit semi-isolierender Schicht für hohe Durchbruchspannungen
DE2841230C2 (de) Programmierbare Speicherzelle mit Halbleiterdioden
EP0075874B1 (de) Verfahren zur Erzeugung elektrisch leitender Schichten
DE2513459B2 (de) Halbleiterbauelement mit einer polykristallinen Siliciumabdeckung und Verfahren zu seiner Herstellung
DE2160427C3 (de)
DE2617397A1 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE2618733A1 (de) Halbleiterbauelement mit heterouebergang
DE1295093B (de) Halbleiterbauelement mit mindestens zwei Zonen entgegengesetzten Leitungstyps
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE3048816A1 (de) Durchbruch-referenzdiode
DE2617855A1 (de) Halbleiterbauelement mit schottky- sperrschicht
DE2926334C2 (de)
DE2549614C3 (de) Halbleiterschalter
DE2718449A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung
DE1514018A1 (de) Verfahren zur Verbesserung der Betriebseigenschaften von Halbleiterbauelementen
DE2460682A1 (de) Halbleitervorrichtung
DE1564151B2 (de) Verfahren zum Herstellen einer Vielzahl von Feldeffekt-Transistoren
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE1802849B2 (de) Verfahren zum herstellen einer monolithischen schaltung
DE1564406C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung und danach hergestellte Halbleiteranordnung

Legal Events

Date Code Title Description
OD Request for examination
8181 Inventor (new situation)

Free format text: BIET, JEAN-PIERRE HENRI, CAEN, FR LAOU, SIO DHAT, HEROUVILLE ST. CLAIR, FR

D2 Grant after examination
8363 Opposition against the patent
8365 Fully valid after opposition proceedings
8339 Ceased/non-payment of the annual fee