JPS5948539B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5948539B2 JPS5948539B2 JP51150399A JP15039976A JPS5948539B2 JP S5948539 B2 JPS5948539 B2 JP S5948539B2 JP 51150399 A JP51150399 A JP 51150399A JP 15039976 A JP15039976 A JP 15039976A JP S5948539 B2 JPS5948539 B2 JP S5948539B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- polycrystalline silicon
- oxygen
- resistivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 97
- 238000002161 passivation Methods 0.000 description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000007935 neutral effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910001415 sodium ion Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/298—Semiconductor material, e.g. amorphous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3178—Coating or filling in grooves made in the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/122—Polycrystalline
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/125—Polycrystalline passivation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/905—Plural dram cells share common contact or common trench
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/958—Passivation layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Formation Of Insulating Films (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体本体の表面と交差する少くとも1個の
pn接合を有し、その半導体表面における少くとも前記
pn接合部分を半導体材料の不活性化層で被覆した半導
体装置に関するものである。
pn接合を有し、その半導体表面における少くとも前記
pn接合部分を半導体材料の不活性化層で被覆した半導
体装置に関するものである。
斯る半導体装置は、例えば「エレクトロニクス」197
5年6月26日第5E及び6Eページに開示さ’れてい
る。ここで「不活性化(パッシベーテイング)層」とは
、との層で被覆された半導体表面を物理的、且つ化学的
に保護すると共に、半導体層を装置の動作を妨げる惧れ
のある外部電荷と電気的に無関係にする層を意味するも
のと理解されたい。
5年6月26日第5E及び6Eページに開示さ’れてい
る。ここで「不活性化(パッシベーテイング)層」とは
、との層で被覆された半導体表面を物理的、且つ化学的
に保護すると共に、半導体層を装置の動作を妨げる惧れ
のある外部電荷と電気的に無関係にする層を意味するも
のと理解されたい。
一般に半導体装置の活性表面は少くともpn接合の部分
において不活性化してpn接合の電気的特性を安定化さ
せる必要があることが知られている。この保護は高電圧
で動作する装置の場合にはj極めて注意深く行なう必要
がある。半導体装置を不活性化する最も頻用されている
方法は装置の活性表面にその全面又は一部を被覆する二
酸化珪素層を設けることである。
において不活性化してpn接合の電気的特性を安定化さ
せる必要があることが知られている。この保護は高電圧
で動作する装置の場合にはj極めて注意深く行なう必要
がある。半導体装置を不活性化する最も頻用されている
方法は装置の活性表面にその全面又は一部を被覆する二
酸化珪素層を設けることである。
またシリコンラツカーの重合体も不活性化に用いられて
いる。
いる。
しかし、これらの材料はその効果が乏しく、またその被
覆が困難である欠点がある。二酸化珪素自体はいくつか
の欠点を有する。
覆が困難である欠点がある。二酸化珪素自体はいくつか
の欠点を有する。
第1にその固有抵抗が極めて大きい。その結果、周囲雰
囲気と接する表面上に周囲雰囲気中の不純物の結果、又
は種々の電界の結果として発生し得る正または負の電荷
が存在すると、これら電荷は下側の半導体基板に流出し
難いので表面上を極めて不規則に移動する。この結果前
記電荷は前記半導体装置の特性に重要な変化を生じ、特
に前記Pn接合の降服電圧が極めて広い限界値間で変化
する。また例えばナトリウムイオンが存在する結果とし
て電荷が二酸化珪素層自体内に畜積されることもある。
これらの電荷も移動することができ、二酸化珪素層で被
覆された半導体表面に不所望な電気的作用を与える。更
に、二酸化珪素は湿気や他の気体成分に対し完全な封止
を与えない。
囲気と接する表面上に周囲雰囲気中の不純物の結果、又
は種々の電界の結果として発生し得る正または負の電荷
が存在すると、これら電荷は下側の半導体基板に流出し
難いので表面上を極めて不規則に移動する。この結果前
記電荷は前記半導体装置の特性に重要な変化を生じ、特
に前記Pn接合の降服電圧が極めて広い限界値間で変化
する。また例えばナトリウムイオンが存在する結果とし
て電荷が二酸化珪素層自体内に畜積されることもある。
これらの電荷も移動することができ、二酸化珪素層で被
覆された半導体表面に不所望な電気的作用を与える。更
に、二酸化珪素は湿気や他の気体成分に対し完全な封止
を与えない。
この「浸透性」も半導体装置の動作特性の不ぞろいの原
因になる。不活性化材料として二酸化珪素を他の種々の
材料、例えば窒化珪素と交換する努力が行われている。
因になる。不活性化材料として二酸化珪素を他の種々の
材料、例えば窒化珪素と交換する努力が行われている。
しかし、窒化珪素はその成長に必要とされる温度が高い
上に、電気的に充分不活性でないために窒化珪素の使用
にも問題がある。最も最近提案された改善方法では不活
性化層として酸素添加多結晶珪素を使用している。
上に、電気的に充分不活性でないために窒化珪素の使用
にも問題がある。最も最近提案された改善方法では不活
性化層として酸素添加多結晶珪素を使用している。
何も添加されてない状態の多結晶珪素、及び例えば砒素
,が添加された多結晶珪素の絶縁及び不活性化特性は既
知であり、以前より使われている。また、酸素添加多結
晶珪素の不活性化特性も非常に良いことが確められてい
る。
,が添加された多結晶珪素の絶縁及び不活性化特性は既
知であり、以前より使われている。また、酸素添加多結
晶珪素の不活性化特性も非常に良いことが確められてい
る。
これを使用する利点については前記雑誌の第5E及び6
E頁に掲載.されてい論文″POlysillcOnl
ayerdOpedwithOxygenimprOv
esdevices″に詳細に記載されている。この論
文は酸素添加多結晶珪素の単一表面層を設けることによ
り半導体装置を不活性化することを扱つている。多結晶
珪素を使用する特定の利点は、二酸化珪素(その層内に
ナトリウムイオンが存在する)のようにその層内に外来
イオンが存在することによつて妨害されず、電気的に中
性である点にある。
E頁に掲載.されてい論文″POlysillcOnl
ayerdOpedwithOxygenimprOv
esdevices″に詳細に記載されている。この論
文は酸素添加多結晶珪素の単一表面層を設けることによ
り半導体装置を不活性化することを扱つている。多結晶
珪素を使用する特定の利点は、二酸化珪素(その層内に
ナトリウムイオンが存在する)のようにその層内に外来
イオンが存在することによつて妨害されず、電気的に中
性である点にある。
この結果上記材料を半導体装置の表面上に設けるzこと
は装置の動作特性のふぞろいの発生源にならない。酸素
添加多結晶珪素は、その成長温度が充分低く (650
〜850℃)、既に形成されているPn接合を損傷する
ことがないためにメサ接合を被覆するのにも好適である
。更に、多結晶珪素は湿気を通さないことが確められて
いる。しかし前記論文に記載されているような多結晶珪
素の使用、即ち漏洩電流の影響を軽減するために必要に
応じ二酸化珪素層で被覆した酸素添加多結晶珪素の単一
均質層の使用は重要な欠点を有する。
は装置の動作特性のふぞろいの発生源にならない。酸素
添加多結晶珪素は、その成長温度が充分低く (650
〜850℃)、既に形成されているPn接合を損傷する
ことがないためにメサ接合を被覆するのにも好適である
。更に、多結晶珪素は湿気を通さないことが確められて
いる。しかし前記論文に記載されているような多結晶珪
素の使用、即ち漏洩電流の影響を軽減するために必要に
応じ二酸化珪素層で被覆した酸素添加多結晶珪素の単一
均質層の使用は重要な欠点を有する。
即ち酸素添加多結晶珪素の固有抵抗は実際上極めて高い
(1010Ω・Cm程度)。その結果二酸化珪素の場合
と全く同様に周囲雰囲気に露出した表面上の寄生電荷が
下側の基板へ流出し難く、その結果二酸化珪素について
前述したように、このように不活性化された半導体装置
の特性及びそれらのPn接合の降服電圧は不所望な影響
を受ける。本発明の目的は、如何なる寄生内部電荷も有
しないのみならず、周囲雰囲気に露出した表面に存在し
得る種々の極性及び密度の電荷の有害な作用を除去する
ように改良した不活性化特性を有する不活性化層を提供
せんとするにある。この結果、本発明によれば電気的特
性が安定で既知の古典的方法により不活性化した類似装
置の特性と比較して著しく優れた容易に規定された降服
電圧を有する半導体装置を構成することができる。
(1010Ω・Cm程度)。その結果二酸化珪素の場合
と全く同様に周囲雰囲気に露出した表面上の寄生電荷が
下側の基板へ流出し難く、その結果二酸化珪素について
前述したように、このように不活性化された半導体装置
の特性及びそれらのPn接合の降服電圧は不所望な影響
を受ける。本発明の目的は、如何なる寄生内部電荷も有
しないのみならず、周囲雰囲気に露出した表面に存在し
得る種々の極性及び密度の電荷の有害な作用を除去する
ように改良した不活性化特性を有する不活性化層を提供
せんとするにある。この結果、本発明によれば電気的特
性が安定で既知の古典的方法により不活性化した類似装
置の特性と比較して著しく優れた容易に規定された降服
電圧を有する半導体装置を構成することができる。
本発明は、上記の目的は不均一に不純物添加した不活性
化層を用いることによつて達成し得ることを確め、この
認識に基づいて為したものである。
化層を用いることによつて達成し得ることを確め、この
認識に基づいて為したものである。
本発明は上述の半導体装置において、その不活性化層を
半導体表面上に位置する少くとも1010Ω・(1)で
最大で1011Ω・国の固有抵抗を有する酸素が添加さ
れた多結晶珪素の第1半導体層と該第1半導体層上に位
置する少くとも106Ω・(2)で最大で108Ω・C
mの固有抵抗を有する多結晶珪素の第2半導体層とで構
成したことを特徴とする。
半導体表面上に位置する少くとも1010Ω・(1)で
最大で1011Ω・国の固有抵抗を有する酸素が添加さ
れた多結晶珪素の第1半導体層と該第1半導体層上に位
置する少くとも106Ω・(2)で最大で108Ω・C
mの固有抵抗を有する多結晶珪素の第2半導体層とで構
成したことを特徴とする。
このように本発明装置は極めて高い固有抵抗の第1半導
体層と、それより低い固有抵抗(それでも相当高い)の
第2半導体層とより成る不活性化層を有する。その結果
、第2半導体層の表面上の電荷はこの半導体層を経て、
例えば中立領域又は例えば大地に対し一定の電位を有す
る領域に流出させることができる。その結果、製造され
た装置は所望の安定な電気特性を有する。他方、不活性
化層上及び内に電荷が存在しないため、Pn接合のレベ
ルにおける電界が一様に分布し、これにより高い降服電
圧が得られるのみならず、この電圧が容易に規定される
。更に、第2半導体層は第1半導体層よりは低いが不活
性化層として充分な少くとも10゜Ω・ Cmの固有抵
抗を有するので、第1および第2半導体層の並列接続を
経て流れるPn接合の逆リーク電流が充分に小さくなる
と共にその表面に平行な方向と垂直な方向の絶縁性も充
分となり、この第2半導体層上に電極金属層を設けるこ
とができる。
体層と、それより低い固有抵抗(それでも相当高い)の
第2半導体層とより成る不活性化層を有する。その結果
、第2半導体層の表面上の電荷はこの半導体層を経て、
例えば中立領域又は例えば大地に対し一定の電位を有す
る領域に流出させることができる。その結果、製造され
た装置は所望の安定な電気特性を有する。他方、不活性
化層上及び内に電荷が存在しないため、Pn接合のレベ
ルにおける電界が一様に分布し、これにより高い降服電
圧が得られるのみならず、この電圧が容易に規定される
。更に、第2半導体層は第1半導体層よりは低いが不活
性化層として充分な少くとも10゜Ω・ Cmの固有抵
抗を有するので、第1および第2半導体層の並列接続を
経て流れるPn接合の逆リーク電流が充分に小さくなる
と共にその表面に平行な方向と垂直な方向の絶縁性も充
分となり、この第2半導体層上に電極金属層を設けるこ
とができる。
このように本発明では第2半導体層の固有抵抗を106
〜108Ω・ Cmとするが、これは次の理由による。
即ち、第2半導体層の固有抵抗が10゜Ω・ Cmより
高い場合にはその低抗値が高すぎて寄生電荷を移動し漏
出することができなくなるからであり、他方第2半導体
層の固有抵抗が10’Ω・ Cmより低い場合には逆リ
ーク電流が第1および第2半導体層の並列接続を経て流
れるためにPn接合の逆リーク電流が大きくなりすぎて
しまい、またこれら半導体層の二方向の電気的絶縁、即
ちこれら半導体層の表面に垂直な方向および平行な方向
の電気的絶縁が不充分なものとなつてしまうからである
。第1及び第2層は1つの連続した処理工程で順次に設
けることができる利点がある。
〜108Ω・ Cmとするが、これは次の理由による。
即ち、第2半導体層の固有抵抗が10゜Ω・ Cmより
高い場合にはその低抗値が高すぎて寄生電荷を移動し漏
出することができなくなるからであり、他方第2半導体
層の固有抵抗が10’Ω・ Cmより低い場合には逆リ
ーク電流が第1および第2半導体層の並列接続を経て流
れるためにPn接合の逆リーク電流が大きくなりすぎて
しまい、またこれら半導体層の二方向の電気的絶縁、即
ちこれら半導体層の表面に垂直な方向および平行な方向
の電気的絶縁が不充分なものとなつてしまうからである
。第1及び第2層は1つの連続した処理工程で順次に設
けることができる利点がある。
本発明装置の極めて有利な例では第1半導体層を添加酸
素が、100珪素原子当り少くとも15、多くとも25
酸素原子で、厚さが少<とも0.5ミクロン、多くとも
1ミクロンで、固有抵抗が少くとも10゛゜、多くとも
IOHΩ・ Cmの層とし、第2半導体層を添加酸素が
最大1酸素原子/ 100珪素原子.で、厚さが少くと
も0.2ミクロン、多くとも0.3ミクロンで、固有抵
抗が少くとも10゜Ω・ Cm、多くとも10゜Ω・
Cmの層とする。
素が、100珪素原子当り少くとも15、多くとも25
酸素原子で、厚さが少<とも0.5ミクロン、多くとも
1ミクロンで、固有抵抗が少くとも10゛゜、多くとも
IOHΩ・ Cmの層とし、第2半導体層を添加酸素が
最大1酸素原子/ 100珪素原子.で、厚さが少くと
も0.2ミクロン、多くとも0.3ミクロンで、固有抵
抗が少くとも10゜Ω・ Cm、多くとも10゜Ω・
Cmの層とする。
第1及び第2半導体層の厚さは不活性化すべき装置の種
類に応じて相違させることができるが、・第1半導体層
の厚さは0.5μ〜1μとするのが好適であり、第2半
導体層の厚さは0.3μ以下とするのが好適である。
類に応じて相違させることができるが、・第1半導体層
の厚さは0.5μ〜1μとするのが好適であり、第2半
導体層の厚さは0.3μ以下とするのが好適である。
図面につき本発明を説明する。
第1図に示す装置は第1導電型(例えばn型)の半導体
基板1を具え、該基板上には反対導電型(本例ではp型
)の層が設けられている。
基板1を具え、該基板上には反対導電型(本例ではp型
)の層が設けられている。
これらの導電型は反対にして、基板1をp型、層2をn
型にすることもできること勿論である。
型にすることもできること勿論である。
領域1及び2はPn接合3を構成する。通常のメサ技術
に従つて基板1内まで延在する条溝4を設ける。このよ
うにすると既知の構造のメサダイオードが得られる。ダ
イオードDの電極は層2の自由表面上に設けた金属層6
及び基板1の背面上に設けた金属層7で形成する。.P
n接合3は条溝4と交差するその交差線3aが露出する
こと明らかである。
に従つて基板1内まで延在する条溝4を設ける。このよ
うにすると既知の構造のメサダイオードが得られる。ダ
イオードDの電極は層2の自由表面上に設けた金属層6
及び基板1の背面上に設けた金属層7で形成する。.P
n接合3は条溝4と交差するその交差線3aが露出する
こと明らかである。
ダイオードは特にこの部分を電気的に中性で不浸透性の
層で物理的、電気的、及び化学的に保護する必要がある
。このPn接合3の条溝4との交差線3a上の不活性化
が特に重要であるが、ダイオードの他の露出領域の不活
性化を無視してはならない。これがため、装置の活性表
面は電極6を除く全面を不活性化層で被覆するのが好適
である。本発明においては、不活性化層を、上下に重ね
て設けた2個の半導体層、即ち固有抵抗が少くとも10
”゜Ω・ Cm、最大でIOHΩ・ Cmの酸素が添加
された多結晶珪素の第1層8aと、固有抵抗が少くとも
10゜Ω・ Cm、最大で108Ω・ Cmの多結晶の
第2層8bより成る合成層8を設けることによつて得る
。
層で物理的、電気的、及び化学的に保護する必要がある
。このPn接合3の条溝4との交差線3a上の不活性化
が特に重要であるが、ダイオードの他の露出領域の不活
性化を無視してはならない。これがため、装置の活性表
面は電極6を除く全面を不活性化層で被覆するのが好適
である。本発明においては、不活性化層を、上下に重ね
て設けた2個の半導体層、即ち固有抵抗が少くとも10
”゜Ω・ Cm、最大でIOHΩ・ Cmの酸素が添加
された多結晶珪素の第1層8aと、固有抵抗が少くとも
10゜Ω・ Cm、最大で108Ω・ Cmの多結晶の
第2層8bより成る合成層8を設けることによつて得る
。
層8a及び8bが同時に存在するため、ダイオード素子
間の二方向の電気的絶縁、即ちこれら半導体層の表面と
平行な方向及びこの方向と垂直な方向の電気的絶縁が得
られる。
間の二方向の電気的絶縁、即ちこれら半導体層の表面と
平行な方向及びこの方向と垂直な方向の電気的絶縁が得
られる。
殆んどの場合にこの絶縁は充分であり、少くとも100
0〜2000ボルトの電圧で作動するダイオードに対し
ても充分である。更に、大きいことは大きいが、第1層
の固有抵抗よりは小さい固有抵抗の第2層を用いるため
に周囲雰囲気に露出した表面に存在し得る電荷をPn接
合3から遠く離れた領域に流出させることができる。
0〜2000ボルトの電圧で作動するダイオードに対し
ても充分である。更に、大きいことは大きいが、第1層
の固有抵抗よりは小さい固有抵抗の第2層を用いるため
に周囲雰囲気に露出した表面に存在し得る電荷をPn接
合3から遠く離れた領域に流出させることができる。
このようにすると、前記電荷はPn接合3、特に最も敏
感な部分3aに不所望な影響を及ぽし得ず、その結果と
して優れた電気的安定性と、容易に規定された高い降服
電圧が得られる。不活性化層8の形成に当つては、層8
aについてのみ酸素を少くとも15酸素原子/ 100
珪素原子、多くとも25酸素原子/100珪素原子の割
合で添加し、層8bを形成する多結晶珪素には酸素を添
加しない、又は僅かに添加するのが好適である。しかし
、このことは平均して言えることで、本発明の数値限定
を意味するものでない。層8aの厚さは0.5μ〜1μ
とし、層8bは0.2μ〜0.3μとするのが好適であ
る。本発明の第2の例として、第2図にブレーナ技術で
製造したトランジスタを具える半導体装置の1部分を示
す。
感な部分3aに不所望な影響を及ぽし得ず、その結果と
して優れた電気的安定性と、容易に規定された高い降服
電圧が得られる。不活性化層8の形成に当つては、層8
aについてのみ酸素を少くとも15酸素原子/ 100
珪素原子、多くとも25酸素原子/100珪素原子の割
合で添加し、層8bを形成する多結晶珪素には酸素を添
加しない、又は僅かに添加するのが好適である。しかし
、このことは平均して言えることで、本発明の数値限定
を意味するものでない。層8aの厚さは0.5μ〜1μ
とし、層8bは0.2μ〜0.3μとするのが好適であ
る。本発明の第2の例として、第2図にブレーナ技術で
製造したトランジスタを具える半導体装置の1部分を示
す。
この図において基板20は拡散ベース電極21と拡散エ
ミツタ電極22を有するトランジスタTを有する。コレ
クタ基板20、ベース電極21及びエミツタ電極22に
必要な接点はそれぞれ金属層23,24,25で形成す
る。本発明においては、装置の全活性表面20Aを金属
層24及び25の下側の接点領域を除いて第1図の層8
と同一又は類似の不活性化層28で被覆する。層28は
少くとも1010Ω・Cm、最大で1011Ω・側の固
有抵抗を有する酸素添加多結晶珪素の第1層28aと、
少くとも106Ω・(1)、最大108Ω・側で第1層
より抵い固有抵抗を有する多結晶珪素の第2層28bと
で形成する。この不活性化層28により特にコレクタベ
ース接合26及びベースーエミツタ接合27が活性表面
20Aに露出する部分を被覆する。このようにして寄生
表面電荷の影響に極めて敏感である、これらの露出部分
を正しく不活性化する。上述した両例では第2半導体層
が周囲雰囲気に露出するが、必要に応じ1又は2以上の
絶縁層を少くともこれらの層が電荷を含まない限り、前
記第2層上に設けることができる。
ミツタ電極22を有するトランジスタTを有する。コレ
クタ基板20、ベース電極21及びエミツタ電極22に
必要な接点はそれぞれ金属層23,24,25で形成す
る。本発明においては、装置の全活性表面20Aを金属
層24及び25の下側の接点領域を除いて第1図の層8
と同一又は類似の不活性化層28で被覆する。層28は
少くとも1010Ω・Cm、最大で1011Ω・側の固
有抵抗を有する酸素添加多結晶珪素の第1層28aと、
少くとも106Ω・(1)、最大108Ω・側で第1層
より抵い固有抵抗を有する多結晶珪素の第2層28bと
で形成する。この不活性化層28により特にコレクタベ
ース接合26及びベースーエミツタ接合27が活性表面
20Aに露出する部分を被覆する。このようにして寄生
表面電荷の影響に極めて敏感である、これらの露出部分
を正しく不活性化する。上述した両例では第2半導体層
が周囲雰囲気に露出するが、必要に応じ1又は2以上の
絶縁層を少くともこれらの層が電荷を含まない限り、前
記第2層上に設けることができる。
第]及び第2図に示す装置の製造に当つては、装置の活
性表面上にエツチングマスク又は拡散マスクとして設け
られ、まだ残つている絶縁層を、不活性化層8,28を
設ける前に除去する必要がある。
性表面上にエツチングマスク又は拡散マスクとして設け
られ、まだ残つている絶縁層を、不活性化層8,28を
設ける前に除去する必要がある。
次いで不活性化層8,28を選択的にエツチングして接
点を設けるために必要な孔を設ける必要がある。多結晶
珪素の不活性化層の場合にはこの処理を化学的エツチン
グ処理によつて慣例の方法で行う。多結晶珪素を基礎材
料として用いる本発明による不活性化層を設ける方法の
主な特徴は、第1及び第2半導体が1つの連続した処理
工程で得られることである。
点を設けるために必要な孔を設ける必要がある。多結晶
珪素の不活性化層の場合にはこの処理を化学的エツチン
グ処理によつて慣例の方法で行う。多結晶珪素を基礎材
料として用いる本発明による不活性化層を設ける方法の
主な特徴は、第1及び第2半導体が1つの連続した処理
工程で得られることである。
不活性化層の成長は、最低で650℃、最大で850℃
の温度(好適には740〜760℃の温度)の炉内の真
空管又は開管内において窒素の存在下でシラン(SiH
4)及び窒素の初級酸化物(N2O)を分解して行う。
の温度(好適には740〜760℃の温度)の炉内の真
空管又は開管内において窒素の存在下でシラン(SiH
4)及び窒素の初級酸化物(N2O)を分解して行う。
第1層(8a又は28a)の成長に対応する第1相にお
いては、所要の不純物濃度及び固有抵抗に従つて、シラ
ンの量を窒素の量の少くとも0.1体積%、多くとも0
.3体積%に等しくすると共に、窒素の初級酸化物の量
を窒素の量の少くとも1体積%、多くとも10体積%と
する。
いては、所要の不純物濃度及び固有抵抗に従つて、シラ
ンの量を窒素の量の少くとも0.1体積%、多くとも0
.3体積%に等しくすると共に、窒素の初級酸化物の量
を窒素の量の少くとも1体積%、多くとも10体積%と
する。
この場合1分当りの成長厚は0.03〜0.06ミクロ
ンであり、0.5ミクロンの厚さの層を得るには8〜1
5分を要する。第2層8b又は28bを形成するのに必
要な第2相においては上述のデータからN2Oの量だけ
変え、その量を第1層8a,28aの形成中より少くす
る。
ンであり、0.5ミクロンの厚さの層を得るには8〜1
5分を要する。第2層8b又は28bを形成するのに必
要な第2相においては上述のデータからN2Oの量だけ
変え、その量を第1層8a,28aの形成中より少くす
る。
多結晶珪素の固有抵抗は酸素濃度と共に減少することが
既知である。窒素の初級酸化物を用いないとき、又は窒
素の初級酸化物の量を窒素の量の僅か1体積%とすると
きは成長速度は0.05〜0.01ミクロン/分であり
、厚さ0.2μの層8b又は28bの形成には2〜3分
を必要とする。上述の値は絶対的な意味を持つものでな
く、これらの値は所定の反応炉内で設ける一方法に特有
のものであること明らかである。重要なことは、上述の
製造方法は2つの層の形成に1つの処理工程を必要とす
るだけであり、その製造処理中N2Oの量を変える必要
があるだけであるため極めて融通がきくことである。上
述の製造方法によれば、酸素添加第1層が1010〜1
011Ω・Cmの固有抵抗を有し、比較的僅かな酸素が
添加された第2層が106〜108Ω・国の固有抵抗を
有する不活性化層で保護され、Pn接合の降服電圧が約
1000ボルトの珪素のメサ形半導体装置を再現可能に
製造することができる。
既知である。窒素の初級酸化物を用いないとき、又は窒
素の初級酸化物の量を窒素の量の僅か1体積%とすると
きは成長速度は0.05〜0.01ミクロン/分であり
、厚さ0.2μの層8b又は28bの形成には2〜3分
を必要とする。上述の値は絶対的な意味を持つものでな
く、これらの値は所定の反応炉内で設ける一方法に特有
のものであること明らかである。重要なことは、上述の
製造方法は2つの層の形成に1つの処理工程を必要とす
るだけであり、その製造処理中N2Oの量を変える必要
があるだけであるため極めて融通がきくことである。上
述の製造方法によれば、酸素添加第1層が1010〜1
011Ω・Cmの固有抵抗を有し、比較的僅かな酸素が
添加された第2層が106〜108Ω・国の固有抵抗を
有する不活性化層で保護され、Pn接合の降服電圧が約
1000ボルトの珪素のメサ形半導体装置を再現可能に
製造することができる。
本発明は上述した例に限定されず、特に上述した不活性
化層の半導体材料及びその添加不純物と、不活性化する
半導体本体の半導体材料を他の材料とすることができる
。
化層の半導体材料及びその添加不純物と、不活性化する
半導体本体の半導体材料を他の材料とすることができる
。
第1図は活性表面が本発明による不活性化層で被覆され
たメサ形ダイオードの断面図、第2図はブレーナトラン
ジスタを具える本発明半導体装置”の他の例の断面図で
ある。 1・・・・・・半導体基板、2・・・・・・半導体領域
、3・・・・・・Pn接合、4・・・・・・条溝、6,
7・・・・・・金属層、8・・・・・・不活性化層、8
a,8b・・・・・・第1,第2半導体層、20・・・
・・・半導体基板、21・・・・・・ベース、22・・
・・・・エミツタ、23,24,25・・・・・・金属
層、26,27・・・・・・Pn接合、28・・・・・
・不活性化層、28a,28b・・・・・・第1,第2
半導体層。
たメサ形ダイオードの断面図、第2図はブレーナトラン
ジスタを具える本発明半導体装置”の他の例の断面図で
ある。 1・・・・・・半導体基板、2・・・・・・半導体領域
、3・・・・・・Pn接合、4・・・・・・条溝、6,
7・・・・・・金属層、8・・・・・・不活性化層、8
a,8b・・・・・・第1,第2半導体層、20・・・
・・・半導体基板、21・・・・・・ベース、22・・
・・・・エミツタ、23,24,25・・・・・・金属
層、26,27・・・・・・Pn接合、28・・・・・
・不活性化層、28a,28b・・・・・・第1,第2
半導体層。
Claims (1)
- 【特許請求の範囲】 1 少くとも第1の表面隣接領域2,21と第2の表面
隣接領域1,20を具える半導体本体を有し、前記第1
および第2領域は半導体表面で終端するpn接合を形成
する半導体装置において、前記半導体表面の少くとも前
記pn接合終端部を少くとも10^1^0Ω・cmで最
大で10^1^1Ω・cmの固有抵抗を有する酸素が添
加された多結晶珪素の第1層8a,28aと該第1層上
に位置する少くとも10^6Ω・cmで最大で10^8
Ω・cmの固有抵抗を有する多結晶珪素の第2層8b,
28bで被覆し、且つ少くとも1個の金属導電層6,2
4を前記第2層および前記第1領域2,21上に設けた
ことを特徴とする半導体装置。 2 特許請求の範囲1記載の装置において、第1多結晶
珪素層は最低で15酸素原子/100珪素原子、最高で
25酸素原子/100珪素原子の酸素濃度と、最低で0
.5ミクロン、最高で1ミクロンの厚さを有し、第2多
結晶珪素層は最高で1酸素原子/100珪素原子の酸素
濃度と、最低で0.2ミクロン、最高で0.3ミクロン
の厚さを有することを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7539046A FR2335951A1 (fr) | 1975-12-19 | 1975-12-19 | Dispositif semiconducteur a surface passivee et procede d'obtention de la structure de passivation |
FR000007539046 | 1975-12-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5279661A JPS5279661A (en) | 1977-07-04 |
JPS5948539B2 true JPS5948539B2 (ja) | 1984-11-27 |
Family
ID=9163957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51150399A Expired JPS5948539B2 (ja) | 1975-12-19 | 1976-12-16 | 半導体装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US4086613A (ja) |
JP (1) | JPS5948539B2 (ja) |
CA (1) | CA1069620A (ja) |
DE (1) | DE2655341C2 (ja) |
FR (1) | FR2335951A1 (ja) |
GB (1) | GB1565990A (ja) |
IT (1) | IT1068031B (ja) |
NL (1) | NL7613893A (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4194934A (en) * | 1977-05-23 | 1980-03-25 | Varo Semiconductor, Inc. | Method of passivating a semiconductor device utilizing dual polycrystalline layers |
DE2730367A1 (de) * | 1977-07-05 | 1979-01-18 | Siemens Ag | Verfahren zum passivieren von halbleiterelementen |
DE2739762C2 (de) * | 1977-09-03 | 1982-12-02 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Verfahren zur Passivierung von Halbleiterkörpern |
US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
US4191788A (en) * | 1978-11-13 | 1980-03-04 | Trw Inc. | Method to reduce breakage of V-grooved <100> silicon substrate |
US4262299A (en) * | 1979-01-29 | 1981-04-14 | Rca Corporation | Semiconductor-on-insulator device and method for its manufacture |
US4199384A (en) * | 1979-01-29 | 1980-04-22 | Rca Corporation | Method of making a planar semiconductor on insulating substrate device utilizing the deposition of a dual dielectric layer between device islands |
US4242697A (en) * | 1979-03-14 | 1980-12-30 | Bell Telephone Laboratories, Incorporated | Dielectrically isolated high voltage semiconductor devices |
US4229474A (en) * | 1979-05-25 | 1980-10-21 | Trw Inc. | Breakage resistant V-grooved <100> silicon substrates |
FR2459551A1 (fr) * | 1979-06-19 | 1981-01-09 | Thomson Csf | Procede et structure de passivation a autoalignement sur l'emplacement d'un masque |
GB2071411B (en) * | 1980-03-07 | 1983-12-21 | Philips Electronic Associated | Passivating p-n junction devices |
FR2487576A1 (fr) * | 1980-07-24 | 1982-01-29 | Thomson Csf | Procede de fabrication de diodes mesa glassivees |
US4339285A (en) * | 1980-07-28 | 1982-07-13 | Rca Corporation | Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation |
US4803528A (en) * | 1980-07-28 | 1989-02-07 | General Electric Company | Insulating film having electrically conducting portions |
US4349408A (en) * | 1981-03-26 | 1982-09-14 | Rca Corporation | Method of depositing a refractory metal on a semiconductor substrate |
GB2133928B (en) * | 1982-12-04 | 1986-07-30 | Plessey Co Plc | Coatings for semiconductor devices |
JPS59161864A (ja) * | 1983-03-04 | 1984-09-12 | Fujitsu Ltd | 半導体装置 |
JPS61222172A (ja) * | 1985-03-15 | 1986-10-02 | Sharp Corp | Mosfetのゲ−ト絶縁膜形成方法 |
NL8800220A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht. |
US5166769A (en) * | 1988-07-18 | 1992-11-24 | General Instrument Corporation | Passitvated mesa semiconductor and method for making same |
US5605862A (en) * | 1995-04-05 | 1997-02-25 | International Business Machines Corporation | Process for making low-leakage contacts |
US5677562A (en) * | 1996-05-14 | 1997-10-14 | General Instrument Corporation Of Delaware | Planar P-N junction semiconductor structure with multilayer passivation |
US5763905A (en) * | 1996-07-09 | 1998-06-09 | Abb Research Ltd. | Semiconductor device having a passivation layer |
US6891202B2 (en) * | 2001-12-14 | 2005-05-10 | Infinera Corporation | Oxygen-doped Al-containing current blocking layers in active semiconductor devices |
DE102020001835A1 (de) * | 2020-03-20 | 2021-09-23 | Azur Space Solar Power Gmbh | Stapelförmige hochsperrende lll-V-Halbleiterleistungsdiode |
DE102020001838A1 (de) * | 2020-03-20 | 2021-09-23 | Azur Space Solar Power Gmbh | Stapelförmige hochsperrende lll-V-Halbleiterleistungsdiode |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4985984A (ja) * | 1972-12-20 | 1974-08-17 | ||
JPS5024592A (ja) * | 1973-07-05 | 1975-03-15 | ||
JPS50130368A (ja) * | 1974-03-30 | 1975-10-15 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2789258A (en) * | 1955-06-29 | 1957-04-16 | Raytheon Mfg Co | Intrinsic coatings for semiconductor junctions |
DE1184178B (de) * | 1960-02-20 | 1964-12-23 | Standard Elektrik Lorenz Ag | Verfahren zum Stabilisieren der Oberflaeche von Halbleiterkoerpern mit pn-UEbergaengen durch Vakuumbedampfen |
JPS501513B1 (ja) * | 1968-12-11 | 1975-01-18 | ||
JPS523277B2 (ja) * | 1973-05-19 | 1977-01-27 | ||
JPS5513426B2 (ja) * | 1974-06-18 | 1980-04-09 |
-
1975
- 1975-12-19 FR FR7539046A patent/FR2335951A1/fr active Granted
-
1976
- 1976-12-07 DE DE2655341A patent/DE2655341C2/de not_active Expired
- 1976-12-08 US US05/748,697 patent/US4086613A/en not_active Expired - Lifetime
- 1976-12-15 NL NL7613893A patent/NL7613893A/xx not_active Application Discontinuation
- 1976-12-16 GB GB52548/76A patent/GB1565990A/en not_active Expired
- 1976-12-16 IT IT30508/76A patent/IT1068031B/it active
- 1976-12-16 JP JP51150399A patent/JPS5948539B2/ja not_active Expired
- 1976-12-20 CA CA268,288A patent/CA1069620A/en not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4985984A (ja) * | 1972-12-20 | 1974-08-17 | ||
JPS5024592A (ja) * | 1973-07-05 | 1975-03-15 | ||
JPS50130368A (ja) * | 1974-03-30 | 1975-10-15 |
Also Published As
Publication number | Publication date |
---|---|
IT1068031B (it) | 1985-03-21 |
FR2335951A1 (fr) | 1977-07-15 |
US4086613A (en) | 1978-04-25 |
DE2655341C2 (de) | 1984-01-19 |
CA1069620A (en) | 1980-01-08 |
FR2335951B1 (ja) | 1978-07-13 |
JPS5279661A (en) | 1977-07-04 |
NL7613893A (nl) | 1977-06-21 |
GB1565990A (en) | 1980-04-30 |
DE2655341A1 (de) | 1977-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5948539B2 (ja) | 半導体装置 | |
US4375125A (en) | Method of passivating pn-junction in a semiconductor device | |
US3955269A (en) | Fabricating high performance integrated bipolar and complementary field effect transistors | |
US3513364A (en) | Field effect transistor with improved insulative layer between gate and channel | |
US4321616A (en) | Field controlled high value resistor with guard band | |
US3461361A (en) | Complementary mos transistor integrated circuits with inversion layer formed by ionic discharge bombardment | |
US4016596A (en) | High performance integrated bipolar and complementary field effect transistors | |
USH665H (en) | Resistive field shields for high voltage devices | |
US5677562A (en) | Planar P-N junction semiconductor structure with multilayer passivation | |
US6459133B1 (en) | Enhanced flux semiconductor device with mesa and method of manufacturing same | |
US4169270A (en) | Insulated-gate field-effect transistor with self-aligned contact hole to source or drain | |
US3786318A (en) | Semiconductor device having channel preventing structure | |
JPS58111378A (ja) | ツエナ−・ダイオ−ド | |
US4114254A (en) | Method for manufacture of a semiconductor device | |
US3446995A (en) | Semiconductor circuits,devices and methods of improving electrical characteristics of latter | |
US3453504A (en) | Unipolar transistor | |
JPS63124580A (ja) | 高耐圧pn接合構造及びその形成方法 | |
US4060827A (en) | Semiconductor device and a method of making the same | |
JPS6224944B2 (ja) | ||
US4969019A (en) | Three-terminal tunnel device | |
JPH01155658A (ja) | フタロシアニンを基材とする有機半導体装置 | |
JP3402043B2 (ja) | 電界効果トランジスタ | |
JPH0582465A (ja) | 半導体装置およびmos型fet | |
JP3140023B2 (ja) | 半導体装置及びその製造方法 | |
JPS631758B2 (ja) |