DE2460682A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

Info

Publication number
DE2460682A1
DE2460682A1 DE19742460682 DE2460682A DE2460682A1 DE 2460682 A1 DE2460682 A1 DE 2460682A1 DE 19742460682 DE19742460682 DE 19742460682 DE 2460682 A DE2460682 A DE 2460682A DE 2460682 A1 DE2460682 A1 DE 2460682A1
Authority
DE
Germany
Prior art keywords
layer
main surface
junction
polycrystalline silicon
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19742460682
Other languages
English (en)
Other versions
DE2460682C2 (de
Inventor
Hiroyasu Hagino
Yasuya Kajiwara
Seiichi Nagai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE2460682A1 publication Critical patent/DE2460682A1/de
Application granted granted Critical
Publication of DE2460682C2 publication Critical patent/DE2460682C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)

Description

HENKEL5 KERN, FEILER & HÄNZEL
BAYERISCHE HYPOTHEKEN- UND
TELEX: 05 29 802 HNKL D ΒΓΗΤΑΡΓ) SPHMTD-STR ASSF 9 WECHSELBANKMÜNCHENNr.318-85111
'· (089) 66 3197 66 30 91 - 92 HUUAKL» ö^tlJVHL·» Λ1ΚΑ5Μ1 Z DRESDNER BANK MÜNCHEN 3 914
LSTSA^J; D-8000 MÜNCHEN 90 Postscheck: München 162147 -
Mitsubishi Denk! Kabushiki Kaisha
Tokio , Japan
Halbleitervorrichtung
Die Erfindung betrifft eine Planar-Halbleitervorrichtung mit hoher Durchbruchspannung.
Planar-Halbleitervorrichtungen kennzeichnen sich dadurch, daß ihre Zuverlässigkeit hoch ist und daß sie sich für die Herstellung auf Massenfertigungsbasis eignen, doch besitzen die bisher benutzten Halbleitervorrichtungen dieser Art den Nachteil, daß Elemente mit hoher Durchbruchspannung schwierig herzustellen sind. Ein Grund hierfür liegt in der Konzentration eines anliegenden elektrischen Felds auf dem gekrümmten Abschnitt des pn-Übergangs. Außerdem ist bei Planar-Halbleitervorrichtungen mit einem Siliziumsubstrat an der Grenzschicht zwischen dem Siliziumsubstrat und einem darauf aufgetragenen Stiliziumdioxidfilm eine positive Oberflächenladung vorhanden, welche das Substrat in der Weise beeinflußt, daß sich eine darin vorgesehene Verarmungsschicht schwierig auf der Oberfläche des Siliziumsubstrats ausbreiten kann, was zur Begünstigung der Konzentration des elektrischen Felds auf der Substratoberfläche führt. Dies stellt einen weiteren Grund dafür dar, weshalb Planar-Halbleiterelemente mit hoher Durchbruchspannung schwierig herzustellen sind.
v.I./Bl/ro «2
509827/0 679
-2- 246068?
Der Erfindung liegt damit die Aufgabe zugrunde, eine verbesserte und zweckmäßige Planar-Halbleitervorrichtung mit hoher Durchbruchspannung zu schaffen, die insbesondere einen niedrigen Oberflächen-Kriechstrom und mithin eine hohe Durchbruchspannung besitzt, die außergewöhnlich stabil ist, weil die Umgebungsatmosphäre daran gehindert wird, die Halbleitervorrichtung zu beeinträchtigen, und welche infolge der Verhinderung des Auftretens eines Kriechstroms durch den Kanalbereich stabilisiert ist.
Diese Aufgabe wird bei einer Halbleitervorrichtung der genannten Art erfindungsgemäß dadurch gelöst, daß sie eine aus einem Halbleitermaterial bestehende Scheibe mit einer Hauptfläche aufweist, die mit einem n-Typ-Halbleiterbereich und einem in diesem angeordneten p-Typ-Halbleiterbereich versehen ist, die zwischen sich einen pn-übergang bilden, daß der p-Typ-Halbleiterbereich im n-Typ-Halbleiterbereich durch Diffusion eines Fremdatoms in die freiliegende Hauptfläche der Scheibe ausgebildet ist, und daß der pn-übergang an der Hauptfläche der Scheibe endet oder ausläuft, wobei auf der den Endabschnitt des pn-Übergangs einschließenden Hauptfläche der Scheibe eine polykristalline Siliziumschicht vorgesehen ist.
In bevorzugter Ausführungsform der Erfindung kann ein elektrisch isolierender Film an dem neben dem Endabschnitt des pn-Übergangs gelegenen Bereich der Hauptfläche des Substrats vorgesehen sein, und' die polykristalline Siliziumschicht kann auf mindestens einer Fläche des Abschnitts der Hauptfläche der Scheibe angeordnet sein, welcher nicht mit dem elektrisch isolierenden Film belegt ist.
Vorzugsweise kann ein weiterer elektrisch isolierender Film am Umfangsabschnitt der Hauptfläche der Scheibe angeordnet sein, wobei sich die auf der Hauptfläche der Scheibe vorge-
60 9827/0679
sehene polykristalline Siliziumschicht zwischen den beiden elektrisch isolierenden Filmen befindet.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch eine planarparallele bzw, PIanar-Halbleiterdiode gemäß dem Stand der Technik,
Fig. 2 einen Schnitt durch eine MIS-Struktur zur Veranschaulichung der grundsätzlichen Ausf ührungsform der Erfindung,
Fig. 3 eine graphische Darstellung der Beziehung zwischen einer Kapazität und einer angelegten Spannung bei der Anordnung gemäß Fig. 2,
Fig. 4 eine graphische Darstellung des Verhältnisses zwischen einer Flachbandspannung und der Dicke der polykristallinen Siliziumschicht gemäß Fig. 2,
Fig. 5 eine graphische Darstellung des Verhältnisses zwischen einer Flachbandspannung und der Temperatur, bei welcher eine polykristalline Siliziumschicht auf das Siliziumsubstrat gemäß Fig. 2 aufgetragen wird,
Fig. 6 einen Schnitt durch eine abgewandelte Planar-Halbleiterdiode gemäß der Erfindung,
Fig. 7 eine graphische Darstellung eines Vergleichs zwischen einer erfindungsgemäß aufgebauten Planar-Halbleiterdiode mit einer polykristallinen Silizium-
509827/0679 TCn
INSPECTED
-4- 246068?
schicht und einer bereits bekannten Planar-Halbleiterdiode anhand der Kennlinie der Durchbruchspannung in Abhängigkeit von der Grenzschichtoder Übergangstiefe,
Fig. 8 eine Fig. 7 ähnelnde graphische Darstellung, welche jedoch die Kriechstrom/Temperatur-Kennlinie zeigt,
Fig. 9 und 10 Schnittansichten abgewandelter Ausführungsformen der Anordnung gemäß Fig. 6,
Fig. 11 einen Schnitt durch einen Transistor mit Merkmalen nach der Erfindung und
Fig. 12 einen Schnitt durch einen Thyristor mit Merkmalen nach der Erfindung.
Fig. 1 ist eine Schnittansicht einer Planar-Halbleiterdiode herkömmlicher Konstruktion. Die dargestellte Konstruktion weist ein n-Typ-Siliziumsubstrat 10 mit zwei einander gegenüberliegenden Hauptflächen, einen in einem vorbestimmten Abschnitt der einen Hauptfläche angeordneten p-Typ-Halbleiterbereich 12, welcher bei der dargestellten Anordnung an der Oberseite des Substrats 10 angeordnet ist und einen pn-übergang zu letzterem bildet, sowie eine Schicht bzw. einen Film 16 aus einem elektrisch isolierenden Material, z.B. Siliziumdioxid (SiOp)t mit einem Ausschnitt oder Fenster auf, über das der p-Typ-Bereich 12 mit Ausnahme seines Umfangsabschnitts nach außen hin freiliegt. Zur Ausbildung des p-Typ-Bereichs 12 kann der Isolierfilm 16 zunächst über die gesamte Hauptfläche des Substrats 10 hinweg ausgebildet und dann in einem vorbestimmten Abschnitt mit dem Fenster versehen werden. Anschließend wird ein zweckmäßiges Fremdatom vom p-Typ durch
509827/06 79 original inspected
das Fenster hindurch selektiv in das n-Typ-Substrat eindiffundiert.
Danach werden zwei metallene Elektroden 18 und 20 einerseits mit dem über das Fenster freiliegenden Abschnitt der einen Hauptfläche und andererseits mit der anderen Hauptfläche des Substrats in ohmschen Kontakt gebracht, um die Planar-Halbleiterdiode fertigzustellen.
Bei der so gebildeten Planardiode endet der pn-übergang 14 bei 22 an der oberen Hauptfläche des Substrats 10 unter Überschneidung dieser Hauptfläche. Dies führt zwangsläufig zur Bildung von gekrümmten Bereichen 24 im pn-übergang 14. Wenn eine Gegenspannung über den pn-übergang 14 gemäß Fig. angelegt wird, d.h. wenn die Spannung an der Elektrode 18 gegenüber der Spannung an der Elektrode 20 gemäß Fig. 1 negativ ist, neigt das resultierende elektrische Feld zu einer Konzentration an den gekrümmten Abschnitten 24 des pn-Übergangs 14. Dies hat aber zur Folge, daß der Durchbruch bei einer niedrigeren Spannung auftritt als im Fall von flachen pn-Übergängen. Je kleiner der Krümmungsradius der gekrümmten Abschnitte 24 ist, um so niedriger ist die Durchbruchspannung dieses gekrümmten p^n-Übergangs. Zur Gewährleistung von Halbleiterelementen mit hoher Durchbruchspannung muß dieser Krümmungsradius durch tiefe Diffusion größer ausgebildet werden. Beispielsweise im Fall von Transistoren ist eine derartige tiefe Diffusion aber nicht wünschenswert, weil hierdurch sowohl der Stromverstärkungsgrad als auch die Grenzfrequenz herabgesetzt werden.
Die bisher zur Bedeckung des Übergangs verwendeten, elektrisch isolierenden Filme oder Schichten wurden außerdem häufig aus Siliziumdioxid (SiOp)» das durch thermisches Oxydieren des zugeordneten Siliziumsubstrats hergestellt
5 09 827/0679 ' original inspected
wird, oder aus Siliziumnitrid (SipN^) gebildet, das auf der Oberfläche des zugeordneten Siliziumsubstrats aus der Dampfphase gezüchtet wird, nachdem die Oberfläche des Substrats mit einer geeigneten Säure, wie Fluorwasserstoffsäure, Salpetersäure o.dgl., chemisch behandelt worden ist. Es ist bekannt, daß an der Grenzschicht zwischen der Siliziumoberfläche und diesem bisher angewandten Film aus Siliziumdioxid oder Siliziumnitrid eine positive elektrische Oberflächenladung vorhanden ist. Da diese positive elektrische Oberflächenladung eine Ausbreitung einer vorgesehenen Verarmungsschicht an der Siliziumoberfläche behindert, kann sie, wenn sie eine übermäßige Größe besitzt, dazu führen, daß sich das betreffende elektrische Feld in der Nähe der Oberfläche des Siliziumsubstrats konzentriert, was zu einem Durchbruch führt. In Fig. 1 gibt die gestrichelte Linie die Ausbreitung der Verarmungsschicht an.
In.jüngster Zeit sind neuartige Verfahren zur Herstellung von Halbleiterelementen unter Anwendung von polykristallinem Silizium entwickelt worden, wobei dieses polykristalline Silizium häufig auf Filme aus dem elektrisch isolierenden Material, wie Siliziumdioxid (SiOp) o.dgl. aufgetragen wird. Es hat sich nun herausgestellt, daß dann, wenn polykristallines Silizium unmittelbar auf die Oberfläche des Siliziumsubstrats aufgebracht wird, eine negative elektrische Ladung an der Grenzschicht zwischen den beiden Materialien gebildet wird. Diese Tatsache wurde durch das Ergebnis von Messungen der elektrischen Oberflächenladung nach der bekannten Kapazität s/Spannungs-Messung bestätigt, die bei Proben durchgeführt wurden, welche eine MIS- (Metall-Isolator-Halbleiter)-Struktur gemäß Fig. 2 besitzen.
Der MIS-Aufbau gemäß Fig. 2 kann dadurch gebildet werden, daß ein p-Typ-Siliziumsubstrat 10 mit einem spezifischen
509827/0679
Widerstand von 10-20 j\/cm hergestellt und in einer Atmosphäre von Wasserstoff (Hp) durch Pyrolyse von Monosilan (SiH.) eine polykristalline Siliziumschicht 30 in einer Dicke von 900 A* auf einer Kristallebene (100) des Substrats 10 abgelagert wird. Die Schicht 30 wird dabei bei einer Temperatur von 8500C abgelagert. Sodann wird das Monosilan (SiH^) in einer Atmosphäre von Stickstoff (N2) mit Sauerstoff (O2) bei 6500C umgesetzt, um auf der polykristallinen Siliziumschicht 30 eine Siliziumdioxidschicht 16 mit einer Dicke von I500 A zu bilden. Das so erhaltene Gebilde wird in einer Atmosphäre trockenen Sauerstoffs (O2) 10-15 min lang bei 11000C geglüht bzw. angelassen (annealed). Anschließend wird Aluminium (Al) zur Bildung einer Elektrode 18 auf die Siliziumdioxidschicht 16 aufgedampft, während nach einem Galvanisierverfahren eine Elektrode 20 aus Nikkei (Ni) mit der anderen Fläche des Substrats 10 in ohmschen Kontakt gebracht wird. Das auf diese Weise hergestellte, in Fig. 2 veranschaulichte MIS-Gebilde bildet einen MIS-Kondensator.
Eine an sich bekannte Kapazitätsbrückenschaltung wurde zur Messung der Kapazität von Proben mit dem MIS-Aufbau gemäß Fig. 2 bei verschiedenen Frequenzen benutzt, wobei die an das Element angelegte Vorspannung variiert wurde. Die Ergebnisse dieser Messungen sind in Fig. 3 veranschaulicht, in welcher 1/2TTfZfZl (in pF) auf der Ordinate in Abhängigkeit von der Vorspannung (in V) auf der Abszisse aufgetragen ist, wobei der Parameter eine Meßfrequenz f darstellt. Der Ausdruck |Zl bezeichnet den Absolutwert der gemessenen Impedanz der Probe. Aus Fig. 3 ist ersichtlich, daß eine Flachbandspannung νρΒ einen positiven Wert besitzt. Der Ausdruck "Flachbandspannung11 stellt ein Maß für die Krümmung des Energiebands auf der Oberfläche des Halbleiterkörpers dar, das normalerweise der Dichte einer Oberflächenladung proportional ist. Gemäß Fig.
ORIGINAL INSPECTED
509827/0 6 79
246068?
besitzt diese Flachbandspannung V515 einen Wert von etwa +50 V. Bei dieser Größe der Spannung besitzt die Oberflä-
12 2
chenladung eine Dichte von 6 χ 10 pro cm . Das Vorhandensein der positiven Flachbandspannung liefert den Beweis dafür, daß an der Grenzschicht zwischen dem Siliziumsubstrat und der polykristallinen Siliziumschicht eine bisher überhaupt nicht bekannte negative Oberflächenladung induziert wird. Außerdem hat es sich gezeigt, daß diese negative Oberladung nur dann erzeugt wird, wenn Siliziumsubstrate unmittelbar mit der polykristallinen Siliziumschicht in Berührung gebracht werden. Mit anderen Worten: Die negative Oberflächenladung ist bei mit dem Film aus Siliziumdioxid beschichteten Siliziumsubstraten nicht zu beobachten, obgleich dieser Film eine sehr geringe Dicke in der Größenordnung von 50 % besitzt.
Von Wichtigkeit ist daher die Vorbehandlung der Siliziumsubstrate vor der Ausbildung der polykristallinen Siliziumschicht auf ihnen. Dies bedeutet, daß es erforderlich ist, alle unerwünschten Überzüge, wie SiOp-Überzüge, dadurch von den Siliziumsubstraten zu entfernen, daß diese mit Fluorwasserstoffsäure geätzt, mit Wasser gespült und getrocknet werden, worauf die polykristalline Siliziumschicht unmittelbar, d.h. sofort, auf die saubere Fläche aufgetragen werden sollteο
Figo 4 veranschaulicht die Beziehung zwischen einer Flachbandspannung V1^13 in Volt (auf der Ordinate) und einer Dicke
ο (in um) (auf der Abszisse) einer bei 850 C gebildeten oder abgelagerten polykristallinen Siliziumschicht, während Fig. 5 die Beziehung zwischen einer Flachbandspannung V™g (in V) (auf der Ordinate) und der Bildungs- oder Ablagerungstemperatur (in 0C) (auf der Abszisse) für eine polykristalline Siliziumschicht zeigt. Es hat sich gezeigt, daß die Flachbandspannung VFß weniger von der Dicke der poly-
509827/0679 original inspected
kristallinen Siliziumschicht gemäß Fig. 4, aber desto mehr von der Ablagerungstemperatur der polykristallinen Siliziumschicht gemäß Fig. 5 abhängt. Es wird angenommen, daß eine Erhöhung der Ablagerungstemperatur für die polykristalline Siliziumschicht eine Tendenz des Siliziums bewirkt, in Form eines Einkristalls ähnlich dem Aufwachsverfahren (Epitaxialschicht) zu wachsen. Auf diese Weise wird eine Oberflächenladung an der Grenzschicht zwischen dem Siliziumsubstrat und der polykristallinen Siliziumschicht vermindert. Aus diesem Grund wird letztere vorzugsweise bei einer Temperatur im Bereich von 700 - 10000C gebildet.
Obgleich der Mechanismus, nach dem eine negative Oberflächenladung an der Grenzschicht zwischen dem Siliziumsubstrat und der polykristallinen Siliziumschicht induziert wird, noch nicht voll verständlich ist und in Zukunft näher untersucht werden soll, nützt die Erfindung die Erscheinung der beschriebenen negativen Oberflächenladung für die Schaffung der noch näher zu erläuternden Planar-Halbleiterelemente mit hoher Durchbruchspannung aus.
In Fig. 6, in welcher den Teilen von Fig. 1 entsprechende oder ähnelnde Teile mit den gleichen Bezugsziffern wie in Fig. 1 bezeichnet sind, ist eine Ausführungsform der Erfindung in Anwendung auf eine Planar-Halbleiterdiode einfachsten Aufbaus dargestellt. Diese Anordnung weist ein Substrat 10 aus n-Typ-Silizium mit einem spezifischen Widerstand von 30 - 40 il/cm und mit einem p+-Typ-Halbleiterbereich 12 auf, der auf die vorher in Verbindung mit Fig. 1 beschriebene Weise durch selektive Diffusion von Bor als Fremdatom im Substrat 10 ausgebildet worden ist. Wie bei der Anordnung gemäß Fig. 1 ist zwischen dem p+-Typ-Bereich 12 und dem n-Typ-Substrat 10 ein pn-übergang 14 gebildet, der bei 22 an der Hauptfläche des Substrats 10 endet bzw. ausläuft. Der
ORIGINAL INSPECTED
5 0 9 8 2 7/0679
- io~ 246068?
pn-übergang 14 besitzt somit einen die Hauptfläche des Substrats 10 schneidenden Endabschnitt. Nach dem Entfernen eines nicht dargestellten, bei der Diffusion auf dem Substrat 10 gebildeten Oxidfilms wird beispielsweise durch an sich bekanntes chemisches Außlampfen eine polykristalline Siliziumschicht 30 unmittelbar auf die Hauptfläche des Substrats aufgebracht, an welcher der p+-Typ-Bereich 12 freiliegt. Bei dem dargestellten Ausführungsbeispiel ist die polykristalline Siliziumschicht 30 bei einer Temperatur von 85O0C in einer Dicke von etwa 1,2 um ausgebildet worden.
Anschließend wird ein Film bzw. eine Schicht 16 aus einem zweckmäßigen, elektrisch isolierenden Material, wie Siliziumdioxid, z.B. durch thermische Oxidation, chemisches Aufdampfen o.dgl. auf die polykristalline Siliziumschicht 30 aufgetragen.
Hierauf werden die mit dem p+-Typ-Bereich 12, mit Ausnahme seines neben dem Übergangs-Endabschnitt 22 befindlichen Abschnitts, unterlegten Abschnitte der Schichten 16 und 30 auf passende Weise abgetragen, um ein Fenster zu bilden, das bis zur Oberfläche des Bereichs 12 reicht und - wie bei der Anordnung gemäß Fig. 1 - eine etwas kleinere Oberfläche besitzt als dieser Bereich 12. Zwei Metallelektroden 18 und werden durch an sich bekanntes Aufdampfen einerseits mit der freiliegenden Oberfläche des p+-Typ-Bereichs 12 innerhalb des Fensters und andererseits mit der von der polykristallinen Siliziumschicht 30 abgewandten Hauptfläche des Substrats 10 in ohmschen Kontakt gebracht, um die Planar-Halbleiterdiode zu vervollständigen.
In Fig. 6 ist außerdem durch das in Klammern stehende Minuszeichen eine an der Grenzschicht zwischen dem Siliziumsubstrat 10 und der polykristallinen Siliziumschicht 30 induzierte
ORIGINAL INSPECTED
509827/0679
negative Oberflächenladung 26 angedeutet, während die gestrichelte Linie 32 eine Grenzschicht oder Grenzfläche angibt, an welcher sich die vorhandene Verarmungsschicht in Abhängigkeit von einer an die Elektroden 18 und 20 angelegten Spannung ausbreitet, so daß sie gegenüber dem pnübergang 14 die entgegengesetzte Polarität besitzt.
Bei der Anordnung gemäß Fig. 6 bewirkt die an der Grenzschicht zwischen dem Siliziumsubstrat 10 und der polykristallinen Siliziumschicht 30 induzierte negative Oberflächenladung die beschriebene Ausbreitung der Verarmungsschicht auf der Oberfläche des Siliziumsubstrats 10. Die Verarmungsschicht breitet sich hierbei nämlich ziemlich weit über die Oberfläche des Siliziumsubstrats aus, wodurch die Konzentration eines erzeugten elektrischen Felds an den Krüm.mungsabschnitten des pn-Übergangs vermieden wird, was zu einer Erhöhung der Durchbruchspannung führt.
Bei der Konstruktion gemäß Fig. 6 kann auch die Durchbruchspannung von Planar-Halbleiterdioden erhöht werden, obgleich dabei ein flacher pn-übergang vorhanden ist.
In der graphischen Darstellung von Fig. 7 ist die Übergangstiefe Xj (vergl. Fig. 6) in um auf der Abszisse in Abhängigkeit von der Durchbruchspannung (in V) auf der Ordinate für Planar-Halbleiterdioden der Art gemäß Fig. 6 und für eine herkömmliche Planar-Halbleiterdiode aufgetragen. Wie durch die gestrichelte Linie in Fig. 7 angedeutet, kann die Durchbruchspannung einer herkömmlichen Planardiode im Bereich von etwa 600 V bei Zunahme der Übergangstiefe Xj stark verringert werden, während die erfindungsgemäße Planardiode mit der polykristallinen Siliziumschicht eine Durchbruchspannung in der Größenordnung von 1000 V besitzt, die - wie durch die ausgezogene Linie in Fig. 7 dargestellt - bei zunehmender · Übergangstiefe praktisch konstant bleibt.
ORIGINAL INSPECTED 509827/0679
Es hat sich jedoch herausgestellt, daß bei der Anordnung gemäß Fig. 6, obgleich sie die beschriebenen charakteristischen Merkmale besitzt, der Oberflächenkriechstrom zunimmt. Der Kriechstrom durch Planar-Halbleiterdioden besitzt die Temperaturkennlinie gemäß Fig. 8, in welcher die Achse der Ordinate einen Kriechstrom in uA und die Achse der Abszisse eine Reziproktemperatur in 10 ^ 0K" angibt. Aus Fig. 8 ist ersichtlich, daß bei einer Planar-Halbleiterdiode mit dem Aufbau gemäß Fig. 6 der Kriechstrom um etwa eine Zehnerpotenz größer ist als bei einer herkömmlichen Diode der Art gemäß Fig. 1. Der Kriechstrom umfaßt einen über die polykristalline Siliziumschicht oder, je nach Fall, durch die Siliziumdioxidschicht fließenden ohmschen Strom, einen Generationsstrom und einen am betreffenden pn-übergang entwickelten Kanalstrom usw. Es wird angenommen, daß dieser Unterschied in der Kriechstromgröße von einem Unterschied im spezifischen Widerstand zwischen der polykristallinen Siliziumschicht und der Siliziumdioxidschicht herrührt. Übliches Siliziumdioxid besitzt nämlich einen spezifischen
10 12
Widerstand im Bereich von-10 - 10 D./cm, während polykristallines Silizium einen solchen von etwa 10 Ji/cm besitzt. Infolgedessen kann der Strom durch die polykristalline Siliziumschicht wesentlich leichter fließen.
Zur Verringerung des Oberflächenkriechstroms kann die Anordnung gemäß Fig. 6 auf die in Fig. 9, in welcher den Teilen von Fig. 6 entsprechende oder ähnelnde Teile mit den gleichen Bezugsziffern bezeichnet sind, dargestellte Weise abgewandelt werden. Gemäß Fig. 9 erstreckt sich die polykristalline Siliziumschicht 30 auf der Hauptfläche des Substrats 10 von dessen Umfang bis zu einem Punkt kurz vor dem Endabschnitt 22 des pn-Übergangs 14. Mit anderen Worten: Der Endabschnitt 22 des pn-Übergangs 14 und die benachbarten Abschnitte des p+-Typ-Bereichs 12 und des n-Typ-Substrats
5 0 9827/0679
10 stehen mit einem Film bzw. einer Schicht 16a eines zweckmäßigen, elektrisch isolierenden Materials, wie Siliziumdioxid, in Berührung, wobei diese Schicht eine nach unten gezogene Verlängerung bzw. Fortsetzung der mit der Siliziumschicht 30 unterlegten Isolierschicht 16 sein kann. Die Isolierschicht 16a verringert sowohl einen Oberflächenkriechstrom als auch einen Generationsstrom, der sie zu durchfließen trachtet.
Bei der Anordnung gemäß Fig. 9 kann an der Grenzschicht zwischen der polykristallinen Siliziumschicht 30 und dem Siliziumsubstrat 10 eine negative Oberflächeniadung mit übermäßiger Größe induziert werden, durch welche die an der Oberfläche des Substrats 10 vorhandene Verarmungsschicht übermäßig verbreitert wird. Dies führt zum Fliessen eines Kanalstroms. Um diesen Mangel zu beseitigen, kann das Siliziumsubstrat 10 an der Umfangskante der mit der Siliziumschicht 30 bedeckten Hauptfläche mit einem Film bzw. einer Schicht 16b aus einem geeigneten, elektrisch isolierenden Material, wie Siliziumdioxid, versehen sein, wie dies in Fig. 10 dargestellt ist, in welcher den Teilen von Fig. 9 entsprechende oder ähnelnde Teile wiederum mit den gleichen Bezugsziffern bezeichnet sind. Die Schicht 16b ist dabei mit der Isolierschicht 16 verbunden.
Versuche haben gezeigt, daß bei der Anordnung gemäß Fig. 10 der durch diese fließende Kriechstrom auf einen so niedrigen Wert verringert wird, wie er in Fig. 8 für eine herkömmliche Planardiode dargestellt ist. Die Struktur gemäß Fig. 10 stellt somit die bevorzugteste Ausführungsform der Erfindung dar.
Die Anordnung gemäß Fig. 10 läßt sich ohne weiteres durch eine Kombination an sich bekannter photolithographischer
509827/0679
C.V.D.-Verfahren, Ätztechniken usw. herstellen.
Die Anordnung gemäß Fig. 10 kann beispielsweise wie folgt hergestellt werden: Zunächst sei angenommen, daß bei einem Abschnitt des n-Typ-Siliziumsubstrats 10, in welchem der pn-übergang 14 durch selektive Diffusion eines Fremdatoms gebildet wurde, eine polykristalline Siliziumschicht 30 ohne Fremdatom oder mit einer geringen Menge an Fremdatom selektiv in einer Dicke von 0,2 - 1,5 Wm auf die eine Hauptfläche des n-Typ-Siliziumsubstrats, mit Ausnahme des Umfangsrandbereichs, so aufgebracht wird, daß sie den Endabschnitt 22 des nachträglich in diesem Substrat auszubildenden pn-Übergangs 12 nicht schneidet. Es hat sich gezeigt, daß die Hauptfläche des Substrats bei einer Dicke der polykristallinen Siliziumschicht von weniger als 0,2 um Abschnitte aufweisen kann, an denen diese Schicht nicht haftet. Wenn dagegen die Dicke der polykristallinen Siliziumschicht 1,5 yum übersteigt, sind die anschließenden Arbeitsgänge schwierig durchzuführen. Die Dicke der polykristallinen Siliziumschicht sollte daher im Bereich von 0,2 - 1,5 jum liegen. Die hohe Reinheit des polykristallinen Siliziums sollte außerdem aus dem Grund gewährleistet sein, daß ein solches Silizium eine Herabsetzung einer an der Grenzschicht zwischen dem Siliziumsubstrat und der polykristallinen Siliziumschicht erzeugten negativen Oberflächenladung zu verhindern vermag, während gleichzeitig ein Kriechstromfluß durch die polykristalline Siliziumschicht herabgesetzt wird.
Auf die polykristalline Siliziumschicht und den freiliegenden, nicht mit der Siliziumschicht belegten Oberflächenabschnitt des Siliziumsubstrats wird sodann ein Film bzw. eine Schicht aus einem elektrisch isolierenden Material, wie Siliziumdioxid, aufgebracht, wobei diese Schicht eine Maskenfunktion bei der anschließenden Diffusion eines Fremdatoms
509827/0679
erfüllt. Hierdurch wird die Isolierschicht 16 einschließlich der Isolierschicht 16b gebildet, welche sowohl die freiliegende Oberfläche der Substrat-Hauptfläche als auch die polykristalline Siliziumschicht überziehen. Im Anschluß hieran wird in einem vorbestimmten Abschnitt der Isolierschicht ein Ausschnitt oder Fenster ausgebildet, so daß ein das Fenster umgebender Teil des Isolierfilms den Endabschnitt 22 des durch anschließende Diffusion eines Fremdatoms zu bildenden pn-Übergangs 14 abdeckt. Hierauf wird ein zweckmäßiges Fremdatom selektiv in den im Fenster freiliegenden Abschnitt der Hauptfläche des Substrats eindiffundiert, um einen p+-Typ-Diffusionsbereich und außerdem einen pn-übergang zwischen dem Substrat und diesem Diffusionsbereich zu bilden. Auf diese Weise werden der p+~Typ-Halbleiterbereich 12, der pn-übergang 12 und die die Endabschnitte 22 des Übergangs abdeckende Isolierschicht 16a gemäß Fig. 10 ausgebildet.
Als wahlweise Möglichkeit kann zuerst ein herkömmliches selektives Diffusionsverfahren angewandt werden, um in einem n-Typ-Siliziumsubstrat einen p+-Halbleiterbereich und zwischen beiden Abschnitten einen pn-übergang auszubilden, dessen Enden gegenüber der benachbarten Hauptfläche des Substrats freiliegen. Sodann wird in an sich bekannter Weise eine elektrisch isolierende Schicht auf die gesamte Hauptfläche des Substrats, einschließlich des p+-Bereichs, aufgetragen, worauf die Isolierschicht unter Verwendung einer Maske mit Ausnahme des Umfangsrandabschnitts und des nahe des Endpunkts des pn-Übergangs des Substrats liegenden Abschnitts abgetragen wird. Auf den durch diese selektive Abtragung der Isolierschicht gebildeten, freiliegenden Teil der Hauptfläche des Substrats wird dann eine polykristalline Siliziumschicht aufgebracht. Hierauf wird eine elektrisch isolierende Schicht, wie die
509827/06 79
Schicht 16, I6a und 16b, auf den Umfangsrandabschnitt des Substrats sowie auf die nebsiden Endabschnitten des Übergangs befindlichen Abschnitte des η-Typ-Substrats und des p+-Typ-Bereichs und auf die polykristalline Siliziumschicht aufgetragen, so daß sich eine ähnliche Konstruktion wie diejenige gemäß Fig. 10 ergibt. Die Isolierschicht kann ein Oxidfilm sein, auf dem sich eine positive Oberflächenladung entwickelt. Die Schichten 16, 16a und 16b gemäß Fig. 10 bilden die so hergestellte Isolierschicht.
Bei der Anordnung gemäß Fig. 10 ist es nicht unbedingt erforderlich, die polykristalline Siliziumschicht 30 mit der Isolierschicht 16 zu überziehen, doch wird durch das Vorhandensein der Isolierschicht 16 eine Verunreinigung der Oberfläche der polykristallinen Siliziumschicht 30 durch Feuchtigkeit, Schmutz usw. verhindert, während gleichzeitig auch eine Dotierung der polykristallinen Siliziumschicht durch unerwünschte Fremdstoffe bzw. Fremdatome, wie Metallatome, verhindert wird. Die auf diese Weise erhaltene Struktur vermag somit während einer langen Betriebslebensdauer stabil zu arbeiten.
Die Fig. 11 und 12, in denen den Teilen von Fig. 10 entsprechende oder ähnelnde Teile mit den gleichen Bezugsziffern bezeichnet sind, veranschaulichen abgewandelte Ausführungsformen der Erfindung in Anwendung auf einen Transistor bzw. einen Thyristor mit Planar-Konstruktion. Gemäß Fig. 11 ist in einem eine Kollektorschicht bildenden n-Typ-Substrat 10 ein p-Typ-Diffusionsbereich 12 vorgesehen, der eine Basisschicht mit dazwischen angeordnetem pn-übergang 14 bildet, dessen Endabschnitt mit der Isolierschicht 16a in Berührung steht. Außerdem ist im p+-Bereich 12 ein n+-Typ-Diffusionsbereich 34 vorgesehen, der eine Emitterschicht mit einem pn-übergang zwischen den Bereichen 12 und 34 bildet,
509827/0679
wobei der Übergang mit der Isolierschicht 16a und einer weiteren Isolierschicht 16c in Berührung steht.
Die Anordnung gemäß Fig. 12 unterscheidet sich nur darin von derjenigen gemäß Fig. 11, daß das n-Typ-Substrat 10 gemäß Fig. 12 von.einer p-Typ-Emitterschicht 12b umgeben ist, wobei der zwischen ihnen festgelegte pn-übergang 13 mit der Isolierschicht 16b in Berührung steht. Der ^-Bereich 34, der p-Bereich 12a und das n-Substrat 10 bilden eine n-Typ-Em:
Basisschicht.
eine n-Typ-Emitter-, eine p-Typ-Basis- bzw. eine n+-Typ-
Bei den Anordnungen gemäß den Fig. 11 und 12 ist die polykristalline Siliziumschicht 30 auf der Oberfläche des Siliziumsubstrats angeordnet, wodurch eine hohe Durchbruchspannung dieser Anordnungen gewährleistet wird.
Obgleich die Erfindung vorstehend in Verbindung mit einigen bevorzugten Ausführungsformen dargestellt und beschrieben ist, sind dem Fachmann selbstverständlich weitere Abwandlungen und Änderungen möglich, ohne daß der Rahmen der Erfindung verlassen wird. Beispielsweise ist die Erfindung gleichermaßen auf integrierte Schaltkreiskonfigurationen anwendbar.
Zusammenfassend wird mit der Erfindung also eine Planar-Halbleitervorrichtung geschaffen, bei welcher eine polykristalline Siliziumschicht in der Weise auf der Oberfläche eines n-Typ-Siliziumsubstrats mit einem Endabschnitt eines pn-Übergangs angeordnet ist, daß sie sich vom Umfang des Substrats her über den Endabschnitt des pn-Übergangs hinaus erstreckt. In besonders bevorzugter Ausführungsform endet die polykristalline Siliziumschicht kurz vor dem Endabschnitt des pn-Übergangs und dem Umfangsrand des Substrats,
50 9827/0679
und sie ist dabei mit Siliziumdioxid bedeckt, das auch auf dem Endabschnitt des pn-Übergangs und zu dessen beiden Seiten auf den benachbarten Abschnitten der Substrat-Hauptfläche sowie auf dem Umfangsrandabschnitt dieser Hauptfläche angeordnet ist.
50 9 8 27/067 9

Claims (1)

  1. Patentansprüche
    γ 1.JHalbleitervorrichtung, dadurch gekennzeich-η e t , daß sie eine aus einem Halbleitermaterial bestehende Scheibe mit einer Hauptfläche aufweist, die mit einem n-Typ-Halbleiterbereich und einem in diesem angeordneten p-Typ-Halbleiterbereich versehen ist, die zwischen sich einen pn-übergang bilden, daß der p-Typ-Halbleiterbereich im n-Typ-Halbleiterbereich durch Diffusion eines Fremdatoms in die freiliegende Hauptfläche der Scheibe ausgebildet ist, und daß der pn-übergang an der Hauptfläche der Scheibe endet oder ausläuft, wobei auf. der den Endabschnitt des pn-Übergangs einschließenden Hauptfläche der Scheibe (10) eine polykristalline Siliziumschicht (30) vorgesehen ist.
    2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der p-Typ-Halbleiterbereich durch Diffusion eines Fremdatoms in die freiliegende Hauptfläche der Scheibe gebildet ist, daß der pn-übergang an der Hauptfläche der Scheibe endet bzw. ausläuft, und daß auf dem Endabschnitt (22) des pn-Übergangs (14) sowie auf dem benachbarten Abschnitt der Hauptfläche (12) der Scheibe (10) eine elektrisch isolierende Schicht (16, 16a) und auf mindestens einem Bereich des nicht mit der Isolierschicht bedeckten Abschnitts der Hauptfläche der Scheibe eine polykristalline Siliziumschicht (30) angeordnet ist.
    3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Isolierschicht auf dem Umfangsabschnitt der Hauptfläche der Scheibe angeordnet ist.
    4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß auf der Oberfläche der polykristallinen Silizium-
    5 0 9 8 2 7/0679
    schicht eine zusätzliche Isolierschicht angeordnet ist.
    5. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Isolierschicht aus Siliziumdioxid besteht und daß die polykristalline Siliziumschicht aus hoch reinem Silizium besteht.
    6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß auf dem Umfangsabschnitt der Hauptfläche der Scheibe eine Schicht aus Siliziumdioxid angeordnet ist.
    7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß eine weitere Schicht aus Siliziumdioxid auf den Oberflächen der auf der Hauptfläche der Scheibe vorgesehenen Schichten aus Siliziumdioxid und der polykristallinen Schicht vorgesehen ist.
    509 8 27/0679 °WGWal inspected
DE2460682A 1973-12-26 1974-12-20 Planares Halbleiterbauelement Expired DE2460682C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP742156A JPS541431B2 (de) 1973-12-26 1973-12-26

Publications (2)

Publication Number Publication Date
DE2460682A1 true DE2460682A1 (de) 1975-07-03
DE2460682C2 DE2460682C2 (de) 1983-03-31

Family

ID=11521477

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2460682A Expired DE2460682C2 (de) 1973-12-26 1974-12-20 Planares Halbleiterbauelement

Country Status (4)

Country Link
US (1) US4001873A (de)
JP (1) JPS541431B2 (de)
DE (1) DE2460682C2 (de)
SE (1) SE409386C (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2393431A1 (fr) * 1976-07-19 1978-12-29 Westinghouse Electric Corp Thyristor a haute tension

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4176372A (en) 1974-03-30 1979-11-27 Sony Corporation Semiconductor device having oxygen doped polycrystalline passivation layer
JPS51121263A (en) * 1975-04-17 1976-10-23 Sony Corp Method of manufacturing a semiconductor divice
US4194934A (en) * 1977-05-23 1980-03-25 Varo Semiconductor, Inc. Method of passivating a semiconductor device utilizing dual polycrystalline layers
US4473597A (en) * 1978-02-01 1984-09-25 Rca Corporation Method and structure for passivating a PN junction
US4742384A (en) * 1978-02-01 1988-05-03 Rca Corporation Structure for passivating a PN junction
US4174252A (en) * 1978-07-26 1979-11-13 Rca Corporation Method of defining contact openings in insulating layers on semiconductor devices without the formation of undesirable pinholes
US4242697A (en) * 1979-03-14 1980-12-30 Bell Telephone Laboratories, Incorporated Dielectrically isolated high voltage semiconductor devices
US4297149A (en) * 1980-05-05 1981-10-27 Rca Corporation Method of treating SiPOS passivated high voltage semiconductor device
JPS5721838A (en) * 1980-07-15 1982-02-04 Toshiba Corp Semiconductor device
US4901133A (en) * 1986-04-02 1990-02-13 Texas Instruments Incorporated Multilayer semi-insulating film for hermetic wafer passivation and method for making same
US4903086A (en) * 1988-01-19 1990-02-20 E-Systems, Inc. Varactor tuning diode with inversion layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2178932A1 (de) * 1972-04-03 1973-11-16 Motorola Inc

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602782A (en) * 1969-12-05 1971-08-31 Thomas Klein Conductor-insulator-semiconductor fieldeffect transistor with semiconductor layer embedded in dielectric underneath interconnection layer
JPS503270A (de) * 1973-05-11 1975-01-14
JPS5147582A (ja) * 1974-10-22 1976-04-23 Toshuki Natsume Gansekinoshorihoho

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2178932A1 (de) * 1972-04-03 1973-11-16 Motorola Inc

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2393431A1 (fr) * 1976-07-19 1978-12-29 Westinghouse Electric Corp Thyristor a haute tension

Also Published As

Publication number Publication date
JPS541431B2 (de) 1979-01-24
DE2460682C2 (de) 1983-03-31
SE7416049L (sv) 1975-06-27
US4001873A (en) 1977-01-04
JPS5098284A (de) 1975-08-05
SE409386C (sv) 1981-08-03
USB535209I5 (de) 1976-03-16
SE409386B (sv) 1979-08-13

Similar Documents

Publication Publication Date Title
DE3122768C2 (de)
DE2655341C2 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Halbleitermaterial und Verfahren zu ihrer Herstellung
DE2513459B2 (de) Halbleiterbauelement mit einer polykristallinen Siliciumabdeckung und Verfahren zu seiner Herstellung
DE19919955A1 (de) Halbleitervorrichtung mit hoher Spannungsfestigkeit
DE2455730B2 (de) Feldeffekt-Transistor
DE2753613B2 (de) Isolierschicht-Feldeffekttransistor
DE2512373A1 (de) Sperrschicht-oberflaechen-feldeffekt- transistor
DE3241184C2 (de) Leistungs-MOS-FET
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2241600A1 (de) Hochspannungs-p-n-uebergang und seine anwendung in halbleiterschaltelementen, sowie verfahren zu seiner herstellung
DE10039327A1 (de) Elektronisches Bauelement und Herstellungsverfahren für elektronisches Bauelement
DE4042163A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3046358C2 (de) Feldeffekttransistor in Dünnfilmausbildung
DE3685969T2 (de) Integrierte schaltung mit halbleiterkondensator und verfahren zu ihrer herstellung.
DE69014454T2 (de) Hochspannungs-Halbleiteranordnung und Verfahren zur Herstellung.
DE3440674A1 (de) Feldeffekt-transistor
DE2460682A1 (de) Halbleitervorrichtung
DE2453279C3 (de) Halbleiteranordnung
DE2644832A1 (de) Feldeffekt-transistor und verfahren zu seiner herstellung
DE1808928A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE2059072A1 (de) Halbleiter-Einrichtung
DE2114363A1 (de) Spannungsvariabler Kondensator mit erweiterbarem pn-Übergangsbereich
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE1802849B2 (de) Verfahren zum herstellen einer monolithischen schaltung
DE2613096A1 (de) Halbleiteranordnung

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: KERN, R., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN

8125 Change of the main classification

Ipc: H01L 29/06

D2 Grant after examination
8380 Miscellaneous part iii

Free format text: IN SPALTE 1 ZEILE 12 MUSS RICHTIG LAUTEN: "BEDECKENDEN ELEKTRISCH ISOLIERENDEN SCHICHT, MIT EINER AN DIESE ELEKTRISCH ISOLIERENDE SCHICHT ANGREN-"

8363 Opposition against the patent
8365 Fully valid after opposition proceedings