DE2753613B2

DE2753613B2 - Isolierschicht-Feldeffekttransistor

Info

Publication number: DE2753613B2
Application number: DE2753613A
Authority: DE
Inventors: Masatomo Fuchu Furumi; Hidefumi Takasaki Gunma Itoh; Mineo Katsueda; Shikayuki Akishima Tokio Ochi; Takeaki Kokubunji Tokio Okabe; Yukio Toyokawa Aichi Shirota; Toru Toyabe; Isao Tokio Yoshida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-12-01
Filing date: 1977-12-01
Publication date: 1980-03-06
Also published as: JPS5368581A; DE2753613C3; NL7713333A; JPS5525513B2; DE2753613A1; US4172260A

Description

Die Erfindung bezieht sich auf einen Isolierschicht-Feldeffekttransistor nach dem Oberbegriff des Anspruchs 1.

In jüngerer Zeit wurden verschiedene Anstrengungen unternommen, die Drain-Durchbruchspannung von Isolierschicht-Feldeffekttransistoren (im folgenden kurz als MIS-FETs bezeichnet) anzuheben, und' man gelangte zu verschiedenen Arten von Hochspannungs-MIS-FET's. Bei der Verbesserung der hohen Durchbruchspannung des bekannten MIS-FET hat sich die Struktur mit versetztem Gate mit einem zusätzlichen ionenimplantierten Kanal (oder einem Widerstandsbereich) als wirksam erwiesen (Proceedings of the 6th Conference on Solid State Devices, Tokyo, 1974, Supplement to the Journal of Japan Society of Applied Physics, Bd. 44,1975, S. 249-255).

F i g. 1 der Zeichnung zeigt einen Querschnitt des Hochspannungs-MIS-FET mit der ionenimplantierten versetzten Gatestruktur.

Der MIS-FET in Fig. 1 ist, als Beispiel, ein p-Kanal-MIS-FET. Mit 1 ist ein η-leitendes Halbleitersubstrat bezeichnet. 2 und 3 bezeichnen hochdotierte p-leitende Drain- und Source-Bereiche. Mit 5 ist eine Gate-Elektrode bezeichnet, während 6 und 7 eine Source- bzw. eine Drain-Elektrode bezeichnen. Bei 8 ist ein Siliziumdioxid-Film (SKVFilm) gezeigt. Ein Widerstandsbereich 4 des gleichen Leitungstyps wie der Drain-Bereich 2 erstreckt sich vom Drain-Bereich 2 bis unter ein Ende der Gate-Elektrode 5, um die Stärke des elektrischen Felds an dem Ende der Gate-Elektrode 5, das auf der Seite des Drain-Bereichs 2 liegt, zu verringern und damit die Drain-Durchbruchspannung anzuheben.

Mit der Struktur der F i g. 1 ist jedoch die Verminderung der Feldstärke am Ende der Gate-Elektrode in Anbetracht des Einflusses der Ladung des über dem Teil des Widerstandsbereichs 4 liegenden S1O2-Films 8 nicht zufriedenstellend. Zur Beseitigung dieses Nachteils wurde eine Anordnung entwickelt, bei der sich, wie in F i g. 2 oder 3 dargestellt, die Source-Elektrode 6 auf dem SiO2-Film 8 bis über einen Teil des Drain-Bereichs 2 oder des Widerstandsbereichs 4 erstreckt und als Feldelektrode (zur Vergleichmäßigung des elektrischen Felds) verwendet wird. Ein derartiger Isolierschicht-Feldeffekttransistor ist aus der )P-OS 51-93878, von der der Oberbegriff des Patentanspruchs 1 ausgeht, bekannt.

Die in Fig. 2 gezeigte Feldplatte führt jedoch zu einer Feldzusammendrängung gegen einen Endteil des Drain-Bereichs 2, der auf der Seite der Gate-Elektrode 5 liegt. Dementsprechend zeigt sich im Gegenteil eine Absenkung der Durchbruchspannung zum Drain-Bereich. Wenn sich andererseits die Feldelektrode nur bis über einen Teil des Widerstandsbereichs 4, wie in F i g. 3 gezeigt, erstreckt, läßt sich ein Abbau der Drain-Durchbruchsspannung tatsächlich verhindern. Nachteiligerweise wird jedoch dann ein Teil der Widerstandsschicht 4 durch den Vorgang der Aufladung des Isolierfilms 8 beeinträchtigt, was leicht Eigenschaftsschwankungen mit sich bringt.

Es ist daher Aufgabe der Erfindung, einen Isolierschicht-Feldeffekttransistor mit hoher Durchbruchsspannung und hoher Zuverlässigkeit zu schaffen.

Die Lösung dieser Aufgabe ist im Kennzeichnungsteil des Patentanspruchs 1 angegeben; vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im folgenden werden bevorzugte Ausführungsformen der Erfindung in Verbindung mit der Zeichnung beschrieben. In dieser zeigt bzw. zeigen

Fig. 1, die bereits erwähnt wurde, einen Schnittaufbau eines bekannten Hochspannungs-MIS-FET, nämlich einen MIS-FET mit einer ionenimplantierten versetzten Gatestruktur,

Fig. 2 und 3, wie bereits erwähnt, Schnittaufbauten

Verwendung der Gate-Elektrode 5 und des Si(V Films 13 als Maske werden Bor-Ionen 14 implantiert, indem sie auf 150 KV beschleunigt werden, um so einen Zwischenbereich 9 mit einer Implantationsmenge von 3 · 10¹³ Ionen/cm² zwischen dem Drain-Bereich 2 und der Widerstandsschicht 4 auszubilden (F i g. 5D). Nach dem Entfernen des SiO₂-FiImS Ii wird ein SiO₂/P₂Os-FiIm (Phosphorsilikatglas-Film) 15 als Passivierungsfilm in einer Dicke von ungefähr 1 μιτι ausgebildet (F i g. 5E). Das Tempern der implantierten Schicht und des Phospkorsilikatglas-Films wird bei 950⁰C in N₂ 30 Minuten lang ausgeführt. Nachfolgend werden der Phosphorsilikatglas-Film 15 und der SiO₂-FiIm 11 geätzt, um Löcher zum Ausleiten von Elektroden zu schaffen, und Aluminium in einer Dicke von ungtfähr 1,2 μπι abgeschieden. Auf diese Weise wird eine Source-Elektrode 6, die sich vom Source-Bereich 3 auf den Phosphorsilikatglas-Film 15 erstreckt und bis zu einem Teil über einer Zwischenstelle des Zwischenbereichs 9 reicht, ausgebildet, und ebenso wird eine Drain-Elektrode 7 gebildet (Fig. 5F). Hinsichtlich der Abmessungen der jeweiligen Bereiche beträgt die Breite der Gate-Elektrode 8 μΐη, die Breite des Widerstandsbereichs 4 — 5 μπι und die Breite des Zwischenbereichs 9—4 μΐη.

Wie oben beschrieben, endet die Source-Elektrode 6 genau über dem Zwischenbereich 9. Als Feldplatte wirkt sie als Passivierungsschicht für den Widerst, ndsbereich 4. Die Fremdstoffkonzentration des Zwischenbereichs 9 ist ungefähr 2 · 10¹⁶ cm-³, was ungefähr zwei Größen-Ordnungen niedriger als die Fremdstoffkonzentration von ungefähr 6 · 10¹⁹ cm-³ des Drain-Bereichs 2 ist. Deshalb wird eine Verschlechterung der Durchbruchspannung, die der Source-Feldplatte zuzuschreiben ist, nicht beobachtet. Hinzu kommt, daß die Fremdstoffkonzentration des Zwischenbereichs 9 mit der gesamten Fremdstoffmenge als Maßstab grob eine Größenordnung höher liegt, als die entsprechende Fremdstoffkonzentration des Widerstandsbereichs 4 (die Menge an implantiertem Bor des ersteren Bereichs 9 ist eine Größenordnung größer als diejenige des letzteren Bereichs 4). Deshalb beeinflußt der Zwischenbereich 9 nicht den Reihenwiderstand und ist weniger empfindlich gegenüber dem äußeren Aufladeprozeß.

Die Beziehung zwischen der Drain-Durchbruchsspannung BVds des MIS-FET und der Menge an implantiertem Bor Nordes Hochwiderstandsbereichs 4, wie sie sich bei dieser Ausführungsform ergibt, ist durch 61 in Fig.6 dargestellt. In dieser Figur ist die Durchbruchsspannung des MIS-FET mit der in Fig. 1 gezeigten bekannten Struktur bei 62 als Bezugskurve ebenfalls dargestellt. Aus der Figur ergibt sich, daß der erfindungsgßmäße MIS-FET hinsichtlich der Durchbruchspannung gegenüber dem MIS-FET bekannten Aufbaus besser liegt. Darüber hinaus zeigien sich dank des Fehlens des Einflusses des äußeren Aufladeprozesses keine Schwankungen der Durchbruchspannung (beispielsweise der sog. walk-out-Effekt) während der Messung, wie sie sich bei dem FET bekannten Aufbaus zeigen.

Wie oben dargelegt, ist bei der Erfindung die Zusammendrängung des elektrischen Feldes in der Umgebung des Endes der Gate-Elektrode durch den Feldplatteneffekt der Source-Elektrode gemäßigt und die Widerstandsschicht vor dem externen Aufladeprozeß durch die Source-Elektrode geschützt, wobei gleichzeitig eine Verminderung der Durchbruchspannung infolge der Source-Feldplatte vermieden ist, so von bekannten Hochspannungs-MIS-FET's, nämlich MIS-FET's, bei welchen der MIS-FET der Fig. 1 mit einer Source-Feldplatte versehen ist,

Fig.4 einen Schniitaufbau eines Hochspannungs-

"> MIS-FET entsprechend einer ersten Ausführungsform der Erfindung,

Fig. 5A bis 5F zur Erläuterung des Herstellungsverfahrens des in Fig.4 gezeigten MIS-FET Schnittaufbauten des Elements in verschiedenen Verfahrensstufen.

;ti Fig. 6 ein Diagramm, welches die Beziehung zwischen der Drain-Durchbruchspannung und der Menge an implantierten Bor-Ionen im MIS-FET der F i g. 4 wiedergibt,

F i g. 7 eine Schnittansicht des Aufbaus eines Hochspannungs-MIS-FET entsprechend einer zweiten Ausführungsform der Erfindung,

Fig. 8 eine Schnittansicht des Aufbaus eines Hochspannungs-MlS-FET entsprechend einer dritten Ausführungsform der Erfindung, und

Fig. 9A bis 9E zur Erläuterung des Herstellungsverfahrens des in Fig. S gezeigten MIS-FET Schnittaufbauten des Elements in verschiedenen Verfahrensstufen.

Ausführungsform 1

F i g. 4 zeigt einen Schnittaufbau eines p-Kanal-Hochspannungs-MIS-FET entsprechend einer Ausführungsform der Erfindung.

Diese Ausführungsform ist derart, daß bei dem in

i<> Fig. 2 oder 3 dargestellten MIS-FET ein Zwischenbereich 9 mit einer Fremdstoffkonzentration zwischen denjenigen des Drain-Bereichs 2 und des Widerstandsbereichs 4 zwischen dem Drain-Bereich 2 und dem Widerstandsbereich 4 angeordnet ist, wobei die

'^r> Feldplatte 6 über dem Zwischenbereich 9 endet.

Im folgenden wird das Herstellungsverfahren für diesen MIS-FET unter Bezugnahme auf die F ι g. 5A bis 5 F beschrieben.

Ein n-Siliziumsubstrat mit einem spezifischen Widerstand von ΙΟΩ-cm wird als Halbleitersubstrat verwendet und auf diesem ein thermisch oxidierter SiO₂-FiIm 10 mit einer Dicke von ungefähr 500 nm (Fig. 5A) gebildet. Durch selektives Entfernen des SiO₂-FiImS 10 mit der bekannten Fotoätztechnik und

^4S nachfolgendes Eindiffundieren von Bor in das Substrat 1 werden ein Drain-Bereich 2 und ein Source-Bereich 3 mit hoher p-Fremdstoffkonzentration in einer Dicke von ungefähr 3 μΐη (Fig. 5B) gebildet. Nach Entfernen des SiO₂-FiImS 10 zwischen dem Drain- und Source-Bereich wird ein SiO2-Film 11 mit einer Dicke von ungefähr 130 nm durch erneute thermische Oxidation ausgebildet. Ferner wird auf dem SiO₂-FiIm 11 eine polykristalline Siliziumschicht mit einer Dicke von ungefähr 500 nm abgeschieden und eine Gate-Elektrode

^Γ'^Γ> 5 durch selektives Ätzen der polykristallinen Siliziumschicht ausgebildet. Nachfolgend werden unter Verwendung der Gate-Elektrode 5 als Maske zur Ausbildung eines Widerstandsbereichs 4 niedriger Fremdstoffkonzentration Bor-Ionen 12 implantiert, indem sie auf

t>o 125 kV beschleunigt werden (Fig.5C). Hier ist die Menge Not an implantiertem Bor ein wichtiger Parameter zur Bestimmung der Durchbruchspannung und wurde bei dieser Ausführungsform zu 8 ■ 10" bis 2 · 10^l2lonen/cm²gewählt.

^Μ Nachfolgend wird auf einer ausgewählten Fläche ein SiO₂-FiIm 13, der sich von über der Gate-Elektrode 5 auf den SiO₂-FiIm U erstreckt und an einer Zwischenstelle der Widerstandsschicht 4 endet, ausgebildet. Unter

daß sich ein stabiler MIS-FET hoher Durchbruchspannung herstellen läßt.

Ausführungsform 2

F i g. 7 zeigt eine Schnittansicht einer weiteren Ausführungsform der Erfindung. Diese Ausführungsform läßt sich nach dem gleichen Verfahren herstellen wie die vorangehende Ausführungsform. Unterschiedlich zur vorangehenden Ausführungsform ist, daß sowohl die Source-Elektrode 6 als auch die Drain-Elektrode 7 über dem Zwischenbereich 9 enden und daß die Drain-Elektrode 7 als Feldplatte für den Drain-Bereich 2 verwendet wird. Hier ergibt sich neben den vorstehenden Vorteilen der Vorteil einer Anhebung der Durchbruchspannung in einem Fall, wo für die Durchbruchspannung die Umgebung der Grenze zwischen dem Drain-Bereich 2 und dem Zwischenbereich 9 bestimmend ist. Bei dieser Ausführungsform ist die Durchbruchspannung um ungefähr 20 V gegenüber der der vorhergehenden Ausführungsform angehoben.

Ausführungsform 3

F i g. 8 ist eine Schnittansicht einer wiederum weiteren Ausführungsform der Erfindung. Diese Ausführungsform ist derart, daß anstelle den Drain-Bereich und den Zwischenbereich 9 nebeneinander anzuordnen wie bei der Ausführungsform 1, der Drain-Bereich 2 innerhalb des Zwischenbereichs 9 angeordnet ist.

Das Herstellungsverfahren dieser Ausführungsform wird nun unter Bezugnahme auf die Fig.9A bis 9E beschrieben.

Nach stufenförmiger Ausbildung eines SiC>2-Films 10 auf einem n-Siliziumsubstrat 1 werden zur Bildung eines Zwischenbereichs 9 Bor-Ionen 12 implantiert und ferner eine thermische Diffusion ausgeführt (Fig.9A). Nach Entfernen des SiO2-Filns 10 wird ein SiO₂-FiIm 11 durch thermische Oxidation ausgebildet. Ferner wird eine polykristalline Siliziumschicht 51 auf den SiO₂-FiIm 11 abgeschieden (Fig.9B). Durch selektives Ätzen der polykristallinen Siliziumschicht 51 wird eine Gate-Elektrode 5 ausgebildet. Danach werden unter Verwendung der Gate-Elektrode 5 als Maske zur Bildung eines Widerstandsbereichs 4 Bor-Ionen 14 implantiert (Fig.9C).,Nachfolgend wird ein SiO₂-FiIm 13, welcher sich von über der Gate-Elektrode 5 auf der. SiO₂-FiIm 11 erstreckt und an einem Teil über einer Zwischenstelle des Zwischenbereichs 9 endet, auf einer ausgewählten Fläche ausgebildet. Danach wird unter Verwendung des SiO₂-FiImS 13 und der Gate-Elektrode 5 als Maske zur Ausbildung eines Source-Bereichs 3 und eines Drain-Be reichs 2 innerhalb des Zwischenbereichs 9 eine Diffusion von Bor durchgeführt (F i g. 9D). Danach werden eine Phosphorsilikatglas-Film 15 und eine Source-Elektrode 6 sowie eine Drain-Elektrode 7 nach den gleichen Verfahrensschritten wie in Ausführungsform 1 ausgebildet (F ig. 9E).

Bei dem FET dieser Ausführungsform ist der Endtei

ίο des Drain-Bereichs 2 innerhalb des Zwischenbereichs 9 eingeschlossen. Deshalb wird die Durchbruchspannung eines pn-Übergangs durch das Ende des Zwischenbe reichs 9 bestimmt und wird daher größer als diejenige der Ausführungsformen 1 und 2. Im Falle der zuletz beschriebenen Ausführungsform wurde ein Wert von 240 V als Durchbruchspannung des pn-Übergangs erzielt, jedoch wurde die Durchbruchsspannung des MIS-FET durch einen anderen Teil begrenzt und lag etwa bei 210 V. Nichtsdestoweniger ist diese letzte Ausführungsform ein äußerst hervorragender Aufbau für Hochspannungs-MIS-FET's.

Wie oben beschrieben, sind die MIS-I ET's gemäß der Erfindung hochstabil und haben hohe Durchbruchspan nung.

Es liegt auf der Hand, daß sich die Erfindung nicht auf die vorstehenden Beispiele beschränkt, sondern daß zahlreiche weitere Abwandlungen möglich sind.

Beispielsweise können bekannte Halbleiter, wie Ge GaAs, InP oder InSb anstelle von Si für das Halbleitersubstrat verwendet werden. In den vorstehenden Ausführungsformen werden ein SiO₂-FiIm als Isolationsschicht auf dem Halbleitersubstrat und ein SiO2/P2O5-Film als Passivierungsschicht verwendet Anstatt dessen können ein

Si₃N₄-FiIm₁AI₂O₃-FiIm,

SiO₂/P₂O₅-Film (Phosphorsilikatglas-Film),

SiO₂/PbO-Film(Bieisilikatglas-Film),

SiO₂/P₂O₅-Film(Borsilikatglas-FiIm),

ein Doppelfilm als Kombination zweier Filme,

wie etwa von SiO₂- und SiO₂ZP₂Os-Filmen, SiO₂- und AI₂O₃-Filmen usw., verwendet werden.

Ferner kann ein Metall, wie Mo oder Al, anstelle des polykristallinen Silizium für die Gate-Elektrode verwendet werden. Bei Verwendung von polykristallinem Silizium für die Gate-Elektrode läßt sich die Schwellspannung des Isolierschicht-Feldeffekttransistors durch geeignete Zugabe eines Fremdstoffs zur Siliziumschichi steuern.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Isolierschicht-Feldeffekttransistor mit einem Halbleitersubstrat einer ersten Leitungstyps, in dem eine Source- und eine Drain-Zone eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps und ein von der Drain-Zone ausgehender, von der Source-Zone durch einen den Kanal bildenden Oberflächenabschnitt des Substrats getrennter Widerstandsbereich des zweiten Leitungstyps mit einer geringeren Fremdstoffkonzentration als derjenigen der Drain-Zone angeordnet sind, mit einer ersten Isolierschicht und einer Gate-Elektrode über dem als Kanal wirkenden Oberflächenabschnitt des Substrats, mit einer zweiten Isolierschicht, die wenigstens über der Gate-Elektrode und über dem Widerstandsbereich angeordnet ist. mit einer Drain-Elektrode und mit einer Source-Elektrode, die sich von der Source-Zone bis mindestens über den Widerstandsbereich erstreckt, dadurch gekennzeichnet, daß zwischen dem Widerstandsbereich (4) und der Drain-Zone (2) ein Zwischenbereich (9) des zweiten Leitungstyps mit einer Fremdstoffkonzentration, die zwischen den Frcmdstoffkonzentrationen der Drain-Zone und des Widerstandsbereichs liegt, angeordnet ist und daß die Source-Elektrode (6) sich bis über den Zwischenbereich (9) erstreckt.

2. Isolierschicht-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolierschicht (15) sich bis über die Drain-Zone (2) erstreckt und daß die Drain-Elektrode (7) sich von der Drain-Zone (2) bis über den Zwischenbereich (9) erstreckt.

3. Isolierschicht-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Widerstandsbereich (9) die Drain-Zone (2) an der Oberfläche des Substrats (J) vollständig umgibt.

4. Isolierschicht-Feldeffekttransistor nach Anspruch 3, dadurch gekennzeichnet, daß die Tiefe des Zwischenbereichs (9) im Substrat (1) größer ist als die Tiefe der Drain-Zone (2).

5. Isolierschicht-Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Fremdstoffkonzentration des Zwischenbereichs (9) niedriger als Ι0~² mal die Fremdstoffkonzentration des Drain-Bereichs(2) ist.

6. Isolierschicht-Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß die Gesamtfremdstoffmenge des Widerstandsbereichs (4) niedriger als 10-' mal die Gesamtfremdstoff menge des Zwischenbereichs (9) ist.

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