JPS59188976A - Ｍｏｓ電界効果トランジスタ - Google Patents

Ｍｏｓ電界効果トランジスタ

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JPS59188976A
JPS59188976A JP58063888A JP6388883A JPS59188976A JP S59188976 A JPS59188976 A JP S59188976A JP 58063888 A JP58063888 A JP 58063888A JP 6388883 A JP6388883 A JP 6388883A JP S59188976 A JPS59188976 A JP S59188976A
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JP
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drain
region
gate
epitaxial layer
source
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JP58063888A
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Osamu Ishikawa
修 石川
Takeya Ezaki
豪弥 江崎
Masabumi Kubota
正文 久保田
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御電極層・絶縁物層・半導体基板の三層構
造を有するＭＯ８電界効果トランジスタに関するもので
ある。
従来例の構成とその問題点 基板の主面に対し垂直方向に電流が流れるいわゆる縦型
構造を有するＭＯ３電界効果トランジスタを高周波電力
用に用いる場合には次の問題点を解決しなければならな
い。
（１）帰還容量となるゲート・ドレイン間の容量はでき
るだけ小さくし、電力利得の低下を防止する。　　　　
　。
（２）高いバイアス電圧でも動作する様に１．ゲート・
ドレイン間及びゲート・ソース間耐圧を十分確保できる
構造とする。
（３）チャネルのオン抵抗が低い。
第１図は、従来の縦型構造を有するＭＯ３電界効果トラ
ンジスタの断面構造図である。第１図において、ソース
となるＮ＋型半導体基板１に、Ｐ＋型エピタキシャル層
２及びＰ−型エピタキシャル＋ 層３が積層される。ドレインとなるＮ　型領域４及びチ
ャンネルストップ領域６及び６がそれぞれ拡散によって
形成される。基板表面上には、熱酸化等の方法によシ形
成したフィールド酸化膜７゜ゲート酸化膜８．ゲート電
極９が形成されている。
ゲート酸化膜８及びゲート電極９の一端は、ドレインと
なるＮ　型領域ｆ４の一部と重なっており、一方他の端
にはＶ字形状の溝が形成されその側面は、ソースと同じ
導電型のＮ　型ドリフト領域１０が形成され、ソースと
なるＮ　型半導体基板１に接続されている。１１は表面
保護絶縁膜、１２はドレイン電極である。
第１図に示した従来例においては、ドレイン電極１２及
びゲート電極９にプラス電圧を印加し、ソースとなるＮ
　型半導体基板１を接地することによシ、ゲート酸化膜
８の下に発生したチャンネルに沿って電流が流れトラン
ジスタは動作する。
この様なＭＯ８電界効果トランジスタを高周波領域で大
電力動作させる場合には、極めて大きな問題が発生する
。即ち、ゲート酸化膜８を介してドレインとなる　Ｎ型
領域４がゲート電極９と重なっている為、ゲート・ドレ
イン間の容量が大きくトランジスタの利得が小さい。さ
らには、ドレイン電極１２は表面保護絶縁膜１１を介し
て、ゲート電極９と重なっているので、ゲート・ドレイ
ン間容量は一層増加し、利得はさらに低下する。ドレイ
ン電極１２とゲート電極９０重なり幅りは、通常のマス
ク合わせを用いる限シ必ず発生し、避けることができな
い。
又、従来のＭＯＳ）ランジスタではチャネルを形成する
Ｐ−型エピタキシャル層３は電気的にどの点にも接続さ
れていす、浮いた状態にある為、ドレイン電極１２とソ
ースとなるＮ　型半導体基板に電圧が印加された場合、
低い電圧でパンチ・スルー現象が発生し、導′通してし
まう。即ち、等測的にＮ　型領域４をコレクタ、Ｐ−型
エピタキシャル層３及びＰ　型エピタキシャル層２をベ
ース、Ｎ　型半導体基板１をエミッタとするバイポーラ
トランジスタのＢ　ＶＣＥＯ（ベースを開放端とした場
合の、コレクタ・エミッタ間の耐圧）に等しく、バイポ
ーラトランジスタｈｒｅ（電流増幅率）に大きく左右さ
れ、本来の接合耐圧より低下する。
以上、従来の縦型構造を有するＭＯ３電界効果トランジ
スタでは、ゲート・ドレイン間の容量が極めて犬キ＜、
〃−ス・ドレイン間の耐圧が低いので、高周波領域で大
電力動作させることは非常に困難であった。
発明−の目的 本発明の目的は、帰還容量となるゲート・ドレイン間の
容量を低減し利得を改善すると共に、ソース・ドレイン
間の耐圧を向上させ、高周波領域で大電力動作可能な縦
型構造を有するＭＯ３電界効果トランジスタを提供する
ことにある。
発明の構成 本発明は、縦型構造を有するＭＯ３電界効果トランジス
タにおいて一導電型の半導体基板をトレインとし、基板
上に積層された反対導電型のチャンネル層中に一導電型
のソースを形成しチャンネル層と接続し同電位に保ち、
表面に形成されたゲートに隣接しソースと反対側に位置
する半導体基板に到達する基板凹部を有し、この基板凹
部の側面及び底面がドレインと同一導電型の領域となっ
ていることを特徴とする。
実施例の説明 以下図面を参照しさらに詳細に本発明について説明を行
なう。□ 第２図は本発明のＭＯ３電界効果トランジスタの一実施
例の断面構造図である。本図において、第１図と等価な
構成部分には同一の参照番号あるいは記号を付して示す
。
ドレインとなるＮ　型半導体基板１３上には、ドリフト
領域となるＮ−型エピタキシャル層１４及びチャンネル
層となるＰ型エピタキシャル層１６を形成しである。１
６はＰ型エピタキシャル腎６へのコンタクト抵抗を下げ
る為のＰ型拡散領域であるだソース領域となるＮ　型拡
散領域１７と、Ｐ型エピタキシャル層１５はＰ　型拡散
領域１６を介して、ソース電極１８で同電位に保たれる
。
ゲート酸化膜８及びゲート電極９の一端は、ソース領域
となるＮ　型拡散領域１７と一部重なっているが他端に
は隣接してＮ−型エピタキシャル層に届くＶ字形状の溝
１９が形成されている。７字形状の溝１９の側面及び底
面は基板と同一導電型のＨ型拡散領域２ｏが形成される
。又、７字形状の溝１９の上部には、表面保護絶縁膜１
１を介してシールド電極２１が配置されておシ、ソース
電極１８と電気的に接続される。
以上説明したように本発明においては、基板をドレイン
とし、しかもゲート酸化腹積にＶ字形状の溝を形成しで
ある為にゲート・ドレイン間の容量を極めて小さくする
ことができる。即ち、ドレインである基板からゲートを
見た場合その間にはソースと同電位（ソースは接地する
）に保たれたＰ型エピタキシャル層１５が介在し等価的
にシールドされた状態になるので、ゲート・ドレイン間
の容量は激減する。さらに、Ｐ型エピタキシャル層１５
から伸びた空乏層も同様の働きをするので、ＭＯ３％ｉ
界効果トランジスタのドレインにプラス電圧が加えられ
た状態でトランジスタがオフの場合には特にゲート・ド
レイン間の容量は小さく、従来の例の様にトランジスタ
のオン・オフに関係なく常にゲート酸化膜及び表面保護
絶縁膜の厚み及びその重なりの程度で決定される大きな
ゲート・ドレイン間の容量が存在することがないので、
高周波領域における利得を大幅に改善することができる
０ 他方、ゲート・ソース間の耐圧の点について本発明は、
Ｐ型エピタキシャル層１６とソース領域となるＮ　型拡
散領域１７をソース電極１８を用いて同電位にして接地
しているので、従来例で見ら・れた様な等価的なバイポ
ーラトランジスタ（Ｎ＋Ｍ拡散１ｔ［１７をエミッタ、
Ｐ型エピタキシャル層１６をベース、Ｎ〜型エピタキシ
ャル層１４をコレクタとするバイポーラトランジスタ）
のエミッタ・コレクタ間の耐圧低下の現象は発生しにく
い。さらに、ドリフト領域となるＮ−型エピタキシャル
層１４の不純物濃度が低く且つそのエピタキシャル層の
厚みを厚くすれば１００ｖ以上の高い耐圧を確保できる
。７字形状の溝１９上に、表面保護絶縁膜１１を介して
シールド電極２１を配置し、ソース電位と同電位にすれ
ば空乏層を制御でき一層高耐圧化を図ることが可能であ
る。
チャネルのオン抵抗に関しては、７字形状の溝１９の側
面及び底面に位置するＮ型”拡散領域２０の、■字形状
底面及びその近傍の不純物濃度を高くすることによシ耐
圧を低下させることなく、下げることが可能である。
本発明の一実施例として、ゲート酸化膜に隣接して形成
する基板凹部としてＶ字形状の溝をｆｌｌに詳細な説明
を加えだが、Ｕ字又は矩形状とな９ていても同様な効果
を得られることは言うまでもない。
発明の効果 本発明により次の様な効果が持たらされる。
ｍ　　ゲートとドレインが、間に介在する接地されたチ
ャンネル層によシ−ルド電 ト・ドレイ／間の容量を小さくすることができ、高周波
領域における利得を大幅に改善することができる。
（ＩＩ）　　ソース・トレイン間耐圧の低下が少なく、
１ｏｏｖ以上確保することができるので大電力動作が可
能である。
＋１１ｉ＋　　基板凹部の底面及びその近傍の不純物濃
度を、側面に比べ高くすることによりオン抵抗を下げる
ヒとができ、大電流化することができる。
【図面の簡単な説明】
第１図は従来のＭＯ８電界効果トランジスタの断面構造
図、第２図は本発明のＭＯ８電界効果トランジスタの一
実施例の断面構造図である。 ８・・・・・・ゲート酸化膜、９・・・・・・ゲート電
極、１３・・・・・・Ｎ＋型半導抹基“板（ドレイン）
、１４・・・・・・Ｎ−型エピタキシャル層（ドリフト
領域）、１５・・・・・・Ｐ型エピタキシャル層（チャ
ンネル層）、１７・・・・・・Ｎ＋型拡散領域（ソース
）、１８・・・・・・ソース電極、１９・・・・・・Ｖ
字形状の溝、２０・・・・・・Ｎ型拡散領域、２１・・
・・・・シールド電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 り 第２図

Claims (4)

    【特許請求の範囲】
  1. （１）−導電型の半導体基板よりなるドレイン領域と、
    前記半導体基板の表面に積層された反対導電型のエピタ
    キシャル層内に形成され且つこのエピタキシャル層に接
    続された一導電型のソース領域と、前記エピタキシャル
    層上に形成され前記ソース領域に隣接するゲート絶縁膜
    及びゲート電極と、前記ゲート絶縁膜及びゲート電極に
    隣接すると共に前記ソース領域と反対側に位置し前記エ
    ピタキシャル層を貫通し前記ドレイン領域に到達する基
    板凹部と、前記基板凹部の側面及び底面に形成された前
    記ドレイン領域と同一導電型の領域を有することを特徴
    とするＭＯ８電界効果トランジスタ。
  2. （２）　　エピタキシャル層を貫通しドレイン領域に到
    達する基板凹部が、７字、Ｕ字又は矩形状となっている
    ことを特徴とする特許請求め範囲第１項記載のＭＯ３電
    界効果トランジスタ。
  3. （３）基板凹部の側面及び底面に形成されたドレイン領
    域と同一導電型の領域の、側面と底面の不純物濃度が異
    なっていることを特徴とする特許請求の範囲第１項記載
    のＭＯ３電界効果トランジスタ。
  4. （４）　　エピタキシャル層を貫通し、ドレイン領域に
    到達する基板凹部上に、絶縁膜を介して電極を配置し、
    この電極とソース領域と接続されていることを特徴とす
    る特許請求の範囲第１項記載のＭＯ３電界効果トランジ
    スタ。
JP58063888A 1983-04-12 1983-04-12 Ｍｏｓ電界効果トランジスタ Pending JPS59188976A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504360A (en) * 1990-09-24 1996-04-02 Nippondenso Co., Ltd. Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown
JP2002246595A (ja) * 2001-02-19 2002-08-30 Shindengen Electric Mfg Co Ltd トランジスタ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device

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