JP2581247B2 - 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 - Google Patents
伝導度変調型ｍｉｓｆｅｔを備えた半導体装置Info
- Publication number
- JP2581247B2 JP2581247B2 JP2054486A JP5448690A JP2581247B2 JP 2581247 B2 JP2581247 B2 JP 2581247B2 JP 2054486 A JP2054486 A JP 2054486A JP 5448690 A JP5448690 A JP 5448690A JP 2581247 B2 JP2581247 B2 JP 2581247B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity
- type
- region
- semiconductor device
- carrier injection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、片面総電極の伝導度変調型MISFETを備えた
半導体装置に関する。
半導体装置に関する。
従来、伝導度変調型MISFET（IGBT）を備えた半導体装
置の構造は、第14図に示すように、p+型層の少数キャリ
ア注入層１上に順次積層されたれたn+型バッファ層２及
びドレイン層としてのn-型の伝導度変調層３と、ゲート
酸化膜４上のポリシリコンゲート５をマスクとして伝導
度変調層３表面側にセルフアラインにより拡散形成され
たｐ型ベース領域６及びn+型ソース領域７と、ポリシリ
コンゲート５上に導電接触するゲート電極８と、ｐ型ベ
ース領域６のp+型コンタクト領域９及びn+型ソース領域
７に導電接触するソース電極10と、裏面側で少数キャリ
ア注入層１に被着されたドレイン電極11と、を備えるも
のである。
置の構造は、第14図に示すように、p+型層の少数キャリ
ア注入層１上に順次積層されたれたn+型バッファ層２及
びドレイン層としてのn-型の伝導度変調層３と、ゲート
酸化膜４上のポリシリコンゲート５をマスクとして伝導
度変調層３表面側にセルフアラインにより拡散形成され
たｐ型ベース領域６及びn+型ソース領域７と、ポリシリ
コンゲート５上に導電接触するゲート電極８と、ｐ型ベ
ース領域６のp+型コンタクト領域９及びn+型ソース領域
７に導電接触するソース電極10と、裏面側で少数キャリ
ア注入層１に被着されたドレイン電極11と、を備えるも
のである。
ゲート電圧が印加されると、ｐ型ベース６の表面に形
成される反転層を介して図示実線矢印の如く、電子（多
数キャリア）が伝導度変調層３を縦方向に流れると共
に、少数キャリア注入層１から正孔（少数キャリア）が
図示破線矢印の如く伝導度変調層３内に注入され、これ
により伝導度変調状態が誘起され、伝導度変調層３内の
抵抗が低くなるので、大電流容量を得ることができる。
成される反転層を介して図示実線矢印の如く、電子（多
数キャリア）が伝導度変調層３を縦方向に流れると共
に、少数キャリア注入層１から正孔（少数キャリア）が
図示破線矢印の如く伝導度変調層３内に注入され、これ
により伝導度変調状態が誘起され、伝導度変調層３内の
抵抗が低くなるので、大電流容量を得ることができる。
単一のIGBT素子では問題とならないが、複数のIGBT素
子やIGBT素子以外の素子を同一半導体基板上に作製した
半導体装置にあっては次の問題点がある。
子やIGBT素子以外の素子を同一半導体基板上に作製した
半導体装置にあっては次の問題点がある。
即ち、従来のIGBT素子はゲート電極８及びソース電極
10を表面側に備え、一方ドレイン電極11が裏面側に被着
しているから、表面側のpn接合分離等の素子間分離は勿
論、裏面側にも素子間分離技術を施す必要があり、技術
的にもコスト的にも大きな問題となる。また、この問題
を仮に解決したとしても、各素子間の配線が両面間を行
き来する事態となり、配線実装方法が困難となる。
10を表面側に備え、一方ドレイン電極11が裏面側に被着
しているから、表面側のpn接合分離等の素子間分離は勿
論、裏面側にも素子間分離技術を施す必要があり、技術
的にもコスト的にも大きな問題となる。また、この問題
を仮に解決したとしても、各素子間の配線が両面間を行
き来する事態となり、配線実装方法が困難となる。
そこで、本発明の課題は、少数キャリア注入層上に伝
導度変調層を積層せずに、逆に伝導度変調層の表面側に
少数キャリア注入部を設けることにより、実質的に縦型
構造で大電流容量化を損なわずに、総電極を共に同一表
面上に有する伝導度変調型MISFETを備えた半導体装置を
提供することにある。
導度変調層を積層せずに、逆に伝導度変調層の表面側に
少数キャリア注入部を設けることにより、実質的に縦型
構造で大電流容量化を損なわずに、総電極を共に同一表
面上に有する伝導度変調型MISFETを備えた半導体装置を
提供することにある。
上記課題を解決するために、まず第１に本発明の講じ
た手段は、第１導電型埋込層を有し、この上の第１導電
型の伝導度変調層の表面側に２重拡散で形成された第２
導電型領域及び第１導電型領域を含むMIS部と、その伝
導度変調層の表面側でMIS部に対する隔離領域にて形成
された第２導電型の少数キャリア注入部とを有するもの
である。例えば伝導度変調層の表面側でMIS部と少数キ
ャリア注入部との間には第１導電型の空乏層端ストッパ
が形成されている場合や、少数キャリア注入部を取り囲
む第１導電型の少数キャリア注入抑制領域が形成されて
いる場合もある。そしてこの少数キャリア注入部が第１
導電型埋込層に接触している場合もある。
た手段は、第１導電型埋込層を有し、この上の第１導電
型の伝導度変調層の表面側に２重拡散で形成された第２
導電型領域及び第１導電型領域を含むMIS部と、その伝
導度変調層の表面側でMIS部に対する隔離領域にて形成
された第２導電型の少数キャリア注入部とを有するもの
である。例えば伝導度変調層の表面側でMIS部と少数キ
ャリア注入部との間には第１導電型の空乏層端ストッパ
が形成されている場合や、少数キャリア注入部を取り囲
む第１導電型の少数キャリア注入抑制領域が形成されて
いる場合もある。そしてこの少数キャリア注入部が第１
導電型埋込層に接触している場合もある。
第２に本発明の講じた手段は、第１の手段に加えて、
伝導度変調層の表面側に形成された第１導電型の多数キ
ャリア抽出部と、少数キャリア注入部と当該多数キャリ
ア抽出部とを接続する抵抗膜とを有するものである。か
かる手段においては、多数キャリア抽出部は少数キャリ
ア注入部とMIS部との間に形成され、当該多数キャリア
抽出部のみを取り込む第１導電型のウォール領域が形成
されている場合や、少数キャリア注入部と多数キャリア
抽出部が第１導電型のウォール領域に形成されている場
合もある。また第１及び第２の手段においては、フィー
ルドプレートが少なくとも少数キャリア注入部とMIS部
との絶縁膜上に形成される。
伝導度変調層の表面側に形成された第１導電型の多数キ
ャリア抽出部と、少数キャリア注入部と当該多数キャリ
ア抽出部とを接続する抵抗膜とを有するものである。か
かる手段においては、多数キャリア抽出部は少数キャリ
ア注入部とMIS部との間に形成され、当該多数キャリア
抽出部のみを取り込む第１導電型のウォール領域が形成
されている場合や、少数キャリア注入部と多数キャリア
抽出部が第１導電型のウォール領域に形成されている場
合もある。また第１及び第２の手段においては、フィー
ルドプレートが少なくとも少数キャリア注入部とMIS部
との絶縁膜上に形成される。
第３に本発明の講じた手段は、第１の手段における第
１導電型埋込層に代えて、第２導電型半導体基板や第２
導電型埋込層などの第２導電型層とし、この第２導電型
層と上記第１導電型領域とを導電接続させた構造とした
ものである。勿論、かかる構造においても、伝導度変調
層の表面側に形成された少数キャリア注入部を取り囲む
第１導電型の少数キャリア注入抑制領域が形成されてい
る場合や、伝導度変調層の表面側に第１導電型の多数キ
ャリア抽出部を形成し、上記少数キャリア注入部とこの
多数キャリア抽出部を抵抗膜を介して接続する場合もあ
る。後者の場合にあっては、少数キャリア注入部及び多
数キャリア抽出部が第１導電型のウォール領域に形成さ
れていても良い。
１導電型埋込層に代えて、第２導電型半導体基板や第２
導電型埋込層などの第２導電型層とし、この第２導電型
層と上記第１導電型領域とを導電接続させた構造とした
ものである。勿論、かかる構造においても、伝導度変調
層の表面側に形成された少数キャリア注入部を取り囲む
第１導電型の少数キャリア注入抑制領域が形成されてい
る場合や、伝導度変調層の表面側に第１導電型の多数キ
ャリア抽出部を形成し、上記少数キャリア注入部とこの
多数キャリア抽出部を抵抗膜を介して接続する場合もあ
る。後者の場合にあっては、少数キャリア注入部及び多
数キャリア抽出部が第１導電型のウォール領域に形成さ
れていても良い。
まず第１の手段によれば、MIS部のゲート電極及び第
１導電型領域に接続する電極の取り出し側に少数キャリ
ア注入部に接続すべき電極が配されるので、片面総電極
を備えた伝導度変調型MISFETを含む半導体装置が実現さ
れる。
１導電型領域に接続する電極の取り出し側に少数キャリ
ア注入部に接続すべき電極が配されるので、片面総電極
を備えた伝導度変調型MISFETを含む半導体装置が実現さ
れる。
多数キャリアはMIS部から伝導度変調層を縦方向に流
れ、埋込層に達し、それを横方向に流れた後、伝導度変
調層を介して少数キャリア注入部へ向かうが、同時に少
数キャリア注入部からは少数キャリアが伝導度変調層内
に注入されるので、伝導度変調状態が誘起され、したが
って、大電流容量が得られる。素子占有面積を縮小化す
るために、MIS部と少数キャリア注入部との隔離距離を
短くすると、第２導電型領域から伝導度変調層へ横方向
に拡大する空乏層端が少数キャリア注入部に容易に達
し、これによりパンチスルー（リーチスルー）が起こる
ので、耐圧が低下するが、両者間に高濃度第１導電型の
空乏層端ストッパを形成した場合には、ここで空乏層端
の横方向拡大が阻止され、ドレイン電圧を高めてもリー
チスルーが起こり難く、素子占有面積を抑制しながら従
来のIGBTとほぼ同様の高耐圧が得られる。
れ、埋込層に達し、それを横方向に流れた後、伝導度変
調層を介して少数キャリア注入部へ向かうが、同時に少
数キャリア注入部からは少数キャリアが伝導度変調層内
に注入されるので、伝導度変調状態が誘起され、したが
って、大電流容量が得られる。素子占有面積を縮小化す
るために、MIS部と少数キャリア注入部との隔離距離を
短くすると、第２導電型領域から伝導度変調層へ横方向
に拡大する空乏層端が少数キャリア注入部に容易に達
し、これによりパンチスルー（リーチスルー）が起こる
ので、耐圧が低下するが、両者間に高濃度第１導電型の
空乏層端ストッパを形成した場合には、ここで空乏層端
の横方向拡大が阻止され、ドレイン電圧を高めてもリー
チスルーが起こり難く、素子占有面積を抑制しながら従
来のIGBTとほぼ同様の高耐圧が得られる。
また少数キャリア注入部を取り囲む第１導電型の少数
キャリア注入抑制領域が形成された場合には、空乏層端
ストッパ機能として高耐圧が確保されると共に、ターン
オフ時間が短縮される。また素子面積の増大も回避でき
る。
キャリア注入抑制領域が形成された場合には、空乏層端
ストッパ機能として高耐圧が確保されると共に、ターン
オフ時間が短縮される。また素子面積の増大も回避でき
る。
ところで、上記構造をPN接合分離の集積回路に適用し
た場合、少数キャリア注入抑制領域下に第２導電型の伝
導度変調層が位置するが、ドレイン電圧を高めると、第
２導電型領域から伝導度変調層へ横方向に拡大する空乏
層端がアイソレイション領域から伝導度変調層へ拡大す
る空乏層端に相接触するおそれがある。そこで少数キャ
リア注入抑制領域を第１導電型埋込層に接触させた構造
を採用し、このウォール状の少数キャリア注入抑制領域
でアイソレイション領域からの空乏層端の拡大を阻止す
ることにより、耐圧低下が防止されると共に、アイソレ
イション領域とMIS部の距離の短縮化により高密度集積
化が実現される。
た場合、少数キャリア注入抑制領域下に第２導電型の伝
導度変調層が位置するが、ドレイン電圧を高めると、第
２導電型領域から伝導度変調層へ横方向に拡大する空乏
層端がアイソレイション領域から伝導度変調層へ拡大す
る空乏層端に相接触するおそれがある。そこで少数キャ
リア注入抑制領域を第１導電型埋込層に接触させた構造
を採用し、このウォール状の少数キャリア注入抑制領域
でアイソレイション領域からの空乏層端の拡大を阻止す
ることにより、耐圧低下が防止されると共に、アイソレ
イション領域とMIS部の距離の短縮化により高密度集積
化が実現される。
次に第２の手段によれば、ターンオン期間において第
２導電型の少数キャリア注入領域，第１導電型の伝導度
変調領域及び第２導電型領域が作る寄生トランジスタを
介して伝導度変調領域へ少数キャリアが注入される以前
に、MIS部から注入された多数キャリアが多数キャリア
抽出部から抵抗膜を介して流れるので、抵抗膜の電圧降
下の増大によって上記寄生トランジスタを急速にオン状
態とする。これにより伝導度変調状態がより早く起こ
る。
２導電型の少数キャリア注入領域，第１導電型の伝導度
変調領域及び第２導電型領域が作る寄生トランジスタを
介して伝導度変調領域へ少数キャリアが注入される以前
に、MIS部から注入された多数キャリアが多数キャリア
抽出部から抵抗膜を介して流れるので、抵抗膜の電圧降
下の増大によって上記寄生トランジスタを急速にオン状
態とする。これにより伝導度変調状態がより早く起こ
る。
少数キャリア注入部とMIS部との間に多数キャリア抽
出部が形成され、この多数キャリア抽出部のみを取り込
む第１導電型のウォール領域が形成されている場合に
は、素子占有面積の縮小化と高耐圧化が実現される。
出部が形成され、この多数キャリア抽出部のみを取り込
む第１導電型のウォール領域が形成されている場合に
は、素子占有面積の縮小化と高耐圧化が実現される。
更に、少数キャリア注入部と多数キャリア抽出部が第
１導電型のウォール領域に形成されている場合には、高
耐圧が得られると共に、第１導電型のウォールが少数キ
ャリア注入抑制領域として機能するので、ターンオフ時
間の短縮やラッチアップ防止が図れる。
１導電型のウォール領域に形成されている場合には、高
耐圧が得られると共に、第１導電型のウォールが少数キ
ャリア注入抑制領域として機能するので、ターンオフ時
間の短縮やラッチアップ防止が図れる。
空乏層端の接触を防止するため、上記の如き、第１導
電型の少数キャリア注入抑制領域やウォール領域が形成
されるが、これに限らず、フィールドプレートを少なく
とも少数キャリア注入部と前記MIS部との絶縁膜上に形
成すると、空乏電界の集中を緩和して耐圧の低下を抑制
することができる。
電型の少数キャリア注入抑制領域やウォール領域が形成
されるが、これに限らず、フィールドプレートを少なく
とも少数キャリア注入部と前記MIS部との絶縁膜上に形
成すると、空乏電界の集中を緩和して耐圧の低下を抑制
することができる。
上記第１及び第２の手段においては、ターンオン期間
においては、第１導電型の埋込層を介して少数キャリア
がMIS部直下の伝導度変調層に導入され、早期に伝導度
変調層状態が誘起するが、その後は伝導度変調層を介し
て主に電流が流れることになる。またドレイン電圧を高
めると、MIS部の第２導電型領域から空乏層端が伝導度
変調層を超えて第１導電型の埋込層内まで拡大し、これ
に伴い第２導電型領域内の空乏層端が第１導電型領域に
接触してパンチスルーを起こす。そこで第１導電型の埋
込層はタンーンオン期間の短縮の意義を有するだけであ
るから、本発明の第３の手段としては、このタンーンオ
ン期間の短縮を期せず、むしろ耐圧向上を期すべく、第
１導電型の埋込層の代わるに第２導電型層とすると共
に、この第２導電型層とMIS部の第１導電型領域とを導
電接触する。かかる構造においては、ドレイン電圧を高
めるにつれ、MIS部の第２導電型領域から空乏層端が伝
導度変調層内を拡大すると共に、これとは反対方向に第
２導電型層から空乏層端が伝導度変調層内を拡大して、
両空乏層端が会合する。この後は第２導電型層内の空乏
層端が拡大するため、第２導電型領域内の空乏電界が緩
和されることになるから、第２導電型領域内でのパンチ
スルーが起こり難く、したがって高耐圧素子が得られ
る。
においては、第１導電型の埋込層を介して少数キャリア
がMIS部直下の伝導度変調層に導入され、早期に伝導度
変調層状態が誘起するが、その後は伝導度変調層を介し
て主に電流が流れることになる。またドレイン電圧を高
めると、MIS部の第２導電型領域から空乏層端が伝導度
変調層を超えて第１導電型の埋込層内まで拡大し、これ
に伴い第２導電型領域内の空乏層端が第１導電型領域に
接触してパンチスルーを起こす。そこで第１導電型の埋
込層はタンーンオン期間の短縮の意義を有するだけであ
るから、本発明の第３の手段としては、このタンーンオ
ン期間の短縮を期せず、むしろ耐圧向上を期すべく、第
１導電型の埋込層の代わるに第２導電型層とすると共
に、この第２導電型層とMIS部の第１導電型領域とを導
電接触する。かかる構造においては、ドレイン電圧を高
めるにつれ、MIS部の第２導電型領域から空乏層端が伝
導度変調層内を拡大すると共に、これとは反対方向に第
２導電型層から空乏層端が伝導度変調層内を拡大して、
両空乏層端が会合する。この後は第２導電型層内の空乏
層端が拡大するため、第２導電型領域内の空乏電界が緩
和されることになるから、第２導電型領域内でのパンチ
スルーが起こり難く、したがって高耐圧素子が得られ
る。
この所謂リサーフ型の素子構造においても、少数キャ
リア注入部の周りに第１導電型の少数キャリア注入抑制
領域を形成することにより、空乏層端ストッパ機能とし
て高耐圧が確保されると共にターンオフ時間が短縮され
る。また素子面積の増大も回避できる。
リア注入部の周りに第１導電型の少数キャリア注入抑制
領域を形成することにより、空乏層端ストッパ機能とし
て高耐圧が確保されると共にターンオフ時間が短縮され
る。また素子面積の増大も回避できる。
また伝導度変調層の表面側に第１導電型の多数キャリ
ア抽出部を形成し、この多数キャリア抽出部と少数キャ
リア注入部とを抵抗膜で形成した場合には、ターオフ期
間を短縮することができる。
ア抽出部を形成し、この多数キャリア抽出部と少数キャ
リア注入部とを抵抗膜で形成した場合には、ターオフ期
間を短縮することができる。
更に、少数キャリア注入部と多数キャリア抽出部が第
１導電型のウォール領域に形成されている場合には、高
耐圧化、ターンオフ時間の短縮及びラッチアップ防止が
図れる。
１導電型のウォール領域に形成されている場合には、高
耐圧化、ターンオフ時間の短縮及びラッチアップ防止が
図れる。
次に、本発明の実施例を添付図面に基づいて説明す
る。
る。
第１実施例 第１図は、本発明の第１実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。
SFETを示す構造縦断面図である。
この半導体装置20は、ｎ型不純物高濃度の埋込層21上
にエピキシャル成長されたドレイン層としてのn-型伝導
度変調型22と、ストライプ上のポリシリコンゲート23を
マスクとして２重拡散により伝導度変調層22の表面側に
形成されたｐ型ベース領域24及びn+型ソース領域25とを
備えている。ポリシリコンゲート23にはゲート電極Ｇが
導電接触し、ｐ型ベース領域24のp+型コンタクト領域26
及びn+型ソース領域25にはソース電極Ｓが導電接触して
いる。ポリシリコンゲート23とこの直下のゲート酸化膜
27及び伝導度変調層22の表面側はMOS部（MIS部）を構成
している。なお、本実施例における伝導度変調層22のｎ
型不純物はリンで、その不純物濃度は1016atm/cm3であ
り、またn+型ソース領域25の不純物濃度は1020atm/cm3
である。更にｐ型ベース領域24のｐ型不純物はボロン
で、その不純物濃度は1018atm/cm3程度である。
にエピキシャル成長されたドレイン層としてのn-型伝導
度変調型22と、ストライプ上のポリシリコンゲート23を
マスクとして２重拡散により伝導度変調層22の表面側に
形成されたｐ型ベース領域24及びn+型ソース領域25とを
備えている。ポリシリコンゲート23にはゲート電極Ｇが
導電接触し、ｐ型ベース領域24のp+型コンタクト領域26
及びn+型ソース領域25にはソース電極Ｓが導電接触して
いる。ポリシリコンゲート23とこの直下のゲート酸化膜
27及び伝導度変調層22の表面側はMOS部（MIS部）を構成
している。なお、本実施例における伝導度変調層22のｎ
型不純物はリンで、その不純物濃度は1016atm/cm3であ
り、またn+型ソース領域25の不純物濃度は1020atm/cm3
である。更にｐ型ベース領域24のｐ型不純物はボロン
で、その不純物濃度は1018atm/cm3程度である。
一方、伝導度変調層22の表面側でMOS部から隔離され
た領域にはp+型の少数キャリア注入領域28が拡散形成さ
れている。この少数キャリア注入領域28はストライプ状
のポリシリコンゲート23に対してほぼ並行でストライプ
状に設けられ、これにはドレイン電極Ｄが導電接触して
いる。少数キャリア注入領域28に隣接するｐ型ベース領
域24の周囲には少数キャリア注入領域28画に臨むｐ型低
濃度のグラフトベース29が形成されている。このグラフ
トベース29は空乏電界の集中を緩和するものである。
た領域にはp+型の少数キャリア注入領域28が拡散形成さ
れている。この少数キャリア注入領域28はストライプ状
のポリシリコンゲート23に対してほぼ並行でストライプ
状に設けられ、これにはドレイン電極Ｄが導電接触して
いる。少数キャリア注入領域28に隣接するｐ型ベース領
域24の周囲には少数キャリア注入領域28画に臨むｐ型低
濃度のグラフトベース29が形成されている。このグラフ
トベース29は空乏電界の集中を緩和するものである。
この実施例の等価回路は第９図（Ａ）に示す如く従来
のIGBTと実質的に同一であり、MOSFETはポリシリコンゲ
ート23直下の反転層，ソース領域25及び伝導度変調層22
で構成され、寄生pnpトランジスタのエミッタは少数キ
ャリア注入領域28,ベースは伝導度変調層22,及びコレク
タはｐ型ベース領域24に相当する。また寄生npnトラン
ジスタのエミッタはソース領域25,ベースはｐ型ベース
領域24,及びコレクタは伝導度変調層22に相当してお
り、ｐ型ベース領域24とソース領域25との間には短絡抵
抗RSが寄生している。
のIGBTと実質的に同一であり、MOSFETはポリシリコンゲ
ート23直下の反転層，ソース領域25及び伝導度変調層22
で構成され、寄生pnpトランジスタのエミッタは少数キ
ャリア注入領域28,ベースは伝導度変調層22,及びコレク
タはｐ型ベース領域24に相当する。また寄生npnトラン
ジスタのエミッタはソース領域25,ベースはｐ型ベース
領域24,及びコレクタは伝導度変調層22に相当してお
り、ｐ型ベース領域24とソース領域25との間には短絡抵
抗RSが寄生している。
ゲート電圧が印加すると、ｐ型ベース領域24のゲート
23直下に形成される反転層を介して、電子（多数キャリ
ア）が第１図示実線矢印の如く伝導度変調層22に流れ、
最初は埋込層21を主に通り少数キャリア注入領域28に向
かう。一方、正孔（少数キャリア）が第１図示破線矢印
の如く少数キャリア注入領域28から伝導度変調層22に注
入され、これにより伝導度変調状態が誘起される。この
ため、従来のいわば縦型の伝導度変調型MOSFETと同様
に、大電流容量を得ることができることは勿論、ドレイ
ン電極Ｄがゲート電極Ｇ及びソース電極Ｓ側が同一表面
上に配置されるので、素子間分離や電極間配線が簡略化
され、伝導度変調型MOSFET素子を含む集積回路の実用化
が促進される。
23直下に形成される反転層を介して、電子（多数キャリ
ア）が第１図示実線矢印の如く伝導度変調層22に流れ、
最初は埋込層21を主に通り少数キャリア注入領域28に向
かう。一方、正孔（少数キャリア）が第１図示破線矢印
の如く少数キャリア注入領域28から伝導度変調層22に注
入され、これにより伝導度変調状態が誘起される。この
ため、従来のいわば縦型の伝導度変調型MOSFETと同様
に、大電流容量を得ることができることは勿論、ドレイ
ン電極Ｄがゲート電極Ｇ及びソース電極Ｓ側が同一表面
上に配置されるので、素子間分離や電極間配線が簡略化
され、伝導度変調型MOSFET素子を含む集積回路の実用化
が促進される。
上記第１実施例は本発明の基本的構造を示すが、以下
にその改良例を説明する。
にその改良例を説明する。
第２実施例 第２図は、本発明の第２実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお、第２図において
第１図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
SFETを示す構造縦断面図である。なお、第２図において
第１図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この半導体装置30の第１実施例に係る半導体装置20に
対して異なる点は、横方向電流経路を形成するポリシリ
コンゲート31が付加された横MOS構造を有し、電流容量
の増大を図る共に、耐圧低下を抑制するため、伝導度変
調層22の表面側でフィールドプレートとしても機能する
ポリシリコンゲート31を少数キャリア注入領域28との間
でこの少数キォリア注入領域28に隣接するn+型の空乏層
端ストッパ32を拡散形成したところにある。
対して異なる点は、横方向電流経路を形成するポリシリ
コンゲート31が付加された横MOS構造を有し、電流容量
の増大を図る共に、耐圧低下を抑制するため、伝導度変
調層22の表面側でフィールドプレートとしても機能する
ポリシリコンゲート31を少数キャリア注入領域28との間
でこの少数キォリア注入領域28に隣接するn+型の空乏層
端ストッパ32を拡散形成したところにある。
ゲート電極Ｇとソース電極Ｓとが同電位で、ドレイン
電圧を上げて行くと、ｐ型ベース領域24から伝導度変調
層22へ空乏層端33が拡大し、これが少数キャリア注入領
域28側に延びて接触してしまい、パンチスルー（リーチ
スルー）を起こし易い。特に横DMOS構造を備える場合は
パンチスルーを起こし易いが、上記のような空乏層端ス
トッパ32を設けた場合には、空乏層端33の進行度合いを
抑制できるから、第１実施例に比して耐圧低下を抑制す
ることができる。逆に、空乏層端ストッパ32が存在する
ので、MIS部と少数キォリア注入領域28の距離を短縮す
ることが可能で、素子占有面積の縮小化を図ることがで
きる。なお、この実施例の等価回路は実施的に第９図
（Ａ）のものと同一である。
電圧を上げて行くと、ｐ型ベース領域24から伝導度変調
層22へ空乏層端33が拡大し、これが少数キャリア注入領
域28側に延びて接触してしまい、パンチスルー（リーチ
スルー）を起こし易い。特に横DMOS構造を備える場合は
パンチスルーを起こし易いが、上記のような空乏層端ス
トッパ32を設けた場合には、空乏層端33の進行度合いを
抑制できるから、第１実施例に比して耐圧低下を抑制す
ることができる。逆に、空乏層端ストッパ32が存在する
ので、MIS部と少数キォリア注入領域28の距離を短縮す
ることが可能で、素子占有面積の縮小化を図ることがで
きる。なお、この実施例の等価回路は実施的に第９図
（Ａ）のものと同一である。
第３実施例 第３図は、本発明の第３実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお、第３図において
第１図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
SFETを示す構造縦断面図である。なお、第３図において
第１図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この半導体装置40の第１実施例に係る半導体装置20に
対して異なる点は、ｐ型アイソレイション領域41で画成
された伝導度変調層22内にMOS部及び少数キャリア注入
領域28を作り込み、この少数キャリア注入領域28の囲わ
りに、ｎ型不純物がリンで不純物濃度1017atm/cm3以上
程度のｎ型の少数キャリア注入抑制領域42が形成されて
いるところにある。
対して異なる点は、ｐ型アイソレイション領域41で画成
された伝導度変調層22内にMOS部及び少数キャリア注入
領域28を作り込み、この少数キャリア注入領域28の囲わ
りに、ｎ型不純物がリンで不純物濃度1017atm/cm3以上
程度のｎ型の少数キャリア注入抑制領域42が形成されて
いるところにある。
伝導度変調層22の濃度が比較的低い場合、例えば1015
atm/cm3程度では容易にラッチアップが発生する。また
素子間分離としてpn接合分離を用いる場合、少数キャリ
ア注入領域28,伝導度変調層22及びｐ型アイソレイショ
ン領域41で構成される寄生pnpトランジスタが作動し、
パワーロスが問題となるが、少数キャリア注入領域28を
取り囲むｎ型の少数キャリア注入抑制領域42が形成され
ているので、耐圧低下の抑制機能は勿論のこと、ラッチ
アップ防止及び寄生pnpトランジスタの抑制に寄与す
る。また、少数キャリア注入抑制領域42は本来的にバッ
ファ領域としてターンオフ時間を短絡する。なお、寄生
pnpトランジスタの電流増幅率hfeは0.01以下であった。
atm/cm3程度では容易にラッチアップが発生する。また
素子間分離としてpn接合分離を用いる場合、少数キャリ
ア注入領域28,伝導度変調層22及びｐ型アイソレイショ
ン領域41で構成される寄生pnpトランジスタが作動し、
パワーロスが問題となるが、少数キャリア注入領域28を
取り囲むｎ型の少数キャリア注入抑制領域42が形成され
ているので、耐圧低下の抑制機能は勿論のこと、ラッチ
アップ防止及び寄生pnpトランジスタの抑制に寄与す
る。また、少数キャリア注入抑制領域42は本来的にバッ
ファ領域としてターンオフ時間を短絡する。なお、寄生
pnpトランジスタの電流増幅率hfeは0.01以下であった。
第４実施例 第４図は、本発明の第４実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお、第４図において
第３図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
SFETを示す構造縦断面図である。なお、第４図において
第３図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この半導体装置50において、少数キャリア注入領域42
下には埋込層21に接触するウォール状のｎ型空乏層端ス
トッパ52が拡散形成されている。即ち、実質的に少数キ
ャリア注入領域28が埋込層21に接触している。第３図の
構造においては、MIS部から少数キャリア注入領域28側
に拡大する空乏層端45とアイソレーション42側から拡大
する空乏層端46とがドレイン電圧が上昇すると比較的簡
単に接触してしますが、本実施例の如く伝導度変調層22
の濃度に比して高い濃度の空乏層端ストッパ52を拡散形
成した構造では、両空乏層端45,46の接触を抑制するこ
とができる。したがって第３実施例に比して高耐圧化を
実現できる。
下には埋込層21に接触するウォール状のｎ型空乏層端ス
トッパ52が拡散形成されている。即ち、実質的に少数キ
ャリア注入領域28が埋込層21に接触している。第３図の
構造においては、MIS部から少数キャリア注入領域28側
に拡大する空乏層端45とアイソレーション42側から拡大
する空乏層端46とがドレイン電圧が上昇すると比較的簡
単に接触してしますが、本実施例の如く伝導度変調層22
の濃度に比して高い濃度の空乏層端ストッパ52を拡散形
成した構造では、両空乏層端45,46の接触を抑制するこ
とができる。したがって第３実施例に比して高耐圧化を
実現できる。
第５実施例 第５図は、本発明の第５実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお、第５図において
第３図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
SFETを示す構造縦断面図である。なお、第５図において
第３図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この半導体装置60においては、ポリシリコンのフィー
ルドプレート65が少数キャリア注入領域28の周りを取り
囲んでいる。このフィールドプレート65の電位はドレイ
ン電位と同電位に維持されている。このフィールドプレ
ート65の存在により、ソース側又はアイソレーション側
からの空乏層の形状（空乏電界）を制御し、電界集中を
緩和して耐圧低下を抑制することができる。このフィー
ルドプレート65はポリシリコンゲート23と同一工程で形
成されるので、新たな工程の増加を回避でき、また少数
キャリア注入抑制領域42及び少数キャリア注入領域28を
セルフアラインで形成し得る利益がある。
ルドプレート65が少数キャリア注入領域28の周りを取り
囲んでいる。このフィールドプレート65の電位はドレイ
ン電位と同電位に維持されている。このフィールドプレ
ート65の存在により、ソース側又はアイソレーション側
からの空乏層の形状（空乏電界）を制御し、電界集中を
緩和して耐圧低下を抑制することができる。このフィー
ルドプレート65はポリシリコンゲート23と同一工程で形
成されるので、新たな工程の増加を回避でき、また少数
キャリア注入抑制領域42及び少数キャリア注入領域28を
セルフアラインで形成し得る利益がある。
第６実施例 第６図は、本発明の第６実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお、第６図において
第１図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
SFETを示す構造縦断面図である。なお、第６図において
第１図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この半導体装置70においては、伝導度変調層22の表面
側でMOS部から隔離された領域にはｐ型の少数キャリア
注入領域28が形成されると共に、これに隣接する領域n+
型の多数キャリア抽出領域72が形成されており、また少
数キォリア注入領域28に接続されたドレイン電極Ｄと多
数キャリア抽出領域72との間にはポリシリコンの抵抗膜
73が接続されている。
側でMOS部から隔離された領域にはｐ型の少数キャリア
注入領域28が形成されると共に、これに隣接する領域n+
型の多数キャリア抽出領域72が形成されており、また少
数キォリア注入領域28に接続されたドレイン電極Ｄと多
数キャリア抽出領域72との間にはポリシリコンの抵抗膜
73が接続されている。
この実施例の等価回路は第９図（Ｂ）に示すもので、
第９図（Ａ）の等価回路（第１乃至第５実施例に相当）
に対して、少数キャリア注入領域28と多数キャリア抽出
領域72との間に抵抗膜73が付加されたものである。抵抗
膜73の付加した意義は寄生pnpトランジスタを早期にオ
ン状態とすること、即ちその電流増幅率hfeを低下させ
ることにある。MOSFETがオン状態となり、ソース電極Ｓ
とドレイン電極Ｄとの間の電圧が低いときには、寄生pn
pトランジスタがオフ状態であるが、電子（多数キャリ
ア）が多数キャリア抽出領域72から抵抗膜73を介してド
レイン電極Ｄへ流れるので、抵抗膜73の電圧降下の増大
によって寄生pnpトランジスタが早期にオン状態とな
り、伝導度変調層22内に正孔（少数キャリア）がいち早
く注入される。またこの抵抗膜73はラッチアップの防止
に有効である。従来の縦型の伝導度変調型MOSFETでは縦
型積層構造のため抵抗膜の付加が不可能であるが、本実
施例の如くいわば横型の伝導度変調型MOSFETにおいて、
初めて抵抗膜73を表面側に被着できる利益がある。
第９図（Ａ）の等価回路（第１乃至第５実施例に相当）
に対して、少数キャリア注入領域28と多数キャリア抽出
領域72との間に抵抗膜73が付加されたものである。抵抗
膜73の付加した意義は寄生pnpトランジスタを早期にオ
ン状態とすること、即ちその電流増幅率hfeを低下させ
ることにある。MOSFETがオン状態となり、ソース電極Ｓ
とドレイン電極Ｄとの間の電圧が低いときには、寄生pn
pトランジスタがオフ状態であるが、電子（多数キャリ
ア）が多数キャリア抽出領域72から抵抗膜73を介してド
レイン電極Ｄへ流れるので、抵抗膜73の電圧降下の増大
によって寄生pnpトランジスタが早期にオン状態とな
り、伝導度変調層22内に正孔（少数キャリア）がいち早
く注入される。またこの抵抗膜73はラッチアップの防止
に有効である。従来の縦型の伝導度変調型MOSFETでは縦
型積層構造のため抵抗膜の付加が不可能であるが、本実
施例の如くいわば横型の伝導度変調型MOSFETにおいて、
初めて抵抗膜73を表面側に被着できる利益がある。
第７実施例 第７図は、本発明の第７実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお、第７図において
第６図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
SFETを示す構造縦断面図である。なお、第７図において
第６図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この半導体装置80においては、横方向電流経路を形成
するポリシリコン31が付加された横MOS構造を有してい
る。このため第２実施例と同様に耐圧低下を抑制するた
め、フィールドプレートとして機能するポリシリコンゲ
ート31と少数キャリア注入領域28との間に多数キャリア
抽出領域72がストライプ状に形成され、この多数キャリ
ア抽出領域72を取り囲む浅いドレインウォール81が形成
されている。この浅いドレインウォール81二点鎖線で示
す通常のドレインウォール82に比して小規模で、通常の
ドレインウォール82のマスク幅は12μｍ程度であるが、
３μｍのマスク幅で浅いドレインウォール61を形成し、
残る９μｍの幅のうち例えば７μｍのマスク幅の少数キ
ャリア注入領域28が形成されている。浅いドレインウォ
ール81によって、素子占有面積の拡大を抑制し得ること
は勿論、空乏層端ストッパとして機能するから、ｐ型ベ
ース領域24と少数キャリア注入領域28とのパンチスルー
を抑制でき、耐圧低下を防止できる。
するポリシリコン31が付加された横MOS構造を有してい
る。このため第２実施例と同様に耐圧低下を抑制するた
め、フィールドプレートとして機能するポリシリコンゲ
ート31と少数キャリア注入領域28との間に多数キャリア
抽出領域72がストライプ状に形成され、この多数キャリ
ア抽出領域72を取り囲む浅いドレインウォール81が形成
されている。この浅いドレインウォール81二点鎖線で示
す通常のドレインウォール82に比して小規模で、通常の
ドレインウォール82のマスク幅は12μｍ程度であるが、
３μｍのマスク幅で浅いドレインウォール61を形成し、
残る９μｍの幅のうち例えば７μｍのマスク幅の少数キ
ャリア注入領域28が形成されている。浅いドレインウォ
ール81によって、素子占有面積の拡大を抑制し得ること
は勿論、空乏層端ストッパとして機能するから、ｐ型ベ
ース領域24と少数キャリア注入領域28とのパンチスルー
を抑制でき、耐圧低下を防止できる。
第８実施例 第８図は、本発明の第８実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお第８図において第
６図に示す部分と同一部分には同一参照符号を付し、そ
の説明は省略する。
SFETを示す構造縦断面図である。なお第８図において第
６図に示す部分と同一部分には同一参照符号を付し、そ
の説明は省略する。
この半導体装置90においては、少数キャリア注入領域
28の隣接領域にはｐ型アイソレイション領域41が形成さ
れ、素子間分離が施されている。少数キャリア注入領域
28及び多数キャリア抽出領域72は共にｎ型のドレインウ
ォール91内に形成されている。この実施例も、少数キャ
リア注入領域28,伝導度変調層22及びｐ型アイソレイシ
ョン領域41で構成される寄生pnpトランジスタを抑制
し、パワーロスを低減する。また空乏層端ストッパとし
てのドレインウォール91は耐圧低下を抑制する。更にラ
ッチアップ防止の機能も果たす。
28の隣接領域にはｐ型アイソレイション領域41が形成さ
れ、素子間分離が施されている。少数キャリア注入領域
28及び多数キャリア抽出領域72は共にｎ型のドレインウ
ォール91内に形成されている。この実施例も、少数キャ
リア注入領域28,伝導度変調層22及びｐ型アイソレイシ
ョン領域41で構成される寄生pnpトランジスタを抑制
し、パワーロスを低減する。また空乏層端ストッパとし
てのドレインウォール91は耐圧低下を抑制する。更にラ
ッチアップ防止の機能も果たす。
第９実施例 第10図は第２実施例における空乏層端の拡大状態を示
す構造断面図である。ドレイン電圧が高くなると、ｐ型
ベース領域24から伝導度変調層22へ空乏層端33が拡大す
ると共に、ｐ型ベース領域24内の空乏層端34がソース領
域25側に拡大する。更にドレイン電圧が高まると、空乏
層端33は埋込層内に進入する。進入後の空乏層端33′の
拡大度合いは鈍るものの、ドレイン電圧の上昇に伴い空
乏層端33′は着実に拡大するので、これに対応してｐ型
ベース領域24内に空乏層端34（特にコーナ部分の空乏層
端）がソース領域25に到達し、パンチスルーが発生す
る。
す構造断面図である。ドレイン電圧が高くなると、ｐ型
ベース領域24から伝導度変調層22へ空乏層端33が拡大す
ると共に、ｐ型ベース領域24内の空乏層端34がソース領
域25側に拡大する。更にドレイン電圧が高まると、空乏
層端33は埋込層内に進入する。進入後の空乏層端33′の
拡大度合いは鈍るものの、ドレイン電圧の上昇に伴い空
乏層端33′は着実に拡大するので、これに対応してｐ型
ベース領域24内に空乏層端34（特にコーナ部分の空乏層
端）がソース領域25に到達し、パンチスルーが発生す
る。
このパンチスルーを抑制するために、第11図の第９実
施例に係る半導体装置100においては、第10図に示す高
濃度ｎ型埋込層21の代わりにｐ型半導体基板101上に伝
導度変調層22が形成されている。またこの半導体装置10
0はディスクリート素子として構成されており、ｐ型半
導体基板101とソース領域25とが配線102を介して導電接
続されている。ドレイン電圧が高まると、ｐ型ベース領
域24から伝導度変調層22へ空乏層端33が拡大すると共
に、ｐ型ベース領域24内の空乏層端34がソース領域25側
に拡大する。これと同時にｐ型半導体基板101から伝導
度変調層22側に空乏層端103が拡大すると共に、ｐ型半
導体基板101内の空乏層端104が基板裏面側に拡大する。
更にドレイン電圧が高まると、空乏層端33と空乏層端10
3が会合し、ｐ型半導体基板101内の空乏層端104は拡大
するものの、ｐ型ベース領域24内の空乏層端34の拡大が
抑制される。この結果、ｐ型ベース領域内の空乏電界が
緩和されるので、パンチスルーが起こり難くなり、高耐
圧が確保される。この構造は所謂リサーフ型の構造であ
るが、本実施例は少数キャリア注入領域28を伝導度変調
層22の表面側に設けた構造においてリサーフ型の高耐圧
構造を採用した点に意義がある。勿論、少数キャリア注
入領域28の周りには空乏層端33の拡大を抑制する空乏端
ストッパとしても機能する少数キャリア注入抑制領域42
が形成されているので、所謂リーチスルーも起こり難い
ので、高耐圧素子が実現されている。
施例に係る半導体装置100においては、第10図に示す高
濃度ｎ型埋込層21の代わりにｐ型半導体基板101上に伝
導度変調層22が形成されている。またこの半導体装置10
0はディスクリート素子として構成されており、ｐ型半
導体基板101とソース領域25とが配線102を介して導電接
続されている。ドレイン電圧が高まると、ｐ型ベース領
域24から伝導度変調層22へ空乏層端33が拡大すると共
に、ｐ型ベース領域24内の空乏層端34がソース領域25側
に拡大する。これと同時にｐ型半導体基板101から伝導
度変調層22側に空乏層端103が拡大すると共に、ｐ型半
導体基板101内の空乏層端104が基板裏面側に拡大する。
更にドレイン電圧が高まると、空乏層端33と空乏層端10
3が会合し、ｐ型半導体基板101内の空乏層端104は拡大
するものの、ｐ型ベース領域24内の空乏層端34の拡大が
抑制される。この結果、ｐ型ベース領域内の空乏電界が
緩和されるので、パンチスルーが起こり難くなり、高耐
圧が確保される。この構造は所謂リサーフ型の構造であ
るが、本実施例は少数キャリア注入領域28を伝導度変調
層22の表面側に設けた構造においてリサーフ型の高耐圧
構造を採用した点に意義がある。勿論、少数キャリア注
入領域28の周りには空乏層端33の拡大を抑制する空乏端
ストッパとしても機能する少数キャリア注入抑制領域42
が形成されているので、所謂リーチスルーも起こり難い
ので、高耐圧素子が実現されている。
第10実施例 第12図は、本発明の第10実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお第12図において第
11図に示す部分と同一部分には同一参照符号を付し、そ
の説明は省略する。
SFETを示す構造縦断面図である。なお第12図において第
11図に示す部分と同一部分には同一参照符号を付し、そ
の説明は省略する。
この半導体装置110においては、ｐ型半導体基板110上
に高濃度ｐ型埋込層111が形成されており、ｐ型アイソ
レーション41により伝導度変調層22が分離されている。
このｐ型アイソレーション41は配線112でソース領域26
に導電接続されている。また、ｐ型ベース24の少数キャ
リア28に望む側にはｐ型のグラフトベース29が形成され
ている。かかる構造は集積回路に適したリサーフ型の高
耐圧構造を有しており、片面総電極の配置が実現されて
いる。なお実験の結果によると、ｐ型ベースの厚さ0.5
μｍ、伝導度変調層22のシート抵抗６Ωcmで厚さ５μｍ
では耐圧200V以上であった。因みにｐ型埋込層111の代
わりに、ｎ型埋込層にし、伝導度変調層22の厚さを７μ
ｍ程度に厚く作製した場合でも、耐圧は高々160V程度で
あった。
に高濃度ｐ型埋込層111が形成されており、ｐ型アイソ
レーション41により伝導度変調層22が分離されている。
このｐ型アイソレーション41は配線112でソース領域26
に導電接続されている。また、ｐ型ベース24の少数キャ
リア28に望む側にはｐ型のグラフトベース29が形成され
ている。かかる構造は集積回路に適したリサーフ型の高
耐圧構造を有しており、片面総電極の配置が実現されて
いる。なお実験の結果によると、ｐ型ベースの厚さ0.5
μｍ、伝導度変調層22のシート抵抗６Ωcmで厚さ５μｍ
では耐圧200V以上であった。因みにｐ型埋込層111の代
わりに、ｎ型埋込層にし、伝導度変調層22の厚さを７μ
ｍ程度に厚く作製した場合でも、耐圧は高々160V程度で
あった。
第11実施例 第13図は、本発明の第11実施例に係る伝導度変調型MO
SFETを示す構造縦断面図である。なお第13図において第
12図に示す部分と同一部分には同一参照符号を付し、そ
の説明は省略する。
SFETを示す構造縦断面図である。なお第13図において第
12図に示す部分と同一部分には同一参照符号を付し、そ
の説明は省略する。
この半導体装置120もリサーフ型の構造を有し、第８
実施例と同様に、少数キャリア注入領域28と多数キャリ
ア抽出領域52とが抵抗膜53を介して接続されている。ま
た少数キャリア注入領域28及び多数キャリア抽出領域52
はｎ型の比較的浅いドレインウォール121に形成されて
いる。このドレインウォール121は空乏層端ストッパ及
び少数キャリア注入抑制領域として機能する。特に、こ
のドレインウォール121はアイソレーション41からの空
乏層端とMIS部側からの空乏層端との接触を防止するの
に有効的である。
実施例と同様に、少数キャリア注入領域28と多数キャリ
ア抽出領域52とが抵抗膜53を介して接続されている。ま
た少数キャリア注入領域28及び多数キャリア抽出領域52
はｎ型の比較的浅いドレインウォール121に形成されて
いる。このドレインウォール121は空乏層端ストッパ及
び少数キャリア注入抑制領域として機能する。特に、こ
のドレインウォール121はアイソレーション41からの空
乏層端とMIS部側からの空乏層端との接触を防止するの
に有効的である。
以上説明したように、本発明は、埋込層又は基板上の
伝導度変調層の表面側に形成されたMIS部に対する表面
側隔離領域に少数キャリア注入部を備える点に特徴を有
するものであるから、次の効果を奏する。
伝導度変調層の表面側に形成されたMIS部に対する表面
側隔離領域に少数キャリア注入部を備える点に特徴を有
するものであるから、次の効果を奏する。
ゲート電極，ソース電極のみならずドレイン電極を
共に同一面上に配することができ、MISFETを含む集積回
路の素子間分離や配線実装の簡素化が実現可能で、この
種の半導体装置の実用化が図れる。また従来の縦型のMI
SFETと同様に、大電流容量を得ることができる。
共に同一面上に配することができ、MISFETを含む集積回
路の素子間分離や配線実装の簡素化が実現可能で、この
種の半導体装置の実用化が図れる。また従来の縦型のMI
SFETと同様に、大電流容量を得ることができる。
上記MIS部と上記少数キャリア注入部との間に空乏
層端ストッパを備える場合には、高耐圧が得られる。特
に、横MIS構造を有するときは有益である。
層端ストッパを備える場合には、高耐圧が得られる。特
に、横MIS構造を有するときは有益である。
上記少数キャリア注入部が少数キャリア注入抑制領
域に取り囲まれている場合には、pn接合分離が隣接する
ときの寄生トランジスタを抑制できるので、パワーロス
を低減できると共に、耐圧低下の抑制，ラッチアップ防
止が図れる。また素子占有面積も縮小化する。
域に取り囲まれている場合には、pn接合分離が隣接する
ときの寄生トランジスタを抑制できるので、パワーロス
を低減できると共に、耐圧低下の抑制，ラッチアップ防
止が図れる。また素子占有面積も縮小化する。
上記MIS部及び少数キャリア注入部の外に、多数キ
ャリア抽出部と、少数キャリア注入部と多数キャリア抽
出部とを接続する抵抗膜とを備える場合には、３電極の
すべてを同一面上に被着できることは勿論、少数キャリ
ア注入開始を早めることができるので、従来の伝導度変
調型MOSFETに比して、低オン電圧領域で電流密度をとる
ことができる。
ャリア抽出部と、少数キャリア注入部と多数キャリア抽
出部とを接続する抵抗膜とを備える場合には、３電極の
すべてを同一面上に被着できることは勿論、少数キャリ
ア注入開始を早めることができるので、従来の伝導度変
調型MOSFETに比して、低オン電圧領域で電流密度をとる
ことができる。
上記多数キャリア抽出部が少数キャリア注入部とMI
S部との間に形成され、その多数キャリア抽出部のみを
取り囲むウォール領域が形成されている場合には、高耐
圧が得られる。特に横MIS構造を有するときは有益であ
る。また素子占有面積を拡大を抑制できる。
S部との間に形成され、その多数キャリア抽出部のみを
取り囲むウォール領域が形成されている場合には、高耐
圧が得られる。特に横MIS構造を有するときは有益であ
る。また素子占有面積を拡大を抑制できる。
上記少数キャリア注入部と上記多数キャリア抽出部
がウォール領域に形成されている場合には、pn接合分離
が隣接するときの寄生トランジスタを抑制できるので、
パワーロスを低減できると共に、耐圧低下の抑制，ラッ
チアップ防止が図れる。
がウォール領域に形成されている場合には、pn接合分離
が隣接するときの寄生トランジスタを抑制できるので、
パワーロスを低減できると共に、耐圧低下の抑制，ラッ
チアップ防止が図れる。
少数キャリア注入抑制領域が埋込層に接触している
場合には、アイソレーション側からの空乏層端の拡大を
抑制できるので、耐圧低下の防止に有益である。
場合には、アイソレーション側からの空乏層端の拡大を
抑制できるので、耐圧低下の防止に有益である。
また第１導電型埋込層を第２導電型半導体又は第２
導電型埋込層とし、これと第１導電型領域とを導電接続
した所謂リサーフ型構造と採用した場合において、片面
総電極配置を実現できる。また上記乃至の構成を講
じた構造においては同様の効果を得ることができる。
導電型埋込層とし、これと第１導電型領域とを導電接続
した所謂リサーフ型構造と採用した場合において、片面
総電極配置を実現できる。また上記乃至の構成を講
じた構造においては同様の効果を得ることができる。
第１図は、本発明の第１実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第２図は、本発明の第２実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第３図は、本発明の第３実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第４図は、本発明の第４実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第５図は、本発明の第５実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第６図は、本発明の第６実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第７図は、本発明の第７実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第８図は、本発明の第８実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第９図は（Ａ）は、同第１乃至第５実施例の等価回路図
で、第９図（Ｂ）は同第６乃至第８実施例の等価回路図
である。 第10図は、本発明の第３実施例における空乏層端の拡大
状態を示す構造縦断面図である。 第11図は、本発明の第９実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第12図は、本発明の第10実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第13図は、本発明の第11実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第14図は、従来の伝導度変調型MOSFETを示す構造縦断面
図である。 〔符号の説明〕 20,30,40,50,60,70,80,90,100,110,120……半導体装置 21……n+型埋込層 22……n-型伝導度変調層（ドレイン層） 23,31……ポリシリコンゲート 24……ｐ型ベース領域 25……n+型ソース領域 26……p+型コンタクト領域 27……ゲート酸化膜 28……p+型少数キャリア注入領域 29……p-型グラフトベース 31……ポリシリコンゲート 32,52……n+型空乏層端ストッパ 33,33′,34,45,46,103,104……空乏層端 41……ｐ型アイソレイション 42……ｎ型少数キャリア注入抑制領域 65……フィールドプレート 72……n+型多数キャリア抽出領域 73……ポリシリコンの抵抗膜 81,121……浅いｎ型ドレインウォール 91……ｎ型ドレインウォール 101……ｐ型半導体基板 102,112……配線 111……p+型埋込層 Ｇ……ゲート電極 Ｓ……ソース電極 Ｄ……ドレイン電極 RS……短絡抵抗。
ETを示す構造縦断面図である。 第２図は、本発明の第２実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第３図は、本発明の第３実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第４図は、本発明の第４実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第５図は、本発明の第５実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第６図は、本発明の第６実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第７図は、本発明の第７実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第８図は、本発明の第８実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第９図は（Ａ）は、同第１乃至第５実施例の等価回路図
で、第９図（Ｂ）は同第６乃至第８実施例の等価回路図
である。 第10図は、本発明の第３実施例における空乏層端の拡大
状態を示す構造縦断面図である。 第11図は、本発明の第９実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第12図は、本発明の第10実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第13図は、本発明の第11実施例に係る伝導度変調型MOSF
ETを示す構造縦断面図である。 第14図は、従来の伝導度変調型MOSFETを示す構造縦断面
図である。 〔符号の説明〕 20,30,40,50,60,70,80,90,100,110,120……半導体装置 21……n+型埋込層 22……n-型伝導度変調層（ドレイン層） 23,31……ポリシリコンゲート 24……ｐ型ベース領域 25……n+型ソース領域 26……p+型コンタクト領域 27……ゲート酸化膜 28……p+型少数キャリア注入領域 29……p-型グラフトベース 31……ポリシリコンゲート 32,52……n+型空乏層端ストッパ 33,33′,34,45,46,103,104……空乏層端 41……ｐ型アイソレイション 42……ｎ型少数キャリア注入抑制領域 65……フィールドプレート 72……n+型多数キャリア抽出領域 73……ポリシリコンの抵抗膜 81,121……浅いｎ型ドレインウォール 91……ｎ型ドレインウォール 101……ｐ型半導体基板 102,112……配線 111……p+型埋込層 Ｇ……ゲート電極 Ｓ……ソース電極 Ｄ……ドレイン電極 RS……短絡抵抗。
Claims (12)
- 【請求項１】第１導電型埋込層を有し、この上で第１導
電型の伝導度変調層の表面側に２重拡散で形成された第
２導電型領域及び第１導電型領域を含むMIS部と、該伝
導度変調層の表面側で該MIS部に対する隔離領域にて形
成された第２導電型の少数キャリア注入部と、を有する
ことを特徴とする伝導度変調型MISFETを備えた半導体装
置。 - 【請求項２】前記伝導度変調層の表面側で前記MIS部と
前記少数キャリア注入部との間に形成された第１導電型
の空乏層端ストッパを有することを特徴とする請求項第
１項に記載の伝導度変調型MISFETを備えた半導体装置。 - 【請求項３】前記少数キャリア注入部を取り囲む第１導
電型の少数キャリア注入抑制領域が形成されていること
を特徴とする請求項第１項に記載の伝導度変調型MISFET
を備えた半導体装置。 - 【請求項４】前記少数キャリア注入抑制領域が前記第１
導電型埋込層と接触していることを特徴とする請求項第
３項に記載の伝導度変調型MISFETを備えた半導体装置。 - 【請求項５】前記伝導度変調層の表面側に形成された第
１導電型の多数キャリア抽出部と、前記少数キャリア注
入部と該多数キャリア抽出部とを接続する抵抗膜と、を
有することを特徴とする請求項第１項記載の伝導度変調
型MISFETを備えた半導体装置。 - 【請求項６】前記多数キャリア抽出部は前記少数キャリ
ア注入部と前記MIS部との間に形成され、当該多数キャ
リア抽出部のみを取り囲む第１導電型のウォール領域が
形成されていることを特徴とする請求項第５項に記載の
伝導度変調型MISFETを備えた半導体装置。 - 【請求項７】前記少数キャリア注入部と前記多数キャリ
ア抽出部が第１導電型のウォール領域に形成されている
ことを特徴とする請求項第５項に記載の伝導度変調型MI
SFETを備えた半導体装置。 - 【請求項８】少なくとも前記少数キャリア注入部と前記
前記MIS部との絶縁膜上にはフィールドプレートが形成
されていることを特徴とする請求項第１項乃至第７項の
いずれか一項に記載の伝導度変調度型MISFETを備えた半
導体装置。 - 【請求項９】第２導電型層を有し、この上の第１導電型
の伝導度変調層の表面側に２重拡散で形成された第２導
電型領域及び第１導電型領域を含むMIS部と、該伝導度
変調層の表面側で該MIS部に対する隔離領域にて形成さ
れた第２導電型の少数キャリア注入部とを有し、該第２
導電型層と該第１導電領域とが導電接続されていること
を特徴とする伝導度変調型MISFETを備えた半導体装置。 - 【請求項１０】前記少数キャリア注入部を取り囲む第１
導電型の少数キャリア注入抑制領域が形成されているこ
とを特徴とする請求項第９項に記載の伝導度変調型MISF
ETを備えた半導体装置。 - 【請求項１１】前記伝導度変調層の表面側に形成された
第１導電型の多数キャリア抽出部と、前記少数キャリア
注入部と該多数キャリア抽出部とを接続する抵抗膜と、
を有することを特徴とする請求項第９項に記載の伝導度
変調型MISFETを備えた半導体装置。 - 【請求項１２】前記少数キャリア注入部と前記多数キャ
リア抽出部が第１導電型のウォール領域に形成されてい
ることを特徴とする請求項第11項に記載の伝導度変調型
MISFETを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054486A JP2581247B2 (ja) | 1989-03-06 | 1990-03-06 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-53276 | 1989-03-06 | ||
| JP5327689 | 1989-03-06 | ||
| JP2054486A JP2581247B2 (ja) | 1989-03-06 | 1990-03-06 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316180A JPH0316180A (ja) | 1991-01-24 |
| JP2581247B2 true JP2581247B2 (ja) | 1997-02-12 |
Family
ID=26393993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054486A Expired - Fee Related JP2581247B2 (ja) | 1989-03-06 | 1990-03-06 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581247B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9935628B2 (en) * | 2015-11-10 | 2018-04-03 | Analog Devices Global | FET—bipolar transistor combination, and a switch comprising such a FET—bipolar transistor combination |
-
1990
- 1990-03-06 JP JP2054486A patent/JP2581247B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316180A (ja) | 1991-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100423249B1 (ko) | 횡형 반도체장치 | |
| US6639295B2 (en) | Semiconductor device | |
| JP2504862B2 (ja) | 半導体装置及びその製造方法 | |
| JP5357370B2 (ja) | 半導体デバイス | |
| US6894348B2 (en) | Semiconductor device | |
| EP1331672B1 (en) | Double diffusion MOSFET | |
| EP0697739B1 (en) | Insulated gate bipolar transistor | |
| JP3209091B2 (ja) | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 | |
| JPH08139319A (ja) | 半導体装置およびその製造方法 | |
| JP3435635B2 (ja) | 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路 | |
| JP3634235B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2001077357A (ja) | 半導体装置 | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| JP3201213B2 (ja) | 半導体装置およびその制御方法 | |
| JP4852188B2 (ja) | 半導体装置 | |
| US5198688A (en) | Semiconductor device provided with a conductivity modulation MISFET | |
| JP3522983B2 (ja) | 横型ｉｇｂｔ | |
| JP2581247B2 (ja) | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 | |
| JP3333299B2 (ja) | 電力用半導体素子 | |
| JP2798023B2 (ja) | 半導体装置 | |
| JP2536137B2 (ja) | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 | |
| JP2856257B2 (ja) | ｐチャネル絶縁ゲートバイポーラトランジスタ | |
| JP2629434B2 (ja) | アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 | |
| JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
| JP2646765B2 (ja) | Ｍｉｓゲート制御型サイリスタ半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |