JPH0316180A - 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、片面総電極の伝導度変調型ＭｒＳＦＥＴを備
えた半導体装置に関する。

〔従来の技術〕

従来、伝導度変調型ＭＩＳＦＥＴ　（ＩＧＢＴ）を備え
た半導体装置の構造は、第１４図に示すように、ｐ゛型
層の少数キャリア注入層１上に順次積層されたれたｎ゛
型バッファ眉２及びドレイン層としてのｎ”型の伝導度
変調層３と、ゲート酸化膜４上のポリシリコンゲート５
をマスクとして伝導度変調層３表面側にセルファライン
により拡散形成されたＰ型ベース領域６及びｎ゜型ソー
ス頷域７と、ポリシリコンゲート５上に導電接触するゲ
ート電極８と、ｐ型ベース領域６のｐ゛型コンタクト領
域９及びｎ゛型ソース領域７に導電接触するソース電極
１０と、裏面側で少数キャリア注入層１に被着されたド
レイン電極１１と、を備えるものである。

ゲート電圧が印加されると、Ｐ型ベース６の表面に形成
される反転層を介して図示実線矢印の如く、電子（多数
キャリア）が伝導度変調層３を縦方向に流れると共に、
少数キャリア注入層１から正孔（少数キャリア）が図示
破線矢印の如く伝導度変調層３内に注入され、これによ
り伝導度変調状態が誘起され、伝導度変調Ｎ３内の抵抗
が低くなるので、大電流容量を得ることができる。

〔発明が解決しようとする課題〕

単一のＩＧＢＴ素子では問題とならないが、複数のＩ　
ＧＢＴ素子やＩ　ＧＢＴ素子以外の素子を同一半導体基
板上に作製した半導体装置にあっては次の問題点がある
。

即ち、従来のＩＧＢＴ素子はゲート電極８及びソース電
極１０を表面側に備え、一方ドレイン電極１１が裏面側
に被着しているから、表面側のｐｎ接合分離等の素子間
分離は勿論、裏面側にも素子間分離技術を施す必要があ
り、技術的にもコスト的にも大きな問題となる。また、
この問題を仮に解決したとしても、各素子間の配線が両
面間を行き来する事態となり、配線実装方法が困難とな
る。

そこで、本発明の課題は、少数キャリア注入層上に伝導
度変調層を積層せずに、逆に伝導度変調層の表面側に少
数キャリア注入部を設けることにより、実質的に縦型構
造で大電流容量化を損なわずに、総電極を共に同一表面
上に有する伝導度変調型ＭＩＳＦＥＴを備えた半導体装
置を提供することにある。

（課題を解決するための手段） 上記課題を解決するために、まず第１に本発明の講じた
手段は、第１導電型埋込層を有し、この上の第１導電型
の伝導度変調層の表面側に２重拡散で形成された第２導
電型領域及び第１導電型領域を含むＭＩＳ部と、その伝
導度変調層の表面側でＭＩＳ部に対する隔離領域にて形
成された第２導電型の少数キャリア注入部とを有するも
のである。例えば伝導度変調層の表面側でＭＩＳ部と少
数キャリア注入部との間には第１導電型の空乏層端スト
ッパが形成されている場合や、少数キャリア注入部を取
り囲む第１導電型の少数キャリア注入抑制領域が形成さ
れている場合もある。そしてこの少数キャリア注入部が
第１導電型埋込層に接触している場合もある。

第２に本発明の講じた手段は、第１の手段に加えて、伝
導度変調層の表面側に形成された第１導電型の多数キャ
リア抽出部と、少数キャリア注入部と当該多数キャリア
抽出部とを接続する抵抗膜とを有するものである。かか
る手段においては、多数キャリア抽出部は少数キャリア
注入部とＭＩＳ部との間に形成され、当該多数キャリア
抽出部のみを取り込む第１導電型のウオール領域が形戊
されている場合や、少数キャリア注入部と多数キャリア
抽出部が第１導電型のウォール領域に形成されている場
合もある。また第１及び第２の手段においては、フィー
ルドプレートが少なくとも少数キャリア注入部とＭＩＳ
部との絶縁膜上に形成される。

第３に本発明の講じた手段は、第１の手段における第１
導電型埋込層に代えて、第２導電型半導体基板や第２導
電型埋込層などの第２導電型層とし、この第２導電型層
と上記第１導電型領域とを導電接続させた構造としたも
のである。勿論、かかる構造においても、伝導度変調層
の表面側に形成された少数キャリア注入部を取り囲む第
１導電型の少数キャリア注入抑制領域が形成されている
場合や、伝導度変調層の表面側に第１導電型の多数キャ
リア抽出部を形成し、上記少数キャリア注入部とこの多
数キャリア抽出部を抵抗膜を介して接続する場合もある
。後者の場合にあっては、少数キャリア注入部及び多数
キャリア抽出部が第１導電型のウォール領域に形成され
ていても良い。

〔作用〕

まず第１の手段によれば、ＭＩＳ部のゲート電極及び第
１導電型領域に接続する電極の取り出し側に少数キャリ
ア注入部に接続すべき電極が配されるので、片面総電極
を備えた伝導度変調型ＭＩＳＦＥＴを含む半導体装置が
実現される。

多数キャリアはＭＩＳ部から伝導度変調層を縦方向に流
れ、埋込層に達し、それを横方向に流れた後、伝導度変
調層を介して少数キャリア注入部へ向かうが、同時に少
数キャリア注入部からは少数キャリアが伝導度変調層内
に注入されるので、伝導度変調状態が誘起され、したが
って、大電流容量が得られる。素子占有面積を縮小化す
るために、ＭＩＳ部と少数キャリア注入部との隔離距離
を短くすると、第２導電型領域から伝導度変調層へ横方
向に拡大する空乏層端が少数キャリア注入部に容易に達
し、これによりバンチスルー（リーチスルー）が起こる
ので、耐圧が低下するが、両者間に高濃度第１導電型の
空乏層端ストツバを形成した場合には、ここで空乏層端
の横方向拡大が阻止され、ドレイン電圧を高めてもリー
チスルーが起こり難く、素子占有面積を抑制しながら従
来のＩＧＢＴとほぼ同様の高耐圧が得られる。

また少数キャリア注入部を取り囲む第１導電型の少数キ
ャリア注入抑制領域が形成された場合には、空乏層端ス
トッパ機能として高耐圧が確保されると共に、ターンオ
フ時間が短縮される。また素子面積の増大も回避できる
。

ところで、上記構造をＰＮ接合分離の集積回路に適用し
た場合、少数キャリア注入抑制領域下に第１導電型の伝
導度変調層が位置するが、ドレイン電圧を高めると、第
２導電型領域から伝導度変調層へ横方向に拡大する空乏
層端がアイソレイション領域から伝導度変調層へ拡大す
る空乏層端に相接触するおそれがある。そこで少数キャ
リア注入抑制領域を第１導電型埋込層に接触させた構造
を採用し、このウォール状の少数キャリア注入抑制領域
でアイソレイシヲン領域からの空乏層端の拡大を阻止す
ることにより、耐圧低下が防止されると共に、アイソレ
イション領域とＭＩＳ部の距離の短縮化により高密度集
積化が実現される。

次に第２の手段によれば、クーンオン期間において第２
導電型の少数キャリア注入領域，第１導電型の伝導度変
調領域及び第２導電型領域が作る寄生トランジスタを介
して伝導度変調領域へ少数キャリアが注入される以前に
、ＭＩＳ部から注入された多数キャリアが多数キャリア
抽出部から抵抗膜を介して流れるので、抵抗膜の電圧降
下の増大によって上記寄生トランジスタを急速にオン状
態とする。これにより伝導度変調状態がより早く起こる
。

少数キャリア注入部とＭＩＳ部との間に多数キャリア抽
出部が形成され、この多数キャリア抽出部のみを取り込
む第１導電型のウォール領域が形成されている場合には
、素子占有面積の縮小化と高耐圧化が実現される。

更に、少数キャリア注入部と多数キャリア抽出部が第１
導電型のウォール領域に形成されている場合には、高耐
圧が得られると共に、第１導電型のウォールが少数キャ
リア注入抑制領域として機能するので、ターンオフ時間
の短縮やラッチアッブ防止が図れる。

空乏層端の接触を防止するため、上記の如き、第１導電
型の少数キャリア注入抑制領域やウォール領域が形成さ
れるが、これに限らず、フィールドプレートを少なくと
も少数キャリア注入部と前記ＭＩＳ部との絶縁膜上に形
成すると、空乏電界の集中を緩和して耐圧の低下を抑制
することができる。

上記第１及び第２の手段においては、ターンオン期間に
おいては、第１導電型の埋込層を介して少数キャリアが
ＭＩＳ部直下の伝導度変調層に導入され、早期に伝導度
変調層状態が誘起するが、その後は伝導度変調層を介し
て主に電流が流れることになる。またドレイン電圧を高
めると、ＭＩＳ部の第２導電型領域から空乏層端が伝導
度変調層を超えて第１導電型の埋込層内まで拡大し、こ
れに伴い第２導電型領域内の空乏層端が第１導電型領域
に接触してパンチスルーを起こす。そこで第１導電型の
埋込層はタンーンオン期間の短縮の意義を有するだけで
あるから、本発明の第３の手段としては、このタンーン
オン期間の短縮を期せず、むしろ耐圧向上を期すべく、
第１導電型の埋込層の代わるに第２導電型層とすると共
に、この第２導電型層とＭＩＳ部の第１導電型領域とを
導電接続する。かかる構造においては、ドレイン電圧を
高めるにつれ、ＭＩＳ部の第２導電型領域から空乏層端
が伝導度変調層内を拡大すると共に、これとは反対方向
に第２導電型層から空乏層端が伝導度変調層内を拡大し
て、両空乏層端が会合する。この後は第２導電型層内の
空乏層端が拡大するため、第２導電型領域内の空乏電界
が緩和されることになるから、第２導電型領域内でのバ
ンチスルーが起こり難く、したがって高耐圧素子が得ら
れる。

この所謂リサーフ型の素子構造においても、少数キャリ
ア注入部の周りに第１導電型の少数キャリア注入抑制領
域を形成することにより、空乏層端ストッパ機能として
高耐圧が確保されると共にターンオフ時間が短縮される
。また素子面積の増大も回避できる。

また伝導度変調層の表面側に第１導電型の多数キャリア
抽出部を形成し、この多数キャリア抽出部と少数キャリ
ア注入部とを抵抗膜で形成した場合には、ターオン期間
を短縮することができる。

更に、少数キャリア注入部と多数キャリア抽出部が第１
導電型のウォール領域に形成されている場合には、高耐
圧化、ターンオフ時間の短縮及びラフチアップ防止が図
れる． 〔実施例〕 次に、本発明の実施例を添付図面に基づいて説明する。

一策土裏胤桝一 第１図は、本発明の第１実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。

この半導体装置２０は、ｎ型不純物高濃度の埋込層２１
上にエビキシャル或長されたドレイン層としてのｎ一型
伝導度変調型２２と、ストライプ状のポリシリコンゲー
ト２３をマスクとして２重拡散により伝導度変調層２２
の表面側に形成されたＰ型べ一ス領域２４及びｎ゜型ソ
ース領域２５とを備えている．ボリシリコンゲート２３
にはゲート電極Ｇが導電接触し、Ｐ型ベース領域２４の
ｐ゛型コンタク｝　９Ｍ域２６及びｎ゛型ソース領域２
５にはソース電極Ｓが導電接触している。ポリシリコン
ゲート２３とこの直下のゲート酸化膜２７及び伝導度変
調層２２の表面側はＭＯＳ部（Ｍ　Ｉ　Ｓ部）を構威し
ている。なお、本実施例における伝導度変調層２２のｎ
型不純物はリンで、その不純物濃度は１０　”　ａ　ｔ
ｍ／ｃｆｆｌであり、またｎ・型ソース領域２５の不純
物濃度は１０！ｏａｔａ＋／ｃＴｌｉである。更にｐ型
ベース領域２４のｐ型不純物はボロンで、その不純物濃
度は１０”ａｔｍ／ｃｎｉ程度である．一方、伝導度変
調層２２０表面側でＭＯＳ部から隔離された領域にはｐ
゛型の少数キャリア注入領域２８が拡散形成されている
。この少数キャリア注入領域２８はストライブ状のポリ
シリコンゲート２３に対してほぼ並行でストライブ状に
設けられ、これにはドレイン電極Ｄが導電接触している
。少数キャリア注入領域２８に隣接するｐ型ベース領域
２４の周囲には少数キャリア注入領域２８側に臨むｐ型
低濃度のグラフトベース２９が形成されている。このグ
ラフトベース２９は空乏電界の集中を緩和するものであ
る。

この実施例の等価回路は第９図（Ａ）に示す如く従来の
ＩＧＢＴと実質的に同一であり、ＭＯＳＦＥＴはポリシ
リコンゲート２３直下の反転層，ソース領域２５及び伝
導度変調層２２で構威され、寄生ｐｎｐ｝ランジスタの
エミッタは少数キャリア注入領域２８，ベースは伝導度
変調層２２，及びコレクタはｐ型ベース領域２４に相当
する。また寄生ｎｐｎトランジスタの工ξツタはソース
ｊＪ［　域２　５　，ベースはｐ型ベース領域２４，及
びコレクタは伝導度変１ｒ５２２に相当しており、ｐ型
ベース領域２４とソース領域２５との間には短絡抵抗Ｒ
，が寄生している。

ゲート電圧が印加すると、ｐ型ベース領域２４のゲート
２３直下に形成される反転層を介して、電子（多数キャ
リア）が第１図示実線矢印の如く伝導度変調層２２に流
れ、最初は埋込層２１を主に通り少数キャリア注入領域
２８に向かう。一方、正孔（少数キャリア）が第１図示
破線矢印の如く少数キャリア注入領域２８から伝導度変
調層２２に注入され、これにより伝導度変調状態が誘起
される。このため、従来のいわば縦型の伝導度変調型Ｍ
ＯＳＦＥＴと同様に、大電流容量を得ることができるこ
とは勿論、ドレイン電極Ｄがゲート電極Ｇ及びソース電
極Ｓ側が同一表面上に配置されるので、素子間分離や電
極間配線が簡略化され、伝導度変調型ＭＯＳＦＥＴ素子
を含む集積回路の実用化が促進される。

上記第１実施例は本発明の基本的構造を示すが、以下に
その改良例を説明する。

一五１実施員一 第２図は、本発明の第２実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。なお、第２図にお
いて第１図に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。

この半導体装置３０の第１実施例に係る半導体装置２０
に対して異なる点は、横方向電流経路を形成するポリシ
リコンゲート３１が付加された横ＭＯＳ構造を有し、電
流容量の増大を図る共に、耐圧低下を抑制するため、伝
導度変調層２２の表面側でフィールドプレートとしても
機能するポリシリコンゲー｝３１と少数キオリア注入領
域２８との間でこの少数キオリア注入領域２８に隣接す
るｎ゛型の空乏層端ストッパ３２を拡散形成したところ
にある。

ゲート電極Ｇとソース電極Ｓとが同電位で、ドレイン電
圧を上げて行くと、ｐ型ベース領域２４から伝導度変調
層２２へ空乏Ｎ端３３が拡大し、これが少数キャリア注
入領域２８側に延びて接触してしまい、バンチスルー（
リーチスルー）ヲ起こシ易イ．特に横ＤＭＯＳ構造を備
える場合はバンチスルーを起こし易いが、上記のような
空乏層端ストツパ３２を設けた場合には、空乏層端３３
の進行度合いを即制できるから、第１実施例に比して耐
圧低下を抑制することができる。逆に、空乏層端ストッ
パ３２が存在するので、ＭＩＳ部と少数キオリア注入領
域２８の距離を短縮することが可能で、素子占有面積の
縮小化を図ることができる。なお、この実施例の等価回
路は実施的に第９図（Ａ）のものと同一である。

−３』］拳わ糺一 第３図は、本発明の第３実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。なお、第３図にお
いて第１図に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。

この半導体装置４０の第１実施例に係る半導体装置２０
に対して異なる点は、ｐ型アイソレイション領域４１で
画戒された伝導度変調層２２内にＭＯＳ部及び少数キャ
リア注入領域２８を作り込み、この少数キャリア注入領
域２８の囲わりに、ｎ型不純物がリンで不純物濃度１０
　”　ａ　ｔ＋ｅ／ｃｕｔ以上程度のｎ型の少数キャリ
ア注入抑制領域４２が形成されているところにある。

伝導度変調層２２の濃度が比較的低い場合、例えば１０
ＩＳａｔｍ／ａ｛程度では容易にラッチアップが発生す
る。また素子間分離としてｐｎ接合分離を用いる場合、
少数キャリア注入領域２８，伝導度変調層２２及びｐ型
アイソレイシゴン領域４１で構戒される寄生ｐｎｐ｝ラ
ンジスタが作動し、バワーロスが問題となるが、少数キ
ャリア注入領域２８を取り囲むｎ型の少数キャリア注入
抑制領域４２が形成されているので、耐圧低下の抑制機
能は勿論のこと、ラッチアップ防止及び寄生ｐｎｐ　｝
ランジスタの抑制に寄与する。また、少数キャリア注入
抑制領域４２は本来的にバッファ領域としてターンオフ
時間を短絡する．なお、寄生ｐｎｐ　｝ランジスタの電
流増幅率ｈ０は０．０１以下であった。

一且土裏施皿一 第４図は、本発明の第４実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。なお、第４図にお
いて第３図に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。

この半導体装置５０において、少数キャリア注入領域４
２下には埋込層２ｌに接触するウオール状のｎ型空乏層
端ストッパ５２が拡散形成されている。即ち、実質的に
少数キャリア注入領域２８が埋込層２１に接触している
。第３図の構造においては、ＭＩＳ部から少数キャリア
注入領域２８側に拡大する空乏層端４５とアイソレーシ
ゴン４２側から拡大する空乏層端４６とがドレイン電圧
が上昇すると比較的簡単に接触してしますが、本実施例
の如く伝導度変調層２２の濃度に比して高い濃度の空乏
Ｎ端ストツバ５２を拡散形成した構造では、両空乏層端
４５，　４６の接触を抑制することができる。したがっ
て第３実施例に比して高耐圧化を実現できる。

一策１工嵐■一 第５図は、本発明の第５実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。なお、第５図にお
いて第３図に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。

この半導体装置６０においては、ポリシリコンのフィー
ルドプレート６５が少数キャリア注入領域２日の周りを
取り囲んでいる。このフィールドプレート６５の電位は
ドレイン電位と同電位に維持されている。このフィール
ドプレート６５の存在により、ソース側又はアイソレー
ション側からの空乏層の形状（空乏電界）を制御し、電
界集中を緩和して耐圧低下を抑制することができる。こ
のフィールドプレート６５はポリシリコンゲート２３と
同一工程で形成されるので、新たな工程の増加を回避で
き、また少数キャリア注入抑制領域４２及び少数キャリ
ア注入領域２８をセルファラインで形成し得る利益があ
る。

−１４ｊむ鮎糺一 第６図は、本発明の第６実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。なお、第６図にお
いて第１図に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。

この半導体装Ｗ７０においては、伝導度変調層２２の表
面側でＭＯＳ部から隔離された領域にはＰ型の少数キャ
リア注入領域２８が形成されると共に、これに隣接する
領域ｎ＋型の多数キャリア抽出領域７２が形成されてお
り、また少数キオリア注入領域２日に接続されたドレイ
ン電極Ｄと多数キャリア抽出領域７２との間にはポリシ
リコンの抵抗膜７３が接続されている。

この実施例の等価回路は第９図ＣＢ）に示すもので、第
９図（Ａ）の等価回路（第１乃至第５実施例に相当）に
対して、少数キャリア注入領域２Ｂと多数キャリア抽出
領域７２との間に抵抗膜７３が付加されたものである。

抵抗膜７３の付加した意義は寄生ｐｎｐトランジスタを
早期にオン状態とすること、即ちその電流増幅率ｈ，．
を低下させることにある。ＭＯＳＦＥＴがオン状態とな
り、ソース電極＄とドレイン電極Ｄとの間の電圧が低い
ときには、寄生ｐｎｐ　｝ランジスタがオフ状態である
が、電子（多数キャリア）が多数キャリア抽出頷域７２
から抵抗ＷＩＡ７３を介してドレイン電極Ｄへ流れるの
で、抵抗膜７３の電圧降下の増大によって寄生ｐｎｐト
ランジスタが早期にオン状態となり、伝導度変調層２２
内に正孔（少数キャリア）がいち早く注入される。また
この抵抗膜７３はラッチアップの防止に有効である。従
来の縦型の伝導度変調型ＭＯＳＦＥＴでは縦型積層構造
のため抵抗膜の付加が不可能であるが、本実施例の如く
いわば横型の伝導度変調型ＭＯＳＦＥＴにおいて、初め
て抵抗膜７３を表面側に被着できる利益がある。

一員工夫益班一 第７図は、本発明の第７実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。なお、第７図にお
いて第６図に示す部分と同一部分には同一参照符号を付
し、その説明は省略する．この半導体装置８０において
は、横方向電流経路を形成するポリシリコン３１が付加
された横ＭＯＳ構造を有している。このため第２実施例
と同様に耐圧低下を抑制するため、フィールドプレート
として機能するポリシリコンゲート３１と少数キャリア
注入領域２８との間に多数キャリア抽出領域７２がスト
ライプ状に形成され、この多数キャリア抽出領域７２を
取り囲む浅いドレインウォール８１が形成されている．
この浅いドレインウォール８ｌは二点鎖線で示す通常の
ドレインウォール８２に比して小規模で、通常のドレイ
ンウォール８２のマスク幅は１２μｍ程度であるが、３
μｍのマスク幅で浅いドレインウォール６１を形成し、
残る９μｍの幅のうち例えば７μｍのマスク幅の少数キ
ャリア注入領域２８が形成されている。浅いドレインウ
ォール８１によって、素子占有面積の拡大を抑制し得る
ことは勿論、空乏層端ストツパとして機能するから、ｐ
型ベース領域２４と少数キャリア注入領域２８とのバン
チスルーを抑制でき、耐圧低下を防止できる．−３』ｊ
む妃殊一 第８図は、本発明の第８実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である，なお第８図におい
て第６図に示す部分と同一部分には同一参照符号を付し
、その説明は省略する。

この半導体装置９０においては、少数キャリア注入領域
２８の隣接領域にはｐ型アイソレイション領域４１が形
成され、素子間分離が施されている。少数キャリア注入
領域２８及び多数キャリア抽出領域７２は共にｎ型のド
レインウォール９１内に形成されている。この実施例も
、少数キャリア注入領域２８，伝導度変調層２２及びＰ
型アイソレイション領域４ｌで構威される寄生ｐｎｐ｝
ランジスタを抑制し、パワーロスを低減する。また空乏
層端ストッパとしてのドレインウォール９１は耐圧低下
を抑制する。

更にラッチアップ防止の機能も果たす。

一第』Ｊｕ九例一 第１０図は第２実施例における空乏層端の拡大状態を示
す構造断面図である。ドレイン電圧が高くなると、ｐ型
ベース領域２４から伝導度変１１Ｊ’！２２ヘ空乏層端
３３が拡大すると共に、ｐ型ベース領域２４内の空乏層
端３４がソース領域２５側に拡大する。更にドレイン電
圧が高まると、空乏層端３３は埋込層内に進入する。進
入後の空乏層端３３′の拡大度合いは鈍るものの、ドレ
イン電圧の上昇に伴い空乏Ｎ端３３′は着実に拡大する
ので、これに呼応してｐ型ベース領域２４内の空乏層端
３４（特にコーナ部分の空乏層端）がソース領域２５に
到達し、パンチスルーが発生する． このバンチスルーを抑制するために、第１１図の第９実
施例に係る半導体装置１（１０においては、第１０図に
示す高濃度ｎ型の埋込層２１の代わりにｐ型半導体基板
１０１上に伝導度変ｆｆｌＮ２２が形成されている。ま
たこの半導体装置１（１０はディスクリート素子として
構戒さており、ｐ型半導体基板１０１とソース領域２５
とが配線１０２を介して導電接続されている。ドレイン
電圧が高まると、ｐ型ベース領域２４から伝導度変調層
２２へ空乏Ｎ端３３が拡大すると共に、ｐ型ベース領域
２４内の空乏層端３４がソース領域２５側に拡大する。

これと同時にｐ型半導体基板１０１から伝導度変調層２
２側に空乏層端１０３が拡大すると共に、ｐ型半導体基
板１０１内の空乏層端１０４が基板裏面側に拡大する．
更にドレ・イン電圧が高まると、空乏層端３３と空乏層
＠１０３が会合し、ｐ型半導体基板１０１内の空乏層端
１０４は拡大するものの、ｐ型ベース領域２４内の空乏
層端３４の拡大が抑制される．この結果、ｐ型ベース領
域内の空乏電界が緩和されるので、パンチスルーが起こ
り難くなり、高耐圧が確保される。この構造は所謂リサ
ーフ型の構造であるが、本実施例は少数キャリア注入領
域２８を伝導度変調層２２の表面側に設けた構造におい
てリサーフ型の高耐圧構造を採用した点に意義がある。

勿論、少数キャリア注入領域２８０周りには空乏層端３
３の拡大を抑制する空乏端ストッパとしても機能する少
数キャリア注入抑制領域４２が形成されているので、所
謂リーチスルーも起こり難いので、高耐圧素子が実現さ
れている。

一Ｅ１０ｕ妃糺一 第１２図は、本発明の第１０実施例に係る伝導度変調型
ＭＯＳＦＥＴを示す構造縦断面図である．なお第１２図
において第１１図に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。

この半導体装置１１０においては、ｐ型半導体基板１１
０上に高濃度ｐ型埋込層１１１が形成されており、ｐ型
アイソレーション４１により伝導度変調層２２が分離さ
れている。このｐ型アイソレーション４１は配線１１２
でソース領域２６に導電接続されている。また、ｐ型ベ
ース２４の少数キャリア２８に望む側にはｐ型のグラフ
トベース２９が形成されている。

かかる構造は集積回路に適したりサーフ型の高耐圧構造
を有しており、片面総電極の配置が実現されている。な
お実験の結果によると、ｐ型ベースの厚さ０．５μｍ１
伝導度変調層２２のシート抵抗６Ωｃｍで厚さ５μｍで
は耐圧２（１０　Ｖ以上であった。

因みにＰ型埋込層１１１の代わりに、ｎ型埋込層にし、
伝導度変調１２２の厚さを７μｍ程度に厚く作製した場
合でも、耐圧は高々１６０■程度であった。

一重具皇施桝一 第１３図は、本発明の第１１実施例に係る伝導度変調型
ＭＯＳＦＥＴを示す構造縦断面図である。なお第１３図
において第１２図に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。

この半導体装置１２０もリサーフ型の構造を有し、第８
実施例と同様に、少数キャリア注入領域２８と多数キャ
リア抽出領域５２とが抵抗膜５３を介して接続されてい
る。また少数キャリア注入領域２８及び多数キャリア抽
出領域５２はｎ型の比較的浅いドレインウォール１２１
に形成されている。このドレインウォール１２１は空乏
層端ストッパ及び少数キャリア注入抑制領域として機能
する。特に、このドレインウォール１２１はアイソレー
ション４１からの空乏層端とＭＩＳ部側からの空乏層端
との接触を防止するのに有効的である。

〔発明の効果〕

以上説明したように、本発明は、埋込層又は基板上の伝
導度変調層の表面側に形成されたＭＩＳ部に対する表面
側隔離領域に少数キャリア注入部を備える点に特徴を有
するものであるから、次の効果を奏する。

■　ゲート電極．ソース電極のみならずドレイン電極を
共に同一面上に配することができ、ＭＩＳＦＥＴを含む
集積回路の素子間分離や配線実装の簡素化が実現可能で
、この種の半導体装置の実用化が図れる。また従来の縦
型のＭＩＳＦＥＴと同様に、大電流容量を得ることがで
きる。

■　上記ＭＩＳ部と上記少数キャリア注入部との間に空
乏層端ストッパを備える場合には、高耐圧が得られる。

特に、横ＭＩＳ構造を有するときは有益である。

■　上記少数キャリア注入部が少数キャリア注入抑制領
域に取り囲まれている場合には、ｐｎ接合分離が隣接す
るときの寄生トランジスタを抑制できるので、バワーロ
スを低減できると共に、耐圧低下の抑制，ラッチアップ
防止が図れる。また素子占有面積も縮小化する。

■　上記ＭＩＳ部及び少数キャリア注入部の外に、多数
キャリア抽出部と、少数キャリア注入部と多数キャリア
抽出部とを接続する抵抗膜とを備える場合には、３電極
のすべてを同一面上に被着できることは勿論、少数キャ
リア注入開始を早めることができるので、従来の伝導度
変調型ＭＯＳＦＥＴに比して、低オン電圧領域で電流密
度をとることができる。

■　上記多数キャリア抽出部が少数キャリア注入部とＭ
ＩＳ部との間に形成され、その多数キャリア抽出部のみ
を取り囲むウォール領域が形成されている場合には、高
耐圧が得られる．特に横Ｍｌｓｌ造を有するときは有益
である。また素子占有面積の拡大を抑制できる。

■　上記少数キャリア注入部と上記多数キャリア抽出部
がウォール領域に形成されている場合には、ｐｎ接合分
離が隣接するときの寄生トランジスタを抑制できるので
、パワーロスを低減できると共に、耐圧低下の抑制．ラ
ッチアップ防止が図れる．■　少数キャリア注入抑制領
域が埋込層に接触している場合には、アイソレーシゴン
側からの空乏層端の拡大を抑制できるので、耐圧低下の
防止に有益である。

■　また第１導電型埋込層を第２導電型半導体又は第２
導電型埋込層とし、これと第１導電型領域とを導電接続
した所謂リサーフ型構造と採用した場合において、片面
総電極配置を実現できる。また上記■乃至■の構或を講
じた構造においては同様の効果を得ることができる．

【図面の簡単な説明】

第１図は、本発明の第１実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である．第２図は、本発明
の第２実施例に係る伝導度変調型ＭＯＳＦＥＴを示す構
造縦断面図である。 第３図は、本発明の第３実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造￥＆＊面図である。 第４図は、本発明の第４実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。 第５図は、本発明の第５実施例に係る伝導度変調型ＭＯ
　Ｓ　Ｆ　ＥＴを示す構造縦断面図である。 第６図は、本発明の第６実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。 第７図は、本発明の第７実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。 第８図は、本発明の第８実施例に係る伝導度変調型ＭＯ
ＳＦＥＴを示す構造縦断面図である。 第９図は（Ａ）は、同第１乃至第５実施例の等価回路図
で、第９図（Ｂ）は同第６乃至第８実施例の等価回路図
である。 第１０図は、本発明の第３実施例における空乏層端の拡
大状態を示す構造縦断面図である。 第ｉｔ図は、本発明の第９実施例に係る伝導度変調型Ｍ
ＯＳＦＥＴを示す構造縦断面図である。 第１２図は、本発明の第１０実施例に係る伝導度変調型
ＭＯＳＦＥＴを示す構造縦断面図である。 第１３図は、本発明の第１１実施例に係る伝導度変調型
ＭＯＳＦＥＴを示す構造縦断面図である。 第１４図は、従来の伝導度変調型ＭＯＳＦＥＴを示す構
造縦断面図である。 〔符号の説明〕 ２０．３０．４０，５０，６０，７０，８０，９０，　
１（１０，１１０，　１２０・・・半導体装置 ２ｌ・・・ｎ゛型埋込層 ２２・・・ｎ一型伝導度変澗Ｎ（　ドレイン層）２３．
　３１・・・ポリシリコンゲート２４・・・ｐ型ベース
領域 ２５・・・ｎ゜型ソース領域 ２６・・・Ｐ゛型コンタクト領域 ２７・・・ゲート酸化膜 ２８・・・Ｐ゛型少数キャリア注入領域２９・・・Ｐ一
型グラフトベース ３１・・・ポリシリコンゲート ３２．　５２・・・ｎ゛型空乏Ｎ端ストッパ３３．３３
　’　，３４，４５．４６，１０３．１０４・・・空乏
層端４１・・・Ｐ型アイソレイション ４２・・・ｎ型少数キャリア注入抑制領域６５・・・フ
ィールドプレート ７２・・・ｎ゛型多数キャリア抽出領域７３・・・ポリ
シリコンの抵抗膜 ８１，　１２１・・・浅いｎ型ドレインウオール９１・
・・ｎ型ドレインウオール １０１・・・Ｐ型半導体基板 １０２，１１２・・・配線 １１１・・・ｐ＋型埋込層 Ｇ・・・ゲート電極 Ｓ・・・ソース電極 Ｄ・・・ドレイン電極 Ｒ， ・・・短絡抵抗。 ４５．４６・一空乏層端 少数キャリ７注入抑制領域 第　　３　図 第 ４ 図 第 １ 図 第 ２ 図 第 ５ 図 第 ６ 図 第 ア 図 第 ８ 図 ３３．３３′，３４一空之層端 第 １０ 図 第 １１ 図 第 ９ 図 第 １ろ 図

Claims (12)

【特許請求の範囲】
1. （１）第１導電型埋込層を有し、この上の第１導電型の
   伝導度変調層の表面側に２重拡散で形成された第２導電
   型領域及び第１導電型領域を含むＭＩＳ部と、該伝導度
   変調層の表面側で該ＭＩＳ部に対する隔離領域にて形成
   された第２導電型の少数キャリア注入部と、を有するこ
   とを特徴とする伝導度変調型ＭＩＳＦＥＴを備えた半導
   体装置。
2. （２）前記伝導度変調層の表面側で前記ＭＩＳ部と前記
   少数キャリア注入部との間に形成された第１導電型の空
   乏層端ストッパを有することを特徴とする請求項第１項
   に記載の伝導度変調型ＭＩＳＦＥＴを備えた半導体装置
   。
3. （３）前記少数キャリア注入部を取り囲む第１導電型の
   少数キャリア注入抑制領域が形成されていることを特徴
   とする請求項第１項に記載の伝導度変調型ＭＩＳＦＥＴ
   を備えた半導体装置。
4. （４）前記少数キャリア注入抑制領域が前記第１導電型
   埋込層と接触していることを特徴とする請求項第３項に
   記載の伝導度変調型ＭＩＳＦＥＴを備えた半導体装置。
5. （５）前記伝導度変調層の表面側に形成された第１導電
   型の多数キャリア抽出部と、前記少数キャリア注入部と
   該多数キャリア抽出部とを接続する抵抗膜と、を有する
   ことを特徴とする請求項第１項に記載の伝導度変調型Ｍ
   ＩＳＦＥＴを備えた半導体装置。
6. （６）前記多数キャリア抽出部は前記少数キャリア注入
   部と前記ＭＩＳ部との間に形成され、当該多数キャリア
   抽出部のみを取り囲む第１導電型のウォール領域が形成
   されていることを特徴とする請求項第５項に記載の伝導
   度変調型ＭＩＳＦＥＴを備えた半導体装置。
7. （７）前記少数キャリア注入部と前記多数キャリア抽出
   部が第１導電型のウォール領域に形成されていることを
   特徴とする請求項第５項に記載の伝導度変調型ＭＩＳＦ
   ＥＴを備えた半導体装置。
8. （８）少なくとも前記少数キャリア注入部と前記前記Ｍ
   ＩＳ部との絶縁膜上にはフィールドプレートが形成され
   ていることを特徴とする請求項第１項乃至第７項のいず
   れか一項に記載の伝導度変調型ＭＩＳＦＥＴを備えた半
   導体装置。
9. （９）第２導電型層を有し、この上の第１導電型の伝導
   度変調層の表面側に２重拡散で形成された第２導電型領
   域及び第１導電型領域を含むＭＩＳ部と、該伝導度変調
   層の表面側で該ＭＩＳ部に対する隔離領域にて形成され
   た第２導電型の少数キャリア注入部とを有し、該第２導
   電型層と該第１導電領域とが導電接続されていることを
   特徴とする伝導度変調型ＭＩＳＦＥＴを備えた半導体装
   置。
10. （１０）前記少数キャリア注入部を取り囲む第１導電型
    の少数キャリア注入抑制領域が形成されていることを特
    徴とする請求項第９項に記載の伝導度変調型ＭＩＳＦＥ
    Ｔを備えた半導体装置。
11. （１１）前記伝導度変調層の表面側に形成された第１導
    電型の多数キャリア抽出部と、前記少数キャリア注入部
    と該多数キャリア抽出部とを接続する抵抗膜と、を有す
    ることを特徴とする請求項第９項に記載の伝導度変調型
    ＭＩＳＦＥＴを備えた半導体装置。
12. （１２）前記少数キャリア注入部と前記多数キャリア抽
    出部が第１導電型のウォール領域に形成されていること
    を特徴とする請求項第１１項に記載の伝導度変調型ＭＩ
    ＳＦＥＴを備えた半導体装置。