FR2499769A1 - Transistor a effet de champ a grille isolee ayant une capacite parasite reduite et procede de fabrication - Google Patents
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Abstract
L'INVENTION CONCERNE UN TRANSISTOR MOS PRESENTANT UNE FAIBLE CAPACITE PARASITE ENTRE GRILLE ET SOURCE OU ENTRE GRILLE ET DRAIN. LE TRANSISTOR COMPREND UNE REGION DE SOURCE 14, UNE REGION DE DRAIN16, ET ENTRE ELLES UNE REGION DE CANAL PROPREMENT DITE 18 DU TYPE DE CONDUCTIVITE OPPOSE A LA SOURCE ET AU DRAIN ET UNE REGION MIXTE 19 DOPEE COMME LA REGION DE CANAL OU COMME LA SOURCE ET LE DRAIN. UNE PREMIERE GRILLE 22 S'ETEND AU-DESSUS DU CANAL PROPREMENT DIT18 ET UNE DEUXIEME GRILLE 30, ISOLEE DE LA PREMIERE, CONTROLE LA REGION MIXTE 19. CETTE DEUXIEME GRILLE EST PORTEE A UN POTENTIEL CONSTANT, ENGENDRANT UNE SORTE DE CANAL ARTIFICIEL S'ETENDANT JUSQU'A L'APLOMB DE LA PREMIERE GRILLE 22 MAIS PAS PLUS LOIN, ELIMINANT AINSI LE DEBORDEMENT CLASSIQUEDE LA GRILLE DE COMMANDE SUR LA SOURCE OU LE DRAIN.
Description
TRANSISTOR A EFFET DE CHAMP A GRILLE ISOLEE
AYANT UNE CAPACITE PARASITE REDUITE
ET PROCEDE DE FABRICATION
La présente invention concerne les transistors à effet de champ à grille isolée, et notamment les transistors de type MOS (métal-oxyde-semiconducteur) qui présentent beaucoup d'avantages dans les techniques de circuits intégrés, mais qui possèdent un inconvénient inhérent à leur structure habituelle de fabrication cet inconvénient est la présence d'une capacité parasite non négligeable entre la grille de commande et la source ou le drain du transistor.
AYANT UNE CAPACITE PARASITE REDUITE
ET PROCEDE DE FABRICATION
La présente invention concerne les transistors à effet de champ à grille isolée, et notamment les transistors de type MOS (métal-oxyde-semiconducteur) qui présentent beaucoup d'avantages dans les techniques de circuits intégrés, mais qui possèdent un inconvénient inhérent à leur structure habituelle de fabrication cet inconvénient est la présence d'une capacité parasite non négligeable entre la grille de commande et la source ou le drain du transistor.
Cette capacité provient en effet de ce que la grille de commande, alors qu'elle devrait être superposée exactement à la région de canal séparant la région de source et la région de drain du transistor, est en réalité légèrement plus grande par suite de la technique de fabrication utilisée : on effectue généralement un dopage des régions de source et de drain par implantation ionique, avec autoalignement par rapport à la grille de commande après que celle-ci ait été déposée et gravée pour servir de masque lors de l'implantation.En théorie cette technique devrait permettre un alignement exact de la grille par rapport aux bords des régions de source et de drain ; en fait, il est nécessaire de procéder, après l'implantation ionique, à un recuit de la structure à haute température, recuit qui conduit à une diffusion des impuretés implantées dans toutes les directions et notamment sous la grille de commande.
Le débordement qui en résulte est à l'origine de capacités parasites correspondant tout simplement à la présence, dans la zone de débordement, d'un sandwich constituant un condensateur (une couche très mince d'isolant entre une grille conductrice et une région de source ou de drain relativement conductrice).
La figure 1 illustre la constitution d'un transistor MOS classique, avec les capacités parasites créées au-dessous des extrémités de la grille de commande.
Ces capacités parasites sont gênantes dans un certain nombre d'applications des transistors MOS, par exemple lorsqutils sont utilisés en interrupteurs dans un échantillonneur #bloqueur en effet, dans un tel dispositif, le transistor MOS est relié à une capacité de sortie dont il doit assurer d'une part la charge à une valeur de tension donnée lorsqu'il est rendu conducteur et qu'il connecte la capacité à une source de tension, et d'autre part le maintien de cette charge lorsqu'il est bloqué et qu'il isole la capacité de la source de tension; la présence de capacités parasites, entre les électrodes du transistor MOS servant ainsi d'interrupteur, réduit la charge de la capacité utile de sortie; si cette dernière est réalisée en technologie intégrée, elle aura une faible valeur et la capacité parasite ne sera pas négligeable par rapport à elle; il faut donc trouver le moyen de la réduire.
Une autre application dans laquelle la capacité parasite du transistor MOS est très gênante apparaît dans le cas od le transistor est utilisé comme amplificateur à grand gain; il est connu que la capacité parasite grille-drain est ramenée par effet
Miller à l'entrée de l'amplificateur, multipliée par le gain de l'amplificateur. Cet effet a des conséquences tres néfastes sur la bande passante de l'amplificateur; si la constitution de l'amplificateur impose un gain souhaité, il faut absolument rédul re la capacité parasite.
Miller à l'entrée de l'amplificateur, multipliée par le gain de l'amplificateur. Cet effet a des conséquences tres néfastes sur la bande passante de l'amplificateur; si la constitution de l'amplificateur impose un gain souhaité, il faut absolument rédul re la capacité parasite.
Le but de la présente invention est de proposer une nouvelle structure de transistor MOS dont les capacités parasites sont nettement réduites par rapport à celles des transistors existant actuellement.
On observe d'abord que la zone de débordement de la grille de commande sur les régions de source et de drain est d'autant plus importante, compte tenu des techniques utilisées, que le dopage des régions de source et de drain est plus important, car la diffusion des impuretés au-dessous de la grille de commande, même lorsque les régions de source et de drain sont constituées par implantation ionique avec autoalignement, est plus importante lorsque la concentration d'impuretés implantées est plus grande.
On propose donc selon l'invention de faire en sorte que la région de source ou la région de drain, ou les deux, soit carrément écartée de la grille de commande, c'est-à-dire qu'un intervalle qui n'est ni tout à fait une région de source ou de drain ni tout à fait une région de canal sépare la région de source ou la région de drain de la zone de canal proprement dite surplombée par la grille de commande.Cette région mixte, non surplombée par la grille de commande, mais qui n'est pas non plus une région de source ni une région de drain car elle n'est pas dopée comme ces deux dernières, est ellemême surplombée par une autre grille conductrice dont le potentiel sera porté à une valeur fixe. ta grille conductrice supplémentaire vient comme si elle était une grille normale déborder légérement au-dessus de la vraie région de source ou de drain; elle vient aussi surplomber, sans venir en contact avec elle, l'extrémité de la première grille de commande.
La région mixte surplombée par la grille supplémentaire peut être dopée avec une impureté du même type que la source et le drain mais moins profondément et avec une concentration plus faible de sorte qu'elle ne débordera pratiquement pas par diffusion en-dessous de la première grille de commande; elle joue alors le rôle d'une prolongation de la vraie région de source jusqu'à la limite de la première grille de commande mais pas plus loin. Elle peut aussi ne pas être dopée comme la source et le drain mais au contraire comme la région de canal; dans ce cas, elle joue le rôle d'une prolongation de la région de canal et, lors de l'utilisation du transistor, elle est enrichie en permanence en porteurs grâce à une tension constante de niveau suffisant appliquée sur la grille supplémentaire qui surplombe cette région mixte.
Les capacités parasites qui existaient auparavant sont pratiquement supprimées, car, d'une part la région mixte ne déborde pratiquement pas, qu'elle soit dopée ou non, sous la première grille de commande, et d'autre part, si la seconde grille déborde partiellement au-dessus de la région de source ou de drain ou les deux, ou au-dessus de la première grille, c'est avec une épaisseur d'oxyde interposé beaucoup plus grande que dans le cas du débordement de la première grille sur la source ou le drain. De plus, les capacités parasites qui subsistent concernent des électrodes por tées à un potentiel constant (basse impédance), ce qui présente beaucoup moins d'inconvénients qu'une capacité parasite entre la grille et la source ou le drain directement.
La structure de transistor à effet de champ selon l'invention se définit donc par les parties suivantes
- une région de source et une région de drain séparées l'une de 11 autre dans un substrat semiconducteur, ces régions étant dopées avec une impureté d'un premier type de conductivité,
- une couche isolante au-dessus de la surface du substrat, au moins entre les régions de source et de drain,
- une grille de commande constituée par un dépot conducteur sur la couche isolante, au-dessus d'une partie seulement de la zone située entre les régions de source et de drain, cette grille ne s'étendant pas jusqu'd l'aplomb de la région de source et/o la région de drain,
- une région de canal proprement dite, s'étendant audessous de la grille de commande et comportant des impuretés du type de conductivité opposé au premier type,
- une région mixte qui est la zone de semiconducteur du substrat non surplombée par la grille de commande, entre la région de canal proprement dite et la région de drain et/ou de source,
- une couche conductrice, constituant une deuxième grille, au-dessus de toute la région mixte non surplombée par la première grille.
- une région de source et une région de drain séparées l'une de 11 autre dans un substrat semiconducteur, ces régions étant dopées avec une impureté d'un premier type de conductivité,
- une couche isolante au-dessus de la surface du substrat, au moins entre les régions de source et de drain,
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- une région mixte qui est la zone de semiconducteur du substrat non surplombée par la grille de commande, entre la région de canal proprement dite et la région de drain et/ou de source,
- une couche conductrice, constituant une deuxième grille, au-dessus de toute la région mixte non surplombée par la première grille.
On comprendra qu'on peut vouloir réduire la capacité parasite entre source et grille, ou entre drain et grille, ou les deux. Dans ce dernier cas, la région mixte s'étend de chaque côté de la région de canal proprement dite, mais c'est en principe une deuxième grille unique qui surplombe les deux parties de la région mixte, et qui pratiquement surplombe donc également toute la première grille (dont elle est bien entendu isolée, par exemple par une couche d'oxyde ou de nitrure).
La région mixte peut être dopee avec une impureté du même type que la source et le drain, mais alors avec une concentration sensiblement plus faible; elle peut aussi être dopée avec une impureté du même type que la région de canal, mais alors, le tran sistor sera utilisé avec cette deuxième grille portée à une tension suffisante pour rendre conductrice cette région mixte.
Il est particulièrement intéressant de prévoir qu'au moins la deuxième grille est en silicium polycristallin, ne serait ce que pour faciliter le dopage des régions de source et de drain avec autoalignement par rapport à la région mixte, la deuxième grille de silicium polycristallin servant de masque dans une opération de dopage par implantation ionique.
De manière générale, le procédé de fabrication du transistor selon l'invention consiste à
- partir d'un caisson de semiconducteur d'un premier type de conductivité,
- déposer une couche isolante mince sur la surface de ce caisson,
- déposer sur cette. couche isolante une couche conductrice,
- graver cette couche conductrice selon le motif prévu pour la grille de commande, afin de réaliser celle-ci,
- déposer une nouvelle couche isolante sur le semiconducteur et sur la couche conductrice,
- déposer une deuxième couche conductrice et graver cette deuxième couche selon un motif dont une partie au moins ne se situe pas à l'aplomb de la première grille mais déborde par rapport à celle-ci, afin de réaliser une deuxième grille,
- doper le semiconducteur en dehors de sa partie située au-dessous des première et deuxième couches de manière à former des régions de source et de drain d'un second type de conductivité adjacentes à cette partie,
- déposer et graver un métal destiné à former des électrodes de source et de drain.
- partir d'un caisson de semiconducteur d'un premier type de conductivité,
- déposer une couche isolante mince sur la surface de ce caisson,
- déposer sur cette. couche isolante une couche conductrice,
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- déposer une nouvelle couche isolante sur le semiconducteur et sur la couche conductrice,
- déposer une deuxième couche conductrice et graver cette deuxième couche selon un motif dont une partie au moins ne se situe pas à l'aplomb de la première grille mais déborde par rapport à celle-ci, afin de réaliser une deuxième grille,
- doper le semiconducteur en dehors de sa partie située au-dessous des première et deuxième couches de manière à former des régions de source et de drain d'un second type de conductivité adjacentes à cette partie,
- déposer et graver un métal destiné à former des électrodes de source et de drain.
On peut procéder, avant le dépot de la deuxième couche de métal, au dopage, avec une impureté du second type de conductivité, des régions immédiatement adjacentes à la région surplombée par la première grille de commande, le dopage étant effectué avec une concentration telle que ces régions soient moins dopées que les régions de source et de drain. On peut alors, no tamment si la première grille est en silicium polycristallin, doper les régions immédiatement adjacentes à la région surplombée par la première grille de commande par implantation ionique après le dépot et la gravure de la première couche de métal, celle-ci servant de masque.
De même, après dépot et gravure de la deuxième grille également constituée en silicium polycristallin, on peut doper les régions de source et de drain par implantation ionique, la concentration des régions de source et de drain étant nettement plus importante que celle des régions mixtes surplombées uniquement par la deuxième grille de commande et non par la première.
On notera que 11 invention ne demande ni étape supplémentaire, ni une modification du procédé existant en technologie double grille employée par exemple pour la fabrication de mémoires dynamiques ou reprogrammables.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- la figure 1 représente une coupe transversale d'une structure de transistor MOS classique;
- la figure 2 représente une première variante de réalisation, vue en coupe transversale, d'un transistor selon l'invention à faible capacité parasite;
- la figure 3 représente une autre variante;
- la figure 4 représente encore une autre variante;
- la figure 5 représente un circuit simplifié d'utilisation du transistor selon l'invention.
- la figure 1 représente une coupe transversale d'une structure de transistor MOS classique;
- la figure 2 représente une première variante de réalisation, vue en coupe transversale, d'un transistor selon l'invention à faible capacité parasite;
- la figure 3 représente une autre variante;
- la figure 4 représente encore une autre variante;
- la figure 5 représente un circuit simplifié d'utilisation du transistor selon l'invention.
A la figure 1, le transistor classique NOS comprend, dans un caisson de silicium délimité par exemple par des couches d'oxyde épais 10 et 12, une région de source 14 dopée fortement avec une impureté d'un premier type de conductivité, par exemple
N, et une région de drain 16 dopée de la même manière que la région de source et séparée de celle-ci par un intervalle correspondant à une région de canal, d'un second type de conductivité (par exemple P). Au-dessus de la région de canal, désignée par 18, on prévoit une couche mince d'oxyde isolant sine, 20, et au-dessus de cette couche une grille 22, par exemple en aluminium ou en silicium polycristallin dopé avec une forte concentration d'impuretés.
N, et une région de drain 16 dopée de la même manière que la région de source et séparée de celle-ci par un intervalle correspondant à une région de canal, d'un second type de conductivité (par exemple P). Au-dessus de la région de canal, désignée par 18, on prévoit une couche mince d'oxyde isolant sine, 20, et au-dessus de cette couche une grille 22, par exemple en aluminium ou en silicium polycristallin dopé avec une forte concentration d'impuretés.
Des contacts d'accès sont prévus au-dessus des régions de source et de drain, de sorte que le transistor final posséde trois électrodes, S, D, G, qui sont des électrodes de source, de drain et de grille.
Pour des raisons techniques déjà expliquées, la grille de commande déborde en fait en partie au-dessus des régions de source et de drain, c'est-à-dire que les bords de la grille 22 surplombent partiellement, dans des zones 24 et 26, les régions de source et de drain, de sorte qu'il se crée dans la zone 24 une capacité parasite due à la superposition d'une couche conductrice (source) d'une couche isolante (oxyde) et d'une couche conductrice (grille); une capacité parasite se forme aussi dans la zone 26.
La figure 2 représente la modification de structure prévue par la présente invention.
Des régions d'oxyde épais 10 et 12 isolent toujours un transistor MOS de ses voisins; des régions de source et de drain 14 et 16 respectivement, dopées avec une forte concentration de type N sont séparées par un volume de semiconducteur à faible concentration de type P dans lequel sera constituée la région de canal.
La région de type P entre les régions de source et de drain 14 et 16 se divise en fait en deux régions qui sont respec vivement une région de canal proprement dit 18 et une région mixte 19; en d'autres mots, la région de canal ne s'étend pas de la source jusqu'au drain mais, elle n'en couvre qu'une partie, le reste étant constitué par la région mixte 19. Dans l'exemple de la figure 2, la région de canal proprement dit 18 s'étend depuis le drain mais n'aboutit pas à la source. On verra qu'elle peut aussi partir de la source sans s'étendre jusqu'au drain, ou être en plein milieu.La grille de commande, désignée par 22 sur la figure 2 et reliée à une borne G1, est encore constituée par une couche métallique au-dessus d'une couche isolante 20, et c'est l'étendue de la grille 22 qui définit la région de canal proprement dite 18, la région mixte 19 commentant là où la grille 22 ne surplombe plus le semiconducteur.
Au-dessus de la région mixte 19 on a prévu une autre couche constituant une deuxième grille désignée par la référence 3Q et reliée à une deuxième borne de commande G2.
On veut que la deuxième grille 30 surplombe toute la région mixte 19, donc qu'elle arrive juste au-dessus de la région de source 14 d'un côté et qu'elle arrive jusqu'à l'extrémité de la grille 22. Comme elle doit cependant être isolée de cette dernière, on prévoit que la deuxiène grille présente un décrochement pour remonter au-dessus de la première, en restant isolée de celle-ci par une deuxième couche isolante, d'oxyde ou de nitrure de silicium, 32, en principe notablement plus épaisse que la couche 20.
Dans l'exemple de la figure 2, la région mixte 19 n'est pas dopée différemment de la région de canal 18. Mais, lorsque la grille 30 est portée à un potentiel fortement positif, la région mixte 19 s'enrichit fortement en porteurs de charge négative de sorte qu'elle prolonge artificiellement la région de source 14 jusqu'à l'extrémité de la grille 22. Il nty a plus de zone de débordement entre la région de source ainsi artificiellement prolongée et la grille 22 car la zone enrichie s'arrête là où s'arrête l'influence électrostatique de la grille 30, et ne se prolonge donc pas au-dessous de la grille 22 qui forme écran par rapport à la grille 30.Dans l'exemple de la figure 2 toujours, il y a enco- re une capacité parasite entre la grille et le drain puisquton n'e pas prévu une autre région mixte entre le canal et le drain. On conçoit cependant qu'on pourrait le faire comme on le verra e ré férence à la figure 4.
L'épaisseur de la couche 32 d'oxyde ou-de nitrure est relativement grande et la capacité parasite résultant de la super- position partielle des grilles 30 et 22 a une valeur raisonnable- ment faible, de même que celle qui résult du débordement de la deuxième grille au-dessus de la région de sourie.
La réalisation du transistor de 11 ligure 4 -e pose pas de problème particulier, elle peut se faire conte pour un transI > tor classique, mais, après le dépot métallique ~e La couche e il faut à nouveau déposer une couche d'oxyde ou de nitrure 32, puis effectuer un deuxième dépôt d'aluminium ou silicium polycristallin et une gravure de la deuxième couche déposée selon un motif correspondant à la grille 30 à réaliser. Lorsque la grille 30 et la grille 22 sont en silicium polycristallin, on peut en profiter pour effectuer le dopage des régions de source et de drain par implantation ionique après le dépot et la gravure des grilles 22 et 30, celles-ci servant de masques lors de l'implantation.
A la figure 3, on a représenté une variante de structure dans laquelle la différence essentielle est simplement que la région mixte 19 est dopée avec une impureté du même type que la région de source 14 qui lui est adjacente. Cependant, la concentration est plus faible et s'étend sur une profondeur plus faible que la région de source 14. La raison de cette profondeur et de cette concentration réduites est qu'elles permettent de limiter précisément la région 19 par rapport à la première grille 22, c'est-à-dire d'arrêter précisément la région mixte 19 à l'aplomb du bord de la grille 22. Par exemple, le dopage de type N et N+ est effectué en deux étapes : un premier dopage à faible profondeur et à faible concentration est effectué dans les régions 14, 19 et 16.Ensuite, on dope de manière supplémentaire les régions 14 et 16 pour atteindre une profondeur et une concentration plus élevées dans les zones constituant la source et le drain proprement dits. Le recuit ultérieur n'amènera pratiquement pas de débordement d'impuretés par diffusion sous la grille 22 depuis la région 19 car cette région est peu dopée.
Pour ce qui est des autres éléments de la figure 3, ils sont identiques à ceux de la figure 2; ce sont les couches d'oxyde isolantes 20 et 32 respectivement au-dessous et au-dessus de la première grille de commande 22, et la deuxième grille de commande 30 métallique surplombant complètement la région mixte 19 et partiellement le bord de la première grille 22. Une possibilité de réalisation de cette structure consiste à utiliser une grille 22 en silicium polycristallin déposée après la couche d'oxyde 20 puis gravée, et à réaliser le premier dopage de type N à faible profondeur par implantation ionique dans les régions 14, 19 et 16, la première grille 22 servant de masque.Ensuite, on dépose la deuxième couche d'oxyde 32 et la couche métallique constituant la grille 30, on la grave et on effectue un nouveau dopage par implantation ionique si la deuxième grille est en silicium polycristallin, seules les régions 14 et 16 subissant donc un nouveau dopage permettant d'atteindre une forte concentration et une plus grande profondeur correspondant à la constitution des régions de source et de drain.
La figure 4 représente simplement un mode de réalisation dans lequel une région mixte 19 s'étend entre la source 14 et la zone de canal proprement dite, et une région mixte 19' s'étend entre le drain 16 et la région de canal proprement dite 18. ta deuxième grille de commande 30 recouvre alors les deux régions mixte 19 et 19', et éventuellement recouvre aussi la première grille de commande 22. Bien entendu, comme aux figures 2 et 3, les régions 19 et 19' peuvent être dopées comme les régions de source et de drain (mais moins) ou comme la région de canal.
A la figure 5 on a simplement représenté à titre d'exemple un schéma très simple d'amplificateur comportant un transistor de commande T1 constitué avec la structure selon la présente invention, et un transistor de charge T2 normal monté en générateur de courant, la sortie O de l'étage étant en prise au point de jonction entre la source de T1 et le drain de
T2, et l'entrée E de l'étage étant prise sur la première grille de commande G1 du transistor T1. La deuxième grille de commande G2 est reliée à une tension fixe U qui est quelconque si le mode de réalisation de la figure 3 est utilisé, à savoir si la région mixte 19 est dopée du même type que les régions de source et de drain; la tension fixe U à laquelle est reliée la grille G2 doit par contre être suffisamment positive (dans le cas d'un transistor NRIOS bien entendu) si c'est le mode de réalisation de la figure 2 qui est utilisé, à savoir si la région mixte 19 est dopée comme le canal 18. Dans tous les cas, la tension fixe U doit être suffisante, en positif ou en négatif selon qu'il s'agit d'un transistor à canal N ou à canal P, pour rendre ou garder la région mixte conductrice.
T2, et l'entrée E de l'étage étant prise sur la première grille de commande G1 du transistor T1. La deuxième grille de commande G2 est reliée à une tension fixe U qui est quelconque si le mode de réalisation de la figure 3 est utilisé, à savoir si la région mixte 19 est dopée du même type que les régions de source et de drain; la tension fixe U à laquelle est reliée la grille G2 doit par contre être suffisamment positive (dans le cas d'un transistor NRIOS bien entendu) si c'est le mode de réalisation de la figure 2 qui est utilisé, à savoir si la région mixte 19 est dopée comme le canal 18. Dans tous les cas, la tension fixe U doit être suffisante, en positif ou en négatif selon qu'il s'agit d'un transistor à canal N ou à canal P, pour rendre ou garder la région mixte conductrice.
Claims (12)
1. Transistor à effet de champ à grille isolée, ayant une capacité parasite réduite entre sa grille de commande et au moins une des électrodes de drain et de source, ce transistor comprenant une région de source (14) et une région de drain (16) séparées l'une de l'autre dans un substrat semiconducteur, ces régions étant dopées avec une impureté d'un premier type de conductivité, et une couche isolante (20) au-dessus de la surface du substrat, au moins entre les régions de source et de drain, transistor caractérisé par le fait qu'il comprend en outre
- une grille de commande (22) constituée par un dépot conducteur sur la couche isolante, au-dessus d'une partie seulement de la zone située entre les régions de source et de drain, cette grille ne s'étendant pas jusqu'à l'aplomb de la région de source et/ou la région de drain,
- une région de canal proprement dite (18), s'étendant au-dessous de la grille de commande et comportant des impuretés du type de conductivité opposé au premier type,
- une région mixte (19) qui est la zone de semiconducteur du substrat non surplombée par la grille de commande, entre la région de canal proprement dite et la région de drain et/ou de source,
- une couche conductrice (30), constituant une deuxième grille, au-dessus de toute la région mixte non surplombée par la première grille.
2. Transistor selon la revendication 1, caractérisé par le fait que la région mixte est dopée avec une impureté de même type que la source et le drain avec une concentration sensiblement plu faible.
3. Transistor selon la revendicat ion 1, caractérisé par le fait que la région mixte est loupée avec une impureté du même ty;e tlue lt région de canai.
4. Transistor selon i'l'une (les revèndic.llions I à 3, ca- ractérisé par le fait que la deuxième grille recouvre au moins partiellement la première.
5. Transistor selon la revendication 4, caractérisé par le fait que la deuxième grille présente un décrochement au niveau des bords d'extrémité de la première grille.
6. Transistor selon l'une des revendications 1 à 4, caractérisé par le fait qu'au moins la deuxième grille est en silicium polycristallin.
7. Transistor selon l'une des revendications 1 à 6, caractérisé par le fait que la deuxième grille est portée à un potentiel fixe apte à rendre ou garder la région mixte conductrice.
8. Procédé de fabrication d'un transistor à effet de champ à faible capacité parasite entre sa grille de commande et l'électrode de drain et/ou de source, caractérisé par les étapes consistant à
- partir d'un caisson de semiconducteur d'un premier type de conductivité,
- déposer une couche isolante (20) sur la surface de ce caisson,
- déposer sur cette couche isolante une couche conductrice (22),
- graver cette couche conductrice selon le motif prévu pour la grille de commande, afin de réaliser celle-ci,
- déposer une nouvelle couche isolante (32) sur le semiconducteur et sur la couche de métal,
- déposer une deuxième couche conductrice (30),
- graver la deuxième couche selon un motif dont une partie au moins ne se situe pas à l'aplomb de la première couche de métal mais déborde par rapport à celle-ci, afin de réaliser une deuxième grille,
- doper le semiconducteur en dehors de sa partie située au-dessous des première et deuxième couches de manière à former des régions de source et de drain (14 et 16) d'un second type de conductivité, adjacentes à cette partie,
- déposer une couche d'oxyde sur la surface de silicium,
- ouvrir des ouvertures de contact dans l'oxyde au-dessus des régions de source et de drain et effectuer une métallisation pour constituer des électrodes de source et de drain.
9. Procédé selon la revendication 8, caractérisé par le fait qu'avant le dépôt de la deuxième grille, on procède à un dopage, avec une impureté du second type de conductivité, des régions immédiatement adjacentes à la région surplombée par la première grille de commande, le dopage étant effectué avec une concentration telle que ces régions soient moins dopées que les régions de source et de drain.
10. Procédé selon la revendication 9, caractérisé par le fait que la première couche conductrice est constituée par du silicium polycristallin et que le dopage des régions immédiatement adjacentes à la région surplombée par la première grille de commande est fait par implantation ionique après le dépôt et la gravure de la première couche de métal, celle-ci servant de masque.
11. Procédé selon l'une des revendications 8 à 10, caractérisé par le fait que la deuxième couche conductrice est constituée par du silicium polycristallin et que le dopage des régions de source et de drain est fait par implantation ionique après le dépôt de la gravure de cette deuxième couche, celle-ci servant de masque.
12. Procédé selon l'une des revendications 8 à 11, caractérisé par le fait que la première couche isolante est une couche d'oxyde de silicium SiO2 et la seconde une couche d'oxyde de silicium ou de nitrure de silicium.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8102414A FR2499769A1 (fr) | 1981-02-06 | 1981-02-06 | Transistor a effet de champ a grille isolee ayant une capacite parasite reduite et procede de fabrication |
Applications Claiming Priority (1)
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|---|---|---|---|
| FR8102414A FR2499769A1 (fr) | 1981-02-06 | 1981-02-06 | Transistor a effet de champ a grille isolee ayant une capacite parasite reduite et procede de fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2499769A1 true FR2499769A1 (fr) | 1982-08-13 |
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ID=9254940
Family Applications (1)
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|---|---|---|---|
| FR8102414A Pending FR2499769A1 (fr) | 1981-02-06 | 1981-02-06 | Transistor a effet de champ a grille isolee ayant une capacite parasite reduite et procede de fabrication |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2499769A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2922062A1 (fr) * | 2014-03-21 | 2015-09-23 | STMicroelectronics (Rousset) SAS | Dispositif de mémoire associant un plan mémoire du type SRAM et un plan-mémoire du type non volatil, durci contre des basculements accidentels |
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1981
- 1981-02-06 FR FR8102414A patent/FR2499769A1/fr active Pending
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